特開 2023-169176 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023169176

(43)【公開日】2023-11-29

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20231121BHJP

   G09G 3/20 20060101ALI20231121BHJP

   H05B 33/14 20060101ALI20231121BHJP

   H10K 59/123 20230101ALI20231121BHJP

   H10K 59/131 20230101ALI20231121BHJP

   H01L 29/786 20060101ALI20231121BHJP

【ＦＩ】

G09G3/3233

G09G3/20 611H

G09G3/20 624B

G09G3/20 641P

G09G3/20 680G

H05B33/14 Z

H10K59/123

H10K59/131

H01L29/78 614

H01L29/78 612C

【審査請求】有

【請求項の数】2

【出願形態】ＯＬ

(21)【出願番号】P 2023138020

(22)【出願日】2023-08-28

(62)【分割の表示】P 2022186968の分割

【原出願日】2018-12-04

(31)【優先権主張番号】P 2017233931

(32)【優先日】2017-12-06

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2018020851

(32)【優先日】2018-02-08

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2018224142

(32)【優先日】2018-11-29

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】豊高 耕平

(72)【発明者】

【氏名】高橋 圭

(72)【発明者】

【氏名】川島 進

(72)【発明者】

【氏名】山崎 舜平

(57)【要約】      （修正有）

【課題】駆動トランジスタの特性のばらつきを抑え、且つ画像データの補正を行う半導体装置を提供する。
【解決手段】画像データ保持部と、補正データ保持部と、駆動回路部と、表示素子と、しきい値電圧補正回路部と、を有する半導体装置である。画像データ保持部は、第１画像データを保持する機能を有し、補正データ保持部は、補正データを保持する機能と、画像データ保持部が第１画像データを保持することによって、第１画像データ及び補正データに応じた第２画像データを生成する機能と、を有する。駆動回路部は、第２画像データに応じた電流を生成する機能と、当該電流を表示素子に流す機能と、を有し、しきい値電圧補正回路部は、駆動回路部の駆動トランジスタのしきい値電圧を補正する機能を有する。上記構成によって、半導体装置は、画像データの補正、駆動トランジスタのしきい値電圧の補正、及び第２画像データに基づく表示を行うことができる。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１乃至第５のトランジスタと、第１乃至第３の容量素子と、表示素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、画像データが入力される第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第１の端子と電気的に接続され、
前記第１のトランジスタのゲートは、第１の選択信号線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の第２の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタの第１のゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第１の端子と電気的に接続され、
前記第２のトランジスタのゲートは、第２の選択信号線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、電源供給線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の端子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の容量素子の第１の端子と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記表示素子と電気的に接続され、
前記第３のトランジスタの第２のゲートは、前記第３の容量素子の第２の端子と電気的に接続され、
前記第３のトランジスタの第２のゲートは、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第１の電位が入力される第２の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第１の選択信号線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、第２の電位が入力される第３の配線と電気的に接続され、
前記第５のトランジスタのゲートは、前記第２の選択信号線と電気的に接続される表示装置。

【請求項2】

第１乃至第５のトランジスタと、第１乃至第３の容量素子と、表示素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、画像データが入力される第１の配線と常に導通し、
前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の第１の端子と常に導通し、
前記第１のトランジスタのゲートは、第１の選択信号線と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量素子の第２の端子と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第２の容量素子の第１の端子と常に導通し、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタの第１のゲートと常に導通し、
前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第１の端子と常に導通し、
前記第２のトランジスタのゲートは、第２の選択信号線と常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記第２の容量素子の第２の端子と常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記第３の容量素子の第１の端子と常に導通し、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通し、
前記第３のトランジスタの第２のゲートは、前記第３の容量素子の第２の端子と常に導通し、
前記第３のトランジスタの第２のゲートは、前記第５のトランジスタのソース又はドレインの一方と常に導通し、
前記第４のトランジスタのソース又はドレインの他方は、第１の電位が入力される第２の配線と常に導通し、
前記第４のトランジスタのゲートは、前記第１の選択信号線と常に導通し、
前記第５のトランジスタのソース又はドレインの他方は、第２の電位が入力される第３の配線と常に導通し、
前記第５のトランジスタのゲートは、前記第２の選択信号線と常に導通し、
電源供給線が少なくとも前記第３のトランジスタのチャネル形成領域を介して前記表示素子と導通状態のとき、前記電源供給線から少なくとも前記第３のトランジスタのチャネル形成領域を介して前記表示素子に電流が供給される表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の一態様は、半導体装置、表示装置、電子機器、及び動作方法に関する。

【0002】

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様
の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像
装置、記憶装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方
法、又はそれらの検査方法を一例として挙げることができる。

【背景技術】

【0003】

近年、スマートフォンなどの携帯電話、タブレット型情報端末、ノート型ＰＣ（パーソ
ナルコンピュータ）、携帯ゲーム機等が有する表示装置において、様々な面で改良が進め
られている。例えば、解像度を大きくする、色再現性を高くする、駆動回路を小さくする
、消費電力を低減する、等の表示装置の開発が行われている。また、例えば、表示装置の
表示品位を高くするため、画素に含まれる駆動トランジスタの特性のばらつきを低減する
回路などの開発も進められている。特に、駆動トランジスタのしきい値電圧を補正する回
路を有する画素回路の発明が、特許文献１に開示されている。

【0004】

また、表示装置が有する画素回路に含まれるスイッチング素子として、酸化物半導体を
半導体薄膜としたトランジスタを適用する技術などが挙げられる。

【0005】

トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られてい
るが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例え
ば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化
物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下
、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。

【0006】

ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、Ｃ
ＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎ
ａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照
。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用い
てトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造
よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４お
よび非特許文献５に開示されている。

【0007】

さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非
特許文献６参照。）、その特性を利用したＬＳＩおよび表示装置が報告されている（非特
許文献７および非特許文献８参照。）。また、特許文献２には、ＩＧＺＯを活性層に含む
トランジスタを、表示装置の画素回路に用いる発明が開示されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１７‐１００００号公報

【特許文献2】特開２０１０‐１５６９６３号公報

【非特許文献】

【0009】

【非特許文献1】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１２， ｖｏｌｕｍｅ ４３， ｉｓｓｕｅ １， ｐ．１８３－１８６

【非特許文献2】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， ２０１４， ｖｏｌｕｍｅ ５３， Ｎｕｍｂｅｒ ４Ｓ， ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０

【非特許文献3】Ｓ． Ｉｔｏ ｅｔ ａｌ．， “Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１３， ｐ．１５１－１５４

【非特許文献4】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ”， ２０１４， ｖｏｌｕｍｅ ３， ｉｓｓｕｅ ９， ｐ．Ｑ３０１２－Ｑ３０２２

【非特許文献5】Ｓ． Ｙａｍａｚａｋｉ， “ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ”，２０１４， ｖｏｌｕｍｅ ６４， ｉｓｓｕｅ １０， ｐ．１５５－１６４

【非特許文献6】Ｋ． Ｋａｔｏ ｅｔ ａｌ．， “Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， ２０１２， ｖｏｌｕｍｅ ５１， ｐ．０２１２０１－１－０２１２０１－７

【非特許文献7】Ｓ． Ｍａｔｓｕｄａ ｅｔ ａｌ．， “２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１５， ｐ．Ｔ２１６－Ｔ２１７

【非特許文献8】Ｓ． Ａｍａｎｏ ｅｔ ａｌ．， “ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１０， ｖｏｌｕｍｅ ４１， ｉｓｓｕｅ １， ｐ．６２６－６２９

【発明の概要】

【発明が解決しようとする課題】

【0010】

表示装置が高品位な画像を表示する条件として、表示装置は、例えば、高解像度、多階
調、広色域などであることが求められる。例えば、有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉ
ｎｅｓｃｅｎｃｅ）素子などの発光素子を含む表示装置において、表示品位の高い画像を
表示するには、駆動トランジスタの特性のばらつきを抑え、且つ画素に送信される画像デ
ータを適切に補正する必要がある。

【0011】

本発明の一態様は、駆動トランジスタの特性のばらつきを抑え、且つ画像データの補正
を行うことができる画素回路（本明細書等では半導体装置と記載する。）を提供すること
を課題の一とする。又は、本発明の一態様は、当該半導体装置を有する表示装置を提供す
ることを課題の一とする。又は、本発明の一態様は、当該表示装置を有する電子機器を提
供することを課題の一とする。又は、本発明の一態様は、当該半導体装置、当該表示装置
、当該電子機器の動作方法を提供することを課題の一とする。

【0012】

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題
の全てを解決する必要はない。

【課題を解決するための手段】

【0013】

（１）
本発明の一態様は、画像データ保持部と、補正データ保持部と、駆動回路部と、表示素
子と、しきい値電圧補正回路部と、を有し、駆動回路部は、バックゲートを有する第１ト
ランジスタを有し、第１トランジスタの第１端子は、表示素子の入力端子に電気的に接続
され、画像データ保持部は、第１画像データを保持する機能を有し、補正データ保持部は
、補正データを保持する機能と、画像データ保持部が第１画像データを保持することによ
って、第１画像データ及び補正データに応じた第２画像データを生成する機能と、を有し
、駆動回路部は、第１トランジスタのゲートに、第２画像データに応じた第１電位が印加
されることによって、第１トランジスタの第１端子‐第２端子間において、第１電流を生
成する機能と、第１電流を表示素子に流す機能と、を有し、しきい値電圧補正回路部は、
駆動回路部に含まれる第１トランジスタのしきい値電圧を補正する機能を有する、半導体
装置である。

【0014】

（２）
又は、本発明の一態様は、上記（１）の構成において、第１乃至第３容量素子を有し、
画像データ保持部は、第２トランジスタを有し、補正データ保持部は、第３トランジスタ
を有し、しきい値電圧補正回路は、第４トランジスタを有し、第２トランジスタの第１端
子は、第１容量素子の第１端子と電気的に接続され、第３トランジスタの第１端子は、第
１トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に
電気的に接続され、第１トランジスタの第１端子は、第２容量素子の第２端子と、第３容
量素子の第１端子と、に電気的に接続され、第１トランジスタのバックゲートは、第４ト
ランジスタの第１端子と、第３容量素子の第２端子と、に電気的に接続される、半導体装
置である。

【0015】

（３）
又は、本発明の一態様は、上記（２）の構成において、第１乃至第４トランジスタのそ
れぞれは、チャネル形成領域に、金属酸化物又はシリコンの一方を有する、半導体装置で
ある。

【0016】

（４）
又は、本発明の一態様は、上記（２）又は（３）の構成において、駆動回路部は、第５
トランジスタを有し、第３トランジスタの第１端子と、表示素子の入力端子と、は、第５
トランジスタの第１端子‐第２端子間を介して電気的に接続される、半導体装置である。

【0017】

（５）
又は、本発明の一態様は、上記（４）の構成において、第５トランジスタは、チャネル
形成領域に、金属酸化物又はシリコンの一方を有する、半導体装置である。

【0018】

（６）
又は、本発明の一態様は、上記（２）乃至（５）のいずれか一の構成において、第６ト
ランジスタを有し、第６トランジスタの第１端子は、第１トランジスタのゲートに電気的
に接続され、第６トランジスタの第２端子は、第１トランジスタの第１端子に電気的に接
続される、半導体装置である。

【0019】

（７）
又は、本発明の一態様は、上記（６）の構成において、第６トランジスタは、チャネル
形成領域に、金属酸化物又はシリコンの一方を有する、半導体装置である。

【0020】

（８）
又は、本発明の一態様は、上記（２）乃至（７）のいずれか一の構成において、第１機
能乃至第３機能を有し、第１機能は、第３トランジスタをオン状態にして、第１トランジ
スタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に第１初期化
電位を印加する機能と、第４トランジスタをオン状態にして、第１トランジスタのバック
ゲートに第２初期化電位を印加する機能と、第１トランジスタの第１端子と、第２容量素
子の第２端子と、第３容量素子の第１端子と、に第３初期化電位を印加する機能と、第３
トランジスタをオフ状態にして、第２容量素子によって、第１初期化電位と第３初期化電
位との電位差を保持する機能と、第１トランジスタの第１端子から表示素子の入力端子へ
の電流を遮断し、第１トランジスタの第１端子‐第２端子間に電圧を印加して第１トラン
ジスタをオン状態にし、その後、第１トランジスタの第１端子の電位が第２電位になって
、第１トランジスタがオフ状態となったとき、第３容量素子によって第２初期化電位と第
２電位との電位差を保持する機能と、を有し、第２機能は、第３トランジスタをオン状態
にして、第１トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１
端子と、に補正データに応じた第３電位を書き込む機能と、第３トランジスタをオフ状態
にして、第１トランジスタのゲートと、第１容量素子の第２端子と、第２容量素子の第１
端子と、によって第３電位を保持する機能と、を有し、第３機能は、第２トランジスタを
オン状態にして、第１容量素子の第１端子に第１画像データに応じた第４電位を書き込む
機能と、第１容量素子の第１端子に第４電位が書き込まれたことによって、第１トランジ
スタのゲートと、第１容量素子の第２端子と、第２容量素子の第１端子と、に保持されて
いる第３電位が、第２画像データに応じた第１電位に変動する機能と、を有する、半導体
装置である。

【0021】

（９）
又は、本発明の一態様は、上記（１）乃至（８）のいずれか一の構成の半導体装置と、
周辺回路と、を有する、表示装置である。

【0022】

（１０）
又は、本発明の一態様は、上記（９）の構成の表示装置と、筐体と、を有する、電子機
器である。

【0023】

（１１）
又は、本発明の一態様は、画像データ保持部と、補正データ保持部と、駆動回路部と、
表示素子と、しきい値電圧補正回路部と、を有する半導体装置の動作方法であって、駆動
回路部は、バックゲートを有する第１トランジスタを有し、半導体装置の動作方法は、し
きい値電圧補正期間と、補正データ書き込み期間と、画像データ書き込み期間と、画像表
示期間と、を有し、しきい値電圧補正期間は、しきい値電圧補正回路部が第１トランジス
タのバックゲートに電位を与えることで第１トランジスタのしきい値電圧を補正する期間
を有し、補正データ書き込み期間は、補正データ保持部に補正データを書き込む期間を有
し、画像データ書き込み期間は、画像データ保持部に第１画像データを書き込んで、補正
データ保持部が第１画像データ及び補正データに応じた第２画像データを生成する期間を
有し、画像表示期間は、第１トランジスタのゲートに、第２画像データに応じた第１電位
が印加されることによって、駆動回路部が、第１トランジスタの第１端子‐第２端子間に
おいて、第１電流を生成して、第１電流を表示素子に流す期間を有する、半導体装置の動
作方法である。

【0024】

（１２）
又は、本発明の一態様は、上記（１１）の動作方法において、初期化期間を有し、半導
体装置は、第１容量素子乃至第３容量素子を有し、画像データ保持部は、第２トランジス
タを有し、補正データ保持部は、第３トランジスタを有し、しきい値電圧補正回路は、第
４トランジスタを有し、第２トランジスタの第１端子は、第１容量素子の第１端子と電気
的に接続され、第３トランジスタの第１端子は、第１トランジスタのゲートと、第１容量
素子の第２端子と、第２容量素子の第１端子と、に電気的に接続され、第１トランジスタ
の第１端子は、第２容量素子の第２端子と、第３容量素子の第１端子と、表示素子の入力
端子と、に電気的に接続され、第１トランジスタのバックゲートは、第４トランジスタの
第１端子と、第３容量素子の第２端子と、に電気的に接続され、初期化期間は、第３トラ
ンジスタがオン状態になって、第１トランジスタのゲートと、第１容量素子の第２端子と
、第２容量素子の第１端子と、に第１初期化電位が印加される期間と、第４トランジスタ
がオン状態になって、第１トランジスタのバックゲートと、第３容量素子の第２端子と、
に第２初期化電位が印加される期間と、第１トランジスタの第１端子と、第２容量素子の
第２端子と、第３容量素子の第１端子と、に第３初期化電位が印加される期間と、を有し
、しきい値電圧補正期間は、第１トランジスタの第１端子から表示素子への電流を遮断す
る期間と、第３トランジスタがオフ状態になって、第２容量素子が第１初期化電位と第３
初期化電位との電位差を保持する期間と、第１トランジスタの第２端子に高電位が印加さ
れることで、第１トランジスタの第１端子の電位が、第１トランジスタがオフ状態になる
第２電位に達するまで、第１トランジスタの第１端子‐第２端子間に第２電流が流れる期
間と、第４トランジスタがオフ状態になって、第３容量素子が第２電位と第２初期化電位
との電位差を保持する期間と、を有し、補正データ書き込み期間は、第３トランジスタが
オン状態になって、第１トランジスタのゲートと、第１容量素子の第２端子と、第２容量
素子の第１端子と、に補正データに応じた第３電位が印加される期間と、第３トランジス
タがオフ状態になって、第１トランジスタのゲートと、第１容量素子の第２端子と、第２
容量素子の第１端子と、によって第３電位が保持される期間と、を有し、画像データ書き
込み期間は、第２トランジスタがオン状態になって、第１容量素子の第１端子に第１画像
データに応じた第４電位が印加される期間と、第１容量素子の第１端子に第４電位が書き
込まれたことによって、第１トランジスタのゲートと、第１容量素子の第２端子と、第２
容量素子の第１端子と、に保持されている第３電位が、第２画像データに応じた第１電位
に変動する期間と、を有する、半導体装置の動作方法である。

【0025】

（１３）
又は、本発明の一態様は、上記（１２）の動作方法において、第１乃至第４トランジス
タのそれぞれは、チャネル形成領域に、金属酸化物又はシリコンの一方を有する、表示装
置の動作方法である。

【0026】

（１４）
又は、本発明の一態様は、上記（１２）又は（１３）の動作方法において、駆動回路部
は、第５トランジスタを有し、第３トランジスタの第１端子と、表示素子の入力端子と、
は、第５トランジスタの第１端子‐第２端子間を介して電気的に接続され、初期化期間と
、補正データ書き込み期間と、画像データ書き込み期間と、は、第５トランジスタがオフ
状態になる期間を有し、画像表示期間は、第５トランジスタがオン状態になる期間を有す
る、半導体装置の動作方法である。

【0027】

（１５）
又は、本発明の一態様は、上記（１４）の動作方法において、第５トランジスタは、チ
ャネル形成領域に、金属酸化物又はシリコンの一方を有する、半導体装置の動作方法であ
る。

【0028】

（１６）
又は、本発明の一態様は、上記（１２）乃至（１５）のいずれか一の動作方法において
、半導体装置は、第６トランジスタを有し、第６トランジスタの第１端子は、第１トラン
ジスタのゲートに電気的に接続され、第６トランジスタの第２端子は、第１トランジスタ
の第１端子に電気的に接続され、しきい値電圧補正期間は、第６トランジスタがオン状態
になる期間を有する、半導体装置の動作方法である。

【0029】

（１７）
又は、本発明の一態様は、上記（１６）の動作方法において、第６トランジスタは、チ
ャネル形成領域に、金属酸化物又はシリコンの一方を有する、半導体装置の動作方法であ
る。

【0030】

（１８）
又は、本発明の一態様は、上記（１１）乃至（１７）のいずれか一に記載の半導体装置
の動作方法を含む表示装置の動作方法であって、表示装置は、複数の半導体装置がマトリ
クス状に配置された表示部を有し、複数の半導体装置の一部は、第１画素及び第２画素と
して機能し、第１画素と、第２画素と、は、表示部において互いに異なる行に位置し、第
１画素がしきい値電圧補正期間の動作を行っているとき、第２画素は補正データ書き込み
期間、及び画像データ書き込み期間のそれぞれの動作を行う、表示装置の動作方法である
。

【発明の効果】

【0031】

本発明の一態様によって、駆動トランジスタの特性のばらつきを抑え、且つ画像データ
の補正を行うことができる半導体装置を提供することができる。又は、本発明の一態様に
よって、当該半導体装置を有する表示装置を提供することができる。又は、本発明の一態
様によって、当該表示装置を有する電子機器を提供することができる。又は、本発明の一
態様によって、当該半導体装置、当該表示装置、当該電子機器の動作方法を提供すること
ができる。

【0032】

又は、本発明の一態様によって、回路面積の小さいソースドライバ回路を有する表示装
置を提供することができる。又は、本発明の一態様によって、消費電力の小さいソースド
ライバ回路を有する表示装置を提供することができる。

【0033】

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。

【図面の簡単な説明】

【0034】

【図1】表示装置の一例を示すブロック図。

【図2】画素の構成例を説明するブロック図。

【図3】画素の構成例を説明するブロック図。

【図4】画素の構成例を示す回路図。

【図5】画素の構成例を説明するブロック図。

【図6】画素の構成例を示す回路図。

【図7】画素の構成例を示す回路図。

【図8】画素の動作例を示すタイミングチャート。

【図9】画素の動作と配線への電圧印加とのタイミングの一例を説明する図。

【図10】表示部とその周辺回路の構成例を示すブロック図。

【図11】表示装置の一例を示す上面図。

【図12】タッチパネルの一例を示す斜視図。

【図13】表示装置の一例を示す断面図。

【図14】トランジスタの構成例を示す断面図。

【図15】トランジスタの構成例を示す断面図。

【図16】電子機器の一例を示す斜視図。

【図17】電子機器の一例を示す斜視図。

【図18】しきい値電圧の補正による電流の変化率を示したグラフ。

【図19】画像データ（電圧）とトランジスタに流れる電流量の関係を示したグラフ。

【図20】トランジスタのドレイン電流とゲート－ソース間電圧の特性を示したグラフ。

【図21】試作した表示装置の外観写真。

【発明を実施するための形態】

【0035】

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）
などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属
酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用
、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構
成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯ
Ｓトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトラ
ンジスタと換言することができる。

【0036】

また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

【0037】

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置、又は当該半導体装置を有する表示装
置について説明する。

【0038】

＜表示装置の構成＞
初めに、表示装置の構成の例について説明する。図１は、無機ＥＬ素子、有機ＥＬ素子
などの発光素子を有する表示装置の一例を示したブロック図である。表示装置ＤＤは、表
示部ＰＡと、表示部ＰＡの周辺回路として、ソースドライバ回路ＳＤと、ゲートドライバ
回路ＧＤと、を有する。

【0039】

表示部ＰＡは、複数の画素ＰＩＸを有する。なお、図１では、表示部ＰＡ内が有する複
数の画素ＰＩＸのうち一つのみを図示しており、他の画素ＰＩＸについては省略している
。また、表示部ＰＡが有する複数の画素ＰＩＸは、マトリクス状に配置されていることが
好ましい。

【0040】

図１では、画素ＰＩＸは、配線ＤＬを介して、ソースドライバ回路ＳＤと電気的に接続
されている。加えて、画素ＰＩＸは、配線ＧＬを介して、ゲートドライバ回路ＧＤと電気
的に接続されている。なお、表示部ＰＡは、画素ＰＩＸを複数有しているため、配線ＤＬ
に電気的に接続される画素ＰＩＸは複数としてもよい。同様に、配線ＧＬに電気的に接続
される画素ＰＩＸも複数としてもよい。また、配線ＤＬ及び配線ＧＬのそれぞれは、表示
部ＰＡに含まれる画素ＰＩＸの個数に応じて、複数設けてもよい。更に、画素ＰＩＸの回
路構成によっては、一つの画素ＰＩＸに対して、複数の配線ＤＬ、又は複数の配線ＧＬを
電気的に接続する構成としてもよい。

【0041】

画素ＰＩＸは、１つ以上の副画素を有する構成とすることができる。例えば、画素ＰＩ
Ｘには、副画素を１つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）な
どのいずれか一つの色）、副画素を３つ有する構成（赤色（Ｒ）、緑色（Ｇ）、及び青色
（Ｂ）の３色など）、あるいは、副画素を４つ有する構成（赤色（Ｒ）、緑色（Ｇ）、青
色（Ｂ）、白色（Ｗ）の４色、または、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ
）の４色など）を適用できる。なお、副画素に適用される色要素は、上記に限定されず、
必要に応じて、シアン（Ｃ）及びマゼンタ（Ｍ）などを組み合わせてもよい。

【0042】

ソースドライバ回路ＳＤは、表示部ＰＡに含まれる画素ＰＩＸに入力するための画像デ
ータを生成する機能と、当該画像データを画素ＰＩＸに送信する機能と、を有する。

【0043】

ソースドライバ回路ＳＤは、例えば、シフトレジスタＳＲと、ラッチ回路ＬＡＴと、レ
ベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、デ
ータバス配線ＤＢと、を有することができる。図１では、シフトレジスタＳＲの出力端子
がラッチ回路ＬＡＴのクロック入力端子に電気的に接続され、ラッチ回路ＬＡＴの入力端
子がデータバス配線ＤＢに電気的に接続され、ラッチ回路ＬＡＴの出力端子がレベルシフ
ト回路ＬＶＳの入力端子に電気的に接続され、レベルシフト回路ＬＶＳの出力端子がデジ
タルアナログ変換回路ＤＡＣの入力端子に電気的に接続され、デジタルアナログ変換回路
ＤＡＣの出力端子がアンプ回路ＡＭＰの入力端子に電気的に接続され、アンプ回路ＡＭＰ
の出力端子が表示部ＰＡに電気的に接続されている。

【0044】

なお、図１に図示しているラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタル
アナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、は１本の配線ＤＬに対して設けられて
いる。つまり、配線ＤＬの本数に応じて、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳ
と、デジタルアナログ変換回路ＤＡＣと、アンプ回路ＡＭＰと、のそれぞれを複数設ける
必要がある。なお、この場合、シフトレジスタＳＲは、複数のラッチ回路ＬＡＴのクロッ
ク入力端子のそれぞれに対して、順次パルス信号を送信する構成とすればよい。

【0045】

データバス配線ＤＢは、表示部ＰＡに入力するための画像データを含むデジタル信号を
送信するための配線である。当該画像データは、階調度を有しており、階調度が大きいほ
ど、色又は明るさの変化をなめらかなグラデーションで表現でき、自然に近い画像を表示
部ＰＡに表示することができる。但し、階調度が大きいほど、当該画像データのデータ量
は大きくなり、且つ分解能の高いデジタルアナログ変換回路を用いる必要がある。

【0046】

ラッチ回路ＬＡＴの入力端子には、データバス配線ＤＢから画像データを含むデジタル
信号が入力される。そして、ラッチ回路ＬＡＴは、シフトレジスタＳＲから送信される信
号によって、当該画像データの保持、又は保持した当該画像データを出力端子から出力、
のどちらか一方の動作を行う。

【0047】

レベルシフト回路ＬＶＳは、入力信号をより大きい振幅電圧またはより小さい振幅電圧
の出力信号に変換する機能を有する。図１では、ラッチ回路ＬＡＴから送られる画像デー
タを含むデジタル信号の振幅電圧を、デジタルアナログ変換回路ＤＡＣが適切に動作する
振幅電圧に変換する役割を有する。

【0048】

デジタルアナログ変換回路ＤＡＣは、入力された画像データを含むデジタル信号をアナ
ログ信号に変換する機能と、当該アナログ信号を出力端子から出力する機能と、を有する
。特に、表示部ＰＡに多階調の画像データを表示する場合、デジタルアナログ変換回路Ｄ
ＡＣは高分解能のデジタルアナログ変換回路とする必要がある。

【0049】

アンプ回路ＡＭＰは、入力端子に入力されたアナログ信号を増幅して、アナログ信号を
出力端子から出力する機能を有する。デジタルアナログ変換回路ＤＡＣと表示部ＰＡとの
間にアンプ回路ＡＭＰを設けることにより、画像データを安定的に表示部ＰＡに送ること
ができる。アンプ回路ＡＭＰとしては、オペアンプなどを有するボルテージフォロワ回路
などを適用することができる。なお、アンプ回路として差動入力回路を有する回路を用い
る場合、当該差動入力回路のオフセット電圧は、限りなく０Ｖとすることが好ましい。

【0050】

ソースドライバ回路ＳＤは、上述の動作を行うことによって、データバス配線ＤＢから
送られる、画像データを含むデジタル信号をアナログ信号に変換して、表示部ＰＡに送信
することができる。

【0051】

ゲートドライバ回路ＧＤは、表示部ＰＡに含まれる複数の画素ＰＩＸのうち、画像デー
タの入力先となる画素ＰＩＸを選択する機能を有する。

【0052】

表示部ＰＡに画像データを入力する方法としては、例えば、ゲートドライバ回路ＧＤは
、ある一本の配線ＧＬに電気的に接続されている複数の画素ＰＩＸに選択信号を送信して
、複数の画素ＰＩＸに含まれる画像データの書き込みスイッチング素子をオン状態とし、
その後、ソースドライバ回路ＳＤから、配線ＤＬを介して、複数の画素ＰＩＸに画像デー
タを送信して、書き込みを行えばよい。

【0053】

なお、本発明の一態様は、図１に示した表示装置ＤＤの構成に限定されない。本発明の
一態様は、例えば、設計仕様、目的などの状況に応じて、表示装置ＤＤの構成要素を適宜
変更したものとすることができる。

【0054】

＜画素の構成例１＞
次に、画素ＰＩＸの構成例について説明する。画素ＰＩＸとしては、例えば、図２（Ａ
）のブロック図に示す画素ＰＩＸを適用することができる。なお、図２（Ａ）は、画素Ｐ
ＩＸとの電気的な接続の関係も示すため、ゲートドライバ回路ＧＤと、ソースドライバ回
路ＳＤと、表示部ＰＡと、配線ＤＬと、配線ＧＬと、も図示している。

【0055】

図２（Ａ）に示す画素ＰＩＸは、画像データ保持部１０１と、駆動回路部１０２と、表
示素子１０３と、を有する。

【0056】

画像データ保持部１０１は、駆動回路部１０２と電気的に接続され、駆動回路部１０２
は、表示素子１０３と電気的に接続されている。

【0057】

画像データ保持部１０１は、ソースドライバ回路ＳＤから、配線ＤＬを介して、送られ
る画像データを保持する機能を有する。また、画像データ保持部１０１は、画像データを
保持するための、書き込みスイッチング素子、容量素子などを有することができる。

【0058】

表示素子１０３は、画素ＰＩＸから射出される光を制御する機能を有する。当該光の強
さ（輝度、階調の高さなどと言い換えることができる。）は、画像データ保持部１０１に
保持された画像データに応じて決まる。

【0059】

表示素子１０３としては、例えば、無機ＥＬ素子、有機ＥＬ素子などの発光素子、透過
型液晶素子、反射型液晶素子などを適用することができる。

【0060】

駆動回路部１０２は、画像データ保持部１０１に保持された画像データに応じて、表示
素子１０３を駆動する機能を有する。例えば、表示素子１０３として、有機ＥＬ素子など
電流によって発光輝度が決まる素子を適用している場合、駆動回路部１０２は、当該電流
を制御する駆動トランジスタを有することができる。なお、駆動トランジスタは表示素子
１０３に対して、駆動電流を流す機能を有する。

【0061】

配線ＶＡは、画素ＰＩＸに電気的に接続されている。配線ＶＡは、例えば、画像データ
保持部１０１に画像データを保持するための容量線、駆動回路部１０２を駆動するための
電圧供給線などとすることができる。そのため、配線ＶＡは、一又は複数の配線とするこ
とができる。なお、配線ＶＡの構成は、上述に限定せず、画素ＰＩＸの構成によって適宜
変更することができる。例えば、表示素子１０３が有機ＥＬ素子などの発光素子である場
合、配線ＶＡとしては、当該発光素子を駆動するための電流供給線とすることができる。
また、例えば、表示素子１０３を液晶素子とする場合、発光素子と異なり、配線ＶＡを電
流供給線とする必要はない。

【0062】

図１の表示装置ＤＤの説明では、配線ＧＬは、画素ＰＩＸに画像データを書き込む際に
、事前に選択信号を送信する機能を有する、と説明したが、図２（Ａ）に示す画素ＰＩＸ
を有する表示装置ＤＤにおいて、配線ＧＬは、図２（Ａ）の画素ＰＩＸと配線ＶＡとの間
の導通状態、非導通状態を切り替えるための信号を送信する機能を有してもよい。そのた
め、配線ＧＬは、複数の信号を送信するため、複数の配線とすることができる。これによ
り、配線ＶＡから供給される電圧及び／又は電流を一時的に停止することができる。

【0063】

＜画素の構成例２＞
また、画素ＰＩＸは、画像データに対して補正を行う機能を有してもよい。この場合の
画素ＰＩＸの構成を図２（Ｂ）のブロック図に示す。図２（Ｂ）に示す画素ＰＩＸは、図
２（Ａ）の画素ＰＩＸに補正データ保持部１０４を設けた構成となっている。

【0064】

補正データ保持部１０４は、画像データ保持部１０１と、駆動回路部１０２と、に電気
的に接続されている。

【0065】

補正データ保持部１０４は、回路ＷＳＤから、配線ＷＤＬを介して、送られる補正デー
タを保持する機能と、当該補正データに基づいて画像データ保持部１０１に保持された画
像データに補正を行う機能と、を有する。

【0066】

この場合、駆動回路部１０２は、補正データ保持部１０４において補正された画像デー
タに応じて、表示素子１０３を駆動する機能を有する。

【0067】

また、補正データ保持部１０４は、補正データを保持するための、書き込みスイッチン
グ素子、容量素子などを有することができる。

【0068】

画像データの補正方法としては、例えば、容量素子を用いた方法が挙げられる。具体的
には、補正データ保持部１０４において、容量素子の一対の一方の端子に補正データに相
当する第１電位を保持して、その後に当該容量素子の一対の一方の端子を電気的に浮遊状
態にし、画像データ保持部１０１において、当該容量素子の一対の他方の端子に画像デー
タに相当する第２電位を保持する。これにより、当該容量素子の一対の一方の端子の第１
電位は、容量結合によって、第２電位に応じて昇降されて、第３電位になったとする。こ
の第３電位が、補正された画像データに相当する。その後に、第３電位を駆動回路部１０
２に与えることによって、駆動回路部１０２は第３電位に応じて表示素子１０３の駆動を
行うことができる。

【0069】

回路ＷＳＤは、表示部ＰＡに含まれる画素ＰＩＸで表示する画像を補正するための補正
データを生成する機能と、当該補正データを画素ＰＩＸに送信する機能と、を有する。な
お、図２（Ｂ）では、回路ＷＳＤと、ソースドライバ回路ＳＤと、の両方を図示している
が、例えば、ソースドライバ回路ＳＤが、上述した回路ＷＳＤの機能を含んだ構成として
もよい。具体的には、ソースドライバ回路ＳＤの内部、又は出力先にデマルチプレクサな
どを設けて、１つの回路から配線ＤＬ、配線ＷＤＬのそれぞれに画像データと、補正デー
タと、を送信する構成としてもよい。

【0070】

図２（Ｂ）に示す画素ＰＩＸを表示装置ＤＤに適用することによって、画像データ保持
部１０１に保持された画像データに対して、補正データ保持部１０４に保持された補正デ
ータに応じて、画像補正を施すことができる。ここでの画像補正とは、例えば、輝度の増
幅、多階調の画像への変換などが挙げられる。

【0071】

なお、図２（Ｂ）において、回路ＷＳＤから画素ＰＩＸに送信する補正データが、ソー
スドライバ回路ＳＤによって生成ができる場合、回路ＷＳＤを省略して、配線ＷＤＬをソ
ースドライバ回路ＳＤに電気的に接続された構成とすることができる。そのような構成を
図３に示す。図３に示す画素ＰＩＸ及びその周辺の回路は、ソースドライバ回路ＳＤが画
像データを生成して、当該画像データを、配線ＤＬを介して画像データ保持部１０１に送
信し、且つソースドライバ回路ＳＤが補正データを生成して、当該補正データを、配線Ｗ
ＤＬを介して補正データ保持部１０４に送信する構成となっている。図３に示す回路構成
を表示装置ＤＤに適用することによって、表示装置ＤＤの回路面積を低減することができ
る。

【0072】

＜＜画素の回路構成例１＞＞
次に、図２（Ｂ）に示した画素ＰＩＸの具体的な回路構成について説明する。図４は、
図２（Ｂ）に示した画素ＰＩＸの回路構成例を図示している。

【0073】

図４に図示している画素ＰＩＸは、トランジスタＴｒ１乃至トランジスタＴｒ５と、容
量素子Ｃ１と、容量素子Ｃ２と、発光素子ＬＤと、を有する。また、配線ＤＬ、配線ＷＤ
Ｌ、配線ＧＬ１乃至配線ＧＬ３、配線ＶＬ、配線ＡＬ、配線ＣＡＴは、画素ＰＩＸと電気
的に接続されている。

【0074】

トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、及びトランジスタＴ
ｒ５のそれぞれは、スイッチング素子として機能する。トランジスタＴｒ３は、発光素子
ＬＤに流れる電流を制御する駆動トランジスタとして機能する。また、トランジスタＴｒ
１乃至トランジスタＴｒ５は、後述する実施の形態３に記載のトランジスタの構成を適用
することができる。

【0075】

配線ＤＬは、画素ＰＩＸに画像データを送信するための配線であり、図２（Ｂ）に示す
配線ＤＬに相当する配線とすることができる。また、配線ＷＤＬは、当該画像データに対
する補正データを送信するための配線であり、図２（Ｂ）に示す配線ＷＤＬに相当する配
線とすることができる。加えて、配線ＧＬ１乃至配線ＧＬ３のそれぞれは、画素ＰＩＸに
対する選択信号線であり、図２（Ｂ）に示す配線ＧＬに相当する配線とすることができる
。

【0076】

配線ＶＬは、画素ＰＩＸ内の特定のノードに所定の電位を与えるための配線である。加
えて、配線ＡＬは、発光素子ＬＤに流すための電流を供給するための配線である。配線Ｖ
Ｌ及び配線ＡＬは、図２（Ｂ）に示す配線ＶＡに相当する配線とすることができる。

【0077】

配線ＣＡＴは、発光素子ＬＤの出力端子に所定の電位を与えるための配線である。所定
の電位としては、例えば、基準電位、低レベル電位、それらよりも低い電位などとするこ
とができる。また、配線ＣＡＴは、図２（Ｂ）に示す配線ＶＡに相当する配線とすること
ができる。配線ＣＡＴは、表示部ＰＡに含まれる複数の画素ＰＩＸにおいて、共通電位を
与える配線として機能することが好ましい。

【0078】

トランジスタＴｒ１の第１端子は、容量素子Ｃ１の第１端子に電気的に接続され、トラ
ンジスタＴｒ１の第２端子は、配線ＤＬに電気的に接続され、トランジスタＴｒ１のゲー
トは、配線ＧＬ１に電気的に接続されている。トランジスタＴｒ２の第１端子は、トラン
ジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、に電
気的に接続され、トランジスタＴｒ２の第２端子は、配線ＷＤＬに電気的に接続され、ト
ランジスタＴｒ２のゲートは、配線ＧＬ２に電気的に接続されている。

【0079】

なお、本実施の形態では、トランジスタＴｒ１の第１端子と、容量素子Ｃ１の第１端子
と、の電気的接続点をノードＮＤ１と呼称し、トランジスタＴｒ２の第１端子と、トラン
ジスタＴｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、の電
気的接続点をノードＮＤ２と呼称する。

【0080】

トランジスタＴｒ３の第１端子は、配線ＡＬに電気的に接続され、トランジスタＴｒ３
の第２端子は、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容
量素子Ｃ２の第２端子と、に電気的に接続されている。トランジスタＴｒ４の第２端子は
、配線ＶＬに電気的に接続され、トランジスタＴｒ４のゲートは、配線ＧＬ１に電気的に
接続されている。トランジスタＴｒ５の第２端子は、発光素子ＬＤの入力端子に電気的に
接続され、トランジスタＴｒ５のゲートは、配線ＧＬ３に電気的に接続されている。発光
素子ＬＤの出力端子は、配線ＣＡＴに電気的に接続されている。

【0081】

トランジスタＴｒ３の第２端子と、発光素子ＬＤと、は、トランジスタＴｒ５の第１端
子‐第２端子間を介して電気的に接続されているので、トランジスタＴｒ５は、トランジ
スタＴｒ３の第２端子と発光素子ＬＤの入力端子との間を導通状態又は非導通状態のいず
れかに切り替えることができるスイッチング素子として機能する。

【0082】

容量素子Ｃ１は、ノードＮＤ１とノードＮＤ２との間の電位差を保持する機能を有し、
容量素子Ｃ２は、トランジスタＴｒ３の第２端子とゲートとの間の電位差を保持する機能
を有する。

【0083】

図４の画素ＰＩＸにおいて、トランジスタＴｒ１乃至トランジスタＴｒ５の少なくとも
一は、ＯＳトランジスタであることが好ましい。特に、ＯＳトランジスタは、チャネル形
成領域にインジウム、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又は
スズ）、亜鉛の少なくとも一を有する酸化物を含むことが好ましい。また、当該酸化物は
、実施の形態４で詳述する。このようなＯＳトランジスタをトランジスタＴｒ１乃至トラ
ンジスタＴｒ５の少なくとも一に適用することで、適用したトランジスタのオフ電流を非
常に低くすることができる。容量素子Ｃ１の第１端子（ノードＮＤ１）にデータを保持す
る場合、トランジスタＴｒ１をＯＳトランジスタとすることで、オフ電流による、ノード
ＮＤ１に保持されたデータの破壊を防ぐことができる。同様に、トランジスタＴｒ３のゲ
ートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子（ノードＮＤ２）と、にデ
ータを保持する場合、トランジスタＴｒ２をＯＳトランジスタとすることで、オフ電流に
よる、ノードＮＤ２に保持されたデータの破壊を防ぐことができる。また、発光素子ＬＤ
の発光を一時的に止める場合、トランジスタＴｒ５をＯＳトランジスタとすることで、オ
フ電流による発光素子ＬＤの発光を防ぐことができる。また、トランジスタＴｒ１乃至ト
ランジスタＴｒ５の全てに、ＯＳトランジスタを適用することによって、それぞれのトラ
ンジスタを同時に形成することができるため、表示部ＰＡの作製工程を短縮することがで
きる場合がある。つまり、表示部ＰＡの生産時間を短くすることができるため、一定時間
当たりの生産数を増加することができる。

【0084】

また、トランジスタＴｒ１乃至トランジスタＴｒ５の少なくとも一に、例えば、チャネ
ル形成領域にシリコンを有するトランジスタを適用することができる（以後、Ｓｉトラン
ジスタと記載する。）。シリコンとしては、例えば、水素化アモルファスシリコン、微結
晶シリコン、多結晶シリコン、単結晶シリコン等を用いることができる。また、トランジ
スタＴｒ１乃至トランジスタＴｒ５のうち、一部のトランジスタをＳｉトランジスタとし
、残りのトランジスタをＯＳトランジスタとしてもよい。

【0085】

図２（Ｂ）に示す画像データ保持部１０１は、例えば、図４に示すトランジスタＴｒ１
を有することができる。また、駆動回路部１０２は、例えば、図４に示すトランジスタＴ
ｒ３乃至トランジスタＴｒ５を有することができる。また、表示素子１０３は、例えば、
図４に示す発光素子ＬＤを有することができる。補正データ保持部１０４は、例えば、図
４に示すトランジスタＴｒ２を有することができる。なお、画像データ保持部１０１、駆
動回路部１０２、補正データ保持部１０４のそれぞれは、図４に示す容量素子Ｃ１、容量
素子Ｃ２のそれぞれの電位を保持する機能を共有しているため、容量素子Ｃ１、容量素子
Ｃ２のそれぞれがどの回路に含まれているか、は一意的に定めることはできない。換言す
れば、容量素子Ｃ１、容量素子Ｃ２のそれぞれは、画像データ保持部１０１、駆動回路部
１０２、補正データ保持部１０４のうちいずれか一に有する、ということができる。

【0086】

ところで、図２において、表示装置ＤＤの表示品位は、駆動回路部１０２に含まれる駆
動トランジスタの特性のばらつきの影響を受ける場合がある。特に、表示素子１０３とし
て発光素子ＬＤを適用している場合、その影響は大きくなるため、表示装置ＤＤの表示品
位を高めるためには、駆動トランジスタとして機能するトランジスタＴｒ３のしきい値電
圧の補正が必要となる。しきい値電圧の補正を表示部ＰＡの外部回路によって行う場合、
当該外部回路は、駆動トランジスタの第１端子と第２端子との間に流れる電流を取得して
、当該電流を用いて逐次的に画像データの演算を行う必要があるため、しきい値電圧の補
正に時間がかかり、消費電力が大きくなってしまう場合がある。

【0087】

＜画素の構成例３＞
本発明の一態様は、上記を鑑みなされたもので、画像データ保持部１０１、補正データ
保持部１０４を含む画素ＰＩＸに、駆動回路部１０２に含まれる駆動トランジスタのしき
い値電圧の補正を行うしきい値電圧補正回路部を設けた構成となっている。これにより、
表示部ＰＡの外部回路によって、駆動トランジスタのしきい値電圧に応じた画像データの
演算を行う必要が無いため、表示装置ＤＤにおいて当該外部回路を省略することができる
。また、しきい値電圧補正回路部を、駆動トランジスタのバックゲートに所定の電位を与
えて、しきい値電圧を補正する方式とすることで、駆動トランジスタのしきい値電圧補正
を行うための、画像データへの演算処理を省略することができる。

【0088】

本発明の一態様の半導体装置である、画素ＰＩＸの回路構成の例を図５（Ａ）のブロッ
ク図に示す。

【0089】

図５（Ａ）に図示している画素ＰＩＸは、画像データ保持部１０１と、駆動回路部１０
２と、表示素子１０３と、補正データ保持部１０４と、しきい値電圧補正回路部１０５と
、を有する。図５（Ａ）に示す画素ＰＩＸは、図２（Ｂ）の画素ＰＩＸにしきい値電圧補
正回路部１０５を設けた構成となっている。

【0090】

しきい値電圧補正回路部１０５は、駆動回路部１０２と電気的に接続されている。

【0091】

しきい値電圧補正回路部１０５は、駆動回路部１０２に含まれる駆動トランジスタのし
きい値電圧を補正する機能を有する。また、しきい値電圧補正回路部１０５は、しきい値
電圧を補正する内容を保持するための、スイッチング素子、容量素子などを有することが
できる。

【0092】

しきい値電圧補正回路部１０５は、配線ＧＬ、配線ＶＡなどに電気的に接続されること
で、配線ＧＬから送信される選択信号、配線ＶＡから送信される電圧及び／又は電流によ
って、動作することができる。

【0093】

図５（Ａ）に示す画素ＰＩＸを表示装置ＤＤに適用することによって、画像データ保持
部１０１と補正データ保持部１０４とによる画像データの補正に加え、しきい値電圧補正
回路部１０５による駆動回路部１０２に含まれる駆動トランジスタのしきい値電圧の補正
を行うことができる。

【0094】

また、図５（Ａ）に示す画素ＰＩＸを適用した表示装置ＤＤは、例えば、有機ＥＬ素子
などの発光素子を表示素子とする表示装置に好適である。有機ＥＬ素子などの発光素子は
、発光素子に流れる電流の大きさによって輝度が決まるため、当該電流を流す駆動トラン
ジスタの特性のばらつきが生じている場合、表示装置の表示品位の低下に繋がる。表示装
置に図５（Ａ）に示す画素ＰＩＸを適用することによって、駆動トランジスタのしきい値
電圧の補正を行うことができるため、当該駆動トランジスタに流れる電流がトランジスタ
特性のばらつきによって増減しなくなり、表示装置の表示品位の低下を防ぐことができる
。また、図５（Ａ）に示す画素ＰＩＸに含まれる補正データ保持部１０４によって、画像
データに補正を施すことにより、表示装置の表示品位を高くすることができる。特に、大
型の表示装置の場合、駆動トランジスタの特性のばらつきが大きくなる傾向があるため、
当該表示装置に図５（Ａ）に示す画素ＰＩＸを適用することによって、当該特性のばらつ
きの影響を低減することができる。また、しきい値電圧の補正を画素ＰＩＸの内部で行う
ため、しきい値電圧の補正を行う外部回路が不要になり、コストを低くすることができる
。

【0095】

また、図５（Ａ）に示す画素ＰＩＸ及びその周辺の回路の構成は、図３と同様に、回路
ＷＳＤを省略して、補正データをソースドライバ回路ＳＤで生成して、当該補正データを
、配線ＷＤＬを介して補正データ保持部１０４に送信する構成としてもよい。そのような
構成を図５（Ｂ）に示す。図５（Ｂ）に示す回路構成を表示装置ＤＤに適用することによ
って、回路ＷＳＤを省略することができるため、表示装置ＤＤの回路面積を低減すること
ができる。

【0096】

＜＜画素の回路構成例２＞＞
次に、図５（Ａ）（Ｂ）に示した画素ＰＩＸの具体的な回路構成について説明する。図
６（Ａ）では、図５（Ａ）（Ｂ）に示した画素ＰＩＸの回路構成例を図示している。

【0097】

図６（Ａ）に示す画素ＰＩＸは、図４に示した画素ＰＩＸに対して、トランジスタＴｒ
７と、容量素子Ｃ３と、が設けられた構成となっている。また、図６（Ａ）に示す画素Ｐ
ＩＸは、トランジスタＴｒ３がバックゲートを有している点で、図４に示した画素ＰＩＸ
と相違する。

【0098】

トランジスタＴｒ３のバックゲートは、トランジスタＴｒ７の第１端子と、容量素子Ｃ
３の第１端子と、に電気的に接続されている。トランジスタＴｒ７の第２端子は、配線Ｂ
ＧＬに電気的に接続され、トランジスタＴｒ７のゲートは、配線ＧＬ４に電気的に接続さ
れている。容量素子Ｃ３の第２端子は、トランジスタＴｒ３の第２端子と、トランジスタ
Ｔｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、に
電気的に接続されている。

【0099】

なお、本実施例では、トランジスタＴｒ３の第２端子と、トランジスタＴｒ４の第１端
子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と、容量素子Ｃ３の第
２端子と、の電気的接続点をノードＮＤ３と呼称し、トランジスタＴｒ３のバックゲート
と、トランジスタＴｒ７の第１端子と、容量素子Ｃ３の第１端子と、の電気的接続点をノ
ードＮＤ４と呼称する。

【0100】

配線ＧＬ４は、配線ＧＬ１乃至配線ＧＬ３のそれぞれと同様に、画素ＰＩＸに対する選
択信号線であり、図５（Ａ）（Ｂ）に示す配線ＧＬに相当する配線である。

【0101】

配線ＢＧＬは、画素ＰＩＸ内の特定のノードに所定の電位を与えるための配線である。
また、配線ＢＧＬは、図５（Ａ）（Ｂ）に示す配線ＶＡに相当する配線とすることができ
る。

【0102】

トランジスタＴｒ７は、スイッチング素子として機能する。また、トランジスタＴｒ７
は、実施の形態３に記載のトランジスタの構成を適用することができる。更に、トランジ
スタＴｒ７は、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５と同様に
、ＯＳトランジスタであることが好ましい。なお、トランジスタＴｒ７のその他に関して
は、トランジスタＴｒ１乃至トランジスタＴｒ５の記載を参酌する。

【0103】

図５（Ａ）（Ｂ）に示すしきい値電圧補正回路部１０５は、例えば、トランジスタＴｒ
７を有することができる。なお、駆動回路部１０２、しきい値電圧補正回路部１０５は、
図６（Ａ）に示す容量素子Ｃ３の電位を保持する機能を共有しているため、容量素子Ｃ３
がどの回路に含まれているか、は一意的に定めることはできない。換言すれば、容量素子
Ｃ３は、駆動回路部１０２、しきい値電圧補正回路部１０５のうちいずれか一に有する、
ということができる。

【0104】

なお、図６（Ａ）に示すトランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ
４、トランジスタＴｒ５、トランジスタＴｒ７は、バックゲートを有するトランジスタで
あってもよい。図６（Ｂ）に示す画素ＰＩＸは、図６（Ａ）に示す画素ＰＩＸが有するト
ランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、トランジスタＴｒ５、ト
ランジスタＴｒ７のそれぞれにバックゲートを設けた構成となっている。図６（Ｂ）では
、トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、トランジスタＴｒ５
、トランジスタＴｒ７のそれぞれは、ゲートとバックゲートとが電気的に接続されている
。ゲートとバックゲートとが電気的に接続されたトランジスタは、当該トランジスタのオ
ン電流を高くすることができるため、図６（Ｂ）に示す構成にすることによって、画素Ｐ
ＩＸを速く動作することができる。なお、図６（Ｂ）に示す画素ＰＩＸは、トランジスタ
Ｔｒ１、トランジスタＴｒ２、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタ
Ｔｒ７の全てにゲートとバックゲートと接続した構成としているが、バックゲートには別
の配線によって電位を与える構成としてもよい。また、図６（Ｂ）に示す画素ＰＩＸは、
トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ４、トランジスタＴｒ５、
トランジスタＴｒ７の全てにバックゲートを設けているが、一部のトランジスタに対して
のみバックゲートを設けた構成としてもよい。

【0105】

＜＜画素の回路構成例３＞＞
図７（Ａ）では、図６（Ａ）に示したＰＩＸとは異なる、図５（Ａ）（Ｂ）に示した画
素ＰＩＸの回路構成例を図示している。

【0106】

図７（Ａ）に示す画素ＰＩＸは、図６（Ａ）に示した画素ＰＩＸに対して、トランジス
タＴｒ６が設けられた構成となっている。

【0107】

トランジスタＴｒ６の第１端子は、トランジスタＴｒ２の第２端子と、トランジスタＴ
ｒ３のゲートと、容量素子Ｃ１の第２端子と、容量素子Ｃ２の第１端子と、に電気的に接
続され、トランジスタＴｒ６の第２端子は、トランジスタＴｒ３の第２端子と、トランジ
スタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ２の第２端子と
、容量素子Ｃ３の第２端子と、に電気的に接続され、トランジスタＴｒ６のゲートは、配
線ＧＬ４に電気的に接続されている。

【0108】

トランジスタＴｒ６は、スイッチング素子として機能する。また、トランジスタＴｒ６
は、実施の形態３に記載の構成を適用することができる。更に、トランジスタＴｒ６は、
トランジスタＴｒ１、トランジスタＴｒ２、トランジスタＴｒ５と同様に、ＯＳトランジ
スタであることが好ましい。なお、トランジスタＴｒ６のその他に関しては、トランジス
タＴｒ１乃至トランジスタＴｒ５の記載を参酌する。

【0109】

駆動トランジスタであるトランジスタＴｒ３のしきい値電圧の補正を、図６（Ａ）に示
す画素ＰＩＸよりも精度良く行いたい場合、図７（Ａ）に示すとおり、画素ＰＩＸにトラ
ンジスタＴｒ６を設けるのが好ましい。しきい値電圧の補正を行うとき、その動作原理上
、トランジスタＴｒ３の第２端子（ノードＮＤ３）とノードＮＤ２とのそれぞれの電位を
極力等しくしたほうがよいため、図７（Ａ）に示す画素ＰＩＸを適用することで、しきい
値電圧の補正時におけるノードＮＤ３とノードＮＤ２との電位差を、図６（Ａ）に示す画
素ＰＩＸよりも０Ｖに近づけることができる。

【0110】

ところで、トランジスタＴｒ６のスイッチング機能は、駆動回路部１０２と、補正デー
タ保持部１０４と、において共有されているため、トランジスタＴｒ６がどの回路に含ま
れているか、は一意的に定めることはできない。換言すれば、トランジスタＴｒ６は、駆
動回路部１０２、補正データ保持部１０４のうちいずれか一に有する、ということができ
る。

【0111】

＜＜画素の回路構成例４＞＞
図７（Ｂ）では、図６（Ａ）（Ｂ）及び図７（Ａ）のそれぞれに示したＰＩＸとは異な
る、図５（Ａ）（Ｂ）に示した画素ＰＩＸの回路構成例を図示している。

【0112】

図７（Ｂ）に示す画素ＰＩＸは、図６（Ａ）に示した画素ＰＩＸに対して、トランジス
タＴｒ５を除いた構成となっている。図７（Ｂ）に示す画素ＰＩＸは、図６（Ａ）（Ｂ）
、図７（Ａ）に示す画素ＰＩＸよりもトランジスタ数が少ないため、画素回路の面積を小
さくして、開口率を高くすることができる。なお、図７（Ｂ）に示す画素ＰＩＸにおいて
、発光素子ＬＤを発光させない場合、発光素子ＬＤの入力端子に電流を流さなければよい
ので、そのタイミングに合わせて配線ＡＬに印加されている電位を下げる、又は、トラン
ジスタＴｒ３をオフ状態にする電位をトランジスタＴｒ３のゲートに印加すればよい。特
に、配線ＡＬに印加されている電位を下げる場合、配線ＡＬの電位を配線ＣＡＴの電位よ
りも低くすることが好ましい。

【0113】

＜画素の動作例＞
次に、上述した画素回路、特に図６（Ａ）に示した画素ＰＩＸの動作例について説明す
る。

【0114】

図８は、図６（Ａ）に図示した画素ＰＩＸの動作例を示したタイミングチャートである
。図８に示すタイミングチャートは、時刻Ｔ１以前、時刻Ｔ１乃至時刻Ｔ７、及び時刻Ｔ
７以降における、配線ＤＬ、配線ＷＤＬ、配線ＶＬ、配線ＢＧＬ、配線ＧＬ１乃至配線Ｇ
Ｌ４、ノードＮＤ１乃至ノードＮＤ４の電位の変化を示している。なお、図８に記載して
いるｈｉｇｈは高レベル電位を指し、ｌｏｗは低レベル電位を指す。また、図８に記載し
ているＶ_ＧＮＤは、基準電位を指す。

【0115】

なお、時刻Ｔ１以前、時刻Ｔ１乃至時刻Ｔ７、及び時刻Ｔ７以降において、配線ＶＬに
は常にＶ_１が印加されており、配線ＢＧＬには常にＶ_０が印加されているものとする。電
位Ｖ_１は、配線ＡＬが与える電圧よりも低い電位とし、電位Ｖ_０は、Ｖ_１よりも高い電位
とする。

【0116】

なお、本動作例において、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジス
タＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ７と、は、特に断りのない場合は
、オン状態では、線形領域で動作するものとする。すなわち、トランジスタＴｒ１と、ト
ランジスタＴｒ２と、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ
７と、のゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電
圧に適切にバイアスされているものとする。

【0117】

また、本動作例において、トランジスタＴｒ３は、特に断りのない場合は、飽和領域で
動作するものとする。すなわち、トランジスタＴｒ３のゲート電圧、ソース電圧、及びド
レイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする
。なお、トランジスタＴｒ３の動作が、理想的な飽和領域での動作からずれていても、出
力される電流の精度が所望の範囲内で得られる場合であれば、トランジスタＴｒ３のゲー
ト電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。

【0118】

［時刻Ｔ１の直前］
時刻Ｔ１の直前において、配線ＧＬ１及び配線ＧＬ３には高レベル電位、配線ＧＬ２及
び配線ＧＬ４には低レベル電位が印加されている。配線ＧＬ１の電位が高レベル電位であ
るとき、トランジスタＴｒ１及びトランジスタＴｒ４のそれぞれのゲートに高レベル電位
が印加されるため、トランジスタＴｒ１及びトランジスタＴｒ４がオン状態となる。つま
り、配線ＤＬとノードＮＤ１との間は、導通状態となり、配線ＶＬとノードＮＤ３との間
は、導通状態となる。また、配線ＧＬ２の電位が低レベル電位であるとき、トランジスタ
Ｔｒ２のゲートに、低レベル電位が印加されるため、トランジスタＴｒ２がオフ状態とな
る。つまり、配線ＷＤＬと、ノードＮＤ２と、の間は、非導通状態となる。加えて、配線
ＧＬ３の電位が高レベル電位であるとき、トランジスタＴｒ５のゲートに、高レベル電位
が印加されるため、トランジスタＴｒ５がオン状態となる。つまり、発光素子ＬＤの入力
端子と、トランジスタＴｒ５の第１端子と、の間は、導通状態となる。更に、配線ＧＬ４
の電位が低レベル電位であるとき、トランジスタＴｒ７のゲートに、低レベル電位が印加
されるため、トランジスタＴｒ７がオフ状態となる。つまり、配線ＢＧＬとノードＮＤ４
との間は、非導通状態となる。

【0119】

時刻Ｔ１の直前において、配線ＤＬには、電位Ｖ_ＧＮＤが印加され、配線ＷＤＬには、
電位Ｖ_１が印加されている。トランジスタＴｒ１がオン状態になっているため、ノードＮ
Ｄ１の電位はＶ_ＧＮＤとなる。また、トランジスタＴｒ４がオン状態になっているため、
ノードＮＤ３と電位Ｖ_１を与える配線ＶＬとが導通状態となるが、このときトランジスタ
Ｔｒ５もオン状態になっているため、ノードＮＤ３の電位はＶ_１よりも低い電位となる。
そして、配線ＷＤＬには、電位Ｖ_１が印加されている。

【0120】

ところで、ノードＮＤ２の電位と、トランジスタＴｒ３のソースの電位と、の差（ゲー
ト‐ソース電圧）が、トランジスタＴｒ３のしきい値電圧よりも高い場合、トランジスタ
Ｔｒ３はオン状態となり、トランジスタＴｒ３のゲート‐ソース電圧に応じて、トランジ
スタＴｒ３のソース‐ドレイン間に流れる電流が決まる。このとき、トランジスタＴｒ３
の第２端子がソースとなる場合、配線ＡＬから、トランジスタＴｒ３及びトランジスタＴ
ｒ５を介して、発光素子ＬＤの入力端子へ電流が流れる。これによって、発光素子ＬＤが
発光する。なお、本動作例では、ノードＮＤ２の電位は、トランジスタＴｒ３がオフ状態
となるような電位としており、図８に示すタイミングチャートでは、ノードＮＤ２の電位
をＶ_ＧＮＤと記載している。

【0121】

［時刻Ｔ１から時刻Ｔ２まで（第１初期化期間）］
時刻Ｔ１から時刻Ｔ２までの間において、配線ＧＬ２及び配線ＧＬ４には高レベル電位
が印加される。これにより、トランジスタＴｒ２、トランジスタＴｒ７のそれぞれのゲー
トに高レベル電位が印加されるため、トランジスタＴｒ２、トランジスタＴｒ７のそれぞ
れはオン状態となる。これにより、ノードＮＤ２の電位はＶ_１となり、ノードＮＤ４の電
位はＶ_０となる。ところで、ノードＮＤ３は、トランジスタＴｒ５がオン状態となってい
るため、時刻Ｔ１以前から引き続き、電位Ｖ_１よりも低い電位となっている。

【0122】

［時刻Ｔ２から時刻Ｔ３まで（第２初期化期間）］
時刻Ｔ２から時刻Ｔ３までの間において、配線ＧＬ３には低レベル電位が印加される。
これにより、トランジスタＴｒ５のゲートに低レベル電位が印加されるため、トランジス
タＴｒ５がオフ状態となる。このため、ノードＮＤ３から、トランジスタＴｒ５を介して
、発光素子ＬＤの入力端子に電流は流れない。

【0123】

トランジスタＴｒ５がオフ状態になっており、かつトランジスタＴｒ４がオン状態とな
っているため、ノードＮＤ３の電位はＶ_１まで上昇する。厳密には、配線ＶＬとノードＮ
Ｄ３との間には、トランジスタＴｒ４を介しているため、ノードＮＤ３の電位はＶ_１より
も低いがＶ_１に近い値となる。このとき、ノードＮＤ２（トランジスタＴｒ３のゲート）
の電位と、ノードＮＤ３（トランジスタＴｒ３の第２端子）の電位と、は両者ともほぼＶ
_１であるため、容量素子Ｃ２の第１端子‐第２端子間の電位は、ほぼ０Ｖとなる。

【0124】

ところで、図７（Ａ）に示す画素ＰＩＸを適用している場合、時刻Ｔ２から時刻Ｔ３ま
での間において、配線ＧＬ４には、高レベル電位が印加されるため、トランジスタＴｒ６
がオン状態になる。これにより、トランジスタＴｒ３のゲートと第２端子との間が導通状
態になるので、容量素子Ｃ２の第１端子‐第２端子間の電位は、ほぼ０Ｖとなる。

【0125】

［時刻Ｔ３から時刻Ｔ４まで（しきい値電圧補正期間）］
時刻Ｔ３から時刻Ｔ４までの間において、配線ＧＬ１及び配線ＧＬ２には低レベル電位
が印加される。これにより、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジス
タＴｒ４と、のそれぞれのゲートに低レベル電位が印加されるため、トランジスタＴｒ１
と、トランジスタＴｒ２と、トランジスタＴｒ４と、がオフ状態となる。トランジスタＴ
ｒ１がオフ状態となることによって、容量素子Ｃ１の第１端子（ノードＮＤ１）に電位Ｖ
_ＧＮＤが保持され、トランジスタＴｒ２がオフ状態となることによって、容量素子Ｃ１の
第２端子、容量素子Ｃ２の第１端子、トランジスタＴｒ３のゲート（ノードＮＤ２）に電
位Ｖ_１が保持される。

【0126】

ここで、ノードＮＤ３の電位Ｖ_１と配線ＡＬの電位とによって、トランジスタＴｒ３の
第１端子‐第２端子間に高バイアスがかかっているものとする。このとき、トランジスタ
Ｔｒ３はオン状態となり、トランジスタＴｒ３の第１端子から第２端子の方向に電流が流
れる。

【0127】

ところで、トランジスタＴｒ４及びトランジスタＴｒ５がオフ状態となっているため、
ノードＮＤ３の電位は、当該電流によって昇圧される。なお、容量素子Ｃ２の第１端子‐
第２端子間の電圧はほぼ０Ｖであり、かつトランジスタＴｒ２がオフ状態なので（ノード
ＮＤ２が電気的に浮遊状態なので）、トランジスタＴｒ３のゲート‐ソース電圧は、ノー
ドＮＤ３の電位の昇圧によって、ほぼ０Ｖのまま変化しない。

【0128】

ノードＮＤ３の電位は、トランジスタＴｒ３がオフ状態になるまで昇圧する。トランジ
スタＴｒ３のゲート‐ソース電圧はほぼ０Ｖであるため、トランジスタＴｒ３のしきい値
電圧が０以上になったとき、若しくは０を超えたとき、トランジスタＴｒ３はオフ状態と
なる。つまり、トランジスタＴｒ３のバックゲート‐ソース間電圧が、トランジスタＴｒ
３のしきい値電圧を０とする電圧になったとき、トランジスタＴｒ３がオフ状態となる。
トランジスタＴｒ３のしきい値電圧を０とするトランジスタＴｒ３のバックゲート‐ソー
ス間電圧をＶ_Ｃとしたとき、ノードＮＤ３の電位はＶ_０－Ｖ_Ｃとなる。

【0129】

なお、ノードＮＤ２が電気的に浮遊状態なので、ノードＮＤ３の電位がＶ_１からＶ_０－
Ｖ_Ｃに昇圧されたことで、同時にノードＮＤ２の電位も昇圧される。ノードＮＤ２におい
て昇圧された電圧は、ノードＮＤ２とノードＮＤ３との間の容量結合係数によって決まる
。

【0130】

また、トランジスタＴｒ１がオフ状態になっているので、ノードＮＤ１も電気的に浮遊
状態となっている。このため、ノードＮＤ２の電位が昇圧されることで、ノードＮＤ１の
電位も昇圧される。ノードＮＤ１において昇圧された電圧は、ノードＮＤ１とノードＮＤ
２との間の容量結合係数によって決まる。

【0131】

なお、図７（Ａ）に示す画素ＰＩＸを適用している場合、時刻Ｔ３から時刻Ｔ４までの
間において、トランジスタＴｒ３のゲートと第２端子との間が導通状態となっているので
、図７（Ａ）に示す画素ＰＩＸは、上述の図６（Ａ）に示す画素ＰＩＸと同様に、動作す
る。また、図７（Ａ）に示す画素ＰＩＸの時刻Ｔ４以降の動作は、以下に記載する図６（
Ａ）に示す画素ＰＩＸの動作の説明を参酌する。

【0132】

［時刻Ｔ４から時刻Ｔ５まで（補正データ書き込み期間）］
時刻Ｔ４から時刻Ｔ５までの間において、配線ＧＬ１及び配線ＧＬ２に高レベル電位が
印加され、配線ＧＬ４に低レベル電位が印加される。これにより、トランジスタＴｒ１と
、トランジスタＴｒ２と、トランジスタＴｒ４と、のそれぞれのゲートに高レベル電位が
印加されるため、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ４と
、がオン状態となり、トランジスタＴｒ７のゲートに低レベル電位が印加されるため、ト
ランジスタＴｒ７がオフ状態となる。このため、ノードＮＤ４は電気的に浮遊状態となり
、ノードＮＤ４の電位は、容量素子Ｃ３の第１端子によって保持される。

【0133】

なお、本動作例では、時刻Ｔ４において、配線ＧＬ１、配線ＧＬ２、及び配線ＧＬ４に
同時に信号を入力しているが、実際の回路では各配線から送られるそれぞれの信号には遅
延が生じることがあるため、それぞれの信号が画素ＰＩＸに同時に入力されない場合があ
る。信号の遅延を考慮する場合、時刻Ｔ４における配線ＧＬ１及び配線ＧＬ２への高レベ
ル電位の印加は、ノードＮＤ４を確実に電気的に浮遊状態にしてから、行うのが好ましい
。つまり、配線ＧＬ４への低レベル電位の印加は、時刻Ｔ４よりも前に行うのが好ましい
。

【0134】

また、時刻Ｔ４から時刻Ｔ５までの間において、補正データに相当する電位Ｖ_Ｗが配線
ＷＤＬに印加される。

【0135】

トランジスタＴｒ１がオン状態となっているため、配線ＤＬとノードＮＤ１との間は導
通状態になる。このため、配線ＤＬからノードＮＤ１に電位Ｖ_ＧＮＤが印加される。また
、トランジスタＴｒ２がオン状態となっているため、配線ＷＤＬとノードＮＤ２との間は
導通状態になる。このため、配線ＷＤＬからノードＮＤ２に電位Ｖ_Ｗが印加される。

【0136】

トランジスタＴｒ４がオン状態となっているため、配線ＶＬとノードＮＤ３との間は導
通状態になる。このため、配線ＶＬからノードＮＤ３に電位Ｖ_１が印加される。ところで
、トランジスタＴｒ７はオフ状態なので（ノードＮＤ４は電気的に浮遊状態なので）、ノ
ードＮＤ３の電位の変化によって、ノードＮＤ４の電位も変化する。ここで、ノードＮＤ
３とノードＮＤ４との容量結合係数を１とすると、ノードＮＤ４の電位は、Ｖ_０からＶ_１
＋Ｖ_Ｃに変化する。このとき、トランジスタＴｒ３のバックゲート‐ソース間電圧は、時
刻Ｔ３から時刻Ｔ４までの間の当該電圧から、Ｖ_Ｃのまま変化していないため、時刻Ｔ４
から時刻Ｔ５におけるトランジスタＴｒ３のしきい値電圧は０となる。

【0137】

［時刻Ｔ５から時刻Ｔ６まで（画像データ書き込み期間）］
時刻Ｔ５から時刻Ｔ６までの間において、配線ＧＬ２に低レベル電位が印加される。こ
れにより、トランジスタＴｒ２のゲートに低レベル電位が印加されるため、トランジスタ
Ｔｒ２がオフ状態となる。トランジスタＴｒ２がオフ状態となることによって、容量素子
Ｃ１の第２端子、容量素子Ｃ２の第１端子、トランジスタＴｒ３のゲート（ノードＮＤ２
）に電位Ｖ_Ｗが保持される。

【0138】

また、時刻Ｔ５から時刻Ｔ６までの間において、画像データに相当する電位Ｖ_ＤＡＴＡ
が配線ＤＬに印加される。

【0139】

トランジスタＴｒ１がオン状態となっているため、配線ＤＬとノードＮＤ１との間は導
通状態になる。このため、配線ＤＬからノードＮＤ１に電位Ｖ_ＤＡＴＡが印加される。と
ころで、トランジスタＴｒ２はオフ状態なので（ノードＮＤ２は電気的に浮遊状態なので
）、ノードＮＤ１の電位の変化によって、ノードＮＤ２の電位も変化する。特に、容量素
子Ｃ１の静電容量の値が、容量素子Ｃ２の静電容量の値よりも十分に大きいとき、ノード
ＮＤ１とノードＮＤ２との間の容量結合係数は限りなく１に近づくため、ノードＮＤ１の
電位の変化量は、ノードＮＤ２の電位の変化量とほぼ等しくなる。この場合、ノードＮＤ
２は、Ｖ_ＤＡＴＡ＋Ｖ_Ｗとなる。

【0140】

［時刻Ｔ６から時刻Ｔ７まで（画像表示期間）］
時刻Ｔ６から時刻Ｔ７までの間において、配線ＧＬ１に低レベル電位が印加される。こ
れにより、トランジスタＴｒ１のゲートに低レベル電位が印加されるため、トランジスタ
Ｔｒ１がオフ状態となる。トランジスタＴｒ１がオフ状態となることによって、容量素子
Ｃ１の第１端子（ノードＮＤ１）に電位Ｖ_ＤＡＴＡが保持される。

【0141】

配線ＧＬ１に低レベル電位が印加された後に、配線ＧＬ３に高レベル電位が印加される
。これにより、トランジスタＴｒ５のゲートに高レベル電位が印加されるため、トランジ
スタＴｒ５がオン状態となる。トランジスタＴｒ５がオン状態となることにより、配線Ａ
Ｌから流れる電流は、トランジスタＴｒ３及びトランジスタＴｒ５を介して、発光素子Ｌ
Ｄの入力端子に入力されるため、発光素子ＬＤが発光する。

【0142】

このとき、発光素子ＬＤの輝度は、発光素子ＬＤに流れる電流によって決まる。キルヒ
ホッフの法則により、発光素子ＬＤに流れる電流は、トランジスタＴｒ３のソース‐ドレ
イン間に流れる電流と概ね等しいため、発光素子ＬＤの輝度は、トランジスタＴｒ３のゲ
ート‐ソース電圧で決まる。トランジスタＴｒ３のゲート及びソースのそれぞれは、容量
素子Ｃ２の第１端子及び第２端子と電気的に接続されているため、発光素子ＬＤの輝度は
、トランジスタＴｒ３のゲートの電位Ｖ_ＤＡＴＡ＋Ｖ_Ｗによって決まる。したがって、発
光素子ＬＤは、補正データと画像データとに応じた輝度で、発光する。

【0143】

また、このとき、発光素子ＬＤの入力端子と出力端子との間において、電圧がかかって
おり、かつ配線ＣＡＴに所定の電位が与えられているため、トランジスタＴｒ３の第２端
子と、トランジスタＴｒ４の第１端子と、トランジスタＴｒ５の第１端子と、容量素子Ｃ
２の第２端子と、容量素子Ｃ３の第２端子と、の電気的接続点の電位は高くなる。そして
、ノードＮＤ１、ノードＮＤ２、ノードＮＤ４のそれぞれは電気的に浮遊状態であるため
、当該電気的接続点の電位が高くなることによって、ノードＮＤ１、ノードＮＤ２、ノー
ドＮＤ４のそれぞれの電位も容量結合によって高くなる場合がある。図８のタイミングチ
ャートでは、時刻Ｔ７以降のノードＮＤ１、ノードＮＤ２のそれぞれの電位は、時刻Ｔ６
から時刻Ｔ７までの間におけるノードＮＤ１、ノードＮＤ２のそれぞれの電位よりも高く
示している。

【0144】

上記の通り、図６（Ａ）に図示した画素ＰＩＸについて、図８のタイミングチャートの
時刻Ｔ１乃至時刻Ｔ７及びその近傍の時刻の動作を行うことにより、画像データへの補正
と、駆動トランジスタのしきい値電圧の補正と、を行うことができる。

【0145】

＜表示装置の動作例＞
ところで、図６（Ａ）に示す画素ＰＩＸを含む表示装置ＤＤが大型である場合、画素Ｐ
ＩＸに電気的に接続されている配線の抵抗が大きくなり、駆動トランジスタのしきい値電
圧の補正などの処理に時間を要する場合がある。そのため、当該表示装置に正常に画像を
表示する場合、当該表示装置の動作周波数が低くなってしまうことがある。

【0146】

そこで、上記を鑑みなされた動作例について説明する。本動作例では、図６（Ａ）に示
す画素ＰＩＸが、マトリクス状に複数配置された表示部ＰＡが当該表示装置に適用された
ものとして説明する。

【0147】

図９は、表示部ＰＡに含まれるｉ行目、ｉ＋１行目、ｉ＋２行目（ｉは、３以上の整数
とする。）のそれぞれに含まれる画素ＰＩＸの動作の順序と、配線ＤＬからのデータの送
信のタイミングと、配線ＷＤＬからのデータの送信のタイミングと、を示したものである
。

【0148】

図９に記載の時刻Ｔ１乃至時刻Ｔ６は、図８のタイミングチャートに記載の時刻Ｔ１乃
至時刻Ｔ６に相当する。つまり、ｉ行目に記載の期間ＰＤ１乃至期間ＰＤ５は、それぞれ
上述の画素回路の動作例の「第１初期化期間」「第２初期化期間」「しきい値電圧補正期
間」「補正データ書き込み期間」「画像データ書き込み期間」に相当する。図９では、一
例として、期間ＰＤ１乃至期間ＰＤ５のそれぞれの時間を、０．５μｓ、１．５μｓ、１
９μｓ、２．０μｓ、２．０μｓとしている。

【0149】

特に、上述したとおり、画素ＰＩＸを含む表示装置が大型である場合、駆動トランジス
タのしきい値電圧の補正などの処理に時間を要する場合がある。そのため、期間ＰＤ３の
時間を他の期間（ＰＤ１、ＰＤ２、ＰＤ４、ＰＤ５）と比べて長く設定している。

【0150】

また、図９に図示している画素ＰＩＸの動作、特に期間ＰＤ４及び期間ＰＤ５のそれぞ
れの動作において、ｉ行、ｉ＋１行、及びｉ＋２行のそれぞれが有する各画素ＰＩＸには
、それぞれに適切な補正データ及び画像データが書き込まれるものとする。そのため、下
記の説明では、ｉ行、ｉ＋１行、及びｉ＋２行が有する複数の画素ＰＩＸのうち、互いに
同じ列の画素ＰＩＸについて説明する。

【0151】

図９に図示している通り、ｉ行目の画素ＰＩＸの他に、ｉ＋１行目、ｉ＋２行目のそれ
ぞれの画素ＰＩＸについても、期間ＰＤ１乃至期間ＰＤ５の動作が行われる。但し、ｉ行
目、ｉ＋１行目、ｉ＋２行目のそれぞれにおいて、互いに期間ＰＤ１、期間ＰＤ２、期間
ＰＤ４、期間ＰＤ５が重ならないようにしている。換言すれば、ある行の画素ＰＩＸが期
間ＰＤ１、期間ＰＤ２、期間ＰＤ４、期間ＰＤ５のいずれか一であるとき、その行以外の
画素ＰＩＸは、期間ＰＤ３となるようにしている。

【0152】

図９に図示している表示装置の動作例において、配線ＤＬからのデータ送信の動作は、
期間ＰＤ_ＧＮＤと、期間ＰＤ_ＤＡＴＡ［ｉ－２］乃至期間ＰＤ_ＤＡＴＡ［ｉ＋２］と、を
有する。期間ＰＤ_ＧＮＤは、配線ＤＬに電位Ｖ_ＧＮＤが印加されている期間である。期間
ＰＤ_ＤＡＴＡ［ｋ］（ｋは、ｉ－２以上ｉ＋２以下の整数である。）は、配線ＤＬに、ｋ
行目に有する画素ＰＩＸのノードＮＤ１に書き込む画像データに応じた電位が印加されて
いる期間である。

【0153】

また、図９に図示している表示装置の動作例において、配線ＷＤＬからのデータ送信の
動作は、期間ＰＤ_Ｖ１と、期間ＰＤ_Ｗ［ｉ－２］乃至期間ＰＤ_Ｗ［ｉ＋２］と、を有する
。期間ＰＤ_Ｖ１は、配線ＷＤＬに電位Ｖ_１が印加されている期間である。期間ＰＤ_Ｗ［ｋ
］は、配線ＷＤＬに、ｋ行目に有する画素ＰＩＸのノードＮＤ２に書き込む補正データに
応じた電位（上述の画素回路の動作例で説明したＶ_Ｗに相当する。）が印加されている期
間である。

【0154】

複数ある行のうち一の行が有する画素ＰＩＸの動作において、期間ＰＤ１（第１初期化
期間）では、ノードＮＤ１の電位Ｖ_ＧＮＤにするため、配線ＤＬには電位Ｖ_ＧＮＤが印加
されている。つまり、当該行の画素ＰＩＸにおいて期間ＰＤ１の動作が行われているとき
、配線ＤＬにおいて、期間ＰＤ_ＧＮＤの動作が行われている。また、期間ＰＤ１では、ノ
ードＮＤ２の電位をＶ_１にするため、配線ＷＤＬには電位Ｖ_１が印加されている。つまり
、当該行の画素ＰＩＸにおいて期間ＰＤ１の動作が行われているとき、配線ＷＤＬにおい
て、期間ＰＤ_Ｖ１の動作が行われている。

【0155】

複数ある行のうち一の行が有する画素ＰＩＸの動作において、期間ＰＤ４（補正データ
書き込み期間）では、ノードＮＤ２に補正データを書き込むため、配線ＷＤＬには当該補
正データに応じた電位が印加される。つまり、Ｉ行目（Ｉは、１以上の整数である。）の
画素ＰＩＸにおいて、期間ＰＤ４の動作が行われているとき、配線ＷＤＬにおいて、期間
ＰＤ_Ｗ［Ｉ］の動作が行われている。

【0156】

複数ある行のうち一の行が有する画素ＰＩＸの動作において、期間ＰＤ５（画像データ
書き込み期間）では、ノードＮＤ１に画像データを書き込むため、配線ＤＬには当該画像
データに応じた電位が印加される。つまり、Ｉ行目の画素ＰＩＸにおいて、期間ＰＤ５の
動作が行われているとき、配線ＤＬにおいて、期間ＰＤ_ＤＡＴＡ［Ｉ］の動作が行われて
いる。

【0157】

図９に示すとおり、ｉ＋１行目の画素ＰＩＸにおいて駆動トランジスタのしきい値電圧
の補正を行うとき、当該行の画素ＰＩＸは期間ＰＤ３の動作を行う。このとき、ｉ＋１行
目の画素ＰＩＸにおいて、配線ＤＬを介してのノードＮＤ１への電位の書き込み、配線Ｗ
ＤＬを介してのノードＮＤ２への電位の書き込みを行う必要が無いため、配線ＤＬ及び配
線ＷＤＬの電位を変動することができる。そのため、ｉ＋１行目の画素ＰＩＸが期間ＰＤ
３の動作を行っているときに、ｉ行目の画素ＰＩＸにおいて、期間ＰＤ４及び期間ＰＤ５
のそれぞれの動作で配線ＤＬの電位、及び配線ＷＤＬの電位を変動することができる。つ
まり、ｉ＋１行目の画素ＰＩＸの駆動トランジスタのしきい値電圧の補正を行っている間
に、ｉ行目の画素ＰＩＸに対して、画像データ及び補正データを書き込むことができる。
また、図９に示すとおり、ｉ＋２行目の画素ＰＩＸの駆動トランジスタのしきい値電圧の
補正を行っているときも同様に、配線ＤＬの電位、及び配線ＷＤＬの電位を変動すること
ができるため、ｉ＋１行目の画素ＰＩＸに対して、画像データ及び補正データを書き込む
ことができる。

【0158】

なお、図９では、ｉ行目乃至ｉ＋２行目の順に、それぞれの行の画素ＰＩＸに補正デー
タ及び画像データを書き込んでいるが、画素ＰＩＸへの補正データ及び画像データの書き
込む順序は、図９に限定しない。画素ＰＩＸへの補正データ及び画像データの書き込む順
序は、例えば、初めに奇数行の画素ＰＩＸに順次書き込み、その後、偶数行の画素ＰＩＸ
に順次書き込む、という順序としてもよい。

【0159】

なお、本発明の一態様の動作方法は、上述の期間ＰＤ１乃至期間ＰＤ５に限定されない
。本明細書等において、図９に示すそれぞれの動作期間は、機能毎に分類し、互いに独立
した動作期間として示している。しかしながら実際の動作等においては、画素ＰＩＸの動
作を機能毎に切り分けることが難しく、一つの動作に複数の別の動作が係わる場合や、複
数の動作にわたって一つの動作が関わる場合があり得る。そのため、図９に示す動作期間
は、明細書で説明した動作期間毎に限定されず、状況に応じて適切に言い換えることがで
きる。具体的には、状況に応じて、それぞれの動作期間の順序の入れ替え、動作の追加、
及び削除などを行うことができる。例えば、本明細書等では、図９に示す画素ＰＩＸの動
作において、期間ＰＤ１及び期間ＰＤ２のそれぞれを、第１初期化期間、第２初期化期間
として分けて説明しているが、第１初期化期間及び第２初期化期間のそれぞれは同時に行
うことができる。そのため、第１初期化期間及び第２初期化期間は、まとめて初期化期間
として記載することができる。

【0160】

上述のとおり、ある行の画素ＰＩＸの駆動トランジスタのしきい値電圧の補正を行って
いる間に、別の行の画素ＰＩＸに画像データ及び補正データを書き込む動作を行うことに
よって、表示装置の、駆動トランジスタのしきい値電圧の補正による動作周波数の低下を
抑制することができ、従来の動作方法よりも動作周波数を高くすることができる。

【0161】

＜ソースドライバ回路ＳＤ、及び回路ＷＳＤの回路構成例＞
ここで、画素ＰＩＸ及びその周辺の回路が図５（Ａ）に示す構成であり、且つ画素ＰＩ
Ｘが図８に示すタイミングチャートの動作を行う場合の、ソースドライバ回路ＳＤと回路
ＷＳＤとの回路構成例について説明する。

【0162】

図１０（Ａ）には、図５（Ａ）におけるソースドライバ回路ＳＤと回路ＷＳＤとのそれ
ぞれの回路構成例を示している。なお、図１０（Ａ）には、画素ＰＩＸとの接続構成を示
すため、表示部ＰＡも図示している。

【0163】

ソースドライバ回路ＳＤは、トランジスタＴｒ１１と、トランジスタＴｒ１２と、回路
ＳＤａと、を有する。また、回路ＷＳＤは、トランジスタＴｒ１３と、トランジスタＴｒ
１４と、回路ＷＳＤａと、を有する。

【0164】

図１０において、トランジスタＴｒ１１乃至トランジスタＴｒ１４は、それぞれｎチャ
ネル型トランジスタとしているが、トランジスタＴｒ１１乃至トランジスタＴｒ１４の全
て、又は一部はｐチャネル型トランジスタとしてもよい。また、トランジスタＴｒ１１乃
至トランジスタＴｒ１４は、オフ電流が低いＯＳトランジスタであることが好ましい。

【0165】

また、図１０は、トランジスタＴｒ１１乃至トランジスタＴｒ１４を、バックゲートを
有するトランジスタとして図示しているが、トランジスタＴｒ１１乃至トランジスタＴｒ
１４の全て、又は一部はバックゲートを有さないトランジスタとしてもよい。また、トラ
ンジスタＴｒ１１乃至トランジスタＴｒ１４のそれぞれは、オン電流を増やすために、ゲ
ートとバックゲートとが電気的に接続された構成としているが、トランジスタＴｒ１１乃
至トランジスタＴｒ１４のそれぞれのバックゲートの全て、又は一部は、任意の電位が与
えられる配線に電気的に接続された構成としてもよい。

【0166】

ソースドライバ回路ＳＤにおいて、トランジスタＴｒ１１の第１端子は、回路ＳＤａに
電気的に接続され、トランジスタＴｒ１１の第２端子は、トランジスタＴｒ１２の第１端
子と、配線ＤＬと、に電気的に接続されている。トランジスタＴｒ１１のゲートは、配線
ＳＥＬＤに電気的に接続され、トランジスタＴｒ１２の第２端子は、配線ＧＮＤＬに電気
的に接続され、トランジスタＴｒ１２のゲートは、配線ＳＥＬＧに電気的に接続されてい
る。

【0167】

回路ＳＤａは、表示部ＰＡに画像を表示するために、当該画像に応じた電位Ｖ_ＤＡＴＡ
を生成して、電位Ｖ_ＤＡＴＡをトランジスタＴｒ１１の第１端子に出力する機能を有する
。回路ＳＤａは、例えば、図１に示すソースドライバ回路ＳＤの構成にすることができる
。つまり、回路ＳＤａは、画像データを生成するために、シフトレジスタＳＲと、ラッチ
回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路ＤＡＣと、アンプ
回路ＡＭＰと、データバス配線ＤＢと、を有することができる。この場合、アンプ回路Ａ
ＭＰの出力端子は、トランジスタＴｒ１１の第１端子に電気的に接続される構成とすれば
よい。

【0168】

回路ＷＳＤにおいて、トランジスタＴｒ１３の第１端子は、回路ＷＳＤａに電気的に接
続され、トランジスタＴｒ１３の第２端子は、トランジスタＴｒ１４の第１端子と、配線
ＷＤＬと、に電気的に接続されている。トランジスタＴｒ１３のゲートは、配線ＳＥＬＷ
に電気的に接続され、トランジスタＴｒ１４の第２端子は、配線Ｖ_１Ｌに電気的に接続さ
れ、トランジスタＴｒ１４のゲートは、配線ＳＥＬＶに電気的に接続されている。

【0169】

回路ＷＳＤａは、補正データを用いて表示部ＰＡに表示する画像を補正するために、当
該補正データに応じた電位Ｖ_Ｗを生成して、電位Ｖ_ＷをトランジスタＴｒ１３の第１端子
に出力する機能を有する。回路ＷＳＤａは、例えば、回路ＳＤａと同様に、シフトレジス
タＳＲと、ラッチ回路ＬＡＴと、レベルシフト回路ＬＶＳと、デジタルアナログ変換回路
ＤＡＣと、アンプ回路ＡＭＰと、データバス配線ＤＢと、を有する構成とすることができ
る。また、この場合、アンプ回路ＡＭＰの出力端子は、トランジスタＴｒ１３の第１端子
に電気的に接続される構成とすればよい。

【0170】

配線ＳＥＬＤ、配線ＳＥＬＧ、配線ＳＥＬＷ、配線ＳＥＬＶのそれぞれは、トランジス
タＴｒ１１乃至トランジスタＴｒ１４のゲートに電位を与えるための配線であり、当該電
位によってトランジスタＴｒ１１乃至トランジスタＴｒ１４のそれぞれのオン状態とオフ
状態との切り替えを行うことができる。

【0171】

配線ＧＮＤＬは、配線ＤＬに対して基準電位Ｖ_ＧＮＤを与える配線であり、配線Ｖ_１Ｌ
は、配線ＷＤＬに対して電位Ｖ_１を与える配線である。

【0172】

ここで、画素ＰＩＸの動作が図８のタイミングチャートに示す動作例である場合の、図
１０（Ａ）のソースドライバ回路ＳＤと回路ＷＳＤの動作を具体的に説明する。

【0173】

時刻Ｔ４より前、及び時刻Ｔ５より後において、配線ＷＤＬの電位はＶ_１となっている
。時刻Ｔ４より前、及び時刻Ｔ５より後での回路ＷＳＤでは、配線ＳＥＬＷには低レベル
電位が印加されてトランジスタＴｒ１３をオフ状態にして、配線ＳＥＬＶには高レベル電
位が印加されてトランジスタＴｒ１４をオン状態にする動作が行われる。これによって、
配線Ｖ_１Ｌと配線ＷＤＬとの間が導通状態になるため、配線ＷＤＬの電位はＶ_１となる。

【0174】

また、時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＤＬの電位はＶ_Ｗとなっている
。時刻Ｔ４から時刻Ｔ５までの間での回路ＷＳＤでは、配線ＳＥＬＷには高レベル電位が
印加されてトランジスタＴｒ１３をオン状態にして、配線ＳＥＬＶには低レベル電位が印
加されてトランジスタＴｒ１４をオフ状態にする動作が行われる。そして、回路ＷＳＤａ
から、補正データに応じた電位Ｖ_Ｗが出力されるので、配線ＷＤＬの電位はＶ_Ｗとなる。

【0175】

時刻Ｔ５より前、及び時刻Ｔ６より後において、配線ＤＬの電位はＶ_ＧＮＤとなってい
る。時刻Ｔ５より前、及び時刻Ｔ６より後でのソースドライバ回路ＳＤでは、配線ＳＥＬ
Ｄには低レベル電位が印加されてトランジスタＴｒ１１をオフ状態にして、配線ＳＥＬＧ
には高レベル電位が印加されてトランジスタＴｒ１２をオン状態にする動作が行われる。
これによって、配線ＧＮＤＬと配線ＤＬとの間が導通状態になるため、配線ＤＬの電位は
Ｖ_ＧＮＤとなる。

【0176】

また、時刻Ｔ５から時刻Ｔ６までの間において、配線ＤＬの電位はＶ_ＤＡＴＡとなって
いる。時刻Ｔ５から時刻Ｔ６までの間でのソースドライバ回路ＳＤでは、配線ＳＥＬＤに
は高レベル電位が印加されてトランジスタＴｒ１１をオン状態にして、配線ＳＥＬＧには
低レベル電位が印加されてトランジスタＴｒ１２をオフ状態にする動作が行われる。更に
回路ＳＤａから、画像データに応じた電位Ｖ_ＤＡＴＡが出力されるので、配線ＤＬの電位
はＶ_ＤＡＴＡとなる。

【0177】

図５（Ａ）に示す画素ＰＩＸが、図８に示すタイミングチャートの動作を行う場合、ソ
ースドライバ回路ＳＤ及び回路ＷＳＤを図１０（Ａ）に示す構成とすることによって、配
線ＤＬ及び配線ＷＤＬのそれぞれに適切な電位を適時に印加することができる。

【0178】

なお、画素ＰＩＸ及びその周辺の回路が図５（Ｂ）に示す構成で、画素ＰＩＸが図８に
示すタイミングチャートの動作を行う場合、ソースドライバ回路ＳＤは、例えば、図１０
（Ｂ）の回路構成とすればよい。

【0179】

図１０（Ｂ）に示すソースドライバ回路ＳＤは、トランジスタＴｒ１１乃至トランジス
タＴｒ１４と、回路ＳＤａと、を有する。なお、トランジスタＴｒ１１乃至トランジスタ
Ｔｒ１４及び回路ＳＤａについては、図１０（Ａ）のトランジスタＴｒ１１乃至トランジ
スタＴｒ１４及び回路ＳＤａの説明の記載を参酌する。

【0180】

回路ＳＤａは、トランジスタＴｒ１１の第１端子と、トランジスタＴｒ１３の第１端子
と、に電気的に接続されている。トランジスタＴｒ１１の第２端子は、トランジスタＴｒ
１２の第１端子と、配線ＤＬと、に電気的に接続され、トランジスタＴｒ１３の第２端子
は、トランジスタＴｒ１４の第１端子と、配線ＷＤＬと、に電気的に接続されている。ト
ランジスタＴｒ１２の第２端子は、配線ＧＮＤＬに電気的に接続され、トランジスタＴｒ
１４の第２端子は、配線Ｖ_１Ｌに電気的に接続されている。トランジスタＴｒ１１のゲー
トは、配線ＳＥＬＤに電気的に接続され、トランジスタＴｒ１２のゲートは、配線ＳＥＬ
Ｇに電気的に接続され、トランジスタＴｒ１３のゲートは、配線ＳＥＬＷに電気的に接続
され、トランジスタＴｒ１４のゲートは、配線ＳＥＬＶに電気的に接続されている。

【0181】

配線ＳＥＬＤ、配線ＳＥＬＧ、配線ＳＥＬＷ、配線ＳＥＬＶ、配線Ｖ_１Ｌ、及び配線Ｇ
ＮＤＬのそれぞれについては、図１０（Ａ）の配線ＳＥＬＤ、配線ＳＥＬＧ、配線ＳＥＬ
Ｗ、配線ＳＥＬＶ、配線Ｖ_１Ｌ、及び配線ＧＮＤＬの説明の記載を参酌する。

【0182】

トランジスタＴｒ１１、トランジスタＴｒ１３、回路ＳＤａの接続構成によって、図５
（Ｂ）に示すソースドライバ回路ＳＤは、配線ＤＬ又は配線ＷＤＬの一方を選択して、選
択した配線に対して電位を与える構成となっている。また、回路ＳＤａは、配線ＤＬに印
加するための、画像データに応じた電位Ｖ_ＤＡＴＡと、配線ＷＤＬに印加するための、補
正データに応じた電位Ｖ_Ｗと、を生成する機能を有する。そのため、回路ＳＤａで電位Ｖ
_ＤＡＴＡを生成して出力する場合、トランジスタＴｒ１１をオン状態、トランジスタＴｒ
１３をオフ状態とすることで、配線ＤＬに電位Ｖ_ＤＡＴＡを印加することができ、回路Ｓ
Ｄａで電位Ｖ_Ｗを生成して出力する場合、トランジスタＴｒ１１をオフ状態、トランジス
タＴｒ１３をオン状態とすることで、配線ＷＤＬに電位Ｖ_Ｗを印加することができる。

【0183】

また、配線ＤＬに基準電位Ｖ_ＧＮＤを印加する場合、トランジスタＴｒ１１をオフ状態
とし、トランジスタＴｒ１２をオン状態とすればよい。また、配線ＷＤＬに基準電位Ｖ_１
を印加する場合、トランジスタＴｒ１３をオフ状態とし、トランジスタＴｒ１４をオン状
態とすればよい。

【0184】

ここでは、画素ＰＩＸの動作が図８のタイミングチャートに示す動作例である場合の、
図１０（Ｂ）のソースドライバ回路ＳＤの動作を具体的に説明する。

【0185】

時刻Ｔ４より前、及び時刻Ｔ５より後において、配線ＷＤＬの電位はＶ_１となっている
。時刻Ｔ４より前、及び時刻Ｔ５より後でのソースドライバ回路ＳＤでは、配線ＳＥＬＷ
には低レベル電位が印加されてトランジスタＴｒ１３をオフ状態にして、配線ＳＥＬＶに
は高レベル電位が印加されてトランジスタＴｒ１４をオン状態にする動作が行われる。こ
れによって、配線Ｖ_１Ｌと配線ＷＤＬとの間が導通状態になるため、配線ＷＤＬの電位は
Ｖ_１となる。

【0186】

また、時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＤＬの電位はＶ_Ｗとなっている
。時刻Ｔ４から時刻Ｔ５までの間でのソースドライバ回路ＳＤでは、配線ＳＥＬＷには高
レベル電位が印加されてトランジスタＴｒ１３をオン状態にして、配線ＳＥＬＶには低レ
ベル電位が印加されてトランジスタＴｒ１４をオフ状態にする動作が行われる。そして、
回路ＳＤａから、補正データに応じた電位Ｖ_Ｗが出力されることで、配線ＷＤＬの電位は
Ｖ_Ｗとなる。

【0187】

時刻Ｔ５より前、及び時刻Ｔ６より後において、配線ＤＬの電位はＶ_ＧＮＤとなってい
る。時刻Ｔ５より前、及び時刻Ｔ６より後でのソースドライバ回路ＳＤでは、配線ＳＥＬ
Ｄには低レベル電位が印加されてトランジスタＴｒ１１をオフ状態に、配線ＳＥＬＧには
高レベル電位が印加されてトランジスタＴｒ１２をオン状態にする動作が行われる。これ
によって、配線ＧＮＤＬと配線ＤＬとの間が導通状態になるため、配線ＤＬの電位はＶ_Ｇ
ＮＤとなる。

【0188】

また、時刻Ｔ５から時刻Ｔ６までの間において、配線ＤＬの電位はＶ_ＤＡＴＡとなって
いる。時刻Ｔ５から時刻Ｔ６までの間でのソースドライバ回路ＳＤでは、配線ＳＥＬＤに
は高レベル電位が印加されてトランジスタＴｒ１１をオン状態に、配線ＳＥＬＧには低レ
ベル電位が印加されてトランジスタＴｒ１２をオフ状態にする動作が行われる。更に回路
ＳＤａから、画像データに応じた電位Ｖ_ＤＡＴＡが出力されることで、配線ＷＤＬの電位
はＶ_ＤＡＴＡとなる。

【0189】

図５（Ｂ）に示す画素ＰＩＸが、図８に示すタイミングチャートの動作を行う場合、ソ
ースドライバ回路ＳＤを図１０（Ｂ）に示す構成とすることによって、配線ＤＬ及び配線
ＷＤＬのそれぞれに適切な電位を適時に印加することができる。

【0190】

なお、本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立
したブロックを示している。しかしながら実際の回路等においては、構成要素を機能毎に
切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたっ
て一つの機能が関わる場合があり得る。そのため、ブロック図に示すブロックは、明細書
で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

【0191】

なお、本発明の一態様は、上述した、図２（Ａ）（Ｂ）、図３、図５（Ａ）（Ｂ）に示
した画素ＰＩＸに限定されない。本発明の一態様は、図２（Ａ）（Ｂ）、図３、図５（Ａ
）（Ｂ）に示した画素ＰＩＸの構成を、適宜変更したものとしてもよい。例えば、図５（
Ａ）（Ｂ）に示す画素ＰＩＸでは、画像データ保持部１０１と、駆動回路部１０２と、補
正データ保持部１０４と、が互いに電気的に接続されているが、画像データ保持部１０１
と駆動回路部１０２との間の電気的接続を省略してもよい。つまり、画像データ保持部１
０１から駆動回路部１０２への画像データの送信は、補正データ保持部１０４を介して行
う構成としてもよい。また、例えば、駆動回路部１０２と補正データ保持部１０４との間
の電気的接続を省略してもよい。つまり、補正データ保持部１０４から画像データ保持部
１０１に補正データを送信して、画像データ保持部１０１で補正された画像データを生成
して、駆動回路部１０２に送信する構成としてもよい。

【0192】

なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合
わせることができる。

【0193】

（実施の形態２）
本実施の形態では、表示素子としてＥＬ素子を用いた表示装置の構成例について説明す
る。なお、本実施の形態においては、実施の形態１で説明した、駆動回路部としきい値電
圧補正回路部の説明は省略する。

【0194】

図１１（Ａ）において、第１の基板４００１上に設けられた表示部２１５を囲むように
して、シール材４００５が設けられ、表示部２１５がシール材４００５および第２の基板
４００６によって封止されている。

【0195】

表示部２１５には、実施の形態１に示した画素ＰＩＸを有する画素アレイが設けられる
。

【0196】

図１１（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回
路２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設
けられた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結
晶半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、
実施の形態１に示したソースドライバ回路ＳＤの機能を有する。走査線駆動回路２２１ａ
は、実施の形態１に示したゲートドライバ回路ＧＤの機能を有する。共通線駆動回路２４
１ａは、実施の形態１に示した画素ＰＩＸが有する所定の回路素子に規定の電位を印加す
る、又は電流を供給する機能を有する。特に、共通線駆動回路２４１ａと画素ＰＩＸは、
実施の形態１に示した配線ＶＡを介して、電気的に接続することができる。

【0197】

走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および
信号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。

【0198】

走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、
表示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線
駆動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像信号を供給する機能
を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲ま
れている領域とは異なる領域に実装されている。

【0199】

なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディ
ング法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができ
る。

【0200】

図１１（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集
積回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または
全体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することが
できる。

【0201】

図１１（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部
２１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と
同時に形成することで、部品点数を削減することができる。よって、生産性を高めること
ができる。

【0202】

また、図１１（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線
駆動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００
５が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回
路２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線
駆動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４
００５と第２の基板４００６とによって、表示素子と共に封止されている。

【0203】

また、図１１（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別
途形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されな
い。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査
線駆動回路の一部を別途形成して実装しても良い。

【0204】

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロー
ラを含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。

【0205】

また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有
している。当該トランジスタとして、ＯＳトランジスタ、又は、チャネル形成領域にシリ
コンを有するトランジスタを適用することができる。

【0206】

周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造
は同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全
て同じ構造であってもよく、２種類以上の構造が組み合わせて用いられていてもよい。同
様に、画素回路が有するトランジスタは、全て同じ構造であってもよく、２種類以上の構
造が組み合わせて用いられていてもよい。

【0207】

また、第２の基板４００６上には、後述する入力装置４２００を設けることができる。
図１１（Ａ）（Ｂ）に示す表示装置に入力装置４２００を設けた構成はタッチパネルとし
て機能させることができる。

【0208】

本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い
。指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサ
を、検知素子として適用することができる。

【0209】

センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線
方式、光学方式、感圧方式など様々な方式を用いることができる。

【0210】

本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明す
る。

【0211】

静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投
影型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用い
ると、同時多点検知が可能となるため好ましい。

【0212】

本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わ
せる構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成す
る電極等を設ける構成等、様々な構成を適用することができる。

【0213】

図１２（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１２（Ａ）は、タッチパネル
４２１０の斜視図である。図１２（Ｂ）は、入力装置４２００の斜視概略図である。なお
、明瞭化のため、代表的な構成要素のみを示している。

【0214】

タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成
である。

【0215】

タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設
けられている。

【0216】

入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３
７、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配
線４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は
配線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３
７および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２
７３ｂを設けることができる。

【0217】

または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを
設けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける
場合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセン
サを適用してもよい。

【0218】

図１３は、図１１（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の断面図である。図１３に
示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子
と異方性導電層４０１９を介して、電気的に接続されている。また、図１３では、電極４
０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口に
おいて配線４０１４と電気的に接続されている。

【0219】

電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、
トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と
同じ導電層で形成されている。

【0220】

また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、
トランジスタを複数有しており、図１３では、表示部２１５に含まれるトランジスタ４０
１０、および走査線駆動回路２２１ａに含まれるトランジスタ４０１１を例示している。
なお、図１３では、トランジスタ４０１０およびトランジスタ４０１１としてボトムゲー
ト型のトランジスタを例示しているが、トップゲート型のトランジスタであってもよい。
また、トランジスタ４０１０は、実施の形態１で説明したトランジスタＴｒ５とすること
ができる。また、トランジスタ４０１１は、実施の形態１で説明したゲートドライバ回路
ＧＤに含まれるトランジスタとすることができる。

【0221】

図１３では、トランジスタ４０１０およびトランジスタ４０１１上に絶縁層４１１２が
設けられている。また、絶縁層４１１２上に隔壁４５１０が形成されている。

【0222】

また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設け
られている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１
１上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能す
ることができる。

【0223】

また、図１３に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、ト
ランジスタ４０１０のゲート電極と同じ工程で形成された電極４０２１と、ソース電極お
よびドレイン電極と同じ工程で形成された電極と、を有する。それぞれの電極は、絶縁層
４１０３を介して重なっている。また、容量素子４０２０は、実施の形態１で説明した容
量素子Ｃ２又は容量素子Ｃ３の一方とすることができる。

【0224】

一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトラン
ジスタのリーク電流等を考慮して、所定の期間の間に、電荷を保持できるように設定され
る。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。

【0225】

表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。

【0226】

また、図１３に示す表示装置は、絶縁層４１１１と絶縁層４１０２を有する。絶縁層４
１１１と絶縁層４１０２として、不純物元素を透過しにくい絶縁層を用いる。絶縁層４１
１１と絶縁層４１０２でトランジスタを挟むことで、外部から半導体層への不純物の浸入
を防ぐことができる。

【0227】

表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子（
ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含
む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大
きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入
される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が
発光する。

【0228】

また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別
され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

【0229】

有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正
孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合
することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻
る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光
素子と呼ばれる。

【0230】

なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物
質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポー
ラ性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。

【0231】

ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法
などの方法で形成することができる。

【0232】

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに
分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を
有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－
アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み
、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を
利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明
する。

【0233】

発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そ
して、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を
取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射
出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッシ
ョン）構造の発光素子があり、どの射出構造の発光素子も適用することができる。

【0234】

図１３は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう
。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられたトラ
ンジスタ４０１０と電気的に接続している。なお、発光素子４５１３の構成は、第１の電
極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に
限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１
３の構成は適宜変えることができる。また、発光素子４５１３は、実施の形態１で説明し
た発光素子ＬＤとすることができる。

【0235】

隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の
樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続し
た曲率を持って形成される傾斜面となるように形成することが好ましい。

【0236】

発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。

【0237】

発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、
青、シアン、マゼンタ、または黄などとさせることができる。

【0238】

カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み
合わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前
者の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１
１を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法で
は、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発
光素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めるこ
とができる。

【0239】

なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、
量子ドットを発光層に用いることで、発光材料として機能させることもできる。

【0240】

発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極
層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリ
コン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム
、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形
成することができる。また、第１の基板４００１、第２の基板４００６、およびシール材
４００５によって封止された空間には充填材４５１４が設けられ密封されている。このよ
うに、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせ
フィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが
好ましい。

【0241】

充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂ま
たは熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾
燥剤が含まれていてもよい。

【0242】

シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの
常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いること
ができる。また、シール材４００５に乾燥剤が含まれていてもよい。

【0243】

また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む
）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けて
もよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸
により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

【0244】

また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すこ
とができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映
り込みが低減し、表示画像の視認性を高めることができる。

【0245】

表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層
、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、
および電極層のパターン構造によって透光性、反射性を選択すればよい。

【0246】

第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いる
ことができる。

【0247】

また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデ
ン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（
Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チ
タン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金
属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができ
る。

【0248】

また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポ
リマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子とし
ては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン
若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘
導体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しく
はその誘導体などがあげられる。

【0249】

また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回
路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。

【0250】

なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合
わせることができる。

【0251】

（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置、又は表示装置に用いることができる
トランジスタの構成について説明する。

【0252】

本発明の一態様の半導体装置、又は表示装置は、ボトムゲート型のトランジスタや、ト
ップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができ
る。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造
を容易に置き換えることができる。

【0253】

〔ボトムゲート型トランジスタ〕
図１４（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラ
ンジスタ８１０の断面図である。図１４（Ａ１）において、トランジスタ８１０は基板７
７１上に形成されている。また、トランジスタ８１０は、基板７７１上に絶縁層７７２を
介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して半導体層７４２
を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲート絶縁層とし
て機能できる。

【0254】

また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層
７４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電
極７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは
、ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および
電極７４４ｂの一部は、絶縁層７４１上に形成される。

【0255】

絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４
１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の
露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体
層７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態
様によれば、電気特性の良好なトランジスタを実現することができる。

【0256】

また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶
縁層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。

【0257】

半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少
なくとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠
損を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損
が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ^＋層）となる
。したがって、当該領域はソース領域またはドレイン領域として機能することができる。
半導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損
を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることがで
きる。

【0258】

半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４
ａおよび電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電
界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすること
ができる。

【0259】

半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４
ａの間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体とし
て機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は
、トランジスタのソース領域またはドレイン領域として機能することができる。

【0260】

絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機
能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省
略することもできる。

【0261】

図１４（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極とし
て機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電
極７４６と同様の材料および方法で形成することができる。

【0262】

一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導
体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート
電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位
としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲ
ート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのし
きい値電圧を変化させることができる。

【0263】

電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よ
って、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層と
して機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設
けてもよい。

【0264】

なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バ
ックゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート
電極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲ
ート電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの
一種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第
１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。

【0265】

半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７
４６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる
領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、
トランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。

【0266】

したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトラン
ジスタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積
を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さく
することができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現す
ることができる。

【0267】

また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部
で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電
気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大き
く形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができ
る。

【0268】

また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電
極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を
防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができ
る。

【0269】

本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また
、信頼性の良好な半導体装置を実現することができる。

【0270】

図１４（Ｂ１）に、ボトムゲート型のトランジスタの１つであるチャネル保護型のトラ
ンジスタ８２０の断面図を示す。トランジスタ８２０は、トランジスタ８１０とほぼ同様
の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異なる。
また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口部に
おいて、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７４２
と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導体層
７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域と重
なる領域は、チャネル保護層として機能できる。

【0271】

図１４（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極とし
て機能できる電極７２３を有する点が、トランジスタ８２０と異なる。

【0272】

絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導
体層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成
時に半導体層７４２の薄膜化を防ぐことができる。

【0273】

また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびト
ランジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極
７４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量
を小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小
さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現
できる。

【0274】

図１４（Ｃ１）に示すトランジスタ８２５は、ボトムゲート型のトランジスタの１つで
あるチャネルエッチング型のトランジスタである。トランジスタ８２５は、絶縁層７４１
を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａおよび
電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合がある。
一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。

【0275】

図１４（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極とし
て機能できる電極７２３を有する点が、トランジスタ８２５と異なる。

【0276】

〔トップゲート型トランジスタ〕
図１５（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１
つである。トランジスタ８４２は、絶縁層７２９を形成した後に電極７４４ａおよび電極
７４４ｂを形成する点がトランジスタ８１０、８１１、８２０、８２１、８２５、８２６
と異なる。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成
した開口部において半導体層７４２と電気的に接続する。

【0277】

また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁
層７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体
層７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる（
図１５（Ａ３）参照）。トランジスタ８４２は、絶縁層７２６が電極７４６の端部を越え
て延伸する領域を有する。半導体層７４２の絶縁層７２６を介して不純物７５５が導入さ
れた領域の不純物濃度は、絶縁層７２６を介さずに不純物７５５が導入された領域よりも
小さくなる。よって、半導体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。

【0278】

図１５（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８
４２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する
。電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２
３は、バックゲート電極として機能することができる。

【0279】

また、図１５（Ｂ１）に示すトランジスタ８４４および図１５（Ｂ２）に示すトランジ
スタ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい
。また、図１５（Ｃ１）に示すトランジスタ８４６および図１５（Ｃ２）に示すトランジ
スタ８４７のように、絶縁層７２６を残してもよい。

【0280】

トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４
６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４
２中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気
特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集
積度の高い半導体装置を実現することができる。

【0281】

なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合
わせることができる。

【0282】

（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができ
る金属酸化物であるＣＡＣ‐ＯＳ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ Ａｌ
ｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構
成について説明する。なお、明細書等において、ＣＡＣは機能、又は材料の構成の一例を
表し、ＣＡＡＣは結晶構造の一例を表す。

【0283】

＜金属酸化物の構成＞
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性
層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であ
り、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁
性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏ
ｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与すること
ができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機
能を分離させることで、双方の機能を最大限に高めることができる。

【0284】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁
性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁
性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レ
ベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中
に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察さ
れる場合がある。

【0285】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。

【0286】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、及び高い電界効果移動度を得ることができる。

【0287】

すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

【0288】

＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ、多結晶酸化物半導体
、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

【0289】

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。

【0290】

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒
界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向にお
いて酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が
変化することなどによって、歪みを許容することができるためと考えられる。

【0291】

また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。

【0292】

ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な
結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こり
にくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって
低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化
物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安
定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。ま
た、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対して
も安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の
自由度を広げることが可能となる。

【0293】

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。

【0294】

ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ－ｌｉｋ
ｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。

【0295】

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎ
ｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

【0296】

＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。

【0297】

なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトラン
ジスタを実現することができる。また、信頼性の高いトランジスタを実現することができ
る。

【0298】

また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。
酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃
度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、
欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物
半導体は、キャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３
未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^－９／ｃｍ^３以上と
すればよい。

【0299】

また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が
低いため、トラップ準位密度も低くなる場合がある。

【0300】

また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定とな
る場合がある。

【0301】

従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度
を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

【0302】

＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。

【0303】

酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化
物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭
素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法
（ＳＩＭＳ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましく
は２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0304】

また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を
形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属
が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減すること
が好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属または
アルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０
^１６ａｔｏｍｓ／ｃｍ^３以下にする。

【0305】

また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリ
ア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体
に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体にお
いて、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素
濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０
^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さ
らに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0306】

また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるた
め、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素
はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩ
ＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×
１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満
、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

【0307】

不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、安定した電気特性を付与することができる。

【0308】

なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合
わせることができる。

【0309】

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置、又は表示装置を電子機器
に適用した製品例について説明する。

【0310】

＜ノート型パーソナルコンピュータ＞
本発明の一態様の半導体装置、又は表示装置は、情報端末装置に備えられるディスプレ
イに適用することができる。図１６（Ａ）は、情報端末装置の一種であるノート型パーソ
ナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポイン
ティングデバイス５４０４等を有する。

【0311】

＜スマートウォッチ＞
本発明の一態様の半導体装置、又は表示装置は、ウェアラブル端末に適用することがで
きる。図１６（Ｂ）はウェアラブル端末の一種であるスマートウォッチであり、筐体５９
０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有
する。また、表示部５９０２に、位置入力装置としての機能が付加された表示装置を用い
るようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設
けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセン
サとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができ
る。また、操作ボタン５９０３にスマートウォッチを起動する電源スイッチ、スマートウ
ォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部５９０２を
点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１６（
Ｂ）に示したスマートウォッチでは、操作ボタン５９０３の数を２個示しているが、スマ
ートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子５９０４は
、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子５９０４
は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフ
ェースとして、用いるようにしてもよい。なお、図１６（Ｂ）に示したスマートウォッチ
では、操作子５９０４を有する構成となっているが、これに限定せず、操作子５９０４を
有さない構成であってもよい。

【0312】

＜ビデオカメラ＞
本発明の一態様の半導体装置、又は表示装置は、ビデオカメラに適用することができる
。図１６（Ｃ）に示すビデオカメラは、第１筐体５８０１、第２筐体５８０２、表示部５
８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８
０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐
体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続
部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、
接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０
６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成と
してもよい。

【0313】

＜携帯電話＞
本発明の一態様の半導体装置、又は表示装置は、携帯電話に適用することができる。図
１６（Ｄ）は、情報端末の機能を有する携帯電話であり、筐体５５０１、表示部５５０２
、マイク５５０３、スピーカ５５０４、操作ボタン５５０５を有する。また、表示部５５
０２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。ま
た、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加すること
ができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換
素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５
５０５に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタ
ン、音量調整ボタン、または表示部５５０２を点灯、あるいは消灯するスイッチなどのい
ずれかを備えることができる。

【0314】

また、図１６（Ｄ）に示した携帯電話では、操作ボタン５５０５の数を２個示している
が、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが
、図１６（Ｄ）に示した携帯電話は、フラッシュライト、または照明の用途として発光装
置を有する構成であってもよい。

【0315】

＜テレビジョン装置＞
本発明の一態様の半導体装置、又は表示装置は、テレビジョン装置に適用することがで
きる。図１６（Ｅ）に示すテレビジョン装置は、筐体９０００、表示部９００１、スピー
カ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子
９００６などを有する。テレビジョン装置は、大画面、例えば、５０インチ以上、または
１００インチ以上の表示部９００１を組み込むことが可能である。

【0316】

＜移動体＞
本発明の一態様の半導体装置、又は表示装置は、移動体である自動車の運転席周辺に適
用することができる。

【0317】

例えば、図１６（Ｆ）は、自動車の室内におけるフロントガラス周辺を表す図である。
図１６（Ｆ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５
７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示し
ている。

【0318】

表示パネル５７０１乃至表示パネル５７０３は、ナビゲーション情報、スピードメータ
ーやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで
、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイア
ウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めること
が可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いるこ
とも可能である。

【0319】

表示パネル５７０４には、車体に設けられた撮像手段からの映像を映し出すことによっ
て、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に
設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めるこ
とができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感
なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることも
できる。

【0320】

＜電子広告用の電子機器＞
本発明の一態様の半導体装置、又は表示装置は、電子広告を用途とするディスプレイに
適用することができる。図１７（Ａ）は、壁に取り付けが可能な電子看板（デジタルサイ
ネージ）の例を示している。図１７（Ａ）は、電子看板６２００が壁６２０１に取り付け
られている様子を示している。

【0321】

＜折り畳み式のタブレット型情報端末＞
本発明の一態様の半導体装置、又は表示装置は、タブレット型の情報端末に適用するこ
とができる。図１７（Ｂ）には、折り畳むことができる構造を有するタブレット型の情報
端末を示している。図１７（Ｂ）に示す情報端末は、筐体５３２１ａと、筐体５３２１ｂ
と、表示部５３２２と、操作ボタン５３２３と、を有している。特に、表示部５３２２は
可撓性を有する基材を有しており、当該基材によって折り畳むことができる構造を実現で
きる。

【0322】

また、筐体５３２１ａと筐体５３２１ｂと、は、ヒンジ部５３２１ｃにより結合されて
おり、ヒンジ部５３２１ｃによって、２つ折りが可能となっている。また、表示部５３２
２は、筐体５３２１ａ、筐体５３２１ｂ、及びヒンジ部５３２１ｃに設けられている。

【0323】

また、図示していないが、図１６（Ａ）乃至（Ｃ）、（Ｅ）、図１７（Ａ）、（Ｂ）に
示した電子機器は、マイク及びスピーカを有する構成であってもよい。この構成により、
例えば、上述した電子機器に音声入力機能を付することができる。

【0324】

また、図示していないが、図１６（Ａ）、（Ｂ）、（Ｄ）、図１７（Ａ）、（Ｂ）に示
した電子機器は、カメラを有する構成であってもよい。

【0325】

また、図示していないが、図１６（Ａ）乃至（Ｆ）、図１７（Ａ）、（Ｂ）に示した電
子機器は、筐体の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離
、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線
、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する
構成であってもよい。特に、図１６（Ｄ）に示す携帯電話に、ジャイロ、加速度センサな
どの傾きを検出するセンサを有する検出装置を設けることで、該携帯電話の向き（鉛直方
向に対して該携帯電話がどの向きに向いているか）を判断して、表示部５５０２の画面表
示を、該携帯電話の向きに応じて自動的に切り替えるようにすることができる。

【0326】

また、図示していないが、図１６（Ａ）乃至（Ｆ）、図１７（Ａ）、（Ｂ）に示した電
子機器は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であっ
てもよい。この構成を適用することによって、生体認証機能を有する電子機器を実現する
ことができる。

【0327】

また、図１６（Ａ）乃至（Ｅ）、図１７（Ａ）に示した電子機器の表示部として、可撓
性を有する基材を用いてもよい。具体的には、該表示部は、可撓性を有する基材上にトラ
ンジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用する
ことによって、図１６（Ａ）乃至（Ｅ）、図１７（Ａ）に示した電子機器のように平らな
面を有する筐体だけでなく、図１６（Ｆ）に示したダッシュボード、ピラーのように、曲
面を有するような筐体の電子機器を実現することができる。

【0328】

図１６（Ａ）乃至（Ｆ）、図１７（Ａ）、（Ｂ）の表示部に適用できる、可撓性を有す
る基材としては、可視光に対する透光性を有する材料を例に挙げると、ポリエチレンテレ
フタレート樹脂（ＰＥＴ）、ポリエチレンナフタレート樹脂（ＰＥＮ）、ポリエーテルサ
ルフォン樹脂（ＰＥＳ）、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、
ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオ
レフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエ
ステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いること
ができる。また、これらの材料を混合または積層して用いてもよい。

【0329】

なお、本実施の形態は、本明細書で示す他の実施の形態及び／又は実施例と適宜組み合
わせることができる。

【実施例0330】

＜計算とその結果１＞
図６（Ａ）に示す画素ＰＩＸの回路構成において、駆動トランジスタのしきい値電圧を
補正する動作が適切に行われているかどうかを確認するため、回路シミュレータを用いて
計算を行った。ここでは、画素ＰＩＸの駆動トランジスタに相当するトランジスタＴｒ３
のしきい値電圧を０Ｖとし、当該しきい値電圧を意図的に０Ｖから変化させて、発光素子
ＬＤに流れる電流の変化量を計算した結果について説明する。

【0331】

当該計算で使用したソフトウェアは、ＳＩＬＶＡＣＯ社のＧａｔｅｗａｙ（ｖｅｒｓｉ
ｏｎ ３．４．１．Ｒ）という回路シミュレータである。当該シミュレータを用いて、ト
ランジスタＴｒ３のしきい値電圧Ｖｔｈの変化に対する、発光素子ＬＤの電流変化率を計
算した。なお、変化後のしきい値電圧Ｖｔｈを、－１Ｖ、－０．５Ｖ、０Ｖ、０．５Ｖ、
１Ｖの５条件として、それぞれに対する電流変化率の計算を行った。

【0332】

当該計算の条件において、画像データに相当するＶ_ｄａｔａを５Ｖとし、補正データに
相当するＶ_Ｗを５Ｖとした。また、画素ＰＩＸに電気的に接続されている配線において、
配線ＧＬ１乃至ＧＬ４に印加される高レベル電位を１５Ｖ、低レベル電位を－５Ｖとし、
配線ＶＬの電位を０．５Ｖとし、配線ＢＧＬの電位を－１０Ｖとし、配線ＡＬの電位を１
３Ｖとし、配線ＣＡＴに印加されている基準電位Ｖ_ＧＮＤを－４Ｖとした。

【0333】

また、トランジスタＴｒ３のしきい値電圧Ｖｔｈを０Ｖから変化させたときの発光素子
ＬＤに流れる電流をＩ_ＥＬとし、当該しきい値電圧の変化が０、すなわち駆動トランジス
タのしきい値電圧が０における発光素子ＬＤに流れる電流をＩ_ＥＬ０とし、Ｉ_ＥＬ－Ｉ_Ｅ
Ｌ０＝ΔＩ_ＥＬとする。そして、当該計算で求める発光素子ＬＤの電流変化率を、ΔＩ_Ｅ
Ｌ／Ｉ_ＥＬ×１００％として、算出した。

【0334】

当該計算の結果を図１８に示す。図１８は、しきい値電圧Ｖｔｈの変化量が‐１Ｖから
１Ｖまでの間のときにおける、発光素子ＬＤの電流変化率を示している。当該計算結果か
ら、しきい値電圧Ｖｔｈが‐１Ｖから１Ｖまでの間であれば、電流変化率は概ね－１０％
から１０％までの範囲に抑えられていることが分かる。

【0335】

一般的にトランジスタが飽和領域で動作する場合、当該トランジスタに流れる電流量は
、ゲート‐ソース電圧としきい値電圧の差の２乗に比例するため、しきい値電圧が少し変
化するだけで、トランジスタに流れる電流の変化は非常に大きくなる。一方、図６（Ａ）
に示す画素ＰＩＸの回路構成での計算結果では、電流変化率が概ね－１０％から１０％ま
での範囲に抑えられていることから、トランジスタＴｒ３のしきい値電圧が適度に補正さ
れていることが分かる。

【0336】

上述の通り、ある行の画素ＰＩＸの駆動トランジスタのしきい値電圧を補正していると
き（図８における時刻Ｔ３から時刻Ｔ４までの間、又は図９における期間ＰＤ３）に、別
の行が有する画素ＰＩＸに補正データ及び画像データを書き込むことによって、表示装置
の動作周波数を高くすることができる。

【0337】

なお、本実施例は、本明細書に記載の各実施の形態、又は他の実施例と適宜組み合わせ
ることができる。

【実施例0338】

＜計算とその結果２＞
次に、図６（Ｂ）に示す画素ＰＩＸの回路構成において、駆動トランジスタのしきい値
電圧を補正する動作が適切に行われているかどうかを確認するため、回路シミュレータを
用いて計算を行った。ここでは、画素ＰＩＸの駆動トランジスタに相当するトランジスタ
Ｔｒ３のしきい値電圧を補正したときにおける、発光素子ＬＤに流れる電流量を計算した
結果について説明する。

【0339】

当該計算で使用したソフトウェアは、上述の計算と同様のＳＩＬＶＡＣＯ社のＳｍａｒ
ｔｓｐｉｃｅ（４．２６．７．Ｒ）という回路シミュレータである。当該シミュレータを
用いて、図６（Ｂ）に示す画素ＰＩＸの回路構成において、トランジスタＴｒ３のしきい
値電圧を様々に設定し、当該しきい値電圧を補正したときにおける発光素子ＬＤに流れる
電流量について計算を行った。

【0340】

図１９は、当該回路シミュレータを用いて計算した結果であって、横軸を配線ＤＬ、配
線ＷＤＬのそれぞれから補正データ保持部（ノードＮＤ１）、画像データ保持部（ノード
ＮＤ２）に入力した同一の電圧（Ｖ）（以後、データ電圧と呼称する。）とし、縦軸を発
光素子ＬＤに流れる駆動電流（Ａ）としたグラフを示している。

【0341】

また、図１９には、駆動トランジスタに相当するトランジスタＴｒ３のしきい値電圧が
－０．９Ｖ、－０．４Ｖ、０．１Ｖ、０．６Ｖ、１．１Ｖ、１．６Ｖ、２．１Ｖ、２．６
Ｖ、３．１Ｖの９条件の場合をそれぞれ示している。

【0342】

図１９より、データ電圧が高い場合、例えば、データ電圧が７．０Ｖの場合において、
駆動トランジスタに流れる電流量は、上記９条件では、概ね１．８５×１０^－６Ａから２
．８０×１０^－６Ａまでの範囲となる。駆動トランジスタのしきい値電圧が１．１Ｖであ
る条件を基準として考えると、補正による電流量の変化は概ね－２０％以上２０％以下の
範囲に収まっていることが分かる。

【0343】

なお、本実施例は、本明細書に記載の各実施の形態、又は他の実施例と適宜組み合わせ
ることができる。