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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023169665
(43)【公開日】2023-11-30
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/1027 20160101AFI20231122BHJP
G06F 12/00 20060101ALI20231122BHJP
G06F 12/02 20060101ALI20231122BHJP
【ＦＩ】
G06F12/1027 120
G06F12/00 597U
G06F12/1027 100
G06F12/02 570A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022080917
(22)【出願日】2022-05-17
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】渡邊 秀一
【テーマコード（参考）】
5B160
5B205
【Ｆターム（参考）】
5B160AB26
5B205SS13
(57)【要約】
【課題】Ｉ／Ｏ性能の低下を軽減できるメモリシステムを実現する。
【解決手段】メモリシステムのコントローラは、第１のデータの読み出しを要求し且つ第１の仮想アドレスを指定する第１のリードコマンドをホストから受信したことに応じ、第１のデータを不揮発性メモリから読み出すためのコマンド処理を実行する。コントローラは、第１の仮想アドレスを、ホストのメモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行する。コントローラは、第１のアドレス変換情報を取得するためのアドレス変換要求をホストに送信する。コントローラは、第１のアドレス変換情報の取得が失敗したことを示す応答をホストから受信したことに応じ、第１のアドレス変換情報を取得するまで、コマンド処理を中断し、第１のアドレス変換情報を取得した後、コマンド処理を再開する。
【選択図】図１２
【解決手段】メモリシステムのコントローラは、第１のデータの読み出しを要求し且つ第１の仮想アドレスを指定する第１のリードコマンドをホストから受信したことに応じ、第１のデータを不揮発性メモリから読み出すためのコマンド処理を実行する。コントローラは、第１の仮想アドレスを、ホストのメモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行する。コントローラは、第１のアドレス変換情報を取得するためのアドレス変換要求をホストに送信する。コントローラは、第１のアドレス変換情報の取得が失敗したことを示す応答をホストから受信したことに応じ、第１のアドレス変換情報を取得するまで、コマンド処理を中断し、第１のアドレス変換情報を取得した後、コマンド処理を再開する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
第１のデータの読み出しを要求し且つ前記ホストの仮想アドレス空間における第１の仮想アドレスを指定する第１のリードコマンドを前記ホストから受信したことに応じ、
前記第１のデータを前記不揮発性メモリから読み出すためのコマンド処理を実行し、
前記第１の仮想アドレスを、前記ホストのメモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行し、
前記アドレス変換処理において、前記第１の仮想アドレスを前記第１の物理アドレスに変換するための第１のアドレス変換情報を取得するためのアドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、前記第１のアドレス変換情報を取得するまで、前記コマンド処理を中断し、前記第１のアドレス変換情報を取得した後、前記コマンド処理を再開するように構成されている、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
第１のデータの読み出しを要求し且つ前記ホストの仮想アドレス空間における第１の仮想アドレスを指定する第１のリードコマンドを前記ホストから受信したことに応じ、
前記第１のデータを前記不揮発性メモリから読み出すためのコマンド処理を実行し、
前記第１の仮想アドレスを、前記ホストのメモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行し、
前記アドレス変換処理において、前記第１の仮想アドレスを前記第１の物理アドレスに変換するための第１のアドレス変換情報を取得するためのアドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、前記第１のアドレス変換情報を取得するまで、前記コマンド処理を中断し、前記第１のアドレス変換情報を取得した後、前記コマンド処理を再開するように構成されている、
メモリシステム。
【請求項2】
前記コントローラは、
前記第１の仮想アドレスが、前記第１のデータが転送されるべき前記メモリにおける記憶位置に対応する仮想アドレスである場合、
前記第１の物理アドレスによって示される記憶位置を、前記第１のデータが転送されるべき前記メモリにおける前記記憶位置として特定するように構成されている、
請求項１に記載のメモリシステム。
前記第１の仮想アドレスが、前記第１のデータが転送されるべき前記メモリにおける記憶位置に対応する仮想アドレスである場合、
前記第１の物理アドレスによって示される記憶位置を、前記第１のデータが転送されるべき前記メモリにおける前記記憶位置として特定するように構成されている、
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、
前記第１の仮想アドレスが、複数の仮想アドレスを含む第１のリストが格納されている前記メモリにおける記憶位置に対応する仮想アドレスである場合、
前記アドレス変換処理において、前記第１の仮想アドレスを、前記第１のリストが格納されている前記メモリにおける前記記憶位置を示す前記第１の物理アドレスに変換する第１のアドレス変換処理と、前記第１のリストに含まれる前記複数の仮想アドレスを前記メモリにおける複数の第２の物理アドレスにそれぞれ変換する第２のアドレス変換処理とを実行し、
前記複数の第２の物理アドレスによって示される前記メモリにおける複数の記憶位置のそれぞれを、前記第１のデータが転送されるべき前記メモリにおける前記記憶位置として特定するように構成されている、
請求項１に記載のメモリシステム。
前記第１の仮想アドレスが、複数の仮想アドレスを含む第１のリストが格納されている前記メモリにおける記憶位置に対応する仮想アドレスである場合、
前記アドレス変換処理において、前記第１の仮想アドレスを、前記第１のリストが格納されている前記メモリにおける前記記憶位置を示す前記第１の物理アドレスに変換する第１のアドレス変換処理と、前記第１のリストに含まれる前記複数の仮想アドレスを前記メモリにおける複数の第２の物理アドレスにそれぞれ変換する第２のアドレス変換処理とを実行し、
前記複数の第２の物理アドレスによって示される前記メモリにおける複数の記憶位置のそれぞれを、前記第１のデータが転送されるべき前記メモリにおける前記記憶位置として特定するように構成されている、
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラは、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、
前記コマンド処理を中断し、
前記第１のアドレス変換情報の準備を要求するメッセージを前記ホストに送信し、
前記第１のアドレス変換情報の準備の完了を示す応答を前記ホストから受信したことに応じ、前記アドレス変換要求を前記ホストに再び送信し、
前記第１のアドレス変換情報の準備の完了を示す応答、または前記第１のアドレス変換情報を含む、前記再び送信したアドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、
前記コマンド処理を中断し、
前記第１のアドレス変換情報の準備を要求するメッセージを前記ホストに送信し、
前記第１のアドレス変換情報の準備の完了を示す応答を前記ホストから受信したことに応じ、前記アドレス変換要求を前記ホストに再び送信し、
前記第１のアドレス変換情報の準備の完了を示す応答、または前記第１のアドレス変換情報を含む、前記再び送信したアドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記アドレス変換処理が成功した場合、前記第１の物理アドレスに基づいて、前記第１のデータが転送されるべき前記メモリにおける記憶位置を特定し、前記不揮発性メモリから読み出された前記第１のデータを前記メモリの前記特定した記憶位置に転送し、
前記アドレス変換処理が失敗した場合、前記第１のアドレス変換情報を取得するまで、前記コマンド処理を中断し、前記第１のアドレス変換情報を取得した後、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
前記アドレス変換処理が成功した場合、前記第１の物理アドレスに基づいて、前記第１のデータが転送されるべき前記メモリにおける記憶位置を特定し、前記不揮発性メモリから読み出された前記第１のデータを前記メモリの前記特定した記憶位置に転送し、
前記アドレス変換処理が失敗した場合、前記第１のアドレス変換情報を取得するまで、前記コマンド処理を中断し、前記第１のアドレス変換情報を取得した後、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
【請求項6】
キャッシュメモリをさらに具備し、
前記コントローラは、
前記アドレス変換処理において、前記第１のアドレス変換情報が前記キャッシュメモリに存在しない場合、
前記コマンド処理を中断し、
前記アドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報を含む、前記アドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
前記コントローラは、
前記アドレス変換処理において、前記第１のアドレス変換情報が前記キャッシュメモリに存在しない場合、
前記コマンド処理を中断し、
前記アドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報を含む、前記アドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記コマンド処理を再開するように構成されている、
請求項１に記載のメモリシステム。
【請求項7】
前記コントローラは、
前記第１のデータを読み出すために前記不揮発性メモリに送信することが必要な複数の指示のうち、前記不揮発性メモリにまだ送信されてない指示の各々を前記不揮発性メモリに送信する処理を停止することによって、前記コマンド処理を中断するように構成されている、
請求項１に記載のメモリシステム。
前記第１のデータを読み出すために前記不揮発性メモリに送信することが必要な複数の指示のうち、前記不揮発性メモリにまだ送信されてない指示の各々を前記不揮発性メモリに送信する処理を停止することによって、前記コマンド処理を中断するように構成されている、
請求項１に記載のメモリシステム。
【請求項8】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストのメモリに格納された複数のサブミッションキューの各々からＩ／Ｏコマンドをフェッチし、
第１のＩ／Ｏコマンドを取得したことに応じ、
前記不揮発性メモリにデータを書き込むまたは前記不揮発性メモリからデータを読み出すためのコマンド処理を実行し、
前記第１のＩ／Ｏコマンドの完了を前記ホストに通知するための第１の情報が転送されるべき前記ホストの前記メモリにおける記憶位置に対応する、前記ホストの仮想アドレス空間における第１の仮想アドレスを、前記メモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行し、
前記アドレス変換処理において、前記第１の仮想アドレスを前記第１の物理アドレスに変換するための第１のアドレス変換情報を取得するためのアドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、前記複数のサブミッションキューのうち、前記第１のＩ／Ｏコマンドの完了応答が格納されるべき前記メモリにおける第１のコンプリーションキューに関連付けられた一つ以上の第１のサブミッションキューの各々からＩ／Ｏコマンドをフェッチする第１の処理を、前記第１のアドレス変換情報を取得するまで中断し、前記第１のアドレス変換情報を取得した後、前記第１の処理を再開するように構成されている、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラと、を具備し、
前記コントローラは、
前記ホストのメモリに格納された複数のサブミッションキューの各々からＩ／Ｏコマンドをフェッチし、
第１のＩ／Ｏコマンドを取得したことに応じ、
前記不揮発性メモリにデータを書き込むまたは前記不揮発性メモリからデータを読み出すためのコマンド処理を実行し、
前記第１のＩ／Ｏコマンドの完了を前記ホストに通知するための第１の情報が転送されるべき前記ホストの前記メモリにおける記憶位置に対応する、前記ホストの仮想アドレス空間における第１の仮想アドレスを、前記メモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行し、
前記アドレス変換処理において、前記第１の仮想アドレスを前記第１の物理アドレスに変換するための第１のアドレス変換情報を取得するためのアドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、前記複数のサブミッションキューのうち、前記第１のＩ／Ｏコマンドの完了応答が格納されるべき前記メモリにおける第１のコンプリーションキューに関連付けられた一つ以上の第１のサブミッションキューの各々からＩ／Ｏコマンドをフェッチする第１の処理を、前記第１のアドレス変換情報を取得するまで中断し、前記第１のアドレス変換情報を取得した後、前記第１の処理を再開するように構成されている、
メモリシステム。
【請求項9】
前記コントローラは、
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、
前記第１の処理を中断し、
前記第１のアドレス変換情報の準備を要求するメッセージを前記ホストに送信し、
前記第１のアドレス変換情報の準備の完了を示す応答を前記ホストから受信したことに応じ、前記アドレス変換要求を前記ホストに再び送信し、
前記第１のアドレス変換情報の準備の完了を示す応答、または前記第１のアドレス変換情報を含む、前記再び送信したアドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、
前記第１の処理を中断し、
前記第１のアドレス変換情報の準備を要求するメッセージを前記ホストに送信し、
前記第１のアドレス変換情報の準備の完了を示す応答を前記ホストから受信したことに応じ、前記アドレス変換要求を前記ホストに再び送信し、
前記第１のアドレス変換情報の準備の完了を示す応答、または前記第１のアドレス変換情報を含む、前記再び送信したアドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
【請求項10】
前記コントローラは、
前記アドレス変換処理が成功した場合、前記第１の物理アドレスを使用して、前記第１の情報を前記メモリに転送し、
前記アドレス変換処理が失敗した場合、前記第１の処理を中断し、前記アドレス変換処理が成功した後、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
前記アドレス変換処理が成功した場合、前記第１の物理アドレスを使用して、前記第１の情報を前記メモリに転送し、
前記アドレス変換処理が失敗した場合、前記第１の処理を中断し、前記アドレス変換処理が成功した後、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
【請求項11】
キャッシュメモリをさらに具備し、
前記コントローラは、
前記アドレス変換処理において、前記第１のアドレス変換情報が前記キャッシュメモリに存在しない場合、
前記第１の処理を中断し、
前記アドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報を含む、前記アドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
前記コントローラは、
前記アドレス変換処理において、前記第１のアドレス変換情報が前記キャッシュメモリに存在しない場合、
前記第１の処理を中断し、
前記アドレス変換要求を前記ホストに送信し、
前記第１のアドレス変換情報を含む、前記アドレス変換要求に対する応答を前記ホストから受信したことに応じ、前記第１の処理を再開するように構成されている、
請求項８に記載のメモリシステム。
【請求項12】
前記コントローラは、
前記キャッシュメモリに格納されている前記第１のアドレス変換情報を指定する無効化要求を前記ホストから受信したことに応じ、
前記キャッシュメモリの前記第１のアドレス変換情報を無効化し、
前記第１の処理を、前記第１の仮想アドレスに対応する新たなアドレス変換情報が前記ホストから取得されるまで中断するように構成されている、
請求項１１に記載のメモリシステム。
前記キャッシュメモリに格納されている前記第１のアドレス変換情報を指定する無効化要求を前記ホストから受信したことに応じ、
前記キャッシュメモリの前記第１のアドレス変換情報を無効化し、
前記第１の処理を、前記第１の仮想アドレスに対応する新たなアドレス変換情報が前記ホストから取得されるまで中断するように構成されている、
請求項１１に記載のメモリシステム。
【請求項13】
前記第１の情報は、前記第１のＩ／Ｏコマンドの前記完了応答であり、
前記第１の仮想アドレスは、前記第１のコンプリーションキューが存在する前記メモリにおける記憶位置に対応する仮想アドレスである、
請求項８に記載のメモリシステム。
前記第１の仮想アドレスは、前記第１のコンプリーションキューが存在する前記メモリにおける記憶位置に対応する仮想アドレスである、
請求項８に記載のメモリシステム。
【請求項14】
前記第１の情報は、前記第１のコンプリーションキューに完了応答が格納されたことを前記ホストに通知するための割り込みメッセージであり、
前記第１の仮想アドレスは、前記割り込みメッセージが転送されるべき前記メモリにおける記憶位置に対応する仮想アドレスである、
請求項８に記載のメモリシステム。
前記第１の仮想アドレスは、前記割り込みメッセージが転送されるべき前記メモリにおける記憶位置に対応する仮想アドレスである、
請求項８に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを制御する技術に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。
【0003】
メモリシステムのコントローラは、ホストから受信した入出力（Ｉ／Ｏ）コマンドを処理する。そして、コントローラは、データ、応答、割り込み、といった様々な情報をホストに送信する。
【0004】
コントローラからホストへの情報の送信が遅滞すると、ホストに送信すべき情報がコントローラ内に滞留する場合がある。このような情報の滞留は、メモリシステムのＩ／Ｏ性能を低下させる要因となり得る。
【0005】
したがって、メモリシステムにおいては、ホストに送信すべき情報がコントローラ内に滞留することによるＩ／Ｏ性能の低下を軽減可能な技術が必要とされている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国出願公開第２０２１／０１８２２１２号明細書
【特許文献2】米国特許第１１，１８２，０９２号明細書
【特許文献3】米国特許第１０，０４８，８８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の一実施形態が解決しようとする課題は、Ｉ／Ｏ性能の低下を軽減できるメモリシステムを提供することである。
【課題を解決するための手段】
【0008】
実施形態によれば、メモリシステムは、ホストに接続可能である。前記メモリシステムは、不揮発性メモリと、前記不揮発性メモリに電気的に接続され、前記不揮発性メモリを制御するように構成されたコントローラとを具備する。前記コントローラは、第１のデータの読み出しを要求し且つ前記ホストの仮想アドレス空間における第１の仮想アドレスを指定する第１のリードコマンドを前記ホストから受信したことに応じ、前記第１のデータを前記不揮発性メモリから読み出すためのコマンド処理を実行する。前記コントローラは、前記第１の仮想アドレスを、前記ホストのメモリをアクセスするための第１の物理アドレスに変換するためのアドレス変換処理を実行する。前記コントローラは、前記アドレス変換処理において、前記第１の仮想アドレスを前記第１の物理アドレスに変換するための第１のアドレス変換情報を取得するためのアドレス変換要求を前記ホストに送信する。前記コントローラは、前記第１のアドレス変換情報の取得が失敗したことを示す応答を前記ホストから受信したことに応じ、前記第１のアドレス変換情報を取得するまで、前記コマンド処理を中断し、前記第１のアドレス変換情報を取得した後、前記コマンド処理を再開する。
【図面の簡単な説明】
【0009】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステムにおいて実行される、Ｉ／Ｏコマンドを処理するための一連の処理の手順を示す図。
【図3】実施形態に係るメモリシステムがホストのメモリにアクセスする動作とホストの仮想マシンがホストのメモリにアクセスする動作とを示す図。
【図4】ホストによって使用される、ゲスト物理アドレス空間とホスト物理アドレス空間との関係を示す図。
【図5】実施形態に係るメモリシステムに発行されるリードコマンドにおいて指定される、フィジカル・リージョン・ページ（ＰＲＰ）エントリと、フィジカル・リージョン・ページ・リスト（ＰＲＰリスト）とを示す図。
【図6】実施形態に係るメモリシステムにおいて実行されるアドレス変換処理を示す図。
【図7】実施形態に係るメモリシステムにおいて実行されるアドレス変換処理の手順を示すフローチャート。
【図8】実施形態に係るメモリシステムにおいて実行される、リードコマンドに対するコマンド処理の手順の第１の例を示すシーケンス図。
【図9】実施形態に係るメモリシステムにおいて実行される、リードコマンドに対するコマンド処理の手順の第２の例を示すシーケンス図。
【図10】実施形態に係るメモリシステムにおいて実行される、リードコマンドに対するコマンド処理の手順の第３の例を示すシーケンス図。
【図11】実施形態に係るメモリシステムにおいて実行されるアドレス変換処理の手順を示すシーケンス図。
【図12】実施形態に係るメモリシステムにおいて実行される、不揮発性メモリからデータを読み出すコマンド処理を中断する処理の手順の例を示すシーケンス図。
【図13】実施形態に係るメモリシステムにおいて実行される、コマンドフェッチ動作を制御する手順の第１の例を示すシーケンス図。
【図14】実施形態に係るメモリシステムにおいて実行される、コマンドフェッチ動作を制御する手順の第２の例を示すシーケンス図。
【図15】実施形態に係るメモリシステムにおいて実行される無効化処理の手順を示すシーケンス図。
【発明を実施するための形態】
【0010】
以下、図面を参照して、実施形態を説明する。
以下では、実施形態に係るメモリシステムがＳＳＤとして実現されている場合を想定する。図１は、実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ソリッドステートドライブ（ＳＳＤ）３とを含む。ホスト２と、ＳＳＤ３とは、バス７を介して接続可能である。
以下では、実施形態に係るメモリシステムがＳＳＤとして実現されている場合を想定する。図１は、実施形態に係るメモリシステムを含む情報処理システム１の構成例を示すブロック図である。情報処理システム１は、ホスト（ホストデバイス）２と、ソリッドステートドライブ（ＳＳＤ）３とを含む。ホスト２と、ＳＳＤ３とは、バス７を介して接続可能である。
【0011】
ホスト２は、情報処理装置である。ホスト２は、例えば、パーソナルコンピュータ、サーバコンピュータ、または携帯端末である。ホスト２は、ＳＳＤ３にアクセスする。具体的には、ホスト２は、データを書き込むためのコマンドであるライトコマンドをＳＳＤ３に送信する。また、ホスト２は、データを読み出すためのコマンドであるリードコマンドをＳＳＤ３に送信する。
【0012】
ホスト２は、プロセッサ２１と、メモリ２２と、ルートコンプレックス（ＲＣ）２３と、入出力メモリ管理ユニット（ＩＯＭＭＵ）２１３とを含む。プロセッサ２１、メモリ２２、ルートコンプレックス２３、およびＩＯＭＭＵ２１３は、内部バス２０を介して相互接続される。
【0013】
ＳＳＤ３は、ホスト２に接続可能なストレージデバイスである。ＳＳＤ３は、不揮発性メモリを含む。ＳＳＤ３は、不揮発性メモリにデータを書き込む。そして、ＳＳＤ３は、不揮発性メモリからデータを読み出す。
【0014】
ＳＳＤ３とホスト２との間の通信は、バス７を介して実行される。バス７は、ホスト２とＳＳＤ３とを接続する伝送路である。バス７は、例えば、ＰＣＩ ｅｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）バスである。ＰＣＩｅバスは、全二重伝送路である。全二重伝送路は、ホスト２からＳＳＤ３へデータおよび入出力（Ｉ／Ｏ）コマンドを送信する伝送路と、ＳＳＤ３からホスト２へデータおよび応答を送信する伝送路との双方を含む。Ｉ／Ｏコマンドは、不揮発性メモリへのデータの書き込み、または不揮発性メモリからのデータの読み出しを行うためのコマンドである。Ｉ／Ｏコマンドは、例えば、ライトコマンド、またはリードコマンドである。
【0015】
ホスト２とＳＳＤ３とを接続するための論理インタフェースの規格としては、例えば、ＮＶＭ ｅｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格が使用され得る。ＮＶＭｅ規格のインタフェースでは、少なくとも１つのサブミッションキュー（ＳＱ）と、この少なくとも１つのサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）とを含む対のキューを用いて、ホスト２とＳＳＤ３との間の通信が行われる。この対のキューは、サブミッションキュー／コンプリーションキューペア（ＳＱ／ＣＱペア）と称される。
【0016】
サブミッションキュー（ＳＱ）は、ＳＳＤ３にコマンドを発行するために使用されるキューである。サブミッションキュー（ＳＱ）は、それぞれがコマンドを格納可能な複数のスロットを含む。ホスト２は、サブミッションキュー（ＳＱ）をホスト２のメモリ２２に作成する。また、ホスト２は、サブミッションキュー（ＳＱ）クリエイトコマンドをＳＳＤ３に発行する。サブミッションキュー（ＳＱ）が作成されたメモリ２２内の記憶位置を示すアドレス、このサブミッションキュー（ＳＱ）のサイズ、このサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）の識別子、等は、サブミッションキュー（ＳＱ）クリエイトコマンドによってＳＳＤ３に通知される。
【0017】
コンプリーションキュー（ＣＱ）は、コマンドの完了を示す完了応答をＳＳＤ３から受信するために使用されるキューである。完了応答は、完了したコマンドのステータスを示す情報を含む。完了応答は、コマンド完了、またはコマンド完了通知とも称される。コンプリーションキュー（ＣＱ）は、それぞれが完了応答を格納可能な複数のスロットを含む。ホスト２は、コンプリーションキュー（ＣＱ）をホスト２のメモリ２２に作成する。また、ホスト２は、コンプリーションキュー（ＣＱ）クリエイトコマンドをＳＳＤ３に発行する。コンプリーションキュー（ＣＱ）が作成されたメモリ２２内の記憶位置を示すアドレス、およびこのコンプリーションキュー（ＣＱ）のサイズ、等は、コンプリーションキュー（ＣＱ）クリエイトコマンドによってＳＳＤ３に通知される。
【0018】
次に、ホスト２の構成について説明する。
【0019】
プロセッサ２１は、例えばｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ（ＣＰＵ）である。プロセッサ２１は、ＳＳＤ３、または、ホスト２に接続された他のストレージデバイスからメモリ２２にロードされるソフトウェア（ホストソフトウェア）を実行する。ホストソフトウェアは、例えば、仮想マシンモニタ、仮想マシンモニタ上で実行されるオペレーティングシステムであるゲストオペレーティングシステム（ゲストＯＳ）、アプリケーションプログラム等を含む。
【0020】
メモリ２２は、例えば揮発性のメモリである。メモリ２２は、メインメモリ、システムメモリ、またはホストメモリとも称される。メモリ２２は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。メモリ２２の記憶領域の一部は、ＳＱ／ＣＱペアを格納するために使用される。
【0021】
ホスト２とＳＳＤ３との間の通信においては、ＳＱ／ＣＱペアを使用して、ホスト２からＳＳＤ３へのコマンドの発行、およびＳＳＤ３からホスト２への完了応答の送信が行われる。ホスト２とＳＳＤ３との間におけるコマンド、データ、完了応答の転送は、バス７を介して実行される。
【0022】
ルートコンプレックス２３は、ＰＣＩｅバスに接続されたＩ／Ｏデバイス（ここではＳＳＤ３）をプロセッサ２１およびメモリ２２の各々に接続する回路である。ルートコンプレックス２３は、プロセッサ２１およびメモリ２２の各々に接続される。ルートコンプレックス２３は、例えば、内部バス２０を介してプロセッサ２１およびメモリ２２の各々と接続されてもよい。また、ルートコンプレックス２３は、バス７を介してＳＳＤ３との通信を実行する。
【0023】
ＩＯＭＭＵ２１３は、ＳＳＤ３から受信した各種要求に含まれるアドレスを変換する回路である。ＩＯＭＭＵ２１３は、ＳＳＤ３が使用するアドレスを、ホスト２の内部で使用されるアドレスに変換する。
【0024】
次に、ＳＳＤ３の内部構成について説明する。ＳＳＤ３は、コントローラ４と、不揮発性メモリ５とを含む。不揮発性メモリ５の一例は、例えば、ＮＡＮＤ型フラッシュメモリである。以下では不揮発性メモリ５をＮＡＮＤメモリ５と称する。また、ＳＳＤ３は、ランダムアクセスメモリ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）６をさらに含んでいてもよい。
【0025】
コントローラ４は、メモリコントローラである。コントローラ４は、例えば、ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような制御回路である。コントローラ４は、ＮＡＮＤメモリ５に電気的に接続されている。コントローラ４は、ＮＡＮＤメモリ５にデータを書き込むデータ書き込み動作と、ＮＡＮＤメモリ５からデータを読み出すデータ読み出し動作とを実行する。また、コントローラ４は、バス７を介して、ホスト２との通信を実行する。コントローラ４とＮＡＮＤメモリ５とを接続する物理インタフェースとしては、例えば、Ｔｏｇｇｌｅ ＮＡＮＤフラッシュインタフェース、またはオープンＮＡＮＤフラッシュインタフェース（ＯＮＦＩ）が使用される。コントローラ４の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれらの組み合わせにより実現され得る。
【0026】
ＮＡＮＤメモリ５は、不揮発性メモリである。ＮＡＮＤメモリ５は、メモリセルアレイ５１とページバッファ５２とを含む。メモリセルアレイ５１は、マトリクス状に配置された複数のメモリセルを含む。ＮＡＮＤメモリ５は、２次元構造のフラッシュメモリであってもよいし、３次元構造のフラッシュメモリであってもよい。
【0027】
ＮＡＮＤメモリ５のメモリセルアレイ５１は、複数のブロックＢＬＫ０～ＢＬＫｘ－１を含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、複数のページ（ここではページＰ０～Ｐｙ－１）を含む。各ページは、例えば、同一ワード線に接続された複数のメモリセルを含む。ブロックＢＬＫ０～ＢＬＫｘ－１の各々は、データを消去するデータ消去動作の単位である。ページＰ０～Ｐｙ－１の各々は、後述するプログラム動作およびセンス動作の単位である。
【0028】
ページバッファ５２は、例えばスタティックＲＡＭ（ＳＲＡＭ）で構成される。ページバッファ５２は、コントローラ４とＮＡＮＤメモリ５との間を転送されるデータを一時的に格納する。
【0029】
データ書き込み動作の際、コントローラ４から受信されたデータは、ページバッファ５２に一時的に格納された後、メモリセルアレイ５１にプログラムされる。コントローラ４から受信されたデータをページバッファ５２に一時的に格納する動作をデータイン動作と称する。また、ページバッファ５２に一時的に格納されたデータをメモリセルアレイ５１にプログラムする動作をプログラム動作と称する。
【0030】
データ読み出し動作の際、メモリセルアレイ５１から読み出されたデータは、ページバッファ５２に一時的に格納された後、コントローラ４に出力される。メモリセルアレイ５１から読み出されたデータをページバッファ５２に一時的に格納する動作をセンス動作と称する。また、ページバッファ５２に一時的に格納されたデータをコントローラ４に出力する動作をデータアウト動作と称する。
【0031】
データイン動作およびデータアウト動作の各々は、コントローラ４とＮＡＮＤメモリ５との間でデータを転送する動作である。プログラム動作およびセンス動作の各々は、コントローラ４とＮＡＮＤメモリ５との間のデータの転送を伴わずに、ＮＡＮＤメモリ５内のデータ転送を伴う動作である。したがって、ＮＡＮＤメモリ５に対して実行される各Ｉ／Ｏ動作（データ書き込み動作、データ読み出し動作）は、少なくとも、コントローラ４とＮＡＮＤメモリ５との間でデータを転送する動作と、コントローラ４とＮＡＮＤメモリ５との間のデータの転送を伴わずにＮＡＮＤメモリ５内のデータ転送を伴う動作と、を含む。
【0032】
ＤＲＡＭ６は、揮発性メモリである。ＤＲＡＭ６の記憶領域の一部は、例えば、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ：Ｌ２Ｐテーブル）６１を記憶するために使用される。Ｌ２Ｐテーブル６１は、論理アドレスそれぞれとＮＡＮＤメモリ５の物理アドレスそれぞれとの間のマッピングを示すマッピング情報を格納する。さらに、ＤＲＡＭ６の記憶領域の一部は、内部バッファ６２としても使用される。内部バッファ６２は、例えば、ホスト２から受信されたライトデータ、またはＮＡＮＤメモリ５から読み出されたリードデータを一時的に保持する。
【0033】
次に、コントローラ４の内部構成を説明する。コントローラ４は、ホストインタフェース（ホストＩ／Ｆ）４１と、ＣＰＵ４２と、直接メモリアクセスコントローラ（ＤＭＡＣ）４３と、スタティックＲＡＭ（ＳＲＡＭ）４４と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）４５と、ＥＣＣエンコード／デコード部４６と、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）４７とを含む。これらホストインタフェース４１と、ＣＰＵ４２と、ＤＭＡＣ４３と、ＳＲＡＭ４４と、ＮＡＮＤインタフェース４５と、ＥＣＣエンコード／デコード部４６と、ＤＲＡＭインタフェース４７とは、バス４０を介して相互接続される。
【0034】
コントローラ４の構成要素のうち、ホスト２との通信を制御する構成要素は、フロントエンド（ＦＥ）と称される。フロントエンド（ＦＥ）は、ホストインタフェース４１を含む。
【0035】
また、コントローラ４の構成要素のうち、ＮＡＮＤメモリ５との通信を制御する構成要素は、バックエンド（ＢＥ）と称される。バックエンド（ＢＥ）は、ＮＡＮＤインタフェース４５と、ＥＣＣエンコード／デコード部４６とを含む。
【0036】
ホストインタフェース４１は、通信インタフェース回路である。ホストインタフェース４１は、ホスト２との通信を実行する。ホストインタフェース４１は、例えば、ＰＣＩｅコントローラである。
【0037】
ホストインタフェース４１は、アービトレーション機構を含む。このアービトレーション機構は、ホスト２の複数のサブミッションキューから、コマンドがフェッチされるべきサブミッションキューを選択する機構である。アービトレーション機構は、例えば、ラウンドロビンアービトレーション機構、または重み付きラウンドロビンアービトレーション機構である。
【0038】
ホストインタフェース４１は、サブミッションキュー（ＳＱ）毎に、サブミッションキューテールポインタ（ＳＱＴＰ）とサブミッションキューヘッドポインタ（ＳＱＨＰ）とを管理する。さらに、ホストインタフェース４１は、コンプリーションキュー（ＣＱ）毎に、コンプリーションキューテールポインタ（ＣＱＴＰ）とコンプリーションキューヘッドポインタ（ＣＱＨＰ）とを管理する。
【0039】
ＣＰＵ４２は、プロセッサである。ＣＰＵ４２は、ホストインタフェース４１、ＤＭＡＣ４３、ＳＲＡＭ４４、ＮＡＮＤインタフェース４５、ＥＣＣエンコード／デコード部４６、およびＤＲＡＭインタフェース４７を制御する。ＣＰＵ４２は、ＮＡＮＤメモリ５または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をＳＲＡＭ４４にロードし、そしてこのファームウェアを実行することによって様々な処理を行う。なお、ファームウェアは、ＤＲＡＭ６にロードされてもよい。
【0040】
ＣＰＵ４２は、例えば、フラッシュトランスレーション層（ＦＴＬ）として、ＮＡＮＤメモリ５に記憶されたデータの管理およびＮＡＮＤメモリ５に含まれるブロックの管理を実行する。ＮＡＮＤメモリ５に記憶されたデータの管理は、例えば、論理アドレスそれぞれとＮＡＮＤメモリ５の物理アドレスそれぞれとの間の対応関係を示す情報であるマッピング情報の管理を含む。論理アドレスは、ＮＡＮＤメモリ５をアクセスするためにホスト２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）である。ＮＡＮＤメモリ５の物理アドレスは、ＮＡＮＤメモリ５に含まれる物理的な記憶位置を示すアドレスである。ＣＰＵ４２は、Ｌ２Ｐテーブル６１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。また、ＮＡＮＤメモリ５に含まれるブロックの管理は、ＮＡＮＤメモリ５に含まれる不良ブロック（バッドブロック）の管理と、ウェアレベリングと、ガベージコレクションとを含む。
【0041】
ＤＭＡＣ４３は、ダイレクトメモリアクセス（ＤＭＡ）を実行する回路である。ＤＭＡＣ４３は、ホスト２のメモリ２２とＳＲＡＭ４４またはＤＲＡＭ６との間のデータ転送を実行する。コントローラ４からホスト２のメモリ２２にデータを転送する際、ＤＭＡＣ４３は、メモリライト要求をホスト２のルートコンプレックス２３に送信して、データをメモリ２２に書き込む。メモリライト要求は、このデータが転送されるべきメモリ２２における記憶位置を示すアドレスの指定を含む。ホスト２のメモリ２２からコントローラ４にデータを転送する際、ＤＭＡＣ４３は、メモリリード要求をルートコンプレックス２３に送信して、データをメモリ２２から取得する。メモリリード要求は、このデータが格納されているメモリ２２における記憶位置を示すメモリアドレスの指定を含む。
【0042】
ＳＲＡＭ４４は、揮発性メモリである。ＳＲＡＭ４４の記憶領域の一部は、ＣＰＵ４２によってアドレス変換キャッシュ（Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｃａｃｈｅ：ＡＴＣ）４４１として使用される。ＡＴＣ４４１は、アドレス変換情報を記憶するキャッシュである。アドレス変換情報は、ホスト２の仮想アドレス空間における仮想アドレスを、ホスト２のメモリ２２をアクセスするための物理アドレスに変換するための情報である。ホスト２の仮想アドレス空間は、ホスト２において実行される仮想マシンに割り当てられたアドレス空間である。仮想アドレス空間内の仮想アドレスとしては、例えば、メモリ２２にアクセスするためにゲストＯＳによって使用されるアドレスであるゲスト物理アドレス（ＧＰＡ）が使用される。
【0043】
ＮＡＮＤインタフェース４５は、ＮＡＮＤメモリ５を制御する回路である。ＮＡＮＤメモリ５が複数のＮＡＮＤ型フラッシュメモリダイから構成されている場合、ＮＡＮＤインタフェース４５は、複数のチャンネルを介してこれら複数のＮＡＮＤ型フラッシュメモリダイそれぞれと接続されていてもよい。
【0044】
ＥＣＣエンコード／デコード部４６は、データのエンコードと、データのデコードとを実行する回路である。ＥＣＣエンコード／デコード部４６は、ＮＡＮＤメモリ５にデータを書き込む際に、エンコード処理を実行する。エンコード処理において、ＥＣＣエンコード／デコード部４６は、書き込むべきデータにエラー訂正コード（ＥＣＣ）を冗長コードとして付加する。ＥＣＣエンコード／デコード部４６は、ＮＡＮＤメモリ５からデータがリードされた際に、デコード処理を実行する。デコード処理において、ＥＣＣエンコード／デコード部４６は、ＮＡＮＤメモリ５から読み出されたデータに付加されたＥＣＣを使用して、このデータの誤り訂正処理を行う。
【0045】
ＤＲＡＭインタフェース４７は、ＤＲＡＭ６を制御する回路である。ＤＲＡＭインタフェース４７は、ＤＲＡＭ６にデータを格納し、ＤＲＡＭ６に格納されているデータを読み出す。
【0046】
次に、ＣＰＵ４２の機能構成を説明する。ＣＰＵ４２は、コマンドフェッチ部４２１、コマンド処理部４２２、および仮想アドレス変換制御部４２３を含む。コマンドフェッチ部４２１、コマンド処理部４２２、および仮想アドレス変換制御部４２３の各々の一部または全部は、コントローラ４の専用ハードウェアによって実現されてもよい。例えば、コマンドフェッチ部４２１は、ホストインタフェース４１によって実現されてもよい。
【0047】
コマンドフェッチ部４２１は、ホストインタフェース４１を介してホスト２のサブミッションキュー（ＳＱ）からＩ／Ｏコマンドそれぞれをフェッチする。これにより、コントローラ４は、ホスト２から複数のＩ／Ｏコマンドを受信し得る。
【0048】
コマンド処理部４２２は、フェッチされたＩ／Ｏコマンドを解釈し、Ｉ／Ｏコマンドに対応するコマンド処理を実行する。Ｉ／Ｏコマンドに対応するコマンド処理は、例えば、ＮＡＮＤメモリ５にデータを書き込むまたはＮＡＮＤメモリ５からデータを読み出すための処理である。具体的には、コマンド処理部４２２は、Ｉ／Ｏコマンドに対応するデータ書き込み動作またはデータ読み出し動作の実行を、ＮＡＮＤメモリ５に指示する。ＮＡＮＤメモリ５に対するデータ書き込み動作またはデータ読み出し動作の指示は、ＮＡＮＤインタフェース４５を介してＮＡＮＤメモリ５に送信される。
【0049】
例えば、ホスト２から受信（フェッチ）されたＩ／Ｏコマンドがリードコマンドである場合、コマンド処理部４２２は、Ｉ／Ｏコマンドによって指定されたリード対象データをＮＡＮＤメモリ５から読み出すコマンド処理を実行する。ＮＡＮＤメモリ５から読み出されたリード対象データは、内部バッファ６２に一時的に格納される。そして、コマンド処理部４２２は、内部バッファ６２のリード対象データをホスト２のメモリ２２に転送する。
【0050】
また、コマンド処理部４２２は、Ｉ／Ｏコマンドの完了を示す完了応答を、ホストインタフェース４１を介してホスト２に送信する。この場合、コマンド処理部４２２は、完了応答を、このＩ／Ｏコマンドがフェッチされたサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）に格納する。
【0051】
また、コマンド処理部４２２は、コンプリーションキュー（ＣＱ）に新たな完了応答が格納されたことをホスト２に通知するための割り込みメッセージを、ホスト２に送信する。
【0052】
仮想アドレス変換制御部４２３は、ホスト２のメモリ２２にアクセスするために必要なアドレス変換処理を実行する。アドレス変換処理は、ホスト２からのコマンドによってコントローラ４に通知される仮想アドレスを、ホスト２のメモリ２２にアクセスするための物理アドレスに変換する処理である。ホスト２からのコマンドによってコントローラ４に通知される仮想アドレスは、例えば、（１）ＮＡＮＤメモリ５に書き込むべきライトデータが格納されているメモリ２２における記憶位置に対応する仮想アドレス、（２）ライトデータが格納されているメモリ２２における複数の記憶位置に対応する複数の仮想アドレスを含むリストが格納されている記憶位置に対応する仮想アドレス、（３）ＮＡＮＤメモリ５から読み出されたリードデータが転送されるべきメモリ２２における記憶位置に対応する仮想アドレス、（４）リードデータが転送されるべきメモリ２２における複数の記憶位置に対応する複数の仮想アドレスを含むリストが格納されている記憶位置に対応する仮想アドレス、（５）サブミッションキュー（ＳＱ）が存在するメモリ２２における記憶位置に対応する仮想アドレス、（６）コンプリーションキュー（ＣＱ）が存在するメモリ２２における記憶位置に対応する仮想アドレス、または（７）割り込みメッセージが転送されるべきメモリ２２における記憶位置に対応する仮想アドレス、である。仮想アドレス変換制御部４２３は、例えば、ＡＴＣ探索処理、アドレス変換要求発行処理、または、ページリクエスト発行処理を実行する。
【0053】
ＡＴＣ探索処理において、仮想アドレス変換制御部４２３は、対象の仮想アドレスに対応するアドレス変換情報がＡＴＣ４４１に格納されているか否かを判定する。アドレス変換情報がＡＴＣ４４１に格納されていた場合、仮想アドレス変換制御部４２３は、ＡＴＣ４４１に格納されているアドレス変換情報を使用して、仮想アドレスをメモリ２２の物理アドレスに変換する。アドレス変換情報がＡＴＣ４４１に格納されていない場合、ＡＴＣ４４１を使用したアドレス変換処理は、失敗する。この場合、仮想アドレス変換制御部４２３は、アドレス変換要求発行処理を実行する。
【0054】
アドレス変換要求発行処理において、仮想アドレス変換制御部４２３は、対象の仮想アドレスをメモリ２２の物理アドレスに変換するためのアドレス変換要求をホスト２に送信する。アドレス変換要求を受信すると、ホスト２は、アドレス変換要求で指定された仮想アドレスに対応するアドレス変換情報を取得する処理を実行する。アドレス変換情報を取得できた場合、ホスト２は、ＳＳＤ３の仮想アドレス変換制御部４２３にアドレス変換情報を送信する。仮想アドレス変換制御部４２３は、受信したアドレス変換情報を使用して、仮想アドレスをメモリ２２の物理アドレスに変換する。アドレス変換情報を取得できなかった場合、ホスト２は、アドレス変換情報の取得が失敗したことを示す応答をＳＳＤ３の仮想アドレス変換制御部４２３に送信する。アドレス変換情報の取得が失敗したことを示す応答をホスト２から受信すると、仮想アドレス変換制御部４２３は、ページリクエスト発行処理を実行する。
【0055】
ページリクエスト発行処理において、仮想アドレス変換制御部４２３は、ページリクエストをホスト２に送信する。ページリクエストは、アドレス変換処理に必要なアドレス変換情報を準備することを要求するメッセージである。ページリクエストを受信したホスト２は、仮想アドレスを物理メモリアドレスに変換するために必要なアドレス変換情報を準備する処理を実行する。アドレス変換情報の準備が完了すると、ホスト２は、アドレス変換情報の準備の完了を示す応答をＳＳＤ３の仮想アドレス変換制御部４２３に送信する。アドレス変換情報の準備の完了を示す応答を受信した仮想アドレス変換制御部４２３は、アドレス変換要求をホスト２に再度送信する。アドレス変換要求を受信したホスト２は、準備したアドレス変換情報を含む、アドレス変換要求に対する応答を、ＳＳＤ３の仮想アドレス変換制御部４２３に送信する。仮想アドレス変換制御部４２３は、受信した応答に含まれるアドレス変換情報を使用して、仮想アドレスをメモリ２２の物理アドレスに変換する。
【0056】
また、仮想アドレス変換制御部４２３は、アドレス変換処理の状況に関する情報、例えば、（１）ＡＴＣ探索処理の成功（キャッシュヒット）または失敗（キャッシュミス）を示す情報、（２）アドレス変換要求に応じてホスト２において実行されるアドレス変換情報の取得の成功または失敗を示す情報、または（３）ページリクエストに応じてホスト２において実行されるアドレス変換情報を準備する処理の完了を示す情報、をコマンド処理部４２２またはコマンドフェッチ部４２１に通知する。
【0057】
メモリ２２の物理アドレスを取得するために要する時間は、アドレス変換処理の状況によって異なる。例えば、ＡＴＣ４４１のキャッシュミスが起きた場合、メモリ２２の物理アドレスを取得するために要する時間は、ＡＴＣ４４１のキャッシュヒットが起きた場合よりも長くなる。また、アドレス変換情報の取得が失敗したことを示す応答をホスト２から受信した場合、メモリ２２の物理アドレスを取得するために要する時間は、さらに長くなる。メモリ２２の物理アドレスが取得されるまで、コントローラ４は、リードデータ、完了応答、割り込みメッセージ、といった情報を、ホスト２に送信することができない。このため、もしアドレス変換処理の状況を考慮せずにＩ／Ｏコマンドに対応するコマンド処理が実行されたならば、ホスト２に送信できない情報が、例えばコントローラ４の内部バッファ６２に滞留し、ホスト２に送信できない情報で内部バッファ６２が占有されてしまう場合がある。この場合、このＩ／Ｏコマンドの処理が滞るだけでなく、他のＩ／Ｏコマンドを新たにフェッチすることもできなくなり、ＳＳＤ３のＩ／Ｏ処理に関する性能の低下が引き起こされ得る。
【0058】
そこで、コントローラ４は、アドレス変換処理の状況に基づいて、Ｉ／Ｏコマンドに対する処理を適応的に制御する。
【0059】
例えば、ホスト２の仮想アドレス空間における仮想アドレスを指定するリードコマンドをホスト２から受信した場合、コントローラ４は、リードコマンドによって指定されたリード対象データをＮＡＮＤメモリ５から読み出すためのコマンド処理を開始する。
【0060】
また、コントローラ４は、リードコマンドによって指定された仮想アドレスを、ホスト２のメモリ２２をアクセスするための物理アドレスに変換するためのアドレス変換処理を実行する。
【0061】
アドレス変換処理が成功した場合、コントローラ４は、アドレス変換処理で取得された物理アドレスに基づいて、データが転送されるべきメモリ２２における記憶位置を特定する。ホスト２からのコマンドによって指定された仮想アドレスが、データが転送されるべきメモリ２２における記憶位置に対応する仮想アドレスである場合、コントローラ４は、取得された物理アドレスによって示される記憶位置を、データが転送されるべきメモリ２２における記憶位置として特定する。リードコマンドによって指定されたデータのサイズが比較的大きい場合には、指定された仮想アドレスが、複数の仮想アドレスを含むリストが格納されているメモリ２２における記憶位置に対応する仮想アドレスである場合がある。この場合、コントローラ４は、データが転送されるべきメモリ２２における記憶位置を特定するために、第１のアドレス変換処理と、第２のアドレス変換処理とを実行する。第１のアドレス変換処理は、指定された仮想アドレスを、複数の仮想アドレスを含むリストが格納されている記憶位置を示す第１の物理アドレスに変換する処理である。第２のアドレス変換処理は、リストに含まれる複数の仮想アドレスを、メモリ２２の複数の第２の物理アドレスにそれぞれ変換する処理である。コントローラ４は、第２の物理アドレスによって示されるメモリ２２における複数の記憶位置のそれぞれを、データが転送されるべきメモリ２２における記憶位置として特定する。
【0062】
そして、コントローラ４は、ＮＡＮＤメモリ５から読み出されたデータを、メモリ２２における特定された一つ又は複数の記憶位置に転送する。
【0063】
一方、アドレス変換処理が失敗した場合、コントローラ４は、アドレス変換処理に必要なアドレス変換情報が取得可能になるまで、リード対象データをＮＡＮＤメモリ５から読み出すためのコマンド処理を中断する。そして、アドレス変換情報が取得可能になると、コントローラ４は、コマンド処理を再開する。
【0064】
例えば、キャッシュミスが起きた時点で、コントローラ４は、コマンド処理を中断してもよい。あるいは、キャッシュミスが起きた時点ではなく、アドレス変換情報の取得が失敗したことを示す応答をホスト２から受信した時点で、コントローラ４は、コマンド処理を中断してもよい。
【0065】
コマンド処理を中断するために、コントローラ４は、リードコマンドによって指定されたリード対象データの読み出しに必要な複数の指示のうち、ＮＡＮＤメモリ５にまだ送信されていない指示の各々をＮＡＮＤメモリ５に送信する処理を停止してもよい。一つのリードコマンドによって指定されたリード対象データを読み出すために、例えば、１０回のセンス動作をＮＡＮＤメモリ５に実行させるための１０個のセンス指示をＮＡＮＤメモリ５に送信することが必要な場合を例として考える。例えば、４個のセンス指示がＮＡＮＤメモリ５に送信済みで、残りの６個のセンス指示がまだＮＡＮＤメモリ５に送信されていない場合、コントローラ４は、残りの６個のセンス指示をＮＡＮＤメモリ５に送信しない。ＮＡＮＤメモリ５に送信済みである４個のセンス指示に基づくデータは、ＮＡＮＤメモリ５からコントローラ４に転送される。コントローラ４は、このデータを内部バッファ６２に維持しておき、ホスト２に送信しない。コマンド処理が再開されると、コントローラ４は、残りの６個のセンス指示をＮＡＮＤメモリ５に送信して、リード対象データのうちの残りのデータをＮＡＮＤメモリ５から読み出す。そして、コントローラ４は、内部バッファ６２に維持されているデータと、ＮＡＮＤメモリ５から読み出された残りのデータとを、ホスト２に送信する。
【0066】
このように、コマンド処理を中断することにより、ホスト２に送信できないリードデータによって内部バッファ６２が長期間占有されてしまうことを防止できる。また、コマンド処理を中断することにより、ホスト２に送信できないリードデータがＮＡＮＤメモリ５からコントローラ４に転送されることを防止できる。これにより、ＮＡＮＤメモリ５とコントローラ４との間のデータ転送量のピーク値を下げることができるので、ＮＡＮＤメモリ５およびコントローラ４の各々の消費電力のピーク値も下げることが可能となる。
【0067】
また、コントローラ４は、Ｉ／Ｏコマンドの完了をホスト２に通知するための第１の情報（完了応答、または割り込みメッセージ）をホスト２に送信する際にも、アドレス変換処理を実行する。このアドレス変換処理では、第１の情報（完了応答、または割り込みメッセージ）が転送されるべきホスト２のメモリ２２における記憶位置に対応する仮想アドレスを、メモリ２２をアクセスするための物理アドレスに変換するための処理が実行される。
【0068】
このアドレス変換処理が成功した場合、コントローラ４は、アドレス変換処理において取得された物理アドレスを使用して、第１の情報（完了応答、または割り込みメッセージ）をメモリ２２に転送する。
【0069】
一方、アドレス変換処理が失敗した場合、コントローラ４は、このＩ／Ｏコマンドの完了応答が格納されるべきコンプリーションキューに関連付けられた各サブミッションキューからＩ／Ｏコマンドをフェッチする第１の処理を、アドレス変換処理に必要なアドレス変換情報が取得可能になるまで中断し、アドレス変換情報が取得可能になった後、第１の処理を再開する。この結果、ホスト２に送信できない完了応答または割り込みメッセージによってコントローラ４内のリソース（例えばＳＲＡＭ４４）が占有されてしまうことを防止できる。
【0070】
次に、Ｉ／Ｏコマンドを処理するための一連の処理の手順について説明する。図２は、実施形態に係るメモリシステムにおいて実行される、Ｉ／Ｏコマンドを処理するための一連の処理の手順を示す図である。図２では、ホスト２によってＩ／Ｏコマンドが発行されてから、このＩ／Ｏコマンドに対応する完了応答がホスト２によって処理されるまでの手順が示されている。
【0071】
ステップ１： ホスト２は、ＳＳＤ３に送信すべき１つ以上の新たなＩ／Ｏコマンドをサブミッションキュー（ＳＱ）の１つ以上のフリーＳＱスロットに格納する。これら１つ以上の新たなＩ／Ｏコマンドは、サブミッションキューテールポインタ（ＳＱＴＰ）の現在の値によって示されるスロットから始まる１つ以上のフリーＳＱスロットに格納される。サブミッションキュー（ＳＱ）に格納される新たなＩ／Ｏコマンドは、ライトコマンドであってもよいし、リードコマンドであってもよいし、他のＩ／Ｏコマンドであってもよい。図２では、サブミッションキュー（ＳＱ）に格納されている各Ｉ／Ｏコマンドは「ＣＭＤ」として表記されている。
【0072】
ステップ２： サブミッションキュー（ＳＱ）に１つ以上の新たなＩ／Ｏコマンドが格納されたことをＳＳＤ３のコントローラ４に通知するために、ホスト２は、このサブミッションキュー（ＳＱ）に対応するＳＳＤ３内のサブミッションキューテールドアベルレジスタにライトアクセスして、このサブミッションキュー（ＳＱ）に対応するサブミッションキューテールポインタ（ＳＱＴＰ）の値を更新する。サブミッションキューテールポインタ（ＳＱＴＰ）の値は、サブミッションキュー（ＳＱ）に格納された新たなＩ／Ｏコマンドの数だけインクリメントされる。このようなサブミッションキューテールポインタ（ＳＱＴＰ）の更新は、サブミッションキュー（ＳＱ）に格納されたＩ／Ｏコマンドそれぞれの処理をコントローラ４に開始させるトリガーとなる。
【0073】
ステップ３： コントローラ４は、サブミッションキューテールポインタ（ＳＱＴＰ）の新たな値とサブミッションキューヘッドポインタ（ＳＱＨＰ）の値との差分から、サブミッションキュー（ＳＱ）に格納された新たなＩ／Ｏコマンドの数を認識することができる。コントローラ４は、サブミッションキュー（ＳＱ）から１つ以上の任意の数のＩ／Ｏコマンドをフェッチする。フェッチされた各Ｉ／Ｏコマンドは、コントローラ４のＳＲＡＭ４４に一時的に格納される。
【0074】
ステップ４： コントローラ４は、このサブミッションキュー（ＳＱ）に対応するサブミッションキューヘッドポインタ（ＳＱＨＰ）の値がステップ３でフェッチしたＩ／Ｏコマンドの数だけ増えるように、このサブミッションキューヘッドポインタ（ＳＱＨＰ）の値を更新する。
【0075】
ステップ５： コントローラ４は、フェッチしたＩ／Ｏコマンドそれぞれを実行する。つまり、コントローラ４は、フェッチしたＩ／Ｏコマンドそれぞれに対応するコマンド処理を実行する。これらＩ／Ｏコマンドにそれぞれ対応するコマンド処理が実行される順序は制限されず、これらＩ／Ｏコマンドは、これらＩ／Ｏコマンドがフェッチされた順序と異なる順序で処理されてもよい。各Ｉ／Ｏコマンドに対応するコマンド処理においては、コントローラ４は、必要に応じて、メモリ２２から内部バッファ６２へのデータの転送、または内部バッファ６２からメモリ２２へのデータの転送を行う。
【0076】
ステップ６： あるＩ／Ｏコマンドに対応するコマンド処理が完了すると、コントローラ４は、まず、この完了したＩ／Ｏコマンドがフェッチされたサブミッションキュー（ＳＱ）に関連付けられたコンプリーションキュー（ＣＱ）に対応するコンプリーションキューテールポインタ（ＣＱＴＰ）を更新して、このコンプリーションキューテールポインタ（ＣＱＴＰ）の値を１増やす。
【0077】
ステップ７： コントローラ４は、この完了したＩ／Ｏコマンドのステータスを示す新たな完了応答を、このコンプリーションキュー（ＣＱ）の次のフリーＣＱスロットに格納する。図２では、コンプリーションキュー（ＣＱ）に格納されている完了応答の各々は「ＣＰＬ」として表記されている。
【0078】
ステップ８： コントローラ４は、ステップ７で完了応答が格納されたコンプリーションキュー（ＣＱ）に関連付けられた割り込みメッセージをホスト２に送信して、新たな完了応答がコンプリーションキュー（ＣＱ）に格納されたことをホスト２に通知する。この場合、コントローラ４は、予め決められたメモリアドレスを指定するメモリライト要求をホスト２に送信することによって、割り込みメッセージをメモリ２２に転送する。割り込みメッセージを転送すべきメモリ２２における記憶位置は、例えば、ホスト２によってコンプリーションキュー（ＣＱ）毎に予め指定されていてもよい。
【0079】
ステップ９： ホスト２は、コンプリーションキューヘッドポインタ（ＣＱＨＰ）の現在の値によって示されるＣＱスロットから完了応答を取得し、取得した完了応答を処理する。
【0080】
ステップ１０： ホスト２は、このコンプリーションキュー（ＣＱ）に対応するＳＳＤ３内のコンプリーションキューヘッドドアベルレジスタにライトアクセスして、コンプリーションキューヘッドポインタ（ＣＱＨＰ）の値を更新する。コンプリーションキューヘッドポインタ（ＣＱＨＰ）の値は、ステップ９で処理された完了応答の数だけインクリメントされる。
【0081】
次に、ホスト２のメモリ２２にアクセスする動作を説明する。図３は、実施形態に係るメモリシステムがホストのメモリにアクセスする動作と、ホストの仮想マシンがホストのメモリにアクセスする動作とを示す図である。
【0082】
ホスト２においては、仮想マシンモニタ（ＶＭＭ）２１１が実行される。ＶＭＭ２１１は、ホスト２として機能するコンピュータ上に一つ以上の仮想マシンを作成するソフトウェアである。ＶＭＭ２１１は、作成した各仮想マシンを動作させる。図３では、ＶＭＭ２１１は、仮想マシンＶＭ０と、仮想マシンＶＭ１とを作成しており、仮想マシンＶＭ０と、仮想マシンＶＭ１とが、ＶＭＭ２１１上で実行される。仮想マシンＶＭ０の動作は、ＶＭＭ２１１上で実行されるオペレーティングシステムであるゲストＯＳ＃０によって制御される。仮想マシンＶＭ１の動作は、ＶＭＭ２１１上で実行される別のオペレーティングシステムであるゲストＯＳ＃１によって制御される。
【0083】
仮想マシンＶＭ０のゲストＯＳ＃０は、ＶＭＭ２１１によって仮想マシンＶＭ０に割り当てられたゲスト物理アドレス空間（ＧＰＡ空間）におけるゲスト物理アドレス（ＧＰＡ）を使用して、メモリ２２にアクセスする。仮想マシンＶＭ０に割り当てられたＧＰＡ空間は、メモリ２２にアクセスするためにゲストＯＳ＃０によって使用される仮想アドレス空間である。
【0084】
仮想マシンＶＭ１のゲストＯＳ＃１は、ＶＭＭ２１１によって仮想マシンＶＭ１に割り当てられたゲスト物理アドレス空間（ＧＰＡ空間）におけるゲスト物理アドレス（ＧＰＡ）を使用して、メモリ２２にアクセスする。仮想マシンＶＭ１に割り当てられたＧＰＡ空間は、メモリ２２にアクセスするためにゲストＯＳ＃１によって使用される仮想アドレス空間である。
【0085】
ホスト２は、ＩＯＭＭＵ２１３に加え、メモリ管理ユニット（ＭＭＵ）２１２を含む。
【0086】
ＭＭＵ２１２は、プロセッサ２１（図３におけるゲストＯＳ＃０およびゲストＯＳ＃１）の各々が発行するメモリアクセス要求に含まれるＧＰＡを、ホスト物理アドレス（ＨＰＡ）に変換する。ＨＰＡは、メモリ２２をアクセスするための物理アドレスである。ＭＭＵ２１２は、ＨＰＡを使用してメモリ２２にアクセスする。
【0087】
ＩＯＭＭＵ２１３は、ＳＳＤ３が発行したメモリアクセス要求に含まれるメモリアドレスをＨＰＡに変換する。つまり、ＳＳＤ３がメモリ２２にアクセスするために発行するアドレスは、ゲストＯＳによって使用されるＧＰＡ空間におけるＧＰＡである。このため、ＩＯＭＭＵ２１３は、ＳＳＤ３が発行したメモリアクセス要求に含まれるＧＰＡをＨＰＡに変換する。例えば、ＳＳＤ３が仮想マシンＶＭ０用のＩ／Ｏデバイスとして仮想マシンＶＭ０に対応付けられている場合、ＩＯＭＭＵ２１３は、ゲストＯＳ＃０のＧＰＡ空間とメモリ２２のＨＰＡ空間との対応関係に基づいて、ＳＳＤ３が発行したメモリアクセス要求に含まれるＧＰＡをＨＰＡに変換する。
【0088】
ここで、ゲストＯＳ＃０からＳＳＤ３に対してリードコマンドが発行された場合について説明する。リードコマンドは、リード対象データに対応する開始論理ブロックアドレスと、リード対象データの長さ（論理ブロックアドレス数）とに加え、データポインタを指定する。データポインタは、リード対象データが転送されるべきメモリ２２内の記憶位置に関する情報である。
【0089】
メモリ２２は、メモリページと称される複数の記憶位置に論理的に区分される。メモリページのサイズは、ホスト２によって設定される。設定可能なメモリページの最小サイズは、例えば４ＫｉＢである。
【0090】
リードコマンドは、フィジカル・リージョン・ページ（ＰＲＰ）エントリ、ＰＲＰリスト、またはスキャッタ・ギャザー・リスト（ＳＧＬ）を使用して、リード対象データが転送されるべきメモリ２２内の一つ以上の記憶位置（メモリページ）を指定することができる。ここでは、リードコマンドがＰＲＰエントリを使用する場合を想定する。リードコマンドは、第１のＰＲＰエントリフィールド（ＰＲＰ１）と、第２のＰＲＰエントリフィールド（ＰＲＰ２）とを含む。ＰＲＰ１およびＰＲＰ２の各々は、ＰＲＰエントリを使用して、メモリページを指定する。ＰＲＰエントリは、メモリページへのポインタである。ＰＲＰエントリは、メモリページのページベースアドレスと、そのメモリページ内のオフセットとを含む。ページベースアドレスは、一つのメモリページを識別するアドレスである。
【0091】
ゲストＯＳ＃０は自身のＧＰＡ空間しか認識していないので、ゲストＯＳ＃０によって発行されるリードコマンドに含まれるＰＲＰ１およびＰＲＰ２の各々は、ＧＰＡを使用して、メモリページのページベースアドレスを指定する。
【0092】
リードコマンドを受信したＳＳＤ３は、受信したリードコマンドに対応するコマンド処理を実行する。ＳＳＤ３は、受信したリードコマンドに基づいて、ＮＡＮＤメモリ５からリード対象データを読み出すコマンド処理を開始する。そして、ＳＳＤ３は、リードコマンドに含まれているＰＲＰ１およびＰＲＰ２を参照して、リード対象データが転送されるべき一つまたは二つのメモリページにそれぞれ対応するＧＰＡを取得する。なお、リード対象データのサイズが小さい場合には、リードコマンドは、ＰＲＰ１だけを使用して一つのメモリページに対応するＧＰＡだけを指定してもよい。
【0093】
ＳＳＤ３は、ＮＡＮＤメモリ５から読み出されたリード対象データをメモリ２２に転送するために、取得したＧＰＡを指定するメモリライト要求をホスト２に送信する。このメモリライト要求は、ＩＯＭＭＵ２１３によって受信される。ＳＳＤ３が、仮想マシンＶＭ０に対応付けられたＩ／Ｏデバイスである場合、ＩＯＭＭＵ２１３は、ＨＰＡ空間と仮想マシンＶＭ０のＧＰＡ空間との間の対応関係に基づいて、メモリライト要求に含まれるＧＰＡをＨＰＡに変換する。そして、ＩＯＭＭＵ２１３は、ＨＰＡを使用して、リード対象データをメモリ２２に書き込む。これによって、リード対象データは、ＨＰＡが示すメモリ２２における記憶位置（メモリページ）に格納される。
【0094】
次に、ＧＰＡ空間とＨＰＡ空間との関係を説明する。図４は、ホストによって使用される、ＧＰＡ空間とＨＰＡ空間との関係を示す図である。ここでは、図３と同様に、ホスト２において二つの仮想マシン（仮想マシンＶＭ０、ＶＭ１）が実行される場合が想定されている。
【0095】
仮想マシンＶＭ０については、０ｘ００００００から０ｘ０ＦＦＦＦＦの範囲を有するＧＰ空間＃０が割り当てられている。同様に仮想マシンＶＭ１については、０ｘ００００００から０ｘ０ＦＦＦＦＦの範囲を有するＧＰ空間＃１が割り当てられている。ここで、０ｘは、１６進表記を表している。
【0096】
これらＧＰ空間の各々は、ＨＰＡ空間のサブセットであり、ＨＰＡ空間内の特定の範囲にマッピングされる。図４の例では、ＧＰＡ空間＃０は、例えば、ＨＰＡ空間における０ｘ２０００００～０ｘ２ＦＦＦＦＦの範囲にマッピングされている。この場合、例えば、ＧＰＡ空間＃０における０ｘ０５００００は、ＭＭＵ２１２またはＩＯＭＭＵ２１３によって、ＨＰＡ空間における０ｘ２５００００に変換される。ＧＰＡ空間＃１は、例えば、ＨＰＡ空間における０ｘ１０００００～０ｘ１ＦＦＦＦＦの範囲にマッピングされている。この場合、例えば、ＧＰＡ空間＃１における０ｘ０５００００は、ＭＭＵ２１２またはＩＯＭＭＵ２１３によって、ＨＰＡ空間における０ｘ１５００００に変換される。
【0097】
次に、リードコマンドにおいて指定されるＰＲＰリストを説明する。図５は、実施形態に係るメモリシステムに発行されるリードコマンドにおいて指定される、ＰＲＰエントリとＰＲＰリストとを示す図である。
【0098】
リード対象データのサイズがリードコマンドの２つのＰＲＰエントリフィールド（ＰＲＰ１、ＰＲＰ２）によって記述可能な総サイズよりも大きい場合、つまり二つのメモリページに対応するサイズよりも大きい場合、リードコマンドの２つのＰＲＰエントリフィールドの少なくとも一方は、ＰＲＰリストを指定するために使用される。ＰＲＰリストは、複数のＰＲＰエントリの集合である。複数のＰＲＰエントリを含むＰＲＰリストは、一つのメモリページに格納される。ＰＲＰリストを指定するＰＲＰエントリフィールドは、ＰＲＰリストが格納されているメモリページのページベースアドレスを示す。
【0099】
図５は、リードコマンドが、ＰＲＰ１、ＰＲＰ２を使用して、リード対象データが転送されるべきメモリ２２内の４つのメモリページを指定する場合を例示している。図５では、リードコマンドに含まれるＰＲＰ１は、ＰＲＰエントリを使用して、１つのメモリページを指定する。また、リードコマンドに含まれるＰＲＰ２は、ＰＲＰリストを使用して、３つのメモリページを指定する。
【0100】
ＰＲＰ１は、一つのメモリページのページベースアドレスを示す。ここでは、ＰＲＰ１は、例えば、ページ＃０のメモリページのページベースアドレスを示している。
【0101】
ＰＲＰ２は、ＰＲＰリストを格納している別のメモリページのページベースアドレスを示す。ＰＲＰ２によって示されるメモリページには、複数のＰＲＰエントリが含まれている。ここでは、ＰＲＰ２によって示されるメモリページには、例えば、３つのＰＲＰエントリ、つまりＰＲＰエントリ＃０～＃２、が格納されている。ＰＲＰエントリ＃０～＃２は、例えば、ページ＃１～＃３の３つのメモリページのページベースアドレスをそれぞれ示す。
【0102】
リードコマンドによって開始ＬＢＡ＝ＬＢＡ＃０およびデータ長＝４ＬＢＡが指定された場合を考える。１ＬＢＡに対応するデータサイズが４ＫｉＢで、メモリページのサイズが４ＫｉＢである場合、各々が４ＫｉＢのサイズを有する、ＬＢＡ＃０～＃３に対応する４つのデータが、ページ＃０～＃３に対応する４つのメモリページにそれぞれ転送される。
【0103】
なお、このリードコマンドがゲストＯＳ＃０またはゲストＯＳ＃１によってＳＳＤ３に発行されるケースにおいては、ＰＲＰ１およびＰＲＰ２の各々は、ＧＰＡを使用して、あるメモリページを指定する。つまり、リードコマンドのＰＲＰ１に格納されているアドレスは、ページ＃０のメモリページに対応するＧＰＡを示す。リードコマンドのＰＲＰ２に格納されているアドレスは、ＰＲＰリストを格納しているメモリページに対応するＧＰＡを示す。
【0104】
ＰＲＰリストに含まれる複数のＰＲＰエントリの各々も、ＧＰＡを使用して、あるメモリページを指定する。例えば、ＰＲＰリストに含まれるＰＲＰエントリ＃０に格納されているアドレスは、ページ＃１のメモリページに対応するＧＰＡを示す。ＰＲＰリストに含まれるＰＲＰエントリ＃１に格納されているアドレスは、ページ＃２のメモリページに対応するＧＰＡを示す。ＰＲＰリストに含まれるＰＲＰエントリ＃２に格納されているアドレスは、ページ＃３のメモリページに対応するＧＰＡを示す。
【0105】
このため、３つのメモリページ（ページ＃１～＃３）にアクセスするためには、（１）ＰＲＰ２によって示されるＧＰＡをメモリ２２のＨＰＡに変換して、ＰＲＰリストをメモリ２２から取得する処理、（２）取得したＰＲＰリストに含まれるＰＲＰエントリ＃０によって示されるＧＰＡを、メモリ２２のＨＰＡに変換する処理、（３）取得したＰＲＰリストに含まれるＰＲＰエントリ＃１によって示されるＧＰＡを、メモリ２２のＨＰＡに変換する処理、（４）取得したＰＲＰリストに含まれるＰＲＰエントリ＃２によって示されるＧＰＡを、メモリ２２のＨＰＡに変換する処理、を実行することが必要とされる。
【0106】
なお、リードコマンドに含まれるＰＲＰエントリフィールド（ＰＲＰ１、ＰＲＰ２）と同様に、ライトコマンドに含まれるＰＲＰエントリフィールド（ＰＲＰ１、ＰＲＰ２）も、ＰＲＰリストが格納されているメモリページを指定することができる。
【0107】
また、リードコマンドおよびライトコマンドのいずれにおいても、ＰＲＰリストの代わりに、ＳＧＬを使用し得る。ＳＧＬも、ＰＲＰリストと同様の仕組みによって、コマンド自体に記述可能なメモリページの数よりも多くのメモリページをデータ転送に利用するために使用される。
【0108】
次に、アドレス変換処理を説明する。図６は、実施形態に係るメモリシステムにおいて実行されるアドレス変換処理を示す図である。ＩＯＭＭＵ２１３は、変換エージェント（ｔｒａｎｓｌａｔｉｏｎ ａｇｅｎｔ：ＴＡ）２１４と、アドレス変換保護テーブル（ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｐｒｏｔｅｃｔｉｏｎ ｔａｂｌｅ：ＡＴＰＴ）２１５とを含む。ＩＯＭＭＵ２１３の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、またはこれらの組み合わせにより実現され得る。
【0109】
ＰＣＩｅ規格では、ＩＯＭＭＵ２１３に関する機能は、ａｄｄｒｅｓｓ ｔｒａｎｓｌａｔｉｏｎ ｓｅｒｖｉｃｅｓ（ＡＴＳ）として定義されている。ＡＴＳは、ホスト２とＳＳＤ３との間でアドレス変換に関する通信を行うためのプロトコルである。以下では、図１を参照して説明したアドレス変換要求を、ＡＴＳ変換要求と称する。ＡＴＳ変換要求は、仮想アドレスを、メモリ２２にアクセスするための物理アドレスに変換するアドレス変換要求である。
【0110】
変換エージェント２１４は、ＲＣ２３を介してＳＳＤ３からＡＴＳ変換要求を受信したことに応じ、ＡＴＳ変換処理を実行する。ＡＴＳ変換処理は、受信したＡＴＳ変換要求によって指定された仮想アドレスに対応するアドレス変換情報をアドレス変換保護テーブル２１５から取得する処理である。ＡＴＳにおいては、仮想アドレスは、Ｕｎｔｒａｎｓｌａｔｅｄ Ａｄｄｒｅｓｓとして規定されており、また、メモリ２２の物理アドレスは、Ｔｒａｎｓｌａｔｅｄ Ａｄｄｒｅｓｓとして規定されている。仮想アドレスは、例えば、ＧＰＡである。また、物理アドレスは、例えば、ＨＰＡである。そして、変換エージェント２１４は、アドレス変換保護テーブル２１５から取得したアドレス変換情報を含むＡＴＳ完了応答を、ＲＣ２３を介してＳＳＤ３に送信する。
【0111】
アドレス変換保護テーブル２１５は、アドレス変換情報を格納するテーブルである。
【0112】
ホスト２（例えばゲストＯＳ）によって指定された仮想アドレスをメモリ２２の物理アドレスに変換する際、まず、仮想アドレス変換制御部４２３は、ＡＴＣ４４１を探索して、その仮想アドレスに対応するアドレス変換情報がＡＴＣ４４１に格納されているか否かを判定する。アドレス変換情報がＡＴＣ４４１に格納されていない場合、仮想アドレス変換制御部４２３は、その仮想アドレスを指定するＡＴＳ変換要求を、ホスト２のＲＣ２３に送信する。ＡＴＳ変換要求をＳＳＤ３から受信した場合、ＲＣ２３は、受信したＡＴＳ変換要求を変換エージェント２１４に送信する。
【0113】
ＡＴＳ変換要求を受信した変換エージェント２１４は、アドレス変換保護テーブル２１５を探索して、ＡＴＳ変換要求が指定する仮想アドレスに対応するアドレス変換情報がアドレス変換保護テーブル２１５に格納されているか否かを判定する。アドレス変換情報がアドレス変換保護テーブル２１５に格納されている場合、変換エージェント２１４は、探索したアドレス変換情報をアドレス変換保護テーブル２１５から取得する。アドレス変換保護テーブル２１５から取得されたアドレス変換情報は、ＡＴＳ変換要求によって指定された仮想アドレスに対応する物理アドレス、またはこの物理アドレスとＡＴＳ変換要求によって指定された仮想アドレスの双方を含む。変換エージェント２１４は、取得したアドレス変換情報を含むＡＴＳ完了応答を、ＲＣ２３を介して仮想アドレス変換制御部４２３に送信する。アドレス変換情報がアドレス変換保護テーブル２１５に格納されていない場合、あるいはその他のエラーが生じた場合、変換エージェント２１４は、ＡＴＳ変換処理が失敗したこと、つまり、アドレス変換情報の取得が失敗したことを示すＡＴＳ完了応答を、ＲＣ２３を介して仮想アドレス変換制御部４２３に送信する。
【0114】
アドレス変換情報を含むＡＴＳ完了応答を受信した場合、仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答のアドレス変換情報に含まれる物理アドレス、あるいは受信したＡＴＳ完了応答のアドレス変換情報に含まれる仮想アドレスと物理アドレスの双方をＡＴＣ４４１に格納する。
【0115】
アドレス変換情報の取得が失敗したことを示すＡＴＳ完了応答が変換エージェント２１４から受信された場合、仮想アドレス変換制御部４２３は、アドレス変換情報を準備することを要求するメッセージであるページリクエストをホスト２のＲＣ２３に送信する。ページリクエストを受信すると、ＲＣ２３は、受信したページリクエストを、例えば、プロセッサ２１またはＶＭＭ２１１に通知する。これによって、ホスト２（プロセッサ２１、またはＶＭＭ２１１）は、アドレス変換情報をアドレス変換保護テーブル２１５に準備する処理を開始する。アドレス変換情報が準備されると、ホスト２は、アドレス変換情報の準備の完了を示す、ページリクエストに対する応答を、ＲＣ２３を介して仮想アドレス変換制御部４２３に送信する。ページリクエストに対する応答は、アドレス変換情報の準備の完了を示す応答である。ページリクエストに対する応答を受信した仮想アドレス変換制御部４２３は、ＡＴＳ変換要求を変換エージェント２１４に再度送信する。
【0116】
また、例えばＧＰＡ空間とＨＰＡ空間との対応関係が更新されることよって、アドレス変換保護テーブル２１５のアドレス変換情報が変更された場合、変換エージェント２１４は、ＡＴＣ４４１に格納されている古いアドレス変換情報を無効化するための無効化要求を、ＲＣ２３を介して仮想アドレス変換制御部４２３に送信する。無効化要求は、特定の仮想アドレスの範囲を指定する要求である。無効化要求を受信した仮想アドレス変換制御部４２３は、指定された仮想アドレスの範囲に対応するアドレス変換情報がそれぞれ格納されているＡＴＣ４４１のエントリの各々を無効化する。
【0117】
次に、アドレス変換処理の手順を説明する。図７は、実施形態に係るメモリシステムにおいて実行されるアドレス変換処理の手順を示すフローチャートである。メモリリード要求またはメモリライト要求をホスト２に送信する際、コントローラ４の仮想アドレス変換制御部４２３は、アドレス変換処理を開始する。
【0118】
仮想アドレス変換制御部４２３は、対象のＧＰＡをメモリ２２の物理アドレスに変換するために必要なアドレス変換情報を求めてＡＴＣ４４１を探索し、対象のＧＰＡに対応するアドレス変換情報がＡＴＣ４４１に存在するか否かを判定する（ステップＳ１０１）。
【0119】
対象のＧＰＡに対応するアドレス変換情報がＡＴＣ４４１に存在する場合、つまりＡＴＣ４４１のキャッシュヒットが起きた場合（ステップＳ１０１でＹｅｓ）、仮想アドレス変換制御部４２３は、ＡＴＣ４４１からアドレス変換情報を取得する。仮想アドレス変換制御部４２３は、ＡＴＣ４４１から取得したアドレス変換情報を使用して、対象のＧＰＡをメモリ２２の物理アドレス（ＨＰＡ）に変換する（ステップＳ１０２）。
【0120】
対象のＧＰＡに対応するアドレス変換情報がＡＴＣ４４１に存在しない場合、つまりＡＴＣ４４１のキャッシュミスが起きた場合（ステップＳ１０１でＮｏ）、仮想アドレス変換制御部４２３は、対象のＧＰＡを指定したＡＴＳ変換要求をホスト２に送信する（ステップＳ１０３）。ＡＴＳ変換要求を受信したホスト２は、指定されたＧＰＡに対応するアドレス変換情報をアドレス変換保護テーブル２１５から取得するＡＴＳ変換処理を実行する。ＡＴＳ変換処理が完了すると、ホスト２は、ＡＴＳ完了応答を仮想アドレス変換制御部４２３に送信する。アドレス変換情報の取得が成功した場合、ホスト２は、アドレス変換情報と、アドレス変換情報の取得が成功したこと、つまり、ＡＴＳ変換処理が成功したことを示すステータスとを含むＡＴＳ完了応答を仮想アドレス変換制御部４２３に送信する。アドレス変換情報の取得が失敗した場合、ホスト２は、アドレス変換情報の取得が失敗したこと、つまり、ＡＴＳ変換処理が失敗したことを示すステータスを含むＡＴＳ完了応答を仮想アドレス変換制御部４２３に送信する。
【0121】
仮想アドレス変換制御部４２３は、ＡＴＳ完了応答をホスト２から受信する（ステップＳ１０４）。
【0122】
仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答が、成功を示すステータスを含んでいるか否かを判定する（ステップＳ１０５）。
【0123】
受信したＡＴＳ完了応答が、成功を示すステータスを含んでいる場合（ステップＳ１０５でＹｅｓ）、仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれるアドレス変換情報を、ＡＴＣ４４１に格納する（ステップＳ１０６）。
【0124】
仮想アドレス変換制御部４２３は、ステップＳ１０４で受信したアドレス変換情報を使用して、対象のＧＰＡをＨＰＡに変換する（ステップＳ１０２）。
【0125】
また、受信したＡＴＳ完了応答が、失敗を示すステータスを含んでいた場合（ステップＳ１０５でＮｏ）、仮想アドレス変換制御部４２３は、ページリクエストをホスト２に送信する（ステップＳ１０７）。ページリクエストを受信したホスト２は、ページリクエストによって指定されたＧＰＡに対応するアドレス変換情報を準備する処理を開始する。アドレス変換情報を準備する処理では、ホスト２は、ページリクエストによって指定されたＧＰＡに対応するアドレス変換情報をアドレス変換保護テーブル２１５に準備する。アドレス変換情報を準備する処理が完了すると、ホスト２は、ページリクエストに対する応答を、仮想アドレス変換制御部４２３に送信する。
【0126】
仮想アドレス変換制御部４２３は、ホスト２からページリクエストに対する応答を受信する（ステップＳ１０８）。
【0127】
仮想アドレス変換制御部４２３は、対象のＧＰＡを指定するＡＴＳ変換要求をホスト２に再び送信する（ステップＳ１０９）。ＡＴＳ変換要求を受信したホスト２は、指定されたＧＰＡに対応するアドレス変換情報をアドレス変換保護テーブル２１５から取得するＡＴＳ変換処理を実行する。指定されたＧＰＡに対応するアドレス変換情報は、既にアドレス変換保護テーブル２１５に準備されている。したがって、ＡＴＳ変換処理は、成功することが想定される。ＡＴＳ変換処理が完了すると、ホスト２は、成功を示すステータスと、アドレス変換情報とを含むＡＴＳ完了応答を仮想アドレス変換制御部４２３に送信する。
【0128】
仮想アドレス変換制御部４２３は、ＡＴＳ完了応答をホスト２から受信する（ステップＳ１１０）。
【0129】
仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答が、成功を示すステータスを含んでいるか否かを判定する（ステップＳ１１１）。
【0130】
受信したＡＴＳ完了応答が、成功を示すステータスを含んでいる場合（ステップＳ１１１でＹｅｓ）、仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれているアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ１１２）。
【0131】
仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれているアドレス変換情報を使用して、対象のＧＰＡをＨＰＡに変換する（ステップＳ１０２）。
【0132】
もし、受信したＡＴＳ完了応答が、失敗を示すステータスを含んでいた場合には（ステップＳ１１１でＮｏ）、仮想アドレス変換制御部４２３は、ページリクエストをホスト２に再び送信する（ステップＳ１０７）。
【0133】
このように、アドレス変換処理を実行する際に、ＡＴＣ４４１からアドレス変換情報を取得できる場合と、ＡＴＳ変換要求を送信することによってアドレス変換情報を取得できる場合と、ページリクエストを送信した後にＡＴＳ変換要求を再び送信することによってアドレス変換情報を取得できる場合とでは、アドレス変換処理に必要とされる時間が異なる。そのため、実施形態に係るＳＳＤ３では、アドレス変換処理の状況に応じて、コマンド処理が制御される。
【0134】
まず、リードコマンドに対する処理の制御について説明する。図８は、実施形態に係るメモリシステムにおいて実行される、リードコマンドに対する処理の手順の第１の例を示すシーケンス図である。図８では、リードコマンドに含まれているＰＲＰエントリフィールドによってＰＲＰリストが指定される場合、つまり、ＰＲＰエントリフィールドが、ＰＲＰリストが格納されている記憶位置（メモリページ）に対応するＧＰＡを示す場合が想定されている。また、図８では、全てのアドレス変換処理でキャッシュヒットが起こる場合が想定されている。
【0135】
コマンドフェッチ処理において、コントローラ４のフロントエンド（ＦＥ）は、ＧＰＡを使用して、Ｉ／Ｏコマンドのフェッチ要求を発行する（ステップＳ２０１）。このＧＰＡは、Ｉ／Ｏコマンドがフェッチされるべきサブミッションキュー（ＳＱ）のＳＱスロットに対応する仮想アドレスである。コントローラ４のＦＥは、発行したフェッチ要求を仮想アドレス変換制御部４２３に渡す。
【0136】
仮想アドレス変換制御部４２３は、ＦＥから受け取ったフェッチ要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ２０２）。このＧＰＡに対応するアドレス変換情報がＡＴＣ４４１に格納されている場合（キャッシュヒット）、仮想アドレス変換制御部４２３は、アドレス変換情報をＡＴＣ４４１から取得し、取得したアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ２０３）。
【0137】
コマンドフェッチ部４２１は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、Ｉ／Ｏコマンドをメモリ２２からフェッチするためのメモリリード要求を発行する（ステップＳ２０４）。以下では、メモリリード要求をＤＭＡリード要求と称する。ステップＳ２０４では、コマンドフェッチ部４２１は、変換されたＨＰＡを含むＤＭＡリード要求をホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡリード要求に含まれるＨＰＡに基づいてメモリ２２のＳＱスロットからＩ／Ｏコマンド（ここではリードコマンド）を読み出し、読み出したリードコマンドを、ＤＭＡリード要求に対応する応答として、コントローラ４に送信する。これにより、ＦＥは、リードコマンドをホスト２から受信する（ステップＳ２０５）。受信されたリードコマンドは、ＦＥからＢＥに渡される。ＢＥは、リードコマンドによって指定されたリード対象データをＮＡＮＤメモリ５から読み出すためのコマンド処理を開始する。そして、ＦＥは、データ転送処理に移行する。
【0138】
データ転送処理において、ＦＥは、受信したリードコマンドのＰＲＰエントリフィールドに含まれているＧＰＡを使用して、ＰＲＰリストのフェッチ要求を発行する（ステップＳ２０６）。ＦＥは、発行したフェッチ要求を仮想アドレス変換制御部４２３に渡す。
【0139】
仮想アドレス変換制御部４２３は、ＦＥから受け取ったフェッチ要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ２０７）。このＧＰＡに対応するアドレス変換情報がＡＴＣ４４１に格納されている場合（キャッシュヒット）、仮想アドレス変換制御部４２３は、アドレス変換情報をＡＴＣ４４１から取得し、取得したアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ２０８）。
【0140】
コマンドフェッチ部４２１は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリ２２からＰＲＰリストをフェッチするためのＤＭＡリード要求を発行する（ステップＳ２０９）。ステップＳ２０９では、コマンドフェッチ部４２１は、変換されたＨＰＡを含むＤＭＡリード要求をホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡリード要求に含まれるＨＰＡに基づいて、メモリ２２からＰＲＰリストを読み出し、読み出したＰＲＰリストを、ＤＭＡリード要求に対応する応答として、コントローラ４に送信する。これにより、コントローラ４のＦＥは、ＰＲＰリストをホスト２から受信する（ステップＳ２１０）。
【0141】
ＰＲＰリストは、リードデータが転送されるべきメモリ２２の複数の記憶位置にそれぞれ対応する複数のＧＰＡを含む。ＦＥは、ＰＲＰリストに含まれているＧＰＡ毎に、以下の処理を実行する。
【0142】
ＦＥは、ＰＲＰリストに含まれている一つのＧＰＡを選択し、選択したＧＰＡを使用して、メモリ２２へのリードデータの転送要求を発行する（ステップＳ２１１）。ＦＥは、発行した転送要求を仮想アドレス変換制御部４２３に渡す。
【0143】
仮想アドレス変換制御部４２３は、ＦＥから受け取った転送要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ２１２）。キャッシュヒットが起きた場合、仮想アドレス変換制御部４２３は、ＡＴＣ４４１のアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ２１３）。
【0144】
ＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、リードデータをメモリ２２に転送するためのメモリライト要求を発行する（ステップＳ２１４）。以下では、メモリライト要求をＤＭＡライト要求と称する。ステップＳ２１４では、ＤＭＡＣ４３は、変換されたＨＰＡとリードデータとを含むＤＭＡライト要求を、ホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡライト要求に含まれるＨＰＡによって示されるメモリ２２の記憶位置に、受信されたＤＭＡライト要求に含まれるリードデータを格納する。リードデータ全ての転送処理を実行するために、コントローラ４は、ステップＳ２１１～ステップＳ２１４の処理を、ＰＲＰリストに含まれるＧＰＡの数と同じ回数だけ実行する。そして、リードデータ全ての転送処理が完了すると、ＦＥは、完了応答転送処理に移行する。
【0145】
完了応答転送処理において、ＦＥは、ＧＰＡを使用して、メモリ２２への完了応答の転送要求を発行する（ステップＳ２１５）。このＧＰＡは、この完了応答が転送されるべきメモリ２２における記憶位置に対応するＧＰＡ、つまり、完了したリードコマンドがフェッチされたＳＱに関連付けられているコンプリーションキュー（ＣＱ）の次のフリーＣＱスロットに対応するＧＰＡである。ＦＥは、発行した転送要求を仮想アドレス変換制御部４２３に渡す。
【0146】
仮想アドレス変換制御部４２３は、ＦＥから受け取った転送要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ２１６）。キャッシュヒットが起きた場合、仮想アドレス変換制御部４２３は、ＡＴＣ４４１のアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ２１７）。
【0147】
ＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリ２２に完了応答を転送するためのＤＭＡライト要求を発行する（ステップＳ２１８）。ステップＳ２１８では、ＤＭＡＣ４３は、変換されたＨＰＡと完了応答とを含むＤＭＡライト要求を、ホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡライト要求に含まれるＨＰＡによって示されるメモリ２２の記憶位置に、受信されたＤＭＡライト要求に含まれる完了応答を格納する。そして、ＦＥは、割り込み送信処理に移行する。
【0148】
割り込み送信処理において、ＦＥは、ＧＰＡを使用して、メモリ２２への割り込みメッセージの送信要求を発行する（ステップＳ２１９）。このＧＰＡは、割り込みメッセージが送信されるべきメモリ２２における記憶位置に対応するＧＰＡである。割り込みメッセージは、ステップＳ２１８で完了応答が格納されたコンプリーションキュー（ＣＱ）に関連付けられた割り込みベクタを含む。ＦＥは、発行した送信要求を仮想アドレス変換制御部４２３に渡す。
【0149】
仮想アドレス変換制御部４２３は、ＦＥから受け取った送信要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ２２０）。キャッシュヒットが起きた場合、仮想アドレス変換制御部４２３は、ＡＴＣ４４１のアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ２２１）。
【0150】
ＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリ２２に割り込みメッセージを送信するためのＤＭＡライト要求を発行する（ステップＳ２２２）。ステップＳ２２２では、ＤＭＡＣ４３は、変換されたＨＰＡと割り込みメッセージとを含むＤＭＡライト要求を、ホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡライト要求に含まれるＨＰＡによって示されるメモリ２２の記憶位置に、受信された割り込みメッセージを格納する。そして、リードコマンドに対する一連の処理が終了する。
【0151】
次に、ＡＴＣ４４１のキャッシュミスが起こる場合について説明する。図９は、実施形態に係るメモリシステムにおいて実行される、リードコマンドの処理の手順の第２の例を示すシーケンス図である。
【0152】
コマンドフェッチ処理において、コントローラ４は、ステップＳ３０１～ステップＳ３０２の処理を実行する。ステップＳ３０１～ステップＳ３０２の処理は、図８で説明したステップＳ２０１～ステップＳ２０２の処理と同じである。ステップＳ３０２でＡＴＣ４４１のキャッシュミスが起きた場合、仮想アドレス変換制御部４２３は、ＦＥから受け取ったフェッチ要求に含まれるＧＰＡを指定するＡＴＳ変換要求を、ホスト２に送信する（ステップＳ３０３）。ホスト２は、コントローラ４から受信されたＡＴＳ変換要求によって指定されたＵｎｔｒａｎｓｌａｔｅｄ ＡｄｄｒｅｓｓであるＧＰＡに対応するアドレス変換情報を求めてアドレス変換保護テーブル２１５を探索する。アドレス変換情報をアドレス変換保護テーブル２１５から取得できた場合、ホスト２は、取得したアドレス変換情報と、ＡＴＳ変換処理の成功を示すステータスとを含むＡＴＳ完了応答を、コントローラ４に送信する。
【0153】
仮想アドレス変換制御部４２３は、ＡＴＳ完了応答をホスト２から受信する（ステップＳ３０４）。
【0154】
ＡＴＳ変換処理が成功したので、仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれるアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ３０５）。
【0155】
仮想アドレス変換制御部４２３は、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ３０６）。ステップＳ３０２～ステップＳ３０６の処理を、ＡＴＳ処理と称する。
【0156】
仮想アドレス変換制御部４２３は、ステップＳ３０７～ステップＳ３０８の処理を実行する。ステップＳ３０７～ステップＳ３０８の処理は、図８で説明したステップＳ２０４～ステップＳ２０５の処理と同じである。そして、ＦＥは、データ転送処理に移行する。
【0157】
データ転送処理において、ＦＥは、取得したリードコマンドのＰＲＰエントリフィールドに含まれているＧＰＡを使用して、ＰＲＰリストのフェッチ要求を発行する（ステップＳ３０９）。ＦＥは、発行したフェッチ要求を仮想アドレス変換制御部４２３に渡す。
【0158】
そして、ＡＴＣ４４１のキャッシュミスが起きると、仮想アドレス変換制御部４２３は、ＡＴＳ処理（または、後述のＡＴＳ＋ページリクエストインタフェース（ＰＲＩ）処理）を実行する（ステップＳ３１０）。ステップＳ３１０で実行されるＡＴＳ処理は、ステップＳ３０２～ステップＳ３０６で説明したＡＴＳ処理と同じである。ステップＳ３１０で実行されるＡＴＳ＋ＰＲＩ処理は、ＡＴＳ処理においてＡＴＳ変換処理が失敗した場合に実行される処理である。
【0159】
ＰＲＰリストが格納されている記憶位置に対応するＨＰＡがＡＴＳ処理（またはＡＴＳ＋ＰＲＩ処理）で取得されると、コントローラ４は、ステップＳ３１１～ステップＳ３１３の処理を実行する。ステップＳ３１１～ステップＳ３１３の処理は、図８で説明したステップＳ２０９～ステップＳ２１１の処理と同じでる。
【0160】
ＰＲＰリストから選択されたＧＰＡに対応するアドレス変換情報を探索するＡＴＣ探索処理でＡＴＣ４４１のキャッシュミスが起きると、仮想アドレス変換制御部４２３は、ＡＴＳ処理（または、ＡＴＳ＋ＰＲＩ処理）を実行する（ステップＳ３１４）。
【0161】
ＤＭＡＣ４３は、ステップＳ３１４のＡＴＳ処理（またはＡＴＳ＋ＰＲＩ処理）で取得されたＨＰＡを使用して、ステップＳ３１５の処理を実行する。ステップＳ３１５の処理は、図８で説明したステップＳ２１４の処理と同じである。そして、リードデータ全ての転送処理が完了すると、ＦＥは、完了応答転送処理に移行する。
【0162】
完了応答転送処理において、ＦＥは、コンプリーションキュー（ＣＱ）の次のフリーＣＱスロットに対応するＧＰＡを使用して、メモリ２２への完了応答の転送要求を発行する（ステップＳ３１６）。
【0163】
この転送要求に含まれるＧＰＡに対応するアドレス変換情報を探索するＡＴＣ探索処理でＡＴＣ４４１のキャッシュミスが起きると、仮想アドレス変換制御部４２３は、ＡＴＳ処理（または、ＡＴＳ＋ＰＲＩ処理）を実行する（ステップＳ３１７）。
【0164】
ＤＭＡＣ４３は、ステップＳ３１７のＡＴＳ処理（またはＡＴＳ＋ＰＲＩ処理）で取得されたＨＰＡを使用して、ステップＳ３１８の処理を実行する。ステップＳ３１８の処理は、図８で説明したステップＳ２１８の処理と同じである。そして、ＦＥは、割り込み送信処理に移行する。
【0165】
割り込み送信処理において、ＦＥは、割り込みメッセージが送信されるべき記憶位置に対応するＧＰＡを使用して、メモリ２２への割り込みメッセージの送信要求を発行する（ステップＳ３１９）。
【0166】
この送信要求に含まれるＧＰＡに対応するアドレス変換情報を探索するＡＴＣ探索処理でＡＴＣ４４１のキャッシュミスが起きると、仮想アドレス変換制御部４２３は、ＡＴＳ処理（または、ＡＴＳ＋ＰＲＩ処理）を実行する（ステップＳ３２０）。
【0167】
ＤＭＡＣ４３は、ステップＳ３２０のＡＴＳ処理（またはＡＴＳ＋ＰＲＩ処理）で取得されたＨＰＡを使用して、ステップＳ３２１の処理を実行する。ステップＳ３２１の処理は、図８で説明したステップＳ２２２の処理と同じである。
【0168】
次に、ＡＴＳ変換処理が失敗した場合におけるリードコマンドの処理を説明する。図１０は、実施形態に係るメモリシステムにおいて実行されるリードコマンドの処理の手順の第３の例を示すシーケンス図である。
【0169】
コマンドフェッチ処理において、コントローラ４は、ステップＳ４０１～ステップＳ４０２の処理を実行する。ステップＳ４０１～ステップＳ４０２の処理は、図８で説明したステップＳ２０１～ステップＳ２０２の処理と同じである。ステップＳ４０２でＡＴＣ４４１のキャッシュミスが起きた場合、仮想アドレス変換制御部４２３は、ステップＳ４０３の処理を実行する。ステップＳ４０３の処理は、図９で説明したステップＳ３０３の処理と同じである。
【0170】
コントローラ４からＡＴＳ変換要求を受信すると、ホスト２は、ＡＴＳ変換要求によって指定されたＧＰＡに対応するアドレス変換情報を取得するために、アドレス変換保護テーブル２１５を探索する。ここで、ホスト２が、指定されたＧＰＡに対応するアドレス変換情報を取得することができなかった場合を想定する。この場合、ホスト２は、ＡＴＳ変換処理の失敗を示すステータスを含むＡＴＳ完了応答を、コントローラ４に送信する。このため、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理の失敗を示すステータスを含むＡＴＳ完了応答を、ホスト２から受信する（ステップＳ４０４）。
【0171】
仮想アドレス変換制御部４２３は、アドレス変換情報を準備することを要求するためのページリクエストをホスト２に送信する（ステップＳ４０５）。ページリクエストを受信したホスト２は、ページリクエストで指定されたＧＰＡに対応するアドレス変換情報をアドレス変換保護テーブル２１５に準備する処理を開始する。アドレス変換保護テーブル２１５にアドレス変換情報を準備する処理が完了すると、ホスト２は、アドレス変換情報の準備の完了を示す応答であるページリクエストグループ応答を仮想アドレス変換制御部４２３に送信する。
【0172】
仮想アドレス変換制御部４２３は、ページリクエストグループ応答を受信する（ステップＳ４０６）。
【0173】
ページリクエストグループ応答を受信すると、仮想アドレス変換制御部４２３は、ステップＳ４０３で送信したＡＴＳ変換要求で指定したＧＰＡと同じＧＰＡを指定するＡＴＳ変換要求をホスト２に再び送信する（ステップＳ４０７）。ＡＴＳ変換要求を受信したホスト２は、アドレス変換保護テーブル２１５を探索して、指定されたＧＰＡに対応するアドレス変換情報を取得する。ホスト２は、取得したアドレス変換情報とＡＴＳ変換処理の成功を示すステータスとを含むＡＴＳ完了応答を、コントローラ４の仮想アドレス変換制御部４２３に送信する。
【0174】
仮想アドレス変換制御部４２３は、ＡＴＳ完了応答をホスト２から受信する（ステップＳ４０８）。
【0175】
ＡＴＳ変換処理が成功したので、仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれるアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ４０９）。
【0176】
仮想アドレス変換制御部４２３は、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ４１０）。ステップＳ４０２～ステップＳ４１０の処理をＡＴＳ＋ＰＲＩ処理と称する。
【0177】
このように、ＡＴＳ＋ＰＲＩ処理では、ＡＴＳ処理に加え、ページリクエストをホスト２に送信する処理と、ページリクエストグループ応答がホスト２から受信された後にＡＴＳ変換要求をホスト２に再び送信する処理とが実行される。
【0178】
ＡＴＳ＋ＰＲＩ処理が完了した後、コントローラ４は、ステップＳ４１１～ステップＳ４１２の処理を実行する。ステップＳ４１１～ステップＳ４１２の処理は、図９で説明したステップＳ３０７～ステップＳ３０８の処理と同じである。
【0179】
以降のステップＳ４１３からステップＳ４２５まで処理は、図９で説明したステップＳ３０９からステップＳ３２１までの処理と同じである。ステップＳ４１４、ステップＳ４１８、ステップＳ４２１、ステップＳ４２４の各々では、ＡＴＳ変換処理が失敗したならば、ＡＴＳ＋ＰＲＩ処理が実行される。
【0180】
次に、アドレス変換処理の状況を仮想アドレス変換制御部４２３からＦＥおよびＢＥに通知する処理を説明する。図１１は、実施形態に係るメモリシステムにおいて実行されるアドレス変換処理の手順を示すシーケンス図である。図１１では、アドレス変換処理においてＡＴＳ＋ＰＲＩ処理が実行される場合が想定されている。
【0181】
コマンドフェッチ処理、データ転送処理、完了応答転送処理、および割り込み送信処理のいずれにおいても、コントローラ４は、以下の処理を実行する。
【0182】
コントローラ４のＦＥは、ＧＰＡを使用して各種要求（コマンドフェッチ要求、ＰＲＰリストフェッチ要求、データ転送要求、完了応答転送要求、割り込みメッセージ送信要求）を発行する（ステップＳ５０１）。
【0183】
仮想アドレス変換制御部４２３は、ＦＥから受け取った各種要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ５０２）。ＡＴＣ４４１のキャッシュミスが起こると、仮想アドレス変換制御部４２３は、ＧＰＡを指定するＡＴＳ変換要求をホスト２に送信する（ステップＳ５０３）。
【0184】
ＡＴＳ変換要求を送信した後、仮想アドレス変換制御部４２３は、ＡＴＣ４４１のキャッシュミスが起きたことを、ＡＴＣ探索の結果として、コントローラ４のＦＥまたはＢＥの少なくとも一方に通知する（ステップＳ５０４）。
【0185】
そして、失敗を示すステータスを含むＡＴＳ完了応答をホスト２から受信すると（ステップＳ５０５）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が失敗したことを、ＡＴＳ変換要求の結果として、ＦＥまたはＢＥの少なくとも一方に通知する（ステップＳ５０６）。
【0186】
失敗を示すステータスを含むＡＴＳ完了応答をホスト２から受信した後、仮想アドレス変換制御部４２３は、ページリクエストをホスト２に送信する（ステップＳ５０７）。
【0187】
ページリクエストグループ応答をホスト２から受信すると（ステップＳ５０８）、仮想アドレス変換制御部４２３は、アドレス変換情報の準備が完了したことを、ページリクエストの結果として、コントローラ４のＦＥまたはＢＥの少なくとも一方に通知する（ステップＳ５０９）。
【0188】
そして、仮想アドレス変換制御部４２３は、ＡＴＳ変換要求をホスト２に再び送信する（ステップＳ５１０）。ＡＴＳ変換要求を受信したホスト２は、アドレス変換保護テーブル２１５から、指定されたＧＰＡに対応するアドレス変換情報を取得する。ホスト２は、取得したアドレス変換情報と、成功を示すステータスとを含むＡＴＳ完了応答を、仮想アドレス変換制御部４２３に送信する。
【0189】
ＡＴＳ完了応答をホスト２から受信すると（ステップＳ５１１）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が成功したことを、ＡＴＳ変換要求の結果として、コントローラ４のＦＥまたはＢＥの少なくとも一方に通知する（ステップＳ５１２）。
【0190】
仮想アドレス変換制御部４２３は、受信したＡＴＳ完了応答に含まれるアドレス変換情報をＡＴＣ４４１に格納し（ステップＳ５１３）、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ５１４）。
【0191】
そして、コマンドフェッチ部４２１またはＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリアクセス要求（ＤＭＡリード／ライト要求）をホスト２に送信する（ステップＳ５１５）。
【0192】
このように、アドレス変換処理の状況を仮想アドレス変換制御部４２３からＦＥまたはＢＥの少なくとも一方に通知するという機構を用いることによって、コントローラ４は、アドレス変換処理の状況を把握することができる。
【0193】
なお、図１１では、ステップＳ５０３およびステップＳ５０４において、仮想アドレス変換制御部４２３が、ＡＴＳ変換要求を発行した後に、ＡＴＣ探索結果を通知する場合について説明した。しかし、仮想アドレス変換制御部４２３は、ＡＴＳ変換要求を発行するとき、または発行する前に、ＡＴＣ探索結果を通知してもよい。また、ステップＳ５０６およびステップＳ５０７において、ＡＴＳ変換要求の結果を通知した後に、ページリクエストを送信する場合について説明した。しかし、仮想アドレス変換制御部４２３は、ＡＴＳ変換要求の結果を通知するとき、または通知する前に、ページリクエストを発行してもよい。また、ステップＳ５０９およびステップＳ５１０において、仮想アドレス変換制御部４２３が、ページリクエストの結果を通知した後に、ＡＴＳ変換要求を再び送信する場合について説明した。しかし、仮想アドレス変換制御部４２３は、ＡＴＳ変換要求を再び送信したとき、または送信する後に、ページリクエストの結果を通知してもよい。
【0194】
次に、データ転送処理におけるアドレス変換処理の状況に基づいて、リードコマンドに対応するコマンド処理を中断する動作を説明する。図１２は、実施形態に係るメモリシステムにおいて実行される、不揮発性メモリからデータを読み出すコマンド処理を中断する動作の手順の例を示すシーケンス図である。図１２は、データ転送処理におけるＡＴＳ変換処理の失敗が、コマンド処理を中断するトリガーとして使用される場合を例として示している。
【0195】
【0196】
ＦＥは、リードコマンドによって指定されたリード対象データをＮＡＮＤメモリ５から読み出すデータ読み出し動作の実行を、ＢＥに要求する（ステップＳ６０２）。
【0197】
ＢＥは、データ読み出し動作を開始して、リードコマンドに対応するコマンド処理を実行する（ステップＳ６０３）。データ読み出し動作では、ＢＥは、まず、リード対象データのうちの一部のデータをメモリセルアレイ５１からページバッファ５２に転送するセンス動作をＮＡＮＤメモリ５に実行させるためのセンス指示を、ＮＡＮＤメモリ５に送信する。ＢＥは、ＮＡＮＤメモリ５におけるセンス動作が完了するまで待つ。ＮＡＮＤメモリ５におけるセンス動作が完了すると、ＢＥは、データアウト動作をＮＡＮＤメモリ５に実行させるための幾つかのデータアウト指示をＮＡＮＤメモリ５に送信する。何回かのデータアウト動作によってページバッファ５２に格納されている全てのデータがコントローラ４に転送されると、ＢＥは、リード対象データのうちの後続の一部のデータをメモリセルアレイ５１からページバッファ５２に転送するセンス動作をＮＡＮＤメモリ５に実行させるためのセンス指示を、ＮＡＮＤメモリ５に送信する。このように、データ読み出し動作では、ＢＥは、リード対象データの読み出しに必要な複数の指示（複数のセンス指示、複数のデータアウト指示）を、ＮＡＮＤメモリ５に送信する。
【0198】
データ読み出し動作の実行をＢＥに要求した後、ＦＥは、取得したリードコマンドのＰＲＰエントリフィールドに含まれているＧＰＡを使用して、ＰＲＰリストのフェッチ要求を発行する（ステップＳ６０４）。ＦＥは、発行したフェッチ要求を仮想アドレス変換制御部４２３に渡す。
【0199】
仮想アドレス変換制御部４２３は、ＦＥから受け取ったフェッチ要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ６０５）。
【0200】
ＡＴＣ４４１のキャッシュミスが起きた場合、仮想アドレス変換制御部４２３は、フェッチ要求に含まれるＧＰＡを指定するＡＴＳ変換要求をホスト２に送信する（ステップＳ６０６）。
【0201】
失敗を示すステータスを含むＡＴＳ完了応答をホスト２から受信した場合（ステップＳ６０７）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が失敗したことを、ＡＴＳ変換要求の結果として、ＢＥに通知する（ステップＳ６０８）。
【0202】
ＡＴＳ変換処理が失敗したことが通知されると、ＢＥは、実行中のデータ読み出し動作を一時的に停止することによって、リードコマンドに対応するコマンド処理を中断する（ステップＳ６０９）。ステップＳ６０９では、例えば、ＢＥは、リードコマンドによって指定されたリード対象データの読み出しに必要な複数の指示のうち、ＮＡＮＤメモリ５にまだ送信されていない指示の各々をＮＡＮＤメモリ５に送信する処理を一時的に停止する。
【0203】
このとき、ホスト２から受信された他のリードコマンドが存在する場合、ＢＥは、実行すべきデータ読み出し動作を、他のリードコマンドに対応するデータ読み出し動作に切り換え（ステップＳ６１０）、他のリードコマンドに対応するデータ読み出し動作を実行してもよい（ステップＳ６１１）。これにより、ＢＥは、ＡＴＳ変換処理が失敗したリードコマンドよりも優先して、他のリードコマンドに対応するデータ読み出し動作を実行することができる。
【0204】
そして、ステップＳ６０８でＡＴＳ変換要求の結果をＢＥに通知した後、仮想アドレス変換制御部４２３は、アドレス変換情報を準備することを要求するためのページリクエストをホスト２に送信する（ステップＳ６１２）。ページリクエストを受信したホスト２は、アドレス変換情報を準備する処理を開始する。アドレス変換情報を準備する処理が完了すると、ホスト２は、アドレス変換情報の準備が完了したことを示す応答であるページリクエストグループ応答を、仮想アドレス変換制御部４２３に送信する。
【0205】
ページリクエストグループ応答をホスト２から受信すると（ステップＳ６１３）、仮想アドレス変換制御部４２３は、ステップＳ６０６で送信したＡＴＳ変換要求で指定したＧＰＡと同じＧＰＡを指定するＡＴＳ変換要求を、ホスト２に再び送信する（ステップＳ６１４）。ＡＴＳ変換要求を受信したホスト２は、アドレス変換保護テーブル２１５を探索して、指定されたＧＰＡに対応するアドレス変換情報を取得する。ホスト２は、取得したアドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答を、コントローラ４の仮想アドレス変換制御部４２３に送信する。
【0206】
アドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答をホスト２から受信すると（ステップＳ６１５）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が成功したことを、ＡＴＳ変換要求の結果として、ＢＥに通知する（ステップＳ６１６）。
【0207】
通知を受けたＢＥは、ステップＳ６０９で一時停止されていたデータ読み出し動作を再開することによって、コマンド処理を再開する（ステップＳ６１７）。ステップＳ６１７では、ＢＥは、中断されたリードコマンドに対応するリード対象データをＮＡＮＤメモリ５から読み出すために必要な複数の指示のうち、ＮＡＮＤメモリ５にまだ送信されていない指示をＮＡＮＤメモリ５に送信する処理を開始する。
【0208】
仮想アドレス変換制御部４２３は、ステップＳ６１５で受信したＡＴＳ完了応答に含まれているアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ６１８）。
【0209】
仮想アドレス変換制御部４２３は、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ６１９）。
【0210】
コマンドフェッチ部４２１は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリ２２からＰＲＰリストをフェッチする（ステップＳ６２０）。ステップＳ６２０では、コマンドフェッチ部４２１は、仮想アドレス変換制御部４２３が変換したＨＰＡを含むＤＭＡリード要求をホスト２のＲＣ２３に送信する。ＲＣ２３は、コントローラ４から受信されたＤＭＡリード要求に含まれるＨＰＡに基づいて、メモリ２２からＰＲＰリストを読み出し、読み出したＰＲＰリストを、コントローラ４に送信する。これにより、ＦＥは、ＰＲＰリストをホスト２から受信する（ステップＳ６２１）。
【0211】
データ転送処理において、ＡＴＳ変換処理が失敗した場合には、ＡＴＳ変換処理が成功した場合と比較して、アドレス変換情報の取得に長い時間がかかる。したがって、ＡＴＳ変換処理が失敗したことに応じコマンド処理を中断することにより、ホスト２に送信できないリードデータによって占有されてしまう内部バッファ６２の記憶領域を最小限にすることができる。この結果、ＳＳＤ３のＩ／Ｏ処理の性能の低下を軽減できる。また、コマンド処理を中断することにより、コントローラ４とＮＡＮＤメモリ５との間のデータ転送量のピーク値を下げることができるので、ＮＡＮＤメモリ５およびコントローラ４の各々の消費電力のピーク値も下げることが可能となる。
【0212】
ここでは、ステップＳ６０７で受信したＡＴＳ完了応答が示す結果に応じて、ＢＥがコマンド処理を一時停止する場合について説明した。しかし、ステップＳ６０７の代わりにステップＳ６０５でＡＴＣ４４１を探索した際にキャッシュミスしたことを、コマンド処理を一時停止するトリガーとして使用してもよい。
【0213】
データ転送処理において、ＡＴＣ４４１のキャッシュミスが起きた場合には、ＡＴＣ４４１のキャッシュヒットが起きた場合と比較して、アドレス変換情報の取得に長い時間がかかる。したがって、キャッシュミスが起きたことに応じコマンド処理を中断することにより、ホスト２に送信できないリードデータによって占有されてしまう内部バッファ６２の記憶領域を最小限にすることができる。
【0214】
また、ここでは、ステップＳ６１５でＡＴＳ完了応答を受信したことに応じて、ＢＥがコマンド処理を再開する場合について説明した。しかし、ステップＳ６１５の代わりに、ステップＳ６１３でページリクエストグループ応答を受信したことを、コマンド処理を再開するトリガーとして使用してもよい。
【0215】
また、ここでは、ＰＲＰリストが格納されている記憶位置に対応するＧＰＡをＨＰＡに変換するＡＴＳ変換処理が失敗したことを、コマンド処理を中断するトリガーとして使用する場合を説明した。しかし、ＰＲＰリストが取得された後も、ＰＲＰリストに含まれるＧＰＡの各々をＨＰＡに変換するアドレス変換処理が実行される。このアドレス変換処理においてＡＴＳ変換処理が失敗した場合も、コマンド処理を中断してもよい。
【0216】
このように、コマンド処理は、ＰＲＰリストが格納されている記憶位置に対応するＧＰＡをＨＰＡに変換するＡＴＳ変換処理、またはＰＲＰリストに含まれるＧＰＡの各々をＨＰＡに変換するＡＴＳ変換処理のいずれかにおいて、アドレス変換情報の取得に失敗した場合に、中断され得る。
【0217】
また、リードコマンドに含まれるＰＲＰエントリフィールドは、ＰＲＰリストではなく、リードデータが転送されるべき記憶位置に対応するＧＰＡを示す場合もある。この場合には、コントローラ４は、リードコマンドに対応するコマンド処理と並行して、リードデータが転送されるべき記憶位置に対応するＧＰＡをＨＰＡに変換するアドレス変換処理を実行してもよい。この場合、このアドレス変換処理においてＡＴＳ変換処理が失敗した場合、コントローラ４は、コマンド処理を中断する。そして、ページリクエストグループ応答をホスト２から受信したことに応じ、または成功を示すＡＴＳ完了応答をホスト２から受信したことに応じ、コントローラ４は、コマンド処理を再開する。
【0218】
次に、完了応答転送処理におけるアドレス変換処理の状況に基づいて、コマンドフェッチ動作を制御する動作を説明する。図１３は、実施形態に係るメモリシステムにおいて実行される、コマンドフェッチ動作を制御する動作の手順の第１の例を示すシーケンス図である。図１３では、完了応答転送処理におけるＡＴＳ変換処理が失敗したことに応じて、コマンドフェッチ動作を中断する場合が想定されている。この完了応答転送処理は、完了されたリードコマンドの完了応答を送信する処理であってもよいし、完了されたライトコマンドの完了応答を送信する処理であってもよい。
【0219】
まず、ＦＥは、完了されたＩ／Ｏコマンドに対する完了応答が格納されるべきコンプリーションキュー（ＣＱ）の次のフリーＣＱスロットに対応するＧＰＡを使用して、この完了されたＩ／Ｏコマンドに対する完了応答の転送要求を発行する（ステップＳ７０１）。ＦＥは、発行した転送要求を仮想アドレス変換制御部４２３に渡す。
【0220】
仮想アドレス変換制御部４２３は、転送要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ７０２）。
【0221】
ＡＴＣ４４１のキャッシュミスが起きた場合、仮想アドレス変換制御部４２３は、ＧＰＡを指定するＡＴＳ変換要求をホスト２に送信する（ステップＳ７０３）。
【0222】
失敗を示すステータスを含むＡＴＳ完了応答をホスト２から受信した場合（ステップＳ７０４）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が失敗したことを、ＡＴＳ変換要求の結果として、ＦＥに通知する（ステップＳ７０５）。
【0223】
ＡＴＳ変換処理が失敗したことが通知されると、ＦＥは、完了されたＩ／Ｏコマンドに対する完了応答が格納されるべきコンプリーションキュー（ＣＱ）に関連付けられている全てのサブミッションキュー（ＳＱ）からのＩ／Ｏコマンドのフェッチを中断する（ステップＳ７０６）。なぜなら、これらサブミッションキュー（ＳＱ）に格納されているＩ／Ｏコマンドに対する完了応答が転送されるべきコンプリーションキュー（ＣＱ）は、ステップＳ７０１で発行された転送要求に含まれる完了応答が転送されるべきコンプリーションキュー（ＣＱ）と同じコンプリーションキュー（ＣＱ）であるためである。したがって、このコンプリーションキュー（ＣＱ）が存在するメモリページのアドレス変換情報がアドレス変換保護テーブル２１５に準備されるまでは、このコンプリーションキュー（ＣＱ）のどのスロットのＨＰＡも取得することはできない。よって、もしこれらサブミッションキュー（ＳＱ）それぞれからＩ／Ｏコマンドをフェッチすると、ホスト２に送信できない多数の完了応答によってコントローラ４内のリソースが占有されてしまう可能性がある。図１３の制御を実行することにより、ホスト２に送信できない完了応答によって占有されてしまうコントローラ４内のリソースを最小限にすることができる。
【0224】
なお、ＦＥは、完了されたＩ／Ｏコマンドに対する完了応答が転送されるべきコンプリーションキュー（ＣＱ）以外のコンプリーションキュー（ＣＱ）に関連付けられているサブミッションキュー（ＳＱ）からＩ／Ｏコマンドをフェッチする処理を継続して実行してもよい。
【0225】
ステップＳ７０５でＡＴＳ変換要求の結果をＢＥに通知した後、仮想アドレス変換制御部４２３は、アドレス変換情報を準備することを要求するためのページリクエストをホスト２に送信する（ステップＳ７０７）。ページリクエストを受信したホスト２は、アドレス変換情報を準備する処理を開始する。アドレス変換情報を準備する処理が完了すると、ホスト２は、アドレス変換情報の準備が完了したことを示す応答であるページリクエストグループ応答を、仮想アドレス変換制御部４２３に送信する。
【0226】
ページリクエストグループ応答をホスト２から受信すると（ステップＳ７０８）、仮想アドレス変換制御部４２３は、ステップＳ７０３で送信したＡＴＳ変換要求で指定したＧＰＡと同じＧＰＡを指定するＡＴＳ変換要求を、ホスト２に再び送信する（ステップＳ７０９）。ＡＴＳ変換要求を受信したホスト２は、アドレス変換保護テーブル２１５を探索して、指定されたＧＰＡに対応するアドレス変換情報を取得する。ホスト２は、取得したアドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答を、コントローラ４の仮想アドレス変換制御部４２３に送信する。
【0227】
アドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答をホスト２から受信すると（ステップＳ７１０）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が成功したことを、ＡＴＳ変換要求の結果として、ＦＥに通知する（ステップＳ７１１）。
【0228】
通知を受けたＦＥは、完了されたＩ／Ｏコマンドに対する完了応答が格納されるべきＣＱに関連付けられている全てのサブミッションキュー（ＳＱ）からのＩ／Ｏコマンドのフェッチを再開する（ステップＳ７１２）。
【0229】
仮想アドレス変換制御部４２３は、ステップＳ７１０で受信したＡＴＳ完了応答に含まれているアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ７１３）。
【0230】
仮想アドレス変換制御部４２３は、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ７１４）。
【0231】
ＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、メモリ２２におけるコンプリーションキュー（ＣＱ）に、完了応答を転送する（ステップＳ７１５）。
【0232】
ここでは、ステップＳ７０４で受信したＡＴＳ完了応答が示す結果に応じて、ＦＥがコマンドフェッチ動作を中断する場合について説明した。しかし、ステップＳ７０４の代わりに、ステップＳ７０２でＡＴＣ４４１を探索した際に、キャッシュミスしたことを、コマンドフェッチ動作を中断するトリガーとして使用してもよい。
【0233】
また、ここでは、ステップＳ７１０でＡＴＳ完了応答を受信したことに応じて、ＦＥがコマンドフェッチ動作を再開する場合について説明した。しかし、ステップＳ７１０の代わりに、ステップＳ７０８でページリクエストグループ応答を受信したことを、コマンドフェッチ動作を再開するトリガーとして使用してもよい。
【0234】
次に、割り込み送信処理におけるアドレス変換処理の状況に基づいて、コマンドフェッチ動作を制御する手順を説明する。図１４は、実施形態に係るメモリシステムにおいて実行される、コマンドフェッチ動作を制御する手順の第２の例を示すシーケンス図である。図１４では、割り込み送信処理におけるＡＴＳ変換処理が失敗したことに応じて、コマンドフェッチ動作を中断する場合が想定されている。この割り込み送信処理は、リードコマンドの完了応答がコンプリーションキュー（ＣＱ）に格納されたことをホスト２に通知するための割り込みメッセージ、またはライトコマンドの完了応答がコンプリーションキュー（ＣＱ）に格納されたことをホスト２に通知するための割り込みメッセージのいずれを送信する処理であってもよい。
【0235】
まず、ＦＥは、Ｉ／Ｏコマンドに対する完了応答が格納されたコンプリーションキュー（ＣＱ）に対応する割り込みメッセージが送信されるべきメモリ２２における記憶位置に対応するＧＰＡを使用して、この割り込みメッセージの送信要求を発行する（ステップＳ８０１）。ＦＥは、発行した送信要求を仮想アドレス変換制御部４２３に渡す。
【0236】
仮想アドレス変換制御部４２３は、送信要求に含まれるＧＰＡに対応するアドレス変換情報を求めてＡＴＣ４４１を探索する（ステップＳ８０２）。
【0237】
ＡＴＣ４４１のキャッシュミスが起きた場合、仮想アドレス変換制御部４２３は、ＧＰＡを指定するＡＴＳ変換要求をホスト２に送信する（ステップＳ８０３）。
【0238】
失敗を示すステータスを含むＡＴＳ完了応答をホスト２から受信した場合（ステップＳ８０４）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が失敗したことを、ＡＴＳ変換要求の結果として、ＦＥに通知する（ステップＳ８０５）。
【0239】
ＡＴＳ変換処理が失敗したことが通知されると、ＦＥは、この割り込みメッセージに対応する全てのコンプリーションキュー（ＣＱ）に関連付けられている全てのサブミッションキュー（ＳＱ）からのＩ／Ｏコマンドのフェッチを中断する（ステップＳ８０６）。なぜなら、これらサブミッションキュー（ＳＱ）に格納されているＩ／Ｏコマンドに対する割り込みメッセージが送信されるべきメモリ２２における記憶位置は、ステップＳ８０１で発行された送信要求に含まれる割り込みメッセージが送信されるべきメモリ２２における記憶位置と同じであるためである。よって、もしこれらサブミッションキュー（ＳＱ）それぞれからＩ／Ｏコマンドをフェッチすると、ホスト２に送信できない多数の割り込みメッセージによってコントローラ４内のリソースが占有されてしまう可能性がある。図１４の制御を実行することにより、ホスト２に送信できない割り込みメッセージによって占有されてしまうコントローラ４内のリソースを最小限にすることができる。
【0240】
なお、ＦＥは、送信されるべき割り込みメッセージに対応するコンプリーションキュー（ＣＱ）以外のコンプリーションキュー（ＣＱ）に関連付けられているサブミッションキュー（ＳＱ）からＩ／Ｏコマンドをフェッチする処理を継続して実行してもよい。
【0241】
ステップＳ８０５でＡＴＳ変換要求の結果をＦＥに通知した後、仮想アドレス変換制御部４２３は、アドレス変換情報を準備することを要求するためのページリクエストをホスト２に送信する（ステップＳ８０７）。ページリクエストを受信したホスト２は、アドレス変換情報を準備する処理を開始する。アドレス変換情報を準備する処理が完了すると、ホスト２は、アドレス変換情報の準備が完了したことを示す応答であるページリクエストグループ応答を、仮想アドレス変換制御部４２３に送信する。
【0242】
ページリクエストグループ応答をホスト２から受信すると（ステップＳ８０８）、仮想アドレス変換制御部４２３は、ステップＳ８０３で送信したＡＴＳ変換要求で指定したＧＰＡと同じＧＰＡを指定するＡＴＳ変換要求を、ホスト２に再び送信する（ステップＳ８０９）。ＡＴＳ変換要求を受信したホスト２は、アドレス変換保護テーブル２１５を探索して、指定されたＧＰＡに対応するアドレス変換情報を取得する。ホスト２は、取得したアドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答を、コントローラ４の仮想アドレス変換制御部４２３に送信する。
【0243】
アドレス変換情報と成功を示すステータスとを含むＡＴＳ完了応答をホスト２から受信すると（ステップＳ８１０）、仮想アドレス変換制御部４２３は、ＡＴＳ変換処理が成功したことを、ＡＴＳ変換要求の結果として、ＦＥに通知する（ステップＳ８１１）。
【0244】
通知を受けたＦＥは、この割り込みメッセージに対応するすべてのコンプリーションキュー（ＣＱ）に関連付けられている全てのサブミッションキュー（ＳＱ）からのＩ／Ｏコマンドのフェッチを再開する（ステップＳ８１２）。
【0245】
仮想アドレス変換制御部４２３は、ステップＳ８１０で受信したＡＴＳ完了応答に含まれているアドレス変換情報をＡＴＣ４４１に格納する（ステップＳ８１３）。
【0246】
仮想アドレス変換制御部４２３は、このアドレス変換情報を使用して、ＧＰＡをＨＰＡに変換する（ステップＳ８１４）。
【0247】
ＤＭＡＣ４３は、仮想アドレス変換制御部４２３が変換したＨＰＡを使用して、割り込みメッセージをメモリ２２に転送する（ステップＳ８１５）。
【0248】
ここでは、ステップＳ８０４で受信したＡＴＳ完了応答が示す結果に応じて、ＦＥがコマンドフェッチ動作を中断する場合について説明した。しかし、ステップＳ８０４の代わりに、ステップＳ８０２でＡＴＣ４４１を探索した際に、キャッシュミスしたことを、コマンドフェッチ動作を中断するトリガーとして使用してもよい。
【0249】
また、ここでは、ステップＳ８１０でＡＴＳ完了応答を受信したことに応じて、ＦＥがコマンドフェッチ動作を再開する場合について説明した。しかし、ステップＳ８１０の代わりに、ステップＳ８０８でページリクエストグループ応答を受信したことを、コマンドフェッチ動作を再開するトリガーとして使用してもよい。
【0250】
次に、無効化コマンドを受信したことに応じて、コマンドフェッチ動作を制御する手順を説明する。図１５は、実施形態に係るメモリシステムにおいて実行される無効化処理の手順を示すシーケンス図である。
【0251】
まず、アドレス変換保護テーブル２１５のアドレス変換情報が変更された場合、ホスト２は、ＡＴＣ４４１の古いアドレス変換情報を無効化するためのＡＴＳ無効化要求をコントローラ４に送信する。このＡＴＳ無効化要求は、無効化すべきアドレス変換情報に対応するＧＰＡを指定する。
【0252】
ＡＴＳ無効化要求をホスト２から受信すると（ステップＳ９０１）、仮想アドレス変換制御部４２３は、受信した無効化要求によって指定されるＧＰＡに対応するＡＴＣ４４１のエントリを特定し、このエントリに格納されているアドレス変換情報を無効化する（ステップＳ９０２）。
【0253】
仮想アドレス変換制御部４２３は、受信したＡＴＳ無効化要求に対する完了応答をホスト２に送信する（ステップＳ９０３）。
【0254】
仮想アドレス変換制御部４２３は、ステップＳ９０２で無効化されたアドレス変換情報に対応するＧＰＡを、ＦＥに通知する（ステップＳ１２０４）。
【0255】
ＦＥは、通知されたＧＰＡがコンプリーションキュー（ＣＱ）に対応するＧＰＡであるか否かを判定する。通知されたＧＰＡがいずれかのコンプリーションキュー（ＣＱ）に対応するＧＰＡである場合、ＦＥは、コンプリーションキュー（ＣＱ）に対応するＧＰＡをＨＰＡに変換するための新たなアドレス変換情報がホスト２から取得されるまで、このコンプリーションキュー（ＣＱ）に関連付けられている全てのサブミッションキュー（ＳＱ）からのＩ／Ｏコマンドのフェッチを中断する（ステップＳ９０５）。
【0256】
この場合も、ホスト２に送信できない多数の完了応答によってコントローラ４内のリソースが占有されてしまうことを防止することができる。
【0257】
以上説明したように、本実施形態によれば、コントローラ４は、ホスト２の仮想アドレス空間における仮想アドレスを指定するリードコマンドをホスト２から受信した場合、リードコマンドによって指定されたリード対象データをＮＡＮＤメモリ５から読み出すためのコマンド処理を開始する。また、コントローラ４は、リードコマンドによって指定された仮想アドレスであるＧＰＡを、ホスト２のメモリ２２をアクセスするための物理アドレスであるＨＰＡに変換するためのアドレス変換処理を実行する。アドレス変換処理が失敗した場合、コントローラ４は、アドレス変換処理に必要なアドレス変換情報が取得可能になるまで、リード対象データをＮＡＮＤメモリ５から読み出すためのコマンド処理を中断する。そして、アドレス変換情報が取得可能になると、コントローラ４は、コマンド処理を再開する。このように、コマンド処理を中断することにより、ホスト２に送信できないリードデータによって内部バッファ６２が長期間占有されてしまうことを防止できる。また、コマンド処理を中断することにより、ホスト２に送信できないリードデータがＮＡＮＤメモリ５からコントローラ４に転送されることを防止できる。これにより、ＮＡＮＤメモリ５とコントローラ４との間のデータ転送量のピーク値を下げることができるので、ＮＡＮＤメモリ５およびコントローラ４の各々の消費電力のピーク値も下げることが可能となる。
【0258】
また、コントローラ４は、Ｉ／Ｏコマンドの完了をホスト２に通知するための情報（完了応答、または割り込みメッセージ）をホスト２に送信する際にも、アドレス変換処理を実行する。このアドレス変換処理では、完了応答、または割り込みメッセージが転送されるべきホスト２のメモリ２２における記憶位置に対応する仮想アドレスであるＧＰＡを、メモリ２２をアクセスするための物理アドレスであるＨＰＡに変換するための処理が実行される。
【0259】
このアドレス変換処理が失敗した場合、コントローラ４は、このＩ／Ｏコマンドの完了応答が格納されるべきコンプリーションキューに関連付けられた各サブミッションキューからＩ／Ｏコマンドをフェッチする処理を、アドレス変換処理に必要なアドレス変換情報が取得可能になるまで中断し、アドレス変換情報が取得可能になった後、このコンプリーションキューに関連付けられた各サブミッションキューからＩ／Ｏコマンドをフェッチする処理を再開する。この結果、ホスト２に送信できない完了応答または割り込みメッセージによってコントローラ４内のリソースが占有されてしまうことを防止できる。
【0260】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0261】
１…情報処理システム、２…ホスト、３…ＳＳＤ、４…コントローラ、５…ＮＡＮＤ型フラッシュメモリ、６…ＤＲＡＭ、７…バス、２０…内部バス、２１…プロセッサ、２２…メモリ、２３…ルートコンプレックス、４０…バス、４１…ホストインタフェース、４２…ＣＰＵ、４３…ＤＭＡＣ、４４…ＳＲＡＭ、４５…ＮＡＮＤインタフェース、４６…ＥＣＣエンコード／デコード部、４７…ＤＲＡＭインタフェース、５１…メモリセルアレイ、５２…ページバッファ、６１…Ｌ２Ｐテーブル、６２…内部バッファ、２１１…ＶＭＭ、２１２…ＭＭＵ、２１３…ＩＯＭＭＵ、２１４…変換エージェント、２１５…アドレス変換保護テーブル、４２１…コマンドフェッチ部、４２２…コマンド処理部、４２３…仮想アドレス変換制御部、４４１…ＡＴＣ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】