特開 2023-169749 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023169749

(43)【公開日】2023-11-30

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20231122BHJP

   G09G 3/20 20060101ALI20231122BHJP

   G02F 1/133 20060101ALN20231122BHJP

【ＦＩ】

G09G3/36

G09G3/20 622A

G09G3/20 623A

G09G3/20 641P

G09G3/20 622D

G09G3/20 622K

G02F1/133 505

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022081057

(22)【出願日】2022-05-17

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】高野 大樹郎

(72)【発明者】

【氏名】今井 貴之

【テーマコード（参考）】

2H193

5C006

5C080

【Ｆターム（参考）】

2H193ZA04

2H193ZB02

2H193ZC21

2H193ZD21

2H193ZD31

2H193ZF13

2H193ZF22

5C006AA11

5C006AA22

5C006AC22

5C006AC25

5C006AF44

5C006AF46

5C006BA16

5C006BB16

5C006BC03

5C006BC11

5C006BC16

5C006BF02

5C006EA01

5C006FA14

5C006FA29

5C080AA10

5C080CC03

5C080DD10

5C080EE01

5C080EE29

5C080FF09

5C080FF11

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ05

5C080JJ06

5C080JJ07

(57)【要約】

【課題】高電圧駆動を行う画素に起因するゴーストを抑制することができる表示装置を提供する。
【解決手段】表示装置は、複数の画素が行列状に並ぶ表示領域を有する表示パネルと、行方向に並ぶ画素に接続された複数の走査線と、列方向に並ぶ画素に接続された複数の信号線と、複数の信号線に列方向に並ぶ画素の画素階調値に応じた階調信号を供給する信号線駆動回路と、走査線を選択する走査線駆動回路と、画素階調値を補正する信号処理回路と、を備える。第１走査線の選択期間の後半期間と第２走査線の選択期間の前半期間とが重複している。信号処理回路は、第１走査線に接続されるｍ列目の画素の画素階調値と、ｍ列目に並ぶ画素の平均階調値との差分値が所定値よりも大きい場合に、第２走査線に接続されるｍ列目の画素の画素階調値を補正する。
【選択図】図１５

【特許請求の範囲】

【請求項1】

複数の画素が行列状に並ぶ表示領域を有する表示パネルと、
行方向に並ぶ画素に接続された複数の走査線と、
列方向に並ぶ画素に接続された複数の信号線と、
複数の前記信号線に列方向に並ぶ画素の画素階調値に応じた階調信号を供給する信号線駆動回路と、
前記走査線を選択する走査線駆動回路と、
前記画素階調値を補正する信号処理回路と、
を備え、
第１走査線の選択期間の後半期間と第２走査線の選択期間の前半期間とが重複しており、
前記信号処理回路は、
前記第１走査線に接続されるｍ列目（ｍは自然数）の画素の画素階調値と、ｍ列目に並ぶ画素の平均階調値との差分値が所定値よりも大きい場合に、前記第２走査線に接続されるｍ列目の画素の画素階調値を補正する、
表示装置。

【請求項2】

前記信号処理回路は、
前記第２走査線に接続されるｍ列目の画素の画素階調値から、前記差分値の半値を差し引く、
請求項１に記載の表示装置。

【請求項3】

前記所定値は、前記階調信号の最大階調における階調数の１／４である、
請求項２に記載の表示装置。

【請求項4】

前記表示パネルは、
表示領域が列方向に２分割された第１分割領域と第２分割領域とを有し、
前記第１分割領域内の第１走査線の選択期間の後半期間と前記第２分割領域内の第２走査線の選択期間の前半期間とが重複し、
前記第２分割領域内の第１走査線の選択期間の後半期間と前記第１分割領域内の第２走査線の選択期間の前半期間とが重複している、
請求項１から３の何れか一項に記載の表示装置。

【請求項5】

前記走査線駆動回路は、
前記第１分割領域内の走査線を選択する第１走査線駆動回路と、
前記第２分割領域内の走査線を選択する第２走査線駆動回路と、
を含む、
請求項４に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

特許文献１には、第１透光性基板と、第１透光性基板と対向して配置される第２透光性基板と、第１透光性基板と第２透光性基板との間に封入される高分子分散型液晶を有する液晶層と、第１透光性基板及び第２透光性基板の少なくとも１つの側面に対向して配置される少なくとも１つの発光部とを備える、いわゆる透明ディスプレイ（透過型ディスプレイ）と呼ばれる表示装置が記載されている。

【0003】

特許文献１の表示装置は、Ｒ，Ｇ，Ｂの３色の発光体を時分割で発光する、いわゆるフィールドシーケンシャル方式で駆動される。このフィールドシーケンシャル方式では、１フィールド期間内において、画素トランジスタのゲートスキャン期間に対して相対的に発光期間が長い方が好ましい。特許文献２には、ディスプレイの高精細化に伴い、複数のゲート線信号線に対して、ゲート信号オン期間をオーバーラップさせるゲートオーバーラップ駆動を行う表示装置が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８－０２１９７４号公報

【特許文献2】特開２０１２－９８４００号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

フィールドシーケンシャル方式の透明ディスプレイでは、全体的に低電圧で駆動する画面上において、高電圧駆動を行うテロップ等の文字情報を表示させることが想定される。この場合、ゲートオン期間がオーバーラップする画素間において、高電圧駆動を行う画素に供給される信号によって低電圧駆動を行う画素の液晶分子に高電位が印加されことにより、低電圧駆動を行う画素の液晶分子にチャージされた電荷が十分に放電されず、本来低電圧駆動を行う画素の電位が高電位に維持され、ゴーストが発生する場合がある。

【0006】

本発明は、高電圧駆動を行う画素に起因するゴーストを抑制することができる表示装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の一態様に係る表示装置は、複数の画素が行列状に並ぶ表示領域を有する表示パネルと、行方向に並ぶ画素に接続された複数の走査線と、列方向に並ぶ画素に接続された複数の信号線と、複数の前記信号線に列方向に並ぶ画素の画素階調値に応じた階調信号を供給する信号線駆動回路と、前記走査線を選択する走査線駆動回路と、前記画素階調値を補正する信号処理回路と、を備え、第１走査線の選択期間の後半期間と第２走査線の選択期間の前半期間とが重複しており、前記信号処理回路は、前記第１走査線に接続されるｍ列目（ｍは自然数）の画素の画素階調値と、ｍ列目に並ぶ画素の平均階調値との差分値が所定値よりも大きい場合に、前記第２走査線に接続されるｍ列目の画素の画素階調値を補正する。

【図面の簡単な説明】

【0008】

【図1】図１は、実施形態１に係る表示装置の一例を表す斜視図である。

【図2】図２は、実施形態１に係る表示装置の概略構成の一例を示すブロック図である。

【図3】図３は、フィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。

【図4】図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。

【図5】図５は、図１の表示装置の断面の一例を示す断面図である。

【図6】図６は、図１の表示装置の平面を示す平面図である。

【図7】図７は、図５の液晶層部分を拡大した拡大断面図である。

【図8】図８は、液晶層において非散乱状態を説明するための断面図である。

【図9】図９は、液晶層において散乱状態を説明するための断面図である。

【図10】図１０は、画素の概略構成を示す平面図である。

【図11】図１１は、比較例に係る走査線駆動例を示すタイミングチャートである。

【図12】図１２は、実施形態１に係る走査線駆動例を示すタイミングチャートである。

【図13】図１３は、図１２に示す走査線駆動例における画素電極の電圧変化を示す概念図である。

【図14】図１４は、図１２に示す走査線駆動例におけるゴーストの発生例を示す画像イメージである。

【図15】図１５は、実施形態１に係る表示装置における画素階調値補正処理の一例を示すフローチャートである。

【図16】図１６は、図１２に示す走査線駆動例において画素階調値補正処理を適用した場合の画素電極の電圧変化を示す概念図である。

【図17】図１７は、図１２に示す走査線駆動例において画素階調値補正処理を適用した場合の画像イメージである。

【図18】図１８は、実施形態２に係る表示装置の概略構成の一例を示すブロック図である。

【図19】図１９は、実施形態２に係る走査線駆動例を示すタイミングチャートである。

【図20】図２０は、図１９に示す走査線駆動例における画素電極の電圧変化を示す概念図である。

【図21】図２１は、図１９に示す走査線駆動例におけるゴーストの発生例を示す画像イメージである。

【図22】図２２は、図１９に示す走査線駆動例において画素階調値補正処理を適用した場合の画素電極の電圧変化を示す概念図である。

【図23】図２３は、図１９に示す走査線駆動例において画素階調値補正処理を適用した場合の画像イメージである。

【発明を実施するための形態】

【0009】

本開示を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

【0010】

（実施形態１）
図１は、実施形態１に係る表示装置の一例を表す斜視図である。図２は、実施形態１に係る表示装置の概略構成の一例を示すブロック図である。図３は、フィールドシーケンシャル方式において、光源が発光するタイミングを説明するタイミングチャートである。

【0011】

図１に示すように、表示装置１は、表示パネル２と、光源３と、駆動回路４とを有する。ここで、表示パネル２の平面の一方向が第１方向ＰＸとされ、第１方向ＰＸと直交する方向が第２方向ＰＹとされ、ＰＸ－ＰＹ平面に直交する方向が第３方向ＰＺとされている。

【0012】

表示パネル２は、アレイ基板１０と、対向基板２０と、液晶層５０（図５参照）とを備えている。対向基板２０は、アレイ基板１０の表面に垂直な方向（図１に示すＰＺ方向）に対向する。液晶層５０（図５参照）は、アレイ基板１０と、対向基板２０と、封止部１８とで、後述する高分子分散型液晶ＬＣが封止されている。

【0013】

図１に示すように、表示パネル２において、画像を表示可能な表示領域ＡＡと、表示領域ＡＡの外側の周辺領域ＦＲと、がある。表示領域ＡＡには、複数の画素Ｐｉｘがマトリクス状に配置されている。なお、本開示において、行とは、一方向（第１方向ＰＸ）に配列されるＭ個の画素Ｐｉｘを有する画素行をいう。また、列とは、行が配列される方向と直交する方向（第２方向ＰＹ）に配列されるＮ個の画素Ｐｉｘを有する画素列をいう。そして、ＭとＮとの値は、垂直方向の表示解像度と水平方向の表示解像度に応じて定まる。また、複数の走査線ＧＬが行毎に配線され、複数の信号線ＳＬが列毎に配線されている。

【0014】

光源３は、複数の発光部３１を備えている。図２に示すように、光源制御部３２は、駆動回路４に含まれる。なお、発光部３１及び光源制御部３２は、駆動回路４の回路とは別の回路にしてもよい。発光部３１と、光源制御部３２とは、アレイ基板１０内の配線で電気的に接続されている。また、発光部３１及び光源制御回路３２は、表示パネル２と別部材によって設けられる場合、光源制御回路３２は駆動回路４とは独立して制御されるものであってもよい。

【0015】

図１に示すように、駆動回路４は、アレイ基板１０の表面に固定されている。図２に示すように、駆動回路４は、信号処理回路４１、画素制御回路４２、第１ゲート駆動回路（第１走査線駆動回路）４３＿１、第２ゲート駆動回路（第２走査線駆動回路）４３＿２、ソース駆動回路（信号線駆動回路）４４及び共通電位駆動回路４５を備えている。アレイ基板１０は、対向基板２０よりもＸＹ平面の面積が大きく、対向基板２０から露出したアレイ基板１０の張り出し部分に、駆動回路４が設けられる。

【0016】

信号処理回路４１には、外部の上位制御部９の画像出力部９１から、フレキシブル基板９２を介して、入力信号（ＲＧＢ信号など）ＶＳが入力される。

【0017】

信号処理回路４１は、入力信号解析部４１１と、記憶部４１２と、信号調整部４１３とを備える。

【0018】

入力信号解析部４１１は、外部から入力された第１入力信号ＶＳに基づいて第２入力信号ＶＣＳを生成する。

【0019】

第１入力信号ＶＳは、例えば、１８ｂｉｔ（ＲＧＢ各６ｂｉｔ）や２４ｂｉｔ（ＲＧＢ各８ｂｉｔ）のパラレルＲＧＢ信号である。第１入力信号ＶＳは、ＲＧＢ信号の色数に関する色深度情報を含む信号である。第１入力信号ＶＳは、既知のデータフォーマットで外部の上位制御部９から送信される。

【0020】

第２入力信号ＶＣＳは、表示パネル２の各画素Ｐｉｘにどのような階調値を与えるかを定める信号である。言い換えると、第２入力信号ＶＣＳは、各画素Ｐｉｘの階調値に関する階調情報を含む信号である。

【0021】

信号調整部４１３は、第２入力信号ＶＣＳから第３入力信号ＶＣＳＡを生成する。信号調整部４１３は、第３入力信号ＶＣＳＡを画素制御回路４２へ送出し、光源制御信号ＬＣＳＡを光源制御部３２へ送出する。光源制御信号ＬＣＳＡは、例えば、画素Ｐｉｘへの入力階調値に応じて設定される発光部３１の光量の情報を含む信号である。例えば、暗い画像が表示される場合、発光部３１の光量は小さく設定される。明るい画像が表示される場合、発光部３１の光量は大きく設定される。また、発光部３１の光量を一定とし、後述する液晶の散乱度を、例えば垂直駆動信号ＶＤＳの諧調信号、すなわち画素電極ＰＥにかかる画素電圧により制御するものであってもよい。

【0022】

記憶部４１２は、第１入力信号ＶＳ及び第２入力信号ＶＣＳを一時記憶するバッファメモリである。

【0023】

本実施形態において、信号調整部４１３は、記憶部４１２に一時記憶された第２入力信号ＶＣＳを読み出し、所定の画像処理を行う。具体的に、信号調整部４１３は、第２入力信号ＶＣＳを、例えば後段の表示パネル２において表示可能なフォーマットに変更する。また、信号調整部４１３は、第１ゲート駆動回路４３＿１及び第２ゲート駆動回路４３＿２における走査線ＧＬの選択順序に応じた処理を実行する。本実施形態において、信号調整部４１３は、例えば、走査線ＧＬの選択順序に応じて、画素データの入れ替えや画素階調値の補正処理を実行する。本実施形態における画階調素値の補正処理については後述する。

【0024】

そして、画素制御回路４２は、第３入力信号ＶＣＳＡに基づいて水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとを生成する。本実施形態では、フィールドシーケンシャル方式で駆動されるので、水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとが発光部３１が発光可能な色毎に生成される。

【0025】

本実施形態において、表示パネル２はアクティブマトリクス型パネルである。このため、平面視で第２方向ＰＹに延在する信号（ソース）線ＳＬ及び第１方向ＰＸに延在する走査（ゲート）線ＧＬを有し、信号線ＳＬ（ＳＬｏｄｄ，ＳＬｅｖｅｎ）と走査線ＧＬとの交差部にスイッチング素子Ｔｒを有する。表示領域ＡＡ内の各画素Ｐｉｘは、それぞれスイッチング素子Ｔｒが設けられている。

【0026】

第１ゲート駆動回路４３＿１及び第２ゲート駆動回路４３＿２は、水平駆動信号ＨＤＳに基づき、１垂直走査期間（１Ｖ）内に表示パネル２の走査線ＧＬを順次選択する。

【0027】

本実施形態において、表示領域ＡＡは、列方向（第２方向ＰＹ）に２つの第１分割領域ＰＡＡ１及び第２分割領域ＰＡＡ２に分割されている。第１分割領域ＰＡＡ１及び第２分割領域ＰＡＡ２において、列方向（第２方向ＰＹ）に並ぶ画素Ｐｉｘの数は、Ｎ／２とされる。すなわち、列方向（第２方向ＰＹ）にＮ個の画素Ｐｉｘが並ぶ表示領域ＡＡが２等分されている。第１ゲート駆動回路４３＿１は、第１分割領域ＰＡＡ１に対応して設けられている。第２ゲート駆動回路４３＿２は、第２分割領域ＰＡＡ２に対応して設けられている。すなわち、第１分割領域ＰＡＡ１の走査線ＧＬ（１），ＧＬ（２）,・・・，ＧＬ（Ｎ／２）は、第１ゲート駆動回路４３＿１によって選択され、第２分割領域ＰＡＡ２の走査線ＧＬ（Ｎ／２＋１），ＧＬ（Ｎ／２＋２）,・・・，ＧＬ（Ｎ）は、第２ゲート駆動回路４３＿２によって選択される。

【0028】

ソース駆動回路４４は、垂直駆動信号ＶＤＳに基づき、１水平走査期間（１Ｈ）内に表示パネル２の各信号線ＳＬｏｄｄ，ＳＬｅｖｅｎに各画素Ｐｉｘの出力階調値に応じた階調信号を供給する。本実施形態において、信号線ＳＬｏｄｄは、奇数行の画素Ｐｉｘに接続され、信号線ＳＬｅｖｅｎは、偶数行の画素Ｐｉｘに接続されている。

【0029】

なお、信号処理回路４１の構成は一例であって、上述した構成に限定されない。例えば、１つのゲート駆動回路で表示領域ＡＡの走査線ＧＬを選択する態様であっても良い。

【0030】

各画素Ｐｉｘに設けられるスイッチング素子Ｔｒとして薄膜トランジスタが用いられる。薄膜トランジスタの例としては、ボトムゲート型トランジスタ又はトップゲート型トランジスタを用いてもよい。スイッチング素子Ｔｒとして、シングルゲート薄膜トランジスタを例示するが、ダブルゲートトランジスタでもよい。スイッチング素子Ｔｒのソース電極及びドレイン電極のうち一方は信号線ＳＬに接続され、ゲート電極は走査線ＧＬに接続され、ソース電極及びドレイン電極のうち他方は、後述する高分子分散型液晶ＬＣの容量の一端に接続されている。高分子分散型液晶ＬＣの容量は、一端がスイッチング素子Ｔｒに画素電極ＰＥを介して接続され、他端が共通電極ＣＥを介してコモン電位配線ＣＯＭＬに接続されている。また、画素電極ＰＥと、コモン電位配線ＣＯＭＬに電気的に接続されている保持容量電極ＩＯとの間には、保持容量ＨＣが生じる。なお、コモン電位配線ＣＯＭＬは、共通電位駆動回路４５より供給される。

【0031】

発光部３１は、第１色（例えば、赤色）の発光体３３Ｒと、第２色（例えば、緑色）の発光体３３Ｇと、第３色（例えば、青色）の発光体３３Ｂを備えている。光源制御部３２は、光源制御信号ＬＣＳＡに基づいて、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂのそれぞれを時分割で発光するように制御する。このように、第１色の発光体３３Ｒ、第２色の発光体３３Ｇ及び第３色の発光体３３Ｂは、フィールドシーケンシャル方式で駆動される。

【0032】

図３に示すＲ＿Ｆｉｅｌｄ期間において、第１色の発光期間ＲＯＮで第１色の発光体３３Ｒが発光するとともに、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第１色の発光期間ＲＯＮにおいて第１色のみ点灯している。

【0033】

次に、Ｇ＿Ｆｉｅｌｄ期間において、第２色の発光期間ＧＯＮで第２色の発光体３３Ｇが発光するとともに、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第２色の発光期間ＧＯＮにおいて第２色のみ点灯している。

【0034】

さらに、Ｂ＿Ｆｉｅｌｄ期間において、第３色の発光期間ＢＯＮで第３色の発光体３３Ｂが発光するとともに、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘが光を散乱させて表示する。表示パネル２全体では、１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、第３色の発光期間ＢＯＮにおいて第３色のみ点灯している。

【0035】

人間の眼には、時間的な分解能の制限があり、残像が発生するので、１フレーム（１Ｆｒａｍｅ）期間に３色の合成された画像が認識される。フィールドシーケンシャル方式では、カラーフィルタを不要とすることができ、カラーフィルタでの吸収ロスが低減するので、高い透過率が実現できる。カラーフィルタ方式では、第１色、第２色、第３色毎に画素Ｐｉｘを分割したサブピクセルで一画素を作るのに対し、フィールドシーケンシャル方式では、このようなサブピクセル分割をしなくてもよい。なお、第４サブフレームをさらに有し、第１色、第２色及び第３色とは異なる第４色を発光するようにしてもよい。

【0036】

図４は、画素電極への印加電圧と画素の散乱状態との関係を示す説明図である。図５は、図１の表示装置の断面の一例を示す断面図である。図６は、図１の表示装置の平面を示す平面図である。図５は、図６のＶ－Ｖ’断面である。図７は、図５の液晶層部分を拡大した拡大断面図である。図８は、液晶層において非散乱状態を説明するための断面図である。図９は、液晶層において散乱状態を説明するための断面図である。

【0037】

１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ内に選択された画素Ｐｉｘに、上述した各信号線ＳＬに各画素Ｐｉｘの出力階調値に応じた階調信号が供給されていれば、階調信号に応じて画素電極ＰＥへの印加電圧が変わる。画素電極ＰＥへの印加電圧が変わると、画素電極ＰＥと、共通電極ＣＥとの間の電圧が変化する。そして、図４に示すように、画素電極ＰＥへの印加電圧に応じて、画素Ｐｉｘ毎の液晶層５０の散乱状態が制御され、画素Ｐｉｘ内の散乱割合が変化する。

【0038】

図４に示すように、画素電極ＰＥへの印加電圧が飽和電圧Ｖｓａｔ以上となると、画素Ｐｉｘ内の散乱割合の変化が小さくなる。そこで、駆動回路４は、飽和電圧Ｖｓａｔよりも低い電圧範囲Ｖｄｒにおいて、垂直駆動信号ＶＤＳに応じた画素電極ＰＥへの印加電圧を変化させる。

【0039】

図５及び図６に示すように、アレイ基板１０は、第１主面１０Ａ、第２主面１０Ｂ、第１側面１０Ｃ、第２側面１０Ｄ、第３側面１０Ｅ及び第４側面１０Ｆを備える。第１主面１０Ａと第２主面１０Ｂとは、平行な平面である。また、第１側面１０Ｃと第２側面１０Ｄとは、平行な平面である。第３側面１０Ｅと第４側面１０Ｆとは、平行な平面である。

【0040】

図５及び図６に示すように、対向基板２０は、第１主面２０Ａ、第２主面２０Ｂ、第１側面２０Ｃ、第２側面２０Ｄ、第３側面２０Ｅ及び第４側面２０Ｆを備える。第１主面２０Ａと第２主面２０Ｂとは、平行な平面である。第１側面２０Ｃと第２側面２０Ｄとは、平行な平面である。第３側面２０Ｅと第４側面２０Ｆとは、平行な平面である。

【0041】

図５及び図６に示すように、光源３は、対向基板２０の第２側面２０Ｄに対向する。光源３は、サイド光源と呼ばれることもある。図５に示すように、光源３は、対向基板２０の第２側面２０Ｄへ光源光Ｌを照射する。光源３と対向する対向基板２０の第２側面２０Ｄは、光入射面となる。また、図示しないが、対向基板２０の第１主面２０Ａにカバーガラスを設け、カバーガラスの側面に対向するように光源３を配置させる構造であってもよく、この場合は、カバーガラスの光源と向かい合う側面が光入光面となる。カバーガラスも対向基板２０同様に、アレイ基板１０に対向する基板である。

【0042】

図５に示すように、光源３から照射された光源光Ｌは、アレイ基板１０の第１主面１０Ａ及び対向基板２０の第１主面２０Ａで反射しながら、第２側面２０Ｄから遠ざかる方向（第２方向ＰＹ）に伝播する。アレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部へ光源光Ｌが向かうと、屈折率の大きな媒質から屈折率の小さな媒質へ進むことになるので、光源光Ｌがアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａへ入射する入射角が臨界角よりも大きければ、光源光Ｌがアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａで全反射する。

【0043】

図５に示すように、アレイ基板１０及び対向基板２０の内部を伝播した光源光Ｌは、散乱状態となっている液晶がある画素Ｐｉｘで散乱され、散乱光の入射角が臨界角よりも小さな角度となって、放射光６８、６８Ａがそれぞれ対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａから外部に放射される。対向基板２０の第１主面２０Ａ、アレイ基板１０の第１主面１０Ａからそれぞれ外部に放射された放射光６８、６８Ａは、観察者に観察される。以下、図７から図９を用いて、散乱状態となっている高分子分散型液晶と、非散乱状態の高分子分散型液晶とについて説明する。

【0044】

図７に示すように、アレイ基板１０には、第１配向膜ＡＬ１が設けられている。対向基板２０には、第２配向膜ＡＬ２が設けられている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向膜である。

【0045】

液晶とモノマーを含む溶液がアレイ基板１０と対向基板２０との間に封入されている。次に、モノマー及び液晶を第１配向膜ＡＬ１及び第２配向膜ＡＬ２によって配向させた状態で、紫外線又は熱によってモノマーを重合させ、バルク５１を形成する。これにより、網目状に形成された高分子のネットワークの隙間に液晶が分散されたリバースモードの高分子分散型液晶ＬＣを有する液晶層５０が形成される。一例として第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向方向は、第１方向ＰＸに平行である。

【0046】

このように、高分子分散型液晶ＬＣは、高分子によって形成されたバルク５１と、バルク５１内に分散された複数の微粒子５２と、を有する。微粒子５２は、液晶によって形成されている。バルク５１及び微粒子５２は、それぞれ光学異方性を有している。

【0047】

微粒子５２に含まれる液晶の配向は、画素電極ＰＥと共通電極ＣＥとの間の電圧差によって制御される。画素電極ＰＥへの印加電圧により、液晶の配向が変化する。液晶の配向が変化することにより、画素Ｐｉｘを通過する光の散乱の度合いが変化する。

【0048】

例えば、図８に示すように、画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、バルク５１の光軸Ａｘ１と微粒子５２の光軸Ａｘ２の向きは互いに等しい。微粒子５２の光軸Ａｘ２は、液晶層５０のＰＺ方向と平行である。バルク５１の光軸Ａｘ１は、電圧の有無に関わらず、液晶層５０のＰＺ方向と平行である。

【0049】

バルク５１と微粒子５２の常光屈折率は互いに等しい。画素電極ＰＥと共通電極ＣＥとの間に電圧が印加されていない状態では、あらゆる方向においてバルク５１と微粒子５２との間の屈折率差がゼロになる。液晶層５０は、光源光Ｌを散乱しない非散乱状態となる。光源光Ｌは、アレイ基板１０の第１主面１０Ａ及び対向基板２０の第１主面２０Ａで反射しながら、光源３（発光部３１）から遠ざかる方向に伝播する。液晶層５０が光源光Ｌを散乱しない非散乱状態であると、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。

【0050】

図９に示すように、電圧が印加された画素電極ＰＥと共通電極ＣＥとの間では、微粒子５２の光軸Ａｘ２は、画素電極ＰＥと共通電極ＣＥとの間に発生する電界によって傾くことになる。バルク５１の光軸Ａｘ１は、電界によって変化しないため、バルク５１の光軸Ａｘ１と微粒子５２の光軸Ａｘ２の向きは互いに異なる。電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて、光源光Ｌが散乱される。上述したように散乱された光源光Ｌの一部がアレイ基板１０の第１主面１０Ａ又は対向基板２０の第１主面２０Ａから外部に放射された光は、観察者に観察される。

【0051】

電圧が印加されていない画素電極ＰＥがある画素Ｐｉｘでは、アレイ基板１０の第１主面１０Ａから対向基板２０の第１主面２０Ａ側の背景が視認され、対向基板２０の第１主面２０Ａからアレイ基板１０の第１主面１０Ａ側の背景が視認される。そして、本実施形態の表示装置１は、画像出力部９１から第１入力信号ＶＳが入力されると、画像が表示される画素Ｐｉｘの画素電極ＰＥに電圧が印加され、第３入力信号ＶＣＳＡに基づく画像が背景とともに視認される。このように、高分子分散型液晶が散乱状態にあるとき、表示領域において画像が表示される。

【0052】

電圧が印加された画素電極ＰＥがある画素Ｐｉｘにおいて光源光Ｌが散乱されて外部に放射された光によって表示された画像は、背景に重なり、表示されることになる。換言すると、本実施形態の表示装置１は、放射光６８又は放射光６８Ａと、背景との組み合わせにより、画像を背景に重ね合わせて表示する。

【0053】

図１０は、画素の概略構成を示す平面図である。図１０に示すように、画素Ｐｉｘには、スイッチング素子Ｔｒ（Ｔｒ１，Ｔｒ２）が設けられている。本実施形態において、スイッチング素子Ｔｒ（Ｔｒ１，Ｔｒ２）は、ボトムゲート型の薄膜トランジスタである。

【0054】

平面視において、信号線ＳＬ、走査線ＧＬ及びスイッチング素子Ｔｒに重なる領域に金属層ＴＭが設けられている。これにより、金属層ＴＭは、格子状となり、金属層ＴＭで囲まれた開口部ＡＰができる。

【0055】

本実施形態において、画素Ｐｉｘの構成は、図１０に示すように、隣り合う画素Ｐｉｘの間に２つの信号線ＳＬがある。一方の信号線ＳＬは、１つ置きの画素Ｐｉｘの走査線ＧＬとの交差部分にあるスイッチング素子Ｔｒ１と電気的に接続される。他方の信号線ＳＬは、スイッチング素子Ｔｒ１がある画素Ｐｉｘを除いて１つ置きの画素Ｐｉｘの走査線ＧＬとの交差部分にあるスイッチング素子Ｔｒ２と電気的に接続される。

【0056】

これにより、第１ゲート駆動回路４３＿１及び第２ゲート駆動回路４３＿２は、隣り合う２つの走査線ＧＬを同時に選択することができる。その結果、図３に示す１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎが短くなる。各１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎが短くなると、各１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎの後にある第１色の発光期間ＲＯＮ、第２色の発光期間ＧＯＮ及び第３色の発光期間ＢＯＮを相対的に長くすることができる。

【0057】

図１１は、比較例に係る走査線駆動例を示すタイミングチャートである。図１１では、１Ｆｉｅｌｄ期間における１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ及び発光期間ＲＯＮ，ＧＯＮ，ＢＯＮを示している。

【0058】

比較例に係る走査線駆動例では、図１１に示すように、２水平走査期間（２Ｈ）において、順次、隣り合う２つの走査線ＧＬが同時に選択される。これにより、１Ｆｉｅｌｄ期間内の発光期間ＲＯＮ，ＧＯＮ，ＢＯＮを相対的に長くすることができる。以下、第１ゲート駆動回路４３＿１又は第２ゲート駆動回路４３＿２によって選択されている期間を「ゲートオン期間」とも称する。

【0059】

図１２は、実施形態１に係る走査線駆動例を示すタイミングチャートである。図１２では、図１１と同様に、１Ｆｉｅｌｄ期間における１垂直走査期間（１Ｖ）ＧａｔｅＳｃａｎ及び発光期間ＲＯＮ，ＧＯＮ，ＢＯＮを示している。

【0060】

図１２に示す本実施形態に係る走査線駆動例では、図１１に示す比較例に係る走査線駆動例と同様に、２水平走査期間（２Ｈ）において、隣り合う２つの走査線ＧＬが同時に選択される。さらに、図１２に示す本実施形態に係る走査線駆動例では、第１ゲート駆動回路４３＿１によって選択される走査線ＧＬと、第２ゲート駆動回路４３＿２によって選択される走査線ＧＬとで、ゲートオン期間がオーバーラップ（重複）する期間（以下、「オーバーラップ期間」とも称する）を設けている。

【0061】

具体的には、第１ゲート駆動回路４３＿１によって同時に選択される第１分割領域ＰＡＡ１内の走査線ＧＬ（１），ＧＬ（２）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、第２ゲート駆動回路４３＿２によって同時に選択される第２分割領域ＰＡＡ２内の走査線ＧＬ（Ｎ／２＋１），ＧＬ（Ｎ／２＋２）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。また、第２ゲート駆動回路４３＿２によって同時に選択される第２分割領域ＰＡＡ２内の走査線ＧＬ（Ｎ／２＋１），ＧＬ（Ｎ／２＋２）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、第１ゲート駆動回路４３＿１によって同時に選択される第１分割領域ＰＡＡ１内の走査線ＧＬ（３），ＧＬ（４）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。また、第１ゲート駆動回路４３＿１によって同時に選択される第１分割領域ＰＡＡ１内の走査線ＧＬ（３），ＧＬ（４）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、第２ゲート駆動回路４３＿２によって同時に選択される第２分割領域ＰＡＡ２内の走査線ＧＬ（Ｎ／２＋３），ＧＬ（Ｎ／２＋４）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。また、第１ゲート駆動回路４３＿１によって同時に選択される第１分割領域ＰＡＡ１内の走査線ＧＬ（Ｎ／２－１），ＧＬ（Ｎ／２）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、第２ゲート駆動回路４３＿２によって同時に選択される第２分割領域ＰＡＡ２内の走査線ＧＬ（Ｎ－１），ＧＬ（Ｎ／２＋４）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。

【0062】

このように、複数の走査線ＧＬのゲートオン期間をオーバーラップさせるオーバーラップ期間を設けることで、図１１に示す比較例に係る走査線駆動例よりもさらに１Ｆｉｅｌｄ期間内の発光期間ＲＯＮ，ＧＯＮ，ＢＯＮを相対的に長くすることができる。以下、複数の走査線ＧＬのゲートオン期間をオーバーラップさせて駆動する走査線駆動方式を、「ゲートオーバーラップ駆動」とも称する。

【0063】

図１３は、図１２に示す走査線駆動例における画素電極の電圧変化を示す概念図である。図１４は、図１２に示す走査線駆動例におけるゴーストの発生例を示す画像イメージである。

【0064】

図１３では、ｍ列目（ｍは、１からＭの自然数）の画素Ｐｉｘに供給する階調信号ＳＩＧ（ｍ，ｎ）を例示している。また、図１３では、各画素Ｐｉｘ（ｍ，ｎ）（ｎは、１からＮの自然数）の画素電極ＰＥの電圧変化を、図１２に示す各走査線ＧＬの選択順に例示している。また、図１３に示す破線は、各走査線ＧＬ（ｎ）のゲートオン期間において各画素Ｐｉｘ（ｍ，ｎ）に書き込まれる画素階調値によって生じる画素電極ＰＥの電圧変化の理想値を示している。

【0065】

図１４では、階調信号ＳＩＧ（ｍ，ｎ）は、ビット深度が８ビット、すなわち画素階調値として「０」から「２５５」まで取り得る２５６階調である例を示している。また、図１４に示す走査線駆動例において、ｐ＋３行目の画素Ｐｉｘ（ｍ，ｐ＋３）（ｐは、自然数）、及びＮ／２＋ｐ＋５行目の画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋５）に対応する画素階調値は「２５５」、ｐ＋５行目の画素Ｐｉｘ（ｍ，ｐ＋５）に対応する画素階調値は「６３」、それ以外の画素Ｐｉｘ（ｍ，ｎ）に対応する画素階調値は「１２７」である。

【0066】

図１３では、第２ゲート駆動回路４３＿２によって選択される走査線ＧＬ（Ｎ／２＋ｐ＋３）のゲートオン期間において、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値は、ゲートオン期間の後半の１水平走査期間（１Ｈ）に設定される、本来の画素階調値「１２７」に対し、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値「２５５」によって、相対的に高電圧で駆動されることになる。これにより、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の液晶分子が本来の画素階調値「１２７」よりも高い電圧でチャージされる。

【0067】

その後のゲートオン期間の後半の１水平走査期間（１Ｈ）において、本来の画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値「１２７」によって相対的に低電圧で駆動されるが、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値「２５５」によって画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の液晶分子にチャージされた電荷が十分に放電されない場合がある。図１３では、本来の画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値「１２７」よりも大きい、画素階調値「１９６」相当の電位となった例を示している。

【0068】

その結果として、図１４に示すように、表示領域ＡＡ内の第２分割領域ＰＡＡ２の画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）に対応する位置において、本来の入力信号には存在しない、いわゆるゴーストが視認される場合がある。

【0069】

また、図１３では、第１ゲート駆動回路４３＿１によって選択される走査線ＧＬ（７）のゲートオン期間において、画素Ｐｉｘ（ｍ，ｐ＋７）は、ゲートオン期間の後半の１水平走査期間（１Ｈ）に設定される、本来の画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値「１２７」に対し、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋５）の画素階調値「２５５」によって、相対的に高電圧で駆動されることになる。これにより、画素Ｐｉｘ（ｍ，ｐ＋７）の液晶分子が本来の画素階調値「１２７」よりも高い電圧でチャージされる。

【0070】

その後のゲートオン期間の後半の１水平走査期間（１Ｈ）において、本来の画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値「１２７」によって相対的に低電圧で駆動されるが、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，ｐ＋５）の画素階調値である「２５５」によって画素Ｐｉｘ（ｍ，ｐ＋７）の液晶分子にチャージされた電荷が十分に放電されない場合がある。図１３では、本来の画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値「１２７」よりも大きい、画素階調値「１９６」相当の電位となった例を示している。

【0071】

その結果として、図１４に示すように、表示領域ＡＡ内の第１分割領域ＰＡＡ１の画素Ｐｉｘ（ｍ，７）に対応する位置においてゴーストが視認される場合がある。

【0072】

以下、ゲートオーバーラップ駆動を行う実施形態１に係る構成において、ゲートオン期間の前半の１水平走査期間（１Ｈ）において高電圧駆動を行うことに起因するゴーストを低減可能な手法について、図１５を参照して説明する。

【0073】

図１５は、実施形態１に係る表示装置における画素階調値補正処理の一例を示すフローチャートである。本実施形態において、図１５に示す画素階調値補正処理は、１フレームごとに、信号処理回路４１において実行される。

【0074】

信号処理回路４１の信号調整部４１３は、記憶部４１２から第１入力信号ＶＳの色深度情報を読み出し（ステップＳ１０１）、第１入力信号ＶＳの色深度が所定の色深度（ここでは、６ｂｉｔ）以下であるか否か（色深度≦６ｂｉｔ）を判定する（ステップＳ１０２）。第１入力信号ＶＳの色深度が所定の色深度（例えば、６ｂｉｔ）よりも大きい場合（ステップＳ１０２；Ｎｏ）、第２入力信号ＶＣＳに対して色深度変換処理を実行し（ステップＳ１０３ｂ）、画素階調値補正処理を終了する。

【0075】

例えば風景画像等のような各画素Ｐｉｘの画素階調値に法則性（規則性）がない自然画では、上述したようなゴーストが視認され難い。本開示では、第１入力信号ＶＳの色深度が所定の色深度（ここでは、６ｂｉｔ）よりも大きい場合には（ステップＳ１０２；Ｎｏ）、画像が自然画であると見做し、ステップＳ１０３ａ以降の補正処理を行わない。

【0076】

第１入力信号ＶＳの色深度が所定の色深度（例えば、６ｂｉｔ）よりも小さい場合（ステップＳ１０２；Ｙｅｓ）、第２入力信号ＶＣＳに対して色深度変換処理（ここでは、８ｂｉｔ）を実行する（ステップＳ１０３ａ）。

【0077】

信号調整部４１３は、画素階調値補正対象とする列ｍの値を初期化し（ステップＳ１０４）、画素階調値補正対象列ｍをインクリメントして（ステップＳ１０５）、当該画素階調値補正対象列ｍの画素Ｐｉｘ（ｍ，ｎ）の画素階調値Ｐｉｘ（ｍ，１）～Ｐｉｘ（ｍ，Ｎ）を読み出し（ステップＳ１０６）、当該画素階調値Ｐｉｘ（ｍ，１）～Ｐｉｘ（ｍ，Ｎ）の平均階調値Ｐａｖｅ（ｍ）を算出する（ステップＳ１０７）。平均階調値Ｐａｖｅ（ｍ）は、例えば下記（１）式により算出される。

【0078】

Ｐａｖｅ（ｍ）＝｛Ｐ（ｍ，１）＋Ｐ（ｍ，２）＋・・・＋Ｐ（ｍ，Ｎ）｝／Ｎ
・・・（１）

【0079】

信号調整部４１３は、画素階調値補正対象とする行をｎ＋１として、行ｎの値を初期化する（ステップＳ１０８）。

【0080】

続いて、信号調整部４１３は、ｎ＜Ｎであるか否かを判定し（ステップＳ１０９）、ｎ＜Ｎであれば（ステップＳ１０９；Ｙｅｓ）、行ｎの値をインクリメントして（ステップＳ１１０）、画素Ｐｉｘ（ｍ，ｎ）の画素階調値Ｐ（ｍ，ｎ）を読み出し（ステップＳ１１１）、画素階調値Ｐ（ｍ，ｎ）と平均階調値Ｐａｖｅ（ｍ）との差分値が所定値（ここでは、階調信号ＳＩＧ（ｍ，ｎ）の最大階調における階調数「２５６」の１／４）を超えたか否かを判定する（ステップＳ１１２）。ステップＳ１１２の処理における判定式は、下記（２）式で表せる。

【0081】

Ｐ（ｍ，ｎ）－Ｐａｖｅ（ｍ）＞２５６／４・・・（２）

【0082】

画素階調値Ｐ（ｍ，ｎ）と平均階調値Ｐａｖｅ（ｍ）との差分値が所定値（ここでは、２５６／４＝６４）以下である場合（ステップＳ１１２；Ｎｏ）、信号調整部４１３は、ｍ＝Ｍであるか否かを判定し（ステップＳ１１５）、ｍ＜Ｍであれば（ステップＳ１１５；Ｎｏ）、ステップＳ１０９の処理に戻る。

【0083】

画素階調値Ｐ（ｍ，ｎ）と平均階調値Ｐａｖｅ（ｍ）との差分値が所定値（ここでは、２５６／４＝６４）を超えた場合（ステップＳ１１２；Ｙｅｓ）、信号調整部４１３は、画素階調値Ｐ（ｍ，ｎ）を平均階調Ｐａｖｅに基づいて補正した値を、画素階調値補正対象画素Ｐｉｘ（ｍ，ｎ＋１）の画素階調値Ｐ（ｍ，ｎ＋１）として算出し（ステップＳ１１３）、記憶部４１２に一時記憶された画素階調値Ｐ（ｍ，ｎ＋１）を更新する（ステップＳ１１４）。画素階調値補正対象画素Ｐｉｘ（ｍ，ｎ＋１）の画素階調値Ｐ（ｍ，ｎ＋１）は、例えば下記（３）式により算出される。

【0084】

Ｐ（ｍ，ｎ＋１）＝Ｐ（ｍ，ｎ＋１）－｛Ｐ（ｍ，ｎ）－Ｐａｖｅ（ｍ）｝／２
・・・（３）

【0085】

ステップＳ１１５の処理においてｍ＜Ｍであり（ステップＳ１１５；Ｎｏ）、且つ、ステップＳ１０９の処理においてｎ＝Ｎである場合（ステップＳ１０９；Ｎｏ）、ステップＳ１０５以降の処理を繰り返し実行する。

【0086】

ステップＳ１１５の処理においてｍ＝Ｍとなると（ステップＳ１１５；Ｙｅｓ）、信号調整部４１３は、全てのＦｉｅｌｄ、すなわち、Ｒ＿Ｆｉｅｌｄ、Ｇ＿Ｆｉｅｌｄ、Ｂ＿ＦｉｅｌｄにおいてステップＳ１０４～Ｓ１１５の処理が終了したか否かを判定する（ステップＳ１１６）。未処理のＦｉｅｌｄがある場合（ステップＳ１１６；Ｙｅｓ）、画素階調値補正処理対象Ｆｉｅｌｄを更新して（ステップＳ１１７）、ステップＳ１０４～Ｓ１１５の処理を繰り返し実行する。

【0087】

未処理のＦｉｅｌｄがない場合（ステップＳ１１６；Ｎｏ）、すなわち、Ｒ＿Ｆｉｅｌｄ、Ｇ＿Ｆｉｅｌｄ、Ｂ＿ＦｉｅｌｄにおいてステップＳ１０４～Ｓ１１５の処理が終了すると、画素階調値補正処理を終了する。

【0088】

図１６は、図１２に示す走査線駆動例において画素階調値補正処理を適用した場合の画素電極の電圧変化を示す概念図である。図１７は、図１２に示す走査線駆動例において画素階調値補正処理を適用した場合の画像イメージである。図１６及び図１７は、それぞれ図１３及び図１４に対応している。

【0089】

上述した画素階調値補正処理により、平均階調値Ｐａｖｅ（ｍ）は、上記（１）式を変形した下記（４）式で表せる。

【0090】

Ｐａｖｅ（ｍ）＝｛１２７×（Ｎ－３）＋２５５×２＋６３×１｝／Ｎ・・・（４）

【0091】

上記（４）式において、例えばＮ＝４８０としたとき、平均階調値Ｐａｖｅ（ｍ）は１２７．４となる。このとき、画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値である「２５５」は、上記（２）式に示すステップＳ１１２の条件式を満たす（ステップＳ１１２；Ｙｅｓ）。このとき、画素階調値補正対象行ｎ＋１に該当する画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値Ｐ（ｍ，Ｎ／２＋ｐ＋３）は、上記（３）式により「６３．２」となる。

【0092】

信号調整部４１３は、上記（３）式による算出結果から、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値を「６３」に更新する。これにより、図１６に示すように、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の電位は、本来の画素階調値である画素階調値「１２７」相当の電位となる。

【0093】

その結果として、図１７に示すように、表示領域ＡＡ内の第２分割領域ＰＡＡ２の画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）に対応する位置で視認されるゴーストを抑制することができる。

【0094】

また、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋５）の画素階調値である「２５５」は、上記（２）式に示すステップＳ１１２の条件式を満たす（ステップＳ１１２；Ｙｅｓ）。このとき、画素階調値補正対象行ｎ＋１に該当する画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値Ｐ（ｍ，ｐ＋７）は、上記（３）式により「６３．２」となる。

【0095】

信号調整部４１３は、上記（３）式による算出結果から、画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値を「６３」に更新する。これにより、図１６に示すように、画素Ｐｉｘ（ｍ，ｐ＋７）の電位は、本来の画素Ｐｉｘ（ｍ，ｐ＋７）の画素階調値「１２７」相当の電位となる。

【0096】

その結果として、図１７に示すように、表示領域ＡＡ内の第１分割領域ＰＡＡ１の画素Ｐｉｘ（ｍ，７）に対応する位置で視認されるゴーストを抑制することができる。

【0097】

（実施形態２）
図１８は、実施形態２に係る表示装置の概略構成の一例を示すブロック図である。図１９は、実施形態２に係る走査線駆動例を示すタイミングチャートである。なお、実施形態１と同一の構成部には同一の符号を付して、詳細な説明を省略する場合がある。

【0098】

本実施形態では、表示領域ＡＡを２つの第１分割領域ＰＡＡ１及び第２分割領域ＰＡＡ２に分割し、第１分割領域ＰＡＡ１内の走査線ＧＬを選択する第１ゲート駆動回路（第１走査線駆動回路）４３＿１、及び、第２分割領域ＰＡＡ２内の走査線ＧＬを選択する第２ゲート駆動回路（第２走査線駆動回路）４３＿２を設けた実施形態１とは異なり、１つのゲート駆動回路（走査線駆動回路）４３で表示領域ＡＡ内の走査線ＧＬを選択する態様を例示している。

【0099】

また、本実施形態では、奇数行の画素Ｐｉｘに接続される信号線ＳＬｏｄｄ、及び、偶数行の画素Ｐｉｘに接続される信号線ＳＬｅｖｅｎを設けた実施形態１とは異なり、各信号線ＳＬが各行の画素Ｐｉｘに接続された態様を例示している。

【0100】

図１８に示す実施形態２に係る構成においても、実施形態１に係る構成と同様にフィールドシーケンシャル方式で駆動され、水平駆動信号ＨＤＳと垂直駆動信号ＶＤＳとが発光部３１が発光可能な色毎に生成される。

【0101】

また、本実施形態においても、実施形態１と同様のゲートオーバーラップ駆動によって、図１９に示すように、１Ｆｉｅｌｄ期間内の発光期間ＲＯＮ，ＧＯＮ，ＢＯＮを相対的に長くすることができる。具体的に、図１９に示す本実施形態に係る走査線駆動例では、走査線ＧＬ（ｐ＋１）（ｐは、自然数）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、走査線ＧＬ（ｐ＋２）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。また、走査線ＧＬ（ｐ＋２）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、走査線ＧＬ（ｐ＋３）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。また、走査線ＧＬ（ｐ＋３）のゲートオン期間の後半の１水平走査期間（１Ｈ）と、走査線ＧＬ（ｐ＋４）のゲートオン期間の前半の１水平走査期間（１Ｈ）とがオーバーラップしている。

【0102】

図２０は、図１９に示す走査線駆動例における画素電極の電圧変化を示す概念図である。図２１は、図１９に示す走査線駆動例におけるゴーストの発生例を示す画像イメージである。

【0103】

図２０では、ｍ列目の画素Ｐｉｘに供給する階調信号ＳＩＧ（ｍ，ｎ）を例示している。また、図２０では、各画素Ｐｉｘ（ｍ，ｎ）の画素電極ＰＥの電圧変化を、図１９に示す各走査線ＧＬの選択順に例示している。なお、各走査線ＧＬ（ｐ＋１），ＧＬ（ｐ＋２），ＧＬ（ｐ＋３），ＧＬ（ｐ＋４）の選択順序と、表示領域ＡＡ内における並び順序とは、必ずしも一致していなくても良い。また、図１３に示す破線は、各走査線ＧＬ（ｎ）のゲートオン期間において各画素Ｐｉｘ（ｍ，ｎ）に書き込まれる画素階調値によって生じる画素電極ＰＥの電圧変化の理想値を示している。

【0104】

図２１では、階調信号ＳＩＧ（ｍ，ｎ）は、実施形態１と同様に、ビット深度が８ビット、すなわち画素階調値として「０」から「２５５」まで取り得る２５６階調である例を示している。また、図２１に示す走査線駆動例において、ｐ＋２行目の画素Ｐｉｘ（ｍ，ｐ＋２）に対応する画素階調値は「２５５」、それ以外の画素Ｐｉｘ（ｍ，ｎ）に対応する画素階調値は「１２７」である。なお、図２１において、各走査線ＧＬ（ｐ＋１），ＧＬ（ｐ＋２），ＧＬ（ｐ＋３），ＧＬ（ｐ＋４）の選択順序と、表示領域ＡＡ内における並び順序とは、一致していない。

【0105】

図２０では、ゲート駆動回路４３によって選択される走査線ＧＬ（ｐ＋３）のゲートオン期間において、画素Ｐｉｘ（ｍ，Ｎ／２＋ｐ＋３）の画素階調値は、ゲートオン期間の後半の１水平走査期間（１Ｈ）に設定される、本来の画素階調値「１２７」に対し、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，ｐ＋２）の画素階調値「２５５」によって、相対的に高電圧で駆動されることになる。これにより、画素Ｐｉｘ（ｍ，ｐ＋３）の液晶分子が本来の画素階調値「１２７」よりも高い電圧でチャージされる。

【0106】

その後のゲートオン期間の後半の１水平走査期間（１Ｈ）において、本来の画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値「１２７」によって相対的に低電圧で駆動されるが、ゲートオン期間の前半の１水平走査期間（１Ｈ）において、画素Ｐｉｘ（ｍ，ｐ＋２）の画素階調値「２５５」によって画素Ｐｉｘ（ｍ，ｐ＋３）の液晶分子にチャージされた電荷が十分に放電されない場合がある。図２０では、本来の画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値「１２７」よりも大きい、画素階調値「１９６」相当の電位となった例を示している。

【0107】

その結果として、図２１に示すように、表示領域ＡＡ内の画素Ｐｉｘ（ｍ，ｐ＋３）に対応する位置においてゴーストが視認される場合がある。

【0108】

本実施形態においても、実施形態１において説明した画素階調値補正処理により、実施形態１と同様の効果を得ることができる。

【0109】

図２２は、図１９に示す走査線駆動例において画素階調値補正処理を適用した場合の画素電極の電圧変化を示す概念図である。図２３は、図１９に示す走査線駆動例において画素階調値補正処理を適用した場合の画像イメージである。

【0110】

具体的には、実施形態１において説明した画素階調値補正処理により、平均階調値Ｐａｖｅ（ｍ）は、実施形態１の（１）式を変形した下記（５）式で表せる。

【0111】

Ｐａｖｅ（ｍ）＝｛１２７×（Ｎ－１）＋２５５×１｝／Ｎ・・・（５）

【0112】

上記（５）式において、例えばＮ＝４８０としたとき、平均階調値Ｐａｖｅ（ｍ）は１２７．３となる。このとき、画素Ｐｉｘ（ｍ，ｐ＋２）の画素階調値である「２５５」は、実施形態１の（２）式に示す条件式（２５５－１２７．３＞２５６／４）を満たす。このとき、画素階調値補正対象行ｎ＋１に該当する画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値Ｐ（ｍ，ｐ＋３）は、実施形態１の（３）式により「６３．１」となる。

【0113】

信号調整部４１３は、実施形態１の（３）式による算出結果から、画素Ｐｉｘ（ｍ，ｐ＋３）の画素階調値を「６３」に更新する。これにより、図２２に示すように、画素Ｐｉｘ（ｍ，ｐ＋３）の電位は、本来の画素階調値である画素階調値「１２７」相当の電位となる。

【0114】

その結果として、図２３に示すように、表示領域ＡＡ内の画素Ｐｉｘ（ｍ，ｐ＋３）に対応する位置で視認されるゴーストを抑制することができる。

【0115】

以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

【符号の説明】

【0116】

１ 表示装置
２ 表示パネル
３ 光源
４ 駆動回路
９ 上位制御部
１０ アレイ基板
２０ 対向基板
３１ 発光部
４１ 信号処理回路
４２ 画素制御回路
４３ ゲート駆動回路（走査線駆動回路）
４３＿１ 第１ゲート駆動回路（第１走査線駆動回路）
４３＿２ 第２ゲート駆動回路（第２走査線駆動回路）
４４ ソース駆動回路（信号線駆動回路）
４５ 共通電位駆動回路
５０ 液晶層
ＡＰ 開口部
ＣＥ 共通電極
ＣＯＭＬ コモン電位配線
ＦＲ 周辺領域
ＧａｔｅＳｃａｎ １垂直走査期間（１Ｖ）
ＧＬ 走査線
ＧＯＮ 発光期間
ＨＣ 保持容量
ＨＤＳ 水平駆動信号
ＩＯ 保持容量電極
ＬＣ 高分子分散型液晶
ＰＥ 画素電極
Ｐｉｘ 画素
ＳＩＧ 階調信号
ＴＭ 金属層
Ｔｒ、Ｔｒ１，Ｔｒ２ スイッチング素子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】