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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023169907
(43)【公開日】2023-12-01
(54)【発明の名称】半導体記憶装置及びその制御方法
(51)【国際特許分類】
G11C 7/22 20060101AFI20231124BHJP
G06F 12/00 20060101ALI20231124BHJP
G11C 11/406 20060101ALI20231124BHJP
G11C 11/4076 20060101ALI20231124BHJP
G11C 11/4096 20060101ALI20231124BHJP
G11C 7/10 20060101ALI20231124BHJP
【ＦＩ】
G11C7/22 100
G06F12/00 564A
G11C11/406 350
G11C11/4076
G11C11/4096 550
G11C7/10 460
【審査請求】有
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022081234
(22)【出願日】2022-05-18
(11)【特許番号】
(45)【特許公報発行日】2023-03-28
(71)【出願人】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】森 郁
【テーマコード（参考）】
5B160
5M024
【Ｆターム（参考）】
5B160CC01
5M024AA36
5M024BB33
5M024JJ03
5M024JJ28
5M024JJ48
5M024KK22
5M024PP03
5M024PP07
(57)【要約】
【課題】データの読み出し動作において、最後の読み出しデータを確実に出力することができる半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、チップセレクト信号がアサートされている場合に、外部クロック信号に応じてデータの読み出し動作を行う。半導体記憶装置は、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから最後の読み出しデータの出力が開始するまでの第１期間よりも、チップセレクト信号がアサートからネゲートに変化するタイミングから最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、最後の読み出しデータの出力のタイミングを調整する調整回路を備える。
【選択図】図２
【解決手段】半導体記憶装置は、チップセレクト信号がアサートされている場合に、外部クロック信号に応じてデータの読み出し動作を行う。半導体記憶装置は、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから最後の読み出しデータの出力が開始するまでの第１期間よりも、チップセレクト信号がアサートからネゲートに変化するタイミングから最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、最後の読み出しデータの出力のタイミングを調整する調整回路を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
チップセレクト信号がアサートされている場合に、外部クロック信号に応じてデータの読み出し動作を行う半導体記憶装置であって、
読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整する調整回路を備えることを特徴とする半導体記憶装置。
読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整する調整回路を備えることを特徴とする半導体記憶装置。
【請求項2】
前記第１期間は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータに対応するデータ信号が有効になるまでの期間であり、
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１に記載の半導体記憶装置。
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項3】
前記第１期間は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータに対応するデータストローブ信号が有効になるまでの期間であり、
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データストローブ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１に記載の半導体記憶装置。
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データストローブ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項4】
前記チップセレクト信号は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち下がると同時にネゲートされることを特徴とする請求項１に記載の半導体記憶装置。
【請求項5】
前記調整回路は、入力信号の通過及び維持を制御するゲーテッドラッチ回路を備え、前記入力信号を前記ゲーテッドラッチ回路で所定量遅延させた出力信号を生成し、前記出力信号に応じて、前記最後の読み出しデータの出力が終了するタイミングを遅延させることによって、前記最後の読み出しデータの出力のタイミングを制御するように構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項6】
前記調整回路は、前記入力信号を遅延させる第１遅延手段を備え、前記第１遅延手段により前記入力信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成することを特徴とする請求項５に記載の半導体記憶装置。
【請求項7】
前記調整回路は、前記外部クロック信号に応じて、前記ゲーテッドラッチ回路における前記入力信号の通過及び維持を制御するための内部クロック信号を生成する出力クロックドライバと、前記内部クロック信号を遅延させる第２遅延手段と、を備え、前記第２遅延手段により前記内部クロック信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成し、
前記第２遅延手段による遅延量は、前記半導体記憶装置の特性に応じて調整されることを特徴とする請求項５に記載の半導体記憶装置。
前記第２遅延手段による遅延量は、前記半導体記憶装置の特性に応じて調整されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項8】
前記ゲーテッドラッチ回路が複数設けられている場合に、複数のゲーテッドラッチ回路は、前記入力信号に対して直列に接続されており、
前記複数のゲーテッドラッチ回路が、それぞれ異なるタイミングで前記入力信号を通過させるように構成されており、
前記ゲーテッドラッチ回路が２つ設けられていることを特徴とする請求項７に記載の半導体記憶装置。
前記複数のゲーテッドラッチ回路が、それぞれ異なるタイミングで前記入力信号を通過させるように構成されており、
前記ゲーテッドラッチ回路が２つ設けられていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項9】
前記調整回路は、前記外部クロック信号に応じて、前記複数のゲーテッドラッチ回路の各々における前記入力信号の通過及び維持を制御するための内部クロック信号を生成する出力クロックドライバを備え、
前記複数のゲーテッドラッチ回路のうち上流側のゲーテッドラッチ回路が前記入力信号を通過させるように前記内部クロック信号によって制御される場合に、前記複数のゲーテッドラッチ回路のうち下流側のゲーテッドラッチ回路は、前記上流側のゲーテッドラッチ回路を通過した前記入力信号を維持するように前記内部クロック信号によって制御され、
前記上流側のゲーテッドラッチ回路が前記入力信号を維持するように前記内部クロック信号によって制御される場合に、前記下流側のゲーテッドラッチ回路は、前記下流側のゲーテッドラッチ回路において維持している前記入力信号を通過させるように前記内部クロック信号によって制御されることを特徴とする請求項８に記載の半導体記憶装置。
前記複数のゲーテッドラッチ回路のうち上流側のゲーテッドラッチ回路が前記入力信号を通過させるように前記内部クロック信号によって制御される場合に、前記複数のゲーテッドラッチ回路のうち下流側のゲーテッドラッチ回路は、前記上流側のゲーテッドラッチ回路を通過した前記入力信号を維持するように前記内部クロック信号によって制御され、
前記上流側のゲーテッドラッチ回路が前記入力信号を維持するように前記内部クロック信号によって制御される場合に、前記下流側のゲーテッドラッチ回路は、前記下流側のゲーテッドラッチ回路において維持している前記入力信号を通過させるように前記内部クロック信号によって制御されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項10】
請求項６又は７に記載の半導体記憶装置の調整回路である第１調整回路と、
請求項８又は９に記載の半導体記憶装置の調整回路である第２調整回路と、
前記第１調整回路及び前記第２調整回路のうち何れかの調整回路を、前記最後の読み出しデータの出力のタイミングを調整するために選択する選択部と、を備えることを特徴とする半導体記憶装置。
請求項８又は９に記載の半導体記憶装置の調整回路である第２調整回路と、
前記第１調整回路及び前記第２調整回路のうち何れかの調整回路を、前記最後の読み出しデータの出力のタイミングを調整するために選択する選択部と、を備えることを特徴とする半導体記憶装置。
【請求項11】
チップセレクト信号がアサートされている場合に、外部クロック信号に応じてデータの読み出し動作を行う半導体記憶装置の制御方法であって、
前記半導体記憶装置に設けられた調整回路が、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整するステップを含むことを特徴とする半導体記憶装置の制御方法。
前記半導体記憶装置に設けられた調整回路が、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整するステップを含むことを特徴とする半導体記憶装置の制御方法。
【請求項12】
前記第１期間は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータに対応するデータ信号が有効になるまでの期間であり、
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【請求項13】
前記第１期間は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータに対応するデータストローブ信号が有効になるまでの期間であり、
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データストローブ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
前記第２期間は、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記データストローブ信号がハイインピーダンス状態になるまでの期間であることを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【請求項14】
前記チップセレクト信号は、前記最後の読み出しデータを読み出すための外部クロック信号が立ち下がると同時にネゲートされ、
前記調整回路は、入力信号の通過及び維持を制御するゲーテッドラッチ回路を備え、
前記調整回路が、前記入力信号を前記ゲーテッドラッチ回路で所定量遅延させた出力信号を生成し、前記出力信号に応じて、前記最後の読み出しデータの出力が終了するタイミングを遅延させることによって、前記最後の読み出しデータの出力のタイミングを制御するステップを含むことを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
前記調整回路は、入力信号の通過及び維持を制御するゲーテッドラッチ回路を備え、
前記調整回路が、前記入力信号を前記ゲーテッドラッチ回路で所定量遅延させた出力信号を生成し、前記出力信号に応じて、前記最後の読み出しデータの出力が終了するタイミングを遅延させることによって、前記最後の読み出しデータの出力のタイミングを制御するステップを含むことを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【請求項15】
前記調整回路は、前記入力信号を遅延させる第１遅延手段を備え、
前記調整回路が、前記第１遅延手段により前記入力信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成するステップを含むことを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
前記調整回路が、前記第１遅延手段により前記入力信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成するステップを含むことを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
【請求項16】
前記調整回路は、前記外部クロック信号に応じて、前記ゲーテッドラッチ回路における前記入力信号の通過及び維持を制御するための内部クロック信号を生成する出力クロックドライバと、前記内部クロック信号を遅延させる第２遅延手段と、を備え、
前記調整回路が、前記第２遅延手段により前記内部クロック信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成するステップを含み、
前記第２遅延手段による遅延量は、前記半導体記憶装置の特性に応じて調整されることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
前記調整回路が、前記第２遅延手段により前記内部クロック信号を遅延させて、前記入力信号を前記ゲーテッドラッチ回路で所定期間維持させてから通過させることによって、前記出力信号を生成するステップを含み、
前記第２遅延手段による遅延量は、前記半導体記憶装置の特性に応じて調整されることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
【請求項17】
前記ゲーテッドラッチ回路が複数設けられている場合に、複数のゲーテッドラッチ回路は、前記入力信号に対して直列に接続されており、
前記複数のゲーテッドラッチ回路が、それぞれ異なるタイミングで前記入力信号を通過させるように構成されており、
前記ゲーテッドラッチ回路が２つ設けられていることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
前記複数のゲーテッドラッチ回路が、それぞれ異なるタイミングで前記入力信号を通過させるように構成されており、
前記ゲーテッドラッチ回路が２つ設けられていることを特徴とする請求項１４に記載の半導体記憶装置の制御方法。
【請求項18】
前記調整回路は、前記外部クロック信号に応じて、前記複数のゲーテッドラッチ回路の各々における前記入力信号の通過及び維持を制御するための内部クロック信号を生成する出力クロックドライバを備え、
前記調整回路が、前記複数のゲーテッドラッチ回路のうち上流側のゲーテッドラッチ回路が前記入力信号を通過させるように前記内部クロック信号によって制御される場合に、前記複数のゲーテッドラッチ回路のうち下流側のゲーテッドラッチ回路を、前記上流側のゲーテッドラッチ回路を通過した前記入力信号を維持するように前記内部クロック信号によって制御するステップと、
前記調整回路が、前記上流側のゲーテッドラッチ回路が前記入力信号を維持するように前記内部クロック信号によって制御される場合に、前記下流側のゲーテッドラッチ回路を、前記下流側のゲーテッドラッチ回路において維持している前記入力信号を通過させるように前記内部クロック信号によって制御するステップと、を含むことを特徴とする請求項１７に記載の半導体記憶装置の制御方法。
前記調整回路が、前記複数のゲーテッドラッチ回路のうち上流側のゲーテッドラッチ回路が前記入力信号を通過させるように前記内部クロック信号によって制御される場合に、前記複数のゲーテッドラッチ回路のうち下流側のゲーテッドラッチ回路を、前記上流側のゲーテッドラッチ回路を通過した前記入力信号を維持するように前記内部クロック信号によって制御するステップと、
前記調整回路が、前記上流側のゲーテッドラッチ回路が前記入力信号を維持するように前記内部クロック信号によって制御される場合に、前記下流側のゲーテッドラッチ回路を、前記下流側のゲーテッドラッチ回路において維持している前記入力信号を通過させるように前記内部クロック信号によって制御するステップと、を含むことを特徴とする請求項１７に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【0002】
従来の半導体記憶装置において、外部から入力される外部クロック信号に対して非同期に動作する半導体記憶装置として、ＳＲＡＭ（Static Random Access Memory）と互換性を有するインタフェースを備えたｐＳＲＡＭ（pseudo-Static Random Access Memory、疑似スタティックランダムアクセスメモリ）が知られている（例えば、特許文献１）。
【0003】
図１（１）～（４）は、このようなｐＳＲＡＭの読み出し動作を説明するためのタイムチャートである。図１（１）は、読み出し動作全体を説明するためのタイムチャートであり、図１（２）～（４）は、読み出し動作の終了時を詳細に説明するためのタイムチャートである。このｐＳＲＡＭでは、データ転送方式としてＤＤＲ（Double Data Rate）方式を採用しており、チップセレクト信号ＣＳ＃がアサート（ローレベル）されている場合に読み出し動作が行われる。データ信号ＤＱは、所定の長さ（例えば、１６ビット）を有しており、コマンド、アドレス（ロウアドレス、カラムアドレス）及び読み出しデータを含む。データ信号ＤＱは外部クロック信号ＣＫに応じて入力又は出力される。
【0004】
図１に示す例では、時刻ｔ０１でチップセレクト信号ＣＳ＃がネゲート（ハイレベル）からアサートになると、外部クロック信号ＣＫの第１クロックから第３クロックに応じて、コマンド、ロウアドレス及びカラムアドレスを含むデータ信号ＤＱが入力される。また、時刻ｔ０１後の時刻ｔ０２においてレイテンシカントが開始し、レイテンシカウント後の次の外部クロックＣＫ（図の例では、第７クロック）の立ち上がりエッジにおいて読み出しデータの出力が開始される。そして、外部クロックＣＫの立ち上がりエッジ及び立ち下がりエッジに応じて読み出しデータ（図の例では、（Ｄｎ，Ａ）、（Ｄｎ，Ｂ）、（Ｄｎ＋１，Ａ）、（Ｄｎ＋１，Ｂ））が出力される。
【0005】
ここで、チップセレクト信号ＣＳ＃がアサートされている間の最後の外部クロック信号ＣＫ（図の例では、第８クロック）の立ち下がりエッジから最後の読み出しデータ（Ｄｎ＋１，Ｂ）の出力が開始されるまでの期間を、第１期間ｔＣＫＤとする。また、最後の外部クロック信号ＣＫ（第８クロック）からチップセレクト信号ＣＳ＃がネゲートになるまでの期間を、所定の期間ｔＣＳＨとする。さらに、チップセレクト信号ＣＳ＃がアサートからネゲートに変化したタイミングから、データ信号ＤＱの出力が終了するまでの期間を、第２期間ｔＯＺとする。なお、所定の期間ｔＣＳＨ、第１期間ｔＣＫＤ、および第２期間ｔＯＺは、一般的にｐＳＲＡＭの仕様で定められている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－１３５９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ここで、第１期間ｔＣＫＤは、最大値５ｎｓ、最小値０ｎｓと定められているが、第２期間ｔＯＺは、最大値５ｎｓのみが設定されており、最小値は設定されていない。また、所定の期間ｔＣＳＨは、最小値０ｎｓのみが設定されており、最大値は設定されていない。そのため、例えば所定の期間ｔＣＳＨを最小値（０ｎｓ）とする場合であって、第１期間ｔＣＫＤと第２期間ｔＯＺとの大小関係がｔＣＫＤ＞ｔＯＺの場合には、図１（２）に示すように、データ信号ＤＱの最後の読み出しデータが出力される前に読み出し動作が終了してしまい、最後の読み出しデータを出力することができない場合がある。
【0008】
このようなケースを防止すべく、最後の読み出しデータの出力を終了するために、例えば、図１（３）のように、所定の期間ｔＣＳＨを０ｎｓよりもかなり長く設定することや、図１（４）のように、第８クロックの後の第９クロックにおいてダミーデータ（図の例では、（Ｄｎ＋２，Ａ））を出力させ、第９クロックの立ち下がりエッジにおいてチップセレクト信号ＣＳ＃がネゲートになるように構成することが考えられる。しかしながら、図１（３）、（４）の場合、読み出しサイクルタイムが長期化し、チップセレクト信号ＣＳ＃が遅れることでスタンバイ時間も長期化して、次の読み出し動作に影響を与えることになる。また、図１（４）の場合には、最後の読み出しデータの後に不要なデータ（ダミーデータ）が出力されることになるので、不要なデータの出力に伴うアクティブ消費電流の増加という問題がある。
【0009】
本発明は上記課題に鑑みてなされたものであり、データの読み出し動作において、最後の読み出しデータを確実に出力することができる半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記課題を解決するために、本発明は、チップセレクト信号がアサートされている場合に、メモリチップにおける読み出し動作が活性化され、読み出し動作中に外部クロック信号に応じてデータの読み出しを行う半導体記憶装置であって、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整する調整回路を備える半導体記憶装置を提供する。
【0011】
また、本発明は、チップセレクト信号がアサートされている場合に、外部クロック信号に応じてデータの読み出し動作を行う半導体記憶装置の制御方法であって、前記半導体記憶装置に設けられた調整回路が、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号が立ち上がる又は立ち下がるように変化するタイミングから前記最後の読み出しデータの出力が開始するまでの第１期間よりも、前記チップセレクト信号がアサートからネゲートに変化するタイミングから前記最後の読み出しデータの出力が終了するまでの第２期間が長くなるように、前記最後の読み出しデータの出力のタイミングを調整するステップを含むことを特徴とする半導体記憶装置の制御方法を提供する。
【発明の効果】
【0012】
本発明の半導体記憶装置及びその制御方法によれば、データの読み出し動作において、最後の読み出しデータを確実に出力することができる。
【図面の簡単な説明】
【0013】
【図1】（１）～（４）は、従来の半導体記憶装置内の信号の時間推移を示すタイムチャートである。
【図2】本発明の第１実施形態に係る半導体記憶装置の入出力インタフェース（Ｉ／Ｏ）部及び制御ロジック部の構成例を示すブロック図である。
【図3】制御ロジック部における調整回路の構成例を示す図である。
【図4】入出力インタフェース（Ｉ／Ｏ）部における変換回路の構成例を示す図である。
【図5】半導体記憶装置内の信号の時間推移を示すタイムチャートである。
【図6】半導体記憶装置内の信号の時間推移を示すタイムチャートである。
【図7】本発明の第２実施形態に係る調整回路の構成例を示す図である。
【図8】（１）、（２）は、半導体記憶装置内の信号の時間推移を示すタイムチャートである。
【図9】本発明の第３実施形態に係る半導体記憶装置のＩ／Ｏ部及び制御ロジック部の構成例を示すブロック図である。
【発明を実施するための形態】
【0014】
（第１実施形態）
図２は、本発明の第１実施形態に係る半導体記憶装置及びその制御方法におけるメモリチップの構成例を示すブロック図である。本実施形態に係る半導体記憶装置は、メモリチップ１を有し、チップセレクト信号がアサートされている場合に、メモリチップ１における読み出し動作が活性化され、読み出し動作中に外部クロックに応じてデータの読み出しを行うように構成されている。本実施形態において、メモリチップ１は、入出力インタフェース（Ｉ／Ｏ）部１０と、制御ロジック部２０と、を備える。なお、本実施形態では、メモリチップ１内の他の周知な構成（例えば、デコーダ回路等）についての詳細な説明を省略する。
図２は、本発明の第１実施形態に係る半導体記憶装置及びその制御方法におけるメモリチップの構成例を示すブロック図である。本実施形態に係る半導体記憶装置は、メモリチップ１を有し、チップセレクト信号がアサートされている場合に、メモリチップ１における読み出し動作が活性化され、読み出し動作中に外部クロックに応じてデータの読み出しを行うように構成されている。本実施形態において、メモリチップ１は、入出力インタフェース（Ｉ／Ｏ）部１０と、制御ロジック部２０と、を備える。なお、本実施形態では、メモリチップ１内の他の周知な構成（例えば、デコーダ回路等）についての詳細な説明を省略する。
【0015】
Ｉ／Ｏ部１０は、例えば、図示しないメモリコントローラ等の外部装置との間でチップセレクト信号ＣＳ＃、クロック信号ＣＫ、リセット信号ＲＥＳＥＴ＃等を受信するとともに、データ信号ＤＱ、読み書きデータストローブ信号ＲＷＤＳの送受信を行うように構成されている。また、制御ロジック部２０は、外部装置から受信したコマンドに基づいて、メモリセルアレイ内のメモリセル（図示省略）に対するデータの読み出し又は書き込み動作を制御するように構成されている。ここで、本実施形態のクロック信号ＣＫは、本発明における「外部クロック信号」の一例である。なお、Ｉ／Ｏ部１０、制御ロジック部２０及びメモリセルアレイの各々は、専用のハードウェアデバイスや論理回路によって構成されてもよい。
【0016】
本実施形態に係る半導体記憶装置は、如何なる半導体記憶装置（例えば、ＤＲＡＭ、ｐＳＲＡＭ、ＳＲＡＭ等）であってもよい。なお、本実施形態では、半導体記憶装置が、ＨｙｐｅｒＢｕｓＴＭインタフェースをアクセスインタフェースとして用いたｐＳＲＡＭである場合を一例として説明する。また、本実施形態では、図１に示す例と同様に、読み出しコマンドシーケンスにおけるレイテンシカウントが４であって、読み出しデータのバースト長が４の場合を一例として説明する。さらに、本実施形態では、図１に示す信号と同様の信号を適宜用いて説明する。
【0017】
Ｉ／Ｏ部１０は、図４に詳細を示すパラレルシリアル変換出力回路（以下、変換回路と称する）１１を有する。また、制御ロジック部２０は、出力制御回路２１と、図３に詳細を示す調整回路２２と、出力クロック生成回路２３と、を備える。
【0018】
本実施形態では、調整回路２２は、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号ＣＫが立ち上がる又は立ち下がるように変化するタイミングから最後の読み出しデータの出力が開始する（最後の読み出しデータに対応するデータ信号ＤＱが有効になる）までの第１期間ｔＣＫＤよりも、チップセレクト信号ＣＳ＃がアサートからネゲートに変化するタイミングから最後の読み出しデータの出力が終了するまで（例えば、最後の読み出しデータに対応するデータ信号ＤＱがハイインピーダンス状態になるまで）の第２期間ｔＯＺが長くなるように、最後の読み出しデータの出力のタイミングを調整するように構成されている。
【0019】
出力制御回路２１には、図４に示すように、クロック信号ＣＫ＿ｔと、反転チップセレクト信号ＣＳＡＣＴと、レイテンシカウント中のレイテンシカウント－１番目（図１（１）においては、レイテンシカウントの３番目）のクロック信号ＣＫ＿ｔに応じてアサート（ハイレベル）される読み出し動作出力イネーブル信号（以下、出力イネーブル信号と称する）ＯＥＭ１＿ｔと、が入力され、信号ＯＵＴＬＺ＿ｔを出力する。
【0020】
具体的に説明すると、出力制御回路２１は、チップセレクト信号ＣＳ＃がネゲートからアサートに変化することにより反転チップセレクト信号ＣＳＡＣＴがハイレベルである場合であって、出力イネーブル信号ＯＥＭ１＿tがハイレベルである場合に、信号ＯＵＴＬＺ＿ｔを、入力されたクロック信号ＣＫ＿ｔに基づいて活性化（ハイレベル）する。また、出力制御回路２１は、読み出し動作を終了するためにチップセレクト信号ＣＳ＃がアサートからネゲートに変化することにより反転チップセレクト信号ＣＳＡＣＴがローレベルになると、信号ＯＵＴＬＺ＿ｔをローレベルに変化させる。
【0021】
出力クロック生成回路２３は、図４に示すように、クロック信号ＣＫ＿ｔ及び出力イネーブル信号ＯＥＭ１＿ｔが入力されるように構成されており、出力イネーブル信号ＯＥＭ１＿ｔがハイレベルである場合に、クロック信号ＣＫ＿ｔに応じたクロック信号ＣＬＫ１Ｄ＿ｔを出力する。
【0022】
図３に示す調整回路２２は、出力クロックドライバ２２１と、第１遅延回路（第１遅延手段）２２２と、第２遅延回路（第２遅延手段）２２３と、ＮＡＮＤ回路２２４と、第１ゲート回路２２５と、ラッチ回路２２６と、ＮＯＲ回路２２７と、第１インバータＩＮ１～第５インバータＩＮ５と、を備える。第１ゲート回路２２５は、第１及び第２Ｐ型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、以下ＭＯＳトランジスタとする）Ｐ１、Ｐ２と、第１及び第２Ｎ型ＭＯＳトランジスタＮ１、Ｎ２と、を備える。第１Ｐ型ＭＯＳトランジスタＰ１、第２Ｐ型ＭＯＳトランジスタＰ２、第１Ｎ型ＭＯＳトランジスタＮ１及び第２Ｎ型ＭＯＳトランジスタＮ２は、図３に示すように、高電圧電源と低電圧電源との間に直列に接続されている。第１Ｐ型ＭＯＳトランジスタＰ１のソースは高電圧電源に接続されており、第２Ｎ型ＭＯＳトランジスタ２３５のドレインは低電圧電源に接続されている。また、第３インバータＩＮ３の入力端子と第４インバータＩＮ４の出力端子とが接続されるとともに、第３インバータＩＮ３の出力端子と第４インバータＩＮ４の入力端子とが接続されてラッチ回路２２６を構成している。本実施形態では、この第１ゲート回路２２５とラッチ回路２２６とでゲーテッドラッチ回路が構成されている。
【0023】
出力クロックドライバ２２１には、出力制御回路２１から出力されたクロック信号ＣＬＫ１Ｄ＿ｔと、出力イネーブル信号ＯＥ＿ｔと、が入力される。ここで、出力イネーブル信号ＯＥ＿ｔは、読み出し動作が開始してからレイテンシカウントが終了するまではローレベルに維持されており、レイテンシカウントが終了したときに活性化（ハイレベル）されてもよい。なお、出力クロックドライバ２２１は、Ｉ／Ｏ部１０の変換回路１１の出力クロックドライバ１１１と同様に、周知の構成を有していてもよい。また、出力クロックドライバ２２１は、出力イネーブル信号ＯＥ＿ｔがハイレベルの場合に、クロック信号ＣＬＫ１Ｄ＿ｔの立ち上がりエッジに応じて、ローレベルの内部クロック信号ＣＫＲ＿ｃ＿ｔを出力し、クロック信号ＣＬＫ１Ｄ＿ｔの立ち下がりエッジに応じて、ハイレベルの内部クロック信号ＣＫＲ＿ｃ＿ｔを出力する。ここで、内部クロック信号ＣＫＲ＿ｃ＿ｔは、ゲーテッドラッチ回路における入力信号（後述する信号ＯＵＴＬ２Ｚ＿ｔ）の通過及び維持を制御するための信号であってもよい。
【0024】
出力クロックドライバ２２１の出力端子は、ＮＡＮＤ回路２２４の一方の入力端子と、第２遅延回路２２３の入力端子と、に接続されている。第２遅延回路２２３の出力端子は、第１インバータＩＮ１の入力端子に接続されており、第１インバータＩＮ１の出力端子は、ＮＡＮＤ回路２２４の他方の入力端子に接続されている。ＮＡＮＤ回路２２４の出力端子は、第２インバータＩＮ２の入力端子に接続されているとともに、第２Ｎ型ＭＯＳトランジスタＮ２のゲートに接続されている。また、第１遅延回路２２２の入力端子には、外部から信号ＯＵＴＬＺ＿ｔが入力されるように構成されている。第１遅延回路２２２の出力端子は、第２Ｐ型ＭＯＳトランジスタＰ２のゲートと、第１Ｎ型ＭＯＳトランジスタＮ１のゲートと、に接続されている。第２インバータＩＮ２の出力端子は、第１Ｐ型ＭＯＳトランジスタ２３２のゲートに接続されている。
【0025】
第２Ｐ型ＭＯＳトランジスタＰ２のドレイン及び第１Ｎ型ＭＯＳトランジスタＮ１のドレイン間のノードは、第３インバータＩＮ３の入力端子と、第４インバータＩＮ４の出力端子と、に接続されている。また、第３インバータＩＮ３の出力端子は、第４インバータＩＮ４の入力端子と、ＮＯＲ回路２２７の一方の入力端子に接続されている。ＮＯＲ回路２２７の他方の入力端子には、外部から信号ＯＵＴＬＺ＿ｔが入力されるように構成されている。ＮＯＲ回路２２７の出力端子は、第５インバータＩＮ５の入力端子に接続されている。第５インバータＩＮ５からは、出力信号ＯＵＴＬＤＺ＿ｔが出力されるように構成されている。
【0026】
次に、調整回路２２の動作を説明する。出力クロックドライバ２２１には、クロック信号ＣＬＫ１Ｄ＿ｔと出力イネーブル信号ＯＥ＿ｔとが入力され、内部クロック信号ＣＫＲ＿ｃ＿ｔが生成される。出力された内部クロック信号ＣＫＲ＿ｃ＿ｔは、ＮＡＮＤ回路２２４と、第２遅延回路２２３と、に入力される。この第２遅延回路２２３において、内部クロック信号ＣＫＲ＿ｃ＿ｔが所定量だけ遅延される。なお、第２遅延回路２２３における遅延量は、任意に調整可能であってもよい。遅延された内部クロック信号ＣＫＲ＿ｃ＿ｔは、第１インバータＩＮ１により論理反転され、ＮＡＮＤ回路２２４に入力される。ＮＡＮＤ回路２２４では、入力された二つの信号（内部クロック信号ＣＫＲ＿ｃ＿ｔと遅延された内部クロック信号ＣＫＲ＿ｃ＿ｔ）をＮＡＮＤ演算し、ゲート信号ＥＮ＿ｔが生成される。
【0027】
また、出力制御回路２１で生成された信号ＯＵＴＬＺ＿tが第１遅延回路２２２に入力されると、第１遅延回路２２２は、信号ＯＵＴＬＺ＿tを所定量遅延した信号ＯＵＴＬ２Ｚ＿tを生成する。第１遅延回路２２２においては、ゲート信号ＥＮ＿ｔがローレベルになった後に、入力された信号ＯＵＴＬ２Ｚ＿ｔがローレベルになるように遅延量が設定されていてもよい。
【0028】
第１ゲート回路２２５には、上述したゲート信号ＥＮ＿ｔと信号ＯＵＴＬ２Ｚ＿tとが入力される。ここで、信号ＯＵＴＬ２Ｚ＿ｔは、第１ゲート回路２２５の入力信号であり、本発明の「入力信号」の一例である。また、ゲート信号ＥＮ＿ｔは、第１ゲート回路２２５及びラッチ回路を備えるゲーテッドラッチ回路を制御する。即ち、ゲート信号ＥＮ＿ｔがハイレベルである場合には、入力信号である信号ＯＵＴＬ２Ｚ＿ｔが第１ゲート回路２２５及びラッチ回路２２６を通過して出力されるが、ゲート信号ＥＮ＿ｔがローレベルである場合には、ゲート信号ＥＮ＿ｔがローレベルの時に入力された信号ＯＵＴＬ２Ｚ＿ｔは第１ゲート回路２２５を通過することができず、ラッチ回路２２６により保持されていた信号が出力される。
【0029】
ラッチ回路２２６から出力される信号は、ＮＯＲ回路２２７の一方の入力端子に入力され、ＮＯＲ回路２２７の他方の入力端子には信号ＯＵＴＬＺ＿ｔが入力される。ＮＯＲ回路２２７では、ＮＯＲ演算が行われて、出力信号ＯＵＴＬＤＺ＿ｔが生成される。なお、出力信号ＯＵＴＬＤＺ＿ｔは、本発明の「出力信号」の一例である。この出力信号ＯＵＴＬＤＺ＿ｔが変換回路１１に入力されることで、変換回路１１においてデータ信号ＤＱの最終読み出しデータの出力のタイミングの調整を行うことが可能である。次に、この変換回路１１について、図４を参照して説明する。
【0030】
変換回路１１は、出力クロックドライバ１１１と、第２ゲート回路１１２と、第３ゲート回路１１３と、ＮＡＮＤ回路１１４と、ＮＯＲ回路１１５と、第１及び第２レベルシフタ１１６、１１７と、第１及び第２プレドライバ１１８、１１９と、出力トランジスタ１２１と、ＤＱパッド１２２と、第６インバータＩＮ６と、を有する。
【0031】
出力クロックドライバ１１１は、外部から信号ＣＬＫ１Ｄ＿tと信号ＯＥ＿ｔとが入力されるように構成されている。出力クロックドライバ１１１の二つの出力端子は、それぞれ第７インバータＩＮ７と第８インバータＩＮ８とに接続されている。
【0032】
第２ゲート回路１１２は、調整回路２２の第１ゲート回路２２５と同様の構成を有しており、２つのＰ型ＭＯＳトランジスタＰ３、Ｐ４と、２つのＮ型ＭＯＳトランジスタＮ３、Ｎ４とを備える。第３Ｐ型ＭＯＳトランジスタＰ３及び第４Ｎ型ＭＯＳトランジスタＮ４の各々のゲートには、メモリアレイから偶数データ（外部クロックの立ち上がりエッジに応じて外部に出力されるデータ）が入力される。また、第４Ｐ型ＭＯＳトランジスタＰ４のゲートには、出力クロックドライバ１１１から内部クロック信号ＣＫ＿ｔ＿ｃが入力される。さらに、第３Ｎ型ＭＯＳトランジスタＮ３のゲートには、内部クロック信号ＣＫ＿ｔ＿ｔが入力される。
【0033】
第３ゲート回路１１３は、第２ゲート回路１１２と同様の構成を有しており、２つのＰ型ＭＯＳトランジスタＰ５、Ｐ６と、２つのＮ型ＭＯＳトランジスタＮ５、Ｎ６とを備える。第５Ｐ型ＭＯＳトランジスタＰ５及び第６Ｎ型ＭＯＳトランジスタＮ６の各々のゲートには、メモリアレイから奇数データ（外部クロックの立ち下がりエッジに応じて外部に出力されるデータ）が入力される。また、第６Ｐ型ＭＯＳトランジスタＰ６のゲートには、出力クロックドライバ１１１から内部クロック信号ＣＫ＿ｃ＿ｃが入力される。さらに、第５Ｎ型ＭＯＳトランジスタＮ５のゲートには、内部クロック信号ＣＫ＿ｃ＿ｔが入力される。
【0034】
第４Ｐ型ＭＯＳトランジスタＰ４のドレイン及び第３Ｎ型ＭＯＳトランジスタＮ３のドレイン間のノードと、第６Ｐ型ＭＯＳトランジスタＰ６のドレイン及び第５Ｎ型ＭＯＳトランジスタＮ５のドレイン間のノードとは、ＮＡＮＤ回路１１４及びＮＯＲ回路１１５の各々の一方の入力端子に接続されている。また、ＮＡＮＤ回路の他方の入力端子には、出力信号ＯＵＴＬＤＺ＿ｔが入力される。ＮＯＲ回路１１５の他方の入力端子には、第６インバータＩＮ６の出力端子が接続されており、この第６インバータＩＮ６の入力端子には、出力信号ＯＵＴＬＤＺ＿ｔが入力される。
【0035】
ＮＡＮＤ回路１１４の出力端子は、第１レベルシフタ１１６に接続されており、ＮＯＲ回路１１５の出力端子は、第２レベルシフタ１１７の入力端子に接続されている。第１レベルシフタ１１６の出力端子は、第１プレドライバ１１８の入力端子に接続されており、第２レベルシフタ１１７の出力端子は第２プレドライバ１１９の入力端子に接続されている。第１及び第２プレドライバ１１８、１１９の出力端子は、出力トランジスタ１２１の入力端子に接続されている。出力トランジスタ１２１の出力端子は、ＤＱパッド１２２に接続されている。
【0036】
出力クロックドライバ１１１では、信号ＣＬＫ１Ｄ＿tと出力イネーブル信号ＯＥ＿ｔとが入力されて、内部クロック信号ＣＫ＿ｔ＿ｔと内部クロック信号ＣＫ＿ｃ＿ｔとが生成される。それぞれの信号は、第７インバータＩＮ７、第８インバータＩＮ８に入力され、内部クロック信号ＣＫ＿ｔ＿ｃ、内部クロック信号ＣＫ＿ｃ＿ｃが生成される。各内部クロック信号は、ゲート回路１１２，１１３に入力される。
【0037】
出力クロックドライバ１１１に入力される出力イネーブル信号ＯＥ＿ｔがハイレベルであり、かつ、内部クロック信号ＣＬＫ１Ｄ＿ｔがハイレベルであるときには、生成された内部クロック信号ＣＫ＿ｔ＿ｔがハイレベルとなり、内部クロック信号ＣＫ＿ｔ＿ｃがローレベルとなる。この場合、クロック信号ＣＫの立ち上がりに応じて、偶数データが第２ゲート回路１１２を通過して出力される。また、出力イネーブル信号ＯＥ＿ｔがハイレベルであり、かつ、出力クロックドライバ１１１に入力される内部クロック信号ＣＬＫ１Ｄ＿ｔがローレベルであるときには、生成された内部クロック信号ＣＫ＿ｃ＿ｔがハイレベルとなり、内部クロック信号ＣＫ＿ｃ＿ｃがローレベルとなる。この場合、クロック信号ＣＫの立ち下がりに応じて、奇数データが第３ゲート回路１１３を通過して出力される。
【0038】
第２及び第３ゲート回路１１２，１１３から出力された信号は、ＮＡＮＤ回路１１４の一方の入力端子と、ＮＯＲ回路１１５の一方の入力端子と、に入力される。ＮＡＮＤ回路１１４の他方の入力端子に出力信号ＯＵＴＬＤＺ＿ｔが入力され、ＮＡＮＤ回路１１４においてＮＡＮＤ演算されることにより、信号ＰＤＡＴＡ＿ｃが生成される。また、出力信号ＯＵＴＬＤＺ＿ｔは、第６インバータＩＮ６で論理反転され、ＮＯＲ回路１１５の他方の入力端子に入力される。そして、ＮＯＲ回路１１５においてＮＯＲ演算されることにより、信号ＮＤＡＴＡ＿ｔが生成される。ＮＡＮＤ回路からの信号ＰＤＡＴＡ＿ｃは、第１レベルシフタ１１６においてレベルシフトされて第１プレドライバ１１８に入力される。ＮＯＲ回路１１５から出力される信号ＮＤＡＴＡ＿ｔも第２レベルシフタ１１７においてレベルシフトされて第２プレドライバ１１９に入力される。第１及び第２プレドライバ１１８、１１９から出力された信号は、いずれも出力トランジスタ１２１に入力される。出力トランジスタから出力された信号は、ＤＱパッド１２２に入力される。
【0039】
即ち、変換回路１１では、入力信号としての出力信号ＯＵＴＬＤＺ＿ｔがハイレベルの時に、ＮＡＮＤ回路１１４及びＮＯＲ回路１１５がイネーブルとなり、ＤＱパッド１２２はローインピーダンス状態となる。そして、内部クロック信号ＣＫ＿ｔ＿ｃ、ＣＫ＿ｃ＿ｃに応じて第２及び第３ゲート回路１１２，１１３に入力された偶数データ、奇数データがそれぞれＤＱパッド１２２から出力される。具体的には、偶数データは、出力イネーブル信号ＯＥ＿ｔがハイレベルであり、かつ、信号ＣＬＫ１Ｄ＿tがハイレベルの場合に出力され、奇数データは、出力イネーブル信号ＯＥ＿ｔがハイレベルであり、かつ、信号ＣＬＫ１Ｄ＿tがローレベルの場合に出力される。他方で、出力信号ＯＵＴＬＤＺ＿ｔがローレベルの場合には、ＮＡＮＤ回路１１４及びＮＯＲ回路１１５がディスエーブルとなり、ＤＱパッド１２２はハイインピーダンス状態となる。
【0040】
【0041】
時刻ｔ５０１において、チップセレクト信号ＣＳ＃はローレベルである。クロック信号ＣＫは、図５に示していないレイテンシカウントが終了したところであり、データの読み出しを開始する時刻ｔ５０１からのクロック信号ＣＫを１番目のクロック信号ＣＫとして示している。１番目のクロック信号ＣＫが入力されると、この１番目のクロック信号ＣＫに従って、内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔが生成される。例えば、時刻ｔ５０１においてクロック信号ＣＫが立ち上がると、時刻ｔ５０２において内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔが立ち下がる。また、時刻ｔ５０３においてクロック信号ＣＫが立ち下がると、時刻ｔ５０４において内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔが立ち上がる。本実施形態では、レイテンシカウントが終了した後に、データの読み出しに対応する２つのクロック信号ＣＫが入力され、これに対応して２つの内部クロック信号が入力される。
【0042】
また、クロック信号ＣＫに従って、データの出力が開始される。例えば、時刻ｔ５０１の１番目のクロック信号ＣＫの立ち上がりに応じて、時刻ｔ５０２において偶数データ（図の例では、読み出しデータ（Ｄｎ，Ａ））が出力される。また、時刻ｔ５０３の１番目のクロック信号ＣＫの立ち下がりに応じて、時刻ｔ５０４において奇数データ（図の例では、読み出しデータ（Ｄｎ，Ｂ））が出力される。さらに、時刻ｔ５０５の２番目のクロック信号ＣＫの立ち上がりに応じて、偶数データ（図の例では、読み出しデータ（Ｄｎ＋１，Ａ））が出力される。
【0043】
ここで、時刻ｔ５０１～ｔ５０６の間では、チップセレクト信号ＣＳ＃がローレベルであることから、出力制御回路２１では、入力される出力イネーブル信号ＯＥＭ１＿ｔがハイレベルであり、かつ、反転チップセレクト信号ＣＳＡＣＴがハイレベルである。このため、時刻ｔ５０１～ｔ５０６の間では、信号ＯＵＴＬＺ＿ｔ、ＯＵＴＬ２Ｚ＿ｔ、ＯＵＴＬＤＺ＿ｔは、ハイレベルである。
【0044】
時刻ｔ５０４において内部クロック信号ＣＫＲ＿ｃ＿ｔがハイレベルに変化すると、ゲート信号ＥＮ＿ｔはローレベルに変化する。ゲート信号ＥＮ＿ｔは、第２遅延回路２２３で遅延した内部クロック信号ＣＫＲ＿ｃ＿ｔにより、時刻ｔ５０６までローレベルが維持される。このように、ゲート信号ＥＮ＿ｔは、第２遅延回路２２３における遅延量に応じてローレベルが維持されて（即ち、パルス幅が調整されて）出力されている。
【0045】
この状態で、時刻ｔ５０７において第２クロックがハイレベルからローレベルになると、本実施形態ではｔＣＳＨ＝０で設定されているため、時刻ｔ５０７においてチップセレクト信号ＣＳ＃がローレベルからハイレベルに変化する。
【0046】
また、時刻ｔ５０７において第２クロックがハイレベルからローレベルになると、この第２クロックの立ち下がりに応じて、時刻ｔ５０９において内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔがローレベルからハイレベルに変化する。この内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔの変化に対応して、時刻ｔ５１１において奇数データ（図の例では、読み出しデータ（Ｄｎ＋１，Ａ））が出力される。
【0047】
他方で、時刻ｔ５０７のクロック信号ＣＫの立ち下がりに応じて、チップセレクト信号ＣＳ＃もローレベルからハイレベルに変化すると、反転チップセレクト信号ＣＳＡＣＴ＿ｔがハイレベルからローレベルに変化する。これにより、出力制御回路２１から出力される信号ＯＵＴＬＺ＿ｔは、時刻ｔ５０８においてハイレベルからローレベルに変化する。これに応じて、信号ＯＵＴＬ２Ｚ＿ｔも、時刻ｔ５１０においてハイレベルからローレベルに変化する。
【0048】
そして、時刻ｔ５０９において内部クロック信号ＣＫＲ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔがローレベルからハイレベルに変化すると、ゲート信号ＥＮ＿ｔも再びハイレベルからローレベルに変化する。ゲート信号ＥＮ＿ｔは、内部クロック信号ＣＫ＿ｃ＿ｔ／内部クロック信号ＣＫＲ＿ｃ＿ｔが第２遅延回路２２３で遅延することにより、時刻ｔ５１２においてローレベルからハイレベルに変化する。ゲート信号ＥＮ＿ｔが時刻ｔ５１２においてハイレベルに変化することにより、時刻ｔ５０８において既にローレベルになっている信号ＯＵＴＬＺ＿ｔが第１ゲート回路２２５及びラッチ回路２２６を通過して、出力信号ＯＵＴＬＤＺ＿ｔがハイレベルからローレベルに変化する。
【0049】
そして、このローレベルの出力信号ＯＵＴＬＤＺ＿ｔが変換回路１１に入力されることで、時刻ｔ５１３において、ＤＱパッド１２２がハイインピーダンス状態となり、データ信号ＤＱにおける最後の読み出しデータの出力が終了して読み出し動作が終了する。したがって、本実施形態では、データ信号ＤＱの最後の読み出しデータを確実に出力することができ、この場合、時刻ｔ５０７から時刻ｔ５１３までの第２期間ｔＯＺと、時刻ｔ５０７から時刻ｔ５１１までの第１期間ｔＣＫＤとの大小関係は、ｔＣＫＤ≦ｔＯＺを満たす。
【0050】
このように本実施形態においては、第２期間ｔＯＺと第１期間ｔＣＫＤとの大小関係を常にｔＣＫＤ≦ｔＯＺとすることができ、仕様に定められた範囲で、最後の読み出しデータまで有効に出力することが可能である。また、本実施形態では、調整回路２２を備えることによって、図１（３）のように所定の期間ｔＣＳＨをかなり長くする必要がないので、所定の期間ｔＣＳＨを最小値（すなわち、０）とすることができる。これにより、読み出しサイクルタイムやスタンバイ時間が長期化すること及び次の読み出し動作に影響を与えることを抑制することができる。また、本実施形態では、チップセレクト信号ＣＳ＃が、最後の読み出しデータを読み出すための外部クロック信号ＣＫが立ち下がると同時にネゲート（ハイレベル）される（つまり、所定の期間ｔＣＳＨが０ｎｓである）ので、読み出しサイクルタイムやスタンバイ時間を短縮することができる。なお、所定の期間ｔＣＳＨは、０より長く（ｔＣＳＨ＞０）設定されてもよい。この場合においても、データ信号ＤＱの最後の読み出しデータを確実に出力することができる。
【0051】
なお、図５に示すタイミングチャートは、半導体記憶装置のプロセスが高速～中速に分類されている場合の動作の一例を示している。この場合、第１期間ｔＣＫＤが短い（例えばｔＣＫＤ＝約３ｎｓ）ので、第２遅延回路２２３による遅延量を長めに設定することでゲート信号ＥＮ＿ｔがローレベルである期間を長くするように調整して、出力信号ＯＵＴＬＤＺ＿ｔがローレベルとなるタイミングを遅らせる制御を行っている。なお、図５、６において、第２遅延回路２２３により調整されうるゲート信号ＥＮ＿ｔの時間領域および出力信号ＯＵＴＬＤＺ＿ｔの時間領域を「ｔｒｉｍ」として示してある。
【0052】
これに対し、図６に示すタイミングチャートは、半導体記憶装置のプロセスが低速に分類される場合の動作の一例を示している。この場合、第２クロック信号の立ち下がりエッジ時刻ｔ６０１から対応するデータ信号の出力時刻ｔ６０２までの第１期間ｔＣＫＤが図５に示す場合と比較して長い（例えばｔＣＫＤ＝約４．７ｎｓ）ので、第２遅延回路２２３による遅延量を短く設定することでゲート信号ＥＮ＿ｔがローレベルである期間を短くしている。この結果、チップセレクト信号ＣＳ＃が立ち上がる時刻ｔ６０１から読み出し動作が終了する時刻ｔ６０３に示す第２期間ｔＯＺを仕様における最大値に近づけるような制御を行っている。この場合であっても、調整回路３１により第２期間ｔＯＺと第１期間ｔＣＫＤとの大小関係を常にｔＣＫＤ≦ｔＯＺとすることができ、最後の読み出しデータを出力することが可能である。
【0053】
すなわち、図５及び図６に示すように、半導体記憶装置のウェハプロセスが高速～中速に分類される場合には、第２遅延回路２２３による遅延量が比較的長くなるように設定され、半導体記憶装置のウェハプロセスが低速に分類される場合には、第２遅延回路２２３による遅延量が比較的短くなるように設定されてもよい。このようにして、例えば半導体記憶装置の製造ばらつき等に起因する個々の半導体記憶装置の特性（例えば、ウェハプロセス、電源電圧、温度等）に応じて、遅延量を調整することが可能になる。これにより、半導体記憶装置の特性に応じた好ましい遅延量を設定することができるので、サイクルタイムの長期化をさらに抑制することができる。
【0054】
なお、本実施形態における第２遅延回路２２３による遅延量は、例えば、予め、第２遅延回路２２３の遅延量を少しずつ変化させながら第２期間ｔＯＺを測定することによって、第２期間ｔＯＺが最適な値（例えば、５ｎｓ）に近い値になるように遅延量が設定されてもよい。また、第２遅延回路２２３と同じ構成のリングオシレーターを半導体記憶装置に実装し、リングオシレーターの周波数と第２期間ｔＯＺとの関係を数種類のウェハプロセス毎に測定することによって、ウェハプロセスの種類毎の最適な遅延量が設定されてもよい。
【0055】
なお、図６に示す例では、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の出力期間が短いように見えるが、例えば半導体記憶装置がｐＳＲＡＭの場合にはデータ信号ＤＱの出力ピンが開放端で使用されることが多いので、最後の読み出しデータ（Ｄｎ＋１，Ｂ）は、データ信号ＤＱの出力ピンにおいて、次の読み出し動作が開始されるまで一定時間維持され得る。これにより、メモリコントローラは、最後の読み出しデータ（Ｄｎ＋１，Ｂ）を半導体記憶装置から受信することができる。また、図６に示す例において、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の出力期間を長く設定したい場合には、所定の期間ｔＣＳＨを長く設定してもよい。
【0056】
（第２実施形態）
以下、本発明の第２実施形態について説明する。本実施形態において、調整回路３１は、複数（本実施形態では、２つ）のゲーテッドラッチ回路を備え、複数のゲーテッドラッチ回路は、それぞれ異なるタイミングで入力信号（信号ＯＵＴＬＺ＿ｔ及び信号ＯＵＴＬ２Ｚ＿ｔ）を通過させるように構成されている。また、本実施形態において、調整回路３１には、上述した遅延回路（第１遅延回路２２２及び第２遅延回路２２３）が設けられていないので、調整回路３１を簡易に構成することができる。
以下、本発明の第２実施形態について説明する。本実施形態において、調整回路３１は、複数（本実施形態では、２つ）のゲーテッドラッチ回路を備え、複数のゲーテッドラッチ回路は、それぞれ異なるタイミングで入力信号（信号ＯＵＴＬＺ＿ｔ及び信号ＯＵＴＬ２Ｚ＿ｔ）を通過させるように構成されている。また、本実施形態において、調整回路３１には、上述した遅延回路（第１遅延回路２２２及び第２遅延回路２２３）が設けられていないので、調整回路３１を簡易に構成することができる。
【0057】
また、本実施形態において、調整回路３１は、複数のゲーテッドラッチ回路のうち上流側のゲーテッドラッチ回路が信号ＯＵＴＬＺ＿ｔを通過させるように内部クロック信号ＣＫＲ＿ｃ＿ｔ，ＣＫＲ＿ｃ＿ｃによって制御される場合には、複数のゲーテッドラッチ回路のうち下流側のゲーテッドラッチ回路を、上流側のゲーテッドラッチ回路を通過した入力信号ＯＵＴＬ２Ｚ＿ｔを維持するように内部クロック信号ＣＫＲ＿ｃ＿ｔ，ＣＫＲ＿ｃ＿ｃによって制御する。また、調整回路３１は、上流側のゲーテッドラッチ回路が信号ＯＵＴＬＺ＿ｔを維持するように内部クロック信号ＣＫＲ＿ｃ＿ｔ，ＣＫＲ＿ｃ＿ｃによって制御される場合には、下流側のゲーテッドラッチ回路を、下流側のゲーテッドラッチ回路において維持している信号ＯＵＴＬ２Ｚ＿ｔを通過させるように内部クロック信号ＣＫＲ＿ｃ＿ｔ，ＣＫＲ＿ｃ＿ｃによって制御する。
【0058】
図７に示す本実施形態の調整回路３１は、出力クロックドライバ３１１と、第４ゲート回路３１２と、第２ラッチ回路３１３と、第５ゲート回路３１４と、第３ラッチ回路３１５と、ＮＯＲ回路３１６と、第９インバータＩＮ９と、第１０インバータＩＮ１０とを備える。
【0059】
本実施形態では、第４ゲート回路３１２と第２ラッチ回路３１３とで上流側ゲーテッドラッチ回路を構成するとともに、第５ゲート回路３１４と、第３ラッチ回路３１５とで下流側ゲーテッドラッチ回路を構成している。これらの二つのゲーテッドラッチ回路は、入力信号に対して直列となるように接続されている。
【0060】
第４ゲート回路３１２は、図３に示す第１ゲート回路２２５と同様の構成を有しており、２つのＰ型ＭＯＳトランジスタＰ７、Ｐ８と、２つのＮ型ＭＯＳトランジスタＮ７、Ｎ８とを備える。また、第２ラッチ回路３１３は、図３に示すラッチ回路２２６と同様の構成を有しており、２つのインバータＩＮ１１、ＩＮ１２を備える。さらに、第５ゲート回路３１４は、第４ゲート回路３１２と同様の構成を有しており、２つのＰ型ＭＯＳトランジスタＰ９、Ｐ１０と、２つのＮ型ＭＯＳトランジスタＮ９、Ｎ１０とを備える。さらにまた、第３ラッチ回路３１３は、第２ラッチ回路３１３と同様の構成を有しており、２つのインバータＩＮ１３、ＩＮ１４を備える。
【0061】
出力クロックドライバ３１１は、外部から内部クロック信号ＣＬＫ１Ｄ＿ｔ及び出力イネーブル信号ＯＥ＿ｔが入力されるように構成されている。出力クロックドライバ３１１の出力端子は、第９インバータＩＮ９の入力端子に接続されている。
【0062】
第４ゲート回路３１２の入力端子（第８Ｐ型ＭＯＳトランジスタＰ８及び第７Ｎ型ＭＯＳトランジスタＮ７の各々のゲート）には、図４に示す出力制御回路２１から信号ＯＵＴＬＺ＿ｔが入力される。第４ゲート回路３１２の出力端子（第８Ｐ型ＭＯＳトランジスタＰ８のドレイン及び第７Ｎ型ＭＯＳトランジスタＮ７のドレイン間のノード）は、第２ラッチ回路３１３の第１１インバータＩＮ１１の入力端子に接続されている。第２ラッチ回路３１３の第１１インバータＩＮ１１の出力端子は、第５ゲート回路３１４の入力端子（第１０Ｐ型ＭＯＳトランジスタＰ１０及び第９Ｎ型ＭＯＳトランジスタＮ９の各々のゲート）に接続されている。第５ゲート回路３１４の出力端子（第１０Ｐ型ＭＯＳトランジスタＰ１０のドレイン及び第９Ｎ型ＭＯＳトランジスタＮ９のドレイン間のノード）は、第３ラッチ回路３１５の第１３インバータＩＮ１３の入力端子に接続されている。第３ラッチ回路３１５の第１３インバータＩＮ１３の出力端子は、ＮＯＲ回路３１６の一方の入力端子に接続されている。ＮＯＲ回路３１６の出力端子は、第１０インバータＩＮ１０の入力端子に接続されている。
【0063】
出力クロックドライバ３１１の入力端子に、内部クロック信号ＣＬＫ１Ｄ＿ｔ及び出力イネーブル信号ＯＥ＿ｔが入力され、出力クロックドライバ３１１で内部クロック信号ＣＫＲ＿ｃ＿ｔが生成され出力される。この内部クロック信号ＣＫＲ＿ｃ＿ｔは、第９インバータＩＮ９に入力されて論理反転され、内部クロック信号ＣＫＲ＿ｃ＿ｃが生成される。これらの内部クロック信号ＣＫＲ＿ｃ＿ｔ及び内部クロック信号ＣＫＲ＿ｃ＿ｃは、第４ゲート回路３１２及び第５ゲート回路３１４へ入力される。
【0064】
第４ゲート回路３１２には、信号ＯＵＴＬＺ＿ｔが入力される。また、第７Ｐ型ＭＯＳトランジスタＰ７のゲートに内部クロック信号ＣＫＲ＿ｃ＿ｃが入力され、第８Ｎ型ＭＯＳトランジスタＮ８のゲートに内部クロック信号ＣＫＲ＿ｃ＿ｔが入力される。第４ゲート回路３１２では、内部クロック信号ＣＫＲ＿ｃ＿ｃがローレベルの時に信号ＯＵＴＬＺ＿ｔが第４ゲート回路３１２を通過する。第４ゲート回路３１２から出力された信号ＯＵＴＬＺ＿ｔは、第２ラッチ回路３１３に入力されて内部クロック信号ＣＫＲ＿ｃ＿ｃがハイレベルの時に第２ラッチ回路３１３から出力される信号ＯＵＴＬ２Ｚ＿ｔとなる。
【0065】
第５ゲート回路３１４には、信号ＯＵＴＬ２Ｚ＿ｔが入力される。また、第９Ｐ型ＭＯＳトランジスタＰ９のゲートに内部クロック信号ＣＫＲ＿ｃ＿ｔが入力され、第１０Ｎ型ＭＯＳトランジスタＮ１０のゲートに内部クロック信号ＣＫＲ＿ｃ＿ｃが入力される。第５ゲート回路３１４では、内部クロック信号ＣＫＲ＿ｃ＿ｔがローレベルの時に信号ＯＵＴＬ２Ｚ＿ｔが第５ゲート回路３１４を通過する。第５ゲート回路３１４から出力された信号ＯＵＴＬ２Ｚ＿ｔは、第３ラッチ回路３１５に入力されて内部クロック信号ＣＫＲ＿ｃ＿ｃがハイレベルの時に第２ラッチ回路３１３から出力されて、ＮＯＲ回路３１６に入力される。ＮＯＲ回路３１６には、さらに信号ＯＵＴＬＺ＿ｔが入力され、ＮＯＲ演算される。ＮＯＲ回路３１６で生成された信号は、第１０インバータＩＮ１０に入力されて論理反転されて出力信号ＯＵＴＬＤ２Ｚ＿ｔが生成される。ここで、本実施形態における出力信号ＯＵＴＬＤ２Ｚ＿ｔは、本発明の「出力信号」の一例である。生成された出力信号ＯＵＴＬＤ２Ｚ＿ｔは、第１実施形態に示す変換回路１１に入力される。
【0066】
本実施形態においては、内部クロック信号ＣＫＲ＿ｃ＿ｔと、この内部クロック信号ＣＫＲ＿ｃ＿ｔが論理反転してなる内部クロック信号ＣＫＲ＿ｃ＿ｃとが、それぞれ上流側及び下流側のゲーテッドラッチ回路を制御し、この内部クロック信号ＣＫＲ＿ｃ＿ｔ、ＣＫＲ＿ｃ＿ｃに応じて、第４ゲート回路３１２に入力された信号ＯＵＴＬＺ＿ｔが、各ゲーテッドラッチ回路を通過していくことで、信号ＯＵＴＬＺ＿ｔを所定量遅延させた出力信号ＯＵＴＬＤ２Ｚ＿ｔを生成している。
【0067】
図８に示すタイミングチャートを用いて本実施形態の読み出し動作を説明する。なお、図８において図５に示すタイミングチャートと同様の点については説明を省略している。時刻ｔ７０１でクロック信号ＣＫの２番目のクロックがハイレベルからローレベルへ変化すると、これに対応して時刻ｔ７０３で内部クロック信号ＣＫＲ＿ｃ＿ｔが立ち上がると時刻ｔ７０６で最後の読み出しデータである奇数データ（図の例では、読み出しデータ（Ｄｎ+１，Ｂ））が出力される。また、本実施形態では、チップセレクト信号ＣＳ＃が立ち上がった後もクロック信号ＣＫが入力されるので、３番目のクロックは時刻ｔ７０５で入力される。
【0068】
また、時刻ｔ７０１でチップセレクト信号ＣＳ＃がローレベルからハイレベルに変化すると、時刻ｔ７０２で信号ＯＵＴＬＺ＿ｔがハイレベルからローレベルへ変化する。そして、時刻ｔ７０３で内部クロック信号ＣＫＲ＿ｃ＿ｔがローレベルからハイレベルに変化するとともに、内部クロック信号ＣＫＲ＿ｃ＿ｃがハイレベルからローレベルに変化することで、時刻ｔ７０４で信号ＯＵＴＬ２Ｚ＿ｔがハイレベルからローレベルに変化する。そして、時刻ｔ７０７で内部クロック信号ＣＫＲ＿ｃ＿ｔがローレベルからハイレベルに変化すると、ローレベルの信号ＯＵＴＬＺ＿tが下流側のゲーテッドラッチ回路を通過することができるようになるので、出力信号ＯＵＴＬＤ２Ｚ＿ｔもハイレベルからローレベルに変化する。これにより、このローレベルの出力信号ＯＵＴＬＤ２Ｚ＿ｔが変換回路１１に入力されることで、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の読み出しが時刻ｔ７０８で完了する。
【0069】
このように、本実施形態においても、時刻ｔ７０１から時刻ｔ７０８までの第２期間ｔＯＺと、時刻ｔ７０１から時刻ｔ７０６までの第１期間ｔＣＫＤとの大小関係は、ｔＣＫＤ≦ｔＯＺを満たす。なお、図８（２）に示すように、半導体記憶装置のプロセスが低速に分類される場合には、第１期間ｔＣＫＤが図８（１）の場合と比較して長くなり（例えばｔＣＫＤ＝約４．７ｎｓ）、第２期間ｔＯＺが仕様の最大値よりも長くなることが考えられる。このような場合には、チップセレクト信号ＣＳ＃が立ち上がった後にクロック信号ＣＫの立ち上がる時間から、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の出力が完了する時間までを修正第２期間ｔＯＺ’とした場合に、この修正第２期間ｔＯＺ’を、第２期間ｔＯＺの仕様における最大値以下とすることによって、仕様を満たしながらｔＣＫＤ≦ｔＯＺという大小関係を満たすことが可能になる。これにより、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の読み出しを完了することが可能である。
【0070】
具体的には、クロック信号ＣＫの３番目のクロックが立ち上がる時刻ｔ８０２から最後の読み出しデータ（Ｄｎ＋１，Ｂ）が完了する時刻ｔ８０４までの期間を修正第２期間ｔＯＺ’とすると、第２期間ｔＯＺと、チップセレクト信号ＣＳ＃の立ち上がる時刻ｔ８０１から最後の読み出しデータ（Ｄｎ＋１，Ｂ）の出力が開始される時刻ｔ８０３までの第１期間ｔＣＫＤとの間のｔＣＫＤ≦ｔＯＺという大小関係を満たした上で、修正第２期間ｔＯＺ’は第２期間ｔＯＺの仕様における最大値以下とすることができる。
【0071】
このように、本実施形態では、図８（１）、（２）のいずれの場合であっても、第２期間ｔＯＺと第１期間ｔＣＫＤとの大小関係はｔＣＫＤ≦ｔＯＺを満たす。このため、最後の読み出しデータ（Ｄｎ＋１，Ｂ）の読み出し動作中に半導体記憶装置の非活性化が行われることがなく、データを適切に読み出すことができる。なお、このように構成したとしても、図１に示した場合と比較して読み出しサイクルタイムが短くなるので、読み出しサイクルタイムの長期化という問題は生じにくく、また、不要なデータ（ダミーデータ）が出力されることもないので、アクティブ消費電流の増加という問題も生じない。
【0072】
また、本実施形態の調整回路３１は、入力信号に対して直列に接続された二つのゲーテッドラッチ回路を有することで、前記複数の前記ゲーテッドラッチ回路が、それぞれ異なるタイミングで前記入力信号を通過させている。これにより、上述したように、第２期間ｔＯＺと第１期間ｔＣＫＤとの間のｔＣＫＤ≦ｔＯＺという大小関係を必ず満たすことができる。これにより、データの読み出し動作中に半導体記憶装置の非活性化が行われることがなく、データを適切に読み出すことができる。
【0073】
なお、調整回路３１は、例えば３つ以上のゲーテッドラッチ回路を備えてもよい。また、調整回路３１は、上述した内部クロック信号以外の他の信号を用いて出力信号ＯＵＴＬＤ２Ｚ＿ｔを生成してもよい。
【0074】
（第３実施形態）
図９に、本発明の第３実施形態を示す。第３実施形態では、制御ロジック部２０が、上述した調整回路２２、３１を第１調整回路２２、第２調整回路３１として有するとともに、ユーザーの要望に応じて、何れの調整回路の出力信号を選択するかを設定するセレクター３２を備える。
図９に、本発明の第３実施形態を示す。第３実施形態では、制御ロジック部２０が、上述した調整回路２２、３１を第１調整回路２２、第２調整回路３１として有するとともに、ユーザーの要望に応じて、何れの調整回路の出力信号を選択するかを設定するセレクター３２を備える。
【0075】
第３実施形態では、出力制御回路２１で生成された信号ＯＵＴＬＺ＿ｔは、第１調整回路２２、第２調整回路３１に入力されるように構成されるとともに、第１調整回路２２で生成された出力信号ＯＵＴＬＤＺ＿ｔと、第２調整回路３１で生成された出力信号ＯＵＴＬＤ２Ｚ＿ｔとが、それぞれセレクター３２に入力されるように構成されている。セレクター３２には、モードレジスタ３３から、出力信号ＯＵＴＬＤＺ＿ｔと出力信号ＯＵＴＬＤ２Ｚ＿ｔとのうちの何れを選択するか指示する選択信号ＳＥＬ２＿ｔが入力される。ここで、選択信号ＳＥＬ２＿ｔの内容は、例えば、モードレジスタ書き込みコマンドが外部から入力されることよって適宜更新されてもよい。
【0076】
そして、セレクター３２で、選択信号ＳＥＬ２＿ｔに応じて出力信号ＯＵＴＬＤＺ＿ｔと出力信号ＯＵＴＬＤ２Ｚ＿ｔとのうちの何れかが選択されて、出力信号ＯＵＴＬＤＳＺ＿ｔとしてＩ／Ｏ部１０へ入力される。Ｉ／Ｏ部１０では、Ｉ／Ｏ部１０に入力された出力信号ＯＵＴＬＤＳＺ＿ｔに基づいて、変換回路１１がデータ信号ＤＱを制御する。
【0077】
このように、本実施形態では、ユーザーが調整回路を選択できるように構成されているので、より利便性の高い半導体記憶装置とすることが可能である。
【0078】
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0079】
例えば、上述した各実施形態では、アクセスインタフェースとしてＨｙｐｅｒＢｕｓＴＭインタフェースを用いた場合を一例として説明したが、本発明はこの場合に限られない。例えば、拡張シリアルペリフェラルインタフェース（Expanded Serial Peripheral Interface：ｘＳＰＩ）やＸｃｃｅｌａＴＭインタフェースがアクセスインタフェースとして用いられる場合であっても、上述した各実施形態と同様の作用効果が得られる。
【0080】
また、例えば、調整回路２２、３１を用いて、データ信号ＤＱのみではなく読み書きデータストローブ信号ＲＷＤＳについても同様に制御することが可能である。すなわち、読み出し動作における最後の読み出しデータを読み出すための外部クロック信号ＣＫが立ち上がる又は立ち下がるように変化するタイミングから最後の読み出しデータに対応するデータストローブ信号が有効になるまでの期間をｔＣＫＤＳとし、チップセレクト信号ＣＳ＃がアサートからネゲートに変化するタイミングから最後の読み出しデータの出力が終了する（データストローブ信号がハイインピーダンス状態になる）までの期間をｔＤＳＺとした場合に、ｔＣＫＤＳ≦ｔＤＳＺという関係を満たすことができる。これにより、読み出しサイクルタイムやスタンバイ時間が長期化すること及び次の読み出し動作に影響を与えることを抑制することができる。
【0081】
また、上述した各実施形態において、第１期間ｔＣＫＤは、最後の読み出しデータを読み出すための外部クロック信号ＣＫ＿ｔが立ち上がるタイミングから最後の読み出しデータの出力が開始するまでの期間であってもよい。
【0082】
また、上述した第２実施形態において、修正第２期間ｔＯＺ’は、チップセレクト信号ＣＳ＃がネゲートした後に外部クロック信号ＣＫが立ち下がるタイミングから最後の読み出しデータの出力が終了するまでの期間であってもよい。
【符号の説明】
【0083】
２２、３１…調整回路
１１２…第２ゲート回路
１１３…第３ゲート回路
２２２…第１遅延回路
２２３…第２遅延回路
２２５…第１ゲート回路
２２６…ラッチ回路
ＣＳ＃…チップセレクト信号
ＯＵＴＬＤ２Ｚ＿ｔ…出力信号
ＯＵＴＬＤＺ＿ｔ…出力信号
ＯＵＴＬＺ＿ｔ…信号
ｔＣＫＤ…第１期間
ｔＣＳＨ…所定の期間
ｔＯＺ…第２期間
ｔＯＺ’…修正第２期間
１１２…第２ゲート回路
１１３…第３ゲート回路
２２２…第１遅延回路
２２３…第２遅延回路
２２５…第１ゲート回路
２２６…ラッチ回路
ＣＳ＃…チップセレクト信号
ＯＵＴＬＤ２Ｚ＿ｔ…出力信号
ＯＵＴＬＤＺ＿ｔ…出力信号
ＯＵＴＬＺ＿ｔ…信号
ｔＣＫＤ…第１期間
ｔＣＳＨ…所定の期間
ｔＯＺ…第２期間
ｔＯＺ’…修正第２期間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】