(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023169983
(43)【公開日】2023-12-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20231124BHJP
【ＦＩ】
H01L27/04 P
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022081376
(22)【出願日】2022-05-18
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】狩野 太一
(72)【発明者】
【氏名】澄田 仁志
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038AR09
5F038AR16
5F038AR20
5F038AR23
5F038AR25
5F038AR26
5F038AR28
5F038CA06
5F038CA12
5F038CA16
5F038CD18
(57)【要約】
【課題】チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供する。
【解決手段】半導体基板１と、半導体基板１の一方の面上に設けられた第１絶縁膜２と、第１絶縁膜２上に設けられたポリシリコンからなる第１抵抗層３ａと、第１抵抗層３ａ上に設けられた第２絶縁膜４と、第１抵抗層３ａと重なるように第２絶縁膜４上に設けられたポリシリコンからなる第２抵抗層３ｂと、第２抵抗層３ｂ上に設けられた第３絶縁膜５と、第３絶縁膜５の上方に設けられ、第２抵抗層３ｂに電気的に接続された第１電極８と、第１抵抗層３ａに電気的に接続された第２電極１０とを備え、第１抵抗層３ａ及び第２抵抗層３ｂのそれぞれが、本体部３２，３５と、本体部３２，３５よりも高不純物濃度の第１コンタクト部３３，３６とを有し、第１コンタクト部３３，３６同士が接する。
【選択図】図２
【解決手段】半導体基板１と、半導体基板１の一方の面上に設けられた第１絶縁膜２と、第１絶縁膜２上に設けられたポリシリコンからなる第１抵抗層３ａと、第１抵抗層３ａ上に設けられた第２絶縁膜４と、第１抵抗層３ａと重なるように第２絶縁膜４上に設けられたポリシリコンからなる第２抵抗層３ｂと、第２抵抗層３ｂ上に設けられた第３絶縁膜５と、第３絶縁膜５の上方に設けられ、第２抵抗層３ｂに電気的に接続された第１電極８と、第１抵抗層３ａに電気的に接続された第２電極１０とを備え、第１抵抗層３ａ及び第２抵抗層３ｂのそれぞれが、本体部３２，３５と、本体部３２，３５よりも高不純物濃度の第１コンタクト部３３，３６とを有し、第１コンタクト部３３，３６同士が接する。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板の一方の面上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたポリシリコンからなる第１抵抗層と、
前記第１抵抗層上に設けられた第２絶縁膜と、
前記第１抵抗層と少なくとも一部が重なるように前記第２絶縁膜上に設けられたポリシリコンからなる第２抵抗層と、
前記第２抵抗層上に設けられた第３絶縁膜と、
前記第３絶縁膜の上方に設けられ、前記第２抵抗層に電気的に接続された第１電極と、
前記第１抵抗層に電気的に接続された第２電極と、
を備え、
前記第１抵抗層及び前記第２抵抗層のそれぞれが、本体部と、前記本体部よりも高不純物濃度の第１コンタクト部とを有し、前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第１コンタクト部同士が前記第２絶縁膜に設けられたコンタクトホールを介して接することを特徴とする半導体装置。
前記半導体基板の一方の面上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられたポリシリコンからなる第１抵抗層と、
前記第１抵抗層上に設けられた第２絶縁膜と、
前記第１抵抗層と少なくとも一部が重なるように前記第２絶縁膜上に設けられたポリシリコンからなる第２抵抗層と、
前記第２抵抗層上に設けられた第３絶縁膜と、
前記第３絶縁膜の上方に設けられ、前記第２抵抗層に電気的に接続された第１電極と、
前記第１抵抗層に電気的に接続された第２電極と、
を備え、
前記第１抵抗層及び前記第２抵抗層のそれぞれが、本体部と、前記本体部よりも高不純物濃度の第１コンタクト部とを有し、前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第１コンタクト部同士が前記第２絶縁膜に設けられたコンタクトホールを介して接することを特徴とする半導体装置。
【請求項2】
前記第２電極が前記半導体基板の他方の面上に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１抵抗層及び前記第２抵抗層が、前記第１電極の外周よりも外側で折り返すように直列接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項4】
前記第１抵抗層及び前記第２抵抗層が、前記第１電極の外周よりも内側で折り返すように直列接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項5】
前記第１抵抗層及び前記第２抵抗層のそれぞれが、前記第１コンタクト部と前記本体部を挟み、前記本体部よりも高不純物濃度の第２コンタクト部を更に備え、
前記第１抵抗層の前記第２コンタクト部が前記半導体基板に接し、
前記第２抵抗層の前記第２コンタクト部が前記第１電極に接続されたビアに接する
ことを特徴とする請求項１又は２に記載の半導体装置。
前記第１抵抗層の前記第２コンタクト部が前記半導体基板に接し、
前記第２抵抗層の前記第２コンタクト部が前記第１電極に接続されたビアに接する
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項6】
前記第１抵抗層及び前記第２抵抗層が並列接続されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項7】
前記第１抵抗層及び前記第２抵抗層のそれぞれが、前記第１コンタクト部と前記本体部を挟み、前記本体部よりも高不純物濃度の第２コンタクト部を更に備え、
前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第２コンタクト部同士が接し、
前記第１抵抗層の前記第１コンタクト部が前記半導体基板に接し、
前記第２抵抗層の前記第２コンタクト部が前記第１電極に接続されたビアに接する
ことを特徴とする請求項６に記載の半導体装置。
前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第２コンタクト部同士が接し、
前記第１抵抗層の前記第１コンタクト部が前記半導体基板に接し、
前記第２抵抗層の前記第２コンタクト部が前記第１電極に接続されたビアに接する
ことを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記第２抵抗層と少なくとも一部が重なるように前記第３絶縁膜上に設けられたポリシリコンからなる第３抵抗層と、
前記第３抵抗層上に設けられた第４絶縁膜と、
を更に備え、
前記第３抵抗層が、本体部と、前記本体部よりも高不純物濃度の第１コンタクト部とを有し、前記第２抵抗層及び前記第３抵抗層のそれぞれの前記第１コンタクト部同士が前記第３絶縁膜に設けられたコンタクトホールを介して接し、前記第１電極は前記第３抵抗層を介して前記第２抵抗層に電気的に接続することを特徴とする請求項１又は２に記載の半導体装置。
前記第３抵抗層上に設けられた第４絶縁膜と、
を更に備え、
前記第３抵抗層が、本体部と、前記本体部よりも高不純物濃度の第１コンタクト部とを有し、前記第２抵抗層及び前記第３抵抗層のそれぞれの前記第１コンタクト部同士が前記第３絶縁膜に設けられたコンタクトホールを介して接し、前記第１電極は前記第３抵抗層を介して前記第２抵抗層に電気的に接続することを特徴とする請求項１又は２に記載の半導体装置。
【請求項9】
前記第１抵抗層及び前記第２抵抗層の積層構造が、前記第１電極の周辺に複数設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項10】
前記第２電極が前記第３絶縁膜の上方に前記第１電極から離間して設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項11】
前記第１抵抗層及び前記第２抵抗層のそれぞれが、前記第１コンタクト部と前記本体部を挟み、前記本体部よりも高不純物濃度の第２コンタクト部を更に備え、
前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第２コンタクト部同士が接し、
前記第２抵抗層の前記第１コンタクト部が前記第１電極に接続されたビアに接し、
前記第２抵抗層の前記第２コンタクト部が前記第２電極に接続されたビアに接する
ことを特徴とする請求項１０に記載の半導体装置。
前記第１抵抗層及び前記第２抵抗層のそれぞれの前記第２コンタクト部同士が接し、
前記第２抵抗層の前記第１コンタクト部が前記第１電極に接続されたビアに接し、
前記第２抵抗層の前記第２コンタクト部が前記第２電極に接続されたビアに接する
ことを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子のゲート抵抗素子等に使用される半導体装置に関する。
【背景技術】
【0002】
半導体集積回路（ＩＣ）等で使用される抵抗素子として、特許文献１は、半導体基板上に第１絶縁膜を介して設けられた薄膜のポリシリコンからなる抵抗層と、抵抗層上に第２絶縁膜を介して設けられ、抵抗層の一端に電気的に接続された第１電極と、第２絶縁膜上に設けられ、抵抗層の他端に電気的に接続された中継配線と、半導体基板下に設けられ、中継配線に電気的に接続された第２電極とを備え、第１電極と第２電極との間を抵抗体とする縦型構造の抵抗チップを開示する。
【0003】
特許文献２は、抵抗の温度特性が正および負の値を有する複数種類のポリシリコン層を抵抗素子とし、複数種類のポリシリコン抵抗素子をポリシリコン層間接続孔を介して接続した半導体集積回路装置を開示する。特許文献３は、半導体素子を含む半導体基板上に絶縁膜を介して抵抗体を形成してなる半導体装置において、抵抗体を絶縁膜を介して高さ方向に複数層に積層された状態で形成し、且つ、各層の抵抗体パターンを電気的に接続した半導体装置を開示する。特許文献４は、負荷素子が少なくとも２層の高抵抗層を互いにコンタクトホールを介して接続した抵抗である半導体記憶装置を開示する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１０６４８５号公報
【特許文献2】特開平５－２３５２７７号公報
【特許文献3】特開平８－１９５４７９号公報
【特許文献4】特開平９－２７５１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の抵抗素子では、抵抗素子が実装される半導体モジュールごとに適切な抵抗値に設計する必要がある。抵抗素子の抵抗値を大きくするために、抵抗素子のチップサイズを大きくすると、半導体モジュールにおける実装面積を変更しなければならない。また、抵抗素子のチップサイズを変更することなく抵抗値を大きくするためには、抵抗体の幅を狭くする必要があるが、抵抗体の幅を狭くするほど抵抗値バラツキが大きくなる。
【0006】
上記課題に鑑み、本発明は、チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、半導体基板と、半導体基板の一方の面上に設けられた第１絶縁膜と、第１絶縁膜上に設けられたポリシリコンからなる第１抵抗層と、第１抵抗層上に設けられた第２絶縁膜と、第１抵抗層と少なくとも一部が重なるように第２絶縁膜上に設けられたポリシリコンからなる第２抵抗層と、第２抵抗層上に設けられた第３絶縁膜と、第３絶縁膜の上方に設けられ、第２抵抗層に電気的に接続された第１電極と、第１抵抗層に電気的に接続された第２電極とを備え、第１抵抗層及び第２抵抗層のそれぞれが、本体部と、本体部よりも高不純物濃度の第１コンタクト部とを有し、第１抵抗層及び第２抵抗層のそれぞれの第１コンタクト部同士が第２絶縁膜に設けられたコンタクトホールを介して接する半導体装置であることを要旨とする。
【発明の効果】
【0008】
本発明によれば、チップサイズを変更することなく抵抗値を調整することができ、抵抗値バラツキも抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係る半導体装置の平面図である。
【図3】第１実施形態に係る半導体装置の適用例を示す回路図である。
【図4】比較例に係る半導体装置の断面図である。
【図5】抵抗値バラツキのポリシリコン幅依存性を示すグラフである。
【図6】第１実施形態に係る半導体装置の製造方法の工程断面図である。
【図16A】第２実施形態に係る半導体装置の断面図である。
【図16B】第２実施形態に係る半導体装置の一部の平面図である。
【図17】第３実施形態に係る半導体装置の断面図である。
【図18】第４実施形態に係る半導体装置の断面図である。
【図19】第５実施形態に係る半導体装置の断面図である。
【図20】第６実施形態に係る半導体装置の断面図である。
【図21】第７実施形態に係る半導体装置の平面図である。
【図23】第８実施形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して、本発明の各実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重なる説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれる。また、以下に示す各実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0011】
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も１８０°回転すれば、反転した用語が定義される。
【0012】
また、半導体領域の導電型を示す「ｐ」又は「ｎ」に付す「＋」又は「－」は、「＋」又は「－」が付されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｐ」と「ｐ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「ｐ型」又は「ｎ型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。
【0013】
（第１実施形態）
＜半導体装置の構成＞
第１実施形態に係る半導体装置は、図１に示すように、矩形の平面パターンを有するチップ状の抵抗素子（抵抗チップ）である。第１実施形態に係る半導体装置のチップサイズは、例えば３ｍｍ×３ｍｍ程度であるが、適宜設定可能である。なお、第１実施形態に係る半導体装置の平面パターンは矩形に限定されない。
＜半導体装置の構成＞
第１実施形態に係る半導体装置は、図１に示すように、矩形の平面パターンを有するチップ状の抵抗素子（抵抗チップ）である。第１実施形態に係る半導体装置のチップサイズは、例えば３ｍｍ×３ｍｍ程度であるが、適宜設定可能である。なお、第１実施形態に係る半導体装置の平面パターンは矩形に限定されない。
【0014】
第１実施形態に係る半導体装置は、矩形の各辺に沿って設けられた複数（４つ）の抵抗積層構造３，３ｘ，３ｙ，３ｚを備える。図１の抵抗積層構造３を通過するＡ－Ａ´線で切断した断面を図２に示す。図２に示すように、第１実施形態に係る半導体装置は、ｎ型の半導体基板１と、半導体基板１の上方に設けられた抵抗積層構造３を備える。抵抗積層構造３は、ポリシリコンからなる第１抵抗層（ポリシリコン抵抗）３ａと、ポリシリコンからなる第２抵抗層（ポリシリコン抵抗）３ｂの２層の抵抗層が積層されて構成されている。
【0015】
半導体基板１の厚さは例えば３５０μｍ程度である。半導体基板１としては、ｎ型不純物を高濃度に添加したシリコン基板等の低比抵抗の基板が使用可能である。半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して無視できるレベルまで小さいことが好ましい。半導体基板１の抵抗成分は、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗成分に対して１／１００以下程度であることが好ましい。半導体基板１の比抵抗は、例えば２ｍΩ・ｃｍ～６０ｍΩ・ｃｍ程度としてもよい。なお、半導体基板１としては、ｐ型不純物を高濃度に添加したシリコン基板や、シリコン以外の半導体基板を使用してもよい。
【0016】
半導体基板１の上部には、半導体基板１と同一導電型であり、半導体基板１よりも高不純物濃度で且つ低比抵抗のｎ＋型のコンタクト領域１１が設けられている。なお、ｐ型の半導体基板１を使用する場合にはｐ＋型のコンタクト領域が設けられてよい。
【0017】
半導体基板１の一方の面（上面）上にはフィールド絶縁膜である第１絶縁膜２が設けられている。第１絶縁膜２の厚さは例えば８００ｎｍ程度である。第１絶縁膜２を厚くすることで寄生容量を低減することができる。第１絶縁膜２としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。第１絶縁膜２としては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。
【0018】
第１絶縁膜２上にはポリシリコンからなる第１抵抗層３ａが設けられている。第１抵抗層３ａの厚さは例えば５００ｎｍ程度であり、第１抵抗層３ａのシート抵抗は例えば１５０Ω／□程度である。第１抵抗層３ａの幅は図２の奥行方向に定義され、第１抵抗層３ａの長さは図２の左右方向に定義される。第１抵抗層３ａの幅は４００μｍ以上であることが好ましい。第１抵抗層３ａの幅が４００μｍ以上である場合、第１抵抗層３ａの抵抗値バラツキを抑制することができ、第１実施形態に係る半導体装置全体の抵抗値バラツキを抑制することができる。
【0019】
第１抵抗層３ａの長さに対する幅の比（第１抵抗層３ａの長さをＬ、幅をＷとしたときのＷ／Ｌ）は３．３以上であることが好ましい。Ｗ／Ｌが３．３以上であると、第１抵抗層３ａの抵抗値バラツキを抑制することができ、第１実施形態に係る半導体装置全体の抵抗値バラツキを抑制することができる。例えば、第１抵抗層３ａの幅が４００μｍである場合には、第１抵抗層３ａの長さが１２０μｍ程度以上であることが好ましい。
【0020】
第１抵抗層３ａとしては、例えばｎ型のドープド・ポリシリコン（ＤＯＰＯＳ）層が使用可能である。ｎ型のＤＯＰＯＳ層は、多結晶シリコン（ポリシリコン）に燐（Ｐ）等のｎ型不純物をイオン注入することやＣＶＤ装置で多結晶シリコンを堆積中に添加することで形成可能である。第１抵抗層３ａは、ｐ型のＤＯＰＯＳ層であってもよい。ｐ型のＤＯＰＯＳ層も、ホウ素（Ｂ）等のｐ型不純物をポリシリコンにイオン注入する等の手法で形成可能である。
【0021】
第１抵抗層３ａの抵抗値は、第１抵抗層３ａの幅及び長さを調整することにより制御可能である。また、ＤＯＰＯＳ層を第１抵抗層３ａに用いる場合は、ポリシリコン中に添加する不純物元素の添加量を調整することによっても、第１抵抗層３ａの抵抗値を制御可能である。
【0022】
第１抵抗層３ａの温度係数は０ｐｐｍ／℃以下である（換言すれば、第１抵抗層３ａの温度係数が０であるか、又は第１抵抗層３ａが負の温度係数を有する）ことが好ましい。これにより、第１実施形態に係る半導体装置が実装された半導体モジュールの高温動作時に、第１実施形態に係る半導体装置の抵抗値の上昇を抑制することができる。例えば、第１実施形態に係る半導体装置を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート抵抗素子として適用した場合には、ＩＧＢＴのオン時のロスを抑制することができる。
【0023】
ＤＯＰＯＳの温度係数は、例えばポリシリコンに不純物をイオン注入するときのドーズ量を調整することで制御可能である。例えば、ドーズ量を７．０×１０１５ｃｍ－２以下程度とすれば、ＤＯＰＯＳの温度係数を０ｐｐｍ／℃以下程度にできる。なお、第１抵抗層３ａの温度係数は０ｐｐｍ／℃以下に必ずしも限定されず、第１抵抗層３ａが正の温度係数を有していてもよい。
【0024】
第１抵抗層３ａは、本体部３２と、本体部３２のチップ中央に近い一端側に接して設けられ、本体部３２と同一導電型で、本体部３２よりも高不純物濃度のコンタクト部３１と、本体部３２のチップ中央から遠い他端側に接して設けられ、本体部３２と同一導電型で、本体部３２よりも高不純物濃度のコンタクト部３３を備える。
【0025】
本体部３２は、第１抵抗層３ａの主な抵抗成分として機能する。本体部３２の抵抗値は、本体部３２の厚さ、図２の左右方向で定義される本体部３２の長さＬ１、図２の奥行方向で定義される本体部３２の幅、及び本体部３２の不純物濃度を調整することにより制御可能である。
【0026】
コンタクト部３１及びコンタクト部３３は、本体部３２を間に挟むように設けられている。コンタクト部３１及びコンタクト部３３の不純物濃度は互いに略同一でよく、互いに異なっていてもよい。コンタクト部３１は、コンタクト部３３よりもチップの中央側（内側）に位置する。コンタクト部３１は、第１絶縁膜２に設けられたコンタクトホール２ａを介して半導体基板１の上部のコンタクト領域１１に接している。コンタクト部３１は、コンタクト領域１１と低接触抵抗でオーミック接触している。
【0027】
第１絶縁膜２及び第１抵抗層３ａ上には、層間絶縁膜である第２絶縁膜４が設けられている。第２絶縁膜４としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も第２絶縁膜４として採用可能である。
【0028】
第２絶縁膜４の上面には、第１抵抗層３ａと少なくとも一部が重なるようにポリシリコンからなる第２抵抗層３ｂが設けられている。第２抵抗層３ｂは、第１抵抗層３ａと同様の構成であってよい。第２抵抗層３ｂは、例えば、第１抵抗層３ａと同一導電型であるｎ型のＤＯＰＯＳ層で構成されている。第１抵抗層３ａの不純物濃度と、第２抵抗層３ｂの不純物濃度は、互いに略同一でもよく、互いに異なっていてもよい。第１抵抗層３ａの抵抗値と、第２抵抗層３ｂの抵抗値は、互いに略同一でもよく、互いに異なっていてもよい。第１抵抗層３ａの長さと、第２抵抗層３ｂの長さは、互いに略同一でもよく、互いに異なっていてもよい。第１抵抗層３ａの幅と、第２抵抗層３ｂの幅は、互いに略同一でもよく、互いに異なっていてもよい。
【0029】
第１抵抗層３ａの温度係数と、第２抵抗層３ｂの温度係数は、互いに略同一であってもよく、互いに異なっていてもよい。例えば、第１抵抗層３ａ及び第２抵抗層３ｂの一方を正の温度係数とし、他方を負の温度係数として、温度による特性変化を相殺し、全体として温度係数の小さな抵抗を実現してもよい。
【0030】
第２抵抗層３ｂは、本体部３５と、本体部３５のチップ中央に近い一端側に接して設けられ、本体部３５と同一導電型で、本体部３５よりも高不純物濃度のコンタクト部３４と、本体部３５のチップ中央から遠い他端側に接して設けられ、本体部３５と同一導電型で、本体部３５よりも高不純物濃度のコンタクト部３６を備える。
【0031】
本体部３５は、第２抵抗層３ｂの主な抵抗成分として機能する。本体部３５の抵抗値は、本体部３５の厚さ、図２の左右方向で定義される本体部３５の長さＬ２、図２の奥行方向で定義される本体部３５の幅、及び本体部３５の不純物濃度を調整することにより制御可能である。
【0032】
コンタクト部３４及びコンタクト部３６は、本体部３５を間に挟むように設けられている。コンタクト部３４の不純物濃度とコンタクト部３６の不純物濃度は互いに略同一でよく、互いに異なっていてもよい。コンタクト部３６は、第２絶縁膜４に設けられたコンタクトホール４ａを介して第１抵抗層３ａのコンタクト部３３に接している。コンタクト部３６は、コンタクト部３３と低接触抵抗でオーミック接触している。
【0033】
第１抵抗層３ａの本体部３２の抵抗値と、第２抵抗層３ｂの本体部３５の抵抗値は、互いに略同一でもよく、互いに異なっていてもよい。第１抵抗層３ａの本体部３２の長さＬ１と、第２抵抗層３ｂの本体部３５の長さＬ２は、互いに略同一でもよく、互いに異なっていてもよい。第１抵抗層３ａの本体部３２の幅と、第２抵抗層３ｂの本体部３５の幅は、互いに略同一でもよく、互いに異なっていてもよい。
【0034】
第１抵抗層３ａ及び第２抵抗層３ｂは、コンタクト部３３，３６を介して互いに直接接続されて抵抗積層構造３を構成している。図１に示した抵抗積層構造３ｘ，３ｙ，３ｚは、図２に示した抵抗積層構造３と同様の構造であり、２層の抵抗層が積層されて構成されている。
【0035】
図２に示すように、第２絶縁膜４及び第２抵抗層３ｂの上面には、層間絶縁膜である第３絶縁膜５が設けられている。第３絶縁膜５としては、第２絶縁膜４と同様の構成であってよい。第３絶縁膜５の材料と第２絶縁膜４の材料は互いに同一であってもよく、互いに異なっていてもよい。
【0036】
第３絶縁膜５の上面には第１電極（「上面電極」又は「パッド形成電極」ともいう。）８が設けられている。上面電極８は、チタン／窒化チタン（Ｔｉ／ＴｉＮ）、アルミニウム－シリコン（Ａｌ－Ｓｉ）、ＴｉＮ／Ｔｉの積層膜で構成できる。Ａｌ－Ｓｉの代わりに、Ａｌや、Ａｌ－Ｃｕ－Ｓｉ、Ａｌ－Ｃｕ等のＡｌ合金等を使用してもよい。
【0037】
図１に示すように、上面電極８は、矩形の平面パターンを有する。上面電極８の矩形の平面パターンの中心は、チップの中心Ｏに位置する。図１及び図２に示すように、上面電極８の右辺側（右側）の端部は、第２抵抗層３ｂのコンタクト部３４に深さ方向において重なる。上面電極８は、第３絶縁膜５に設けられたコンタクトホール５ａに埋め込まれたビア９を介して、第２抵抗層３ｂのコンタクト部３４に電気的に接続されている。ビア９は、第２抵抗層３ｂのコンタクト部３４と低接触抵抗でオーミック接触している。
【0038】
図１に示すように、上面電極８の下辺側の端部は、抵抗積層構造３ｘの一部に深さ方向において重なり、ビア９ｘを介して抵抗積層構造３ｘに電気的に接続されている。上面電極８の左辺側の端部は、抵抗積層構造３ｙの一部に深さ方向において重なり、ビア９ｙを介して抵抗積層構造３ｙに電気的に接続されている。上面電極８の上辺側の端部は、抵抗積層構造３ｚの一部に深さ方向において重なり、ビア９ｚを介して抵抗積層構造３ｚに電気的に接続されている。
【0039】
上面電極８及び抵抗積層構造３，３ｘ，３ｙ，３ｚの平面パターンは、チップの中心Ｏに対して４回回転対称となる。これにより、第１実施形態に係る半導体装置の実装時に９０°又は１８０°回転して使用してもよく、組み立て作業が容易となる。
【0040】
上面電極８及び第３絶縁膜５の上面には絶縁膜である保護膜７が設けられている。保護膜７としては、例えばＴＥＯＳ膜等の酸化膜、Ｓｉ３Ｎ４膜、ポリイミド膜の積層構造で構成できる。保護膜７には開口部７ａが設けられている。図１では、保護膜７及び第３絶縁膜５の図示を省略し、保護膜７の開口部７ａを一点鎖線で図示している。保護膜７の開口部７ａから露出する上面電極８の部分がパッド領域となり、アルミニウム（Ａｌ）等の金属からなるボンディングワイヤを接続可能である。
【0041】
図２に示すように、半導体基板１の他方の面（下面）上には第２電極（下面電極）１０が設けられている。下面電極１０は、例えば金（Ａｕ）からなる単層膜や、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）の順で積層された金属膜で構成できる。下面電極１０の最外層は、はんだ付け可能な材料で構成できる。下面電極１０は金属板等にはんだ付け等により固定される。
【0042】
第１実施形態に係る半導体装置は、上面電極８と下面電極１０との間で４つの抵抗積層構造３，３ｘ，３ｙ，３ｚが並列接続されて、上面電極８と下面電極１０との間の電気的経路を抵抗体とする。第１実施形態に係る半導体装置の抵抗値は、例えば数Ω～数百Ω程度であるが、特に限定されない。
【0043】
第１実施形態に係る半導体装置では、４つの抵抗積層構造３，３ｘ，３ｙ，３ｚを設けているが、抵抗積層構造の数は特に限定されない。例えば、２つの抵抗積層構造３，３ｙが設けられていてもよい。
【0044】
また、抵抗積層構造３，３ｘ，３ｙ，３ｚに接続されるビア９，９ｘ，９ｙ，９ｚの有無を変更することにより、抵抗積層構造３，３ｘ，３ｙ，３ｚを選択的に使用することが可能である。抵抗積層構造３，３ｘ，３ｙ，３ｚの抵抗値がそれぞれ１２０Ωの場合には、例えば、抵抗積層構造３，３ｘ，３ｙ，３ｚのうちのいずれか１つを接続すると、第１実施形態に係る半導体装置の抵抗値は１２０Ωとなる。また、４つの抵抗積層構造３，３ｘ，３ｙ，３ｚを並列接続すると、第１実施形態に係る半導体装置の抵抗値は３０Ωとなる。抵抗積層構造３，３ｘ，３ｙ，３ｚの並列接続数を増減させることにより、第１実施形態に係る半導体装置の抵抗値を調整することができる。
【0045】
第１実施形態に係る半導体装置は、図３に示すように、例えばｕ相、ｖ相、ｗ相で構成される３相モータを駆動するインバータモジュール１００に適用可能である。インバータモジュール１００は、ｕ相を駆動する主素子ＴＲ１～ＴＲ４、ｖ相を駆動する主素子ＴＲ５～ＴＲ８、ｗ相を駆動する主素子ＴＲ９～ＴＲ１２を備える。主素子ＴＲ１～ＴＲ１２には還流ダイオード（図示省略）がそれぞれ接続されている。主素子ＴＲ１～ＴＲ１２のそれぞれにはＩＧＢＴ又はＭＯＳＦＥＴ等が使用可能である。スイッチング動作時の発振現象を抑制するために、主素子ＴＲ１～ＴＲ１２のそれぞれのゲート電極にはゲート抵抗Ｒ１～Ｒ１２が接続されている。
【0046】
第１実施形態に係る半導体装置は、ゲート抵抗Ｒ１～Ｒ１２のそれぞれに適用可能である。例えば、第１実施形態に係る半導体装置をゲート抵抗Ｒ１に適用した場合、ゲート抵抗Ｒ１が主素子ＴＲ１のゲート電極に接続される側が、図１及び図２に示した上面電極８側の端子に対応する。また、ゲート抵抗Ｒ１が主素子ＴＲ１のゲート電極に接続される側の反対側が、図２に示した下面電極１０側の端子に対応する。
【0047】
＜比較例＞
ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図４に示すように、半導体基板１０１上に第１絶縁膜１０２を介して設けられた単層の抵抗層１０４を備える。抵抗層１０４上には第２絶縁膜１０３を介して上面電極１０５が設けられている。上面電極１０５は、抵抗層１０４の一端に電気的に接続されている。第２絶縁膜１０３上には中継配線１０６が設けられている。中継配線１０６は、抵抗層１０４の他端に電気的に接続されている。上面電極１０５及び中継配線１０６上には保護膜１１０が設けられている。半導体基板１０１下には下面電極１１１が設けられ、中継配線１０６に電気的に接続されている。比較例に係る半導体装置は、上面電極１０５と下面電極１１１との間を抵抗体とする抵抗素子である。
ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図４に示すように、半導体基板１０１上に第１絶縁膜１０２を介して設けられた単層の抵抗層１０４を備える。抵抗層１０４上には第２絶縁膜１０３を介して上面電極１０５が設けられている。上面電極１０５は、抵抗層１０４の一端に電気的に接続されている。第２絶縁膜１０３上には中継配線１０６が設けられている。中継配線１０６は、抵抗層１０４の他端に電気的に接続されている。上面電極１０５及び中継配線１０６上には保護膜１１０が設けられている。半導体基板１０１下には下面電極１１１が設けられ、中継配線１０６に電気的に接続されている。比較例に係る半導体装置は、上面電極１０５と下面電極１１１との間を抵抗体とする抵抗素子である。
【0048】
比較例に係る半導体装置では、抵抗値を大きくするために、抵抗層１０４の長さを長くすると、チップサイズが大きくなってしまう。また、チップサイズを変更せずに抵抗値を大きくするために、抵抗層１０４の幅を小さくすると、抵抗値バラツキが大きくなる。
【0049】
図５は、抵抗値バラツキのポリシリコン幅依存性を示す。図５の横軸はポリシリコン幅を示し、図５の縦軸は抵抗値の標準偏差を示す。図５中のプロットは、ポリシリコンの不純物濃度を一定とし、長さ及び幅を変化させている。図５に示すように、ポリシリコン幅が４００μｍ未満では抵抗値バラツキが顕著に大きくなる。
【0050】
これに対して、第１実施形態に係る半導体装置によれば、図２に示すように、第１抵抗層３ａ及び第２抵抗層３ｂを積層して設けることにより、チップサイズを大きくせずに高抵抗化することができる。よって、第１抵抗層３ａ及び第２抵抗層３ｂの幅を例えば４００μｍ程度以上に維持して抵抗値を調整することができるので、第１抵抗層３ａ及び第２抵抗層３ｂの抵抗値バラツキを抑制することができ、第１実施形態に係る半導体装置全体の抵抗値バラツキを抑制することができる。
【0051】
更に、第１実施形態に係る半導体装置によれば、第１抵抗層３ａのコンタクト部３３の不純物濃度を本体部３２の不純物濃度よりも高くすると共に、第２抵抗層３ｂのコンタクト部３６の不純物濃度を本体部３５の不純物濃度よりも高くすることにより、第１抵抗層３ａ及び第２抵抗層３ｂ同士を低接触抵抗でオーミック接触させることができ、抵抗値バラツキを抑制することができる。
【0052】
更に、第１実施形態に係る半導体装置によれば、第１抵抗層３ａ及び第２抵抗層３ｂが上面電極８の外周よりも外側に延伸して折り返すように直列接続されている。これにより、上面電極８にボンディングを行った際の第１抵抗層３ａ及び第２抵抗層３ｂの損傷を回避することができる。また、上面電極８への電圧印加による抵抗積層構造３の抵抗値の変動を抑制することができる。また、第１実施形態に係る半導体装置の製造時に、上面電極８に含まれるチタン（Ｔｉ）に水素が吸蔵されることを抑制することができ、第１抵抗層３ａ及び第２抵抗層３ｂのダングリングボンドを適切に終端することができる。
【0053】
＜半導体装置の製造方法＞
次に、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
次に、第１実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる半導体装置の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【0054】
まず、ｎ型不純物を高濃度に添加したシリコン基板等のｎ型の半導体基板１を用意する。次に、半導体基板１上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ｎ型不純物をイオン注入する。その後、熱処理によりｎ型不純物を活性化させる。この結果、図６に示すように、半導体基板１の上部にｎ＋型のコンタクト領域１１が形成される。
【0055】
次に、ＣＶＤ法等により、半導体基板１上に第１絶縁膜２を堆積する。なお、第１絶縁膜２は、熱酸化法により熱酸化膜を形成した後、ＣＶＤ法等により熱酸化膜上に絶縁膜を堆積して、熱酸化膜及び堆積した絶縁膜を積層した複合膜で形成してもよい。次に、第１絶縁膜２上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、反応性イオンエッチング（ＲＩＥ）等のドライエッチング等により、第１絶縁膜２の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図７に示すように、第１絶縁膜２に、コンタクト領域１１を露出するコンタクトホール２ａが開孔される。
【0056】
次に、ＣＶＤ法等により、図８に示すように、第１絶縁膜２上に、燐（Ｐ）等のｎ型不純物がドープされたポリシリコン層３ｍを形成する。或いは、ノンドープのポリシリコン層を堆積した後に、燐（Ｐ）等のｎ型不純物をイオン注入して、ポリシリコン層３ｍとしてもよい。
【0057】
次に、ポリシリコン層３ｍ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、第１抵抗層３ａのコンタクト部３１及びコンタクト部３３となる領域に選択的に、燐（Ｐ）等のｎ型不純物を例えば１×１０１５ｃｍ－２程度のドーズ量でイオン注入する。その後、熱処理によりｎ型不純物を活性化させる。この結果、図９に示すように、ポリシリコン層３ｍよりも高不純物濃度のコンタクト部３１及びコンタクト部３３が形成されて、コンタクト部３１及びコンタクト部３３に挟まれたポリシリコン層３ｍが本体部３２となる。この結果、コンタクト部３１、本体部３２及びコンタクト部３３を有する第１抵抗層３ａが形成される。
【0058】
次に、第１抵抗層３ａ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、第１抵抗層３ａのコンタクト部３１のチップ中央側の一部を選択的に除去する。その後、フォトレジスト膜を除去する。
【0059】
次に、ＣＶＤ法等により、第１絶縁膜２及び第１抵抗層３ａを被覆するように、第２絶縁膜４を堆積する。次に、第２絶縁膜４上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、第２絶縁膜４の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１０に示すように、第２絶縁膜４に、コンタクト部３３を露出するようにコンタクトホール４ａが開孔される。
【0060】
次に、ＣＶＤ法等により、図１１に示すように、第２絶縁膜４上に、燐（Ｐ）等のｎ型不純物がドープされたポリシリコン層３ｎを形成する。或いは、ノンドープのポリシリコン層を堆積した後に、燐（Ｐ）等のｎ型不純物をイオン注入して、ポリシリコン層３ｎとしてもよい。
【0061】
次に、ポリシリコン層３ｎ上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、第２抵抗層３ｂのコンタクト部３４及びコンタクト部３６となる領域に選択的に、燐（Ｐ）等のｎ型不純物を例えば１×１０１５ｃｍ－２程度のドーズ量でイオン注入する。その後、熱処理によりｎ型不純物を活性化させる。この結果、図１２に示すように、ポリシリコン層３ｎよりも高不純物濃度のコンタクト部３４及びコンタクト部３６が形成されて、コンタクト部３４及びコンタクト部３６に挟まれたポリシリコン層３ｎが本体部３５となる。この結果、コンタクト部３４、本体部３５及びコンタクト部３６を有する第２抵抗層３ｂが形成される。
【0062】
第２抵抗層３ｂのコンタクト部３４、本体部３５及びコンタクト部３６のそれぞれを、第１抵抗層３ａのコンタクト部３１、本体部３２及びコンタクト部３３のそれぞれと重なる位置に形成する場合には、第２抵抗層３ｂを形成するためのイオン注入用マスクとして、第１抵抗層３ａを形成するためのイオン注入用マスクを共通に使用することができる。
【0063】
次に、ＣＶＤ法等により、第２絶縁膜４及び第２抵抗層３ｂを被覆するように、第３絶縁膜５を堆積する。次に、第３絶縁膜５上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、ＲＩＥ等により、第３絶縁膜５の一部を選択的に除去する。その後、フォトレジスト膜を除去する。この結果、図１３に示すように、第３絶縁膜５に、コンタクト部３４を露出するようにコンタクトホール５ａが開孔される。
【0064】
次に、真空蒸着法又はスパッタリング法等により、第３絶縁膜５上に金属膜を堆積する。金属膜は、例えば、ＣＶＤ法等により、Ｔｉ／ＴｉＮ、Ａｌ－Ｓｉ、ＴｉＮ／Ｔｉを順に堆積して形成することができる。引き続き、金属膜上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、金属膜の一部を選択的に除去する。この結果、図１４に示すように、第３絶縁膜５上に上面電極８が形成されると共に、コンタクトホール５ａにはビア９が埋め込まれる。
【0065】
次に、第３絶縁膜５及び上面電極８上に保護膜７を形成する。例えば、プラズマＣＶＤ法等によりＴＥＯＳ膜及びＳｉ３Ｎ４膜を順次堆積し、ポリイミド膜を塗布することで、ＴＥＯＳ膜、Ｓｉ３Ｎ４膜及びポリイミド膜からなる保護膜７が形成される。次に、保護膜７上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をエッチングマスクとして用いて、保護膜７の一部を選択的に除去する。この結果、図１５に示すように、保護膜７に開口部７ａが形成され、上面電極８の開口部７ａで露出する部分がパッド領域となる。
【0066】
次に、化学的機械研磨（ＣＭＰ）等により半導体基板１の下面を研磨し、半導体基板１の厚さを調整する。その後、真空蒸着法又はスパッタリング法等により、半導体基板１の下面に図２に示した下面電極１０を形成する。この結果、第１実施形態に係る半導体装置が完成する。なお、第１実施形態に係る半導体装置と同様の抵抗素子が１枚のウェハにマトリクス状のチップ領域として多数形成されており、ダイシングにより、これらのチップ領域が互いに分離される。
【0067】
（第２実施形態）
第２実施形態に係る半導体装置の平面レイアウトは、図１に示した第１実施形態に係る半導体装置の平面レイアウトと同様である。図１の抵抗積層構造３を通過し、チップ端部を含むＢ－Ｂ´線で切断した、第２実施形態に係る半導体装置の断面を図１６Ａに示す。
第２実施形態に係る半導体装置の平面レイアウトは、図１に示した第１実施形態に係る半導体装置の平面レイアウトと同様である。図１の抵抗積層構造３を通過し、チップ端部を含むＢ－Ｂ´線で切断した、第２実施形態に係る半導体装置の断面を図１６Ａに示す。
【0068】
第２実施形態に係る半導体装置は、図１６Ａに示すように、第１抵抗層３ａのチップ中央側に近いコンタクト部３１と、第２抵抗層３ｂのチップ中央側に近いコンタクト部３４が、上面電極８の外周よりも内側にそれぞれ延伸する点が、第１実施形態に係る半導体装置と異なる。コンタクト部３１の端部３１ａの位置とコンタクト部３４の端部３４ａの位置は一致していてもよく、異なっていてもよい。また、第１抵抗層３ａのチップ中央から遠い側のコンタクト部３３の端部３３ａの位置と、第２抵抗層３ｂのチップ中央から遠い側のコンタクト部３６の端部３６ａの位置は一致していてもよく、異なっていてもよい。
【0069】
図１６Ｂは、第１抵抗層３ａ及び第２抵抗層３ｂの平面パターンであり、便宜上、他の構成については省略して記載している。第１抵抗層３ａ及び第２抵抗層３ｂがなす矩形パターンの４辺それぞれにおいて、第１抵抗層３ａの端部の方が、第２抵抗層３ｂの端部よりも張り出している。第１抵抗層３ａが第２抵抗層３ｂよりもＸ方向に張り出している領域は、コンタクト部３１及びコンタクト部３３がそれぞれ延在している。
【0070】
第１抵抗層３ａが第２抵抗層３ｂよりもＹ方向に張り出している領域は、コンタクト部３１及びコンタクト部３３がそれぞれ延在すると共に、ダミー領域３０ａ，３０ｂが設けられている。ダミー領域３０ａ，３０ｂは、コンタクト部３１及びコンタクト部３３の張り出し部とスリットにより分離されている。また、ダミー領域３０ａ，３０ｂは、第２抵抗層３ｂの本体部３５の下に設けられている第１抵抗層３ａの本体部３２（図１６Ａ参照）とスリットにより分離されている。ダミー領域３０ａ，３０ｂは、コンタクト部３１及びコンタクト部３３と同時に堆積され、コンタクト部３１及びコンタクト部３３と同時にイオン注入されていてよい。第１抵抗層３ａが第２抵抗層３ｂよりもＸ方向に張り出している領域をコンタクト部３１及びコンタクト部３３とスリットにより分離し、ダミー領域としてもよい。また、これらのダミー領域は、それぞれダミー領域３０ａ，３０ｂと一体に形成してよい。
【0071】
また、第１抵抗層３ａが第２抵抗層３ｂよりもＹ方向に張り出す場合に、ダミー領域３０ａ，３０ｂを設ける代わりに、ダミー領域３０ａ，３０ｂ及びスリットの領域に、第１抵抗層３ａの本体部３２が延在してもよい。この場合、第１抵抗層３ａの本体部３２の幅が第２抵抗層３ｂの本体部３５の幅よりも太くなる。本体部３２の張り出し部は、コンタクト部３１及びコンタクト部３３の張り出し部と接続されている。本体部３２を張り出すことにより、抵抗値の調整幅を広げることができる。
【0072】
図１６に示した構成とは逆に、第１抵抗層３ａ及び第２抵抗層３ｂがなす矩形パターンの４辺それぞれにおいて、第２抵抗層３ｂの端部の方が、第１抵抗層３ａの端部よりも張り出していてもよい。この場合、第２抵抗層３ｂが第１抵抗層３ａよりもＸ方向に張り出す領域は、コンタクト部３４及びコンタクト部３６が延在してよい。
【0073】
また、第２抵抗層３ｂが第１抵抗層３ａよりもＹ方向に張り出す領域は、コンタクト部３４及びコンタクト部３６がそれぞれ延在すると共に、ダミー領域が設けられている。ダミー領域は、コンタクト部３４及びコンタクト部３６の張り出し部とスリットにより分離される。また、ダミー領域は、第２抵抗層３ｂの本体部３５とスリットにより分離される。ダミー領域は、コンタクト部３４及びコンタクト部３６と同時に堆積され、コンタクト部３４及びコンタクト部３６と同時にイオン注入されていてよい。
【0074】
また、第２抵抗層３ｂが第１抵抗層３ａよりもＹ方向に張り出す場合に、ダミー領域を設ける代わりに、ダミー領域及びスリットの領域に、第２抵抗層３ｂの本体部３５が延在していてもよい。この場合、第２抵抗層３ｂの本体部３５の幅が第１抵抗層３ａの本体部３２の幅よりも太くなる。本体部３５の張り出し部は、コンタクト部３４及びコンタクト部３６の張り出し部と接続される。本体部３５を張り出すことにより、抵抗値の調整幅を広げることができる。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0075】
第２実施形態に係る半導体装置によれば、第１抵抗層３ａ及び第２抵抗層３ｂが積層されていることにより、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。
【0076】
更に、第１抵抗層３ａのチップ中央に近い側の端部３１ａの位置と、第２抵抗層３ｂのチップ中央に近い側の端部３４ａの位置等の、第１抵抗層３ａ及び第２抵抗層３ｂの端部の位置が互いに異なることにより、第１抵抗層３ａ及び第２抵抗層３ｂの端部の位置が一致している場合よりも、第３絶縁膜５及び上面電極８のパッド領域を平坦化させることができる。また、第１抵抗層３ａのチップ中央から遠い側の端部３３ａの位置と、第２抵抗層３ｂのチップ中央から遠い側の端部３６ａの位置等の、第１抵抗層３ａ及び第２抵抗層３ｂの端部の位置が互いに異なることにより、第１抵抗層３ａ及び第２抵抗層３ｂの端部の位置が一致している場合よりも、第３絶縁膜５及び保護膜７による第１抵抗層３ａ及び第２抵抗層３ｂの被覆性を向上させることができる。
【0077】
（第３実施形態）
第３実施形態に係る半導体装置は、図１７に示すように、第１抵抗層３ａ及び第２抵抗層３ｂが、上面電極８の外周よりも内側のチップ中央側で折り返すように設けられている点が、第１実施形態に係る半導体装置と異なる。
第３実施形態に係る半導体装置は、図１７に示すように、第１抵抗層３ａ及び第２抵抗層３ｂが、上面電極８の外周よりも内側のチップ中央側で折り返すように設けられている点が、第１実施形態に係る半導体装置と異なる。
【0078】
第１抵抗層３ａのチップ中央から遠い側のコンタクト部３３がコンタクト領域１１と低接触抵抗でオーミック接触している。第１抵抗層３ａのチップ中央に近い側のコンタクト部３１と、第２抵抗層３ｂのチップ中央に近い側のコンタクト部３４が低接触抵抗でオーミック接触している。第２抵抗層３ｂのチップ中央から遠い側のコンタクト部３６が、ビア９と低接触抵抗でオーミック接触している。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0079】
第３実施形態に係る半導体装置によれば、第１抵抗層３ａ及び第２抵抗層３ｂが積層されていることにより、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。更に、第１抵抗層３ａ及び第２抵抗層３ｂが、チップ中央側で折り返すように設けられているため、第１実施形態に係る半導体装置と比較して小型化を図ることができる。
【0080】
（第４実施形態）
第４実施形態に係る半導体装置は、図１８に示すように、第１抵抗層３ａ及び第２抵抗層３ｂが並列接続されている点が、第１実施形態に係る半導体装置と異なる。第１抵抗層３ａのチップ中央に近い側のコンタクト部３１が、第２抵抗層３ｂのチップ中央に近い側のコンタクト部３４と低接触抵抗でオーミック接触している。第１抵抗層３ａのチップ中央から遠い側のコンタクト部３３が、第２抵抗層３ｂのチップ中央から遠い側のコンタクト部３６と低接触抵抗でオーミック接触している。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第４実施形態に係る半導体装置は、図１８に示すように、第１抵抗層３ａ及び第２抵抗層３ｂが並列接続されている点が、第１実施形態に係る半導体装置と異なる。第１抵抗層３ａのチップ中央に近い側のコンタクト部３１が、第２抵抗層３ｂのチップ中央に近い側のコンタクト部３４と低接触抵抗でオーミック接触している。第１抵抗層３ａのチップ中央から遠い側のコンタクト部３３が、第２抵抗層３ｂのチップ中央から遠い側のコンタクト部３６と低接触抵抗でオーミック接触している。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0081】
第４実施形態に係る半導体装置によれば、第１抵抗層３ａ及び第２抵抗層３ｂが積層されていることにより、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。更に、第１抵抗層３ａ及び第２抵抗層３ｂを並列接続することにより、抵抗値の自由度を更に向上させることができる。なお、第５実施形態では、２層の抵抗層が積層されている場合を例示したが、３層以上の抵抗層が積層されて並列接続していてもよい。
【0082】
（第５実施形態）
第５実施形態に係る半導体装置は、図１９に示すように、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されている点が、第１実施形態に係る半導体装置と異なる。第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃは直列接続されている。第３抵抗層３ｃは、第１抵抗層３ａ及び第２抵抗層３ｂと同様にポリシリコンで構成されている。第３抵抗層３ｃ及び第３絶縁膜５の上面には第４絶縁膜６が設けられている。第４絶縁膜６の上面には上面電極８が設けられている。
第５実施形態に係る半導体装置は、図１９に示すように、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されている点が、第１実施形態に係る半導体装置と異なる。第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃは直列接続されている。第３抵抗層３ｃは、第１抵抗層３ａ及び第２抵抗層３ｂと同様にポリシリコンで構成されている。第３抵抗層３ｃ及び第３絶縁膜５の上面には第４絶縁膜６が設けられている。第４絶縁膜６の上面には上面電極８が設けられている。
【0083】
第１抵抗層３ａは、本体部３２と、本体部３２のチップ中央に近い一端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３１と、本体部３２のチップ中央から遠い他端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３３を備える。コンタクト部３３は、半導体基板１の上部に設けられたコンタクト領域１１と低接触抵抗でオーミック接触している。
【0084】
第２抵抗層３ｂは、本体部３５と、本体部３５のチップ中央に近い一端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３４と、本体部３５のチップ中央から遠い他端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３６を備える。コンタクト部３４は、第１抵抗層３ａのコンタクト部３１と低接触抵抗でオーミック接触している。
【0085】
第３抵抗層３ｃは、本体部３８と、本体部３８のチップ中央に近い一端側に設けられ、本体部３８よりも高不純物濃度のコンタクト部３７と、本体部３８のチップ中央から遠い他端側に設けられ、本体部３８よりも高不純物濃度のコンタクト部３９を備える。コンタクト部３９は、第２抵抗層３ｂのコンタクト部３６と低接触抵抗でオーミック接触している。コンタクト部３７は、第４絶縁膜６に設けられたコンタクトホール６ａに埋め込まれたビア９を介して上面電極８に電気的に接続されている。上面電極８は、第３抵抗層３ｃを介して第２抵抗層３ｂに電気的に接続されている。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0086】
第５実施形態に係る半導体装置によれば、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されていることにより、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。更に、３層の抵抗層が積層されているため、抵抗値の自由度を更に向上させることができる。なお、第５実施形態では、３層の抵抗層が積層されている場合を例示したが、４層以上の抵抗層が積層されていてもよい。
【0087】
（第６実施形態）
第６実施形態に係る半導体装置は、図２０に示すように、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されている点は、第５実施形態に係る半導体装置と共通する。しかし、第６実施形態に係る半導体装置は、第１抵抗層３ａのコンタクト部３３が、ビア１３、中継配線１２及びビア１４を介してコンタクト領域１１に電気的に接続されている点が、第５実施形態に係る半導体装置と異なる。
第６実施形態に係る半導体装置は、図２０に示すように、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されている点は、第５実施形態に係る半導体装置と共通する。しかし、第６実施形態に係る半導体装置は、第１抵抗層３ａのコンタクト部３３が、ビア１３、中継配線１２及びビア１４を介してコンタクト領域１１に電気的に接続されている点が、第５実施形態に係る半導体装置と異なる。
【0088】
中継配線１２は、上面電極８と同一材料で構成することができる。ビア１３及びビア１４は、スタックビアで構成されていてもよい。ビア１３は、第１抵抗層３ａのコンタクト部３３と低接触抵抗でオーミック接触している。ビア１４は、コンタクト領域１１と低接触抵抗でオーミック接触している。第６実施形態に係る半導体装置の他の構成は、第５実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0089】
第６実施形態に係る半導体装置によれば、第１抵抗層３ａのコンタクト部３３が、ビア１３、中継配線１２及びビア１４を介してコンタクト領域１１に電気的に接続されている場合でも、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されているため、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。
【0090】
（第７実施形態）
第７実施形態に係る半導体装置は、図２１に示すように、上面側に第１電極（上面電極）８ａ及び第２電極（上面電極）８ｂを備える横型の抵抗素子である点が、第１実施形態に係る半導体装置と異なる。上面電極８ａ，８ｂは、チップの中心Ｏを挟んで互いに離間して設けられている。上面電極８ａ，８ｂの間に抵抗積層構造３が設けられている。
第７実施形態に係る半導体装置は、図２１に示すように、上面側に第１電極（上面電極）８ａ及び第２電極（上面電極）８ｂを備える横型の抵抗素子である点が、第１実施形態に係る半導体装置と異なる。上面電極８ａ，８ｂは、チップの中心Ｏを挟んで互いに離間して設けられている。上面電極８ａ，８ｂの間に抵抗積層構造３が設けられている。
【0091】
図２１の抵抗積層構造３を通過するＡ－Ａ´線で切断した断面を図２２に示す。図２２に示すように、第１抵抗層３ａ及び第２抵抗層３ｂは並列接続されている。第１抵抗層３ａは、本体部３２と、本体部３２の一端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３１と、本体部３２の他端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３３を備える。
【0092】
第２抵抗層３ｂは、本体部３５と、本体部３５の一端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３４と、本体部３５の他端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３６を備える。コンタクト部３４は、第１抵抗層３ａのコンタクト部３１と低接触抵抗でオーミック接触している。コンタクト部３４は、ビア９ａを介して上面電極８ａに電気的に接続されている。コンタクト部３４は、ビア９ａと低接触抵抗でオーミック接触している。
【0093】
コンタクト部３６は、第１抵抗層３ａのコンタクト部３３と低接触抵抗でオーミック接触している。コンタクト部３６は、ビア９ｂを介して上面電極８ｂに電気的に接続されている。コンタクト部３６は、ビア９ｂと低接触抵抗でオーミック接触している。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0094】
第７実施形態に係る半導体装置によれば、上面側に２つの上面電極８ａ，８ｂを有する横型の抵抗素子である場合でも、第１抵抗層３ａ及び第２抵抗層３ｂが積層されているため、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。
【0095】
（第８実施形態）
第８実施形態に係る半導体装置は、図２３に示すように、上面側に２つの上面電極８ａ，８ｂを有する点は、第７実施形態に係る半導体装置と共通する。しかし、第８実施形態に係る半導体装置は、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されて、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃが折り返すように直列接続されている点が、第７実施形態に係る半導体装置と異なる。
第８実施形態に係る半導体装置は、図２３に示すように、上面側に２つの上面電極８ａ，８ｂを有する点は、第７実施形態に係る半導体装置と共通する。しかし、第８実施形態に係る半導体装置は、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃの３層の抵抗層が積層されて、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃが折り返すように直列接続されている点が、第７実施形態に係る半導体装置と異なる。
【0096】
第１抵抗層３ａは、本体部３２と、本体部３２の一端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３１と、本体部３２の他端側に設けられ、本体部３２よりも高不純物濃度のコンタクト部３３を備える。コンタクト部３３は、ビア９ｂを介して上面電極８ｂに電気的に接続されている。コンタクト部３３は、ビア９ｂと低接触抵抗でオーミック接触している。
【0097】
第２抵抗層３ｂは、本体部３５と、本体部３５の一端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３４と、本体部３５の他端側に設けられ、本体部３５よりも高不純物濃度のコンタクト部３６を備える。コンタクト部３４は、第１抵抗層３ａのコンタクト部３１と低接触抵抗でオーミック接触している。
【0098】
第３抵抗層３ｃは、本体部３８と、本体部３８の一端側に設けられ、本体部３８よりも高不純物濃度のコンタクト部３７と、本体部３８の他端側に設けられ、本体部３８よりも高不純物濃度のコンタクト部３９を備える。コンタクト部３９は、第２抵抗層３ｂのコンタクト部３６と低接触抵抗でオーミック接触している。コンタクト部３７は、ビア９ａを介して上面電極８ａに電気的に接続されている。コンタクト部３７は、ビア９ａと低接触抵抗でオーミック接触している。第８実施形態に係る半導体装置の他の構成は、第７実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0099】
第８実施形態に係る半導体装置によれば、面側に２つの上面電極８ａ，８ｂを有する横型の抵抗素子である場合でも、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃが積層されているため、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。なお、第８実施形態では、３層の抵抗層が積層されている場合を例示したが、５層以上の奇数層の抵抗層が折り返すように直列接続するように積層されていてもよい。
【0100】
（その他の実施形態）
上記のように、本発明は各実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は各実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0101】
例えば、図３に示すように、第１実施形態に係る半導体装置を、第１ゲート抵抗素子Ｒ１～第１２ゲート抵抗素子Ｒ１２として適用する場合を例示したがこれに限定されない。第１～第８実施形態に係る半導体装置は、各種ＩＣの抵抗素子として適用可能である。
【0102】
また、第１～第８実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0103】
１…半導体基板
２ａ，４ａ，５ａ，６ａ…コンタクトホール
３，３ｘ，３ｙ，３ｚ…抵抗積層構造
３ｍ，３ｎ…ポリシリコン層
９，９ａ，９ｂ，１３，１４…ビア
７…保護膜
７ａ…開口部
８，８ａ，８ｂ…上面電極
１０…下面電極
１１…コンタクト領域
１２…中継配線
３０ａ，３０ｂ…ダミー領域
３１，３３，３４，３６，３７，３９…コンタクト部
３１ａ，３４ａ，３７ａ…端部
３２，３５，３８…本体部
１００…インバータモジュール
１０１…半導体基板
１０４…抵抗層
１０５…上面電極
１０６…中継配線
１１０…保護膜
１１１…下面電極
Ｒ１～Ｒ１２…ゲート抵抗
ＴＲ１～ＴＲ１２…主素子
２ａ，４ａ，５ａ，６ａ…コンタクトホール
３，３ｘ，３ｙ，３ｚ…抵抗積層構造
３ｍ，３ｎ…ポリシリコン層
９，９ａ，９ｂ，１３，１４…ビア
７…保護膜
７ａ…開口部
８，８ａ，８ｂ…上面電極
１０…下面電極
１１…コンタクト領域
１２…中継配線
３０ａ，３０ｂ…ダミー領域
３１，３３，３４，３６，３７，３９…コンタクト部
３１ａ，３４ａ，３７ａ…端部
３２，３５，３８…本体部
１００…インバータモジュール
１０１…半導体基板
１０４…抵抗層
１０５…上面電極
１０６…中継配線
１１０…保護膜
１１１…下面電極
Ｒ１～Ｒ１２…ゲート抵抗
ＴＲ１～ＴＲ１２…主素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【手続補正書】
【提出日】2023-02-16
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正の内容】
【0081】
第４実施形態に係る半導体装置によれば、第１抵抗層３ａ及び第２抵抗層３ｂが積層されていることにより、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。更に、第１抵抗層３ａ及び第２抵抗層３ｂを並列接続することにより、抵抗値の自由度を更に向上させることができる。なお、第４実施形態では、２層の抵抗層が積層されている場合を例示したが、３層以上の抵抗層が積層されて並列接続していてもよい。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【0099】
第８実施形態に係る半導体装置によれば、上面側に２つの上面電極８ａ，８ｂを有する横型の抵抗素子である場合でも、第１抵抗層３ａ、第２抵抗層３ｂ及び第３抵抗層３ｃが積層されているため、チップサイズを変更せずに抵抗値を調整することができ、抵抗値バラツキも抑制することができる。なお、第８実施形態では、３層の抵抗層が積層されている場合を例示したが、５層以上の奇数層の抵抗層が折り返すように直列接続するように積層されていてもよい。