特開 2023-170095 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023170095

(43)【公開日】2023-12-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20231124BHJP

【ＦＩ】

H01L29/78 617K

H01L29/78 616T

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022081571

(22)【出願日】2022-05-18

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】原 賢志

(72)【発明者】

【氏名】王 ル

(72)【発明者】

【氏名】山下 史哲

【テーマコード（参考）】

5F110

【Ｆターム（参考）】

5F110AA04

5F110BB12

5F110CC02

5F110DD05

5F110DD13

5F110EE09

5F110EE22

5F110EE24

5F110GG02

5F110GG12

5F110HM12

(57)【要約】

【課題】
２つのＭＯＳＦＥＴを逆接続した半導体装置（双方向アナログスイッチ）において、従来よりもサイズを低減できる構造を提供する。
【解決手段】
本発明の半導体装置は、第１のスイッチング素子１００ａと、第１のスイッチング素子１００ａにソースを共通として逆接続された第２のスイッチング素子１００ｂと、を備える半導体装置において、第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂは共通のＳＯＩ基板上に形成されており、第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂの間に形成される素子分離領域４に、第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂの共通のトレンチゲート電極６を有することを特徴とする。
【選択図】図５

【特許請求の範囲】

【請求項1】

第１のスイッチング素子と、前記第１のスイッチング素子に逆接続された第２のスイッチング素子と、を備える半導体装置において、
前記第１のスイッチング素子および前記第２のスイッチング素子は共通のＳＯＩ基板上に形成されており、
前記第１のスイッチング素子および前記第２のスイッチング素子の間に形成される素子分離領域に、前記第１のスイッチング素子および前記第２のスイッチング素子の共通のトレンチゲート電極を有することを特徴とする半導体装置。

【請求項2】

請求項１に記載の半導体装置において、前記第１のスイッチング素子および前記第２のスイッチング素子のソース層は、ドレイン層の長軸方向に対向する一方の領域にのみ設けられていることを特徴とする半導体装置。

【請求項3】

請求項１に記載の半導体装置において、前記第１のスイッチング素子と前記第２のスイッチング素子のソース層は、それぞれのドレイン層の３方向を囲む領域に形成することを特徴とする半導体装置。

【請求項4】

請求項１から３のいずれか１項に記載の半導体装置において、前記第１のスイッチング素子および前記第２のスイッチング素子は、それぞれ２つ以上のスイッチング素子を並列に接続し構成されていることを特徴とする半導体装置。

【請求項5】

請求項４に記載の半導体装置において、並列に接続される前記第１のスイッチング素子のひとつのスイッチング素子と、並列に接続される前記第２のスイッチング素子のひとつのスイッチング素子とが交互に配置されていることを特徴とする半導体装置。

【請求項6】

請求項５に記載の半導体装置において、両端に配置された前記第１のスイッチング素子および前記第２のスイッチング素子は、ソース層がドレイン層の長軸方向に対向する一方の領域にのみ設けられていることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に２つのＭＯＳＦＥＴを逆接続した双方向アナログスイッチに関する。

【背景技術】

【0002】

双方向アナログスイッチは、入力された信号の状態に応じて回路のオン／オフの切り替えを行う半導体装置である。具体的な構成例として、２つのＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）をドレインを共通として逆接続したものがある。このような構成を有する双方向アナログスイッチの例として、特許文献１がある。特許文献１には、第１のＭＯＳスイッチＭ１と、第２のＭＯＳスイッチＭ２と、Ｍ１およびＭ２のドレインとなるＮウェル領域２とが設けられている双方向スイッチが開示されている。すなわち、Ｍ１とＭ２とはドレインを共通にして逆接続されている。また、Ｎウェル領域２は、第１トレンチ３内にゲート絶縁膜６を介して形成された第１ゲート電極７１ａと、第１トレンチ３と距離を置いて設けられた第２トレンチ３内にゲート絶縁膜６を介して形成された第２ゲート電極７２ａとの間の領域に形成されている。

【0003】

双方向アナログスイッチの他の具体的な構成例として、２つのＭＯＳＦＥＴをソースを共通として逆接続したものがある。このような構成を有する双方向アナログスイッチの例として、特許文献２がある。特許文献２の図１には、第１のＭＯＳスイッチ１６と、第２のＭＯＳスイッチ１７とがソースを共通にして逆接続されている双方向スイッチが開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１０－０１６２２１号公報

【特許文献2】特許第５４８５１０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

半導体装置（双方向アナログスイッチ）をＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成する場合において、上記特許文献１の構成では、Ｍ１とＭ２の間に素子分離領域を設ける必要はないが、それぞれのソースおよびゲートは独立して配置し、ゲートを駆動する回路をそれぞれ設ける必要があるため半導体装置のサイズを大きくしてしまうという課題があった。

【0006】

一方、上記特許文献２の構成では、１６および１７のソースおよびゲートを接続し、ゲートを駆動する回路を共通化することが可能であるが、１６および１７の素子を分離する素子分離領域をそれぞれに設ける必要となり、この素子分離領域が半導体装置のサイズを大きくしてしまうという課題があった。

【0007】

本発明の目的は、上記事情に鑑み、２つのＭＯＳＦＥＴを逆接続した半導体装置（双方向アナログスイッチ）において、従来よりもサイズを低減できる構造を提供することにある。

【課題を解決するための手段】

【0008】

上記課題を解決するための本発明の一態様は、ＳＯＩ基板上に形成された第１のスイッチング素子と、第１のスイッチング素子にソースを共通として逆接続されＳＯＩ基板上に形成された第２のスイッチング素子と、を備える半導体装置において、第１のスイッチング素子および第２のスイッチング素子の間に形成される素子分離領域に、第１のスイッチング素子および第２のスイッチング素子の共通のトレンチゲート電極を有することを特徴とする。

【発明の効果】

【0009】

本発明によれば、２つのＭＯＳＦＥＴを逆接続した半導体装置（双方向アナログスイッチ）において、２つのＭＯＳＦＥＴのゲートを共通にするトレンチゲート構造を設け、これを素子分離領域とするため、さらに素子分離領域を設ける必要が無く、従来よりもサイズを低減した構造を提供できる。

【0010】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0011】

【図1】半導体装置の一例を示す回路図

【図2】従来の半導体装置の構造の一例を示す平面図

【図3】図２のＥ－Ｅ´線断面図

【図4】実施例１の半導体装置の構造を示す平面図

【図5】図４のＡ－Ａ´線断面図

【図6】実施例２の半導体装置の構造を示す平面図

【図7】図６のＢ－Ｂ´線断面図

【図8】実施例３の半導体装置の構造を示す平面図

【図9】図７のＣ－Ｃ´線断面図

【図10】実施例４の半導体装置の構造を示す平面図

【図11】図８のＤ－Ｄ´線断面図

【図12】実施例５の半導体装置の構造を示す平面図

【発明を実施するための形態】

【0012】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する説明についてはその詳細な説明は省略する。

【実施例0013】

図１は半導体装置（双方向アナログスイッチ）の一例を示す回路図である。なお、本発明において「半導体装置」とは、２つ以上のＭＯＳＦＥＴが逆接続された双方向アナログスイッチのことを示すものとする。図１に示すように、半導体装置は、第１のスイッチング素子１００ａおよび第２にスイッチング素子１００ｂを有し、第１のスイッチング素子１００ａおよび第２にスイッチング素子１００ｂが、ゲートおよびソースを共通にして、直列に逆接続されている。

【0014】

ここで、ＳＯＩ基板上に形成された従来の半導体装置の構成について説明する。図２は従来の半導体装置の構造の一例を示す平面図であり、図３は図２のＥ－Ｅ´線断面図である。従来の双方向アナログスイッチを構成するスイッチング素子の大まかな構成は、図２および図３に示すように、支持基板１と、埋込酸化膜２と、半導体基板３が積層されており、半導体基板３の上部にスイッチング素子のソース領域、ドレイン領域となる層が設けられている。図２および図３に示す半導体装置は、スイッチング素子として第１のスイッチング素子１００ａと第２のスイッチング素子１００ｂとを有し、第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂのそれぞれが素子分離領域４を有している。素子分離領域４は、絶縁膜１０と、絶縁膜１０に挟まれたポリシリコン１１で構成されている。

【0015】

第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂのそれぞれの中央付近には、ドレインｎ＋層（ドレイン層）９と、それに接続されたドレイン配線１３ａ，１３ｂを有し、ドレインｎ＋層９から所定の距離Ｌ１離れた領域にソースｐ層（ソース層）７を有し、ソースｐ層７の上部にゲート酸化膜５とゲート電極６が配置されている。ソースｐ層７内に形成されたそれぞれのソースｎ＋層８およびソースｐ＋層７ａが共通のソース配線１２により接続され、それぞれのゲート電極６が共通のゲート配線１４で接続されている。

【0016】

上述した従来の双方向アナログスイッチの構成では、第１のスイッチング素子１００ａおよび第２のスイッチング素子１００ｂのそれぞれの素子分離領域４の間に間隔を設ける必要があること、ゲート電極６を、ドレイン電極とソース電極をまたいで横方向に形成する必要があることから、素子サイズが大きくなるという課題があった。

【0017】

また、素子外部ではそれぞれの素子を接続するため、ソース配線およびゲート配線を引き回す必要があり配線領域が広くなる、また多層配線構造とする必要がありプロセスコストが高くなるという課題もあった。

【0018】

次に、上述した従来の課題を解決する本発明の半導体装置の構成を説明する。図４は実施例１の半導体装置の構造を示す平面図であり、図５は図４のＡ－Ａ´線断面図である。実施例１の半導体装置は、直列に逆接続されたスイッチング素子１００ａ、１００ｂを共通の素子分離領域４で取り囲み、さらに素子分離領域４の酸化膜をゲート酸化膜５、素子分離領域４の酸化膜５に挟まれた埋込ポリシリコンをゲート電極６とすることにある。すなわち、本実施例では、第１のスイッチング素子１００ａのゲート電極および第２のスイッチング素子１００ｂのゲート電極を共通のトレンチゲート構造としている。

【0019】

これにより、従来の双方向アナログスイッチ構造で必要であったそれぞれのスイッチング素子の素子分離領域の間の領域を削減可能である。更に従来構造でそれぞれの素子に形成されていたゲート電極を共通化でき、かつチャネル領域を素子の深さ方向に形成することで素子サイズを低減可能である。例えば、図３に示すソースｐ層７とドレインｎ＋層９の距離をＬ１、素子分離領域４からソースｐ層７の端部までの距離をＬ２とする。従来構造では、ドレイン電極－ソース電極間にゲート電極（またはチャネル領域）を形成する領域が必要となる。一方、図５に示す実施例１の構造では、図３の構造と同等耐圧とした場合、ソースｐ層７とドレインｎ＋層９の距離はＬ１となるが、ゲート電極は素子分離領域４に形成され、チャネル領域は素子分離領域４に沿って形成されるため、素子分離領域４からソースｐ層７端部までの距離Ｌ３はＬ２より短くすることが可能である。従って、素子サイズを低減可能である。

【0020】

また、図４に示す実施例１の構成は、図２に示す従来の構成のようにゲート配線１４を素子外部で引き回す必要がないため、従来構造と比較して素子外部の配線領域を削減することが可能で、多層配線構造も不要となる。

【実施例0021】

図６は実施例２の半導体装置の構造を示す平面図であり、図７は図６のＢ－Ｂ´線断面図である。上述した実施例１のソースｐ層７は、第１のスイッチング素子１００ａと第２のスイッチング素子１００ｂのそれぞれのドレインｎ＋領域８の長軸方向に対向して、ドレインｎ＋領域８を挟んで第１のスイッチング素子１００ａと第２のスイッチング素子１００ｂ両端部の領域に形成されている。本実施例の半導体装置は、ドレインｎ＋層９の長軸方向に対向する一方の領域にのみソースｐ層７を設けていることが特徴である。このような構造とすることで、実施例１に対しオン抵抗は高くなるものの、ドレインｎ＋層９からソースｐ層７を形成していない他の一方の素子分離領域４までの距離（図７に示すＬ４）を実施例１の半導体装置のドレインｎ＋層９から素子分離領域４までの距離（Ｌ１＋Ｌ３）をより低減可能なため、更なる素子サイズの低減が可能となる。

【0022】

また、図６に示すように、ソース配線１２を素子外部で引き回す必要がないため、実施例１の構造と比較し配線領域を削減することが可能となる。