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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023170145
(43)【公開日】2023-12-01
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H01L 29/861 20060101AFI20231124BHJP
H01L 21/329 20060101ALI20231124BHJP
【ＦＩ】
H01L29/91 J
H01L29/91 C
H01L29/91 A
H01L29/91 L
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022081680
(22)【出願日】2022-05-18
(71)【出願人】
【識別番号】000002037
【氏名又は名称】新電元工業株式会社
(74)【代理人】
【識別番号】110002697
【氏名又は名称】めぶき弁理士法人
(74)【代理人】
【識別番号】100104709
【弁理士】
【氏名又は名称】松尾 誠剛
(72)【発明者】
【氏名】木村 拓
(72)【発明者】
【氏名】松崎 欣史
(57)【要約】 （修正有）
【課題】電流制限抵抗及びダイオード（ブートストラップダイオード）を内蔵し、ダイオードの逆回復時間が短く、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、第１半導体領域１１２と第２半導体領域１１３とでｐｎ接合が形成される半導体基体１１０と、第１の電極１２０と、第１導電型不純物が導入されたポリシリコンからなる抵抗体１３０と、第２の電極１４０と、導電性接合材１５０と、導電性接合材１５０を介して第２の電極１４０と電気的に接続された棒状又は板状の導電性接続部材１６０とを備える。半導体基体１１０には、ライフタイムキラーとしての重金属が導入されている。
【選択図】図１
【解決手段】半導体装置１００は、第１半導体領域１１２と第２半導体領域１１３とでｐｎ接合が形成される半導体基体１１０と、第１の電極１２０と、第１導電型不純物が導入されたポリシリコンからなる抵抗体１３０と、第２の電極１４０と、導電性接合材１５０と、導電性接合材１５０を介して第２の電極１４０と電気的に接続された棒状又は板状の導電性接続部材１６０とを備える。半導体基体１１０には、ライフタイムキラーとしての重金属が導入されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有し、前記第１半導体領域と前記第２半導体領域とでｐｎ接合が形成される半導体基体と、
前記半導体基体の表面に形成され、前記第２半導体領域と電気的に接続された第１の電極と、
第１導電型不純物が導入されたポリシリコンからなり、前記半導体基体の表面上に絶縁層を介して形成され、前記第１の電極と電気的に接続された抵抗体と、
前記半導体基体から絶縁され、前記抵抗体を介して前記第１の電極と電気的に接続されている第２の電極と、
前記第２の電極上に配置された導電性接合材と、
前記導電性接合材上に配置され、前記導電性接合材を介して前記第２の電極と電気的に接続された棒状又は板状の導電性接続部材とを備え、
前記半導体基体には、ライフタイムキラーとしての重金属が導入されていることを特徴とする半導体装置。
前記半導体基体の表面に形成され、前記第２半導体領域と電気的に接続された第１の電極と、
第１導電型不純物が導入されたポリシリコンからなり、前記半導体基体の表面上に絶縁層を介して形成され、前記第１の電極と電気的に接続された抵抗体と、
前記半導体基体から絶縁され、前記抵抗体を介して前記第１の電極と電気的に接続されている第２の電極と、
前記第２の電極上に配置された導電性接合材と、
前記導電性接合材上に配置され、前記導電性接合材を介して前記第２の電極と電気的に接続された棒状又は板状の導電性接続部材とを備え、
前記半導体基体には、ライフタイムキラーとしての重金属が導入されていることを特徴とする半導体装置。
【請求項2】
前記半導体装置は、ブートストラップダイオードを含むことを特徴とする請求項１に記載の半導体装置。
【請求項3】
第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有し、前記第１半導体領域と前記第２半導体領域とでｐｎ接合が形成された半導体基体を準備する半導体基体準備工程と、
前記半導体基体の表面上に、絶縁層を介してポリシリコン層を形成するポリシリコン層形成工程と、
前記ポリシリコン層に第１導電型不純物を導入する第１不純物導入工程と、
前記半導体基体の裏面に重金属を導入する重金属導入工程と、
前記ポリシリコン層内の第１導電型不純物を活性化させて抵抗体を形成するとともに、前記半導体基体内に前記重金属を拡散させる熱処理工程と、
前記半導体基体の表面側に、前記半導体基体の前記第２半導体領域及び前記抵抗体と電気的に接続される第１の電極、並びに、前記半導体基体と絶縁されており、前記抵抗体を介して前記第１の電極と電気的に接続される第２の電極を有する表面電極を形成する表面電極形成工程と、
前記半導体基体の裏面側に裏面電極を形成する裏面電極形成工程とを含むことを特徴とする半導体装置の製造方法。
前記半導体基体の表面上に、絶縁層を介してポリシリコン層を形成するポリシリコン層形成工程と、
前記ポリシリコン層に第１導電型不純物を導入する第１不純物導入工程と、
前記半導体基体の裏面に重金属を導入する重金属導入工程と、
前記ポリシリコン層内の第１導電型不純物を活性化させて抵抗体を形成するとともに、前記半導体基体内に前記重金属を拡散させる熱処理工程と、
前記半導体基体の表面側に、前記半導体基体の前記第２半導体領域及び前記抵抗体と電気的に接続される第１の電極、並びに、前記半導体基体と絶縁されており、前記抵抗体を介して前記第１の電極と電気的に接続される第２の電極を有する表面電極を形成する表面電極形成工程と、
前記半導体基体の裏面側に裏面電極を形成する裏面電極形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項4】
前記裏面電極形成工程の後段に、
前記第２の電極上に導電性接合材を介して棒状又は板状の導電性接続部材を配置する導電性接続部材配置工程と、
加熱することにより、前記導電性接合材を介して前記第２の電極と前記導電性接合材とを接合する加熱工程とをこの順序で含むことを特徴とする請求項３に記載の半導体装置の製造方法。
前記第２の電極上に導電性接合材を介して棒状又は板状の導電性接続部材を配置する導電性接続部材配置工程と、
加熱することにより、前記導電性接合材を介して前記第２の電極と前記導電性接合材とを接合する加熱工程とをこの順序で含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項5】
前記加熱工程においては、前記半導体基体、前記第１の電極、前記第２の電極、前記抵抗体及び前記導電性接続部材で構成される組立体を３００℃～４００℃の範囲内で加熱することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項6】
前記熱処理工程においては、前記半導体基体及び前記ポリシリコン層を８００℃～１０００℃の範囲内で加熱することを特徴とする請求項３～５のいずれかに記載の半導体装置の製造方法。
【請求項7】
前記重金属導入工程においては、重金属塗布液を塗布することによって前記重金属を導入することを特徴とする請求項３～５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、ハイサイドスイッチとローサイドスイッチとが直列に接続され、ハイサイドスイッチが高圧電源と接続された電力変換回路（例えば、インバータ）が知られている。そして、ハイサイドスイッチとしてオン抵抗が小さいｎチャネルのトランジスタを用いた場合において、ハイサイドスイッチをオンするためには、直流入力電源Ｖｉｎの電圧より高いゲート電圧を印加する必要があり、そのような高電圧のゲート電圧を生成するためにブートストラップ回路を設けることが一般に知られている。
【0003】
図７は、背景技術に係る電力変換回路９を示す回路図である。背景技術に係る電力変換回路９は、図７に示すように、ハイサイドスイッチＱ１と、ローサイドスイッチＱ２と、ゲートドライバＩＣ１０（ＩＣ： Integrated Circuit、集積回路）と、ブートストラップ回路２０とを備える。ブートストラップ回路２０は、容量２２（ブートストラップ容量）と、整流素子としてのブートストラップダイオード２４とを有する。容量２２は、一方の電極がハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点Ｎに接続されており、他方の電極がゲートドライバＩＣ１０のハイサイド駆動回路１１に接続されている。ブートストラップダイオード２４においては、アノード電極が、電流制限抵抗２６を介して低電圧源である駆動用電源Ｖｃｃと接続されており、カソード電極が容量２２及びハイサイド駆動回路１１と接続されている。
【0004】
このようなブートストラップ回路２０に用いられるブートストラップダイオード２４においては、逆回復時間が短いことが求められており、一般に電子線を用いて半導体基体に欠陥を形成することによって逆回復時間を短くしている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００２－２５２３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、近年、制御ＩＣから分離し、かつ、電流制限抵抗及びダイオード（ブートストラップダイオード）を内蔵した半導体装置（以下、背景技術に係る半導体装置９００と呼称する。図１１（ｂ）及び（ｃ）参照）が求められている。
【0007】
図８は、背景技術に係る半導体装置９００の製造方法を説明するために示すフローチャートである。図９～図１１は、背景技術に係る半導体装置９００の製造方法を説明するために示す図である。背景技術に係る半導体装置９００は、図８に示すような方法で製造することが考えられる（背景技術に係る半導体装置９００の製造方法）。すなわち、背景技術に係る半導体装置９００の製造方法は、半導体基体準備工程Ｓ９１と、ポリシリコン層形成工程Ｓ９２と、ｎ型不純物導入工程Ｓ９３と、第１熱処理工程Ｓ９４と、表面電極形成工程Ｓ９５と、電子線照射工程Ｓ９６と、第２熱処理工程Ｓ９７と、保護膜形成工程Ｓ９８と、裏面電極形成工程Ｓ９９とをこの順序で含む。
【0008】
具体的には、背景技術に係る半導体装置９００の製造方法は、ｎ＋型の低抵抗半導体層９１１、ｎ型（ｎ－型）の第１半導体領域９１２とｐ型の第２半導体領域９１３とを有し、第１半導体領域９１２と第２半導体領域９１３とでｐｎ接合が形成された半導体基体９１０を準備する工程（半導体基体準備工程Ｓ９１、図９（ａ）参照）と、半導体基体９１０の表面上に、絶縁層９７０を介してポリシリコン層９３０’’を形成する工程（ポリシリコン層形成工程Ｓ９２、図９（ｂ）及び（ｃ）参照）と、ポリシリコン層９３０’’にｎ型不純物を導入する工程（ｎ型不純物導入工程Ｓ９３、図９（ｄ）参照）と、ｎ型不純物が導入されたポリシリコン層９３０’を加熱して当該ポリシリコン層９３０’内のｎ型不純物を活性化させて抵抗体９３０を形成する工程（第１熱処理工程Ｓ９４、図１０（ａ）参照）と、絶縁層９７０上及び抵抗体９３０上に絶縁層９７２を形成し、絶縁層９７０，９７２及びポリシリコン層９３０’の所定の領域を開口して（図１０（ｂ）参照）、半導体基体９１０の表面側に、半導体基体９１０の第２半導体領域９１３及び抵抗体９３０と接続される第１の電極９２０、並びに、半導体基体９１０と絶縁されており、抵抗体９３０を介して第１の電極９２０と接続される第２の電極９４０を有する表面電極を形成する工程（表面電極形成工程Ｓ９５。図１０（ｃ）参照）と、半導体基体９１０に電子線を照射する工程（電子線照射工程Ｓ９６、図１０（ｄ）参照）と、半導体基体９１０を加熱して半導体基体９１０内の欠陥を一定程度回復する工程（第２熱処理工程Ｓ９７、図１１（ａ）参照）と、半導体基体９１０の表面側に保護膜（図示せず）を形成する工程と（保護膜形成工程Ｓ９８、図示せず）と、裏面電極９８０を形成する工程（裏面電極形成工程Ｓ９９、図１１（ｂ）参照）とをこの順で含む。このようにして製造された半導体装置９００は、接続部材としてボンディングワイヤＷを用いて他の配線や端子等と接続される（図１１（ｃ）参照）。
【0009】
ところで、背景技術に係る半導体装置９００においては、接続部材として、ボンディングワイヤの代わりに棒状又は板状の導電性接続部材を用いることが求められる場合がある。この場合には、第２の電極９４０と導電性接続部材との間を、はんだ等の導電性接合材で接合する場合が多い。しかしながら、導電性接合材（はんだ）を溶融するための温度（リフロー温度）が電子線照射後における第２熱処理工程Ｓ９７の熱処理温度（アニール温度）に近いため、リフローによって結晶欠陥が消失すること（アニールアウト）が起きるおそれがある、という問題がある。
【0010】
そこで、本発明は、上記した問題を解決するためになされたものであり、電流制限抵抗及びダイオード（ブートストラップダイオード）を内蔵し、ダイオードの逆回復時間が短く、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能な半導体装置を提供することを目的とする。また、このような半導体装置を製造する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明の半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有し、前記第１半導体領域と前記第２半導体領域とでｐｎ接合が形成される半導体基体と、前記半導体基体の表面に形成され、前記第２半導体領域と電気的に接続された第１の電極と、第１導電型不純物が導入されたポリシリコンからなり、前記半導体基体の表面上に絶縁層を介して形成され、前記第１の電極と電気的に接続された抵抗体と、前記半導体基体から絶縁され、前記抵抗体を介して前記第１の電極と電気的に接続されている第２の電極と、前記第２の電極上に配置された導電性接合材と、前記導電性接合材上に配置され、前記導電性接合材を介して前記第２の電極と電気的に接続された棒状又は板状の導電性接続部材とを備え、前記半導体基体には、ライフタイムキラーとしての重金属が導入されていることを特徴とする。
【0012】
本発明の半導体装置の製造方法は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有し、前記第１半導体領域と第２半導体領域とでｐｎ接合が形成された半導体基体を準備する半導体基体準備工程と、前記半導体基体の表面上に、絶縁層を介してポリシリコン層を形成するポリシリコン層形成工程と、前記ポリシリコン層に第１導電型不純物を導入する第１不純物導入工程と、前記半導体基体の裏面に重金属を導入する重金属導入工程と、前記ポリシリコン内の第１導電型不純物を活性化させて抵抗体を形成するとともに、前記半導体基体内に前記重金属を拡散させる熱処理工程と、前記半導体基体の表面側に、前記半導体基体の前記第２半導体領域及び前記ポリシリコン層と接続される第１の電極、並びに、前記半導体基体と絶縁されており、前記ポリシリコン層を介して前記第１の電極と接続される第２の電極を有する表面電極を形成する表面電極形成工程と、記半導体基体の裏面側に裏面電極を形成する裏面電極形成工程とを含むことを特徴とする。
【発明の効果】
【0013】
本発明の半導体装置によれば、半導体基体には、ライフタイムキラーとしての重金属が導入されていることから、半導体基体に欠陥を形成することができ、ダイオードの逆回復時間を短くすることができる。また、重金属を拡散する温度が導電性接合材を溶融する温度（リフロー温度）よりも相当程度高い（例えば数百度程度高い）ことから、重金属拡散後に導電性接合材を溶融するための加熱をしても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。その結果、逆回復時間を短く保ちつつ、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能となる。
【0014】
また、本発明の半導体装置によれば、第１半導体領域と第２半導体領域とでｐｎ接合が形成される半導体基体を備え、半導体基体には、ライフタイムキラーとしての重金属が導入されているため、ファストリカバリーダイオードを内蔵することとなる。また、本発明の半導体装置によれば、第１導電型不純物が導入されたポリシリコンからなり、半導体基体の表面上に絶縁層を介して形成され、第１の電極と電気的に接続された抵抗体を備えるため、電流制限抵抗も内蔵することとなる。従って、本発明の半導体装置は、電流制限抵抗及びダイオードを内蔵することとなる。これにより、本発明の半導体装置は、電流制限抵抗及びダイオードをそれぞれ配置した場合と比較して実装面積が小さくて済み、ブートストラップ回路を小型化することができる。また、半導体装置をＩＣと切り離したディスクリート部品として使用することができるため、電子部品の様々な実装条件に適用することが可能となる。
【0015】
本発明の半導体装置の製造方法によれば、半導体基体に重金属を導入する重金属導入工程を含むことから、半導体基体に欠陥を形成することができ、製造された半導体装置は、ダイオードの逆回復時間を短くすることができる。また、重金属を拡散する温度が導電性接合材を溶融する温度（リフロー温度）よりも相当程度高い（例えば数百度程度高い）ことから、重金属拡散後に導電性接合材を溶融するための加熱をしても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。その結果、逆回復時間を短く保ちつつ、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能な半導体装置を製造することができる。
【0016】
また、本発明の半導体装置の製造方法によれば、第１導電型の第１半導体領域と、第２導電型の第２半導体領域とを有し、第１半導体領域と第２半導体領域とでｐｎ接合が形成された半導体基体を準備する半導体基体準備工程及び半導体基体の表面に重金属を導入する重金属導入工程を含むため、製造された半導体装置は、ファストリカバリーダイオードを内蔵することとなる。また、半導体基体の表面上に、絶縁層を介してポリシリコン層を形成するポリシリコン層形成工程及びポリシリコン層に第１導電型不純物を導入する第１不純物導入工程を含むため、製造された半導体装置は電流制限抵抗も内蔵することとなる。従って、電流制限抵抗及びダイオードを内蔵する半導体装置を製造することができる。これにより、製造された半導体装置は、電流制限抵抗及びダイオードをそれぞれ配置した場合と比較して実装面積が小さくて済み、ブートストラップ回路を小型化することができる。また、半導体装置をＩＣと切り離したディスクリート部品として使用することができるため、電子部品の様々な実装条件に適合する半導体装置を製造することができる。
【0017】
ところで、背景技術に係る半導体装置９００を製造しようとすると、ポリシリコン層にｎ型不純物を導入するｎ型不純物導入工程の後段と、電子線照射工程の後段の２回熱処理を行う必要がある（図８の第１熱処理工程Ｓ９４及び第２熱処理工程Ｓ９７参照）。これに対して、本発明の半導体装置の製造方法によれば、ポリシリコン層内の第１導電型不純物を活性化させて抵抗体を形成するとともに、半導体基体内に重金属を拡散させる熱処理工程を含むため、ポリシリコン層内の第１導電型不純物を活性化させる工程と、重金属を拡散させる工程とを一括して行うことができ、高い生産性で半導体装置を製造することができる。また、第２半導体領域内の第２導電型不純物が深さ方向に拡散される回数が少なくなり、熱処理前のｐｎ接合の深さ位置に対するｐｎ接合の深さ位置のズレが小さくなる（ｐｎ接合の深さ位置が深くならない）。従って、設計値に対する半導体基体のｐｎ接合の深さ位置のズレが小さく、所望の特性を有する半導体装置を製造することができる。
【図面の簡単な説明】
【0018】
【図2】実施形態に係る半導体装置の製造方法を説明するために示すフローチャートである。
【図3】実施形態に係る半導体装置の製造方法を説明するために示す図である。
【図4】実施形態に係る半導体装置の製造方法を説明するために示す図である。
【図5】実施形態に係る半導体装置の製造方法を説明するために示す図である。
【図6】実施形態において半導体基体の表面からの深さ位置に対する不純物濃度を示すグラフである。図６中、符号Ｘｊ-１は実施例に係る半導体装置のｐｎ接合の深さ位置を示し、符号Ｘｊ-２は比較例に係る半導体装置のｐｎ接合の深さ位置を示し、符号Ｘｊ-３は実施例に係る半導体装置及び比較例に係る半導体装置の半導体基体１１０と絶縁層１７０の境界を示す。
【図7】背景技術に係る電力変換回路９を示す回路図である。なお、符号１２はローサイド駆動回路を示す。
【図8】背景技術に係る半導体装置９００の製造方法を説明するために示すフローチャートである。
【図9】背景技術に係る半導体装置９００の製造方法を説明するために示す図である。
【図10】背景技術に係る半導体装置９００の製造方法を説明するために示す図である。
【図11】背景技術に係る半導体装置９００の製造方法を説明するために示す図である。
【発明を実施するための形態】
【0019】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、以下に説明する実施形態は、特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている諸要素及びその組み合わせの全てが本発明の解決手段に必須であるとは限らない。また、各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とするが、逆でもよい。
【0020】
［実施形態］
１．実施形態に係る半導体装置１００の構成
図１は、実施形態に係る半導体装置１００を示す断面図である。実施形態に係る半導体装置１００は、図１に示すように、半導体基体１１０と、第１の電極１２０と、抵抗体１３０と、第２の電極１４０と、導電性接合材１５０と、導電性接続部材１６０と、絶縁層１７０，１７２と、裏面電極１８０とを備える。実施形態に係る半導体装置１００は、図７に示すブートストラップ回路２０におけるブートストラップダイオード２４及び電流制限抵抗２６を構成する。
１．実施形態に係る半導体装置１００の構成
図１は、実施形態に係る半導体装置１００を示す断面図である。実施形態に係る半導体装置１００は、図１に示すように、半導体基体１１０と、第１の電極１２０と、抵抗体１３０と、第２の電極１４０と、導電性接合材１５０と、導電性接続部材１６０と、絶縁層１７０，１７２と、裏面電極１８０とを備える。実施形態に係る半導体装置１００は、図７に示すブートストラップ回路２０におけるブートストラップダイオード２４及び電流制限抵抗２６を構成する。
【0021】
半導体基体１１０は、ｎ＋型の低抵抗半導体層１１１と、低抵抗半導体層１１１の表面上に形成されたｎ－型の第１半導体領域１１２と、ｎ－型の第１半導体領域１１２の表面上に形成されたｐ型の第２半導体領域１１３とを有する。ｎ－型の第１半導体領域１１２とｐ型の第２半導体領域１１３とでｐｎ接合が形成されており、半導体基体１１０内にはダイオードが構成されている。そして、半導体基体１１０には、ライフタイムキラーとしての重金属が導入されている。従って、実施形態に係る半導体装置１００は、逆回復時間が比較的短いファストリカバリーダイオードである。
【0022】
第１の電極１２０は、半導体基体１１０の表面に形成され、第２半導体領域１１３及び抵抗体１３０と接続されている。
【0023】
抵抗体１３０は、ｎ型不純物が導入されたポリシリコン層からなる。抵抗体１３０は、半導体基体１１０の表面上に形成された絶縁層１７０上に形成されており、一方の端部が第１の電極１２０と電気的に接続されており、他方の端部側が第２の電極１４０と電気的に接続されている。抵抗体１３０はブートストラップ回路における電流制限抵抗を構成する。
【0024】
第２の電極１４０は、抵抗体１３０上に形成された絶縁層１７２上に配置されており、抵抗体１３０の他方の端部上方において絶縁層１７２に形成された開口を介して抵抗体１３０と電気的に接続されている。すなわち、第２の電極１４０は、抵抗体１３０を介して第１の電極１２０と電気的に接続されている。第２の電極１４０は、第１の電極１２０とは所定の間隔で離隔して配置されている。第２の電極１４０は、例えばＡｌ膜又はＡｌ合金膜（例えばＡｌＳｉ膜）、Ｔｉ膜及びＮｉ膜が半導体基体１１０側からこの順に積層された構造を有する。
【0025】
導電性接合材１５０は、第２の電極１４０上に配置されている。導電性接合材１５０は、適宜の接合材を用いることができるが、熱によって溶融することで接合する材料であることが好ましく、例えば、はんだを用いることが好ましい。
【0026】
導電性接続部材１６０は、導電性接合材１５０上に配置され、導電性接合材１５０を介して第２の電極１４０と電気的に接続された棒状又は板状の金属製の部材（例えば、クリップリード、接続子など）である。導電性接続部材１６０は、外部の端子や配線と接続され、外部の端子や配線を介して駆動用電源Ｖｃｃと接続される。
【0027】
裏面電極１８０は、半導体基体１１０の裏面側の低抵抗半導体層１１１の表面全域に形成されている。裏面電極１８０は、例えば、半導体基体１１０の低抵抗半導体層１１１側からＴｉ、Ｎｉ、Ａｕ（又はＡｇ）がこの順序で積層された積層膜からなる。
【0028】
２．実施形態に係る半導体装置の製造方法
次に、実施形態に係る半導体装置の製造方法を説明する。図２は、実施形態に係る半導体装置の製造方法を説明するために示すフローチャートである。図３～図５は、実施形態に係る半導体装置の製造方法を説明するために示す図である。
次に、実施形態に係る半導体装置の製造方法を説明する。図２は、実施形態に係る半導体装置の製造方法を説明するために示すフローチャートである。図３～図５は、実施形態に係る半導体装置の製造方法を説明するために示す図である。
【0029】
実施形態に係る半導体装置の製造方法は、図２に示すように、半導体基体準備工程Ｓ１と、ポリシリコン層形成工程Ｓ２と、ｎ型不純物導入工程Ｓ３と、重金属導入工程Ｓ４と、熱処理工程Ｓ５と、表面電極形成工程Ｓ６と、保護膜形成工程Ｓ７と、裏面電極形成工程Ｓ８と、はんだペースト配置工程Ｓ９と、導電性接続部材配置工程Ｓ１０と、リフロー工程（加熱工程）Ｓ１１とをこの順序で含む。
【0030】
（１）半導体基体準備工程Ｓ１
まず、ｎ＋型の低抵抗半導体層１１１、ｎ－型の第１半導体領域１１２及びｐ型の第２半導体領域１１３とを有し、ｐ型の第２半導体領域１１３とｎ－型の第１半導体領域１１２とでｐｎ接合が形成された半導体基体１１０を準備する（図３（ａ）参照）。
まず、ｎ＋型の低抵抗半導体層１１１、ｎ－型の第１半導体領域１１２及びｐ型の第２半導体領域１１３とを有し、ｐ型の第２半導体領域１１３とｎ－型の第１半導体領域１１２とでｐｎ接合が形成された半導体基体１１０を準備する（図３（ａ）参照）。
【0031】
（２）ポリシリコン層形成工程Ｓ２
次に、半導体基体１１０の第２半導体領域１１３の表面全体に絶縁層１７０を形成する（図３（ｂ）参照）。ＣＶＤ法によって絶縁層１７０を形成してもよいし、熱酸化法によって熱酸化膜を形成して絶縁層１７０を形成してもよい。次に、絶縁層１７０上にＣＶＤ法により、ポリシリコン層１３０’’を形成する（図３（ｃ）参照）。
次に、半導体基体１１０の第２半導体領域１１３の表面全体に絶縁層１７０を形成する（図３（ｂ）参照）。ＣＶＤ法によって絶縁層１７０を形成してもよいし、熱酸化法によって熱酸化膜を形成して絶縁層１７０を形成してもよい。次に、絶縁層１７０上にＣＶＤ法により、ポリシリコン層１３０’’を形成する（図３（ｃ）参照）。
【0032】
（３）ｎ型不純物導入工程Ｓ３（第１不純物導入工程）
次に、ポリシリコン層１３０’’にｎ型不純物（例えばリンイオン）をイオン注入する（図３（ｄ）参照。イオン注入されたポリシリコン層をポリシリコン層１３０’とする）。イオン注入するｎ型不純物の不純物濃度は例えば、１×１０１５ｃｍ－３～１×１０１６ｃｍ－３である。
次に、ポリシリコン層１３０’’にｎ型不純物（例えばリンイオン）をイオン注入する（図３（ｄ）参照。イオン注入されたポリシリコン層をポリシリコン層１３０’とする）。イオン注入するｎ型不純物の不純物濃度は例えば、１×１０１５ｃｍ－３～１×１０１６ｃｍ－３である。
【0033】
（４）重金属導入工程Ｓ４
次に、半導体基体１１０の裏面に重金属を導入する。具体的には、半導体基体１１０の裏面（低抵抗半導体層１１１の表面）に白金又は金を含有する重金属塗布液Ａを塗布する（図４（ａ）参照）。なお、実施形態においては、重金属塗布液Ａを塗布することによって重金属を導入したが、重金属を半導体基体表面に蒸着してもよいし、パウダー状の重金属を半導体基体表面に付着させてもよいし、その他適宜の方法で半導体基体に重金属を導入してもよい。
次に、半導体基体１１０の裏面に重金属を導入する。具体的には、半導体基体１１０の裏面（低抵抗半導体層１１１の表面）に白金又は金を含有する重金属塗布液Ａを塗布する（図４（ａ）参照）。なお、実施形態においては、重金属塗布液Ａを塗布することによって重金属を導入したが、重金属を半導体基体表面に蒸着してもよいし、パウダー状の重金属を半導体基体表面に付着させてもよいし、その他適宜の方法で半導体基体に重金属を導入してもよい。
【0034】
（５）熱処理工程Ｓ５
次に、半導体基体１１０及びポリシリコン層１３０’を加熱することにより、ポリシリコン層１３０’内のｎ型不純物を活性化させて抵抗体１３０を形成するとともに、半導体基体１１０内に重金属を拡散させる（図４（ｂ）参照）。これにより、半導体基体１１０の結晶格子に欠陥を形成することができる。熱処理工程Ｓ５において半導体基体１１０及びポリシリコン層１３０’を加熱する温度は、例えば、８００℃～１２００℃の範囲内であり、好ましくは、８００℃～１０００℃の範囲内にある。
次に、半導体基体１１０及びポリシリコン層１３０’を加熱することにより、ポリシリコン層１３０’内のｎ型不純物を活性化させて抵抗体１３０を形成するとともに、半導体基体１１０内に重金属を拡散させる（図４（ｂ）参照）。これにより、半導体基体１１０の結晶格子に欠陥を形成することができる。熱処理工程Ｓ５において半導体基体１１０及びポリシリコン層１３０’を加熱する温度は、例えば、８００℃～１２００℃の範囲内であり、好ましくは、８００℃～１０００℃の範囲内にある。
【0035】
（６）表面電極形成工程Ｓ６
次に、半導体基体１１０の表面側の絶縁層１７０及び抵抗体１３０上に例えばＣＶＤ法によって絶縁層１７２を形成する。次に、絶縁層１７０，１７２及び抵抗体１３０の所定の領域を例えばエッチングで開口する（図４（ｃ）参照）。次に、半導体基体１１０の表面全体に半導体基体１１０側からＡｌ膜、Ｔｉ膜、Ｎｉ膜を順次堆積させる。そして、エッチングなどで不要な部分の金属膜を除去することで、半導体基体１１０の表面側に、半導体基体１１０の第２半導体領域１１３及び抵抗体１３０と接続される第１の電極１２０、並びに、絶縁層１７０によって半導体基体１１０と絶縁されており、抵抗体１３０を介して第１の電極１２０と電気的に接続される第２の電極１４０を有する表面電極を形成する（図４（ｄ）参照）。
次に、半導体基体１１０の表面側の絶縁層１７０及び抵抗体１３０上に例えばＣＶＤ法によって絶縁層１７２を形成する。次に、絶縁層１７０，１７２及び抵抗体１３０の所定の領域を例えばエッチングで開口する（図４（ｃ）参照）。次に、半導体基体１１０の表面全体に半導体基体１１０側からＡｌ膜、Ｔｉ膜、Ｎｉ膜を順次堆積させる。そして、エッチングなどで不要な部分の金属膜を除去することで、半導体基体１１０の表面側に、半導体基体１１０の第２半導体領域１１３及び抵抗体１３０と接続される第１の電極１２０、並びに、絶縁層１７０によって半導体基体１１０と絶縁されており、抵抗体１３０を介して第１の電極１２０と電気的に接続される第２の電極１４０を有する表面電極を形成する（図４（ｄ）参照）。
【0036】
（７）保護膜形成工程Ｓ７
次に、半導体基体１１０の表面側に図示しない保護膜を形成する（図示せず）。保護膜の材料としては、適宜の材料を用いることができ、例えば、ポリイミドを用いることができる。
次に、半導体基体１１０の表面側に図示しない保護膜を形成する（図示せず）。保護膜の材料としては、適宜の材料を用いることができ、例えば、ポリイミドを用いることができる。
【0037】
（８）裏面電極形成工程Ｓ８
次に、半導体基体１１０の裏面側に裏面電極を形成する。具体的には、半導体基体１１０側からＴｉ－Ｎｉ－Ａｕとなる多層金属膜からなる金属膜を成膜し裏面電極１８０とする（図４（ｄ）参照。）。裏面電極１８０の厚さは、多層金属膜全体にて例えば、０．５μｍである。
次に、半導体基体１１０の裏面側に裏面電極を形成する。具体的には、半導体基体１１０側からＴｉ－Ｎｉ－Ａｕとなる多層金属膜からなる金属膜を成膜し裏面電極１８０とする（図４（ｄ）参照。）。裏面電極１８０の厚さは、多層金属膜全体にて例えば、０．５μｍである。
【0038】
（９）はんだペースト配置工程Ｓ９
次に、第２の電極１４０上にはんだペースト１５０’（導電性接合材ペースト）を配置する（図５（ａ）参照）。はんだペースト配置工程Ｓ９においては、はんだペースト１５０’をディスペンサによって配置してもよいし、印刷によって配置してもよい。
次に、第２の電極１４０上にはんだペースト１５０’（導電性接合材ペースト）を配置する（図５（ａ）参照）。はんだペースト配置工程Ｓ９においては、はんだペースト１５０’をディスペンサによって配置してもよいし、印刷によって配置してもよい。
【0039】
（１０）導電性接続部材配置工程Ｓ１０
次に、第２の電極１４０上にはんだペースト１５０’を介して棒状又は板状の導電性接続部材１６０を配置する（図５（ｂ）参照）。導電性接続部材１６０は、金属板を加工して形成されたクリップリードや接続子などと呼ばれるものであり、リードフレームを用いることもできる。なお、半導体基体１１０上の第１の電極１２０、第２の電極１４０を配置し、第２の電極１４０上にはんだペースト１５０’を介して導電性接続部材１６０を配置したものを組立体１００’と呼ぶ。
次に、第２の電極１４０上にはんだペースト１５０’を介して棒状又は板状の導電性接続部材１６０を配置する（図５（ｂ）参照）。導電性接続部材１６０は、金属板を加工して形成されたクリップリードや接続子などと呼ばれるものであり、リードフレームを用いることもできる。なお、半導体基体１１０上の第１の電極１２０、第２の電極１４０を配置し、第２の電極１４０上にはんだペースト１５０’を介して導電性接続部材１６０を配置したものを組立体１００’と呼ぶ。
【0040】
（１１）リフロー工程（加熱工程）Ｓ１１
次に、組立体１００’をリフロー炉の中に入れ、加熱する（リフローする）。これにより、はんだペースト１５０’を溶融して第２の電極１４０と導電性接続部材１６０とを接合する（図５（ｃ）参照）。リフロー工程Ｓ１１においては、組立体１００’を３００℃～４００℃の範囲内で加熱する。
次に、組立体１００’をリフロー炉の中に入れ、加熱する（リフローする）。これにより、はんだペースト１５０’を溶融して第２の電極１４０と導電性接続部材１６０とを接合する（図５（ｃ）参照）。リフロー工程Ｓ１１においては、組立体１００’を３００℃～４００℃の範囲内で加熱する。
【0041】
このようにして、半導体装置１００を製造することができる。
【0042】
３．半導体基体のｐｎ接合の深さ位置の設計値からのズレについて
図６は、実施形態において半導体基体の表面からの深さ位置ごとの不純物濃度を示すグラフである。
図６は、実施形態において半導体基体の表面からの深さ位置ごとの不純物濃度を示すグラフである。
【0043】
比較例に係る半導体装置は、背景技術に係る半導体装置９００と同様の構成を有する半導体装置である。また、比較例に係る半導体装置は、背景技術に係る半導体装置の製造方法を用いて製造されたものである。
実施例に係る半導体装置は、実施形態に係る半導体装置１００と同様の構成を有する半導体装置である。また、実施例に係る半導体装置は、実施形態に係る半導体装置の製造方法で製造されたものである。
実施例に係る半導体装置は、実施形態に係る半導体装置１００と同様の構成を有する半導体装置である。また、実施例に係る半導体装置は、実施形態に係る半導体装置の製造方法で製造されたものである。
【0044】
比較例に係る半導体装置のｐｎ接合の深さ位置（半導体基体のｐｎ接合の深さ位置）は、深さ位置ＸＪ－２の位置となる（図６参照）。これに対して、実施例に係る半導体装置のｐｎ接合の深さ位置は、比較例に係る半導体装置のｐｎ接合の深さ位置ＸＪ－２よりも浅い深さ位置ＸＪ－１となる。
【0045】
比較例に係る半導体装置のｐｎ接合の深さ位置は、実施例に係る半導体装置のｐｎ接合の深さ位置よりも深くなっている。これは、背景技術に係る半導体装置の製造方法において、第１熱処理工程Ｓ９４と第２熱処理工程Ｓ９７の２回の熱処理を行ったためにｐ型不純物がより広い領域に拡散し、熱処理工程実施前のｐｎ接合の深さ位置から深い深さ位置まで拡散したためであると考えられる（すなわち、比較例においては、半導体基体のｐｎ接合の深さ位置の設計値とのズレが大きい）。
【0046】
これに対して、実施例に係る半導体装置のｐｎ接合の深さ位置は、比較例に係る半導体装置のｐｎ接合の深さ位置ＸＪ－２よりも浅い深さ位置ＸＪ－１に位置している。これは、実施形態に係る半導体装置の製造方法においては、熱処理工程が１回で済んでいるため、ｐ型不純物が比較例の場合よりも拡散せず、熱処理工程実施前のｐｎ接合の深さ位置から深くまで拡散しなかったためであると考えられる。
【0047】
これにより、実施例においては、半導体基体のｐｎ接合の深さ位置の設計値とのズレが小さいことが確認できた。
【0048】
４．実施形態に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態に係る半導体装置１００によれば、半導体基体１１０には、ライフタイムキラーとしての重金属が導入されていることから、半導体基体１１０に欠陥を形成することができ、ダイオードの逆回復時間を短くすることができる。また、重金属を拡散する温度が導電性接合材を溶融する温度（リフロー温度）よりも相当程度高い（例えば数百度程度高い）ことから、重金属拡散後に半導体基体１１０をリフローしても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。その結果、逆回復時間を短く保ちつつ、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能となる。
実施形態に係る半導体装置１００によれば、半導体基体１１０には、ライフタイムキラーとしての重金属が導入されていることから、半導体基体１１０に欠陥を形成することができ、ダイオードの逆回復時間を短くすることができる。また、重金属を拡散する温度が導電性接合材を溶融する温度（リフロー温度）よりも相当程度高い（例えば数百度程度高い）ことから、重金属拡散後に半導体基体１１０をリフローしても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。その結果、逆回復時間を短く保ちつつ、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能となる。
【0049】
また、実施形態に係る半導体装置１００によれば、第１半導体領域１１２と第２半導体領域１１３とでｐｎ接合が形成される半導体基体１１０を備え、半導体基体１１０には、ライフタイムキラーとしての重金属が導入されているため、ファストリカバリーダイオードを内蔵することとなる。また、実施形態に係る半導体装置１００によれば、ｎ型不純物が導入されたポリシリコンからなり、半導体基体１１０の表面上に絶縁層１７０を介して形成され、第１の電極１２０と電気的に接続された抵抗体１３０を備えるため、電流制限抵抗も内蔵することとなる。従って、実施形態に係る半導体装置１００は、電流制限抵抗及びダイオードを内蔵することとなる。これにより、実施形態に係る半導体装置１００によれば、電流制限抵抗及びダイオードをそれぞれ配置した場合と比較して実装面積が小さくて済み、ブートストラップ回路を小型化することができる。また、半導体装置をＩＣと切り離したディスクリート部品として使用することができるため、電子部品の様々な実装条件に適用することが可能となる。
【0050】
また、実施形態に係る半導体装置は、ブートストラップダイオードを含むため、ＩＣとは分離して所望の位置にブートストラップダイオードを配置することができ、設計自由度が高いブートストラップ回路に用いることができ、当該ブートストラップ回路を用いて設計自由度の高い電力変換回路とすることができる。
【0051】
実施形態に係る半導体装置の製造方法によれば、半導体基体１１０の裏面に重金属を導入する重金属導入工程を含むことから、製造された半導体装置は、ダイオードの逆回復時間を短くすることができる。また、重金属を拡散する温度がリフロー温度よりも相当程度（数百度程度）高いことから、重金属拡散後に半導体基体１１０をリフローしても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。その結果、逆回復時間を短く保ちつつ、接続部材として、導電性接続部材を用いた場合でも結晶欠陥が消失すること（アニールアウト）を防ぐことが可能となる。
【0052】
また、実施形態に係る半導体装置の製造方法によれば、第１半導体領域１１２と第２半導体領域１１３とでｐｎ接合が形成された半導体基体１１０を準備する半導体基体準備工程及び半導体基体１１０の表面に重金属を導入する重金属導入工程を含むため、製造された半導体装置は、ファストリカバリーダイオードを内蔵することとなる。また、半導体基体１１０の表面上に、絶縁層１７０を介してポリシリコン層１３０’’を形成するポリシリコン層形成工程及びポリシリコン層１３０’’にｎ型不純物を導入するｎ型不純物導入工程を含むため、製造された半導体装置は電流制限抵抗も内蔵することとなる。従って、電流制限抵抗及びダイオードを内蔵する半導体装置を製造することができる。その結果、製造された半導体装置は、電流制限抵抗及びダイオードをそれぞれ配置した場合と比較して実装面積が小さくて済み、ブートストラップ回路を小型化することができる。また、半導体装置をＩＣと切り離したディスクリート部品として使用することができるため、電子部品の様々な実装条件に適用可能な半導体装置を製造することができる。
【0053】
ところで、背景技術に係る半導体装置９００を製造しようとすると、ポリシリコン層９３０’にｎ型不純物を導入するｎ型不純物導入工程の後段と、電子線照射工程の後段の２回熱処理を行う必要がある（図８の第１熱処理工程Ｓ９４及び第２熱処理工程Ｓ９７参照）。これに対して、実施形態に係る半導体装置の製造方法によれば、ポリシリコン層１３０’内のｎ型不純物を活性化させて抵抗体１３０を形成するとともに、半導体基体１１０内に重金属を拡散させる熱処理工程を含むため、ポリシリコン層１３０’内のｎ型不純物を活性化させる工程と、半導体基体１１０内に重金属を拡散させる工程とを一括して行うことができ、高い生産性で半導体装置を製造することができる。また、第２半導体領域１１３内のｐ型不純物が深さ方向に拡散される回数が少なくなり、熱処理前のｐｎ接合の深さ位置に対するｐｎ接合の深さ位置のズレが小さくなる（ｐｎ接合の深さ位置が深くならない。図６参照）。従って、設計値に対する半導体基体１１０のｐｎ接合の深さ位置のズレが小さく、所望の特性を有する半導体装置を製造することができる。
【0054】
また、実施形態に係る半導体装置の製造方法によれば、裏面電極形成工程の後段に、第２の電極１４０上にはんだペースト１５０’を介して棒状又は板状の導電性接続部材１６０を配置する導電性接続部材配置工程と、加熱することにより、はんだペースト１５０’を介して第２の電極１４０と導電性接続部材１６０とを接合する加熱工程とをこの順序で含むため、ブートストラップダイオードを導電性接続部材１６０を介して外部と接続しても結晶欠陥が消失すること（アニールアウト）を防ぐことができる。従って、接続部材として、ボンディングワイヤの代わりに棒状又は板状の導電性接続部材１６０を用いることが求められる場合に適用した半導体装置となる。
【0055】
また、実施形態に係る半導体装置の製造方法の加熱工程においては、半導体基体１１０、第１の電極１２０、第２の電極１４０、抵抗体１３０及び導電性接続部材１６０で構成される組立体１００’を３００℃～４００℃の範囲内で加熱する。このような工程とすることにより、重金属を拡散する熱処理工程の加熱温度よりも小さい温度で加熱することになることから、加熱工程において、重金属の拡散が進行し難くなる。従って、結晶欠陥が消失すること（アニールアウト）を確実に防ぐことができる。
【0056】
また、実施形態に係る半導体装置の製造方法によれば、熱処理工程においては、半導体基体１１０及びポリシリコン層１３０’を８００℃～１０００℃の範囲内で加熱するため、重金属を半導体基体１１０内に拡散することができる。また、ポリシリコン層１３０’内のｎ型不純物を十分拡散することができる。
【0057】
また、実施形態に係る半導体装置の製造方法によれば、重金属導入工程においては、重金属塗布液Ａを塗布することによって重金属を導入するため、イオン注入のための大がかりな装置を使用しなくてもよく、簡便な方法で半導体基体１１０内に重金属を導入することができる。
【0058】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【0059】
（１）上記実施形態（各変形例も含む。以下同じ。）において記載した位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
【0060】
（２）上記実施形態において、半導体装置は、抵抗体の他にダイオードを有することとしたが、本発明はこれに限定するものではない。抵抗体の他にＭＯＳＦＥＴ、ＩＧＢＴ等のスイッチ素子を有することとしてもよいし、そのほか適宜の半導体素子を有することとしてもよい。
【0061】
（３）上記実施形態においては、半導体装置は、ブートストラップダイオードを有することとしたが、本発明はこれに限定するものではない。ブートストラップダイオード以外のダイオードとして半導体装置を用いてもよい。
【0062】
（４）上記実施形態においては、加熱工程としてリフロー工程を実施したが、本発明はこれに限定するものではない。加熱工程としてリフロー以外の方法で導電性接合部材を加熱してもよい。
【0063】
（５）上記実施形態においては、表面電極を形成した後に裏面電極を形成したが、本発明はこれに限定するものではない。裏面電極を形成した後に表面電極を形成してもよい。
【符号の説明】
【0064】
９…電力変換回路、１０…ゲートドライバＩＣ、１１…ハイサイド駆動回路、２０…ブートストラップ回路、２２…容量、２４…ブートストラップダイオード、２６…電流制限抵抗、１００，９００…半導体装置、１００’…組立体、１１０，９１０…半導体基体、１１１…低抵抗半導体層、１１２、９１２…第１半導体領域、１１３、９１３…第２半導体領域、１２０，９２０…第１の電極、１３０，９３０…抵抗体、１３０’，９３０’…ポリシリコン層、１４０，９４０…第２の電極、１５０…導電性接合材、１５０’ …はんだペースト、１６０…導電性接続部材、１７０，１７２，９７０，９７２…絶縁層、１８０，９８０…裏面電極、Ａ…重金属塗布液、Ｎ…接続点、Ｑ１…ハイサイドスイッチ、Ｑ２…ローサイドスイッチ、Ｖｃｃ…駆動用電源、Ｖｉｎ…直流入力電源、Ｗ…ボンディングワイヤ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】