(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023170314
(43)【公開日】2023-12-01
(54)【発明の名称】データ処理方法およびデータ処理装置
(51)【国際特許分類】
H03M 7/30 20060101AFI20231124BHJP
H03M 7/40 20060101ALI20231124BHJP
G06F 12/04 20060101ALI20231124BHJP
【ＦＩ】
H03M7/30 Z
H03M7/40
G06F12/04 530
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022081978
(22)【出願日】2022-05-19
(71)【出願人】
【識別番号】000207551
【氏名又は名称】株式会社ＳＣＲＥＥＮホールディングス
(74)【代理人】
【識別番号】100135013
【弁理士】
【氏名又は名称】西田 隆美
(72)【発明者】
【氏名】久本 伸之
(72)【発明者】
【氏名】加門 宏章
【テーマコード（参考）】
5B160
5J064
【Ｆターム（参考）】
5B160DA08
5J064BA09
5J064BB13
5J064BC02
5J064BD03
(57)【要約】
【課題】新たなデータ圧縮のためのデータ処理技術を提供する。
【解決手段】このデータ処理方法では、ａ）ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割する工程と、ｂ）分割ブロックのうち、格納すべき有効ブロックを判別する工程と、ｃ）有効ブロックを格納する工程とを有する。工程ｂ）において、数値が非ゼロとなる最上位の分割ブロックと、数値が非ゼロとなる最上位の分割ブロックよりも下位の前記分割ブロックとを、有効ブロックとする。これにより、上位側の桁が連続してゼロとなるデータを効率良く圧縮し、格納することができる。
【選択図】図２
【解決手段】このデータ処理方法では、ａ）ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割する工程と、ｂ）分割ブロックのうち、格納すべき有効ブロックを判別する工程と、ｃ）有効ブロックを格納する工程とを有する。工程ｂ）において、数値が非ゼロとなる最上位の分割ブロックと、数値が非ゼロとなる最上位の分割ブロックよりも下位の前記分割ブロックとを、有効ブロックとする。これにより、上位側の桁が連続してゼロとなるデータを効率良く圧縮し、格納することができる。
【選択図】図２
【特許請求の範囲】
【請求項1】
データ処理方法であって、
ａ）ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割する工程と、
ｂ）前記分割ブロックのうち、格納すべき有効ブロックを判別する工程と、
ｃ）前記有効ブロックを格納する工程と、
を有し、
前記工程ｂ）において、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする、データ処理方法。
ａ）ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割する工程と、
ｂ）前記分割ブロックのうち、格納すべき有効ブロックを判別する工程と、
ｃ）前記有効ブロックを格納する工程と、
を有し、
前記工程ｂ）において、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする、データ処理方法。
【請求項2】
請求項１に記載のデータ処理方法であって、
前記工程ｂ）において、１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、
最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、
最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする、データ処理方法。
前記工程ｂ）において、１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、
最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、
最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする、データ処理方法。
【請求項3】
請求項１に記載のデータ処理方法であって、
前記工程ｃ）は、
ｃ１）前記有効ブロックのそれぞれに１ビット長の判別ビットを付与する工程と、
ｃ２）前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて格納する工程と、
を含む、データ処理方法。
前記工程ｃ）は、
ｃ１）前記有効ブロックのそれぞれに１ビット長の判別ビットを付与する工程と、
ｃ２）前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて格納する工程と、
を含む、データ処理方法。
【請求項4】
請求項３に記載のデータ処理方法であって、
前記工程ｃ１）において、
１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、
１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とし、
前記工程ｃ２）において、
１つの前記第１データに対する前記判別ビットおよび前記第２データを、上位側から順に格納する、データ処理方法。
前記工程ｃ１）において、
１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、
１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とし、
前記工程ｃ２）において、
１つの前記第１データに対する前記判別ビットおよび前記第２データを、上位側から順に格納する、データ処理方法。
【請求項5】
請求項４に記載のデータ処理方法であって、
前記工程ｃ）の後に、
ｄ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、
ｅ）格納された前記判別ビットおよび前記第２データを読み出す工程と、
ｆ）前記読み出しデータの最下位側からｎビットを、前記工程ｅ）において読み出した前記第２データの数値とする工程と、
を行い、
前記工程ｅ）において読み出した前記判別ビットが０である場合には、前記工程ｆ）の後に、
ｇ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程
を行った後に、再び前記工程ｅ）へ戻り、
前記工程ｅ）において読み出した前記判別ビットが１である場合には、前記工程ｆ）の後に、
ｈ）前記読み出しデータを第３データとして出力する工程
を行う、データ処理方法。
前記工程ｃ）の後に、
ｄ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、
ｅ）格納された前記判別ビットおよび前記第２データを読み出す工程と、
ｆ）前記読み出しデータの最下位側からｎビットを、前記工程ｅ）において読み出した前記第２データの数値とする工程と、
を行い、
前記工程ｅ）において読み出した前記判別ビットが０である場合には、前記工程ｆ）の後に、
ｇ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程
を行った後に、再び前記工程ｅ）へ戻り、
前記工程ｅ）において読み出した前記判別ビットが１である場合には、前記工程ｆ）の後に、
ｈ）前記読み出しデータを第３データとして出力する工程
を行う、データ処理方法。
【請求項6】
請求項１ないし請求項５のいずれか一項に記載のデータ処理方法であって、
前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前に
ｐ）時系列データである元データを取得する工程と、
ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、
をさらに有する、データ処理方法。
前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前に
ｐ）時系列データである元データを取得する工程と、
ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、
をさらに有する、データ処理方法。
【請求項7】
請求項５に記載のデータ処理方法であって、
前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前に
ｐ）時系列データである元データを取得する工程と、
ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、
をさらに有し、
前記工程ｈ）の後に、
ｒ）出力した前記第３データを、１つ前の時刻の第４データと加算し、新たな前記第４データを算出する工程と、
を行う、データ処理方法。
前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前に
ｐ）時系列データである元データを取得する工程と、
ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、
をさらに有し、
前記工程ｈ）の後に、
ｒ）出力した前記第３データを、１つ前の時刻の第４データと加算し、新たな前記第４データを算出する工程と、
を行う、データ処理方法。
【請求項8】
外部または内部に設けられた記憶部にデータを格納するデータ処理装置であって、
ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割し、前記分割ブロックのうち、格納すべき有効ブロックを判別する、分割処理部と、
前記有効ブロックを、前記記憶部に順に格納する、格納処理部と、
を有し、
前記分割処理部は、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする、データ処理装置。
ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割し、前記分割ブロックのうち、格納すべき有効ブロックを判別する、分割処理部と、
前記有効ブロックを、前記記憶部に順に格納する、格納処理部と、
を有し、
前記分割処理部は、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする、データ処理装置。
【請求項9】
請求項８に記載のデータ処理装置であって、
前記分割処理部は、
１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、
最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、
最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする、データ処理装置。
前記分割処理部は、
１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、
最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、
最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする、データ処理装置。
【請求項10】
請求項８に記載のデータ処理装置であって、
前記格納処理部は、
前記有効ブロックのそれぞれに１ビット長の判別ビットを付与し、
１つの前記第１データに対する前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて、上位側から順に前記記憶部に格納し、
前記格納処理部は、
１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、
１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とする、データ処理装置。
前記格納処理部は、
前記有効ブロックのそれぞれに１ビット長の判別ビットを付与し、
１つの前記第１データに対する前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて、上位側から順に前記記憶部に格納し、
前記格納処理部は、
１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、
１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とする、データ処理装置。
【請求項11】
請求項１０に記載のデータ処理装置であって、
前記記憶部から前記判別ビットおよび前記第２データを読み出して、前記第１データを復元した第３データを生成する、伸長処理部
をさらに有し、
前記伸長処理部は、
Ｓ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、
Ｔ）前記記憶部に格納された前記判別ビットおよび前記第２データを読み出す工程と、
Ｕ）前記読み出しデータの最下位側からｎビットを、前記工程Ｔ）において読み出した前記第２データの数値とする工程と、
を行い、
前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、
Ｖ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程
を行った後に、再び前記工程Ｔ）へ戻り、
前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、
Ｗ）前記読み出しデータを出力する工程
を行う、データ処理装置。
前記記憶部から前記判別ビットおよび前記第２データを読み出して、前記第１データを復元した第３データを生成する、伸長処理部
をさらに有し、
前記伸長処理部は、
Ｓ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、
Ｔ）前記記憶部に格納された前記判別ビットおよび前記第２データを読み出す工程と、
Ｕ）前記読み出しデータの最下位側からｎビットを、前記工程Ｔ）において読み出した前記第２データの数値とする工程と、
を行い、
前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、
Ｖ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程
を行った後に、再び前記工程Ｔ）へ戻り、
前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、
Ｗ）前記読み出しデータを出力する工程
を行う、データ処理装置。
【請求項12】
請求項８ないし請求項１１のいずれか一項に記載のデータ処理装置であって、
時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部
をさらに有する、データ処理装置。
時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部
をさらに有する、データ処理装置。
【請求項13】
請求項１１に記載のデータ処理装置であって、
時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部と、
前記伸長処理部の出力した前記第３データに基づいて、前記元データを復元した第４データを算出する、加算処理部と、
をさらに有し、
前記加算処理部は、１つ前の時刻の前記第４データと、新たな前記第３データとを加算して、新たな第４データを算出する、データ処理装置。
時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部と、
前記伸長処理部の出力した前記第３データに基づいて、前記元データを復元した第４データを算出する、加算処理部と、
をさらに有し、
前記加算処理部は、１つ前の時刻の前記第４データと、新たな前記第３データとを加算して、新たな第４データを算出する、データ処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データを圧縮するためのデータ処理方法およびデータ処理装置に関する。
【背景技術】
【0002】
従来、多くの産業機器では、装置制御、監視、故障予知等の様々な用途でデータセンシングが行われている。近年では、センシングデバイス内の処理の多様化、高性能化および省電力化等の要求があり、センシングデバイスに、リコンフィグ可能なＦＰＧＡ（Filed Programmable Gate Array）デバイスを搭載するケースが増えている。
【0003】
センシングデバイスの内部にセンシングデータを保存する場合、センシングデータを内部に保存するためのメモリ容量を大きく確保するのが難しい。また、センシングデータの容量を増加させるために、圧縮処理によってメモリ容量を削減する必要性が高まっている。
【0004】
従来のＦＰＧＡを用いたセンシングデータの圧縮方法は、例えば、特許文献１に記載されている。特許文献１には、ランレングス圧縮方法を用いたデータ圧縮方法が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特表２０１８－５３４８１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
所謂ランレングス圧縮方法では、同値が連続しやすいデータにおいては圧縮率が高い一方で、データ一致率が低い場合には圧縮率が低下するという問題がある。
【0007】
本発明は、このような事情に鑑みなされたものであり、新たなデータ圧縮のためのデータ処理技術を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するため、本願の第１発明は、データ処理方法であって、ａ）ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割する工程と、ｂ）前記分割ブロックのうち、格納すべき有効ブロックを判別する工程と、ｃ）前記有効ブロックを格納する工程と、を有し、前記工程ｂ）において、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする。
【0009】
本願の第２発明は、第１発明のデータ処理方法であって、前記工程ｂ）において、１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする。
【0010】
本願の第３発明は、第１発明または第２発明のデータ処理方法であって、前記工程ｃ）は、ｃ１）前記有効ブロックのそれぞれに１ビット長の判別ビットを付与する工程と、ｃ２）前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて格納する工程と、を含む。
【0011】
本願の第４発明は、第３発明のデータ処理方法であって、前記工程ｃ１）において、１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とし、前記工程ｃ２）において、
１つの前記第１データに対する前記判別ビットおよび前記第２データを、上位側から順に格納する。
１つの前記第１データに対する前記判別ビットおよび前記第２データを、上位側から順に格納する。
【0012】
本願の第５発明は、第４発明のデータ処理方法であって、前記工程ｃ）の後に、ｄ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、ｅ）格納された前記判別ビットおよび前記第２データを読み出す工程と、ｆ）前記読み出しデータの最下位側からｎビットを、前記工程ｅ）において読み出した前記第２データの数値とする工程と、を行い、前記工程ｅ）において読み出した前記判別ビットが０である場合には、前記工程ｆ）の後に、ｇ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程を行った後に、再び前記工程ｅ）へ戻り、前記工程ｅ）において読み出した前記判別ビットが１である場合には、前記工程ｆ）の後に、ｈ）前記読み出しデータを第３データとして出力する工程を行う。
【0013】
本願の第６発明は、第１発明ないし第５発明のいずれか一発明のデータ処理方法であって、前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前にｐ）時系列データである元データを取得する工程と、ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、をさらに有する。
【0014】
本願の第７発明は、第５発明のデータ処理方法であって、前記工程ａ）、前記工程ｂ）および前記工程ｃ）の前にｐ）時系列データである元データを取得する工程と、ｑ）最新の前記元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する工程と、をさらに有し、前記工程ｈ）の後に、ｒ）出力した前記第３データを、１つ前の時刻の第４データと加算し、新たな前記第４データを算出する工程と、を行う。
【0015】
本願の第８発明は、外部または内部に設けられた記憶部にデータを格納するデータ処理装置であって、ｍ＊ｎビット長の第１データを、ｍ個のｎビット長の分割ブロックに分割し、前記分割ブロックのうち、格納すべき有効ブロックを判別する、分割処理部と、前記有効ブロックを、前記記憶部に順に格納する、格納処理部と、を有し、前記分割処理部は、数値が非ゼロとなる最上位の前記分割ブロックと、数値が非ゼロとなる最上位の前記分割ブロックよりも下位の前記分割ブロックとを、前記有効ブロックとする。
【0016】
本願の第９発明は、第８発明のデータ処理装置であって、前記分割処理部は、１つの前記第１データに対して、ｍビット長のイネーブルビットを含むイネーブル信号を１つ生成し、最下位からｐ番目の前記分割ブロックが前記有効ブロックでない場合には、前記イネーブルビットの最下位からｐ番目の桁を０とし、最下位からｐ番目の前記分割ブロックが前記有効ブロックである場合には、前記イネーブルビットの最下位からｐ番目の桁を１とする。
【0017】
本願の第１０発明は、第８発明のデータ処理装置であって、前記格納処理部は、前記有効ブロックのそれぞれに１ビット長の判別ビットを付与し、１つの前記第１データに対する前記判別ビットと、前記有効ブロックと同じ数値を有するｎビット長の第２データとを併せて、上位側から順に前記記憶部に格納し、前記格納処理部は、１つの前記第１データに対して前記有効ブロックが１つである場合、その前記有効ブロックに対応する前記判別ビットを１とし、１つの前記第１データに対して前記有効ブロックが複数である場合、最下位の前記有効ブロックに対する前記判別ビットを１とし、その他の前記有効ブロックに対する前記判別ビットを０とする。
【0018】
本願の第１１発明は、第１０発明のデータ処理装置であって、前記記憶部から前記判別ビットおよび前記第２データを読み出して、前記第１データを復元した第３データを生成する、伸長処理部をさらに有し、前記伸長処理部は、Ｓ）新たな読み出しデータとして、新たなｍ＊ｎビット長のゼロデータを準備する工程と、Ｔ）前記記憶部に格納された前記判別ビットおよび前記第２データを読み出す工程と、Ｕ）前記読み出しデータの最下位側からｎビットを、前記工程Ｔ）において読み出した前記第２データの数値とする工程と、を行い、前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、Ｖ）前記読み出しデータの非ゼロのビットを全てｎビット上位へとシフトする工程を行った後に、再び前記工程Ｔ）へ戻り、前記工程Ｔ）において読み出した前記判別ビットが０である場合には、前記工程Ｕ）の後に、Ｗ）前記読み出しデータを出力する工程を行う。
【0019】
本願の第１２発明は、第８発明ないし第１１発明のいずれか一発明のデータ処理装置であって、時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部をさらに有する。
【0020】
本願の第１３発明は、第１１発明のデータ処理装置であって、時系列データであるｍ＊ｎビット長の元データと、１つ前の時刻の前記元データとの差分である前記第１データを算出する、差分算出処理部と、前記伸長処理部の出力した前記第３データに基づいて、前記元データを復元した第４データを算出する、加算処理部と、をさらに有し、前記加算処理部は、１つ前の時刻の前記第４データと、新たな前記第３データとを加算して、新たな第４データを算出する。
【発明の効果】
【0021】
本願の第１発明～第１３発明によれば、上位側の桁が連続してゼロとなるデータを効率良く圧縮して格納することができる。
【0022】
特に、本願の第３発明、第４発明および第１０発明によれば、１つの第１データに対する第２データの区切りが明確となる。
【0023】
特に、本願の第６発明、第７発明、第１２発明および第１３発明によれば、圧縮対象となるデータが時系列データの場合に、１つ前の時刻との差分を取ることにより、圧縮効率が向上する。すなわち、格納すべき第２データの数を低減できる。
【図面の簡単な説明】
【0024】
【図1】第１実施形態に係るデータ処理装置の構成を示した図である。
【図2】第１実施形態に係るデータ圧縮処理の流れを示したフローチャートである。
【図3】第１実施形態に係るデータ圧縮処理の各段階におけるデータの一例を示した図である。
【図4】第１実施形態に係るデータ圧縮処理における各段階におけるデータの具体例を示した図である。
【図5】第１実施形態に係るデータ伸長処理の流れを示したフローチャートである。
【図6】第１実施形態に係る格納データと、データ伸長処理の各段階におけるデータの一例を示した図である。
【図7】第２実施形態に係るデータ処理装置の構成を示した図である。
【図8】第２実施形態に係るデータ圧縮処理の流れを示したフローチャートである。
【図9】第２実施形態に係るデータ圧縮処理の各段階におけるデータの一例を示した図である。
【図10】第２実施形態に係るデータ圧縮処理における各段階におけるデータの具体例を示した図である。
【図11】第２実施形態に係るデータ圧縮処理における各段階におけるデータの具体例を示した図である。
【図12】第２実施形態に係るデータ伸長処理の流れを示したフローチャートである。
【図13】第２実施形態に係る格納データと、データ伸長処理の各段階におけるデータの一例を示した図である。
【発明を実施するための形態】
【0025】
以下、本発明の実施形態について、図面を参照しつつ説明する。
【0026】
＜１．第１実施形態＞
＜１－１．データ処理装置の構成＞
図１は、本発明の一実施形態に係るデータ処理装置１の構成を示した図である。このデータ処理装置１は、センサ９０から入力されるセンシングデータを圧縮処理して格納する装置である。データ処理装置１は、例えば、センサ９０を含むセンシングデバイスに搭載されたＦＰＧＡ（Filed Programmable Gate Array）によって実現される。
＜１－１．データ処理装置の構成＞
図１は、本発明の一実施形態に係るデータ処理装置１の構成を示した図である。このデータ処理装置１は、センサ９０から入力されるセンシングデータを圧縮処理して格納する装置である。データ処理装置１は、例えば、センサ９０を含むセンシングデバイスに搭載されたＦＰＧＡ（Filed Programmable Gate Array）によって実現される。
【0027】
データ処理装置１は、センサ９０から入力されるセンシングデータＤｉを圧縮データとして後述する格納処理部１５に格納することができる。本実施形態では、センシングデータＤｉは、アナログデータである。なお、センシングデータＤｉはデジタルデータであってもよい。また、データ処理装置１は、格納処理部１５に格納した圧縮データを伸長し、出力データＤｏとして出力することができる。なお、出力データＤｏは、デジタルデータであってもよいし、アナログデータであってもよい。
【0028】
図１に示すように、データ処理装置１は、受信部１１と、分割処理部１３と、格納処理部１５と、伸長処理部１７と、送信部１９と、記憶部２０とを有する。本実施形態では、記憶部２０は、データ処理装置１を構成するＦＰＧＡの内蔵ＲＡＭである。しかしながら、記憶部２０は、データ処理装置１の外部に接続されたＲＡＭ等のメモリであってもよい。
【0029】
受信部１１は、センサ９０から入力されたセンシングデータＤｉを受信し、ｍ×ｎビット長のデジタルデータに変換し、当該デジタルデータを第１データＤ１とする。具体的には、受信部１１は、Ｉ２ＣやＳＰＩ等のプロトコルを解釈可能である。このため、これらのプロトコルで入力されるセンシングデータＤｉを解釈し、デジタルデータである第１データＤ１に変換する。そして、受信部１１は、第１データＤ１を分割処理部１３へと引き渡す。
【0030】
分割処理部１３は、第１データＤ１をｍ個のｎビット長の複数の分割ブロックＤｖに分割する。ここで、複数の分割ブロックＤｖはそれぞれ、第１データＤ１の最下位ビットから順に、ｎビット毎に第１分割ブロックＤｖ．１、第２分割ブロックＤｖ．２、…、第ｍ分割ブロックＤｖ．ｍと称する。なお、図１中に各データの後に括弧内で記載されているｍ＊ｎ、ｎ、１等は、そのデータのビット数を表している。
【0031】
分割処理部１３は、ｍ個の分割ブロックＤｖ．１～Ｄｖ．ｍのうちいずれのデータが、格納処理部１５に格納すべき有効ブロックであるか、格納しない非有効ブロックであるかを判別する。そして、分割処理部１３は、１つの第１データＤ１に対して、ｍビット長のイネーブルビットを含むイネーブル信号Ｄｅを１つ生成する。なお、イネーブル信号Ｄｅは、イネーブルビットを全て含むビット長であればよく、ｍビット長であってもよいし、ｍビットよりも長いビット長を有してもよい。分割処理部１３は、各分割ブロックＤｖ．１～Ｄｖ．ｍと、イネーブル信号Ｄｅとを、格納処理部１５に引き渡す。
【0032】
具体的には、分割処理部１３は、分割ブロックＤｖ．１～Ｄｖ．ｍを最上位から順に、数値がゼロであるか非ゼロであるかを判別する。そして、最上位の分割ブロックＤｖ．ｍから順に、連続して数値がゼロとなる分割ブロックＤｖを非有効ブロックであると判断する。また、数値が非ゼロとなる最上位の分割ブロックＤｖと、当該分割ブロックＤｖよりも下位の分割ブロックＤｖとを、有効ブロックとする。
【0033】
例えば、ｍ個の分割ブロックＤｖ．１～Ｄｖ．ｍのうち、数値がゼロとなる最上位の分割ブロックＤｖが最下位からｘ番目の分割ブロックＤｖ（第ｘ分割ブロックＤｖ．ｘ）である場合（１≦ｘ≦ｍ）、最下位から連続するｘ個の分割ブロックＤｖ．１～Ｄｖ．ｘを有効ブロックとする。また、（ｘ＋１）番目～ｍ番目までの（ｍ－ｘ）個の分割ブロックＤｖ．（ｘ＋１）～Ｄｖ．ｍを非有効ブロックとする。
【0034】
なお、分割処理部１３は、第１データＤ１の数値がゼロである場合、すなわち、ｍ個全ての分割ブロックＤｖ．１～Ｄｖ．ｍの数値がゼロである場合、第１分割ブロックＤｖ．１のみを有効ブロックとする。これにより、１つの第１データＤ１に対して、少なくとも１つの有効ブロックが指定される。
【0035】
仮に、第１データＤ１の数値がゼロである場合に、全ての分割ブロックＤｖ．１～Ｄｖ．ｍを非有効ブロックとしてしまうと、当該第１データＤ１に対応する判別ビットＤｄおよび第２データＤ２が記憶されず、当該第１データＤ１がデータ伸長処理において復元されないという問題が生じる。本実施形態では、第１データＤ１の数値がゼロである場合でも、第１分割ブロックＤｖ．１を有効ブロックとすることにより、当該第１データＤ１に対応するデータ（後述する判別ビットＤｄおよび第２データＤ２）が記憶部２０に記憶されるため、このような第１データＤ１についても、データ伸長処理において復元される。
【0036】
イネーブル信号Ｄｅのイネーブルビットの各桁は、分割ブロックＤｖ．１～Ｄｖ．ｍのそれぞれが有効ブロックであるか否かを示す。本実施形態では、イネーブル信号Ｄｅのイネーブルビット各桁は、対応する分割ブロックＤｖ．１～Ｄｖ．ｍが有効ブロックである場合には１、非有効ブロックである場合には０の値を有する。具体的には、最下位からｐ番目の分割ブロックＤｖ．ｐが非有効ブロックである場合には、イネーブルビットの最下位からｐ番目の桁を０とする。また、最下位からｐ番目の分割ブロックＤｖ．ｐが有効ブロックである場合には、イネーブルビットの最下位からｐ番目の桁を１とする。
【0037】
格納処理部１５は、分割ブロックＤｖ．１～Ｄｖ．ｍのうち、有効ブロックを、１ビットの判別ビットＤｄとｎビット長の第２データＤ２との組み合わせに変換して、記憶部２０に格納する。これにより、記憶部２０には、１ビットの判別ビットＤｄとｎビット長の第２データＤ２とを組み合わせたｎ＋１ビット長のデータ群が複数格納される。
【0038】
具体的には、格納処理部１５は、有効ブロックを上位側から順にイネーブル信号Ｄｅを参照し、イネーブル信号Ｄｅが１である分割ブロックＤｖに判別ビットＤｄを付与して、判別ビットＤｄとともに第２データＤ２として格納する。このとき、１つの第１データＤ１について、最下位の第１分割ブロックＤｖ．１に対応する判別ビットＤｄは１、その他の有効ブロックに対応する判別ビットＤｄは０が付与される。
【0039】
なお、判別ビットＤｄの数値は０と１が逆であっても良い。また、格納処理部１５は、有効ブロックを下位側から順に第２データＤ２として格納してもよい。その場合、判別ビットＤｄの数値は、１～ｍ個の有効ブロックのうち、再上位の有効ブロックに対応する判別ビットＤｄを、その他の有効ブロックに対応する判別ビットＤｄと異なる数値とする。
【0040】
伸長処理部１７は、記憶部２０に記憶された判別ビットＤｄと第２データＤ２とを順に読み出すことにより、第１データＤ１を復元した第３データＤ３を生成する。そして、伸長処理部１７は、送信部１９に第３データＤ３を引き渡す。伸長処理部１７における伸長処理の詳細については、後述する。
【0041】
送信部１９は、データ処理装置１の外部へ、出力データＤｏを出力する。出力データＤｏは、第３データＤ３そのものであってもよいし、第３データＤ３を所望のデータ形式へ変換したものであってもよい。
【0042】
＜１－２．データ圧縮処理の流れ＞
次に、第１実施形態に係るデータ処理装置１におけるデータ圧縮処理について、図２～図４を参照しつつ説明する。図２は、第１実施形態のデータ圧縮処理の流れを示したフローチャートである。図３は、第１実施形態のデータ圧縮処理の各段階におけるデータの一例を示した図である。なお、図３の例では、ｍ＝４としている。
次に、第１実施形態に係るデータ処理装置１におけるデータ圧縮処理について、図２～図４を参照しつつ説明する。図２は、第１実施形態のデータ圧縮処理の流れを示したフローチャートである。図３は、第１実施形態のデータ圧縮処理の各段階におけるデータの一例を示した図である。なお、図３の例では、ｍ＝４としている。
【0043】
このデータ圧縮処理では、データ処理装置１は、ｍ＊ｎビット長の第１データＤ１を、複数組の判別ビットＤｄ（１ビット長）および第２データＤ２（ｎビット長）のデータ群とに変換して、記憶部２０に格納する。
【0044】
図２に示すように、センシングデータＤｉの圧縮処理では、まず、受信部１１が、センシングデータＤｉを受信する（ステップＳ１１）。そして、受信部１１は、センシングデータＤｉをｍ＊ｎビット長の第１データＤ１へと変換し、分割処理部１３へと引き渡す（ステップＳ１２）。
【0045】
図３の例には、４×ｎビット長の第１データＤ１と、ｎビット長の４つの分割ブロックＤｖ．１，Ｄｖ．２，Ｄｖ．３，Ｄｖ．４と、４ビット長のイネーブル信号Ｄｅとが示されている。また、図３の例には、記憶部２０に記憶される格納データとして、判別ビットＤｄと第２データＤ２との組み合わせが複数示されている。
【0046】
なお、図３中、これらの各データの数値を、ｄａｔａ＿ｋ＿ｚの形式で示している。ここで、ｋは、複数の第１データＤ１の順番を示す値であり、ｚは、第１データＤ１をｎビット毎に分割した分割ブロックＤｖにおいて下位側から何番目の分割ブロックＤｖの数値であるかを示すものである。すなわち、ｄａｔａ＿ｋ＿ｚは、ｋ番目の第１データＤ１をｎビット毎に分割した下位側からｚ番目の分割ブロックＤｖの数値を示す。
【0047】
すなわち、図３において、ｄａｔａ＿ｋ＿１は、第１データＤ１の最下位側から１～ｎ番目のｎビットのデータ、ｄａｔａ＿ｋ＿２は、第１データＤ１の最下位側からｎ＋１～２ｎ番目のｎビットのデータ、ｄａｔａ＿ｋ＿３は、第１データＤ１の最下位側から２ｎ＋１～３ｎ番目のｎビットのデータ、ｄａｔａ＿ｋ＿４は、第１データＤ１の最下位側から３ｎ＋１～４ｎ番目のｎビットのデータを示している。
【0048】
次に、分割処理部１３は、ｍ＊ｎビット長の第１データＤ１を、ｍ個のｎビット長の分割ブロックＤｖ．１～Ｄｖ．ｍに分割する（ステップＳ１３）。
【0049】
具体的には、第１データＤ１の最下位側からｎビット毎に、第１分割ブロックＤｖ．１、第２分割ブロックＤｖ．２、…、第ｍ分割ブロックＤｖ．ｍとする。すなわち、第１分割ブロックＤｖ．１は、第１データＤ１の最下位側から１～ｎ番目のｎビットのデータであり、第２分割ブロックＤｖ．２は、第１データＤ１の最下位側からｎ＋１～２ｎ番目のｎビットのデータであり、第ｍ分割ブロックＤｖ．ｍは、第１データＤ１の最下位側から（ｍ－１）＊ｎ＋１～ｍ＊ｎ番目のｎビットのデータである。
【0050】
図３の例では、第１分割ブロックＤｖ．１はｄａｔａ＿ｋ＿１であり、第２分割ブロックＤｖ．２はｄａｔａ＿ｋ＿２であり、第３分割ブロックＤｖ．３はｄａｔａ＿ｋ＿３であり、第４分割ブロックＤｖ．４はｄａｔａ＿ｋ＿４となる。
【0051】
分割処理部１３は、続いて、有効ブロックを判別し、各分割ブロックＤｖ．１～Ｄｖ．ｍのうち、どの分割ブロックＤｖが有効ブロックであるかを示すイネーブル信号Ｄｅを生成する（ステップＳ１４）。そして、分割処理部１３は、分割ブロックＤｖ．１～Ｄｖ．ｍとイネーブル信号Ｄｅとを格納処理部１５へと引き渡す。
【0052】
図３の例では、分割ブロックＤｖ．１～Ｄｖ．４の数が４個であるため、イネーブル信号Ｄｅに含まれるイネーブルビットは４ビット長である。すなわち、イネーブル信号Ｄｅはビット長の全てがイネーブルビットである。また、図３の例では、４ビット長のイネーブルビットの各桁の数値は、ｅｎａｂｌｅ＿ｋ＿１，ｅｎａｂｌｅ＿ｋ＿２，ｅｎａｂｌｅ＿ｋ＿３，ｅｎａｂｌｅ＿ｋ＿４で示されている。ｅｎａｂｌｅ＿ｋ＿１，ｅｎａｂｌｅ＿ｋ＿２，ｅｎａｂｌｅ＿ｋ＿３，ｅｎａｂｌｅ＿ｋ＿４はそれぞれ、対応する分割ブロックＤｖ．１～Ｄｖ．４が有効ブロックである場合は１、対応する分割ブロックＤｖ．１～Ｄｖ．４が非有効ブロックである場合は０である。
【0053】
その後、格納処理部１５は、分割ブロックＤｖ．１～Ｄｖ．ｍとイネーブル信号Ｄｅとに基づいて、判別ビットＤｄを生成し、判別ビットＤｄおよび第２データＤ２を記憶部２０に格納する（Ｓ１５）。
【0054】
具体的には、格納処理部１５は、イネーブル信号Ｄｅのイネーブルビットを参照して、分割ブロックＤｖ．１～Ｄｖ．ｍのうち、有効ブロックのみを第２データＤ２として記憶部２０に格納する。このとき、１つの第１データＤ１に対応する第２データＤ２の数が有効ブロックの数によって異なるため、第１データＤ１毎の区切りを判別するために、各第２データＤ２に対して判別ビットＤｄを付与する。
【0055】
本実施形態では、１つの第１データＤ１に対応する１～ｍ個の分割ブロックＤｖを、上位側から順に、第２データＤ２として記憶部２０に格納する。このとき、各第２データＤ２は、判別ビットＤｄとともに格納される。すなわち、記憶部２０には、１ビット長の判別ビットＤｄと、ｎビット長の第２データＤ２とが１組のデータ群として格納される。
【0056】
また、１つの第１データＤ１に対応する１～ｍ個の第２データＤ２のうち、最後に格納する第２データＤ２に対応する判別ビットＤｄの数値を１とし、その他の判別ビットＤｄの数値を０としている。すなわち、本実施形態のように、上位側の分割ブロックＤｖから順に第２データＤ２として格納する場合には、最後に格納する第１分割ブロックＤｖ．１に対応する判別ビットＤｄの数値を１とする。
【0057】
図３の例では、１番目（ｋ＝１）の第１データＤ１の有効ブロックが第１分割ブロックＤｖ．１（数値がｄａｔａ＿１＿１）と第２分割ブロックＤｖ．２（数値がｄａｔａ＿１＿２）との２つであり、２番目（ｋ＝２）の第１データＤ１の有効ブロックが第１分割ブロックＤｖ．１（数値がｄａｔａ＿２＿１）と第２分割ブロックＤｖ．２（数値がｄａｔａ＿２＿２）と第３分割ブロックＤｖ．３（数値がｄａｔａ＿２＿３）の３つである場合の格納データの例が示されている。なお、図３において、格納データの枠外右側には、何番目の第１データＤ１のどの分割ブロックＤｖに対応するかが、参考のために記載されている。
【0058】
この例では、各段に、判別ビットＤｄと、第２データＤ２とが１組のデータ群として格納されている。１番目の第２データＤ２は、１番目（ｋ＝１）の第１データＤ１の第２分割ブロックＤｖ．２（数値がｄａｔａ＿１＿２）である。２番目の第２データＤ２は、１番目（ｋ＝１）の第１データＤ１の第１分割ブロックＤｖ．１（数値がｄａｔａ＿１＿１）となる。３番目の第２データＤ２は、２番目（ｋ＝２）の第１データＤ１の第３分割ブロックＤｖ．３（数値がｄａｔａ＿２＿３）となる。４番目の第２データＤ２は、２番目（ｋ＝２）の第１データＤ１の第２分割ブロックＤｖ．２（数値がｄａｔａ＿２＿２）となる。５番目の第２データＤ２は、２番目（ｋ＝２）の第１データＤ１の第１分割ブロックＤｖ．１（数値がｄａｔａ＿２＿１）となる。
【0059】
そして、判別ビットＤｄは、１番目（ｋ＝１）の第１データＤ１に対応する２つの第２データＤ２について、順に、０，１となっており、２番目（ｋ＝２）の第１データＤ１に対応する３つの第２データＤ２について、順に、０，０，１となっている。すなわち、各第１データＤ１に対して、最後に格納する第２データＤ２の判別ビットＤｄが１、それ以外の第２データＤ２の判別ビットＤｄが０となっている。
【0060】
１つのセンシングデータＤｉに対して、ステップＳ１１～Ｓ１５が完了すると、データ処理装置１は、センサ９０におけるセンシングが終了したか否かを判断する（ステップＳ１６）。センシングが終了していないと判断すると（ステップＳ１６：Ｎｏ）、データ処理装置１は、ステップＳ１１へ戻り、次のセンシングデータＤｉに対して、ステップＳ１１～Ｓ１５を行う。一方、センシングが終了したと判断すると（ステップＳ１６：Ｙｅｓ）、データ処理装置１は、データ圧縮処理を終了する。
【0061】
図４は、第１実施形態のデータ圧縮処理の各段階におけるデータ（第１データＤ１、分割データＤｖ．１～Ｄｖ．４、イネーブル信号Ｄｅ、判別ビットＤｄおよび第２データＤ２）の具体例を示した図である。図４の例では、第１データＤ１が１６ビットであり、ｍ＝４、ｎ＝４としている。
【0062】
図４の例では、第１データＤ１が、１番目（ｋ＝１）から４番目（ｋ＝４）まで順に、
ｋ＝１：００８ａ（１６進法）／０００００００００１００１０１０（２進法）
ｋ＝２：０ｆ０３（１６進法）／００００１１１１００００００１１（２進法）
ｋ＝３：００００（１６進法）／００００００００００００００００（２進法）
ｋ＝４：１０ｃ５（１６進法）／０００１００００１１０００１０１（２進法）
となっている。
ｋ＝１：００８ａ（１６進法）／０００００００００１００１０１０（２進法）
ｋ＝２：０ｆ０３（１６進法）／００００１１１１００００００１１（２進法）
ｋ＝３：００００（１６進法）／００００００００００００００００（２進法）
ｋ＝４：１０ｃ５（１６進法）／０００１００００１１０００１０１（２進法）
となっている。
【0063】
このため、１番目（ｋ＝１）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から順に、００００，００００，０１００，１０１０である。第４分割ブロックＤｖ．４および第３分割ブロックＤｖ．３は、数値が０であるため非有効ブロックである。また、第２分割ブロックＤｖ．２は数値が非ゼロであるため、第２分割ブロックＤｖ．２および第１分割ブロックＤｖ．１が有効ブロックとなる。したがって、１番目（ｋ＝１）のイネーブル信号Ｄｅは、下位側から４桁目および３桁目が０、下位側から２桁目および１桁目が１となる。
【0064】
２番目（ｋ＝２）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から順に、００００，１１１１，００００，００１１である。第４分割ブロックＤｖ．４は、数値が０であるため非有効ブロックである。また、第３分割ブロックＤｖ．３は数値が非ゼロであるため、第３分割ブロックＤｖ．３と、それよりも下位側の第２分割ブロックＤｖ．２および第１分割ブロックＤｖ．１とが有効ブロックとなる。したがって、２番目（ｋ＝２）のイネーブル信号Ｄｅは、下位側から４桁目が０、下位側から３桁目、２桁目および１桁目が１となる。
【0065】
３番目（ｋ＝３）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から順に、００００，００００，００００，００００である。全ての分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１の数値が０であるため、最も下位側の第１分割ブロックＤｖ．１のみが有効ブロックとなり、その他の分割ブロックＤｖ．４～Ｄｖ．２は非有効ブロックとなる。したがって、３番目（ｋ＝３）のイネーブル信号Ｄｅは、下位側から４桁目、３桁目および２桁目が０、下位側から１桁目が１となる。
【0066】
４番目（ｋ＝４）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から順に、０００１，００００，１１００，０１０１である。最上位の第４分割ブロックＤｖ．４の数値が非ゼロであるため、全ての分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１が有効ブロックとなる。したがって、４番目（４＝３）のイネーブル信号Ｄｅは、４桁全てが１となる。
【0067】
このような分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１およびイネーブル信号Ｄｅが入力された場合、格納処理部１５は、記憶部２０に、１ビットの判別ビットＤｄと４ビットの第２データＤ２のデータ群を、１番目（ｋ＝１）の第１データＤ１について２組、２番目（ｋ＝２）の第１データＤ１について３組、３番目（ｋ＝３）の第１データＤ１について１組、４番目（ｋ＝４）の第１データＤ１について４組格納する。すなわち、この場合、４つの第１データＤ１に対して１０組の判別ビットＤｄおよび第２データＤ２が記憶部２０に格納される。
【0068】
データ圧縮処理を行わずに４つの第１データＤ１をそのまま格納する場合には、１６ビット×４つで６４ビット分のデータが記憶部２０に格納される。これに対し、本実施形態のデータ圧縮処理を行った場合、図４の例では、５ビット×１０組で５０ビット分のデータが記憶部２０に格納される。すなわち、記憶部２０に格納すべきデータ量を圧縮することができている。
【0069】
このように、第１実施形態に係るデータ圧縮処理を用いることにより、格納すべきデータ量を小さくすることができる。特に、第１データＤ１の上位側の桁が０が連続する場合、格納すべきデータ量を特に小さくすることができる。
【0070】
＜１－３．データ伸長処理の流れ＞
続いて、第１実施形態に係るデータ処理装置１におけるデータ伸長処理について、図５および図６を参照しつつ説明する。図５は、第１実施形態のデータ伸長処理の流れを示したフローチャートである。図６は、第１実施形態に係る、記憶部２０に格納された格納データと、データ伸長処理の各段階におけるデータの一例を示した図である。なお、図６の例は、図３の格納データ例に対応しており、ｍ＝４としている。
続いて、第１実施形態に係るデータ処理装置１におけるデータ伸長処理について、図５および図６を参照しつつ説明する。図５は、第１実施形態のデータ伸長処理の流れを示したフローチャートである。図６は、第１実施形態に係る、記憶部２０に格納された格納データと、データ伸長処理の各段階におけるデータの一例を示した図である。なお、図６の例は、図３の格納データ例に対応しており、ｍ＝４としている。
【0071】
このデータ伸長処理では、データ処理装置１は、記憶部２０に格納された複数組の判別ビットＤｄ（１ビット長）および第２データＤ２（ｎビット長）のデータ群を読み出して、第１データＤ１（ｍ＊ｎビット長）を復元した第３データＤ３（ｍ＊ｎビット長）を生成する。
【0072】
図５に示すように、データ伸長処理においては、まず、伸長処理部１７が、新たなデータ読み出し開始時に、第１データＤ１と同じビット長（ｍ＊ｎビット長）のゼロデータを第３データＤ３の仮データとして準備する（ステップＳ２１）。
【0073】
次に、伸長処理部１７は、記憶部２０から、判別ビットＤｄおよび第２データＤ２のデータ群を１組読み出す（ステップＳ２２）。そして、伸長処理部１７は、読み出した第２データＤ２を、第３データＤ３の仮データの最下位側から１～ｎ桁目に入力する。
【0074】
続いて、伸長処理部１７は、ステップＳ２２において読み出した判別ビットＤｄから、ステップＳ２２で読み出した第２データＤ２が最終ブロックであるか否かを判別する（ステップＳ２３）。判別ビットＤｄが０である場合、伸長処理部１７は、最終ブロックでないと判断し（ステップＳ２３：Ｎｏ）、ステップＳ２４へと進み、第３データＤ３の仮データの各桁をｎビット分上位側へシフトする（ステップＳ２４）。その後、伸長処理部１７は、ステップＳ２２へと進み、次の判別ビットＤｄおよび第２データＤ２を読み出す。
【0075】
一方、判別ビットＤｄが１である場合、伸長処理部１７は、最終ブロックであると判断し（ステップＳ２３：Ｙｅｓ）、仮データであった第３データＤ３を、最終的な第３データＤ３として、送信部１９へと出力する（ステップＳ２５）。その後、送信部１９は、データ処理装置１の外部へ、第３データＤ３に基づいて出力データＤｏを出力する。なお、出力データＤｏは、第３データＤ３そのものであってもよいし、第３データＤ３を所望のデータ形式へ変換したものであってもよい。
【0076】
以下では、図６の例を用いて、本実施形態のデータ伸長処理における、具体的な第３データＤ３の生成方法を示す。図６の上部に示すように、図６の例では、記憶部２０に、１番目（ｋ＝１）の第１データＤ１に対応する２つの第２データＤ２（ｄａｔａ＿１＿２，ｄａｔａ＿１＿１）と、２番目（ｋ＝１）の第１データＤ１に対応する３つの第２データＤ２（ｄａｔａ＿２＿３，ｄａｔａ＿２＿２，ｄａｔａ＿２＿１）が格納されている。
【0077】
図６の例では、１回目のステップＳ２１でゼロデータである第３データＤ３の仮データが準備される。その後、１回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿１＿２が読み出される。このため、第３データＤ３の仮データの最下位側から１～ｎ桁目がｄａｔａ＿１＿２となる。
【0078】
続いて、ステップＳ２３において、１回目のステップＳ２２で読み出された判別ビットＤｄが０であるため、伸長処理部１７は、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ２４）。これにより、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿２となり、最下位側から１～ｎ桁目が０となる。
【0079】
そして、２回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿１＿１が読み出される。このため、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿２、最下位側から１～ｎ桁目がｄａｔａ＿１＿１となる。
【0080】
続いて、ステップＳ２３において、２回目のステップＳ２２で読み出された判別ビットＤｄが１であるため、伸長処理部１７は、最終ブロックであると判断し、現状の第３データＤ３を最終データとして出力する（ステップＳ２５）。これにより、１番目（ｋ＝１）の第１データＤ１を復元した第３データＤ３が出力される。
【0081】
第３データＤ３の出力後、２回目のステップＳ２１でゼロデータである第３データＤ３の仮データが準備される。その後、３回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿２＿３が読み出される。このため、第３データＤ３の仮データの最下位側から１～ｎ桁目がｄａｔａ＿２＿３となる。
【0082】
続いて、ステップＳ２３において、３回目のステップＳ２２で読み出された判別ビットＤｄが０であるため、伸長処理部１７は、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ２４）。これにより、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿３となり、最下位側から１～ｎ桁目が０となる。
【0083】
その後、４回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿２＿２が読み出される。このため、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿３、最下位側から１～ｎ桁目がｄａｔａ＿２＿２となる。
【0084】
続いて、ステップＳ２３において、４回目のステップＳ２２で読み出された判別ビットＤｄが０であるため、伸長処理部１７は、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ２４）。これにより、第３データＤ３の仮データの最下位側から２ｎ＋１～３ｎ桁目がｄａｔａ＿２＿３となり、最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿２となり、最下位側から１～ｎ桁目が０となる。
【0085】
その後、５回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿２＿１が読み出される。このため、第３データＤ３の仮データの最下位側から２ｎ＋１～３ｎ桁目がｄａｔａ＿２＿３、最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿２、最下位側から１～ｎ桁目がｄａｔａ＿２＿１となる。
【0086】
続いて、ステップＳ２３において、５回目のステップＳ２２で読み出された判別ビットＤｄが１であるため、伸長処理部１７は、最終ブロックであると判断し、現状の第３データＤ３を最終データとして出力する（ステップＳ２５）。これにより、２番目（ｋ＝２）の第１データＤ１を復元した第３データＤ３が出力される。
【0087】
＜２．第２実施形態＞
＜２－１．データ処理装置の構成＞
図７は、本発明の第２実施形態に係るデータ処理装置１Ａの構成を示した図である。データ処理装置１Ａは、センサ９０から入力される時系列のセンシングデータＤｉを圧縮データとして格納処理部１５Ａに格納する。
＜２－１．データ処理装置の構成＞
図７は、本発明の第２実施形態に係るデータ処理装置１Ａの構成を示した図である。データ処理装置１Ａは、センサ９０から入力される時系列のセンシングデータＤｉを圧縮データとして格納処理部１５Ａに格納する。
【0088】
図７に示すように、本実施形態のデータ処理装置１Ａは、受信部１１Ａと、差分算出処理部１２Ａと、分割処理部１３Ａと、格納処理部１５Ａと、伸長処理部１７Ａと、加算処理部１８Ａと、送信部１９Ａと、記憶部２０Ａとを有する。なお、以下では、第１実施形態と同様の事項については、説明を省略する。
【0089】
受信部１１Ａは、センサ９０から入力されたセンシングデータＤｉを定期的に受信し、ｍ×ｎビット長のデジタルデータに変換し、時系列データである当該デジタルデータを元データＤ０とする。そして、受信部１１Ａは、元データＤ０を差分算出処理部１２Ａへと引き渡す。
【0090】
差分算出処理部１２Ａは、最新の元データＤ０と、１つ前の時刻の元データＤ０との差分を算出し、当該差分の絶対値を示す第１データＤ１と、当該差分の正負を示す符号ビットＤｓとを生成する。具体的には、第１データＤ１は、最新の元データＤ０から、１つ前の時刻の元データＤ０を差し引いたものである。そして、差分算出処理部１２Ａは、第１データＤ１および符号ビットＤｓを、分割処理部１３Ａへと引き渡す。
【0091】
第１データＤ１のビット長は、元データＤ０のビット長と同じｍ＊ｎビット長である。符号ビットＤｓは、算出した差分の正負を示すデータである。本実施形態では、算出した差分が正の数の場合、符号ビットＤｓは０であり、算出した差分が負の数の場合、符号ビットＤｓは１である。
【0092】
なお、差分算出処理部１２Ａに初めて（１回目に）元データＤ０が入力された場合には、第１データＤ１を、元データＤ０と同じ数値とするとともに、符号ビットＤｓを「正」を示す値（本実施形態では０）とする。
【0093】
分割処理部１３Ａは、第１データＤ１をｍ個のｎビット長の複数の分割ブロックＤｖに分割する。ここで、複数の分割ブロックＤｖはそれぞれ、第１データＤ１の最下位ビットから順に、ｎビット毎に第１分割ブロックＤｖ．１、第２分割ブロックＤｖ．２、…、第ｍ分割ブロックＤｖ．ｍと称する。
【0094】
分割処理部１３Ａは、ｍ個の分割ブロックＤｖ．１～Ｄｖ．ｍのうちいずれのデータが、記憶部２０Ａに格納すべき有効ブロックであるか、格納しない非有効ブロックであるかを判別する。そして、分割処理部１３Ａは、１つの第１データＤ１に対して、ｍビット長のイネーブルビットを含むイネーブル信号Ｄｅを１つ生成する。分割処理部１３Ａは、各分割ブロックＤｖ．１～Ｄｖ．ｍと、イネーブル信号Ｄｅと、差分算出処理部１２Ａの生成した符号ビットＤｓとを、格納処理部１５Ａに引き渡す。
【0095】
具体的には、分割処理部１３Ａは、第１実施形態の分割処理部１３と同様に、最上位の分割ブロックＤｖ．ｍから順に、連続して数値がゼロとなる分割ブロックＤｖを非有効ブロックであると判断する。また、数値が非ゼロとなる最上位の分割ブロックＤｖと、当該分割ブロックＤｖよりも下位の分割ブロックＤｖとを、有効ブロックとする。また、分割処理部１３Ａは、第１データＤ１の数値がゼロである場合、すなわち、ｍ個全ての分割ブロックＤｖ．１～Ｄｖ．ｍの数値がゼロである場合、第１分割ブロックＤｖ．１のみを有効ブロックとする。
【0096】
イネーブル信号Ｄｅのイネーブルビットの各桁は、分割ブロックＤｖ．１～Ｄｖ．ｍのそれぞれが有効ブロックであるか否かを示す。本実施形態では、イネーブル信号Ｄｅのイネーブルビット各桁は、対応する分割ブロックＤｖ．１～Ｄｖ．ｍが有効ブロックである場合には１、非有効ブロックである場合には０の値を有する。
【0097】
格納処理部１５Ａは、分割ブロックＤｖ．１～Ｄｖ．ｍのうち、有効ブロックを、１ビットの判別ビットＤｄと、符号ビットＤｓと、ｎビット長の第２データＤ２との組み合わせに変換して、記憶部２０Ａに格納する。これにより、記憶部２０Ａには、１ビットの判別ビットＤｄ、１ビットの符号ビットＤｓおよびｎビット長の第２データＤ２を組み合わせたｎ＋２ビット長のデータ群が複数格納される。
【0098】
具体的には、格納処理部１５Ａは、上位側から順にイネーブル信号Ｄｅを参照し、イネーブル信号Ｄｅが１である分割ブロックＤｖに判別ビットＤｄを付与して、判別ビットＤｄおよび符号ビットＤｓとともに第２データＤ２として格納する。
【0099】
伸長処理部１７Ａは、記憶部２０Ａに記憶された判別ビットＤｄ、符号ビットＤｓおよび第２データＤ２を順に読み出すことにより、読み出しデータとして、第１データＤ１を復元した第３データＤ３を生成する。伸長処理部１７Ａにおける伸長処理は、第１実施形態の伸長処理部１７Ａと同様に行う。そして、伸長処理部１７Ａは、第３データＤ３と、記憶部２０Ａから読み出した符号ビットＤｓとを、加算処理部１８Ａへ引き渡す。
【0100】
加算処理部１８Ａは、伸長処理部１７Ａから引き渡された第３データＤ３を、符号ビットＤｓを参照し、１つ前の時刻の第４データＤ４と加算または減算し、新たな第４データＤ４を算出する。第４データＤ４は、最終出力データである。具体的には、第３データＤ３とともに引き渡された符号ビットＤｓが「正」を示す数値である場合には、第３データＤ３と、１つ前の時刻の第４データＤ４とを加算して、新たな第４データＤ４とする。一方、第３データＤ３とともに引き渡された符号ビットＤｓが「負」を示す数値である場合には、１つ前の時刻の第４データＤ４から、第３データＤ３を減算して、新たな第４データＤ４とする。
【0101】
送信部１９Ａは、データ処理装置１Ａの外部へ、出力データＤｏを出力する。出力データＤｏは、第４データＤ４そのものであってもよいし、第４データＤ４を所望のデータ形式へ変換したものであってもよい。
【0102】
＜２－２．データ圧縮処理の流れ＞
次に、第２実施形態に係るデータ処理装置１Ａにおけるデータ圧縮処理について、図８～図９を参照しつつ説明する。図８は、第２実施形態のデータ圧縮処理の流れを示したフローチャートである。図９は、第１実施形態のデータ圧縮処理の各段階におけるデータの一例を示した図である。なお、図９の例では、ｍ＝４としている。
次に、第２実施形態に係るデータ処理装置１Ａにおけるデータ圧縮処理について、図８～図９を参照しつつ説明する。図８は、第２実施形態のデータ圧縮処理の流れを示したフローチャートである。図９は、第１実施形態のデータ圧縮処理の各段階におけるデータの一例を示した図である。なお、図９の例では、ｍ＝４としている。
【0103】
このデータ圧縮処理では、データ処理装置１Ａは、ｍ＊ｎビット長の第１データＤ１を、複数組の判別ビットＤｄ（１ビット長）、符号ビットＤｓ（１ビット長）および第２データＤ２（ｎビット長）のデータ群とに変換して、記憶部２０Ａに格納する。
【0104】
図８に示すように、センシングデータＤｉの圧縮処理では、まず、受信部１１Ａが、センシングデータＤｉを受信する（ステップＳ３１）。そして、受信部１１Ａは、センシングデータＤｉをｍ＊ｎビット長の元データＤ０へと変換し、差分算出処理部１２Ａへと引き渡す（ステップＳ３２）。
【0105】
図９の例には、４×ｎビット長の元データＤ０および第１データＤ１と、ｎビット長の４つの分割ブロックＤｖ．１，Ｄｖ．２，Ｄｖ．３，Ｄｖ．４と、１ビット長の符号ビットＤｓと、４ビット長のイネーブル信号Ｄｅとが示されている。また、図３の例には、記憶部２０に記憶される格納データとして、判別ビットＤｄ、符号ビットＤｓおよび第２データＤ２との組み合わせが複数示されている。
【0106】
なお、図９中、これらの各データの数値を、ｄａｔａ０＿ｋ＿ｚや、ｄａｔａ＿ｋ＿ｚの形式で示している。ここで、ｋは、複数の元データＤ０または第１データＤ１の順番を示す値であり、ｚは、元データＤ０または第１データＤ１をｎビット毎に分割した分割ブロックＤｖにおいて下位側から何番目の分割ブロックＤｖの数値であるかを示すものである。
【0107】
ステップＳ３２に続いて、差分算出処理部１２Ａは、ステップＳ３３の差分算出工程を行う。差分算出処理部１２Ａは、１回目のステップＳ３３では、１つ前の時刻の元データＤ０が存在しないため、第１データＤ１の数値を元データＤ０の数値と同じとし、符号ビットＤｓを「正」を示す０とする。
【0108】
また、差分算出処理部１２Ａは、２回目以降のｋ回目のステップＳ３３では、現在時刻（ｋ回目）における元データＤ０と、１つ前の時刻（ｋ－１回目）における元データＤ０との差分を算出する。具体的には、現在時刻（ｋ回目）における元データＤ０から、１つ前の時刻（ｋ－１回目）における元データＤ０を差し引いて差分を算出する。そして、算出した当該差分の絶対値を第１データＤ１の数値とし、当該差分の正負に基づいて符号ビットＤｓを生成する（ステップＳ３３）。このとき、本実施形態では、差分が正の値である場合には符号ビットＤｓを０とし、差分が負の値である場合には符号ビットＤｓを１とする。その後、差分算出処理部１２Ａは、分割処理部１３Ａに、第１データＤ１と符号ビットＤｓとを引き渡す。
【0109】
なお、図９において、現在時刻（ｋ回目）の元データＤ０の最下位側から１～ｎ番目のｎビットの数値をｄａｔａ０＿ｋ＿１、最下位側からｎ＋１～２ｎ番目のｎビットの数値をｄａｔａ０＿ｋ＿２、最下位側から２ｎ＋１～３ｎ番目のｎビットの数値をｄａｔａ０＿ｋ＿３、最下位側から３ｎ＋１～ｎ番目のｎビットの数値をｄａｔａ０＿ｋ＿４としている。
【0110】
同様に、図９において、１つ前の時刻（ｋ－１回目）の元データＤ０の最下位側から１～ｎ番目のｎビットの数値をｄａｔａ０＿ｋ－１＿１、最下位側からｎ＋１～２ｎ番目のｎビットの数値をｄａｔａ０＿ｋ－１＿２、最下位側から２ｎ＋１～３ｎ番目のｎビットの数値をｄａｔａ０＿ｋ－１＿３、最下位側から３ｎ＋１～ｎ番目のｎビットの数値をｄａｔａ０＿ｋ－１＿４としている。
【0111】
図９において、ｋ回目のステップＳ３３で算出した第１データＤ１の最下位側から１～ｎ番目のｎビットの数値をｄａｔａ＿ｋ＿１、最下位側からｎ＋１～２ｎ番目のｎビットの数値をｄａｔａ＿ｋ＿２、最下位側から２ｎ＋１～３ｎ番目のｎビットの数値をｄａｔａ＿ｋ＿３、最下位側から３ｎ＋１～ｎ番目のｎビットの数値をｄａｔａ＿ｋ＿４としている。また、図９において、ｋ回目のステップＳ３３で生成した符号ビットＤｓの数値をｐｎｓｉｇｎ＿ｋとしている。
【0112】
次に、分割処理部１３Ａは、ｍ＊ｎビット長の第１データＤ１を、ｍ個のｎビット長の分割ブロックＤｖ．１～Ｄｖ．ｍに分割する（ステップＳ３４）。
【0113】
具体的には、第１データＤ１の最下位側からｎビット毎に、第１分割ブロックＤｖ．１、第２分割ブロックＤｖ．２、…、第ｍ分割ブロックＤｖ．ｍとする。図９の例では、第１分割ブロックＤｖ．１はｄａｔａ＿ｋ＿１であり、第２分割ブロックＤｖ．２はｄａｔａ＿ｋ＿２であり、第３分割ブロックＤｖ．３はｄａｔａ＿ｋ＿３であり、第４分割ブロックＤｖ．４はｄａｔａ＿ｋ＿４となる。
【0114】
分割処理部１３Ａは、続いて、有効ブロックを判別し、各分割ブロックＤｖ．１～Ｄｖ．ｍのうち、どの分割ブロックＤｖが有効ブロックであるかを示すイネーブル信号Ｄｅを生成する（ステップＳ３５）。そして、分割処理部１３Ａは、分割ブロックＤｖ．１～Ｄｖ．ｍとイネーブル信号Ｄｅとを、符号ビットＤｓとともに格納処理部１５Ａへと引き渡す。
【0115】
図９の例では、分割ブロックＤｖの数が４個であるため、イネーブル信号Ｄｅに含まれるイネーブルビットは４ビット長である。すなわち、イネーブル信号Ｄｅはビット長の全てがイネーブルビットである。また、図３の例では、４ビット長のイネーブルビットの各桁の数値は、ｅｎａｂｌｅ＿ｋ＿１，ｅｎａｂｌｅ＿ｋ＿２，ｅｎａｂｌｅ＿ｋ＿３，ｅｎａｂｌｅ＿ｋ＿４で示されている。ｅｎａｂｌｅ＿ｋ＿１，ｅｎａｂｌｅ＿ｋ＿２，ｅｎａｂｌｅ＿ｋ＿３，ｅｎａｂｌｅ＿ｋ＿４はそれぞれ、対応する分割ブロックＤｖ．１～Ｄｖ．４が有効ブロックである場合は１、対応する分割ブロックＤｖ．１～Ｄｖ．４が非有効ブロックである場合は０である。
【0116】
その後、格納処理部１５Ａは、分割ブロックＤｖ．１～Ｄｖ．ｍとイネーブル信号Ｄｅとに基づいて、判別ビットＤｄを生成し、判別ビットＤｄ、符号ビットＤｓおよび第２データＤ２を記憶部２０に格納する（ステップＳ３６）。
【0117】
具体的には、格納処理部１５は、イネーブル信号Ｄｅのイネーブルビットを参照して、分割ブロックＤｖ．１～Ｄｖ．ｍのうち、有効ブロックのみを第２データＤ２として記憶部２０に格納する。このとき、１つの第１データＤ１に対応する第２データＤ２の数が有効ブロックの数によって異なるため、第１データＤ１毎の区切りを判別するために、各第２データＤ２に対して判別ビットＤｄを付与する。そして、判別ビットＤｄと、符号ビットＤｓとともに、第２データＤ２が記憶部２０に格納される。すなわち、記憶部２０には、１ビット長の判別ビットＤｄと、１ビット長の符号ビットＤｓと、ｎビット長の第２データＤ２とが１組のデータ群として格納される。
【0118】
図９の例では、１番目（ｋ＝１）の第１データＤ１の有効ブロックが第１分割ブロックＤｖ．１（数値がｄａｔａ＿１＿１）と第２分割ブロックＤｖ．２（数値がｄａｔａ＿１＿２）と第３分割ブロックＤｖ．３（数値がｄａｔａ＿１＿３）の３つであり、２番目（ｋ＝２）の第１データＤ１の有効ブロックが第１分割ブロックＤｖ．１（数値がｄａｔａ＿２＿１）と第２分割ブロックＤｖ．２（数値がｄａｔａ＿２＿２）の２つであり、２番目（ｋ＝２）の符号ビットＤｓが「負」を示す１である場合の格納データの例が示されている。
【0119】
この例では、各段に、判別ビットＤｄと、符号ビットＤｓと、第２データＤ２とが１組のデータ群として格納されている。１番目の第２データＤ２は、１番目（ｋ＝１）の第１データＤ１の第３分割ブロックＤｖ．３（数値がｄａｔａ＿１＿３）である。２番目の第２データＤ２は、１番目（ｋ＝１）の第１データＤ１の第２分割ブロックＤｖ．２（数値がｄａｔａ＿１＿２）である。３番目の第２データＤ２は、１番目（ｋ＝１）の第１データＤ１の第１分割ブロックＤｖ．１（数値がｄａｔａ＿１＿１）となる。
【0120】
４番目の第２データＤ２は、２番目（ｋ＝２）の第１データＤ１の第２分割ブロックＤｖ．２（数値がｄａｔａ＿２＿２）となる。５番目の第２データＤ２は、２番目（ｋ＝２）の第１データＤ１の第１分割ブロックＤｖ．１（数値がｄａｔａ＿２＿１）となる。
【0121】
そして、判別ビットＤｄは、１番目（ｋ＝１）の第１データＤ１に対応する３つの第２データＤ２について、順に、０，０，１となっており、２番目（ｋ＝２）の第１データＤ１に対応する２つの第２データＤ２について、順に、０，１となっている。すなわち、各第１データＤ１に対して、最後に格納する第２データＤ２の判別ビットＤｄが１、それ以外の第２データＤ２の判別ビットＤｄが０となっている。
【0122】
また、符号ビットＤｓは、１番目（ｋ＝１）の第１データＤ１に対応する３つの第２データＤ２については、初めての第１データＤ１であるため、いずれも「正」を示す０となっている。また、２番目（ｋ＝２）の第１データＤ１に対応する２つの第２データＤ２に対応する符号ビットＤｓは、いずれも「負」を示す１となっている。このように、同じ第１データＤ１に対応する符号ビットＤｓは、同じ数値となる。
【0123】
１つのセンシングデータＤｉに対して、ステップＳ３１～Ｓ３６が完了すると、データ処理装置１Ａは、センサ９０におけるセンシングが終了したか否かを判断する（ステップＳ３７）。センシングが終了していないと判断すると（ステップＳ３７：Ｎｏ）、データ処理装置１Ａは、ステップＳ３１へ戻り、次のセンシングデータＤｉに対して、ステップＳ３１～Ｓ３６を行う。一方、センシングが終了したと判断すると（ステップＳ３７：Ｙｅｓ）、データ処理装置１Ａは、データ圧縮処理を終了する。
【0124】
図１０および図１１は、第２実施形態のデータ圧縮処理の各段階におけるデータ（元データＤ０、第１データＤ１、分割データＤｖ．１～Ｄｖ．４、符号ビットＤｓ、イネーブル信号Ｄｅ、判別ビットＤｄおよび第２データＤ２）の具体例を示した図である。図１０および図１１の例では、元データＤ０が１６ビットであり、ｍ＝４、ｎ＝４としている。
【0125】
図１０の例では、元データＤ０が、１番目（ｋ＝１）から４番目（ｋ＝４）まで順に、
ｋ＝１：５３４ａ（１６進法）／０１０１００１１０１００１０１０（２進法）
ｋ＝２：５３２３（１６進法）／０１０１００１１００１０００１１（２進法）
ｋ＝３：５３２ｃ（１６進法）／０１０１００１１００１０１１００（２進法）
ｋ＝４：５３１５（１６進法）／０１０１００１１０００１０１０１（２進法）
となっている。
ｋ＝１：５３４ａ（１６進法）／０１０１００１１０１００１０１０（２進法）
ｋ＝２：５３２３（１６進法）／０１０１００１１００１０００１１（２進法）
ｋ＝３：５３２ｃ（１６進法）／０１０１００１１００１０１１００（２進法）
ｋ＝４：５３１５（１６進法）／０１０１００１１０００１０１０１（２進法）
となっている。
【0126】
そして、第１データＤ１は、１番目（ｋ＝１）から４番目（ｋ＝４）まで順に、
ｋ＝１：５３４ａ（１６進法）／０１０１００１１０１００１０１０（２進法）
ｋ＝２：００２７（１６進法）／００００００００００１００１１１（２進法）
ｋ＝３：０００９（１６進法）／００００００００００００１００１（２進法）
ｋ＝４：００１７（１６進法）／０００００００００００１０１１１（２進法）
符号ビットＤｓは、１番目（ｋ＝１）から４番目（ｋ＝４）まで順に、
ｋ＝１：０
ｋ＝２：１
ｋ＝３：０
ｋ＝４：１
となっている。
ｋ＝１：５３４ａ（１６進法）／０１０１００１１０１００１０１０（２進法）
ｋ＝２：００２７（１６進法）／００００００００００１００１１１（２進法）
ｋ＝３：０００９（１６進法）／００００００００００００１００１（２進法）
ｋ＝４：００１７（１６進法）／０００００００００００１０１１１（２進法）
符号ビットＤｓは、１番目（ｋ＝１）から４番目（ｋ＝４）まで順に、
ｋ＝１：０
ｋ＝２：１
ｋ＝３：０
ｋ＝４：１
となっている。
【0127】
ｋ＝１において、第１データＤ１は、元データＤ０と同じ数値であり、符号ビットＤｓは「正」を示す０となっている。ｋ＝２の第１データＤ１は、ｋ＝２の元データＤ０からｋ＝１の元データＤ０を減算した結果の絶対値である。また、ｋ＝２の元データＤ０の数値がｋ＝１の元データＤ０の数値よりも小さいため、符号ビットＤｓは「負」を示す１となっている。ｋ＝３の第１データＤ１は、ｋ＝３の元データＤ０からｋ＝２の元データＤ０を減算した結果の絶対値である。また、ｋ＝３の元データＤ０の数値がｋ＝２の元データＤ０の数値よりも大きいため、符号ビットＤｓは「正」を示す０となっている。ｋ＝４の第１データＤ１は、ｋ＝４の元データＤ０からｋ＝３の元データＤ０を減算した結果の絶対値である。また、ｋ＝４の元データＤ０の数値がｋ＝３の元データＤ０の数値よりも小さいため、符号ビットＤｓは「負」を示す１となっている。
【0128】
図１０の例では、１番目（ｋ＝１）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１はいずれも非ゼロである。このため、全ての分割ブロックＤｖ．１～４が有効ブロックとなる。したがって、１番目（ｋ＝１）のイネーブル信号Ｄｅは、４桁全てが１となる。
【0129】
２番目（ｋ＝２）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から、第４分割ブロックＤｖ．４および第３分割ブロックＤｖ．３の数値が０であるため非有効ブロックとなる。また、第２分割ブロックＤｖ．２は数値が非ゼロであるため、第２分割ブロックＤｖ．２および第１分割ブロックＤｖ．１が有効ブロックとなる。したがって、２番目（ｋ＝２）のイネーブル信号Ｄｅは、下位側から４桁目および３桁目が０、下位側から２桁目および１桁目が１となる。
【0130】
３番目（ｋ＝３）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から順に、第４分割ブロックＤｖ．４、第３分割ブロックＤｖ．３および第２分割ブロックＤｖ．２の数値が０であるため、最も下位側の第１分割ブロックＤｖ．１のみが有効ブロックとなり、その他の分割ブロックＤｖ．４～Ｄｖ．２は非有効ブロックとなる。したがって、３番目（ｋ＝３）のイネーブル信号Ｄｅは、下位側から４桁目、３桁目および２桁目が０、下位側から１桁目が１となる。
【0131】
４番目（ｋ＝４）の分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１は上位側から、第４分割ブロックＤｖ．４および第３分割ブロックＤｖ．３の数値が０であるため非有効ブロックとなる。また、第２分割ブロックＤｖ．２は数値が非ゼロであるため、第２分割ブロックＤｖ．２および第１分割ブロックＤｖ．１が有効ブロックとなる。したがって、４番目（ｋ＝４）のイネーブル信号Ｄｅは、下位側から４桁目および３桁目が０、下位側から２桁目および１桁目が１となる。
【0132】
このような分割ブロックＤｖ．４，Ｄｖ．３，Ｄｖ．２，Ｄｖ，１、イネーブル信号Ｄｅおよび符号ビットＤｓが入力された場合、格納処理部１５は、記憶部２０に、１ビットの判別ビットＤｄ、１ビットの符号ビットＤｓおよび４ビットの第２データＤ２のデータ群を、１番目（ｋ＝１）の第１データＤ１について４組、２番目（ｋ＝２）の第１データＤ１について２組、３番目（ｋ＝３）の第１データＤ１について１組、４番目（ｋ＝４）の第１データＤ１について２組格納する。すなわち、この場合、４つの第１データＤ１に対して９組の判別ビットＤｄおよび第２データＤ２が記憶部２０に格納される。
【0133】
データ圧縮処理を行わずに４つの第１データＤ１をそのまま格納する場合には、１６ビット×４つで６４ビット分のデータが記憶部２０に格納される。これに対し、本実施形態のデータ圧縮処理を行った場合、図４の例では、６ビット×９組で５４ビット分のデータが記憶部２０に格納される。すなわち、記憶部２０に格納すべきデータ量を圧縮することができる。
【0134】
このように、第２実施形態に係るデータ圧縮処理を用いることにより、格納すべきデータ量を小さくすることができる。特に、入力データが時系列のセンシングデータＤｉである場合には、連続した時刻において、センシングデータＤｉが近い数値を有する場合が多い。そのような場合、１つ前の時刻との差分として第１データＤ１を算出すると、第１データＤ１の、最上位から連続してゼロとなる桁数が多くなる。すなわち、非有効ブロックの数が多くなる。したがって、記憶部２０に格納すべき第２データＤ２の数を大幅に低減できる。
【0135】
＜２－３．データ伸長処理の流れ＞
続いて、第２実施形態に係るデータ処理装置１Ａにおけるデータ伸長処理について、図１２および図１３を参照しつつ説明する。図１２は、第２実施形態のデータ伸長処理の流れを示したフローチャートである。図１３は、記憶部２０Ａに格納された格納データの一例と、当該格納データに対応する、第２実施形態のデータ伸長処理の各段階における第３データＤ３および第４データＤ４の一例を示した図である。なお、図１３の例は、図３の格納データ例に対応しており、ｍ＝４としている。
続いて、第２実施形態に係るデータ処理装置１Ａにおけるデータ伸長処理について、図１２および図１３を参照しつつ説明する。図１２は、第２実施形態のデータ伸長処理の流れを示したフローチャートである。図１３は、記憶部２０Ａに格納された格納データの一例と、当該格納データに対応する、第２実施形態のデータ伸長処理の各段階における第３データＤ３および第４データＤ４の一例を示した図である。なお、図１３の例は、図３の格納データ例に対応しており、ｍ＝４としている。
【0136】
このデータ伸長処理では、データ処理装置１Ａは、記憶部２０Ａに格納された複数組の判別ビットＤｄ（１ビット長）、符号ビットＤｓ（１ビット長）および第２データＤ２（ｎビット長）のデータ群を読み出して、元データＤ０（ｍ＊ｎビット長）を復元した第４データＤ４（ｍ＊ｎビット長）を生成する。
【0137】
図１２に示すように、データ伸長処理においては、まず、伸長処理部１７Ａが、新たなデータ読み出し開始時に、第１データＤ１と同じビット長（ｍ＊ｎビット長）のゼロデータを第３データＤ３の仮データとして準備する（ステップＳ４１）。
【0138】
次に、伸長処理部１７Ａは、記憶部２０Ａから、判別ビットＤｄ、符号ビットＤｓおよび第２データＤ２のデータ群を１組読み出す（ステップＳ４２）。そして、伸長処理部１７Ａは、読み出した第２データＤ２を、第３データＤ３の仮データの最下位側から１～ｎ桁目に入力する。
【0139】
続いて、伸長処理部１７Ａは、ステップＳ４２において読み出した判別ビットＤｄから、ステップＳ４２で読み出した第２データＤ２が最終ブロックであるか否かを判別する（ステップＳ４３）。判別ビットＤｄが０である場合、伸長処理部１７Ａは、最終ブロックでないと判断し（ステップＳ４３：Ｎｏ）、ステップＳ４４へと進み、第３データＤ３の仮データの各桁をｎビット分上位側へシフトする（ステップＳ４４）。その後、伸長処理部１７Ａは、ステップＳ４２へと進み、次の判別ビットＤｄ、符号ビットＤｓおよび第２データＤ２を読み出す。
【0140】
一方、判別ビットＤｄが１である場合、伸長処理部１７Ａは、最終ブロックであると判断し（ステップＳ４３：Ｙｅｓ）、仮データであった第３データＤ３を、最終的な第３データＤ３として、符号ビットＤｓとともに加算処理部１８Ａへと引き渡し、ステップＳ４５へと進む。
【0141】
第３データＤ３および符号ビットＤｓが引き渡されると、加算処理部１８Ａは、新たに入力された現在時刻の第３データＤ３と、１つ前の時刻の第４データＤ４とを加算する（ステップＳ４５）。
【0142】
加算処理部１８Ａは、１回目のステップＳ４５では、１つ前の時刻の第４データＤ４が存在しないため、引き渡された第３データＤ３の数値を第４データＤ４の数値とする。
【0143】
また、加算処理部１８Ａは、２回目以降のｋ回目のステップＳ４５では、１つ前の時刻（ｋ－１回目）における第４データＤ４に、符号ビットＤｓに基づいて、現在時刻（ｋ回目）における第３データＤ３を加算または減算する。
【0144】
具体的には、現在時刻（ｋ回目）の符号ビットＤｓが「正」を示す０である場合には、１つ前の時刻（ｋ－１回目）の第４データＤ４の数値と、現在時刻（ｋ回目）の第３データＤ３の数値を加算したものを、新たな現在時刻（ｋ回目）の第４データＤ４とする。
【0145】
一方、現在時刻（ｋ回目）の符号ビットＤｓが「負」を示す１である場合には、１つ前の時刻（ｋ－１回目）の第４データＤ４の数値から、現在時刻（ｋ回目）の第３データＤ３の数値を減算したものを、新たな現在時刻（ｋ回目）の第４データＤ４とする。
【0146】
その後、加算処理部１８Ａは、算出した第４データＤ４を送信部１９Ａへと出力する（ステップＳ４６）。その後、送信部１９Ａは、データ処理装置１Ａの外部へ、第４データＤ４に基づいて出力データＤｏを出力する。なお、出力データＤｏは、第４データＤ４そのものであってもよいし、第４データＤ４を所望のデータ形式へ変換したものであってもよい。
【0147】
以下では、図１３の例を用いて、本実施形態のデータ伸長処理における、具体的な第３データＤ３の生成方法を示す。図１３の上部に示すように、図１３の例では、記憶部２０に、１番目（ｋ＝１）の第１データＤ１に対応する３つの第２データＤ２（ｄａｔａ＿１＿３，ｄａｔａ＿１＿２，ｄａｔａ＿１＿１）と、２番目（ｋ＝１）の第１データＤ１に対応する２つの第２データＤ２（ｄａｔａ＿２＿２，ｄａｔａ＿２＿１）が格納されている。
【0148】
図１３の例では、１回目のステップＳ４１でゼロデータである第３データＤ３の仮データが準備される。その後、１回目のステップＳ４２で、第２データＤ２としてｄａｔａ＿１＿３が読み出される。このため、第３データＤ３の仮データの最下位側から１～ｎ桁目がｄａｔａ＿１＿３となる。
【0149】
続いて、ステップＳ４３において、１回目のステップＳ４２で読み出された判別ビットＤｄが０であるため、伸長処理部１７Ａは、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ４４）。これにより、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿３となり、最下位側から１～ｎ桁目が０となる。
【0150】
そして、２回目のステップＳ４２で、第２データＤ２としてｄａｔａ＿１＿２が読み出される。このため、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿３、最下位側から１～ｎ桁目がｄａｔａ＿１＿２となる。
【0151】
続いて、ステップＳ４３において、２回目のステップＳ４２で読み出された判別ビットＤｄが０であるため、伸長処理部１７Ａは、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ４４）。これにより、第３データＤ３の仮データの最下位側から２ｎ＋１～３ｎ桁目がｄａｔａ＿１＿３、最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿２となり、最下位側から１～ｎ桁目が０となる。
【0152】
そして、３回目のステップＳ４２で、第２データＤ２としてｄａｔａ＿１＿１が読み出される。このため、第３データＤ３の仮データの最下位側から２ｎ＋１～３ｎ桁目がｄａｔａ＿１＿３、最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿１＿２、最下位側から１～ｎ桁目がｄａｔａ＿１＿１
となる。
となる。
【0153】
続いて、ステップＳ４３において、２回目のステップＳ４２で読み出された判別ビットＤｄが１であるため、伸長処理部１７Ａは、最終ブロックであると判断し、符号ビットＤｓとともに、現状の第３データＤ３を最終データとして加算処理部１８Ａへと引き渡し、ステップＳ４５へと進む。これにより、１番目（ｋ＝１）の第１データＤ１を復元した第３データＤ３と符号ビットＤｓとが、加算処理部１８Ａへと引き渡される。
【0154】
ステップＳ４５において、引き渡された第３データＤ３が１番目（ｋ＝１）の第３データＤ３であり、１つ前の時刻の第４データＤ４が存在しないため、加算処理部１８Ａは、引き渡された第３データＤ３の数値をそのまま第４データＤ４とする。そして、当該第４データＤ４を出力する（ステップＳ４６）。
【0155】
第４データＤ４の出力後、２回目のステップＳ４１でゼロデータである第３データＤ３の仮データが再び準備される。その後、４回目のステップＳ２２で、第２データＤ２としてｄａｔａ＿２＿２が読み出される。このため、第３データＤ３の仮データの最下位側から１～ｎ桁目がｄａｔａ＿２＿２となる。
【0156】
続いて、ステップＳ４３において、４回目のステップＳ４２で読み出された判別ビットＤｄが０であるため、伸長処理部１７Ａは、最終ブロックではないと判断し、第３データＤ３の仮データをシフトする（ステップＳ４４）。これにより、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿２となり、最下位側から１～ｎ桁目が０となる。
【0157】
その後、５回目のステップＳ４２で、第２データＤ２としてｄａｔａ＿２＿１が読み出される。このため、第３データＤ３の仮データの最下位側からｎ＋１～２ｎ桁目がｄａｔａ＿２＿２、最下位側から１～ｎ桁目がｄａｔａ＿２＿１となる。
【0158】
続いて、ステップＳ４３において、５回目のステップＳ２２で読み出された判別ビットＤｄが１であるため、伸長処理部１７Ａは、最終ブロックであると判断し、現状の第３データＤ３を、３～５回目のステップＳ２２で読みだされた符号ビットＤｓとともに、最終データとして加算処理部１８Ａへと引き渡す。
【0159】
加算処理部１８Ａは、符号ビットＤｓが「負」を示す１であるため、前回の第４データＤ４から、現状の第３データＤ３を減算する（ステップＳ４５）。具体的には、上位側からｎビットごとに０，ｄａｔａ＿１＿３，ｄａｔａ＿１＿２，ｄａｔａ＿１＿１である数値から、上位側からｎビットごとに０，０，ｄａｔａ＿２＿２，ｄａｔａ＿２＿１である数値を差し引く。これにより、新たな第４データＤ４が算出される。この新たな第４データＤ４は、２番目（ｋ＝２）の元データＤ０と同じ数値（上位側からｎビットごとにｄａｔａ０＿１＿４，ｄａｔａ０＿１＿３，ｄａｔａ０＿１＿２，ｄａｔａ０＿１＿１）を有する。そして、当該第４データＤ４を出力する（ステップＳ４６）。
【0160】
＜３．変形例＞
以上、本発明の一実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
以上、本発明の一実施形態について説明したが、本発明は、上記の実施形態に限定されるものではない。
【0161】
上記の実施形態では、ｍ＊ｎビット長の元データＤ０または第１データＤ１を圧縮し、再び伸長する方法および装置について説明した。具体的な例として、分割ブロックＤｖの数ｍ＝４、分割ブロックＤｖのビット長ｎ＝４の場合を挙げたが、本発明はこれに限られない。例えば、ｍ＝１６、ｎ＝８であり、元データＤ０または第１データＤ１が１２８ビット長であってもよい。
【0162】
また、上記の実施形態や変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。
【符号の説明】
【0163】
１，１Ａ データ処理装置
１２Ａ 差分算出処理部
１３，１３Ａ 分割処理部
１５，１５Ａ 格納処理部
１７，１７Ａ 伸長処理部
１８Ａ 加算処理部
２０，２０Ａ 記憶部
Ｄ０ 元データ
Ｄ１ 第１データ
Ｄ２ 第２データ
Ｄ３ 第３データ
Ｄ３ 第４データ
Ｄ４ 第４データ
Ｄｄ 判別ビット
Ｄｅ イネーブル信号
Ｄｓ 符号ビット
Ｄｖ 分割ブロック
１２Ａ 差分算出処理部
１３，１３Ａ 分割処理部
１５，１５Ａ 格納処理部
１７，１７Ａ 伸長処理部
１８Ａ 加算処理部
２０，２０Ａ 記憶部
Ｄ０ 元データ
Ｄ１ 第１データ
Ｄ２ 第２データ
Ｄ３ 第３データ
Ｄ３ 第４データ
Ｄ４ 第４データ
Ｄｄ 判別ビット
Ｄｅ イネーブル信号
Ｄｓ 符号ビット
Ｄｖ 分割ブロック
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】