特開 2023-170415 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023170415

(43)【公開日】2023-12-01

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20231124BHJP

【ＦＩ】

H01L27/04 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022082154

(22)【出願日】2022-05-19

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】奈倉 健

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038AC05

5F038AC10

5F038AC15

5F038EZ14

5F038EZ15

5F038EZ20

(57)【要約】

【課題】容量値の増大と容量の微細化とが両立され得る半導体装置を提供する。
【解決手段】半導体装置は、ＭＩＭ容量ＭＭ１を構成する第１電極ＬＥと第２電極ＨＥとを備える。第１電極は、第１方向Ｘに沿って延びている第１ビアプラグＳＶ１ａを含む。第２電極は、第１方向Ｘに沿って延びておりかつ第２方向Ｙにおいて第１ビアプラグＳＶ１ａと並んで配置されている第２下部配線ＭＬ２ａを含む。第１ビアプラグＳＶ１ａの第１方向Ｘの長さは、第１ビアプラグＳＶ１ａの第２方向Ｙの長さよりも長い。第２下部配線ＭＬ２ａの第１方向Ｘの長さは、第２下部配線ＭＬ２ａの第２方向Ｙの長さよりも長い。第１ビアプラグＳＶ１ａの第３方向Ｚの長さは、第２下部配線ＭＬ２ａの第３方向Ｚの長さよりも長い。
【選択図】図３

【特許請求の範囲】

【請求項1】

容量を構成する第１電極と第２電極とを備え、
前記第１電極は、平面視において第１方向に沿って延びている第１ビアプラグを含み、
前記第２電極は、平面視において前記第１方向に沿って延びておりかつ前記第１方向と直交する第２方向において前記第１ビアプラグと並んで配置されている第１配線を含み、
前記第１ビアプラグの前記第１方向の長さは、前記第１ビアプラグの前記第２方向の長さよりも長く、
前記第１配線の前記第１方向の長さは、前記第１配線の前記第２方向の長さよりも長く、
前記第１ビアプラグの前記第１方向及び前記第２方向の各々と直交する第３方向の厚みは、前記第１配線の前記第３方向の厚みよりも大きい、半導体装置。

【請求項2】

前記第１配線上に配置されている第１絶縁層をさらに備え、
前記第１ビアプラグは前記第１絶縁層を貫通している、請求項１に記載の半導体装置。

【請求項3】

前記第１絶縁層上に配置されている第２絶縁層と、
前記第１配線の上面から前記第３方向に延びており、前記第２方向において前記第１ビアプラグの少なくとも一部と並んで配置されている第２ビアプラグとをさらに備え、
前記第２ビアプラグは、前記第２絶縁層を貫通している、請求項２に記載の半導体装置。

【請求項4】

前記第２電極は、前記第１方向に沿って延びておりかつ前記第２方向において前記第１ビアプラグと並んで配置されている第２配線をさらに含み、
前記第１配線と前記第２配線とは、前記第１ビアプラグを挟むように配置されている、請求項１に記載の半導体装置。

【請求項5】

前記第１配線の電位は、前記第２配線の電位と等しい、請求項４に記載の半導体装置。

【請求項6】

前記第１方向に沿って延びており、前記第３方向に互いに間隔を空けて配置されている第３配線及び第４配線をさらに備え、
前記第１ビアプラグは、前記第３配線と前記第４配線との間を電気的に接続する、請求項１に記載の半導体装置。

【請求項7】

前記第１ビアプラグの前記第３方向の一端と接している前記エッチングストッパ膜をさらに備える、請求項１に記載の半導体装置。

【請求項8】

前記第１ビアプラグの前記第１方向の長さは、前記第１配線の前記第２方向の長さよりも長い、請求項１に記載の半導体装置。

【請求項9】

容量を含む半導体装置の製造方法であって、
第１方向及び前記第１方向と直交する第２方向に沿って延びる第１面を有する基板を準備する工程と、
第１電極として、前記第１面上に、前記第１方向の長さが前記第２方向の長さよりも長い第１配線を形成する工程と、
前記第１配線上に、第１絶縁層を形成する工程と、
前記第１電極と容量を構成する第２電極として、前記第２方向において前記第１配線と並んで配置される第１ビアプラグを形成する工程とを備え、
前記第１ビアプラグを形成する工程において、前記第１ビアプラグは、前記第１絶縁層を貫通するように形成される、半導体装置の製造方法。

【請求項10】

前記第１配線を形成する工程では、１つの導電膜から、前記第１配線と、前記第１配線と前記第２方向に間隔を空けて配置される第２配線とが形成され、
前記第１ビアプラグを形成する工程において、前記第１ビアプラグは前記第１配線と前記第２配線との間に形成される、請求項９に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

特開２０１６－１７１３３７号公報（特許文献１）には、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量の２つの電極の各々が１つの配線層内に形成されている半導体装置が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６－１７１３３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記半導体装置では、ＭＩＭ容量の容量値は、１つの配線層に含まれる配線間の最小間隔により制限される。異なる観点から言えば、上記半導体装置では、ＭＩＭ容量の微細化は、１つの配線層に含まれる配線間の最小間隔により制限される。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

本開示に係る容量素子は、容量を構成する第１電極と第２電極とを備える。第１電極は、平面視において第１方向に沿って延びている第１ビアプラグを含む。第２電極は、平面視において第１方向に沿って延びておりかつ第１方向と直交する第２方向において第１ビアプラグと並んで配置されている第１配線を含む。

【発明の効果】

【0007】

本開示によれば、ＭＩＭ容量の容量値及び微細化の少なくともいずれかが、１つの配線層に含まれる配線間の最小間隔により制限されていない半導体装置を提供できる。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る半導体装置を示す平面図である。

【図2】実施の形態１に係るＭＩＭ容量を示す斜視図である。

【図3】実施の形態１に係るＭＩＭ容量を示す断面図である。

【図4】図３中の線分ＩＶ－ＩＶから視た断面図である。

【図5】図３中の線分Ｖ－Ｖから視た断面図である。

【図6】図３中の線分ＶＩ－ＶＩから視た断面図である。

【図7】図３中の線分ＶＩＩ－ＶＩＩから視た断面図である。

【図8】実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。

【図9】実施の形態１に係る半導体装置の製造方法において、図８に示される工程後の一工程を示す断面図である。

【図10】実施の形態１に係る半導体装置の製造方法において、図９に示される工程後の一工程を示す断面図である。

【図11】実施の形態１に係る半導体装置の製造方法において、図１０に示される工程後の一工程を示す断面図である。

【図12】実施の形態１に係る半導体装置の製造方法において、図１１に示される工程後の一工程を示す断面図である。

【図13】実施の形態１に係る半導体装置の製造方法において、図１２に示される工程後の一工程を示す断面図である。

【図14】実施の形態１に係る半導体装置の製造方法において、図１３に示される工程後の一工程を示す断面図である。

【図15】比較例に係るＭＩＭ容量を示す断面図である。

【図16】実施の形態２に係るＭＩＭ容量を示す断面図である。

【図17】実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。

【図18】実施の形態２に係る半導体装置の製造方法において、図１７に示される工程後の一工程を示す断面図である。

【図19】実施の形態２に係る半導体装置の製造方法において、図１８に示される工程後の一工程を示す断面図である。

【図20】実施の形態２に係る半導体装置の製造方法において、図１９に示される工程後の一工程を示す断面図である。

【図21】実施の形態２に係る半導体装置の製造方法において、図２０に示される工程後の一工程を示す断面図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。以下では、説明の便宜上、互いに直交する第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚが、用いられる。

【0010】

本実施の形態において幾何学的な文言および位置・大小・方向等の相対的な関係を表す文言、たとえば「直交」、「沿って」、「合同」、「同等」などの文言が用いられる場合、それらの文言は、製造誤差ないし若干の変動を許容する。

【0011】

（実施の形態１）
＜半導体装置の構成＞
実施の形態１に係る半導体装置ＳＤは、たとえばマイクロコンピュータである。半導体装置ＳＤは、たとえばチップ状態であり、半導体基板ＳＵＢ（図２参照）を有している。半導体基板ＳＵＢは、第１方向Ｘ及び第２方向Ｙに沿って延びており、第３方向Ｚと直交する主表面ＳＭＦを有している。半導体基板ＳＵＢの主表面ＳＭＦ上には、フラッシュメモリＦＭ、フラッシュメモリ駆動回路ＦＤ、ＳＲＡＭ回路ＳＭ、アナログ回路ＡＬ、ロジック回路ＬＣなどの各形成領域が配置されている。フラッシュメモリ駆動回路ＦＤ及びアナログ回路ＡＬは、ＭＩＭ容量ＭＭ１（図２及び図３参照）を含む。

【0012】

なお、本実施の形態の半導体装置ＳＤは、半導体チップに限定されず、半導体チップに分割される前のウエハ状態でもよく、また半導体チップが封止樹脂で封止されたパッケージ状態でもよい。また図１に示される回路配置は一例であって、これに限られない。また本明細書における平面視とは、半導体基板ＳＢ（図２）の主表面ＳＭＦに対して直交する第３方向Ｚから見た視点を意味する。また本明細書における下方とは、第３方向Ｚにおいて比較対象よりも半導体基板ＳＢに近い側を意味、上方とはその反対側を意味する。

【0013】

＜ＭＩＭ容量の構成＞
図２に示されるように、ＭＩＭ容量ＭＭ１は、主表面ＳＭＦを有する半導体基板ＳＵＢの主表面ＳＭＦ上に形成されている。ＭＩＭ容量ＭＭ１は、複数の第１電極ＬＥと、複数の第２電極ＨＥと、誘電体膜ＩＮ（図３参照）とにより構成されている。複数の第１電極ＬＥは、例えば互いに並列に接続されている。複数の第１電極ＬＥの各々は、第１引き出し配線ＬＬ（図５参照）に接続されている。複数の第２電極ＨＥは、例えば互いに並列に接続されている。複数の第２電極ＨＥの各々は、第２引き出し配線ＨＬ（図６参照）に接続されている。

【0014】

図２に示されるように、複数の第１電極ＬＥ及び複数の第２電極ＨＥの各々は、第１方向Ｘに沿って延びている。複数の第１電極ＬＥ及び複数の第２電極ＨＥの各々は、第１方向Ｘと直交する第２方向Ｙにおいて交互に間隔を空けて並んで配置されている。異なる観点から言えば、ＭＩＭ容量ＭＭ１は、互いに対向する第１電極ＬＥと第２電極ＨＥとを複数組含んでいる。

【0015】

ＭＩＭ容量ＭＭ１の容量値は、各組の第１電極ＬＥ及び第２電極ＨＥにおいて第２方向Ｙに対向する領域の面積、各組の第１電極ＬＥと第２電極ＨＥとの間の第２方向Ｙの距離、及び各組の第１電極ＬＥ１と第２電極ＨＥ１との間の隔てている誘電体膜ＩＮの誘電率によって決まる。

【0016】

図２及び図３に示されるように、複数の第１電極ＬＥの各々は、例えば互いに同等の構造を有している。複数の第２電極ＨＥの各々は、例えば互いに同等の構造を有している。複数の第１電極ＬＥの各々の下方部分は、複数の第２電極ＨＥの各々の下方部分よりも下方に配置されている。複数の第２電極ＨＥの各々の上方部分は、複数の第１電極ＬＥの各々の上方部分よりも上方に配置されている。複数の第１電極ＬＥの各々の上方部分は、複数の第２電極ＨＥの各々の下方部分と第２方向Ｙに対向配置されている。

【0017】

図２及び図３に示されるように、複数の第１電極ＬＥ及び複数の第２電極ＨＥの各々は、例えば複数の配線ＭＬと複数のビアプラグＳＶとにより構成されている。複数の配線ＭＬ及び複数のビアプラグＳＶの各々は、第１方向Ｘに沿って延びている。複数の配線ＭＬの第１方向Ｘの長さは、複数の配線ＭＬの各々の第２方向Ｙの長さ（幅）及び第３方向Ｚの長さ（厚さ）よりも長い。複数のビアプラグＳＶの各々の第１方向Ｘの長さは、複数のビアプラグＳＶの各々の第２方向Ｙの長さ（幅）よりも長い。複数のビアプラグＳＶの各々の第１方向Ｘの長さは、複数のビアプラグＳＶの各々の第３方向Ｚの長さ（深さ）よりも長い。複数のビアプラグＳＶの各々は、例えばスリット状のビアホールに導電性材料が充填されることにより形成されている。複数のビアプラグＳＶの各々の第１方向Ｘの長さは、例えば半導体装置ＳＤ内において異なる配線層間を電気的に接続するためのコンタクト用ビアプラグの平面視における最大寸法よりも大きい。

【0018】

複数の第１電極ＬＥ及び複数の第２電極ＨＥを構成する材料は、導電性を有する任意の材料であればよいが、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）、及びチタン（Ｔｉ）からなる群から選択される少なくとも１つを含む。複数の第１電極ＬＥ及び複数の第２電極ＨＥの各々は、導電性膜の積層体により構成されていてもよい。複数のビアプラグＳＶを構成する材料は、導電性を有する任意の材料であればよいが、例えばＣｕ又はタングステン（Ｗ）を含む。

【0019】

層間絶縁膜ＩＮ０、第１層間絶縁膜ＩＮ１、第２層間絶縁膜ＩＮ２、第３層間絶縁膜ＩＮ３、及び第４層間絶縁膜ＩＮ４の各々を構成する材料は、複数の第１電極ＬＥ及び複数の第２電極ＨＥを構成する材料よりも誘電率が高い任意の材料であればよいが、例えば二酸化ケイ素（ＳｉＯ₂）を含む。

【0020】

図２及び図３に示されるように、ＭＩＭ容量ＭＭ１は、例えば第１電極ＬＥ１、第１電極ＬＥ２、第１電極ＬＥ３、第２電極ＨＥ１、第２電極ＨＥ２、及び第２電極ＨＥ３を含む。第２電極ＨＥ１、第１電極ＬＥ１、第２電極ＨＥ２、第１電極ＬＥ２、第２電極ＨＥ３、及び第１電極ＬＥ３は、第２方向Ｙに互いに間隔を空けて並んで配置されている。第２方向Ｙにおいて隣り合う第１電極ＬＥと第２電極ＨＥとの間には、誘電体膜ＩＮが配置されている。誘電体膜ＩＮは、複数の層間絶縁膜の積層体を含む。誘電体膜ＩＮは、例えば第３方向Ｚに順に積層されている、層間絶縁膜ＩＮ０、第１層間絶縁膜ＩＮ１、第２層間絶縁膜ＩＮ２（第１絶縁層）、第３層間絶縁膜ＩＮ３（第２絶縁層）、及び第４層間絶縁膜ＩＮ４を含む。なお、誘電体膜ＩＮは、第４層間絶縁膜ＩＮ４に代えてあるいは第４層間絶縁膜ＩＮ４上に、パッシベーション膜を含んでいてもよい。

【0021】

図３に示されるように、第１電極ＬＥ１は、第１下部配線ＭＬ１ａ、第１ビアプラグＳＶ１ａ、及び第１上部配線ＭＬ３ａにより構成されている。第１下部配線ＭＬ１ａ、第１ビアプラグＳＶ１ａ、及び第１上部配線ＭＬ３ａは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0022】

図３に示されるように、第２電極ＨＥ１は、第２下部配線ＭＬ２ａ（第１配線）、第２ビアプラグＳＶ２ａ、及び第２上部配線ＭＬ４ａにより構成されている。第２下部配線ＭＬ２ａ（第１配線）、第２ビアプラグＳＶ２ａ、及び第２上部配線ＭＬ４ａは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0023】

図３に示されるように、第１電極ＬＥ２は、第３下部配線ＭＬ１ｂ、第３ビアプラグＳＶ１ｂ、及び第３上部配線ＭＬ３ｂにより構成されている。第３下部配線ＭＬ１ｂ、第３ビアプラグＳＶ１ｂ、及び第３上部配線ＭＬ３ｂは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0024】

図３に示されるように、第２電極ＨＥ２は、第４下部配線ＭＬ２ｂ（第２配線）、第４ビアプラグＳＶ２ｂ、及び第４上部配線ＭＬ４ｂにより構成されている。第４下部配線ＭＬ２ｂ（第２配線）、第４ビアプラグＳＶ２ｂ、及び第４上部配線ＭＬ４ｂは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0025】

図３に示されるように、第１電極ＬＥ３は、第５下部配線ＭＬ１ｃ、第５ビアプラグＳＶ１ｃ、及び第５上部配線ＭＬ３ｃにより構成されている。第５下部配線ＭＬ１ｃ、第５ビアプラグＳＶ１ｃ、及び第５上部配線ＭＬ３ｃは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0026】

図３に示されるように、第２電極ＨＥ３は、第６下部配線ＭＬ２ｃ、第６ビアプラグＳＶ２ｃ、及び第６上部配線ＭＬ４ｃにより構成されている。第６下部配線ＭＬ２ｃ、第６ビアプラグＳＶ２ｃ、及び第６上部配線ＭＬ４ｃは、第３方向Ｚにおいて順に並んで配置されており、互いに電気的に接続されている。

【0027】

図３に示されるように、第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃは、第１層間絶縁膜ＩＮ１の内部において、第２方向Ｙに互いに間隔を空けて並んで配置されている。第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃは、第１配線層ＭＬ１に含まれている。第１配線層ＭＬ１は、１つの導電膜がパターニングされることにより形成されている。第１配線層ＭＬ１は、例えば層間絶縁膜ＩＮ０上に形成されている。層間絶縁膜ＩＮ０及び第１配線層ＭＬ１上には、第１層間絶縁膜ＩＮ１が形成されている。

【0028】

図３に示されるように、第２下部配線ＭＬ２ａ、第１ビアプラグＳＶ１ａ、第４下部配線ＭＬ２ｂ、第３ビアプラグＳＶ１ｂ、第６下部配線ＭＬ２ｃ、及び第５ビアプラグＳＶ１ｃは、第２層間絶縁膜ＩＮ２の内部において、第２方向Ｙに互いに間隔を空けて並んで配置されている。第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃは、第２配線層ＭＬ２に含まれる。第２配線層ＭＬ２は、１つの導電膜がパターニングされることにより形成されている。第２配線層ＭＬ２は、第１層間絶縁膜ＩＮ１上に形成されている。第１層間絶縁膜ＩＮ１及び第２配線層ＭＬ２上には、第２層間絶縁膜ＩＮ２が形成されている。

【0029】

図３に示されるように、第４下部配線ＭＬ２ｂは、第２方向Ｙにおいて第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間に配置されている。第２下部配線ＭＬ２ａと第１下部配線ＭＬ１ａとの間の第２方向Ｙの最短距離Ｄ１は、第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２よりも短い。最短距離Ｄ１は、半導体装置ＳＤの製造方法において第２配線層ＭＬ２を形成する際の写真製版時に用いられるマスクの位置合わせ精度に応じて設定される。最短距離Ｄ２は、半導体装置ＳＤの設計基準に規定されているラインアンドスペースパターンの最小間隔と等しくてもよい。写真製版のアライメント誤差（位置合わせ精度）は上記ラインアンドスペースの最小間隔よりも小さくされ得るため、最短距離Ｄ２が上記ラインアンドスペースの最小間隔であっても、最短距離Ｄ１は最短距離Ｄ２よりも短くされ得る。

【0030】

図３に示されるように、第１ビアプラグＳＶ１ａは、第２方向Ｙにおいて第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間に形成されている。第３ビアプラグＳＶ１ｂは、第２方向Ｙにおいて第４下部配線ＭＬ２ｂと第６下部配線ＭＬ２ｃの間に形成されている。第５ビアプラグＳＶ１ｃは、第２方向Ｙにおいて第６下部配線ＭＬ２ｃに対して第３ビアプラグＳＶ１ｂと反対側に形成されている。第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々は、第２層間絶縁膜ＩＮ２を貫通し、第１層間絶縁膜ＩＮ１に達している。第１ビアプラグＳＶ１ａは、第１下部配線ＭＬ１ａに接続されている。第３ビアプラグＳＶ１ｂは、第３下部配線ＭＬ１ｂに接続されている。第５ビアプラグＳＶ１ｃは、第５下部配線ＭＬ１ｃに接続されている。

【0031】

図３に示されるように、第２ビアプラグＳＶ２ａ、第１上部配線ＭＬ３ａ、第４ビアプラグＳＶ２ｂ、第３上部配線ＭＬ３ｂ、第６ビアプラグＳＶ２ｃ、及び第５上部配線ＭＬ３ｃは、第３層間絶縁膜ＩＮ３の内部において、第２方向Ｙに互いに間隔を空けて並んで配置されている。第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃは、第３配線層ＭＬ３に含まれている。第３配線層ＭＬ３は、１つの導電膜がパターニングされることにより形成されている。第３配線層ＭＬ３は、第２層間絶縁膜ＩＮ２上に形成されている。第３配線層ＭＬ３及び第２層間絶縁膜ＩＮ２上には、第３層間絶縁膜ＩＮ３が形成されている。

【0032】

図３に示されるように、第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃは、第４層間絶縁膜ＩＮ４の内部において、第２方向Ｙに互いに間隔を空けて並んで配置されている。第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃは、第４配線層ＭＬ４に含まれる。第４配線層ＭＬ４は、１つの導電膜がパターニングされることにより形成されている。第４配線層ＭＬ４は、第３層間絶縁膜ＩＮ３上に形成されている。第４配線層ＭＬ４及び第３層間絶縁膜ＩＮ３上には、第４層間絶縁膜ＩＮ４が形成されている。

【0033】

図４に示されるように、第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの各々の第１方向Ｘの長さは、第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの各々の第２方向Ｙの長さよりも長い。第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの各々の第１方向Ｘの長さは、例えば互いに等しい。第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの第２方向Ｙの配列は、例えば周期的である。第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間の最短距離Ｄ３は、例えば第３下部配線ＭＬ１ｂと第５下部配線ＭＬ１ｃとの間の最短距離と等しい。第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間の最短距離Ｄ３は、例えば第１配線層ＭＬ１に含まれる配線の最小間隔である。最短距離Ｄ３は、例えば半導体装置ＳＤの設計基準に規定されているラインアンドスペースパターンの最小間隔と等しくてもよい。

【0034】

図５に示されるように、第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの各々の第１方向Ｘの長さは、第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの各々の第２方向Ｙの長さよりも長い。第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの各々の第１方向Ｘの長さは、例えば互いに等しい。第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの第２方向Ｙの配列は、例えば周期的である。第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２は、例えば第４下部配線ＭＬ２ｂと第６下部配線ＭＬ２ｃとの間の最短距離と等しい。第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２は、例えば第２配線層ＭＬ２に含まれる配線の最小間隔である。第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２は、例えば第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間の最短距離Ｄ３と等しい。

【0035】

図５に示されるように、第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々の第１方向Ｘの長さは、第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々の第２方向Ｙの長さよりも長い。第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々の第２方向Ｙの長さは、第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの各々の第２方向Ｙの長さと同等あるいはそれよりも短い。第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々の第２方向Ｙの長さは、第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの各々の第２方向Ｙの長さと同等あるいはそれよりも短い。

【0036】

図５に示されるように、第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０は、第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２よりも短い。第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０は、第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２の半分よりも短い。第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０は、例えば第１ビアプラグＳＶ１ａと第４下部配線ＭＬ２ｂとの間の最短距離と等しい。

【0037】

第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０は、例えば０．１３μｍ以下である。好ましくは、最短距離Ｄ０は０．１３μｍ未満である。より好ましくは、最短距離Ｄ０は０．１０μｍ以下である。最短距離Ｄ０は、例えば０.０６５μｍであってもよい。

【0038】

第３ビアプラグＳＶ１ｂと第４下部配線ＭＬ２ｂとの間の最短距離、第３ビアプラグＳＶ１ｂと第６下部配線ＭＬ２ｃとの間の最短距離、及び第５ビアプラグＳＶ１ｃと第６下部配線ＭＬ２ｃとの間の最短距離は、例えば第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０と等しい。

【0039】

図６に示されるように、第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの各々の第１方向Ｘの長さは、第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの各々の第２方向Ｙの長さよりも長い。第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの各々の第１方向Ｘの長さは、例えば互いに等しい。第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの第２方向Ｙの配列は、例えば周期的である。第１上部配線ＭＬ３ａと第３上部配線ＭＬ３ｂとの間の最短距離Ｄ５は、例えば、第３上部配線ＭＬ３ｂと第５上部配線ＭＬ３ｃとの間の最短距離と等しい。第１上部配線ＭＬ３ａと第３上部配線ＭＬ３ｂとの間の最短距離Ｄ５は、例えば第３配線層ＭＬ３に含まれる配線の最小間隔である。第１上部配線ＭＬ３ａと第３上部配線ＭＬ３ｂとの間の最短距離Ｄ５は、例えば第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２、及び第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間の最短距離Ｄ３と等しい。

【0040】

図６に示されるように、第２ビアプラグＳＶ２ａ、第４ビアプラグＳＶ２ｂ、及び第６ビアプラグＳＶ２ｃの各々の第１方向Ｘの長さは、第２ビアプラグＳＶ２ａ、第４ビアプラグＳＶ２ｂ、及び第６ビアプラグＳＶ２ｃの各々の第２方向Ｙの長さよりも長い。第２ビアプラグＳＶ２ａ、第４ビアプラグＳＶ２ｂ、及び第６ビアプラグＳＶ２ｃの各々の第２方向Ｙの長さは、第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃの各々の第２方向Ｙの長さと同等あるいはそれよりも短い。第２ビアプラグＳＶ２ａ、第４ビアプラグＳＶ２ｂ、及び第６ビアプラグＳＶ２ｃの各々の第２方向Ｙの長さは、第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの各々の第２方向Ｙの長さと同等あるいはそれよりも短い。

【0041】

図６に示されるように、第２ビアプラグＳＶ２ａと第１上部配線ＭＬ３ａとの間の最短距離Ｄ４は、第１上部配線ＭＬ３ａと第３上部配線ＭＬ３ｂとの間の最短距離Ｄ５よりも短い。第２ビアプラグＳＶ２ａと第１上部配線ＭＬ３ａとの間の最短距離Ｄ４は、第１上部配線ＭＬ３ａと第３上部配線ＭＬ３ｂとの間の最短距離Ｄ５の半分よりも短い。第２ビアプラグＳＶ２ａと第１上部配線ＭＬ３ａとの間の最短距離Ｄ４は、例えば第４ビアプラグＳＶ２ｂと第３上部配線ＭＬ３ｂとの間の最短距離と等しい。

【0042】

第４ビアプラグＳＶ２ｂと第３上部配線ＭＬ３ｂとの間の最短距離、第６ビアプラグＳＶ２ｃと第３上部配線ＭＬ３ｂとの間の最短距離、及び第６ビアプラグＳＶ２ｃと第５上部配線ＭＬ３ｃとの間の最短距離は、例えば第２ビアプラグＳＶ２ａと第１上部配線ＭＬ３ａとの間の最短距離Ｄ４と等しい。

【0043】

第２ビアプラグＳＶ２ａと第１上部配線ＭＬ３ａとの間の最短距離Ｄ４は、例えば第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの間の最短距離Ｄ０と等しい。

【0044】

図６に示されるように、第１引き出し配線ＬＬは、第３配線層ＭＬ３に含まれている。第１引き出し配線ＬＬは、例えば第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃの各々の第１方向Ｘの一端と接続されている。第１引き出し配線ＬＬは、例えば第２方向Ｙに沿って延びている。第１引き出し配線ＬＬの第１方向Ｘの長さは、第１引き出し配線ＬＬの第２方向Ｙに長さよりも短い。

【0045】

図７に示されるように、第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃの各々の第１方向Ｘの長さは、第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃの各々の第２方向Ｙの長さよりも長い。第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃの各々の第１方向Ｘの長さは、例えば互いに等しい。第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃの第２方向Ｙの配列は、例えば周期的である。第２上部配線ＭＬ４ａと第４上部配線ＭＬ４ｂとの間の最短距離Ｄ６は、例えば第４上部配線ＭＬ４ｂと第６上部配線ＭＬ４ｃとの間の最短距離と等しい。第２上部配線ＭＬ４ａと第４上部配線ＭＬ４ｂとの間の最短距離Ｄ６は、例えば第４配線層ＭＬ４に含まれる配線の最小間隔である。

【0046】

図７に示されるように、第２引き出し配線ＨＬは、第４配線層ＭＬ４に含まれる。第２引き出し配線ＨＬは、例えば第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃの各々の第１方向Ｘの一端と接続されている。第２引き出し配線ＨＬは、例えば平面視において第１引き出し配線ＬＬと重ならないように配置されている。第２引き出し配線ＨＬ及び第１引き出し配線ＬＬは、例えば平面視において複数の第１電極ＬＥ１，ＬＥ２，ＬＥ３，及び複数の第２電極ＨＥ１，ＨＥ２，ＨＥ３を第１方向Ｘから挟むように配置されている。第２引き出し配線ＨＬは、例えば第２方向Ｙに沿って延びている。第２引き出し配線ＨＬの第１方向Ｘの長さは、第２引き出し配線ＨＬの第２方向Ｙに長さよりも短い。

【0047】

＜半導体装置の製造方法＞
次に、図８～図１４を参照して、本実施の形態に係る半導体装置ＳＤの製造方法について説明する。半導体装置ＳＤの製造方法において、ＭＩＭ容量ＭＭ１は、アナログ回路ＡＣ等に含まれる他の配線構造とともに半導体基板ＳＢ上に形成される。なお図８～図１４では、半導体基板ＳＢの図示が省略されている。また、図８～図１４では、ＭＩＭ容量ＭＭ１が形成される領域（以下、第１領域と記載する）がＲ１、他の配線構造が形成される領域（以下、第２領域と記載する）がＲ２と表されている。

【0048】

第１に、層間絶縁膜ＩＮ０が主表面上に形成されている半導体基板が準備される。層間絶縁膜ＩＮ０は、第１領域Ｒ１及び第２領域Ｒ２上に形成されている。なお、図示されていないが、本工程にて準備される半導体基板の層間絶縁膜ＩＮ０よりも下方に、半導体装置ＳＤに含まれる任意の素子構造（例えばトランジスタ）が形成されていてもよい。このような半導体基板を形成する方法は、従来公知の方法により行われればよいため、ここでは説明を省略する。

【0049】

第２に、図８に示されるように、第１配線層ＭＬ１が層間絶縁膜ＩＮ０上に形成される。第１配線層ＭＬ１は、第１領域Ｒ１において第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃを含む。第１配線層ＭＬ１を形成する方法は、特に制限されない。例えば導電膜がスパッタリング法等により層間絶縁膜ＩＮ０上に成膜された後、導電膜が写真製版及びドライエッチング法等によりパターニングされる。これにより、図８に示される第１配線層ＭＬ１が形成される。上述のように、第１下部配線ＭＬ１ａと第３下部配線ＭＬ１ｂとの間の最短距離Ｄ３（図４参照）は、半導体装置ＳＤの設計基準に規定されているラインアンドスペースパターンの最小間隔と等しくてもよい。

【0050】

第３に、図９に示されるように、第１層間絶縁膜ＩＮ１が層間絶縁膜ＩＮ０及び第１配線層ＭＬ１上に形成される。第１層間絶縁膜ＩＮ１を形成する方法は特に制限されないが例えばＣＶＤ法である。さらに第２領域Ｒ２では、コンタクト用ビアプラグＣＶ０が第１層間絶縁膜ＩＮ１内に形成されてもよい。コンタクト用ビアプラグＣＶ０は、第１配線層ＭＬ１と電気的に接続される。コンタクト用ビアプラグＣＶ０を形成する方法は、特に制限されない。例えば写真製版を用いて形成されたレジストパターンをマスクとするエッチングにより第１層間絶縁膜ＩＮ１にコンタクトホールが形成される。その後、ＣＶＤ法等により導電膜がコンタクトホール内を埋め込むように形成される。その後、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等により第１層間絶縁膜ＩＮ１及び導電膜の各一部が除去される。このようにして、コンタクト用ビアプラグＣＶ０と、第１層間絶縁膜ＩＮ１とが形成される。

【0051】

第４に、図１０に示されるように、第２配線層ＭＬ２が第１層間絶縁膜ＩＮ１上に形成される。第２配線層ＭＬ２は、第１領域Ｒ１において第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃを含む。第２下部配線ＭＬ２ａ、第４下部配線ＭＬ２ｂ、及び第６下部配線ＭＬ２ｃは、平面視において第１下部配線ＭＬ１ａ、第３下部配線ＭＬ１ｂ、及び第５下部配線ＭＬ１ｃの各々と重ならないように形成される。第２配線層ＭＬ２は、第２領域Ｒ２において、コンタクト用ビアプラグＣＶ０と電気的に接続される部分を含む。

【0052】

上述のように、第２下部配線ＭＬ２ａと第１下部配線ＭＬ１ａとの間の第２方向Ｙの最短距離Ｄ１は、第２下部配線ＭＬ２ａと第４下部配線ＭＬ２ｂとの間の最短距離Ｄ２よりも短くされる。

【0053】

第２配線層ＭＬ２を形成する方法は、特に制限されない。例えば導電膜がスパッタリング法等により第１層間絶縁膜ＩＮ１上に成膜され、その後導電膜上に写真製版等によりマスクパターンが形成され、その後マスクパターンから露出している導電膜の一部が部分的に除去される。写真製版では、図示しないアライメントマークを用いて、第１配線層ＭＬ１に対して位置合わせされたレジストパターンが形成される。

【0054】

第５に、図１１に示されるように、第２層間絶縁膜ＩＮ２が第１層間絶縁膜ＩＮ１及び第２配線層ＭＬ２上に形成される。さらに第１領域Ｒ１では、複数のビアプラグＳＶ１が第２層間絶縁膜ＩＮ２を貫通し、かつ第１配線層ＭＬ１に達するように形成される。

【0055】

複数のビアプラグＳＶ１を形成する方法は、特に制限されない。例えば第２層間絶縁膜ＩＮ２を貫通し第１配線層ＭＬ１に達する複数のスルーホールが形成される。各スルーホールは、写真製版を用いて形成されたレジストパターンをマスクとするエッチングにより形成され得る。写真製版では、図示しないアライメントマークを用いて、第１配線層ＭＬ１に対して位置合わせされたレジストパターンが形成される。その後、ＣＶＤ法等により導電膜が複数のスルーホールの各々の内部を埋め込むように形成される。その後、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）等により第２層間絶縁膜ＩＮ２及び導電膜の各一部が除去される。このようにして、複数のビアプラグＳＶ１と、第２層間絶縁膜ＩＮ２とが形成される。

【0056】

なお、本工程において、第２領域Ｒ２には、複数のコンタクト用ビアプラグＣＶ１が第２層間絶縁膜ＩＮ２を貫通し、かつ第１配線層ＭＬ１に達するように形成されてもよい。複数のビアプラグＳＶ１及びコンタクト用ビアプラグＣＶ１は、同時に形成され得る。

【0057】

第６に、図１２に示されるように、第３配線層ＭＬ３が第２層間絶縁膜ＩＮ２上に形成される。第３配線層ＭＬ３は、第１領域Ｒ１において第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃを含む。第１上部配線ＭＬ３ａ、第３上部配線ＭＬ３ｂ、及び第５上部配線ＭＬ３ｃは、平面視において第１ビアプラグＳＶ１ａ、第３ビアプラグＳＶ１ｂ、及び第５ビアプラグＳＶ１ｃの各々と重なるように形成される。第３配線層ＭＬ３は、第２領域Ｒ２において、コンタクト用ビアプラグＣＶ１と電気的に接続される部分を含む。

【0058】

第７に、図１３に示されるように、第３層間絶縁膜ＩＮ３が第２層間絶縁膜ＩＮ２及び第３配線層ＭＬ３上に形成される。さらに第１領域Ｒ１では、複数のビアプラグＳＶ２が第３層間絶縁膜ＩＮ３を貫通し、かつ第２配線層ＭＬ２に達するように形成される。

【0059】

複数のビアプラグＳＶ２を形成する方法は、特に制限されないが、例えば複数のビアプラグＳＶ１を形成する方法と同じである。例えば第３層間絶縁膜ＩＮ３を貫通し第２配線層ＭＬ２に達する複数のスルーホールが形成される。各スルーホールは、写真製版を用いて形成されたレジストパターンをマスクとするエッチングにより形成され得る。写真製版では、図示しないアライメントマークを用いて、第２配線層ＭＬ２に対して位置合わせされたレジストパターンが形成される。その後、ＣＶＤ法等により導電膜が複数のスルーホールの各々の内部を埋め込むように形成される。その後、ＣＭＰ等により第３層間絶縁膜ＩＮ３及び導電膜の各一部が除去される。このようにして、図１３に示される複数のビアプラグＳＶ２と第３層間絶縁膜ＩＮ３とが形成される。

【0060】

なお、本工程においても、第２領域Ｒ２では、複数のコンタクト用ビアプラグが形成されてもよい。

【0061】

第８に、図１４に示されるように、第４配線層ＭＬ４が第３層間絶縁膜ＩＮ３上に形成される。第４配線層ＭＬ４は、第１領域Ｒ１において第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃを含む。第２上部配線ＭＬ４ａ、第４上部配線ＭＬ４ｂ、及び第６上部配線ＭＬ４ｃは、平面視において第２ビアプラグＳＶ２ａ、第４ビアプラグＳＶ２ｂ、及び第６ビアプラグＳＶ２ｃの各々と重なるように形成される。 第９に、第４層間絶縁膜ＩＮ４が第３層間絶縁膜ＩＮ３及び第４配線層ＭＬ４上に形成される。

【0062】

このようにして、図３に示されるＭＩＭ容量ＭＭ１が形成される。本工程後に、第４層間絶縁膜ＩＮ４よりも上方に、半導体装置ＳＤに含まれる任意の構造が形成されていてもよい。このような構造を形成する方法は、従来公知の方法により行われればよいため、ここでは説明を省略する。以上により、半導体装置ＳＤが製造される。

【0063】

＜半導体装置の効果＞
半導体装置ＳＤの効果を比較例との対比に基づいて説明する。比較例に係る半導体装置のＭＩＭ容量の第１電極及び第２電極は、同一の配線層内に含まれる複数の配線のみによって構成されている。そのため、上述のように、比較例のＭＩＭ容量の容量値は、加工不良の発生を抑制する観点で、１つの導電膜から形成される配線パターンについて設計基準に規定されている最小間隔及びアスペクト比により制限される。異なる観点から言えば、比較例のＭＩＭ容量の微細化は、１つの配線層に含まれる配線間の最小間隔及びアスペクト比により制限される。

【0064】

具体的には、比較例のＭＩＭ容量の容量値は、第１電極を構成する配線と第２電極を構成する配線との間隔、両配線において対向する領域の面積（以下、対向面積と記載する）、及び第１電極と第２電極との間に位置する誘電体膜の誘電率によって決まる。比較例のＭＩＭ容量では、第１電極を構成する配線と第２電極を構成する配線との間隔が１つの導電膜から形成される配線パターンについて設計基準に規定されている最小間隔以上に制限される。また、比較例のＭＩＭ容量では、各配線パターンのアスペクト比（厚さ／幅）が１つの導電膜から形成される配線パターンについて設計基準に規定されているアスペクト比以下に制限される。そのため、上記間隔を小さくする場合には、上記対向面積も小さくする必要があり、結果容量値を大きくすることは困難である。

【0065】

これに対し、半導体装置ＳＤのＭＩＭ容量ＭＭ１の第１電極ＬＥは、スリットビアである第１ビアプラグＳＶ１ａを含み、第２電極ＨＥは第２方向Ｙにおいて第１ビアプラグＳＶ１ａと並んで配置されている第２下部配線ＭＬ２ａを含む。第１ビアプラグＳＶ１ａの第３方向Ｚの長さは、第２下部配線ＭＬ２ａの第３方向Ｚの長さ（厚さ）よりも長い。第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとは１つの導電膜から形成されるものではないため、第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの最短距離Ｄ０及び第１ビアプラグＳＶ１ａの第３方向Ｚの長さは、いずれも１つの導電膜から形成される配線パターンについて設計基準に規定されている最小間隔及びアスペクト比により制限されない。そのため、半導体装置ＳＤのＭＩＭ容量ＭＭ１では、第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの対向面積を小さくすることなく、最短距離Ｄ０を短くできる。最短距離Ｄ０は、第２下部配線ＭＬ２ａが含まれる第２配線層ＭＬ２の配線間の最小間隔よりも短くされ得る。その結果、半導体装置ＳＤのＭＩＭ容量ＭＭ１の容量値は、比較例のＭＩＭ容量と比べて、大きくなり得る。

【0066】

また、半導体装置ＳＤでは、第２電極ＨＥが、第２下部配線ＭＬ２ａから第３方向Ｚに延びており、第２方向Ｙにおいて第１ビアプラグＳＶ１ａの一部と並んで配置されている第２ビアプラグＳＶ２ａをさらに含む。この場合、第１電極ＬＥと第２電極ＨＥとの対向面積は、第２電極ＨＥが第２ビアプラグＳＶ２ａを含まない場合と比べて、第１ビアプラグＳＶ１ａと第２ビアプラグＳＶ２ａとの対向面積の分だけ、大きくなる。その結果、半導体装置ＳＤのＭＩＭ容量ＭＭ１の容量値は、比較例のＭＩＭ容量と比べて、さらに大きくなり得る。

【0067】

例えば、図３に示されるＭＩＭ容量ＭＭ１と比較例のＭＩＭ容量とを対比する。平面視における両者の占有面積が互いに同等である場合、図３に示されるＭＩＭ容量の容量値は比較例のＭＩＭ容量の容量値の２倍の大きさになり得る。また、両者の容量値が互いに同等である場合、図３に示されるＭＩＭ容量の平面視における占有面積は比較例のＭＩＭ容量の平面視における占有面積の５７％まで小さくなり得る。

【0068】

また、図３に示されるＭＩＭ容量ＭＭ１と、図１５に示される比較例のＭＩＭ容量とを対比する。図１５に示される比較例では、第１配線層ＭＬ１１～第４配線層ＭＬ１４が第３方向Ｚに互いに間隔Ｄ７を空けて積層されており、かつ各配線層が第２方向Ｙに間隔Ｄ８を空けて並んで配置されている複数の配線を含む。間隔Ｄ７は、図３において第１配線層ＭＬ１と第３配線層ＭＬ３との間の間隔、及び第２配線層ＭＬ２と第４配線層ＭＬ４との間の間隔と等しいとする。間隔Ｍ８は、図３に示される最短距離Ｄ２、図４に示される最短距離Ｄ３、図６に示される最短距離Ｄ５、及び図７に示される最短距離Ｄ６の各々と等しいとする。この場合、図３に示されるＭＩＭ容量ＭＭ１では、図１５に示されるＭＩＭ容量と比べて、容量値が１．５倍になり、かつ平面視における占有面積が０．８倍になる。つまり、図３に示されるＭＩＭ容量ＭＭ１では、図１５に示されるＭＩＭ容量との対比において、容量値の増大と容量の微細化とが両立され得る。

【0069】

ＭＩＭ容量ＭＭ１を含む半導体装置ＳＤの製造方法では、上述のように、第２下部配線ＭＬ２ａと第１ビアプラグＳＶ１ａとが別工程において形成されるため、第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとの最短距離Ｄ０は写真製版のアライメント誤差（位置合わせ精度）と同程度に設定され得る。写真製版に用いられる一般的な露光装置でのアライメント誤差（位置合わせ精度）は上記ラインアンドスペースの最小間隔よりも小さくされ得るため、最短距離Ｄ０及び最短距離Ｄ１は上記ラインアンドスペースの最小間隔よりも短くされ得る。そのため、半導体装置ＳＤは、第１ビアプラグＳＶ１ａと第２下部配線ＭＬ２ａとがそれぞれ公知の製造プロセスに基づいて別々に形成されることにより、比較的容易に製造され得る。

【0070】

（実施の形態２）
図１６に示される実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備えるが、ＭＩＭ容量ＭＭ１に代えてＭＩＭ容量ＭＭ２を備えている点で、半導体装置ＳＤとは異なる。ＭＩＭ容量ＭＭ２は、ＭＩＭ容量ＭＭ１と基本的に同様の構成を備えるが、層間絶縁膜ＩＮ０に代えてエッチングストッパ膜ＳＴを含み、第１配線層ＭＬ１に代えて複数のビアプラグＳＶ３を含み、かつ複数のビアプラグＳＶ４をさらに含む点で、ＭＩＭ容量ＭＭ１とは異なる。以下では、ＭＩＭ容量ＭＭ２がＭＩＭ容量ＭＭ１とは異なる点を主に説明する。

【0071】

図１６に示されるように、ＭＩＭ容量ＭＭ２の誘電体膜ＩＮは、例えば第３方向Ｚに順に積層されている、エッチングストッパ膜ＳＴ、第５層間絶縁膜ＩＮ５、第１層間絶縁膜ＩＮ１、第２層間絶縁膜ＩＮ２、第３層間絶縁膜ＩＮ３、及び第４層間絶縁膜ＩＮ４を含む。ＭＩＭ容量ＭＭ２において第２層間絶縁膜ＩＮ２よりも上方の構造は、ＭＩＭ容量ＭＭ１と同等である。

【0072】

エッチングストッパ膜ＳＴを構成する材料は、第５層間絶縁膜ＩＮ５を構成する材料と比べて、複数のビアプラグＳＶ３を形成する工程において第５層間絶縁膜ＩＮ５にビアホールを形成するためのエッチングレートが小さい材料である。エッチングストッパ膜ＳＴを構成する材料は、例えば酸窒化シリコン（ＳｉＯＮ）を含む。第５層間絶縁膜ＩＮ５は、エッチングストッパ膜ＳＴ上に形成されている。第５層間絶縁膜ＩＮ５を構成する材料は、例えばＳｉＯ₂を含む。

【0073】

複数のビアプラグＳＶ３は、ＭＩＭ容量ＭＭ２の第１電極ＬＥに含まれる。複数のビアプラグＳＶ３の各々は、第１電極ＬＥにおいて最も下方に配置されている。複数のビアプラグＳＶ３の各々は、第５層間絶縁膜ＩＮ５を貫通しかつエッチングストッパ膜ＳＴに達している。複数のビアプラグＳＶ３の各々の下方端部は、エッチングストッパ膜ＳＴに接している。

【0074】

複数のビアプラグＳＶ３の各々の第１方向Ｘの長さは、複数のビアプラグＳＶ３の各々の第２方向Ｙの長さよりも長い。複数のビアプラグＳＶ３の各々の第３方向Ｚの長さは、例えば第１ビアプラグＳＶ１ａ及び第２ビアプラグＳＶ２ａの各々の第３方向Ｚの長さよりも短い。

【0075】

複数のビアプラグＳＶ３は、第１ビアプラグＳＶ１ａの下方端部と接続されている第７ビアプラグＳＶ３ａと、第３ビアプラグＳＶ１ｂの下方端部と接続されている第８ビアプラグＳＶ３ｂとを含む。

【0076】

複数のビアプラグＳＶ４は、ＭＩＭ容量ＭＭ２の第２電極ＨＥに含まれる。複数のビアプラグＳＶ４の各々は、第２電極ＨＥにおいて最も下方に配置されている。複数のビアプラグＳＶ４の各々は、第１層間絶縁膜ＩＮ１及び第５層間絶縁膜ＩＮ５を貫通しかつエッチングストッパ膜ＳＴに達している。複数のビアプラグＳＶ４の各々の下方端部は、エッチングストッパ膜ＳＴに接している。

【0077】

複数のビアプラグＳＶ４の各々の第１方向Ｘの長さは、複数のビアプラグＳＶ４の各々の第２方向Ｙの長さよりも長い。複数のビアプラグＳＶ４の各々の第３方向Ｚの長さは、複数のビアプラグＳＶ３の各々の第３方向Ｚの長さよりも長い。

【0078】

複数のビアプラグＳＶ４は、第２下部配線ＭＬ２ａと接続されている第９ビアプラグＳＶ４ａと、第４下部配線ＭＬ２ｂと接続されている第１０ビアプラグＳＶ４ｂとを含む。第９ビアプラグＳＶ４ａは、平面視において第２下部配線ＭＬ２ａと重なるように配置されている。第１０ビアプラグＳＶ４ｂは、平面視において第４下部配線ＭＬ２ｂと重なるように配置されている。第９ビアプラグＳＶ４ａ、第７ビアプラグＳＶ３ａ、第１０ビアプラグＳＶ４ｂ、及び第８ビアプラグＳＶ３ｂは、第２方向Ｙに間隔を空けて並んで配置されている。第７ビアプラグＳＶ３ａ及び第１ビアプラグＳＶ１ａの下方部分は、第２方向Ｙにおいて第９ビアプラグＳＶ４ａと対向するともに、第１０ビアプラグＳＶ４ｂと対向している。

【0079】

第７ビアプラグＳＶ３ａと第９ビアプラグＳＶ４ａとの間の最短距離Ｄ７は、上記最短距離Ｄ２よりも短い。最短距離Ｄ７は、例えば上記最短距離Ｄ０と同等である。

【0080】

複数のビアプラグＳＶ３及び複数のビアプラグＳＶ４を構成する材料は、例えばＷを含む。

【0081】

実施の形態２に係る半導体装置の製造方法は、実施の形態１に係る半導体装置ＳＤの製造方法と基本的に同様の構成を備えが、ＭＩＭ容量ＭＭ１に代えてＭＩＭ容量ＭＭ２が形成される点で、実施の形態１に係る半導体装置ＳＤの製造方法とは異なる。以下、図１７～図２１を参照して、ＭＩＭ容量ＭＭ２を形成する工程を説明する。

【0082】

第１に、エッチングストッパ膜ＳＴが主表面上に形成されている半導体基板が準備される。エッチングストッパ膜ＳＴは、第１領域Ｒ１及び第２領域Ｒ２上に形成されている。なお、本工程にて準備される半導体基板には、エッチングストッパ膜ＳＴよりも下方に、半導体装置ＳＤに含まれる任意の素子構造（例えばトランジスタ）が形成されていてもよい。

【0083】

第２に、図１７に示されるように、第５層間絶縁膜ＩＮ５がエッチングストッパ膜ＳＴ上に形成される。さらに第１領域Ｒ１では、複数のビアプラグＳＶ３が第５層間絶縁膜ＩＮ５を貫通し、かつエッチングストッパ膜ＳＴに達するように形成される。

【0084】

複数のビアプラグＳＶ３を形成する方法は、特に制限されないが、例えば上述した複数のビアプラグＳＶ１を形成する方法と同じである。第５層間絶縁膜ＩＮ５を貫通しエッチングストッパ膜ＳＴに達する複数のビアホールが形成される。このとき、エッチングストッパ膜ＳＴを構成する材料は、第５層間絶縁膜ＩＮ５を構成する材料と比べて、上記ビアホールを形成するためのエッチングレートが小さい材料であるため、ビアホールの底面がエッチングストッパ膜ＳＴ内に形成され得る。

【0085】

なお、本工程において、第２領域Ｒ２には、複数のコンタクト用ビアプラグＣＶ３が第５層間絶縁膜ＩＮ５を貫通し、かつエッチングストッパ膜ＳＴに達するように形成されてもよい。複数のビアプラグＳＶ３及びコンタクト用ビアプラグＣＶ３は、同時に形成され得る。

【0086】

第３に、図１８に示されるように、第１層間絶縁膜ＩＮ１が、第５層間絶縁膜ＩＮ５、複数のビアプラグＳＶ３及びコンタクト用ビアプラグＣＶ３上に形成される。第１層間絶縁膜ＩＮ１を形成する方法は、上述の通りである。さらに第１領域Ｒ１では、複数のビアプラグＳＶ４が、第１層間絶縁膜ＩＮ１及び第５層間絶縁膜ＩＮ５を貫通し、かつエッチングストッパ膜ＳＴに達するように形成される。複数のビアプラグＳＶ４を形成する方法は、特に制限されないが、例えば複数のビアプラグＳＶ３を形成する方法と同じである。

【0087】

なお、本工程において、第２領域Ｒ２には、複数のコンタクト用ビアプラグＣＶ４が第１層間絶縁膜ＩＮ１を貫通し、かつコンタクト用ビアプラグＣＶ３に達するように形成されてもよい。複数のビアプラグＳＶ４及びコンタクト用ビアプラグＣＶ４は、同時に形成され得る。

【0088】

第４に、図１９に示されるように、第２配線層ＭＬ２が第１層間絶縁膜ＩＮ１上に形成される。第２配線層ＭＬ２は、第１領域Ｒ１において第２下部配線ＭＬ２ａ、及び第４下部配線ＭＬ２ｂを含む。第２下部配線ＭＬ２ａは、平面視において第９ビアプラグＳＶ４ａと重なるように形成される。第４下部配線ＭＬ２ｂは、平面視において第１０ビアプラグＳＶ４ｂと重なるように形成される。第２配線層ＭＬ２は、第２領域Ｒ２において、コンタクト用ビアプラグＣＶ４と電気的に接続される部分を含む。第２配線層ＭＬ２を形成する方法は、上述の通りである。

【0089】

第５に、図２０に示されるように、第２層間絶縁膜ＩＮ２が第１層間絶縁膜ＩＮ１及び第２配線層ＭＬ２上に形成される。さらに第１領域Ｒ１では、複数のビアプラグＳＶ１が第２層間絶縁膜ＩＮ２を貫通し、かつ複数のビアプラグＳＶ３に達するように形成される。複数のビアプラグＳＶ１を形成する方法は、上述の通りである。

【0090】

なお、本工程において、第２領域Ｒ２には、複数のコンタクト用ビアプラグＣＶ１が第２層間絶縁膜ＩＮ２を貫通し、かつ第２配線層ＭＬ２に達するように形成されてもよい。複数のビアプラグＳＶ１及びコンタクト用ビアプラグＣＶ１は、同時に形成され得る。

【0091】

第６に、図２１に示されるように、第３配線層ＭＬ３が第２層間絶縁膜ＩＮ２上に形成される。第３配線層ＭＬ３を形成する方法は、上述の通りである。

【0092】

その後、図１３及び図１４に示される工程と同様の工程が行われることにより、実施の形態２に係るＭＩＭ容量ＭＭ２は形成され得る。

【0093】

実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置ＳＤと基本的に同様の構成を備えるため、実施の形態１に係る半導体装置ＳＤと同様の効果を奏する。さらに、実施の形態２に係る半導体装置のＭＩＭ容量ＭＭ２では、第２下部配線ＭＬ２ａから下方に延びる第９ビアプラグＳＶ４ａの一部が第２方向Ｙにおいて第１ビアプラグＳＶ１ａの下方部分と対向し、かつ第９ビアプラグＳＶ４ａの残部第２方向Ｙにおいて第７ビアプラグＳＶ３ａと対向する。そのため、ＭＩＭ容量ＭＭ２において第１電極ＬＥと第２電極ＨＥとの対向面積は、ＭＩＭ容量ＭＭ２において第１電極ＬＥと第２電極ＨＥとの対向面積よりも大きくなる。その結果、ＭＩＭ容量ＭＭ２では、ＭＩＭ容量ＭＭ１と比べて、容量値の増大と容量の微細化とがより高いレベルで両立され得る。

【0094】

例えば、図１６に示されるＭＩＭ容量ＭＭ２と、図１５に示される比較例のＭＩＭ容量とを対比する。図１５に示される比較例では、第１配線層ＭＬ１１～第４配線層ＭＬ１４が第３方向Ｚに互いに間隔Ｄ７を空けて積層されており、かつ各配線層が第２方向Ｙに間隔Ｄ８を空けて並んで配置されている複数の配線を含む。間隔Ｄ７は、図１６において複数のビアプラグＳＶ３と第３配線層ＭＬ３との間の間隔、及び第２配線層ＭＬ２と第４配線層ＭＬ４との間の間隔と等しいとする。間隔Ｍ８は、図１６に示される最短距離Ｄ２と等しいとする。この場合、図１６に示されるＭＩＭ容量ＭＭ２では、図１５に示されるＭＩＭ容量と比べて、容量値が２．５倍になり、かつ平面視における占有面積が０．８倍になる。

【0095】

＜変形例＞
なお、ＭＩＭ容量ＭＭ１，ＭＭ２は、少なくとも１つの第１電極ＬＥと、少なくとも１つの第２電極ＨＥと、誘電体膜とにより構成されていればよい。ＭＩＭ容量ＭＭ１，ＭＭ２では、第１電極ＬＥ及び第２電極ＨＥの少なくとも一方が少なくとも１つのビアプラグＳＶを含み、第１電極ＬＥ及び第２電極ＨＥの少なくとも他方が少なくとも１つの配線ＭＬを含んでいればよい。第１電極ＬＥ及び第２電極ＨＥの少なくとも一方が１つのビアプラグＳＶにより構成されており、第１電極ＬＥ及び第２電極ＨＥの少なくとも他方が１つの配線ＭＬにより構成されていてもよい。

【0096】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0097】

ＡＬ アナログ回路、ＬＣ ロジック回路、ＦＤ フラッシュメモリ駆動回路、ＬＥ，ＬＥ１，ＬＥ２，ＬＥ３ 第１電極、ＨＥ，ＨＥ１，ＨＥ２，ＨＥ３ 第２電極、ＭＬ 配線、ＩＮ 誘電体膜、ＩＮ０ 層間絶縁膜、ＩＮ１ 第１層間絶縁膜、ＩＮ２ 第２層間絶縁膜、ＩＮ３ 第３層間絶縁膜、ＩＮ４ 第４層間絶縁膜、ＩＮ５ 第５層間絶縁膜、ＭＬ１ 第１配線層、ＭＬ１ａ 第１下部配線、ＭＬ１ｂ 第３下部配線、ＭＬ１ｃ 第５下部配線、ＭＬ２ 第２配線層、ＭＬ２ａ 第２下部配線、ＭＬ２ｂ 第４下部配線、ＭＬ２ｃ 第６下部配線、ＭＬ３ 第３配線層、ＭＬ３ａ 第１上部配線、ＭＬ３ｂ 第３上部配線、ＭＬ３ｃ 第５上部配線、ＭＬ４ 第４配線層、ＭＬ４ａ 第２上部配線、ＭＬ４ｂ 第４上部配線、ＭＬ４ｃ 第６上部配線、Ｒ１ 第１領域、Ｒ２ 第２領域、ＳＢ 半導体基板、ＳＤ 半導体装置、ＳＭ ＲＡＭ回路、ＳＭＦ 主表面、ＳＴ エッチングストッパ膜、ＳＶ，ＳＶ１，ＳＶ２，ＳＶ３，ＳＶ４ ビアプラグ、ＳＶ１ｃ 第５ビアプラグ、ＳＶ１ｂ 第３ビアプラグ、ＳＶ２ｃ 第６ビアプラグ、ＳＶ２ａ 第２ビアプラグ、ＳＶ３ａ 第７ビアプラグ、ＳＶ３ｂ 第８ビアプラグ、ＳＶ４ａ 第９ビアプラグ、ＳＶ４ｂ 第１０ビアプラグ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】