特開 2023-170816 周波数混合器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023170816

(43)【公開日】2023-12-01

(54)【発明の名称】周波数混合器

(51)【国際特許分類】

   H03D 7/14 20060101AFI20231124BHJP

【ＦＩ】

H03D7/14 C

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022082871

(22)【出願日】2022-05-20

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】100111763

【弁理士】

【氏名又は名称】松本 隆

(74)【代理人】

【識別番号】100163832

【弁理士】

【氏名又は名称】後藤 直哉

(72)【発明者】

【氏名】対馬 博之

(57)【要約】

【課題】 差動対のオフセット補正が可能な周波数混合器を提供する。
【解決手段】 シフトレジスタ４１～４６は、デジタル値を記憶する。ＤＡＣ５１～５４およびＩＤＡＣ５５、５６は、シフトレジスタ４１～４６に記憶された記憶されたデジタル値に基づいて、周波数混合器１００のオフセット電圧を補正するために第１差動対１１～１４または第２差動対１５、１６に与える補正バイアスを発生する。コンパレータ２０は、周波数混合器１００から得られるオフセット電圧の極性を判定する。制御部３０は、コンパレータ２０の判定結果に基づいて、オフセット電圧が０となるデジタル値を探索し、シフトレジスタ４１～４６に記憶させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

２つの第１差動対と、１つの第２差動対とを含む複数の差動対を有し、前記２つの第１差動対の共通ノードは、前記第２差動対の２つの差動出力ノードに各々接続されており、前記２つの第１差動対は、各々の２つの差動出力ノードが相互に接続されており、前記第１差動対が第１信号を差動増幅し、前記第２差動対が第２信号を差動増幅することにより、前記第１信号と前記第２信号とを混合した差動信号を前記第１差動対から出力する周波数混合器において、
デジタル値を記憶する記憶手段と、
前記記憶手段に記憶されたデジタル値に基づいて、前記周波数混合器のオフセット電圧を補正するために前記第１差動対または前記第２差動対に与える補正バイアスを発生する補正バイアス発生手段と、
前記周波数混合器から得られるオフセット電圧の極性を判定する判定手段と、
前記判定手段の判定結果に基づいて、前記オフセット電圧が０となる前記デジタル値を探索し、前記記憶手段に記憶させる制御手段と
を有する周波数混合器。

【請求項2】

前記補正バイアス発生手段は、前記第１差動対を構成する各トランジスタに与えるバックゲート電圧を前記補正バイアスとして発生する請求項１に記載の周波数混合器。

【請求項3】

前記第２差動対は、前記第２信号を差動増幅することにより２つの前記第１差動対の共通ノードに２つの差動出力電流を供給するものであり、
前記補正バイアス発生手段は、前記２つの差動出力電流を補正する電流を前記補正バイアスとして発生する請求項１に記載の周波数混合器。

【請求項4】

前記制御手段は、前記２つの第１差動対から１の第１差動対を順次選択し、選択した第１差動対以外の第１差動対の共通ノードへの電流の供給を遮断し、選択した第１差動対について前記オフセット電圧が０となる前記デジタル値を探索する請求項１に記載の周波数混合器。

【請求項5】

前記記憶手段は、シフトレジスタであり、
前記制御手段は、前記判定手段の出力信号を前記シフトレジスタに入力してシフト動作させることにより前記探索を実行する請求項１に記載の周波数混合器。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、周波数混合器に関する。

【背景技術】

【0002】

周波数混合器は、周波数の異なる２つの信号を乗算して出力する回路であり、略称ではミキサ、ミキサ回路と呼ばれることが多い。送受信システムでは、周波数混合器は要素回路として搭載され、搬送波（ローカル信号）に信号情報に基づく変調（送信）を施し、または外部からの受信信号から信号情報を復調（受信）する役割を果たす。

【0003】

周波数混合器の一形態として、図４に示すギルバートセル型回路２００がある。このギルバートセル型回路２００は、２つの第１差動対２０１および２０２と、１つの第２差動対２０３とを有する。ここで、第１差動対２０１の共通ノードおよび第１差動対２０２の共通ノードは、第２差動対２０３の２つの差動出力ノードに接続されている。このギルバートセル型回路２００は、２つの異なる周波数成分の分離特性で優れているダブル・バランスド・ミキサを集積回路上で実装する場合に多く用いられる。

【0004】

図４に示すギルバートセル型回路２００は、復調回路として用いられている。このギルバートセル型回路２００には、搬送波と周波数混合された高周波信号ＲＦが外部から入力される。ギルバートセル型回路２００では、この高周波信号ＲＦと、搬送波に相当するローカル信号ＬＯとが乗算され、中間周波信号ＩＦが出力される。この中間周波信号ＩＦから差分の信号周波数のみを抽出することができる。ギルバートセル型回路２００は、変調回路としても用いられる。変調回路の場合は、搬送波であるローカル信号ＬＯと中間周波信号ＩＦを周波数混合させて高周波信号ＲＦを生成する。

【0005】

ギルバートセル型回路２００を利用したミキサとして、図５に示すギルバートセル型ダブル・バランスド・ミキサ２５０がある。このギルバートセル型ダブル・バランス・ミキサ２５０では、ミキサ２２１および２２２がギルバートセル型回路２００により構成されている。

【0006】

このギルバートセル型ダブル・バランスド・ミキサ２５０は、ベースバンド信号ＢＢとローカル信号ＬＯとを周波数混合して１６ＱＡＭ（直交振幅変調）送信信号を生成するミキサであり、例えば無線ＬＡＮ（ＷｉＦｉ）の変調装置に利用されている。

【0007】

このギルバートセル型ダブル・バランスド・ミキサ２５０は、電流出力型の差動対２１１および２１２を有している。差動対２１１は、Ｉチャネルの差動形式のベースバンド信号ＢＢＩＰおよびＢＢＩＮを差動増幅し、１対の差動出力電流を出力する。差動対２１２は、Ｉチャネルに対して位相が９０度ずれたＱチャネルの差動形式のベースバンド信号ＢＢＱＰおよびＢＢＱＮを差動増幅し、１対の差動出力電流を出力する。

【0008】

ミキサ２２１は、差動対２１１の１対の差動出力電流とＩチャネルのローカル信号ＬＯＩＰおよびＬＯＩＮとの周波数混合を行い、１対の差動出力信号を生成する。また、ミキサ２２２は、差動対２１２の１対の差動出力電流とＱチャネルのローカル信号ＬＯＱＰおよびＬＯＱＮとの周波数混合を行い、１対の差動出力信号を生成する。加算器２３０は、ミキサ２２１から得られる１対の差動出力信号と、ミキサ２２２から得られる１対の差動出力信号とを加算することにより、１６ＱＡＭ送信信号を生成する。なお、このようなギルバートセル型回路を利用した周波数混合器は、例えば特許文献１に開示されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１４－７６０６号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

上述したギルバートセル型ダブル・バランスド・ミキサ２５０において、同ミキサの内部の差動対に閾値Ｖｔｈなどのミスマッチがある場合、オフセット電圧が発生し、２つの信号と乗算に誤差が発生する。その場合、打ち消されるはずのローカル信号ＬＯの成分が高周波信号ＲＦまでリークすることで、信号妨害電力となり、大きさによっては送受信システムの要求仕様を満たせない場合がある。

【0011】

特許文献１には、ギルバートセル型回路を利用した周波数混合器において、オフセット電圧を検出し、検出したオフセット電圧に基づいて入力信号を補正することで、オフセット電圧を補正する旨の記載がある。しかしながら、このように入力信号を補正することによってオフセット電圧を補正するのは、非常に難しい処理であり、オフセット電圧を十分に除去できない問題がある。

【0012】

この発明は、以上説明した事情に鑑みてなされたものであり、ギルバートセル型回路を利用した周波数混合器において、オフセット電圧を十分に除去することが可能な技術的手段を提供することを目的とする。

【課題を解決するための手段】

【0013】

この発明は、２つの第１差動対と、１つの第２差動対とを含む複数の差動対を有し、前記２つの第１差動対の共通ノードは、前記第２差動対の２つの差動出力ノードに各々接続されており、前記２つの第１差動対は、各々の２つの差動出力ノードが相互に接続されており、前記第１差動対が第１信号を差動増幅し、前記第２差動対が第２信号を差動増幅することにより、前記第１信号と前記第２信号とを周波数混合した差動信号を前記第１差動対から出力する周波数混合器において、デジタル値を記憶する記憶手段と、前記記憶手段に記憶されたデジタル値に基づいて、前記周波数混合器のオフセット電圧を補正するために前記第１差動対または前記第２差動対に与える補正バイアスを発生する補正バイアス発生手段と、前記周波数混合器から得られるオフセット電圧の極性を判定する判定手段と、前記判定手段の判定結果に基づいて、前記オフセット電圧が０となる前記デジタル値を探索し、前記記憶手段に記憶させる制御手段とを有する周波数混合器を提供する。

【0014】

この発明によれば、判定手段は、周波数混合器から得られるオフセット電圧の極性を判定し、制御手段は、判定手段の判定結果に基づいて、オフセット電圧が０となるデジタル値を探索し、記憶手段に記憶させる。従って、この発明によれば、周波数混合器のオフセット電圧を十分に除去することができる。

【図面の簡単な説明】

【0015】

【図1】この発明の一実施形態である周波数混合器の構成を示す回路図である。

【図2】同実施形態の動作を示すタイムチャートである。

【図3】同実施形態における差動対の調整の例を示す図である。

【図4】ギルバートセル型回路の構成を示す回路図である。

【図5】ギルバートセル型回路を利用したミキサの構成例を示す回路図である。

【発明を実施するための形態】

【0016】

以下、図面を参照し、この発明の実施形態について説明する。

【0017】

図１はこの発明の一実施形態である周波数混合器１００の構成を示す回路図である。この周波数混合器１００は、位相が相互に９０度ずれたＩチャネルおよびＱチャネルのベースバンド信号ＢＢと、同じく位相が相互に９０度ずれたＩチャネルおよびＱチャネルのローカル信号ＬＯとを混合することにより、高周波信号ＯＵＴＰおよびＯＵＴＭを出力するギルバートセル型ダブル・バランスド・ミキサである。ここで、Ｉチャネルのベースバンド信号ＢＢは、差動信号である信号ＢＢＩＰおよびＢＢＩＮにより構成され、Ｑチャネルのベースバンド信号ＢＢは、差動信号である信号ＢＢＱＰおよびＢＢＱＮにより構成されている。Ｉチャネルのローカル信号ＬＯは、差動信号である信号ＬＯＩＰおよびＬＯＩＮにより構成され、Ｑチャネルのローカル信号ＬＯは、差動信号である信号ＬＯＱＰおよびＬＯＱＮにより構成されている。

【0018】

周波数混合器１００は、４つの第１差動対１１～１４と、スイッチＳＷ１～ＳＷ４と、２つの第２差動対１５および１６と、抵抗ＲＰおよびＲＮと、コンパレータ２０と、制御部３０と、シフトレジスタ４１～４６と、ＤＡＣ５１～５４と、ＩＤＡＣ５５および５６と、を有する。

【0019】

第１差動対１１～１４は、第１信号であるローカル信号ＬＯを差動増幅する手段であり、ＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor；金属酸化膜半導体構造の電解効果トランジスタであり、以下、単にトランジスタという）により構成されている。

【0020】

さらに詳述すると、第１差動対１１は、各々のソースが共通ノード１Ｃに接続されたトランジスタ１Ｐおよび１Ｎからなり、トランジスタ１Ｐのゲートには信号ＬＯＩＰが与えられ、トランジスタ１Ｎのゲートには信号ＬＯＩＮが与えられる。また、第１差動対１２は、各々のソースが共通ノード２Ｃに接続されたトランジスタ２Ｐおよび２Ｎからなり、トランジスタ２Ｐのゲートには信号ＬＯＩＰが与えられ、トランジスタ２Ｎのゲートには信号ＬＯＩＮが与えられる。そして、トランジスタ１Ｐのドレインとトランジスタ２Ｎのドレインは共通接続され、この共通接続点は、抵抗ＲＰを介して電源ＶＣＣに接続されている。また、トランジスタ１Ｎのドレインとトランジスタ２Ｐのドレインは共通接続され、この共通接続点は、抵抗ＲＮを介して電源ＶＣＣに接続されている。このような構成により、第１差動対１１および１２の組が、信号ＬＯＩＰおよびＬＯＩＮの差動増幅を行う。

【0021】

また、第１差動対１３は、各々のソースが共通ノード３Ｃに接続されたトランジスタ３Ｐおよび３Ｎからなり、トランジスタ３Ｐのゲートには信号ＬＯＱＰが与えられ、トランジスタ３Ｎのゲートには信号ＬＯＱＮが与えられる。また、第１差動対１４は、各々のソースが共通ノード４Ｃに接続されたトランジスタ４Ｐおよび４Ｎからなり、トランジスタ４Ｐのゲートには信号ＬＯＱＰが与えられ、トランジスタ４Ｎのゲートには信号ＬＯＱＮが与えられる。そして、トランジスタ３Ｐのドレインとトランジスタ４Ｎのドレインは共通接続され、この共通接続点は、抵抗ＲＮを介して電源ＶＣＣに接続されている。また、トランジスタ３Ｎのドレインとトランジスタ４Ｐのドレインは共通接続され、この共通接続点は、抵抗ＲＰを介して電源ＶＣＣに接続されている。このような構成により、第１差動対１３および１４の組が、信号ＬＯＱＰおよびＬＯＱＮの差動増幅を行う。

【0022】

そして、第１差動対１１～１４では、トランジスタ１Ｐ、２Ｎ、３Ｎおよび４Ｐの各ドレインの共通接続点が高周波信号ＯＵＴＰの出力ノードとなっている。また、トランジスタ１Ｎ、２Ｐ、３Ｐおよび４Ｎの各ドレインの共通接続点が高周波信号ＯＵＴＮの出力ノードとなっている。

【0023】

第２差動対１５および１６は、第２信号であるベースバンド信号ＢＢを差動増幅する手段である。さらに詳述すると、第２差動対１５は、電流出力型の差動対であり、２つの差動電流出力部１５Ｐおよび１５Ｎを有する。第２差動対１５は、第２信号である信号ＢＢＩＰおよびＢＢＩＮを差動増幅し、信号ＢＢＩＰおよびＢＢＩＮの差分に比例した電流差を持った２つの差動出力電流を差動電流出力部１５Ｐおよび１５Ｎから出力する。同様に第２差動対１６は、２つの差動電流出力部１６Ｐおよび１６Ｎを有する。第２差動対１６は、第２信号である信号ＢＢＱＰおよびＢＢＱＮを差動増幅し、信号ＢＢＱＰおよびＢＢＱＮの差分に比例した電流差を持った２つの差動出力電流を差動電流出力部１６Ｐおよび１６Ｎから出力する。

【0024】

第１差動対１１の共通ノード１Ｃおよび第１差動対１２の共通ノード２Ｃは、スイッチＳＷ１およびＳＷ２を各々介して、第２差動対１５の差動電流出力部１５Ｐおよび１５Ｎに各々接続されている。また、第１差動対１３の共通ノード３Ｃおよび第１差動対１４の共通ノード４Ｃは、スイッチＳＷ３およびＳＷ４を各々介して、第２差動対１６の差動電流出力部１６Ｐおよび１６Ｎに各々接続されている。

【0025】

本実施形態では、以上のような第１差動対１１～１４により第１信号であるローカル信号ＬＯが差動増幅され、第２差動対１５および１６により第２信号であるベースバンド信号ＢＢが差動増幅される。これにより、第１信号および第２信号を周波数混合した差動信号である高周波信号ＯＵＴＰおよびＯＵＴＮが、第１差動対１１～１４から出力される。

【0026】

スイッチＳＷ１～ＳＷ４は、本実施形態において、周波数混合器１００のオフセット電圧を補正する際に、共通ノード１Ｃ～４Ｃへの電流供給を遮断するために設けられた手段である。なお、このようなスイッチＳＷ１～ＳＷ４を設ける代わりに、共通ノード１Ｃ～４Ｃに接続される電流源（図１の例では差動電流出力部１５Ｐ等）の電流値を強制的に０にすることによりスイッチＳＷ１～ＳＷ４としての機能を実現してもよい。

【0027】

コンパレータ２０は、周波数混合器１００のオフセット電圧の極性を判定する判定手段である。このコンパレータ２０は、オフセット補正時、周波数混合器１００から出力される高周波信号ＯＵＴＰおよびＯＵＴＮを比較する。そして、ＯＵＴＰ＞ＯＵＴＮ、すなわち、オフセット電圧の極性が正である場合、コンパレータ２０は、信号ＣＭＰ＝１を出力する。また、ＯＵＴＰ＜ＯＵＴＮ、すなわち、オフセット電圧の極性が負である場合、コンパレータ２０は、信号ＣＭＰ＝０を出力する。

【0028】

シフトレジスタ４１～４６は、オフセット補正のためのデジタル値を記憶する記憶手段である。ＤＡＣ５１～５４およびＩＤＡＣ５５、５６は、シフトレジスタ４１～４６に記憶されたデジタル値に基づき、周波数混合器１００のオフセット電圧を補正するために第１差動対１１～１４または第２差動対１５、１６に供給する補正バイアスを発生する補正バイアス発生手段である。

【0029】

さらに詳述すると、ＤＡＣ５１は、第１差動対１１のトランジスタ１Ｐおよび１Ｎに対するバックゲート電圧ＶＢＳ１ＰおよびＶＢＳ１Ｎを補正バイアスとして発生する。また、ＤＡＣ５２は、第１差動対１２のトランジスタ２Ｐおよび２Ｎに対するバックゲート電圧ＶＢＳ２ＰおよびＶＢＳ２Ｎを補正バイアスとして発生する。また、ＤＡＣ５３は、第１差動対１３のトランジスタ３Ｐおよび３Ｎに対するバックゲート電圧ＶＢＳ３ＰおよびＶＢＳ３Ｎを補正バイアスとして発生する。また、ＤＡＣ５４は、第１差動対１４のトランジスタ４Ｐおよび４Ｎに対するバックゲート電圧ＶＢＳ４ＰおよびＶＢＳ４Ｎを補正バイアスとして発生する。

【0030】

また、ＩＤＡＣ５５は、第２差動対１５の差動電流出力部１５Ｐおよび１５Ｎの各出力電流を補正（各出力電流に追加）する補正電流Ｉ１およびＩ２を補正バイアスとして発生する。また、ＩＤＡＣ５６は、第２差動対１６の差動電流出力部１６Ｐおよび１６Ｎの各出力電流を補正（各出力電流に追加）する補正電流Ｉ３およびＩ４を補正バイアスとして発生する。

【0031】

制御部３０は、判定手段であるコンパレータ２０の判定結果に基づいて、オフセット電圧が０となるデジタル値を探索し、シフトレジスタ４１～４６に記憶させる制御手段である。この制御部３０は、第１差動対１１～１４から１の差動対を順次選択し、選択した差動対以外の差動対の共通ノードへの電流の供給を遮断し、選択した差動対についてオフセット電圧が０となるデジタル値を探索する。また、制御部３０は、第１差動対１１～１４に対する補正バイアスを最適化（オフセット電圧が０となるように最適化）した状態において、第２差動対１５および１６から１つの差動対を順次選択し、選択した差動対についてオフセット電圧が０となるデジタル値を探索する。

【0032】

次に本実施形態の動作を説明する。図２は本実施形態の動作を示すタイムチャートである。図２に示すように、本実施形態における周波数混合器１００は、第１差動対１１の調整、第１差動対１２の調整、第１差動対１３の調整、第１差動対１４の調整、第２差動対１５の調整および第２差動対１６の調整を順次実行した後、ノーマル動作に移行する。

【0033】

図３は第１差動対１１の調整を例に本実施形態におけるオフセット補正の動作を説明する図である。第１差動対１１の調整において、制御部３０は、スイッチＳＷ１のみをＯＮとし、スイッチＳＷ２～ＳＷ３をＯＦＦとし、調整対象である第１差動対１１以外の第１差動対１２～１４の共通ノード２Ｃ～４Ｃへの電流供給を遮断する。これは、調整対象でない第１差動対１２～１４が周波数混合器１００のオフセット電圧の発生に関与するのを
阻止するためである。

【0034】

この状態において、制御部３０は、コンパレータ２０の出力信号ＣＭＰに基づいて、ＤＡＣ５１に与えるデジタル値のビットを生成し、このビットをシフトレジスタ４１に入力してシフトさせる。

【0035】

さらに詳述すると、この例では、ＤＡＣ５１に入力されるデジタル値の増加に応じて、バックゲート電圧ＶＢＩＳ１Ｎが増加し、バックゲート電圧ＶＢＩＳ１Ｐが減少する。そして、この例では、バックゲート電圧ＶＢＳ１Ｎが下限値となり、かつ、バックゲート電圧ＶＢＳ１Ｐが上限値となるデジタル値ＭＩＮと、バックゲート電圧ＶＢＳ１Ｎが上限値となり、かつ、バックゲート電圧ＶＢＳ１Ｐが下限値となるデジタル値ＭＡＸとに挟まれた範囲をデジタル値の探索範囲とする。

【0036】

また、本実施形態において、ＤＡＣ５１は、デジタル値の各ビットに重み付けを行ったＤＡ変換を行う際に、ビット１に対してはプラスの重み付けを行い、ビット０についてはマイナスの重み付けを行う。これは、以下説明する２分探索アルゴリズムによりオフセット電圧を０にするデジタル値の探索を行う際に、デジタル値の１つのビットが１になることにより補正バイアスを増加させ、デジタル値の１つのビットが０になることにより補正バイアスを減少させることが必要になるからである。なお、以下の例において、ＤＡＣ５１に入力されるデジタル値は６ビットであるが、デジタル値は７ビット以上であってもよい。

【0037】

まず、制御部３０は、ＤＡＣ５１に対してデジタル値ＭＩＮを与える。この例では、このデジタル値ＭＩＮが与えられることにより、正のオフセット電圧が周波数混合器１００から出力され、ＣＭＰ＝１となっている。そこで、制御部３０は、時刻ｔ１において、このＣＭＰ＝１をＤＡＣ５１に入力されるデジタル値の最上位ビット（この例では第６ビット）に設定する。また、制御部３０は、ＤＡＣ５１に設定したビットをシフトレジスタ４１に入力する。ＤＡＣ５１に入力されるデジタル値の各ビットに重み付けして加算した値（すなわち、デジタル値の大きさ）は、Ｄ／２相当増加する。この結果、ＭＡＸ－ＭＩＮ＝Ｄとした場合に、ＤＡＣ５１の発生するバックゲート電圧ＶＢＳ１ＮがＤ／２相当増加し、バックゲート電圧ＶＢＳ１ＰがＤ／２相当減少する。

【0038】

図３の例では、デジタル値がＤ／２相当増加した後、周波数混合器１００から依然として正のオフセット電圧が出力されており、ＣＭＰ＝１となっている。そこで、制御部３０は、時刻ｔ２において、このＣＭＰ＝１をＤＡＣ５１に入力されるデジタル値の第５ビットに設定する。また、制御部３０は、ＤＡＣ５１に設定したビットをシフトレジスタ４１に入力し、シフトレジスタ４１に１ビットのシフト動作を行わせる。ＤＡＣ５１に入力されるデジタル値の各ビットに重み付けして加算した値（すなわち、デジタル値の大きさ）は、Ｄ／４相当増加する。この結果、ＤＡＣ５１の発生するバックゲート電圧ＶＢＳ１ＮがＤ／４相当増加し、バックゲート電圧ＶＢＳ１ＰがＤ／４相当減少する。

【0039】

そして、デジタル値がＤ／４相当増加すると、周波数混合器１００から負のオフセット電圧が出力され、ＣＭＰ＝０となる。そこで、制御部３０は、時刻ｔ３において、このＣＭＰ＝０をＤＡＣ５１に入力されるデジタル値の第４ビットに設定する。また、制御部３０は、ＤＡＣ５１に設定したビットをシフトレジスタ４１に入力し、シフトレジスタ４１に１ビットのシフト動作を行わせる。ＤＡＣ４１に入力されるデジタル値の各ビットに重み付けして加算した値（すなわち、デジタル値の大きさ）は、Ｄ／８相当減少する。この結果、ＤＡＣ５１の発生するバックゲート電圧ＶＢＳ１ＮがＤ／８相当減少し、バックゲート電圧ＶＢＳ１ＰがＤ／４相当増加する。

【0040】

以下同様であり、制御部３０は、コンパレータ２０から得られる信号ＣＭＰに基づいて、ＤＡＣ４１に入力されるデジタル値のさらに下位のビットを順次決定し、シフトレジスタ４１に対する当該ビットの入力を行う。これにより周波数混合器１００から出力されるオフセット電圧が次第に減少し、オフセット電圧を０にするデジタル値がシフトレジスタ４１に格納される。

【0041】

第１差動対１２の調整、第１差動対１３の調整、第１差動対１４の調整の動作も、以上説明した第１差動対１１の調整の動作と同様である。第１差動対１２の調整では、スイッチＳＷ２のみをＯＮとし、スイッチＳＷ１、ＳＷ３およびＳＷ４をＯＦＦとし、コンパレータ２０の出力信号ＣＭＰに基づいてＤＡＣ５２に入力されるデジタル値の各ビットを決定し、バックゲート電圧ＶＢＳ２ＰおよびＶＢＳ２Ｎを調整する。また、第１差動対１３の調整では、スイッチＳＷ３のみをＯＮとし、スイッチＳＷ１、ＳＷ２およびＳＷ４をＯＦＦとし、コンパレータ２０の出力信号ＣＭＰに基づいてＤＡＣ５３に入力されるデジタル値の各ビットを決定し、バックゲート電圧ＶＢＳ３ＰおよびＶＢＳ３Ｎを調整する。また、第１差動対１４の調整では、スイッチＳＷ４のみをＯＮとし、スイッチＳＷ１～ＳＷ３をＯＦＦとし、コンパレータ２０の出力信号ＣＭＰに基づいてＤＡＣ５４に入力されるデジタル値の各ビットを決定し、バックゲート電圧ＶＢＳ４ＰおよびＶＢＳ４Ｎを調整する。

【0042】

第２差動対１５の調整および第２差動対１６の調整では、シフトレジスタ４１～４４に記憶されたデジタル値がＤＡＣ５１～５４に与えられる。そして、オフセット電圧が０になるように第１差動対１１～１４に対する補正バイアスが最適化された状態で、第２差動対１５の調整および第２差動対１６の調整が行われる。第２差動対１５の調整では、スイッチＳＷ１およびＳＷ２をＯＮとし、スイッチＳＷ３およびＳＷ４をＯＦＦとし、コンパレータ２０の出力信号ＣＭＰに基づいて、ＩＤＡＣ５５に入力されるデジタル値の各ビットを決定し、補正電流Ｉ１およびＩ２を調整する。また、第２差動対１６の調整では、スイッチＳＷ１およびＳＷ２をＯＦＦとし、スイッチＳＷ３およびＳＷ４をＯＮとし、コンパレータ２０の出力信号ＣＭＰに基づいて、ＩＤＡＣ５５に入力されるデジタル値の各ビットを決定し、補正電流Ｉ１およびＩ２を調整する。

【0043】

以上の調整により周波数混合器１００のオフセット電圧は０となり、このオフセット電圧が０となるデジタル値がシフトレジスタ４１～４６に格納される。従って、ノーマル動作時には、このシフトレジスタ４１～４６内の各デジタル値をＤＡＣ５１～５４およびＩＤＡＣ５５、５６に与え、オフセット電圧が０の状態で周波数混合器１００を動作させることができる。

【0044】

本実施形態によれば、製造ばらつきによって、第１差動対１１～１４または第２差動対１５、１６に大きなオフセット電圧が発生していたとしても、ローカル信号ＬＯのリークをシステムの要求仕様を満たすまで自動オフセット補正により大きく低減することができる。また、本実施形態によれば、電源ＶＣＣのヘッドルーム電圧の制約でベースバンド信号ＢＢの信号振幅が得られない場合でも、オフセット電圧を補正することによりローカル信号ＬＯのリークを低減できる。

【0045】

なお、オフセット電圧の補正は、任意のタイミングにおいて実行可能であり、初期動作時に実行してもよく、または稼働途中で、あるいは温度変動があった場合に実行してもよい。

【符号の説明】

【0046】

１００……周波数混合器、１１～１４……第１差動対、１５，１６……第２差動対、ＳＷ１～ＳＷ４……スイッチ、１５Ｐ，１５Ｎ，１６Ｐ，１６Ｎ……差動電流出力部、２０……コンパレータ、３０……制御部、４１～４６……シフトレジスタ、５１～５４……ＤＡＣ、５５，５６……ＩＤＡＣ。

【図1】

【図2】

【図3】

【図4】

【図5】