特開 2023-171042 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023171042

(43)【公開日】2023-12-01

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20231124BHJP

【ＦＩ】

H01L21/92 602N

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022083233

(22)【出願日】2022-05-20

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】奥田 肇

(72)【発明者】

【氏名】西山 雄人

(72)【発明者】

【氏名】宅間 徹

(72)【発明者】

【氏名】山田 克明

(57)【要約】

【課題】電気的特性を向上できる半導体装置を提供する。
【解決手段】半導体装置６１は、基板２と、基板２に設けられた出力領域６（デバイス領域）と、平面視で出力領域６を被覆するソース端子２６（端子）と、ワイヤから開放された状態でソース端子２６の上に密に配置された複数の疑似バンプ７５と、ワイヤに接続された状態でソース端子２６の上に複数の疑似バンプ７５よりも疎に配置された少なくとも１個の真正バンプ９０と、を含む。
【選択図】図９

【特許請求の範囲】

【請求項1】

基板と、
前記基板に設けられたデバイス領域と、
平面視で前記デバイス領域を被覆する端子と、
ワイヤから開放された状態で前記端子の上に密に配置された複数の疑似バンプと、
ワイヤに接続された状態で前記端子の上に複数の前記疑似バンプよりも疎に配置された少なくとも１個の真正バンプと、を含む、半導体装置。

【請求項2】

複数の前記疑似バンプは、単位平面積当たりにおいて第１占有面積で前記端子の上に配置され、
少なくとも１個の前記真正バンプは、前記単位平面積当たりにおいて前記第１占有面積未満の第２占有面積で前記端子の上に配置されている、請求項１に記載の半導体装置。

【請求項3】

複数の前記真正バンプが、前記端子の上に疎に配置されている、請求項１に記載の半導体装置。

【請求項4】

複数の前記疑似バンプは、第１ピッチで前記端子の上に配置され、
複数の前記真正バンプは、前記第１ピッチよりも大きい第２ピッチで前記端子の上に配置されている、請求項３に記載の半導体装置。

【請求項5】

少なくとも３個の前記疑似バンプが、前記端子の上に密に配置されている、請求項１に記載の半導体装置。

【請求項6】

少なくとも３個の前記疑似バンプは、平面視で二等辺三角形の頂点に位置するレイアウトで配置されている、請求項５に記載の半導体装置。

【請求項7】

少なくとも７個の前記疑似バンプが、前記端子の上に密に配置されている、請求項１に記載の半導体装置。

【請求項8】

６個の前記疑似バンプが、１個の前記疑似バンプの周囲に配置されている、請求項７に記載の半導体装置。

【請求項9】

６個の前記疑似バンプが、平面視で六角形の頂点に位置するレイアウトで配置され、
１個の前記疑似バンプが、平面視で前記六角形の中心に位置するレイアウトで配置されている、請求項８に記載の半導体装置。

【請求項10】

前記端子における各前記疑似バンプの接合部に形成された薄膜部と、
前記端子における各前記疑似バンプの前記接合部外の領域に形成された厚膜部と、をさらに含む、請求項１～９のいずれか一項に記載の半導体装置。

【請求項11】

前記端子における各前記疑似バンプの接合縁部において前記端子の一部が前記厚膜部よりも厚化した隆起部をさらに含む、請求項１０に記載の半導体装置。

【請求項12】

各前記疑似バンプは、前記端子に接続された幅広なボディ部、および、前記ボディ部から前記端子とは反対側に向けて前記ボディ部よりも幅狭に突出したネック部を含む、請求項１～９のいずれか一項に記載の半導体装置。

【請求項13】

各前記疑似バンプは、前記ネック部において前記ネック部の中央部に向けて窪んだ少なくとも１つの抉れ部を含む、請求項１２に記載の半導体装置。

【請求項14】

各前記疑似バンプは、第１金属を含むバンプ本体、および、前記第１金属とは異なる第２金属を含み、前記バンプ本体の外面の少なくとも一部を被覆する金属膜を含む、請求項１～９のいずれか一項に記載の半導体装置。

【請求項15】

前記基板において前記デバイス領域に形成された複数のトレンチ構造をさらに含み、
各前記疑似バンプは、平面視において複数の前記トレンチ構造に重なっている、請求項１～９のいずれか一項に記載の半導体装置。

【請求項16】

各前記疑似バンプは、各前記トレンチ構造の深さよりも大きい厚さを有している、請求項１５に記載の半導体装置。

【請求項17】

前記基板に設けられた制御領域をさらに含み、
前記端子は、平面視で前記制御領域を露出させるように前記デバイス領域を被覆している、請求項１～９のいずれか一項に記載の半導体装置。

【請求項18】

基板と、
前記基板に設けられたデバイス領域と、
平面視で前記デバイス領域を被覆する端子と、
ワイヤから開放された状態で前記端子の上に配置された疑似バンプと、
ワイヤに接続された状態で前記端子の上に配置され、前記疑似バンプのサイズよりも小さいサイズを有する真正バンプと、を含む、半導体装置。

【請求項19】

ワイヤから開放された状態で前記端子の上において前記疑似バンプの周囲に配置され、前記疑似バンプのサイズよりも小さいサイズを有する小型疑似バンプをさらに含む、請求項１８に記載の半導体装置。

【請求項20】

複数の前記小型疑似バンプが、前記疑似バンプの周囲に配置されている、請求項１９に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、マイコンやパワートランジスタ等の能動素子近傍に形成されたワイヤボンド用の電極を含む半導体装置を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１２－００５０７３号

【発明の概要】

【発明が解決しようとする課題】

【0004】

一実施形態は、電気的特性を向上できる半導体装置を提供する。

【課題を解決するための手段】

【0005】

一実施形態は、基板と、前記基板に設けられたデバイス領域と、平面視で前記デバイス領域を被覆する端子と、ワイヤから開放された状態で前記端子の上に密に配置された複数の疑似バンプと、ワイヤに接続された状態で前記端子の上に複数の前記疑似バンプよりも疎に配置された少なくとも１個の真正バンプと、を含む、半導体装置を提供する。

【0006】

一実施形態は、基板と、前記基板に設けられたデバイス領域と、平面視で前記デバイス領域を被覆する端子と、ワイヤから開放された状態で前記端子の上に配置された疑似バンプと、ワイヤに接続された状態で前記端子の上に配置され、前記疑似バンプのサイズよりも小さいサイズを有する真正バンプと、を含む、半導体装置を提供する。

【0007】

上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１形態例に係る半導体チップを示す平面図である。

【図2】図２は、図１に示すII-II線に沿う断面図である。

【図3】図３は、図１に示す半導体チップの電気的構成例を示す回路図である。

【図4】図４は、出力領域のレイアウトを示す平面図である。

【図5】図５は、図４に示すV-V線に沿う断面図である。

【図6】図６は、図４に示すVI-VI線に沿う断面図である。

【図7】図７は、図４に示すVII-VII線に沿う断面図である。

【図8】図８は、図１に示す半導体チップが搭載された半導体装置を示す斜視図である。

【図9】図９は、図８に示す半導体装置の内部構造を第１レイアウト例に係る疑似バンプと共に示す平面図である。

【図10】図１０は、図９に示すX-X線に沿う断面図である。

【図11】図１１は、図９に示すXI-XI線に沿う断面図である。

【図12】図１２は、第１レイアウト例に係る疑似バンプを示す平面図である。

【図13】図１３は、図１２に示すXIII-XIII線に沿う断面図である。

【図14】図１４は、図１２に示すXIV-XIV線に沿う断面図である。

【図15】図１５は、第２レイアウト例に係る疑似バンプを示す平面図である。

【図16】図１６は、図１５に示すXVI-XVI線に沿う断面図である。

【図17】図１７は、半導体装置の内部構造を第３レイアウト例に係る疑似バンプと共に示す平面図である。

【図18】図１８は、第３レイアウト例に係る疑似バンプを示す平面図である。

【図19】図１９は、図１８に示すXIX-XIX線に沿う断面図である。

【図20】図２０は、図１８に示すXX-XX線に沿う断面図である。

【図21】図２１は、第２形態例に係る半導体チップを示す平面図である。

【図22】図２２は、図２１に示す半導体チップが搭載された半導体装置を第１レイアウト例に係る疑似バンプと共に示す平面図である。

【図23】図２３は、図２２に示すXXIII-XXIII線に沿う断面図である。

【図24】図２４は、第１変形例に係る半導体装置の内部構造を第１レイアウト例に係る疑似バンプと共に示す平面図である。

【図25】図２５は、図２４に示すXXV-XXV線に沿う断面図である。

【図26】図２６は、第２変形例に係る半導体装置の内部構造を第１レイアウト例に係る疑似バンプと共に示す平面図である。

【図27】図２７は、図２６に示すXXVII-XXVII線に沿う断面図である。

【図28】図２８は、第１レイアウト例に係る疑似バンプの変形例を示す平面図である。

【図29】図２９は、第２レイアウト例に係る疑似バンプの変形例を示す平面図である。

【図30】図３０は、第３レイアウト例に係る疑似バンプの変形例を示す平面図である。

【発明を実施するための形態】

【0009】

以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。

【0010】

比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」等の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。

【0011】

図１は、第１形態例に係る半導体チップ１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、図１に示す半導体チップ１Ａの電気的構成例を示す回路図である。図３には、誘導性負荷Ｌが出力端（ソース端子２６）に接続された例が示されている。

【0012】

図１および図２を参照して、半導体チップ１Ａは、この形態（this embodiment）では、直方体形状に形成された基板２を含む。基板２は、Ｓｉ単結晶基板からなる。基板２は、ワイドバンドギャップ半導体の単結晶基板（たとえばＳｉＣ単結晶基板）からなっていてもよい。基板２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。

【0013】

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。第１主面３は、機能デバイスが形成されたデバイス面である。第２主面４は、非デバイス面である。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。

【0014】

第１～第４側面５Ａ～５Ｄは、平面視において０．１ｍｍ以上１０ｍｍ以下の長さをそれぞれ有していてもよい。第１～第４側面５Ａ～５Ｄの長さは、０．１ｍｍ以上０．５ｍｍ以下、０．５ｍｍ以上１ｍｍ以下、１ｍｍ以上２．５ｍｍ以下、２．５ｍｍ以上５ｍｍ以下、５ｍｍ以上７．５ｍｍ以下、または、７．５ｍｍ以上１０ｍｍ以下であってもよい。

【0015】

半導体チップ１Ａは、第１主面３に設けられた出力領域６、電流検出領域７、制御領域８、第１検温領域９および第２検温領域１０を含む。出力領域６、電流検出領域７、制御領域８、第１検温領域９および第２検温領域１０は、「第１デバイス領域」、「第２デバイス領域」、「第３デバイス領域」、「第４デバイス領域」および「第５デバイス領域」とそれぞれ称されてもよい。

【0016】

出力領域６は、外部（半導体チップ１Ａ外）に出力される出力信号を生成するように構成された機能デバイスを有する領域である。出力領域６は、この形態では、第１主面３において第１側面５Ａ側の領域に区画されている。出力領域６は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。出力領域６の位置、大きさおよび平面形状は任意であり、特定の形態に限定されない。

【0017】

電流検出領域７は、出力信号を監視するモニタ信号を生成するように構成された機能デバイスを有する領域である。電流検出領域７は、出力領域６に隣り合っていることが好ましい。電流検出領域７は、この形態では、出力領域６の平面積未満の平面積を有し、出力領域６の内方部に設けられている。

【0018】

つまり、電流検出領域７は、出力領域６によって取り囲まれるように設けられている。ここに言う「取り囲まれている」とは、電流検出領域７が全周に亘って出力領域６によって取り囲まれている形態が含まれる他、電流検出領域７が少なくとも２つの方向に出力領域６に隣り合っている形態も含まれる。電流検出領域７の機能デバイスは、この形態では、出力領域６の機能デバイスの一部を利用して形成されている。

【0019】

制御領域８は、出力領域６の機能デバイスを制御する制御信号を生成するように構成された複数種の機能デバイスを有する領域である。制御領域８は、この形態では、出力領域６に対して第２側面５Ｂ側の領域に区画され、第２方向Ｙに出力領域６に対向している。制御領域８は、平面視において四角形状に区画されていてもよいし、四角形状以外の多角形状に区画されていてもよい。制御領域８の位置、大きさおよび平面形状は任意であり、特定の形態に限定されない。

【0020】

制御領域８は、出力領域６の平面積以下の平面積を有していることが好ましい。出力領域６の平面積に対する制御領域８の平面積の面積比は、０．１以上２以下であってもよい。出力領域６の平面積に対する制御領域８の平面積の面積比は、０．１以上０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、０．７５以上１以下、１以上１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、または、１．７５以上２以下であってもよい。面積比は、１未満であることが好ましい。

【0021】

第１検温領域９は、出力領域６の温度を監視する検温信号を生成するように構成された機能デバイスを有する領域である。第１検温領域９は、出力領域６に隣り合っていることが好ましい。第１検温領域９は、この形態では、出力領域６の平面積未満の平面積を有し、出力領域６の内方部に設けられている。

【0022】

つまり、第１検温領域９は、出力領域６によって取り囲まれている。ここに言う「取り囲まれている」には、第１検温領域９が全周に亘って出力領域６によって取り囲まれている形態が含まれる他、第１検温領域９が少なくとも２つの方向に出力領域６に隣り合っている形態も含まれる。

【0023】

第２検温領域１０は、制御領域８の温度を監視する検温信号を生成するように構成された機能デバイスを有する領域である。第２検温領域１０は、制御領域８に隣り合っていることが好ましい。第２検温領域１０は、この形態では、制御領域８の平面積未満の平面積を有し、制御領域８の内方部に設けられている。

【0024】

つまり、第２検温領域１０は、制御領域８によって取り囲まれている。ここに言う「取り囲まれている」には、第２検温領域１０が全周に亘って制御領域８によって取り囲まれている形態が含まれる他、第２検温領域１０が少なくとも２つの方向に制御領域８に隣り合っている形態も含まれる。

【0025】

図１および図３を参照して、半導体チップ１Ａは、出力領域６に形成されたｎ系統（n-system）の絶縁ゲート型のメイントランジスタ１１を含む。「ｎ」は２以上（ｎ≧２）である。図３では、２系統のメイントランジスタ１１が例示されている。メイントランジスタ１１は、「ゲート分割トランジスタ」と称されてもよい。メイントランジスタ１１は、ｎ個（n-number）の第１ゲートＦＧ、１つの第１ドレインＦＤおよび１つの第１ソースＦＳを含む。

【0026】

メイントランジスタ１１は、同一のまたは異なるｎ個のゲート信号（ゲート電圧）が任意のタイミングでｎ個の第１ゲートＦＧに入力されるように構成されている。各ゲート信号は、メイントランジスタ１１の一部をオン状態に制御するオン信号、および、メイントランジスタ１１の一部をオフ状態に制御するオフ信号を含む。

【0027】

メイントランジスタ１１は、ｎ個のゲート信号に応答して単一の出力電流ＩＯ（出力信号）を生成する。つまり、メイントランジスタ１１は、マルチ入力シングル出力型のスイッチングデバイスからなる。出力電流ＩＯは、第１ドレインＦＤおよび第１ソースＦＳの間を流れるドレイン・ソース電流である。出力電流ＩＯは、基板２外に出力される。

【0028】

メイントランジスタ１１は、ｎ個の系統トランジスタ１２を含む。図３では、第１系統トランジスタ１２Ａおよび第２系統トランジスタ１２Ｂが例示されている。ｎ個の系統トランジスタ１２は、単一の出力領域６に集約して形成され、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。

【0029】

具体的には、ｎ個の系統トランジスタ１２は、ｎ個のゲート信号が個別入力されるように互いに並列接続されている。つまり、ｎ系統のメイントランジスタ１１は、オン状態の系統トランジスタ１２およびオフ状態の系統トランジスタ１２が任意のタイミングで併存するように構成されている。

【0030】

ｎ個の系統トランジスタ１２は、第２ゲートＳＧ、第２ドレインＳＤおよび第２ソースＳＳをそれぞれ含む。ｎ個の第２ゲートＳＧは、ｎ個の第１ゲートＦＧをそれぞれ構成している。ｎ個の第２ドレインＳＤは、１つの第１ドレインＦＤを構成している。ｎ個の第２ソースＳＳは、１つの第１ソースＦＳを構成している。

【0031】

ｎ個の系統トランジスタ１２は、対応するゲート信号に応答して系統電流ＩＳをそれぞれ生成する。系統電流ＩＳは、系統トランジスタ１２の第２ドレインＳＤおよび第２ソースＳＳの間を流れるドレイン・ソース電流である。ｎ個の系統電流ＩＳは、互いに異なる値であってもよいし、互いに等しい値であってもよい。ｎ個の系統電流ＩＳは、第１ドレインＦＤおよび第１ソースＦＳの間で加算される。これにより、ｎ個の系統電流ＩＳの加算値からなる単一の出力電流ＩＯが生成される。

【0032】

図１および図３を参照して、半導体チップ１Ａは、電流検出領域７に形成されたｍ系統（m-system）の絶縁ゲート型のモニタトランジスタ１３を含む。「ｍ」は１以上（ｍ≧１）である。図３では、２系統のモニタトランジスタ１３が例示されている。モニタトランジスタ１３は、メイントランジスタ１１に並列接続され、出力電流ＩＯの一部または全部を監視するように構成されている。つまり、モニタトランジスタ１３は、少なくとも１つの系統トランジスタ１２に並列接続され、少なくとも１つの系統電流ＩＳを監視する。

【0033】

モニタトランジスタ１３は、複数の系統トランジスタ１２に並列接続され、複数の系統電流ＩＳを監視するように構成されていることが好ましい。モニタトランジスタ１３は、この形態では、ｎ個の系統電流ＩＳを監視するようにｎ個の系統トランジスタ１２に並列接続されたｎ系統（ｍ＝ｎ）のモニタトランジスタ１３からなる。以下の説明では、必要に応じて「ｍ系統」が「ｎ系統」に置き換えられ、「ｍ個」が「ｎ個」に置き換えられる。

【0034】

モニタトランジスタ１３は、この形態では、ｎ個の第１モニタゲートＦＭＧ、１つの第１モニタドレインＦＭＤおよび１つの第１モニタソースＦＭＳを含む。ｎ個の第１モニタゲートＦＭＧは、ｎ個のモニタゲート信号（モニタゲート電圧）が個別的に入力されるようにそれぞれ構成されている。

【0035】

第１モニタドレインＦＭＤは、第１ドレインＦＤに電気的に接続されている。第１モニタソースＦＭＳは、第１ソースＦＳから電気的に分離されている。ｎ個の第１モニタゲートＦＭＧには、同一のまたは異なるｎ個のモニタゲート信号が任意のタイミングで入力される。各モニタゲート信号は、モニタトランジスタ１３の一部をオン状態に制御するオン信号、および、モニタトランジスタ１３の一部をオフ状態に制御するオフ信号を含む。

【0036】

モニタトランジスタ１３は、この形態では、ｎ個のモニタゲート信号に応答してｎ個の系統電流ＩＳ（出力電流ＩＯ）を監視する単一のモニタ電流ＩＭ（モニタ信号）を生成する。つまり、モニタトランジスタ１３は、マルチ入力シングル出力型のスイッチングデバイスからなる。モニタ電流ＩＭは、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間を流れるドレイン・ソース電流である。

【0037】

ｎ個の第１モニタゲートＦＭＧは、この形態では、一対一の対応関係で対応するｎ個の第１ゲートＦＧにそれぞれ電気的に接続されている。したがって、ｎ個の第１モニタゲートＦＭＧは、ゲート信号からなるモニタゲート信号がそれぞれ個別的に入力されるように構成されている。つまり、モニタトランジスタ１３はメイントランジスタ１１と同じタイミングでオンオフ制御され、出力電流ＩＯの増減に連動して増減するモニタ電流ＩＭを生成する。

【0038】

モニタ電流ＩＭは、出力電流ＩＯの電流経路から電気的に独立した電流経路を介して出力領域６外に出力される。モニタ電流ＩＭは、出力電流ＩＯ以下（ＩＭ≦ＩＯ）である。モニタ電流ＩＭは、出力電流ＩＯ未満（ＩＭ＜ＩＯ）であることが好ましい。出力電流ＩＯに対するモニタ電流ＩＭの電流比ＩＭ／ＩＯは任意である。電流比ＩＭ／ＩＯは、１／１００００以上１以下（好ましくは１未満）であってもよい。

【0039】

モニタトランジスタ１３は、ｍ個（この形態ではｎ個）の系統モニタトランジスタ１４を含む。図３では、第１系統モニタトランジスタ１４Ａおよび第２系統モニタトランジスタ１４Ｂが例示されている。モニタトランジスタ１３の系統数は、系統モニタトランジスタ１４の個数によって調整される。

【0040】

つまり、ｍ系統のモニタトランジスタ１３が少なくとも１つの系統電流ＩＳを監視する場合、少なくとも１つの系統モニタトランジスタ１４が少なくとも１つの系統トランジスタ１２に電気的に接続（具体的には並列接続）される。また、ｍ系統のモニタトランジスタ１３が複数の系統電流ＩＳを監視する場合、複数の系統モニタトランジスタ１４が複数の系統トランジスタ１２に電気的に接続される。この形態では、ｎ個の系統モニタトランジスタ１４がｎ個の系統トランジスタ１２に電気的に接続されている。

【0041】

ｎ個の系統モニタトランジスタ１４は、互いに電気的に独立してオン状態およびオフ状態に制御されるように構成されている。具体的には、ｎ個の系統モニタトランジスタ１４は、ｎ個のモニタゲート信号が個別入力されるように互いに並列接続されている。つまり、モニタトランジスタ１３は、オン状態の系統モニタトランジスタ１４およびオフ状態の系統モニタトランジスタ１４が任意のタイミングで併存するように構成されている。

【0042】

ｎ個の系統モニタトランジスタ１４は、第２モニタゲートＳＭＧ、第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳをそれぞれ含む。ｎ個の第２モニタゲートＳＭＧは、ｎ個の第１モニタゲートＦＭＧをそれぞれ構成している。ｎ個の第２モニタドレインＳＭＤは、１つの第１モニタドレインＦＭＤを構成している。ｎ個の第２モニタソースＳＭＳは、１つの第１モニタソースＦＭＳを構成している。

【0043】

ｎ個の第２モニタゲートＳＭＧには、同一のまたは異なるｎ個のモニタゲート信号が任意のタイミングで入力される。ｎ個の系統モニタトランジスタ１４は、対応するモニタゲート信号に応答して、対応する系統トランジスタ１２の系統電流ＩＳを監視する系統モニタ電流ＩＳＭ（系統モニタ信号）をそれぞれ生成する。

【0044】

系統モニタ電流ＩＳＭは、系統モニタトランジスタ１４の第２モニタドレインＳＭＤおよび第２モニタソースＳＭＳの間を流れるドレイン・ソース電流である。ｎ個の系統モニタ電流ＩＳＭは、第１モニタドレインＦＭＤおよび第１モニタソースＦＭＳの間で加算される。これにより、ｎ個の系統モニタ電流ＩＳＭの加算値からなる単一のモニタ電流ＩＭが生成される。

【0045】

ｎ個の系統モニタトランジスタ１４は、この形態では、対応する系統トランジスタ１２に一対一の対応関係で電気的に接続され、対応する系統トランジスタ１２と連動して制御される。具体的には、ｎ個の系統モニタトランジスタ１４は、系統電流ＩＳの電流経路から電気的に独立した電流経路に系統モニタ電流ＩＳＭが出力されるように対応する系統トランジスタ１２にそれぞれ並列接続されている。

【0046】

ｎ個の第２モニタゲートＳＭＧは、一対一の対応関係で対応する第１ゲートＦＧにそれぞれ電気的に接続されている。つまり、この形態では、ゲート信号からなるモニタゲート信号が、ｎ個の第２モニタゲートＳＭＧにそれぞれ入力される。第２モニタドレインＳＭＤは、第１ドレインＦＤに電気的に接続されている。第２モニタソースＳＭＳは、第１ソースＦＳから電気的に分離されている。

【0047】

これにより、ｎ個の系統モニタトランジスタ１４は、対応する系統トランジスタ１２と同じタイミングでオンオフ制御され、対応する系統電流ＩＳの増減に連動して増減する系統モニタ電流ＩＳＭをそれぞれ生成する。系統モニタ電流ＩＳＭは、系統電流ＩＳから電気的に独立して第２モニタソースＳＭＳから取り出される。

【0048】

各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ以下（ＩＳＭ≦ＩＳ）である。各系統モニタ電流ＩＳＭは、対応する系統電流ＩＳ未満（ＩＳＭ＜ＩＳ）であることが好ましい。系統電流ＩＳに対する系統モニタ電流ＩＳＭの電流比ＩＳＭ／ＩＳは任意である。電流比ＩＳＭ／ＩＳは、１／１００００以上１以下（好ましくは１未満）であってもよい。

【0049】

以下、２系統のメイントランジスタ１１および２系統のモニタトランジスタ１３の制御例が説明される。ｎ個の第１ゲートＦＧの全てにゲート閾値電圧未満のゲート信号（つまりオフ信号）が入力されと、第１系統トランジスタ１２Ａおよび第２系統トランジスタ１２Ｂがオフ状態になる。この制御は、メイントランジスタ１１のオフ動作時に適用される。一方、モニタトランジスタ１３では、メイントランジスタ１１に連動して第１系統モニタトランジスタ１４Ａおよび第２系統モニタトランジスタ１４Ｂがオフ状態になる。

【0050】

ｎ個の第１ゲートＦＧの全てにゲート閾値電圧以上のゲート信号（つまりオン信号）が入力されると、第１系統トランジスタ１２Ａおよび第２系統トランジスタ１２Ｂがオン状態になる。これにより、メイントランジスタ１１は、第１系統トランジスタ１２Ａの系統電流ＩＳおよび第２系統トランジスタ１２Ｂの系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ１１のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。この制御は、メイントランジスタ１１の通常動作時に適用される。

【0051】

一方、モニタトランジスタ１３では、メイントランジスタ１１に連動して第１系統モニタトランジスタ１４Ａおよび第２系統モニタトランジスタ１４Ｂがオン状態になる。モニタトランジスタ１３は、第１系統モニタトランジスタ１４Ａの系統モニタ電流ＩＳＭおよび第２系統モニタトランジスタ１４Ｂの系統モニタ電流ＩＳＭを含むモニタ電流ＩＭを生成する。この場合、モニタトランジスタ１３のチャネル利用率が相対的に増加し、オン抵抗が相対的に減少する。

【0052】

第１系統トランジスタ１２Ａの第１ゲートＦＧにゲート閾値電圧以上のゲート信号（つまりオン信号）が入力され、第２系統モニタトランジスタ１４Ｂの第１ゲートＦＧにゲート閾値電圧未満のゲート信号（つまりオフ信号）が入力されると、第１系統トランジスタ１２Ａがオン状態になり、第２系統モニタトランジスタ１４Ｂがオフ状態になる。

【0053】

これにより、メイントランジスタ１１は、第１系統トランジスタ１２Ａの系統電流ＩＳを含む出力電流ＩＯを生成する。この場合、メイントランジスタ１１のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。この制御は、メイントランジスタ１１のアクティブクランプ動作時に適用される。

【0054】

一方、モニタトランジスタ１３では、メイントランジスタ１１に連動して第１系統モニタトランジスタ１４Ａがオン状態になり、第２系統モニタトランジスタ１４Ｂがオフ状態になる。モニタトランジスタ１３は、第１系統モニタトランジスタ１４Ａの系統モニタ電流ＩＳＭを含むモニタ電流ＩＭを生成する。この場合、モニタトランジスタ１３のチャネル利用率が相対的に減少し、オン抵抗が相対的に増加する。

【0055】

図１および図３を参照して、半導体チップ１Ａは、第１検温領域９に形成された第１温度センサの一例としての第１感温ダイオード１５を含む。第１感温ダイオード１５は、順方向電圧に関して出力領域６の温度に応じて変動する温度特性を有し、出力領域６の温度を検出する第１検温信号ＳＴ１を生成する。順方向電圧は、出力領域６の温度上昇に伴って線形的に低下する負の温度特性を有していてもよい。

【0056】

図１および図３を参照して、半導体チップ１Ａは、第２検温領域１０に形成された第２温度センサの一例としての第２感温ダイオード１６を含む。第２感温ダイオード１６は、順方向電圧に関して制御領域８の温度に応じて変動する温度特性を有し、制御領域８の温度を検出する第２検温信号ＳＴ２を生成する。順方向電圧は、制御領域８の温度上昇に伴って線形的に低下する負の温度特性を有していてもよい。

【0057】

第２感温ダイオード１６は、第１感温ダイオード１５とほぼ同一の構成を有していることが好ましく、第１感温ダイオード１５とほぼ等しい電気的特性を有していることが好ましい。メイントランジスタ１１が出力電流ＩＯを生成している時、制御領域８の温度は出力領域６の温度未満である。したがって、出力電流ＩＯの生成時において、第２感温ダイオード１６の順方向電圧は第１感温ダイオード１５の順方向電圧よりも大きい。

【0058】

半導体チップ１Ａは、制御領域８に形成された制御回路１７を含む。制御回路１７は、「コントロールＩＣ（Control Integrated Circuit）」と称されてもよい。制御回路１７は、メイントランジスタ１１と共にＩＰＤ（Intelligent Power Device）を構成している。ＩＰＤは、「ＩＰＭ（Intelligent Power Module）」と称されてもよい。制御回路１７は、外部から入力された電気信号に応答して種々の機能を実現する複数種の機能回路を含む。

【0059】

制御回路１７は、この形態では、ゲート駆動回路１８、アクティブクランプ回路１９、過電流保護回路２０および過熱保護回路２１を含む。過電流保護回路２０は「ＯＣＰ（Over Current Protection）回路」と称され、過熱保護回路２１は「ＴＳＤ（Thermal Shutdown）回路」と称されてもよい。前述のモニタトランジスタ１３、第１感温ダイオード１５および第２感温ダイオード１６は、制御回路１７の一部を構成している。

【0060】

ゲート駆動回路１８は、メイントランジスタ１１の第１ゲートＦＧおよびモニタトランジスタ１３の第１モニタゲートＦＭＧに電気的に接続され、外部からの電気信号に応答してメイントランジスタ１１およびモニタトランジスタ１３を制御するゲート信号を生成する。

【0061】

アクティブクランプ回路１９は、メイントランジスタ１１およびゲート駆動回路１８に電気的に接続されている。具体的には、アクティブクランプ回路１９は、一部（全部ではない）の第１ゲートＦＧ、第１ドレインＦＤおよびゲート駆動回路１８に電気的に接続されている。

【0062】

アクティブクランプ回路１９は、第１ダイオード段１９ａ、第２ダイオード段１９ｂおよびｎチャネル型のＭＩＳＦＥＴ１９ｃを含んでいてもよい。第１ダイオード段１９ａは、順方向直列回路を形成する１つまたは複数のツェナダイオードを含む。第１ダイオード段１９ａのカソードは、第１ドレインＦＤに電気的に接続される。

【0063】

第２ダイオード段１９ｂは、順方向直列回路を形成する１つまたは複数のｐｎ接合ダイオードを含む。第２ダイオード段１９ｂのアノードは、第１ダイオード段１９ａのアノードに逆バイアス接続される。第２ダイオード段１９ｂのカソードは、ゲート駆動回路１８に電気的に接続される。

【0064】

ＭＩＳＦＥＴ１９ｃのゲートは、第２ダイオード段１９ｂのカソードに電気的に接続される。ＭＩＳＦＥＴ１９ｃのバックゲートは、第１ソースＦＳに電気的に接続される。ＭＩＳＦＥＴ１９ｃのドレインは、第１ドレインＦＤに接続される。ＭＩＳＦＥＴ１９ｃのソースは、一部（全部ではない）の第１ゲートＦＧに電気的に接続される。

【0065】

アクティブクランプ回路１９は、誘導性負荷Ｌに蓄積されたエネルギに起因してメイントランジスタ１１に逆起電力が入力された際にゲート駆動回路１８と協働して出力電圧を制限（クランプ）し、逆起電力からメイントランジスタ１１を保護する。つまり、アクティブクランプ回路１９は、逆起電力の入力時にメイントランジスタ１１をアクティブクランプ動作させることにより、逆起電力が消費されるまで出力電圧を制限するように構成されている。

【0066】

具体的には、アクティブクランプ回路１９は、アクティブクランプ動作時において、ゲート駆動回路１８と協働してメイントランジスタ１１の一部（たとえば第１系統トランジスタ１２Ａ）をオン状態に制御し、メイントランジスタ１１の一部（たとえば第２系統トランジスタ１２Ｂ）をオフ状態に制御する。

【0067】

また、アクティブクランプ回路１９は、アクティブクランプ動作時において、ゲート駆動回路１８と協働してモニタトランジスタ１３の一部（たとえば第１系統モニタトランジスタ１４Ａ）をオン状態に制御し、モニタトランジスタ１３の一部（たとえば第２系統モニタトランジスタ１４Ｂ）をオフ状態に制御する。

【0068】

アクティブクランプ回路１９は、メイントランジスタ１１の第１ソースＦＳが所定の電圧（たとえば所定の負電圧）以下になったとき、ｎ個の系統トランジスタ１２（系統モニタトランジスタ１４）をオンオフ制御するように構成されていてもよい。

【0069】

過電流保護回路２０は、モニタトランジスタ１３およびゲート駆動回路１８に電気的に接続されている。過電流保護回路２０は、モニタトランジスタ１３の第１モニタソースＦＭＳに電気的に接続され、モニタ電流ＩＭの一部または全部（この形態では全部）が入力されるように構成されている。過電流保護回路２０は、ゲート駆動回路１８と協働してゲート信号を制御し、過電流からメイントランジスタ１１を保護する。

【0070】

過電流保護回路２０は、モニタ電流ＩＭが所定の閾値を超えた場合に過電流検出信号ＳＣを生成し、ゲート駆動回路１８に過電流検出信号ＳＣを出力するように構成されていてもよい。過電流検出信号ＳＣは、ゲート駆動回路１８において生成されるｎ個のゲート信号の一部または全部を所定値以下（たとえばオフ）に制限するための信号である。

【0071】

ゲート駆動回路１８は、過電流検出信号ＳＣに応答してｎ個のゲート信号の一部または全部を制限し、メイントランジスタ１１を流れる過電流を抑制する。過電流保護回路２０は、モニタ電流ＩＭが所定の閾値以下になると、ゲート駆動回路１８（メイントランジスタ１１）を通常制御に移行させる。

【0072】

過熱保護回路２１は、第１感温ダイオード１５、第２感温ダイオード１６およびゲート駆動回路１８に電気的に接続されている。過熱保護回路２１は、ゲート駆動回路１８と協働してゲート信号を制御し、過熱からメイントランジスタ１１を保護するように構成されている。過熱保護回路２１には、第１感温ダイオード１５から第１検温信号ＳＴ１が入力され、第２感温ダイオード１６から第２検温信号ＳＴ２が入力される。

【0073】

過熱保護回路２１は、第１検温信号ＳＴ１および第２検温信号ＳＴ２の差分値が所定の閾値を超えた場合に過熱検出信号ＳＨを生成し、ゲート駆動回路１８に過熱検出信号ＳＨを出力するように構成されていてもよい。過熱検出信号ＳＨは、ゲート駆動回路１８において生成されるｎ個のゲート信号の一部または全部をオフに制限するための信号である。

【0074】

ゲート駆動回路１８は、過熱検出信号ＳＨに応答してメイントランジスタ１１の一部または全部をオフ状態に制御し、出力領域６の温度上昇を抑制する。また、ゲート駆動回路１８は、過熱検出信号ＳＨに応答してモニタトランジスタ１３の一部または全部をオフ状態に制御し、電流検出領域７（出力領域６）の温度上昇を抑制する。過熱保護回路２１は、差分値が閾値以下になると、ゲート駆動回路１８を通常制御に移行させる。

【0075】

図２を参照して、半導体チップ１Ａは、第１主面３を被覆する層間絶縁膜２４を含む。層間絶縁膜２４は、出力領域６、電流検出領域７、制御領域８、第１検温領域９および第２検温領域１０を一括して被覆している。層間絶縁膜２４は、この形態では、第１主面３の上に積層された複数の絶縁膜、および、任意の絶縁膜の上に配置された複数の配線を含む多層配線構造を有している。

【0076】

各絶縁膜は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。各配線は、純Ａｌ層（純度が９９％以上のＡｌ層）、Ｃｕ層（純度が９９％以上のＣｕ層）、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。

【0077】

図１および図２を参照して、半導体チップ１Ａは、複数の端子２５～３０を含む。複数の端子２５～３０の個数やレイアウト等は、メイントランジスタ１１の仕様や制御回路１７の仕様に応じて適宜調整される。複数の端子２５～３０は、この形態では、ドレイン端子２５（電源端子）、ソース端子２６（出力端子）、第１制御端子２７、第２制御端子２８、第３制御端子２９および第４制御端子３０を含む。

【0078】

ドレイン端子２５は、基板２の第２主面４を被覆し、第２主面４に電気的に接続されている。ドレイン端子２５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン端子２５は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。ドレイン端子２５は、メイントランジスタ１１の第１ドレインＦＤに電気的に接続され、電源電位を伝達する。

【0079】

ソース端子２６は、層間絶縁膜２４の上に配置されている。ソース端子２６は、平面視において制御領域８を露出させるように出力領域６を被覆している。ソース端子２６のレイアウトは、出力領域６のレイアウトによって調節され、特定の形態に限定されない。ソース端子２６は、この形態では、平面視において四角形状（具体的には第１方向Ｘに延びる長方形状）に形成されている。むろん、ソース端子２６は、平面視において四角形状以外の多角形状に形成されていてもよい。

【0080】

ソース端子２６は、この形態では、第１検温領域９（第１感温ダイオード１５）を露出させるように四角形状に切り欠かれた切欠き部２６ａを有している。ソース端子２６は、メイントランジスタ１１の第１ソースＦＳに電気的に接続され、出力電流ＩＯを外部に伝達する。ソース端子２６は、Ａｌ系金属層およびＣｕ系金属層のいずれか一方または双方を含んでいてもよい。ソース端子２６は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。

【0081】

第１～第４制御端子２７～３０は、層間絶縁膜２４の上に配置されている。第１～第４制御端子２７～３０は、たとえば、制御回路１７に入力信号を付与するインプット端子、制御回路１７にイネーブル信号を付与するイネーブル端子、制御回路１７の状態を診断するための電気信号を出力する自己診断出力端子、および、制御回路１７にグランド電位を付与するグランド端子であってもよい。

【0082】

第１～第４制御端子２７～３０は、平面視において出力領域６外の領域（具体的には制御領域８）をそれぞれ被覆している。第１～第４制御端子２７～３０は、いずれも、ソース端子２６の平面積未満の平面積を有している。第１～第４制御端子２７～３０は、純Ａｌ層、純Ｃｕ層、ＡｌＣｕ合金層、ＡｌＳｉＣｕ合金層およびＡｌＳｉ合金層のうちの少なくとも１種を含んでいてもよい。

【0083】

以下、図４～図７を併せて参照して、出力領域６の構成が説明される。図４は、出力領域６のレイアウトを示す平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図４に示すVI-VI線に沿う断面図である。図７は、図４に示すVII-VII線に沿う断面図である。

【0084】

半導体チップ１Ａは、基板２の第１主面３の表層部に形成されたｎ型（第１導電型）の第１半導体領域３１を含む。第１半導体領域３１は、メイントランジスタ１１の第１ドレインＦＤおよびモニタトランジスタ１３の第１モニタドレインＦＭＤを形成している。第１半導体領域３１は、「ドリフト領域」と称されてもよい。

【0085】

第１半導体領域３１は、第１主面３の表層部の全域に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域３１の厚さは、５μｍ以上３０μｍ以下であってもよい。第１半導体領域３１の厚さは、１０μｍ以上２０μｍ以下であることが好ましい。第１半導体領域３１は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。

【0086】

半導体チップ１Ａは、基板２の第２主面４の表層部に形成されたｎ型の第２半導体領域３２を含む。第２半導体領域３２は、第１半導体領域３１と共にメイントランジスタ１１の第１ドレインＦＤおよびモニタトランジスタ１３の第１モニタドレインＦＭＤを形成している。第２半導体領域３２は、「ドレイン領域」と称されてもよい。

【0087】

第２半導体領域３２は、第１半導体領域３１に電気的に接続されるように第２主面４の表層部の全域に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域３２は、第１半導体領域３１よりも厚い。第２半導体領域３２の厚さは、１０μｍ以上４５０μｍ以下であってもよい。第２半導体領域３２の厚さは、５０μｍ以上１５０μｍ以下であることが好ましい。第２半導体領域３２は、この形態では、ｎ型の半導体基板（Ｓｉ半導体基板）によって形成されている。

【0088】

半導体チップ１Ａは、出力領域６および電流検出領域７の第１半導体領域３１の表層部に形成されたｐ型（第２導電型）のボディ領域３３を含む。ボディ領域３３は、第１半導体領域３１の底部から第１主面３側に間隔を空けて形成され、第１半導体領域３１の一部を挟んで第２半導体領域３２に対向している。

【0089】

半導体チップ１Ａは、出力領域６において第１主面３に形成された複数のトレンチ構造３５を含む。トレンチ構造３５は、「トレンチゲート構造」と称されてもよい。複数のトレンチ構造３５は、出力領域６に形成されたメイントランジスタ１１用の複数のトレンチ構造３５、および、電流検出領域７に形成されたモニタトランジスタ１３用の複数のトレンチ構造３５を含む。モニタトランジスタ１３用の複数のトレンチ構造３５の個数は、メイントランジスタ１１用の複数のトレンチ構造３５の個数未満である。

【0090】

複数のトレンチ構造３５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のトレンチ構造３５は、第１半導体領域３１に至るようにボディ領域３３を貫通している。複数のトレンチ構造３５は、第１半導体領域３１の底部から第１主面３側に間隔を空けて形成され、第１半導体領域３１の一部を挟んで第２半導体領域３２に対向している。

【0091】

各トレンチ構造３５は、第１幅Ｗ１および第１深さＤ１を有している。第１幅Ｗ１は、トレンチ構造３５が延びる方向に直交する方向の幅である。第１幅Ｗ１は、０．５μｍ以上２μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上１．５μｍ以下であることが好ましい。第１深さＤ１は、１μｍ以上１０μｍ以下であってもよい。第１深さＤ１は、２μｍ以上６μｍ以下であることが好ましい。各トレンチ構造３５の底壁は、第１半導体領域３１の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。

【0092】

複数のトレンチ構造３５は、第１方向Ｘにトレンチ間隔ＩＴを空けて配列されている。トレンチ間隔ＩＴは、第１幅Ｗ１の０．２５倍以上１．５倍以下であってもよい。トレンチ間隔ＩＴは、第１幅Ｗ１以下であることが好ましい。トレンチ間隔ＩＴは、０．５μｍ以上２μｍ以下であってもよい。

【0093】

以下、１つのトレンチ構造３５の構成が説明される。トレンチ構造３５は、トレンチ３６、第１絶縁膜３７、第２絶縁膜３８、第１電極３９、第２電極４０および第３絶縁膜４１を含むマルチ電極構造を有している。つまり、トレンチ構造３５は、絶縁体（ゲート絶縁体）を挟んでトレンチ３６に埋設された電極（ゲート電極）を含む。絶縁体は、第１絶縁膜３７、第２絶縁膜３８および第３絶縁膜４１によって構成されている。電極は、第１電極３９および第２電極４０によって構成されている。

【0094】

トレンチ３６は、第１主面３から第２主面４に向けて掘り下がり、トレンチ構造３５の壁面を区画している。第１絶縁膜３７は、トレンチ３６の上壁面を膜状に被覆している。具体的には、第１絶縁膜３７は、ボディ領域３３の底部に対してトレンチ３６の開口側の領域に位置する上壁面を被覆している。

【0095】

第１絶縁膜３７は、第１半導体領域３１およびボディ領域３３の境界を横切り、第１半導体領域３１を被覆する部分を有している。第１絶縁膜３７は、酸化シリコン膜を含んでいてもよい。第１絶縁膜３７は、基板２の酸化物からなる酸化シリコン膜を含むことが好ましい。第１絶縁膜３７は、ゲート絶縁膜として形成されている。

【0096】

第２絶縁膜３８は、トレンチ３６の下壁面を膜状に被覆している。具体的には、第２絶縁膜３８は、ボディ領域３３の底部に対してトレンチ３６の底壁側の領域に位置する下壁面を被覆している。第２絶縁膜３８は、第１半導体領域３１を被覆している。第２絶縁膜３８は、酸化シリコン膜を含んでいてもよい。第２絶縁膜３８は、基板２の酸化物からなる酸化シリコン膜を含むことが好ましい。第２絶縁膜３８は、第１絶縁膜３７よりも厚いことが好ましい。

【0097】

第１電極３９は、第１絶縁膜３７を挟んでトレンチ３６内の上側（開口側）に埋設されている。第１電極３９は、平面視において第２方向Ｙに延びる帯状に埋設されている。第１電極３９は、第１絶縁膜３７を挟んでボディ領域３３および第１半導体領域３１に対向している。第１電極３９は、導電性ポリシリコンを含んでいてもよい。第１電極３９は、ゲート電極として形成されている。第１電極３９には、ゲート信号が入力される。

【0098】

第２電極４０は、第２絶縁膜３８を挟んでトレンチ３６内の下側（底壁側）に埋設されている。第２電極４０は、平面視において第２方向Ｙに延びる帯状に埋設されている。第２電極４０は、トレンチ３６の深さ方向に関して第１電極３９の厚さ（長さ）を超える厚さ（長さ）を有していてもよい。

【0099】

第２電極４０は、第２絶縁膜３８を挟んで第１半導体領域３１に対向している。第２電極４０は、第２絶縁膜３８から第１主面３側に突出した上端部を有している。第２電極４０の上端部は、第２電極４０の底部に系合し、第１主面３に沿う横方向に第２電極４０の底部を挟んで第１絶縁膜３７に対向している。

【0100】

第２電極４０は、導電性ポリシリコンを含んでいてもよい。第２電極４０は、この形態では、ゲート電極として形成され、第１電極３９と同電位に固定される。つまり、同一のゲート信号が、第１電極３９と同時に第２電極４０に印加される。これにより、第１電極３９および第２電極４０の間の電圧降下が抑制される結果、第１電極３９および第２電極４０の間の電界集中が抑制される。また、トレンチ３６の近傍におけるキャリア密度が上昇する結果、基板２（特に第１半導体領域３１）のオン抵抗が低下する。

【0101】

第３絶縁膜４１は、第１電極３９および第２電極４０の間に介在し、第１電極３９および第２電極４０を電気的に絶縁させている。第３絶縁膜４１は、第２電極４０のうち第２絶縁膜３８から露出する部分を被覆し、第１絶縁膜３７および第２絶縁膜３８に連なっている。第３絶縁膜４１は、酸化シリコン膜を含んでいてもよい。第３絶縁膜４１は、第２電極４０の酸化物からなる酸化シリコン膜を含むことが好ましい。第３絶縁膜４１は、第２絶縁膜３８よりも薄いことが好ましい。

【0102】

半導体チップ１Ａは、出力領域６において第１主面３に形成された複数のトレンチ接続構造４５を含む。複数のトレンチ接続構造４５は、複数のトレンチ構造３５の一端部側の領域および複数のトレンチ構造３５の他端部側の領域にそれぞれ形成されている。図４では、複数のトレンチ構造３５の一端部側の領域が示されている。

【0103】

複数のトレンチ接続構造４５は、第１方向Ｘに隣り合う少なくとも２つ（この形態では２つ）のトレンチ構造３５の一端部を接続するように第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のトレンチ接続構造４５は、第１方向Ｘに隣り合う少なくとも２つ（この形態では２つ）のトレンチ構造３５の他端部を接続するように第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0104】

複数のトレンチ接続構造４５は、平面視において複数のトレンチ構造３５と共に環状または梯子状の１つの単位トレンチ構造をそれぞれ構成している。複数のトレンチ接続構造４５は、第１半導体領域３１の底部から第１主面３側に間隔を空けて形成され、第１半導体領域３１の一部を挟んで第２半導体領域３２に対向している。

【0105】

他方側のトレンチ接続構造４５は、複数のトレンチ構造３５の他端部に接続されている点を除き、一方側のトレンチ接続構造４５と同様の構造を有している。以下、一方側の１つのトレンチ接続構造４５の構成が説明され、他方側のトレンチ接続構造４５の説明は省略される。

【0106】

トレンチ接続構造４５は、第１方向Ｘに延びる第１トレンチ部４５ａおよび第２方向Ｙに延びる複数（この形態では２つ）の第２トレンチ部４５ｂを有している。第１トレンチ部４５ａは、平面視において複数の一端部に対向している。複数の第２トレンチ部４５ｂは、第１トレンチ部４５ａから複数のトレンチ構造３５の一端部に向けて延び、当該複数の一端部に接続されている。

【0107】

トレンチ接続構造４５は、第２幅Ｗ２および第２深さＤ２を有している。第２幅Ｗ２は、トレンチ接続構造４５が延びる方向に直交する方向の幅である。第２幅Ｗ２は、トレンチ構造３５の第１幅Ｗ１とほぼ等しいことが好ましい。第２深さＤ２は、トレンチ構造３５の第１深さＤ１とほぼ等しいことが好ましい。トレンチ接続構造４５の底壁は、第１半導体領域３１の底部から１μｍ以上５μｍ以下の間隔を空けていることが好ましい。

【0108】

トレンチ接続構造４５は、接続トレンチ４６、接続絶縁膜４７および接続電極４８を含むシングル電極構造を有している。接続トレンチ４６は、第１主面３から第２主面４に向けて掘り下がり、トレンチ接続構造４５の壁面を区画している。接続トレンチ４６の側壁および底壁は、トレンチ構造３５のトレンチ３６の側壁および底壁に接続されている。

【0109】

接続絶縁膜４７は、接続トレンチ４６の壁面を膜状に被覆している。接続絶縁膜４７は、トレンチ３６および接続トレンチ４６の連通部において第１絶縁膜３７および第２絶縁膜３８に接続されている。接続絶縁膜４７は、酸化シリコン膜を含んでいてもよい。接続絶縁膜４７は、基板２の酸化物からなる酸化シリコン膜を含むことが好ましい。接続絶縁膜４７は、第１絶縁膜３７よりも厚いことが好ましい。接続絶縁膜４７の厚さは、第２絶縁膜３８の厚さとほぼ等しくてもよい。

【0110】

接続電極４８は、接続絶縁膜４７を挟んで接続トレンチ４６に埋設されている。接続電極４８は、導電性ポリシリコンを含んでいてもよい。接続電極４８は、第１トレンチ部４５ａにおいて第１方向Ｘに延び、第２トレンチ部４５ｂにおいて第２方向Ｙに延びている。接続電極４８は、トレンチ３６および接続トレンチ４６の連通部において第２電極４０に接続され、第３絶縁膜４１を挟んで第１電極３９に対向している。接続電極４８には、第１電極３９および第２電極４０と同時に同一のゲート信号が印加される。

【0111】

半導体チップ１Ａは、出力領域６および電流検出領域７のボディ領域３３の表層部において複数のトレンチ構造３５に沿う領域にそれぞれ形成されたｎ型の複数のソース領域５１を含む。複数のソース領域５１のｎ型不純物濃度は、第１半導体領域３１よりも高い。複数のソース領域５１は、各トレンチ構造３５の両サイドにそれぞれ配置され、各トレンチ構造３５に沿って間隔を空けて配列されている。複数のソース領域５１は、ボディ領域３３の底部から第１主面３側に間隔を空けて形成され、対応する第１絶縁膜３７を挟んで第１電極３９に対向している。

【0112】

一方のトレンチ構造３５に沿う複数のソース領域５１は、他方のトレンチ構造３５に沿う複数のソース領域５１に対して第２方向Ｙにずれて配列されていることが好ましい。つまり、一方のトレンチ構造３５に沿う複数のソース領域５１は、他方のトレンチ構造３５に沿う複数のソース領域５１の間の領域に第１方向Ｘに対向していることが好ましい。

【0113】

半導体チップ１Ａは、出力領域６および電流検出領域７のボディ領域３３の表層部において複数のトレンチ構造３５に沿う領域にそれぞれ形成されたｐ型の複数のコンタクト領域５２を含む。複数のコンタクト領域５２のｐ型不純物濃度は、ボディ領域３３よりも高い。

【0114】

複数のコンタクト領域５２は、各トレンチ構造３５の両サイドにそれぞれ配置され、各トレンチ構造３５に沿って間隔を空けて配列されている。複数のコンタクト領域５２は、ボディ領域３３の底部から第１主面３側に間隔を空けて形成され、対応する第１絶縁膜３７を挟んで第１電極３９に対向している。

【0115】

複数のコンタクト領域５２は、各トレンチ構造３５の両サイドにおいて複数のソース領域５１と交互に配列されている。一方のトレンチ構造３５に沿う複数のコンタクト領域５２は、他方のトレンチ構造３５に沿う複数のコンタクト領域５２に対して第２方向Ｙにずれて配列されていることが好ましい。つまり、一方のトレンチ構造３５に沿う複数のコンタクト領域５２は、他方のトレンチ構造３５に沿う複数のコンタクト領域５２の間の領域（つまりソース領域５１）に第１方向Ｘに対向していることが好ましい。

【0116】

半導体チップ１Ａは、前述の層間絶縁膜２４内に互いに電気的に独立した状態で配置されたｎ個のゲート配線５３を含む。ｎ個のゲート配線５３は、メイントランジスタ１１用のｎ個のゲート配線５３およびモニタトランジスタ１３用のｎ個のゲート配線５３を含む。ｎ個のゲート配線５３は、出力領域６および電流検出領域７において複数の第１ビア電極５４を介して対応する少なくとも１つのトレンチ構造３５に選択的に電気的に接続され、制御領域８において制御回路１７（ゲート駆動回路１８）に電気的に接続されている。複数の第１ビア電極５４は、タングステンを含んでいてもよい。

【0117】

具体的には、メイントランジスタ１１用のｎ個のゲート配線５３は、出力領域６において複数の第１ビア電極５４を介して系統トランジスタ１２として系統化（グループ化）すべき少なくとも１つ（この形態では複数）のトレンチ構造３５および少なくとも１つ（この形態では複数）のトレンチ接続構造４５にそれぞれ電気的に接続されている。

【0118】

ここでは、メイントランジスタ１１用のｎ個のゲート配線５３が、第１系統トランジスタ１２Ａ用の第１ゲート配線５３Ａおよび第２系統トランジスタ１２Ｂ用の第２ゲート配線５３Ｂを含む例が説明される。第１ゲート配線５３Ａは、出力領域６において複数の第１ビア電極５４を介して第１系統トランジスタ１２Ａとして系統化（グループ化）すべき複数の単位トレンチ構造（複数のトレンチ構造３５および複数のトレンチ接続構造４５）に電気的に接続されている。

【0119】

第２ゲート配線５３Ｂは、第１ゲート配線５３Ａから電気的に独立した状態で層間絶縁膜２４内に配置されている。第２ゲート配線５３Ｂは、出力領域６において複数の第１ビア電極５４を介して第２系統トランジスタ１２Ｂとして系統化（グループ化）すべき複数の単位トレンチ構造（複数のトレンチ構造３５および複数のトレンチ接続構造４５）に電気的に接続されている。この形態では、第２系統トランジスタ１２Ｂ用の複数の単位トレンチ構造が、第１系統トランジスタ１２Ａ用の複数の単位トレンチ構造と交互に系統化されている。

【0120】

一方、モニタトランジスタ１３用のｎ個のゲート配線５３は、電流検出領域７において複数の第１ビア電極５４を介して系統モニタトランジスタ１４として系統化（グループ化）すべき少なくとも１つ（この形態では複数）のトレンチ構造３５および少なくとも１つ（この形態では複数）のトレンチ接続構造４５にそれぞれ電気的に接続されている。系統モニタトランジスタ１４を構成するトレンチ構造３５の個数（トレンチ接続構造４５の個数）は、系統トランジスタ１２を構成するトレンチ構造３５の個数（トレンチ接続構造４５の個数）未満である。

【0121】

ここでは、モニタトランジスタ１３用のｎ個のゲート配線５３が、第１系統モニタトランジスタ１４Ａ用の第１ゲート配線５３Ａおよび第２系統モニタトランジスタ１４Ｂ用の第２ゲート配線５３Ｂを含む例が説明される。第１ゲート配線５３Ａは、電流検出領域７において複数の第１ビア電極５４を介して第１系統モニタトランジスタ１４Ａとして系統化すべき少なくとも１つのトレンチ構造３５および少なくとも１つのトレンチ接続構造４５に電気的に接続されている。

【0122】

第２ゲート配線５３Ｂは、第１ゲート配線５３Ａから電気的に独立した状態で層間絶縁膜２４内に配置されている。第２ゲート配線５３Ｂは、電流検出領域７において複数の第１ビア電極５４を介して第２系統モニタトランジスタ１４Ｂとして系統化すべき少なくとも１つのトレンチ構造３５および少なくとも１つのトレンチ接続構造４５に電気的に接続されている。第２系統モニタトランジスタ１４Ｂ用のトレンチ構造３５は、第１系統モニタトランジスタ１４Ａ用のトレンチ構造３５に隣り合っていてもよい。

【0123】

モニタトランジスタ１３用の第１ゲート配線５３Ａは、メイントランジスタ１１用の第１ゲート配線５３Ａと一体的に形成されていてもよい。また、モニタトランジスタ１３用の第２ゲート配線５３Ｂは、メイントランジスタ１１用の第２ゲート配線５３Ｂと一体的に形成されていてもよい。

【0124】

半導体チップ１Ａは、層間絶縁膜２４内に配置された複数のソース配線５５を含む。複数のソース配線５５は、メイントランジスタ１１用の第１ソース配線５５Ａおよびモニタトランジスタ１３用の第２ソース配線５５Ｂを含む。第１ソース配線５５Ａは、層間絶縁膜２４内において出力領域６を被覆し、複数の第２ビア電極５６を介して複数のソース領域５１および複数のコンタクト領域５２に電気的に接続されている。複数の第２ビア電極５６は、タングステンを含んでいてもよい。

【0125】

第２ソース配線５５Ｂは、層間絶縁膜２４内において電流検出領域７および制御領域８の間の領域を選択的に引き回されている。第２ソース配線５５Ｂは、電流検出領域７において複数の第２ビア電極５６を介して複数のソース領域５１および複数のコンタクト領域５２に電気的に接続され、制御領域８において制御回路１７（過電流保護回路２０）に電気的に接続されている。

【0126】

半導体チップ１Ａは、層間絶縁膜２４の上に配置された前述のソース端子２６を含む。ソース端子２６は、この形態では、平面視において複数のソース配線５５（第１ソース配線５５Ａおよび第２ソース配線５５Ｂ）に重なり、全てのトレンチ構造３５および全てのトレンチ接続構造４５を被覆している。

【0127】

ソース端子２６は、層間絶縁膜２４内に配置された複数の第３ビア電極５７を介して第１ソース配線５５Ａに電気的に接続されている。複数の第３ビア電極５７は、平面視および断面視において複数の第２ビア電極５６の間の領域に配置されている。つまり、複数の第３ビア電極５７は、この形態では、第１ソース配線５５Ａを挟んで第２ビア電極５６に対向していない。むろん、複数の第３ビア電極５７は、第１ソース配線５５Ａを挟んで第２ビア電極５６に対向していてもよい。

【0128】

ソース端子２６は、ソース配線５５よりも大きい厚さを有していることが好ましい。ソース端子２６の厚さは、複数のトレンチ構造３５の第１深さＤ１（トレンチ接続構造４５の第２深さＤ２）よりも大きいことが好ましい。ソース端子２６の厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。ソース端子２６の厚さは、１μｍ以上２５μｍ以下であってもよい。

【0129】

ソース端子２６の厚さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、または、２０μｍ以上２５μｍ以下であってもよい。ソース端子２６がＡｌ系金属を主成分に含む場合、ソース端子２６の厚さは１μｍ以上１０μｍ以下であってもよい。ソース端子２６がＣｕ系金属を主成分に含む場合、ソース端子２６の厚さは１０μｍ以上２５μｍ以下であってもよい。

【0130】

図８は、図１に示す半導体チップ１Ａが搭載された半導体装置６１を示す斜視図である。図９は、図８に示す半導体装置６１の内部構造を第１レイアウト例に係る疑似バンプ７５と共に示す平面図である。図１０は、図９に示すX-X線に沿う断面図である。図１１は、図９に示すXI-XI線に沿う断面図である。図１２は、第１レイアウト例に係る疑似バンプ７５を示す平面図である。図１３は、図１２に示すXIII-XIII線に沿う断面図である。図１４は、図１２に示すXIV-XIV線に沿う断面図である。

【0131】

図８～図１４を参照して、半導体装置６１は、「半導体パッケージ」または「半導体モジュール」と称されてもよい。半導体装置６１のパッケージタイプは、使用環境、実装対象、半導体チップ１Ａの形態等に応じて種々の形態を採る。ここでは、半導体装置６１が８端子タイプのＳＯＰ（Small Outline Package）からなる形態が例示される。

【0132】

半導体装置６１は、直方体形状のパッケージ本体６２を含む。パッケージ本体６２は、マトリクス樹脂および複数のフィラーを含む。マトリクス樹脂は、熱硬化性樹脂（たとえばエポキシ樹脂）であってもよい。複数のフィラーは、絶縁球体物（たとえばシリカ粒子）であってもよい。

【0133】

パッケージ本体６２は、一方側の第１面６３、他方側の第２面６４、ならびに、第１面６３および第２面６４を接続する第１～第４側壁６５Ａ～６５Ｄを有している。第１面６３は実装面であり、第２面６４は非実装面である。第１面６３および第２面６４は、平面視において四角形状（この形態では第１方向Ｘに延びる長方形状）に形成されている。

【0134】

第１側壁６５Ａおよび第２側壁６５Ｂは、第１主面３に沿う第１方向Ｘに延び、第２方向Ｙに対向している。第１側壁６５Ａおよび第２側壁６５Ｂは、パッケージ本体６２の長辺を形成している。第３側壁６５Ｃおよび第４側壁６５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側壁６５Ｃおよび第４側壁６５Ｄは、パッケージ本体６２の短辺を形成している。

【0135】

半導体装置６１は、パッケージ本体６２内に配置された直方体形状の金属板６６を含む。金属板６６は、金属製の「ダイパッド」と称されてもよい。金属板６６は、一方側の第１板面６７、他方側の第２板面６８、ならびに、第１板面６７および第２板面６８を接続する第１～第４板側壁６９Ａ～６９Ｄを有している。

【0136】

第１板面６７および第２板面６８は、平面視において四角形状（この形態では第１方向Ｘに延びる長方形状）に形成されている。第２板面６８は、パッケージ本体６２の第２面６４から露出している。むろん、金属板６６は、第２面６４から第２板面６８が露出しないようにパッケージ本体６２内に配置されていてもよい。

【0137】

第１板側壁６９Ａおよび第２板側壁６９Ｂは、第１主面３に沿う第１方向Ｘに延び、第２方向Ｙに対向している。第１板側壁６９Ａおよび第２板側壁６９Ｂは、金属板６６の長辺を形成している。第３板側壁６９Ｃおよび第４板側壁６９Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３板側壁６９Ｃおよび第４板側壁６９Ｄは、金属板６６の短辺を形成している。

【0138】

半導体装置６１は、パッケージ本体６２内において金属板６６から第１～第４側壁６５Ａ～６５Ｄの少なくとも１つに向けて引き出された少なくとも１つ（この形態では複数）の延出部７０を含む。複数の延出部７０は、第１延出部７０Ａおよび第２延出部７０Ｂを含む。

【0139】

第１延出部７０Ａは、第３板側壁６９Ｃから第３側壁６５Ｃに向けて帯状に引き出されている。第１延出部７０Ａは、この形態では、第１面６３に向けて屈曲した屈曲部を有し、第３側壁６５Ｃにおいてパッケージ本体６２の厚さ範囲途中部から露出している。第２延出部７０Ｂは、第４板側壁６９Ｄから第４側壁６５Ｄに向けて帯状に引き出されている。第２延出部７０Ｂは、この形態では、第１面６３に向けて屈曲した屈曲部を有し、第４側壁６５Ｄにおいてパッケージ本体６２の厚さ範囲途中部から露出している。

【0140】

半導体装置６１は、パッケージ本体６２の内部から外部に引き出されるように金属板６６から間隔を空けてパッケージ本体６２内に配置された金属製の第１～第８リード端子７１Ａ～７１Ｈを含む。第１～第４リード端子７１Ａ～７１Ｄは第１側壁６５Ａ側において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。第５～第８リード端子７１Ｅ～７１Ｈは第２側壁６５Ｂ側において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに延びる帯状にそれぞれ形成されている。

【0141】

第１～第８リード端子７１Ａ～７１Ｈは、内端部、帯部および外端部をそれぞれ有している。内端部は、金属板６６の高さ位置に対して第１面６３側に位置するようにパッケージ本体６２の厚さ範囲途中部に配置されている。内端部の平面形状は任意である。帯部は、内端部からパッケージ本体６２外に引き出され、パッケージ本体６２外において第２面６４側に向けて屈曲している。帯部は、パッケージ本体６２の第２面６４を横切る高さ位置まで延びている。外端部は、パッケージ本体６２の第２面６４よりも下方の高さ位置において第２面６４に対してほぼ平行に延びている。

【0142】

半導体装置６１は、パッケージ本体６２内において金属板６６（第１板面６７）の上に配置された半導体チップ１Ａを含む。半導体チップ１Ａは、ドレイン端子２５を金属板６６（第１板面６７）に対向させた姿勢で金属板６６の上に配置されている。

【0143】

半導体装置６１は、パッケージ本体６２内において半導体チップ１Ａおよび金属板６６の間に介在された導電接合材７２を含む。具体的には、導電接合材７２は、ドレイン端子２５および金属板６６の間に介在され、ドレイン端子２５および金属板６６を電気的および機械的に接続している。導電接合材７２は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。

【0144】

半導体装置６１は、パッケージ本体６２内においてワイヤから開放された状態でソース端子２６の上に配置された複数の疑似バンプ７５を含む。複数の疑似バンプ７５は、ソース端子２６に対するワイヤボンディング工程を利用して形成された金属塊からそれぞれなる。ワイヤボンディング工程は、ボンディング装置のキャピラリ（ワイヤ供給装置）を用いて実施される。

【0145】

ワイヤボンディング工程では、まず、キャピラリの内孔にワイヤが供給され、ワイヤに対する放電加工によってキャピラリの先端部にイニシャルボールが形成される。次に、イニシャルボールがソース端子２６に当接され、ソース端子２６に向かう荷重がイニシャルボールに加えられると同時に超音波振動がイニシャルボールに加えられる。これにより、イニシャルボールが圧潰されると同時にソース端子２６に圧着される。その後、圧潰されたイニシャルボールからワイヤが切り離され、バンプ状（たとえば略円柱状）の金属塊からなる疑似バンプ７５が形成される。

【0146】

複数の疑似バンプ７５は、ソース端子２６の上に密に配置されている。ここに言う「密」とは、ソース端子２６に接続される他の構造物（後述の真正バンプ９０）と比較してソース端子２６に対する複数の疑似バンプ７５の占有面積が大きいことを意味する。複数の疑似バンプ７５は、単位平面積当たりにおいて第１占有面積でソース端子２６の上に配置されている。

【0147】

複数の疑似バンプ７５は、平面視において第１サイズＳ１をそれぞれ有している。第１サイズＳ１は、平面視において疑似バンプ７５のうちの最も幅広の部分の長さによって定義される。第１サイズＳ１は、５０μｍ以上２５０μｍ以下であってもよい。

【0148】

第１サイズＳ１は、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、１７５μｍ以上２００μｍ以下、２００μｍ以上２２５μｍ以下、または、２２５μｍ以上２５０μｍ以下であってもよい。第１サイズＳ１は、７５μｍ以上２００μｍ以下であることが好ましい。第１サイズＳ１は、１００μｍ以上１８０μｍ以下であることが特に好ましい。

【0149】

複数の疑似バンプ７５は、平面視において第１ピッチＰ１でソース端子２６の上に配置されている。第１ピッチＰ１は、複数の疑似バンプ７５の中央部間の距離によって定義される。複数の疑似バンプ７５は、第１ピッチＰ１で互いに接触するように配列されていてもよいし、第１ピッチＰ１で互いに間隔を空けて配列されていてもよい。複数の疑似バンプ７５は、互いに間隔を空けて配列されていることが好ましい。

【0150】

第１ピッチＰ１は、第１サイズＳ１の１倍以上２．５倍以下であることが好ましい。第１サイズＳ１に対する第１ピッチＰ１の比Ｐ１／Ｓ１は、１以上１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、１．７５以上２以下、２以上２．２５以下、または、２．２５以上２．５以下であってもよい。比Ｐ１／Ｓ１は、１よりも大きいことが好ましい。比Ｐ１／Ｓ１は、１．２５以上１．７５以下であることが特に好ましい。

【0151】

第１ピッチＰ１は、５０μｍ以上２５０μｍ以下であってもよい。第１ピッチＰ１は、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、１７５μｍ以上２００μｍ以下、２００μｍ以上２２５μｍ以下、または、２２５μｍ以上２５０μｍ以下であってもよい。第１ピッチＰ１は、７５μｍ以上２００μｍ以下であることが好ましい。第１ピッチＰ１は、１００μｍ以上１８０μｍ以下であることが特に好ましい。

【0152】

複数の疑似バンプ７５の間隔Ｉは、０μｍ以上１００μｍ以下であってもよい。間隔Ｉは、０μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、または、９０μｍ以上１００μｍ以下であってもよい。間隔Ｉは、１０μｍ以上であることが好ましい。間隔Ｉは、３０μｍ以上６０μｍ以下であることが特に好ましい。

【0153】

複数の疑似バンプ７５は、第１厚さＴ１をそれぞれ有している。第１厚さＴ１は、断面視において疑似バンプ７５のうちの最も厚い部分の厚さによって定義される。第１厚さＴ１は、複数のトレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。第１厚さＴ１は、ソース端子２６の厚さよりも大きいことが好ましい。第１厚さＴ１は、第１半導体領域３１の厚さよりも大きいことが好ましい。第１厚さＴ１は、基板２の厚さよりも大きくてもよい。むろん、第１厚さＴ１は、基板２の厚さよりも小さくてもよい。

【0154】

第１厚さＴ１は、１０μｍ１５０μｍ以下であってもよい。第１厚さＴ１は、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。第１厚さＴ１は、２５μｍ以上１００μｍ以下であることが好ましい。第１厚さＴ１は、５０μｍ以上であることが特に好ましい。

【0155】

少なくとも３個の疑似バンプ７５が、疑似バンプ群７６としてソース端子２６の上に配置されていることが好ましい。この場合、少なくとも３個の疑似バンプ７５は、平面視において二等辺三角形の頂点に位置するレイアウトで配置されていることが好ましい。二等辺三角形は、正三角形であることが特に好ましい。

【0156】

少なくとも７個の疑似バンプ７５が、疑似バンプ群７６としてソース端子２６の上に配置されていることが好ましい。この場合、６個の疑似バンプ７５が、平面視において１個の疑似バンプ７５の周囲に配置されていることが好ましい。６個の疑似バンプ７５は、平面視において１個の疑似バンプ７５の中央部を中心とする同心円上に配置されていることが好ましい。

【0157】

６個の疑似バンプ７５が平面視において六角形の頂点に位置するレイアウトで配置され、１個の疑似バンプ７５が平面視において六角形の中心に位置するレイアウトで配置されていることが好ましい。つまり、複数の疑似バンプ７５は、平面視において六方最密配列（つまりハニカム配列）になるレイアウトでソース端子２６に接合されていることが好ましい。この場合、六角形は、正六角形であることが最も好ましい。

【0158】

この形態では、六方最密となるレイアウトで配列された２８個の疑似バンプ７５を含む疑似バンプ群７６がソース端子２６に接合されている。ソース端子２６に接合される疑似バンプ７５の個数は任意であるが、少なくとも３個の疑似バンプ７５を含む疑似バンプ群７６、および／または、少なくとも７個の疑似バンプ７５を含む疑似バンプ群７６が、ソース端子２６に接合されていることが好ましい。むろん、複数の疑似バンプ群７６が、第１ピッチＰ１（間隔Ｉ）よりも大きい距離を空けてソース端子２６に接合されていてもよい。

【0159】

ソース端子２６に対する複数の疑似バンプ７５（疑似バンプ群７６）の接合箇所は、半導体チップ１Ａの温度分布に基づいて設定されてもよい。たとえば、サーモグラフィやシミュレーションツール等を用いて出力領域６の高温領域および低温領域を解析し、ソース端子２６のうち出力領域６の高温領域を被覆する部分に複数の疑似バンプ７５（疑似バンプ群７６）を接合してもよい。

【0160】

たとえば、出力領域６の内方部（たとえば中央部）は、出力領域６の周縁部よりも温度が高まりやすい。したがって、複数の疑似バンプ７５（疑似バンプ群７６）は、ソース端子２６の内方部（たとえば中央部）において密になり、ソース端子２６の周縁部において疎になるレイアウトでソース端子２６に接合されていてもよい。複数の疑似バンプ７５が「疎」である形態は、疑似バンプ７５が存在しない形態を含む。この形態では、ソース端子２６の周縁部のうち３つの辺に沿う部分に１個の疑似バンプ７５がそれぞれ配置されている。

【0161】

制御領域８の温度は、出力領域６の温度よりも低い。この形態では、ソース端子２６は、制御領域８を露出させるように出力領域６を被覆し、複数の疑似バンプ７５（疑似バンプ群７６）が平面視において出力領域６に重なる領域に配置されている。つまり、複数の疑似バンプ７５（疑似バンプ群７６）は、平面視においてメイントランジスタ１１に重なる位置に配置され、平面視において制御領域８に重なる領域には配置されていない。

【0162】

複数の疑似バンプ７５（疑似バンプ群７６）の一部は、平面視においてモニタトランジスタ１３に対向していてもよい。つまり、複数の疑似バンプ７５（疑似バンプ群７６）は、メイントランジスタ１１用の複数のトレンチ構造３５、および、モニタトランジスタ１３用の複数のトレンチ構造３５に対向していてもよい。むろん、複数の疑似バンプ７５（疑似バンプ群７６）は、モニタトランジスタ１３用の複数のトレンチ構造３５に対向しないようにソース端子２６の上に配置されていてもよい。

【0163】

各疑似バンプ７５は、１０個以上２００個以下のトレンチ構造３５に対向していてもよい。各疑似バンプ７５に係るトレンチ構造３５の対向数は、１０個以上２５個以下、２５個以上５０個以下、５０個以上７５個以下、７５個以上１００個以下、１００個以上１２５個以下、１２５個以上１５０個以下、１５０個以上１７５個以下、または、１７５個以上２００個以下であってもよい。各疑似バンプ７５に係るトレンチ構造３５の対向数は、２５個以上１００個以下であることが好ましい。

【0164】

以下、図１３を参照して、１つの疑似バンプ７５の具体的な形状が説明される。疑似バンプ７５は、この形態では、第１バンプ本体７７および第１バンプ金属膜７８を含む。第１バンプ本体７７は、第１金属を含む。第１金属は、Ｃｕ系金属、Ａｌ系金属、Ａｕ系金属およびＡｇ系金属のうちの少なくとも１つを含む。

【0165】

Ｃｕ系金属は、純ＣｕまたはＣｕ合金を含んでいてもよい。Ａｌ系金属は、純ＡｌまたはＡｌ合金を含んでいてもよい。Ａｕ系金属は、純ＡｕまたはＡｕ合金を含んでいてもよい。Ａｇ系金属は、純ＡｇまたはＡｇ合金を含んでいてもよい。第１バンプ本体７７は、この形態では、純Ｃｕを含む。

【0166】

第１バンプ本体７７は、第１ボディ部７９および第１ネック部８０を含む。第１ボディ部７９は、ソース端子２６に接続された幅広な部分からなる。第１ボディ部７９は、断面視において外方に向けて湾曲した側壁を有する略円柱状に形成されている。第１ボディ部７９は、平面視において疑似バンプ７５の第１サイズＳ１を形成する第１ボディサイズＳＢ１を有している。

【0167】

第１ボディ部７９は、疑似バンプ７５の第１厚さＴ１の０．１倍以上０．９倍以下の第１ボディ厚さＴＢ１を有していてもよい。第１ボディ厚さＴＢ１は、第１半導体領域３１の厚さよりも大きいことが好ましい。第１ボディ厚さＴＢ１は、基板２の厚さよりも大きくてもよい。むろん、第１ボディ厚さＴＢ１は、基板２の厚さよりも小さくてもよい。

【0168】

第１厚さＴ１に対する第１ボディ厚さＴＢ１の厚さ比Ｔ１／ＴＢ１は、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、または、０．８以上０．９以下であってもよい。厚さ比Ｔ１／ＴＢ１は、０．４以上０．７以下であることが好ましい。厚さ比Ｔ１／ＴＢ１は、０．５以上であることが特に好ましい。

【0169】

第１ネック部８０は、第１ボディ部７９からソース端子２６とは反対側に向けて第１ボディ部７９よりも幅狭に突出した部分からなる。第１ネック部８０は、断面視において略円柱状に形成されている。第１ネック部８０は、この形態では、斜め下り傾斜した第１上端部８１を有している。具体的には、第１上端部８１は、断面視において上端頂部８２、上端基部８３および傾斜部８４を有していてもよい。

【0170】

上端頂部８２は、断面視において第１上端部８１の周縁部の一方側に形成されている。上端基部８３は、断面視において第１上端部８１の周縁部の他方側に形成され、上端頂部８２の高さ位置に対して第１ボディ部７９側に位置している。傾斜部８４は、断面視において上端頂部８２から上端基部８３に向けて斜め下り傾斜している。第１上端部８１は、上端基部８３において第１ボディ部７９とは反対側に向けて突出した上端突起部８５を有していてもよい。上端突起部８５の先端部は、上端頂部８２の先端部の高さ位置に対して第１ボディ部７９側の高さ位置に形成されていてもよい。

【0171】

第１ネック部８０は、平面視において第１ボディサイズＳＢ１未満の第１ネックサイズＳＮ１を有している。第１ネックサイズＳＮ１は、第１ボディサイズＳＢ１（第１サイズＳ１）の０．１倍以上０．９倍以下であってもよい。

【0172】

第１ボディサイズＳＢ１に対する第１ネックサイズＳＮ１のサイズ比ＳＮ１／ＳＢ１は、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、または、０．８以上０．９以下であってもよい。サイズ比ＳＮ１／ＳＢ１は、０．５以上０．７以下であることが好ましい。サイズ比ＳＮ１／ＳＢ１は、０．５よりも大きいことが特に好ましい。

【0173】

第１バンプ金属膜７８は、第１バンプ本体７７の第１金属とは異なる第２金属を含み、第１バンプ本体７７の外面の少なくとも一部を被覆している。第１バンプ金属膜７８は、第１バンプ本体７７の外面のうちの上端頂部８２を露出させるように上端頂部８２外の領域を被覆している。

【0174】

図１３では、第１バンプ金属膜７８が上端頂部８２外の領域の全域を被覆している形態が示されているが、第１バンプ金属膜７８は必ずしもこのような形態を有している必要はない。また、複数の疑似バンプ７５の間における第１バンプ金属膜７８の形態は不定であり、一定の形態に定まらない。

【0175】

たとえば、第１バンプ金属膜７８は、上端頂部８２外の領域において第１バンプ本体７７（第１金属）を部分的に露出させるように第１バンプ本体７７の外面の少なくとも一部を被覆していればよく、第１バンプ金属膜７８の一部は第１バンプ本体７７の内部に位置していてもよい。

【0176】

たとえば、第１バンプ金属膜７８の一部は、第１バンプ本体７７の内部に溶け込んでいてもよい。たとえば、第１バンプ本体７７に対する第１バンプ金属膜７８の被覆面積は、第１バンプ金属膜７８に対する第１バンプ本体７７の露出面積未満であってもよい。むろん、第１バンプ本体７７に対する第１バンプ金属膜７８の被覆面積は、第１バンプ金属膜７８に対する第１バンプ本体７７の露出面積以上であってもよい。

【0177】

第１バンプ金属膜７８は、めっき膜からなることが好ましい。第１バンプ金属膜７８は、Ｎｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜のうちの少なくとも１つを含むことが好ましい。たとえば、第１バンプ金属膜７８は、第１バンプ本体７７からこの順に積層されたＮｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜を含む積層構造を有していてもよい。

【0178】

たとえば、第１バンプ金属膜７８は、第１バンプ本体７７からこの順に積層されたＮｉめっき膜およびＰｄめっき膜を含む積層構造を有していてもよい。たとえば、第１バンプ金属膜７８は、Ｎｉめっき膜、Ｐｄめっき膜またはＡｕめっき膜からなる単層構造を有していてもよい。

【0179】

半導体装置６１は、パッケージ本体６２内に配置された少なくとも１つ（この形態では複数）の第１ボンディングワイヤ８９を含む。複数の第１ボンディングワイヤ８９は、ソース端子２６を第１～第８リード端子７１Ａ～７１Ｈから選択される少なくとも１つの接続対象（この形態では第１～第４リード端子７１Ａ～７１Ｄ）に電気的に接続させている。第１ボンディングワイヤ８９の個数は、１個以上であればよく、特定の個数に制限されない。

【0180】

この形態では、４個の第１ボンディングワイヤ８９がソース端子２６および第１リード端子７１Ａに接続され、４個の第１ボンディングワイヤ８９がソース端子２６および第２リード端子７１Ｂに接続され、４個の第１ボンディングワイヤ８９がソース端子２６および第３リード端子７１Ｃに接続され、４個の第１ボンディングワイヤ８９がソース端子２６および第４リード端子７１Ｄに接続されている。

【0181】

複数の第１ボンディングワイヤ８９は、真正バンプ９０、ワイヤループ９１およびワイヤテール９２をそれぞれ含む。真正バンプ９０は、ワイヤ（ワイヤループ９１）に接続された状態でソース端子２６に接合された金属塊である。ワイヤループ９１は、真正バンプ９０および接続対象の間の領域をアーチ状に延びるワイヤ部である。ワイヤテール９２は、接続対象に接合されたワイヤ端部である。複数の第１ボンディングワイヤ８９は、ボンディング装置のキャピラリ（ワイヤ供給装置）を用いたワイヤボンディング工程を経て形成される。

【0182】

ワイヤボンディング工程では、まず、キャピラリの内孔にワイヤが供給され、ワイヤに対する放電加工によってキャピラリの先端部にイニシャルボールが形成される。次に、イニシャルボールがソース端子２６に当接され、ソース端子２６に向かう荷重がイニシャルボールに加えられると同時に超音波振動がイニシャルボールに加えられる。これにより、イニシャルボールが圧潰されると同時にソース端子２６に圧着される。また、バンプ状（たとえば略円柱状）の金属塊からなる真正バンプ９０が形成される。

【0183】

次に、キャピラリが、ワイヤを引き出しながら真正バンプ９０の上から接続対象の上に移動される。これにより、真正バンプ９０および接続対象の間にアーチ状のワイヤループ９１が形成される。次に、ワイヤループ９１の一部が接続対象に当接され、接続対象に向かう荷重がワイヤループ９１に加えられると同時に超音波振動がワイヤループ９１に加えられる。これにより、ワイヤループ９１の一部が圧潰されると同時に接続対象に圧着される。その後、ワイヤループ９１の圧着部からワイヤが切り離され、ワイヤテール９２が形成される。

【0184】

以下、複数の真正バンプ９０の形態が説明される。複数の真正バンプ９０は、複数の疑似バンプ７５（疑似バンプ群７６）から間隔を空けてソース端子２６の上に配置されている。複数の真正バンプ９０は、この形態では、ソース端子２６の周縁に沿って間隔を空けてソース端子２６の周縁部の上に配列されている。複数の真正バンプ９０の配置箇所は、ソース端子２６の周縁および複数の疑似バンプ７５（疑似バンプ群７６）の間の空き領域であればよく、特定の配置箇所に制限されない。

【0185】

複数の真正バンプ９０は、ソース端子２６の上に複数の疑似バンプ７５よりも疎に配置されている。ここに言う「疎」とは、ソース端子２６に対する複数の真正バンプ９０の占有面積が、ソース端子２６に対する複数の疑似バンプ７５の占有面積よりも小さいことを意味する。

【0186】

単一の真正バンプ９０のみがソース端子２６の上に配置され、かつ、当該単一の真正バンプ９０の占有面積が複数の疑似バンプ７５の占有面積よりも小さい場合も、真正バンプ９０が「疎」に配置された形態に含まれる。つまり、１つまたは複数の真正バンプ９０が、単位平面積当たりにおいて複数の疑似バンプ７５の第１占有面積未満の第２占有面積でソース端子２６の上に配置されていればよい。

【0187】

複数の真正バンプ９０は、平面視において第２サイズＳ２をそれぞれ有している。第２サイズＳ２は、平面視において真正バンプ９０のうちの最も幅広の部分の長さによって定義される。第２サイズＳ２は、５０μｍ以上２５０μｍ以下であってもよい。

【0188】

第２サイズＳ２は、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、１７５μｍ以上２００μｍ以下、２００μｍ以上２２５μｍ以下、または、２２５μｍ以上２５０μｍ以下であってもよい。第２サイズＳ２は、７５μｍ以上２００μｍ以下であることが好ましい。第２サイズＳ２は、１００μｍ以上１８０μｍ以下であることが特に好ましい。

【0189】

第２サイズＳ２は、疑似バンプ７５の第１サイズＳ１以上であってもよいし、第１サイズＳ１未満であってもよい。第２サイズＳ２は、第１サイズＳ１とほぼ等しいことが好ましい。この構成によれば、サイズに関して同一の製造条件で疑似バンプ７５および真正バンプ９０を形成できる。

【0190】

複数の真正バンプ９０は、平面視において疑似バンプ７５の第１ピッチＰ１以上の第２ピッチＰ２でソース端子２６の上に配置されている。第２ピッチＰ２は、互いに隣り合う２つの真正バンプ９０の中央部間の距離によって定義される。複数の真正バンプ９０は、互いに接触しないように第２ピッチＰ２で互いに間隔を空けて配列されていることが好ましい。

【0191】

第２ピッチＰ２は、ソース端子２６の周縁によって取り囲まれた範囲内に真正バンプ９０の全体が位置し、かつ、第１ピッチＰ１以上という条件を具備する限り任意の値を取る。一例として、第１ピッチＰ１に対する第２ピッチＰ２のピッチ比Ｐ２／Ｐ１は、１以上２０以下であってもよい。ピッチ比Ｐ２／Ｐ１は、１以上２以下、２以上５以下、５以上１０以下、１０以上１５以下、または、１５以上２０以下であってもよい。ピッチ比Ｐ２／Ｐ１は、１よりも大きいことが好ましい。

【0192】

複数の真正バンプ９０は、近接する１つの疑似バンプ７５を基準に第３ピッチＰ３でソース端子２６の上に配置されている。第３ピッチＰ３は、互いに近接する疑似バンプ７５および真正バンプ９０の中央部間の距離によって定義される。第３ピッチＰ３は、疑似バンプ７５の第１ピッチＰ１以上であることが好ましい。少なくとも１つの真正バンプ９０は、第１ピッチＰ１よりも大きい第３ピッチＰ３で配置されていることが好ましい。この形態では、全ての真正バンプ９０が、第１ピッチＰ１よりも大きい第３ピッチＰ３で配置されている。

【0193】

第３ピッチＰ３は、ソース端子２６の周縁によって取り囲まれた範囲内に真正バンプ９０の全体が位置し、かつ、第１ピッチＰ１以上という条件を具備する限り任意の値を取る。一例として、第１ピッチＰ１に対する第３ピッチＰ３のピッチ比Ｐ３／Ｐ１は、１以上２０以下であってもよい。ピッチ比Ｐ２／Ｐ１は、１以上２以下、２以上５以下、５以上１０以下、１０以上１５以下、または、１５以上２０以下であってもよい。

【0194】

複数の真正バンプ９０は、第２厚さＴ２をそれぞれ有している。第２厚さＴ２は、断面視において真正バンプ９０のうちの最も厚い部分の厚さによって定義される。第２厚さＴ２は、複数のトレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。第２厚さＴ２は、ソース端子２６の厚さよりも大きいことが好ましい。第２厚さＴ２は、第１半導体領域３１の厚さよりも大きいことが好ましい。第２厚さＴ２は、基板２の厚さよりも大きくてもよい。むろん、第２厚さＴ２は、基板２の厚さよりも小さくてもよい。

【0195】

第２厚さＴ２は、１０μｍ１５０μｍ以下であってもよい。第２厚さＴ２は、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。第２厚さＴ２は、２５μｍ以上１００μｍ以下であることが好ましい。第２厚さＴ２は、５０μｍ以上であることが特に好ましい。

【0196】

第２厚さＴ２は、疑似バンプ７５の第１厚さＴ１以上であってもよいし、第１厚さＴ１未満であってもよい。第２厚さＴ２は、第１厚さＴ１とほぼ等しいことが好ましい。この構成によれば、厚さに関して同一の製造条件で疑似バンプ７５および真正バンプ９０を形成できる。

【0197】

複数の真正バンプ９０は、平面視において出力領域６に重なる領域に配置されている。つまり、複数の真正バンプ９０は、平面視においてメイントランジスタ１１に重なる位置に配置され、平面視において制御領域８に重なる領域には配置されていない。複数の真正バンプ９０の一部は、平面視においてモニタトランジスタ１３に対向していてもよい。

【0198】

つまり、複数の真正バンプ９０は、メイントランジスタ１１用の複数のトレンチ構造３５、および、モニタトランジスタ１３用の複数のトレンチ構造３５に対向していてもよい。むろん、複数の真正バンプ９０は、モニタトランジスタ１３用の複数のトレンチ構造３５に対向しないようにソース端子２６の上に配置されていてもよい。

【0199】

各真正バンプ９０は、１０個以上２００個以下のトレンチ構造３５に対向していてもよい。各真正バンプ９０に係るトレンチ構造３５の対向数は、１０個以上２５個以下、２５個以上５０個以下、５０個以上７５個以下、７５個以上１００個以下、１００個以上１２５個以下、１２５個以上１５０個以下、１５０個以上１７５個以下、または、１７５個以上２００個以下であってもよい。各真正バンプ９０に係るトレンチ構造３５の対向数は、２５個以上１００個以下であることが好ましい。

【0200】

以下、図１４を参照して、１つの真正バンプ９０の具体的な形状が説明される。真正バンプ９０は、この形態では、第２バンプ本体９７および第２バンプ金属膜９８を含む。第２バンプ本体９７は、第１金属を含む。第１金属は、Ｃｕ系金属、Ａｌ系金属、Ａｕ系金属およびＡｇ系金属のうちの少なくとも１つを含む。

【0201】

Ｃｕ系金属は、純ＣｕまたはＣｕ合金を含んでいてもよい。Ａｌ系金属は、純ＡｌまたはＡｌ合金を含んでいてもよい。Ａｕ系金属は、純ＡｕまたはＡｕ合金を含んでいてもよい。Ａｇ系金属は、純ＡｇまたはＡｇ合金を含んでいてもよい。第２バンプ本体９７は、この形態では、純Ｃｕを含む。第２バンプ本体９７は、疑似バンプ７５の第１バンプ本体７７と同一の金属を含むことが好ましい。むろん、第２バンプ本体９７は、第１バンプ本体７７とは異なる金属を含んでいてもよい。

【0202】

第２バンプ本体９７は、第２ボディ部９９および第２ネック部１００を含む。第２ボディ部９９は、ソース端子２６に接続された幅広な部分からなる。第２ボディ部９９は、断面視において外方に向けて湾曲した側壁を有する略円柱状に形成されている。第２ボディ部９９は、平面視において真正バンプ９０の第２サイズＳ２を形成する第２ボディサイズＳＢ２を有している。

【0203】

第２ボディ部９９は、真正バンプ９０の第２厚さＴ２の０．１倍以上０．９倍以下の第２ボディ厚さＴＢ２を有していてもよい。第２ボディ厚さＴＢ２は、第１半導体領域３１の厚さよりも大きいことが好ましい。第２ボディ厚さＴＢ２は、基板２の厚さよりも大きくてもよい。むろん、第２ボディ厚さＴＢ２は、基板２の厚さよりも小さくてもよい。

【0204】

第２厚さＴ２に対する第２ボディ厚さＴＢ２の厚さ比Ｔ２／ＴＢ２は、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、または、０．８以上０．９以下であってもよい。厚さ比Ｔ２／ＴＢ２は、０．４以上０．７以下であることが好ましい。厚さ比Ｔ２／ＴＢ２は、０．５以上であることが特に好ましい。第２ボディ厚さＴＢ２は、疑似バンプ７５の第１ボディ厚さＴＢ１とほぼ等しくてもよい。

【0205】

第２ネック部１００は、第２ボディ部９９からソース端子２６とは反対側に向けて第２ボディ部９９よりも幅狭に突出した部分からなる。第２ネック部１００は、断面視において略円柱状に形成されている。第２ネック部１００は、ワイヤループ９１に接続された第２上端部１０１を有している。第２上端部１０１は、第１ネック部８０の第１上端部８１とは異なり、上端頂部８２、上端基部８３および傾斜部８４を有していない。

【0206】

第２ネック部１００は、平面視において第２ボディサイズＳＢ２未満の第２ネックサイズＳＮ２を有している。第２ネックサイズＳＮ２は、第２ボディサイズＳＢ２（第１サイズＳ１）の０．１倍以上０．９倍以下であってもよい。

【0207】

第２ボディサイズＳＢ２に対する第２ネックサイズＳＮ２のサイズ比ＳＮ２／ＳＢ２は、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、または、０．８以上０．９以下であってもよい。サイズ比ＳＮ２／ＳＢ２は、０．５以上０．７以下であることが好ましい。サイズ比ＳＮ２／ＳＢ２は、０．５よりも大きいことが特に好ましい。第２ネックサイズＳＮ２は、疑似バンプ７５の第１ネックサイズＳＮ１とほぼ等しくてもよい。

【0208】

第２バンプ金属膜９８は、第２バンプ本体９７の第１金属とは異なる第２金属を含み、第２バンプ本体９７の外面の少なくとも一部を被覆している。第２バンプ金属膜９８は、ワイヤループ９１の外面の少なくとも一部およびワイヤテール９２の外面の少なくとも一部も被覆している。

【0209】

図１４では、第２バンプ金属膜９８が第２バンプ本体９７の外面全域を被覆している形態が示されているが、第２バンプ金属膜９８は必ずしもこのような形態を有している必要はない。また、複数の真正バンプ９０の間における第２バンプ金属膜９８の形態は不定であり、一定の形態に定まらない。

【0210】

たとえば、第２バンプ金属膜９８は、第２バンプ本体９７（第１金属）を部分的に露出させるように第２バンプ本体９７の外面の少なくとも一部を被覆していればよく、第２バンプ金属膜９８の一部は第２バンプ本体９７の内部に位置していてもよい。

【0211】

たとえば、第２バンプ金属膜９８の一部は、第２バンプ本体９７の内部に溶け込んでいてもよい。たとえば、第２バンプ本体９７に対する第２バンプ金属膜９８の被覆面積は、第２バンプ金属膜９８に対する第２バンプ本体９７の露出面積未満であってもよい。むろん、第２バンプ本体９７に対する第２バンプ金属膜９８の被覆面積は、第２バンプ金属膜９８に対する第２バンプ本体９７の露出面積以上であってもよい。

【0212】

第２バンプ金属膜９８は、めっき膜からなることが好ましい。第２バンプ金属膜９８は、Ｎｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜のうちの少なくとも１つを含むことが好ましい。たとえば、第２バンプ金属膜９８は、第２バンプ本体９７からこの順に積層されたＮｉめっき膜、Ｐｄめっき膜およびＡｕめっき膜を含む積層構造を有していてもよい。

【0213】

たとえば、第２バンプ金属膜９８は、第２バンプ本体９７からこの順に積層されたＮｉめっき膜およびＰｄめっき膜を含む積層構造を有していてもよい。たとえば、第２バンプ金属膜９８は、Ｎｉめっき膜、Ｐｄめっき膜またはＡｕめっき膜からなる単層構造を有していてもよい。第２バンプ金属膜９８は、疑似バンプ７５の第１バンプ金属膜７８と同様の構成を有していることが好ましい。

【0214】

図１３および図１４を参照して、半導体装置６１は、ソース端子２６に形成された複数の第１薄膜部１１１、複数の第２薄膜部１１２および厚膜部１１３を含む。複数の第１薄膜部１１１は、複数の疑似バンプ７５の接合に伴ってソース端子２６の一部が沈下した部分からそれぞれなり、ソース端子２６における複数の疑似バンプ７５の接合部にそれぞれ形成されている。

【0215】

複数の第２薄膜部１１２は、複数の真正バンプ９０の接合に伴ってソース端子２６の一部が沈下した部分からそれぞれなり、ソース端子２６における複数の真正バンプ９０の接合部にそれぞれ形成されている。厚膜部１１３は、複数の疑似バンプ７５および複数の真正バンプ９０の接合に起因する沈下を免れた部分からなり、ソース端子２６における複数の疑似バンプ７５の接合部および複数の真正バンプ９０の接合部外の領域に形成されている。

【0216】

厚膜部１１３の最大厚さは、第１薄膜部１１１（第２薄膜部１１２）の最小厚さよりも大きく、第１薄膜部１１１（第２薄膜部１１２）の最小厚さの２．５倍以下であってもよい。最小厚さに対する最大厚さの厚さ比は、１倍よりも大きく１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、１．７５以上２以下、２以上２．２５以下、または、２．２５以上２．５以下であってもよい。

【0217】

半導体装置６１は、ソース端子２６に形成された複数の第１隆起部１１４を含む。複数の第１隆起部１１４は、ソース端子２６における複数の疑似バンプ７５の接合縁部に形成され、ソース端子２６の一部が厚膜部１１３よりもさらに厚化した部分からなる。各第１隆起部１１４は、平面視において各疑似バンプ７５の縁部（接合縁部）に沿って環状に延びている。各第１隆起部１１４の少なくとも一部は、厚さ方向に各疑似バンプ７５の周縁部に対向している。

【0218】

ソース端子２６における各疑似バンプ７５の縁部に沿う部分は、厚膜部１１３および第１隆起部１１４によって第１薄膜部１１１（第２薄膜部１１２）よりも厚化されている。また、ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、厚膜部１１３および複数の第１隆起部１１４によって複数の第１薄膜部１１１（第２薄膜部１１２）よりも厚化されている。

【0219】

ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、複数のトレンチ構造３５に対向していることが好ましい。つまり、複数の疑似バンプ７５の間の領域において、厚膜部１１３および複数の第１隆起部１１４は、複数のトレンチ構造３５に対向していることが好ましい。

【0220】

各第１隆起部１１４は、厚さ方向に少なくとも１つのトレンチ構造３５に対向している。各第１隆起部１１４は、この形態では、厚さ方向に複数のトレンチ構造３５に対向するように形成されている。厚膜部１１３を基準とした少なくとも１つの第１隆起部１１４の隆起高さは、トレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。少なくとも１つの第１隆起部１１４の隆起高さは、第１半導体領域３１の厚さよりも大きくてもよい。むろん、少なくとも１つの第１隆起部１１４の隆起高さは、トレンチ構造３５の第１深さＤ１以下であってもよい。

【0221】

厚膜部１１３および第１隆起部１１４の第１総厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。第１総厚さは、第１薄膜部１１１（第２薄膜部１１２）の最小厚さの１倍よりも大きく、第１薄膜部１１１（第２薄膜部１１２）の最小厚さの１０倍以下であってもよい。最小厚さに対する第１総厚さの厚さ比は、１よりも大きく２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。厚さ比は、２以上６以下であることが好ましい。

【0222】

一方の疑似バンプ７５側に形成された第１隆起部１１４は、他方の疑似バンプ７５側に形成された第１隆起部１１４と一体化していてもよい。つまり、ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、１つと見なせる第１隆起部１１４によって複数の第１薄膜部１１１（第２薄膜部１１２）よりも厚化されていてもよい。１つと見なせる第１隆起部１１４は、複数のトレンチ構造３５に対向していることが好ましい。

【0223】

半導体装置６１は、ソース端子２６に形成された複数の第２隆起部１１５を含む。複数の第２隆起部１１５は、ソース端子２６における複数の真正バンプ９０の接合縁部に形成され、ソース端子２６の一部が厚膜部１１３よりもさらに厚化した部分からなる。各第２隆起部１１５は、平面視において各真正バンプ９０の縁部（接合縁部）に沿って環状に延びている。各第２隆起部１１５の少なくとも一部は、厚さ方向に各真正バンプ９０の周縁部に対向している。

【0224】

ソース端子２６における各真正バンプ９０の縁部に沿う部分は、厚膜部１１３および第２隆起部１１５によって第１薄膜部１１１（第２薄膜部１１２）よりも厚化されている。また、ソース端子２６における複数の真正バンプ９０の間に位置する部分は、厚膜部１１３および複数の第２隆起部１１５によって第１薄膜部１１１（第２薄膜部１１２）よりも厚化されている。また、ソース端子２６における疑似バンプ７５および真正バンプ９０の間に位置する部分は、厚膜部１１３および複数の第２隆起部１１５によって厚化されている。各第２隆起部１１５の少なくとも一部は、厚さ方向に各真正バンプ９０の周縁部に対向している。

【0225】

各第２隆起部１１５は、厚さ方向に少なくとも１つのトレンチ構造３５に対向している。各第２隆起部１１５は、この形態では、厚さ方向に複数のトレンチ構造３５に対向するように形成されている。厚膜部１１３を基準とした少なくとも１つの第２隆起部１１５の隆起高さは、トレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。少なくとも１つの第２隆起部１１５の隆起高さは、第１半導体領域３１の厚さよりも大きくてもよい。むろん、少なくとも１つの第２隆起部１１５の隆起高さは、トレンチ構造３５の第１深さＤ１以下であってもよい。

【0226】

厚膜部１１３および第２隆起部１１５の第２総厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。第２総厚さは、第１薄膜部１１１（第２薄膜部１１２）の最小厚さの１倍よりも大きく、第１薄膜部１１１（第２薄膜部１１２）の最小厚さの１０倍以下であってもよい。最小厚さに対する第２総厚さの厚さ比は、１よりも大きく２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。厚さ比は、２以上６以下であることが好ましい。

【0227】

半導体装置６１は、パッケージ本体６２内に配置された少なくとも１つ（この形態では複数）の第２ボンディングワイヤ１１９を含む。複数の第２ボンディングワイヤ１１９は、第１～第４制御端子２７～３０を第１～第８リード端子７１Ａ～７１Ｈから選択される少なくとも１つの接続対象（この形態では第５～第８リード端子７１Ｅ～７１Ｈ）に電気的に接続させている。

【0228】

第１～第４制御端子２７～３０に対する第２ボンディングワイヤ１１９の個数は、１個以上であればよく、特定の個数に制限されない。この形態では、１個の第２ボンディングワイヤ１１９が第１制御端子２７および第５リード端子７１Ｅに接続され、１個の第２ボンディングワイヤ１１９が第２制御端子２８および第６リード端子７１Ｆに接続され、１個の第２ボンディングワイヤ１１９が第３制御端子２９および第７リード端子７１Ｇに接続され、１個の第２ボンディングワイヤ１１９が第４制御端子３０および第８リード端子７１Ｈに接続されている。

【0229】

複数の第２ボンディングワイヤ１１９は、第１ボンディングワイヤ８９と同様、真正バンプ９０、ワイヤループ９１およびワイヤテール９２をそれぞれ含む。また、複数の第２ボンディングワイヤ１１９は、第１ボンディングワイヤ８９と同様、真正バンプ９０において第２バンプ本体９７および第２バンプ金属膜９８を含む。

【0230】

真正バンプ９０が第１～第４制御端子２７～３０に接合され、ワイヤテール９２が第５～第８リード端子７１Ｅ～７１Ｈに接合されることが好ましい。むろん、真正バンプ９０が第５～第８リード端子７１Ｅ～７１Ｈに接合され、ワイヤテール９２が第１～第４制御端子２７～３０に接合されてもよい。第２ボンディングワイヤ１１９の他の説明については、第１ボンディングワイヤ８９の説明が適用されるものとして、省略される。

【0231】

以上、半導体装置６１は、基板２、出力領域６（デバイス領域）、ソース端子２６（端子）、複数の疑似バンプ７５および少なくとも１つの真正バンプ９０を含む。出力領域６は、基板２に設けられている。ソース端子２６は、平面視において出力領域６を被覆している。複数の疑似バンプ７５は、ワイヤから開放された状態でソース端子２６の上に密に配置されている。少なくとも１つの真正バンプ９０は、ワイヤに接続された状態でソース端子２６の上に複数の疑似バンプ７５よりも疎に配置されている。

【0232】

つまり、複数の疑似バンプ７５は単位平面積当たりにおいて第１占有面積でソース端子２６の上に配置され、少なくとも１個の真正バンプ９０は単位平面積当たりにおいて第１占有面積未満の第２占有面積でソース端子２６の上に配置されている。この構成によれば、出力領域６で生じた熱を複数の疑似バンプ７５によって吸収できる。これにより、出力領域６の温度上昇を抑制し、温度上昇に起因する出力領域６の電気的特性の低下を抑制できる。よって、電気的特性を向上できる半導体装置６１を提供できる。

【0233】

ソース端子２６に対する複数の疑似バンプ７５の配置箇所は、半導体チップ１Ａの温度分布に基づいて設定されてもよい。たとえば、サーモグラフィやシミュレーションツール等を用いて出力領域６の高温領域および低温領域を解析し、ソース端子２６のうち出力領域６の高温領域を被覆する部分に複数の疑似バンプ７５が密に配置され、ソース端子２６のうち出力領域６の低温領域を被覆する部分に複数の疑似バンプ７５が疎に配置されてもよい。少なくとも１つの真正バンプ９０は、複数の疑似バンプ７５が疎に配置された部分に配置される。

【0234】

たとえば、出力領域６の内方部は、出力領域６の周縁部よりも温度が高まりやすい。したがって、複数の疑似バンプ７５は、ソース端子２６の内方部において密になり、ソース端子２６の周縁部において疎になるレイアウトでソース端子２６に接合されてもよい。複数の疑似バンプ７５が「疎」である形態は、疑似バンプ７５が存在しない形態も含む。

【0235】

デバイス領域で生じる熱を吸収する他の手段として、ウエハ段階においてソース端子２６の上に、または、ソース端子２６として比較的厚いめっき端子膜（たとえば１０μｍ以上２５μｍ以下のＣｕめっき膜）を成膜することが考えられる。

【0236】

この場合、めっき端子膜の成膜に必要な設備（成膜装置やめっき液等）に起因してコストが嵩むだけでなく、めっき端子膜に起因してウエハに反りが生じる。ウエハの電気的特性や物理的特性は、ウエハの反りによって低下する。たとえば、ウエハの反りに起因してウエハにクラックや結晶欠陥が生じた場合、デバイス領域の電気的特性が変動する。さらに、ウエハの反りは、ダイシング工程等の障害にもなる。

【0237】

これに対して、半導体装置６１は、ダイシング工程を経てウエハから個片化された後の半導体チップ１Ａのパッケージング工程において、複数の疑似バンプ７５を半導体チップ１Ａに接合させることができる。したがって、めっき端子膜の成膜に必要な設備を要しない。また、ウエハ段階におけるウエハの反りを抑制できるため、クラックや結晶欠陥の抑制された半導体チップ１Ａを取得できる。さらに、真正バンプ９０の形成工程に用いられる比較的安価なワイヤボンディング工程を利用して比較的厚い疑似バンプ７５を形成できる。よって、コストを抑えながら電気的特性を向上できる。

【0238】

むろん、疑似バンプ７５は、端子（ソース端子２６）の上に形成されためっき端子膜または端子（ソース端子２６）として形成されためっき端子膜に接合されてもよい。この場合、めっき端子膜による熱吸収効果に複数の疑似バンプ７５による熱吸収効果を付加できる。ただし、めっき端子膜によって吸収可能な熱量が既に飽和している場合には、複数の疑似バンプ７５をめっき端子膜に接合する利益は少ない点に留意すべきである。

【0239】

複数の疑似バンプ７５は、ソース端子２６よりも厚いことが好ましい。この構成によれば、比較的厚い複数の疑似バンプ７５を形成することによってソース端子２６を薄化できる。よって、比較的薄いソース端子２６を介して複数の疑似バンプ７５に熱を伝達できると同時に、ソース端子２６の形成コストを抑えることができる。

【0240】

たとえば、比較的厚い複数の疑似バンプ７５を採用することにより、Ｃｕ系金属膜またはＡｌ系金属膜を含み、１μｍ以上１０μｍ以下の厚さを有するソース端子２６を採用できる。このようなソース端子２６は、スパッタ法によって形成できるため、めっき膜以外の電極膜によって構成され得る。

【0241】

複数の真正バンプ９０が、ソース端子２６の上に疎に配置されていることが好ましい。つまり、複数の真正バンプ９０に対しては、密に配置されるというデザインルールが課されないことが好ましい。この構成によれば、複数の真正バンプ９０をソース端子２６の適切な位置に接続させることができる。複数の疑似バンプ７５は、第１ピッチＰ１でソース端子２６の上に配置されていてもよい。この場合、複数の真正バンプ９０は、第１ピッチＰ１以上の第２ピッチＰ２でソース端子２６の上に配置されていることが好ましい。

【0242】

少なくとも３個の疑似バンプ７５が、ソース端子２６の上に密に配置されていることが好ましい。少なくとも３個の疑似バンプ７５は、平面視で二等辺三角形の頂点に位置するレイアウトで配置されていることが好ましい。この場合、二等辺三角形は正三角形であること特に好ましい。これらの構成によれば、複数の疑似バンプ７５を適切に密に配置できる。また、複数の疑似バンプ７５を含む疑似バンプ群７６によって、出力領域６で生じた熱を吸収できる。

【0243】

少なくとも７個の疑似バンプ７５が、ソース端子２６の上に密に配置されていることが好ましい。この場合、６個の疑似バンプ７５が、１個の疑似バンプ７５の周囲に配置されていることが好ましい。６個の疑似バンプ７５は、平面視において１個の疑似バンプ７５の中央部を中心とする同心円上に配置されていることが好ましい。６個の疑似バンプ７５が平面視で六角形の頂点に位置するレイアウトで配置され、１個の疑似バンプ７５が平面視で六角形の中心に位置するレイアウトで配置されていることが好ましい。

【0244】

つまり、複数の疑似バンプ７５は、平面視において六方最密配列（つまりハニカム配列）になるレイアウトでソース端子２６に接合されていることが好ましい。この場合、六角形は正六角形であること特に好ましい。これらの構成によれば、複数の疑似バンプ７５を適切に密に配置できる。また、複数の疑似バンプ７５を含む疑似バンプ群７６によって、出力領域６で生じた熱を吸収できる。

【0245】

半導体装置６１は、ソース端子２６における疑似バンプ７５の接合部に形成された第１薄膜部１１１を含むことが好ましい。この構成によれば、出力領域６で生じた熱を、第１薄膜部１１１を介して疑似バンプ７５に伝達させることができる。半導体装置６１は、ソース端子２６における疑似バンプ７５の接合部外の領域に形成された厚膜部１１３を含むことが好ましい。この構成によれば、疑似バンプ７５の接合部外の領域において、出力領域６で生じた熱を厚膜部１１３によって吸収できる。厚膜部１１３によって吸収された熱は、疑似バンプ７５に伝達される。

【0246】

半導体装置６１は、ソース端子２６における疑似バンプ７５の接合縁部においてソース端子２６の一部が厚膜部１１３よりも厚化した第１隆起部１１４を含むことが好ましい。つまり、ソース端子２６における疑似バンプ７５の縁部に沿う部分は、厚膜部１１３および第１隆起部１１４によって第１薄膜部１１１よりも厚化されていることが好ましい。

【0247】

また、ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、厚膜部１１３および複数の第１隆起部１１４によって複数の第１薄膜部１１１よりも厚化されている。これらの構成によれば、疑似バンプ７５の接合部外の領域において、出力領域６で生じた熱を厚膜部１１３および第１隆起部１１４によって吸収できる。

【0248】

疑似バンプ７５は、第１金属を含む第１バンプ本体７７、および、第１金属とは異なる第２金属を含み、第１バンプ本体７７の外面の少なくとも一部を被覆する第１バンプ金属膜７８を含んでいてもよい。疑似バンプ７５は、ソース端子２６に接続された幅広な第１ボディ部７９、および、第１ボディ部７９からソース端子２６とは反対側に向けて第１ボディ部７９よりも幅狭に突出した第１ネック部８０を含んでいてもよい。

【0249】

半導体装置６１は、出力領域６の第１主面３に形成された複数のトレンチ構造３５を含んでいてもよい。この場合、疑似バンプ７５は、平面視において複数のトレンチ構造３５に重なっていることが好ましい。この構成によれば、複数のトレンチ構造３５および／または複数のトレンチ構造３５の近傍で生じた熱を直上の疑似バンプ７５によって吸収できる。

【0250】

疑似バンプ７５は、各トレンチ構造３５の深さよりも大きい厚さを有していることが好ましい。疑似バンプ７５の接合縁部の近傍に第１隆起部１１４が形成される場合、第１隆起部１１４は厚さ方向に少なくとも１つのトレンチ構造３５に対向していることが好ましい。厚膜部１１３を基準とした第１隆起部１１４の隆起高さは、トレンチ構造３５の深さよりも大きいことが好ましい。

【0251】

半導体装置６１は、出力領域６において複数のトレンチ構造３５を含む絶縁ゲート型のメイントランジスタ１１を有していることが好ましい。この構成によれば、メイントランジスタ１１のアクティブクランプ動作時において誘導性負荷Ｌの逆起電力に起因する温度上昇を複数の疑似バンプ７５によって抑制できる。これにより、アクティブクランプ耐量を向上できる。

【0252】

メイントランジスタ１１は、ｎ個のゲート信号が個別入力されるｎ個の第１ゲートＦＧを含むｎ系統のゲート分割トランジスタであることが好ましい。この構成によれば、メイントランジスタ１１は、全ての第１ゲートＦＧがオン状態になるフルオン状態、一部の第１ゲートＦＧがオン状態（一部のゲートがオフ状態）になるパートオン状態、および、全ての第１ゲートＦＧがオフ状態になるフルオフ状態の間で切り替わるように制御される。メイントランジスタ１１において、パートオン状態のオン抵抗値はフルオン状態のオン抵抗値よりも高い。

【0253】

ｎ系統のメイントランジスタ１１によれば、アクティブクランプ動作時において、メイントランジスタ１１の一部の第１ゲートＦＧをオン状態に制御し、メイントランジスタ１１の一部の第１ゲートＦＧをオフ状態に制御することによって、メイントランジスタ１１の出力電圧をクランプさせることができる。これにより、誘導性負荷Ｌの逆起電力からメイントランジスタ１１を保護でき、アクティブクランプ耐量を向上できる。

【0254】

半導体装置６１は、第１主面３に設けられた制御領域８を含むことが好ましい。半導体装置６１は、複数のトレンチ構造３５に付与されるゲート信号を生成するように制御領域８に形成された制御回路１７を含むことが好ましい。この場合、ソース端子２６は、平面視で制御領域８を露出させるように出力領域６を被覆していることが好ましい。

【0255】

半導体装置６１は、出力領域６に隣り合うように第１主面３に設けられた第１検温領域９、および、制御領域８に隣り合うように第１主面３に設けられた第２検温領域１０を含むことが好ましい。半導体装置６１は、出力領域６の温度を検出するように第１検温領域９に形成された第１感温ダイオード１５（第１温度センサ）、および、制御領域８の温度を検出するように第２検温領域１０に形成された第２感温ダイオード１６（第２温度センサ）を含むことが好ましい。

【0256】

この場合、制御回路１７は、第１感温ダイオード１５からの第１検温信号ＳＴ１（電気信号）および第２感温ダイオード１６からの第２検温信号ＳＴ２（電気信号）に基づいてゲート信号を生成するように構成されていてもよい。この構成によれば、複数の疑似バンプ７５によって出力領域６の温度上昇を抑制できると同時に、制御回路１７の制御を利用して出力領域６の温度上昇を抑制できる。

【0257】

図１５は、第２レイアウト例に係る疑似バンプ７５を示す平面図である。図１６は、図１５に示すXVI-XVI線に沿う断面図である。図１５および図１６では、複数の疑似バンプ７５が互いに当接するように配置されたレイアウトが第２レイアウト例として示されている。

【0258】

各疑似バンプ７５は、第１ネック部８０の周縁部において第１ネック部８０の中央部に向けて窪んだ少なくとも１つの抉れ部１２０を有していてもよい。抉れ部１２０は、キャピラリを用いて複数の疑似バンプ７５を狭ピッチ配列する場合において、キャピラリの先端部が配置済みの疑似バンプ７５の第１ネック部８０に接触することによって形成される。

【0259】

抉れ部１２０は、第１ネック部８０のうち隣接する疑似バンプ７５に対向する部分に形成される。したがって、２つの疑似バンプ７５に隣接する１つの疑似バンプ７５は、第１ネック部８０において２つの抉れ部１２０を含む。また、６つの疑似バンプ７５によって取り囲まれた１つの疑似バンプ７５は、第１ネック部８０において６つの抉れ部１２０を含む。第１上端部８１の一部（上端頂部８２、上端基部８３および傾斜部８４）は、抉れ部１２０によって消失していてもよい。

【0260】

ソース端子２６における各疑似バンプ７５の接合縁部には、前述の第１隆起部１１４が形成されている。一方の疑似バンプ７５側に形成された第１隆起部１１４は、他方の疑似バンプ７５側に形成された第１隆起部１１４と一体化していてもよい。つまり、ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、１つと見なせる第１隆起部１１４によって複数の第１薄膜部１１１（第２薄膜部１１２）よりも厚化されていてもよい。

【0261】

ソース端子２６における複数の疑似バンプ７５の間に位置する部分は、複数のトレンチ構造３５に対向していることが好ましい。つまり、複数の疑似バンプ７５の間の領域において、１つと見なせる第１隆起部１１４は、複数のトレンチ構造３５に対向していることが好ましい。

【0262】

図１７は、半導体装置６１の内部構造を第３レイアウト例に係る疑似バンプ７５と共に示す平面図である。図１８は、第３レイアウト例に係る疑似バンプ７５を示す平面図である。図１９は、図１８に示すXIX-XIX線に沿う断面図である。図２０は、図１８に示すXX-XX線に沿う断面図である。

【0263】

図１７～図２０を参照して、第３レイアウト例に係る疑似バンプ７５は、平面視において比較的大きい第１サイズＳ１１を有し、ワイヤから切り離された状態でソース端子２６の上に密に配置された少なくとも１つ（この形態では複数）の大型疑似バンプ７５ａを含む。第１サイズＳ１１は、平面視において大型疑似バンプ７５ａのうちの最も幅広の部分の長さによって定義される。

【0264】

ここに言う「密」とは、ソース端子２６に対する１つの大型疑似バンプ７５ａの占有面積がソース端子２６に対する他の１つの構造物（後述する１つの小型疑似バンプ７５ｂや１つの真正バンプ９０等）と比較して大きいことを意味する。大型疑似バンプ７５ａは、単位平面積当たりにおいて第１占有面積でソース端子２６の上に配置されている。

【0265】

第１サイズＳ１１は、１００μｍ以上１０００μｍ以下であってもよい。第１サイズＳ１１は、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。

【0266】

複数の大型疑似バンプ７５ａは、第１厚さＴ１１をそれぞれ有している。第１厚さＴ１１は、断面視において大型疑似バンプ７５ａのうちの最も厚い部分の厚さによって定義される。第１厚さＴ１１は、複数のトレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。第１厚さＴ１１は、ソース端子２６の厚さよりも大きいことが好ましい。第１厚さＴ１１は、第１半導体領域３１の厚さよりも大きいことが好ましい。第１厚さＴ１１は、基板２の厚さよりも大きくてもよい。むろん、第１厚さＴ１１は、基板２の厚さよりも小さくてもよい。

【0267】

第１厚さＴ１１は、５０μｍ５００μｍ以下であってもよい。第１厚さＴ１１は、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上２５０μｍ以下、２５０μｍ以上３００μｍ以下、３００μｍ以上３５０μｍ以下、３５０μｍ以上４００μｍ以下、４００μｍ以上４５０μｍ以下、または、４５０μｍ以上５００μｍ以下であってもよい。

【0268】

複数の大型疑似バンプ７５ａの配置箇所は任意である。複数の大型疑似バンプ７５ａは、この形態では、第１方向Ｘに間隔を空けて配列されている。複数の大型疑似バンプ７５ａは、ソース端子２６のうち出力領域６の高温領域を被覆する部分の上に配置されていることが好ましい。

【0269】

複数の大型疑似バンプ７５ａは、ソース端子２６の内方部（たとえば中央部）において密になり、ソース端子２６の周縁部において疎になるレイアウトでソース端子２６の上に配置されていることが好ましい。大型疑似バンプ７５ａが「疎」である形態は、大型疑似バンプ７５ａが存在しない形態を含む。

【0270】

複数の大型疑似バンプ７５ａは、平面視においてメイントランジスタ１１に重なる位置に配置され、平面視において制御領域８に重なる領域には配置されていない。少なくとも１つの大型疑似バンプ７５ａの一部は、平面視においてモニタトランジスタ１３に対向していてもよい。つまり、複数の大型疑似バンプ７５ａは、メイントランジスタ１１の複数のトレンチ構造３５、および、モニタトランジスタ１３用の複数のトレンチ構造３５に対向していてもよい。

【0271】

各大型疑似バンプ７５ａは、５０個以上２００個以下のトレンチ構造３５に対向していてもよい。各大型疑似バンプ７５ａに係るトレンチ構造３５の対向数は、５０個以上７５個以下、７５個以上１００個以下、１００個以上１２５個以下、１２５個以上１５０個以下、１５０個以上１７５個以下、または、１７５個以上２００個以下であってもよい。

【0272】

第３レイアウト例に係る疑似バンプ７５は、平面視において大型疑似バンプ７５ａの第１サイズＳ１１よりも小さい第２サイズＳ１２を有し、ワイヤから切り離された状態で大型疑似バンプ７５ａの周囲に配置された少なくとも１つの小型疑似バンプ７５ｂを含む。第２サイズＳ１２は、平面視において小型疑似バンプ７５ｂのうちの最も幅広の部分の長さによって定義される。小型疑似バンプ７５ｂの有無は任意であり、小型疑似バンプ７５ｂの存在しない構造が採用されてもよい。

【0273】

第２サイズＳ１２は、第１サイズＳ１１の０．０５倍以上０．８倍以下であってもよい。第１サイズＳ１１に対する第２サイズＳ１２のサイズ比は、０．０５以上０．０７５以下、０．０７５以上０．１以下、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、または、０．７以上０．８以下であってもよい。サイズ比は、０．５未満であってもよい。つまり、小型疑似バンプ７５ｂの平面積は、大型疑似バンプ７５ａの平面積の１／２未満であってもよい。

【0274】

第２サイズＳ１２は、５０μｍ以上２５０μｍ以下であってもよい。第２サイズＳ１２は、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、１７５μｍ以上２００μｍ以下、２００μｍ以上２２５μｍ以下、または、２２５μｍ以上２５０μｍ以下であってもよい。第２サイズＳ１２は、７５μｍ以上２００μｍ以下であることが好ましい。第２サイズＳ１２は、１００μｍ以上１８０μｍ以下であることが特に好ましい。

【0275】

複数の小型疑似バンプ７５ｂは、第２厚さＴ１２をそれぞれ有している。第２厚さＴ１２は、断面視において小型疑似バンプ７５ｂのうちの最も厚い部分の厚さによって定義される。第２厚さＴ１２は、大型疑似バンプ７５ａの第１厚さＴ１１よりも小さい。第２厚さＴ１２は、複数のトレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。第２厚さＴ１２は、ソース端子２６の厚さよりも大きいことが好ましい。第２厚さＴ１２は、第１半導体領域３１の厚さよりも大きいことが好ましい。第２厚さＴ１２は、基板２の厚さよりも大きくてもよい。むろん、第２厚さＴ１２は、基板２の厚さよりも小さくてもよい。

【0276】

第２厚さＴ１２は、１０μｍ１５０μｍ以下であってもよい。第２厚さＴ１２は、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。

【0277】

小型疑似バンプ７５ｂは、大型疑似バンプ７５ａと併設されることによって、ソース端子２６に対する疑似バンプ７５の占有面積を高める。少なくとも１つの小型疑似バンプ７５ｂは、各大型疑似バンプ７５ａの周囲にそれぞれ配置され、対応する１つの大型疑似バンプ７５ａと共に１つの疑似バンプ群７６を構成していることが好ましい。この形態では、複数の小型疑似バンプ７５ｂが、各大型疑似バンプ７５ａの周囲にそれぞれ配置され、対応する１つの大型疑似バンプ７５ａと共に１つの疑似バンプ群７６を構成している。

【0278】

以下、１つの疑似バンプ群７６内の構成が説明される。複数の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａの周囲に配置された２個の小型疑似バンプ７５ｂを含んでいてもよい。この場合、２個の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａの中央部を中心とする同心円上に配置されていることが好ましい。

【0279】

２個の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａを挟んで第１方向Ｘまたは第２方向Ｙに対向していてもよい。一方の小型疑似バンプ７５ｂは大型疑似バンプ７５ａから第１方向Ｘにずれて配置され、他方の小型疑似バンプ７５ｂは大型疑似バンプ７５ａから第２方向Ｙにずれて配置されていてもよい。

【0280】

一方の小型疑似バンプ７５ｂは、他方の小型疑似バンプ７５ｂから大型疑似バンプ７５ａの周方向に沿って所定角度（絶対値）だけずれた位置に配置されていてもよい。所定角度は、大型疑似バンプ７５ａの中央部および一方の小型疑似バンプ７５ｂの中央部を結ぶラインが、大型疑似バンプ７５ａの中央部および他方の小型疑似バンプ７５ｂの中央部を結ぶラインとの間で成す角度である。

【0281】

所定角度は、１０度以上１８０度以下であってもよい。所定角度は、１０度以上３０度以下、３０度以上４５度以下、４５度以上６０度以下、６０度以上７５度以下、７５度以上９０度以下、９０度以上１０５度以下、１０５度以上１２０度以下、１２０度以上１３５度以下、１３５度以上１５０度以下、１５０度以上１６５度以下、または、１６５度以上１８０度以下であってもよい。

【0282】

複数の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａの周囲に配置されたｘ（ｘ≧３）個の小型疑似バンプ７５ｂを含んでいてもよい。ｘ個の小型疑似バンプ７５ｂは、平面視において大型疑似バンプ７５ａの周方向に沿って大型疑似バンプ７５ａの周囲に等間隔に配列されていることが好ましい。ｘ個の小型疑似バンプ７５ｂは、平面視において大型疑似バンプ７５ａの中央部を中心とする同心円上に配置されていることが好ましい。

【0283】

ｘ個の小型疑似バンプ７５ｂが正ｘ角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正ｘ角形の中心に配置されていることが特に好ましい。たとえば、ｘ＝３の場合、３個の小型疑似バンプ７５ｂが正三角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正三角形の中心に配置される。たとえば、ｘ＝４の場合、４個の小型疑似バンプ７５ｂが正四角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正四角形の中心に配置される。

【0284】

たとえば、ｘ＝５の場合、５個の小型疑似バンプ７５ｂが正五角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正五角形の中心に配置される。たとえば、ｘ＝６の場合、６個の小型疑似バンプ７５ｂが正六角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正六角形の中心に配置される。

【0285】

ｘの値を小さくすると、ワイヤボンディング工程の工数を削減できるが、大型疑似バンプ７５ａの周囲に形成される空き領域の面積が大きくなる。一方、ｘの値を大きくすると、工数が増加すると同時に、小型疑似バンプ７５ｂが小径化し、１つ当たりの小型疑似バンプ７５ｂの吸熱効果が低下する。

【0286】

たとえば、４０個の小径化された小型疑似バンプ７５ｂを同心円上に配列した場合の吸熱量は、前記同心円上に２０個の大径化された小型疑似バンプ７５ｂを配列した場合の吸熱量とほとんど変わらない。したがって、ｘの値が４以上２０以下に設定された上で、小型疑似バンプ７５ｂの第２サイズＳ１２が調節されることが好ましい。

【0287】

この構成によれば、工数負担を抑制しながら、少なくとも４方向から大型疑似バンプ７５ａを取り囲む複数の小型疑似バンプ７５ｂを配置できる。ｘの値は、６以上１２以下に設定されること特に好ましい。この形態では、ｘ＝８であり、８個の小型疑似バンプ７５ｂが正八角形の頂点にそれぞれ配置され、大型疑似バンプ７５ａが正八角形の中心に配置されている。

【0288】

複数の小型疑似バンプ７５ｂは、１つの大型疑似バンプ７５ａを基準に第１ピッチＰ１１でソース端子２６の上に配置されている。第１ピッチＰ１１は、大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの中央部間の距離によって定義される。複数の小型疑似バンプ７５ｂは、第１ピッチＰ１１で大型疑似バンプ７５ａに接触するように配列されていてもよいし、第１ピッチＰ１１で大型疑似バンプ７５ａから間隔を空けて配列されていてもよい。

【0289】

複数の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａから間隔を空けて配列されていることが好ましい。複数の小型疑似バンプ７５ｂが大型疑似バンプ７５ａに接触している場合、大型疑似バンプ７５ａの第１ボディ部７９および第１ネック部８０のいずれか一方または双方に少なくとも１つの抉れ部１２０が形成されていてもよい（図１５および図１６も併せて参照）。むろん、抉れ部１２０を有さない形態が採用されてもよい。

【0290】

小型疑似バンプ７５ｂおよび大型疑似バンプ７５ａの間の第１間隔Ｉ１は、０μｍ以上１００μｍ以下であってもよい。第１間隔Ｉ１は、０μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、または、９０μｍ以上１００μｍ以下であってもよい。第１間隔Ｉ１は、１０μｍ以上であることが好ましい。第１間隔Ｉ１は、３０μｍ以上６０μｍ以下であることが特に好ましい。

【0291】

複数の小型疑似バンプ７５ｂは、平面視において第２ピッチＰ１２で大型疑似バンプ７５ａの周囲に配列されている。第２ピッチＰ１２は、複数の小型疑似バンプ７５ｂの中央部間の距離によって定義される。複数の小型疑似バンプ７５ｂは、第２ピッチＰ１２で互いに接触するように配列されていてもよいし、第２ピッチＰ１２で互いに間隔を空けて配列されていてもよい。

【0292】

第２ピッチＰ１２は、第１ピッチＰ１１以上であってもよい。第２ピッチＰ１２は、第１ピッチＰ１１未満であることが好ましい。複数の小型疑似バンプ７５ｂの間の第２間隔Ｉ２は、０μｍ以上であればよく、特定の数値に制限されない。複数の小型疑似バンプ７５ｂは、第２ピッチＰ１２（第２間隔Ｉ２）で等間隔に配列されていることが好ましい。第２ピッチＰ１２（第２間隔Ｉ２）は、小型疑似バンプ７５ｂの個数、配置箇所、第２サイズＳ１２等によって調整される。

【0293】

疑似バンプ７５は、疑似バンプ群７６に属さない１つまたは複数の小型疑似バンプ７５ｂを含んでいてもよい。疑似バンプ群７６に属さない小型疑似バンプ７５ｂは、ソース端子２６の任意の空き領域に配置されていてもよい。疑似バンプ群７６に属さない小型疑似バンプ７５ｂは、たとえば、隣り合う複数の疑似バンプ群７６の間の領域に配置されていてもよい。

【0294】

複数の大型疑似バンプ７５ａは、第１レイアウト例の場合と同様、第１バンプ本体７７および第１バンプ金属膜７８を含む。第１バンプ本体７７は、第１ボディ部７９および第１ネック部８０を含む。複数の小型疑似バンプ７５ｂは、第１レイアウト例の場合と同様、第１バンプ本体７７および第１バンプ金属膜７８を含む。第１バンプ本体７７は、第１ボディ部７９および第１ネック部８０を含む。これらの説明については、前述の説明が適用されるものとして、省略される。

【0295】

前述の各真正バンプ９０は、ソース端子２６の上に１つの大型疑似バンプ７５ａよりも疎に配置されている。ここに言う「疎」とは、ソース端子２６に対する１つの真正バンプ９０の占有面積が、ソース端子２６に対する１つの大型疑似バンプ７５ａの占有面積よりも小さいことを意味する。つまり、各真正バンプ９０は、単位平面積当たりにおいて１つの大型疑似バンプ７５ａの第１占有面積未満の第２占有面積でソース端子２６の上に配置されている。

【0296】

また、複数の真正バンプ９０は、疑似バンプ群７６よりも疎に配置されている。つまり、各真正バンプ９０は、単位平面積当たりにおいて大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの占有面積未満の占有面積でソース端子２６の上に配置されている。１つの大型疑似バンプ７５ａの占有面積と互いに隣り合う２つの真正バンプ９０の占有面積とを比較した時、２つの真正バンプ９０の占有面積は１つの大型疑似バンプ７５ａの占有面積未満であってもよい。

【0297】

複数の真正バンプ９０は、平面視において大型疑似バンプ７５ａの第１サイズＳ１１よりも小さい第３サイズＳ１３をそれぞれ有している。第３サイズＳ１３は、平面視において真正バンプ９０のうちの最も幅広の部分の長さによって定義される。第３サイズＳ１３は、第１サイズＳ１１の０．０５倍以上０．８倍以下であってもよい。

【0298】

第１サイズＳ１１に対する第３サイズＳ１３のサイズ比は、０．０５以上０．０７５以下、０．０７５以上０．１以下、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、または、０．７以上０．８以下であってもよい。サイズ比は、０．５未満であってもよい。つまり、真正バンプ９０の平面積は、大型疑似バンプ７５ａの平面積の１／２未満であってもよい。

【0299】

第３サイズＳ１３は、５０μｍ以上２５０μｍ以下であってもよい。第３サイズＳ１３は、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、１２５μｍ以上１５０μｍ以下、１５０μｍ以上１７５μｍ以下、１７５μｍ以上２００μｍ以下、２００μｍ以上２２５μｍ以下、または、２２５μｍ以上２５０μｍ以下であってもよい。

【0300】

第３サイズＳ１３は、７５μｍ以上２００μｍ以下であることが好ましい。第３サイズＳ１３は、１００μｍ以上１８０μｍ以下であることが特に好ましい。第３サイズＳ１３は、小型疑似バンプ７５ｂの第２サイズＳ１２以上であってもよいし、第２サイズＳ１２未満であってもよい。第３サイズＳ１３は、第２サイズＳ１２とほぼ等しいことが好ましい。この構成によれば、サイズに関して同一の製造条件で小型疑似バンプ７５ｂおよび真正バンプ９０を形成できる。

【0301】

複数の真正バンプ９０は、第３厚さＴ１３をそれぞれ有している。第３厚さＴ１３は、断面視において真正バンプ９０のうちの最も厚い部分の厚さによって定義される。第３厚さＴ１３は、大型疑似バンプ７５ａの第１厚さＴ１１よりも小さい。第３厚さＴ１３は、複数のトレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。第３厚さＴ１３は、ソース端子２６の厚さよりも大きいことが好ましい。第３厚さＴ１３は、第１半導体領域３１の厚さよりも大きいことが好ましい。第３厚さＴ１３は、基板２の厚さよりも大きくてもよい。むろん、第３厚さＴ１３は、基板２の厚さよりも小さくてもよい。

【0302】

第３厚さＴ１３は、１０μｍ１５０μｍ以下であってもよい。第３厚さＴ１３は、１０μｍ以上２５μｍ以下、２５μｍ以上５０μｍ以下、５０μｍ以上７５μｍ以下、７５μｍ以上１００μｍ以下、１００μｍ以上１２５μｍ以下、または、１２５μｍ以上１５０μｍ以下であってもよい。

【0303】

第３厚さＴ１３は、小型疑似バンプ７５ｂの第２厚さＴ１２以上であってもよいし、第２厚さＴ１２未満であってもよい。第３厚さＴ１３は、第２厚さＴ１２とほぼ等しいことが好ましい。この構成によれば、厚さに関して同一の製造条件で小型疑似バンプ７５ｂおよび真正バンプ９０を形成できる。

【0304】

複数の真正バンプ９０は、平面視において任意の第３ピッチＰ１３でソース端子２６の上に配置されている。第３ピッチＰ１３は、互いに隣り合う２つの真正バンプ９０の中央部間の距離によって定義される。第３ピッチＰ１３は、ソース端子２６の周縁によって取り囲まれた範囲内に真正バンプ９０の全体が位置する限り任意の値を取る。第３ピッチＰ１３は、第１ピッチＰ１１以上であってもよいし、第１ピッチＰ１１未満であってもよい。第３ピッチＰ１３は、第２ピッチＰ１２以上であってもよいし、第２ピッチＰ１２未満であってもよい。

【0305】

最も近接する１つの真正バンプ９０および１つの小型疑似バンプ７５ｂの間の第３間隔Ｉ３は、大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの間の第１間隔Ｉ１以上であることが好ましい。第３間隔Ｉ３は、第１間隔Ｉ１よりも大きいことが特に好ましい。一例として、第１間隔Ｉ１に対する第３間隔Ｉ３の比は、１以上２０以下であってもよい。比は、１以上２以下、２以上５以下、５以上１０以下、１０以上１５以下、または、１５以上２０以下であってもよい。

【0306】

複数の真正バンプ９０は、前述の第２バンプ本体９７および第２バンプ金属膜９８を含む。第２バンプ本体９７は、前述の第２ボディ部９９および第２ネック部１００を含む。これらの説明については、前述の説明が適用されるものとして、省略される。

【0307】

半導体装置６１は、この形態では、ソース端子２６に形成された複数の第１薄膜部１２１、複数の第２薄膜部１２２、複数の第３薄膜部１２３および厚膜部１２４を含む。複数の第１薄膜部１２１は、ソース端子２６における複数の大型疑似バンプ７５ａの接合部にそれぞれ形成されている。複数の第２薄膜部１２２は、ソース端子２６における複数の小型疑似バンプ７５ｂの接合部にそれぞれ形成されている。複数の第２薄膜部１２２の最小厚さは、複数の第１薄膜部１２１の最小厚さよりも大きくてもよい。

【0308】

複数の第３薄膜部１２３は、ソース端子２６における複数の真正バンプ９０の接合部にそれぞれ形成されている。複数の第３薄膜部１２３の最小厚さは、複数の第１薄膜部１２１の最小厚さよりも大きくてもよい。厚膜部１２４は、ソース端子２６における複数の大型疑似バンプ７５ａの接合部、複数の小型疑似バンプ７５ｂの接合部および複数の真正バンプ９０の接合部外の領域に形成されている。

【0309】

厚膜部１２４の最大厚さは、第１薄膜部１２１の最小厚さよりも大きく、第１薄膜部１２１の最小厚さの３倍以下であってもよい。最小厚さに対する最大厚さの厚さ比は、１倍よりも大きく１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、１．７５以上２以下、２以上２．２５以下、２．２５以上２．５以下、２．５以上２．７５以下、または、２．７５以上３以下であってもよい。

【0310】

半導体装置６１は、ソース端子２６に形成された複数の第１隆起部１２５を含む。複数の第１隆起部１２５は、ソース端子２６における複数の大型疑似バンプ７５ａの接合縁部に形成され、ソース端子２６の一部が厚膜部１２４よりもさらに厚化した部分からなる。各第１隆起部１２５は、平面視において各大型疑似バンプ７５ａの縁部（接合縁部）に沿って環状に延びている。各第１隆起部１２５の少なくとも一部は、厚さ方向に各大型疑似バンプ７５ａの周縁部に対向している。

【0311】

ソース端子２６における各大型疑似バンプ７５ａの縁部に沿う部分は、厚膜部１２４および第１隆起部１２５によって第１薄膜部１２１よりも厚化されている。各第１隆起部１２５は、厚さ方向に少なくとも１つのトレンチ構造３５に対向している。各第１隆起部１２５は、この形態では、厚さ方向に複数のトレンチ構造３５に対向するように形成されている。

【0312】

厚膜部１２４を基準とした少なくとも１つの第１隆起部１２５の隆起高さは、トレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。少なくとも１つの第１隆起部１２５の隆起高さは、第１半導体領域３１の厚さよりも大きくてもよい。むろん、少なくとも１つの第１隆起部１２５の隆起高さは、トレンチ構造３５の第１深さＤ１以下であってもよい。厚膜部１２４および第１隆起部１２５の第１総厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。

【0313】

第１総厚さは、第１薄膜部１２１の最小厚さの１倍よりも大きく、第１薄膜部１２１の最小厚さの１０倍以下であってもよい。最小厚さに対する第１総厚さの厚さ比は、１よりも大きく２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。厚さ比は、２以上６以下であることが好ましい。

【0314】

半導体装置６１は、ソース端子２６に形成された複数の第２隆起部１２６を含む。複数の第２隆起部１２６は、ソース端子２６における複数の小型疑似バンプ７５ｂの接合縁部に形成され、ソース端子２６の一部が厚膜部１２４よりもさらに厚化した部分からなる。各第２隆起部１２６は、平面視において各小型疑似バンプ７５ｂの縁部（接合縁部）に沿って環状に延びている。各第２隆起部１２６の少なくとも一部は、厚さ方向に各小型疑似バンプ７５ｂの周縁部に対向している。

【0315】

ソース端子２６における各小型疑似バンプ７５ｂの縁部に沿う部分は、厚膜部１２４および第２隆起部１２６によって第２薄膜部１２２よりも厚化されている。また、各小型疑似バンプ７５ｂの縁部に沿う部分は、第１薄膜部１２１よりも厚化されている。また、ソース端子２６における大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの間に位置する部分は、厚膜部１２４、第１隆起部１２５および第２隆起部１２６によって第１薄膜部１２１および第２薄膜部１２２よりも厚化されている。

【0316】

各第２隆起部１２６は、厚さ方向に少なくとも１つのトレンチ構造３５に対向している。各第２隆起部１２６は、この形態では、厚さ方向に複数のトレンチ構造３５に対向するように形成されている。厚膜部１２４を基準とした少なくとも１つの第２隆起部１２６の隆起高さは、第１隆起部１２５の隆起高さよりも小さいことが好ましい。

【0317】

少なくとも１つの第２隆起部１２６の隆起高さは、トレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。少なくとも１つの第２隆起部１２６の隆起高さは、第１半導体領域３１の厚さよりも大きくてもよい。むろん、少なくとも１つの第２隆起部１２６の隆起高さは、トレンチ構造３５の第１深さＤ１以下であってもよい。厚膜部１２４および第２隆起部１２６の第２総厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。

【0318】

第２総厚さは、第２薄膜部１２２の最小厚さの１倍よりも大きく、第２薄膜部１２２の最小厚さの１０倍以下であってもよい。最小厚さに対する第２総厚さの厚さ比は、１よりも大きく２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。厚さ比は、２以上６以下であることが好ましい。

【0319】

小型疑似バンプ７５ｂ側に形成された第２隆起部１２６は、大型疑似バンプ７５ａ側に形成された第１隆起部１２５と一体化していてもよい。つまり、ソース端子２６における大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの間に位置する部分は、１つと見なせる第１隆起部１２５（第２隆起部１２６）によって複数の第１薄膜部１２１（第２薄膜部１２２）よりも厚化されていてもよい。１つと見なせる第１隆起部１２５（第２隆起部１２６）は、複数のトレンチ構造３５に対向していることが好ましい。

【0320】

半導体装置６１は、ソース端子２６に形成された複数の第３隆起部１２７を含む。複数の第３隆起部１２７は、ソース端子２６における複数の真正バンプ９０の接合縁部に形成され、ソース端子２６の一部が厚膜部１２４よりもさらに厚化した部分からなる。各第３隆起部１２７は、平面視において各真正バンプ９０の縁部（接合縁部）に沿って環状に延びている。各第３隆起部１２７の少なくとも一部は、厚さ方向に各真正バンプ９０の周縁部に対向している。

【0321】

ソース端子２６における各真正バンプ９０の縁部に沿う部分は、厚膜部１２４および第３隆起部１２７によって第３薄膜部１２３よりも厚化されている。また、ソース端子２６における小型疑似バンプ７５ｂおよび真正バンプ９０の間に位置する部分は、厚膜部１２４、第２隆起部１２６および第３隆起部１２７によって第２薄膜部１２２および第３薄膜部１２３よりも厚化されている。

【0322】

各第３隆起部１２７は、厚さ方向に少なくとも１つのトレンチ構造３５に対向している。各第３隆起部１２７は、この形態では、厚さ方向に複数のトレンチ構造３５に対向するように形成されている。厚膜部１２４を基準とした少なくとも１つの第３隆起部１２７の隆起高さは、第１隆起部１２５の隆起高さよりも小さいことが好ましい。

【0323】

少なくとも１つの第３隆起部１２７の隆起高さは、トレンチ構造３５の第１深さＤ１よりも大きいことが好ましい。少なくとも１つの第３隆起部１２７の隆起高さは、第１半導体領域３１の厚さよりも大きくてもよい。むろん、少なくとも１つの第３隆起部１２７の隆起高さは、トレンチ構造３５の第１深さＤ１以下であってもよい。厚膜部１２４および第３隆起部１２７の第３総厚さは、層間絶縁膜２４の厚さよりも大きいことが好ましい。

【0324】

第３総厚さは、第３薄膜部１２３の最小厚さの１倍よりも大きく、第３薄膜部１２３の最小厚さの１０倍以下であってもよい。最小厚さに対する第３総厚さの厚さ比は、１よりも大きく２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。厚さ比は、２以上６以下であることが好ましい。

【0325】

以上、半導体装置６１は、基板２、出力領域６（デバイス領域）、ソース端子２６（端子）、大型疑似バンプ７５ａおよび真正バンプ９０を含む。出力領域６は、基板２に設けられている。ソース端子２６は、平面視において出力領域６を被覆している。大型疑似バンプ７５ａは、ワイヤから開放された状態でソース端子２６の上に配置されている。真正バンプ９０は、ワイヤに接続された状態でソース端子２６の上に配置され、大型疑似バンプ７５ａのサイズよりも小さいサイズを有している。

【0326】

この構成によれば、出力領域６で生じた熱を真正バンプ９０よりも大きい大型疑似バンプ７５ａによって吸収できる。吸熱量は、大型疑似バンプ７５ａのサイズによって調整される。これにより、出力領域６の温度上昇を抑制し、温度上昇に起因する出力領域６の電気的特性の低下を抑制できる。よって、電気的特性を向上できる半導体装置６１を提供できる。

【0327】

大型疑似バンプ７５ａは、ソース端子２６よりも厚いことが好ましい。この構成によれば、比較的厚い大型疑似バンプ７５ａを形成することによってソース端子２６を薄化できる。よって、比較的薄いソース端子２６を介して大型疑似バンプ７５ａに熱を伝達できると同時に、ソース端子２６の形成コストを抑えることができる。

【0328】

たとえば、比較的厚い大型疑似バンプ７５ａを採用することにより、Ｃｕ系金属膜またはＡｌ系金属膜を含み、１μｍ以上１０μｍ以下の厚さを有するソース端子２６を採用できる。このようなソース端子２６は、スパッタ法によって形成できるため、めっき膜以外の電極膜によって構成され得る。

【0329】

半導体装置６１は、ワイヤから開放された状態でソース端子２６の上において大型疑似バンプ７５ａの周囲に配置され、大型疑似バンプ７５ａのサイズよりも小さいサイズを有する小型疑似バンプ７５ｂを含んでいてもよい。この構成によれば、出力領域６で生じた熱を大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂによって吸収できる。

【0330】

小型疑似バンプ７５ｂは、ソース端子２６よりも厚いことが好ましい。この構成によれば、比較的厚い小型疑似バンプ７５ｂを形成することによってソース端子２６を薄化できる。よって、比較的薄いソース端子２６を介して小型疑似バンプ７５ｂに熱を伝達できると同時に、ソース端子２６の形成コストを抑えることができる。

【0331】

ｘ個（ｘ≧２）の小型疑似バンプ７５ｂが、大型疑似バンプ７５ａの周囲に配置されていることが好ましい。この構成によれば、出力領域６で生じた熱を大型疑似バンプ７５ａおよびｘ個（ｘ≧２）の小型疑似バンプ７５ｂによって吸収できる。ｘの値は３以上（ｘ≧３）であることが好ましい。ｘの値は、４以上（ｘ≧４）であることが好ましい。ｘの値は２０以下（ｘ≦２０）であることが好ましい。

【0332】

ｘの値は、６以上１２以下であることが特に好ましい。ｘ個の小型疑似バンプ７５ｂは、大型疑似バンプ７５ａの周方向に沿って等間隔に配列されていてもよい。ｘ個の小型疑似バンプ７５ｂは、平面視において大型疑似バンプ７５ａの中央部を中心とする同心円上に配置されていてもよい。ｘの値が３以上（ｘ≧３）の場合、ｘ個の小型疑似バンプ７５ｂは正ｘ角形の頂点にそれぞれ配置されていてもよい。この場合、大型疑似バンプ７５ａが正ｘ角形の中心に配置されていてもよい。

【0333】

複数の真正バンプ９０がソース端子２６の上に配置されていてもよい。この場合、各真正バンプ９０は、単位平面積当たりにおいて大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂの占有面積未満の占有面積でソース端子２６の上に配置されていることが好ましい。単位平面積当たりにおいて、互いに隣り合う２つの真正バンプ９０の占有面積は、１つの大型疑似バンプ７５ａの占有面積未満であってもよい。つまり、１つの真正バンプ９０の平面積は、１つの大型疑似バンプ７５ａの平面積の１／２未満であってもよい。

【0334】

半導体装置６１は、ソース端子２６における大型疑似バンプ７５ａの接合部に形成された第１薄膜部１２１を含むことが好ましい。この構成によれば、出力領域６で生じた熱を、第１薄膜部１２１を介して大型疑似バンプ７５ａに伝達させることができる。

【0335】

半導体装置６１は、ソース端子２６における小型疑似バンプ７５ｂの接合部に形成された第２薄膜部１２２を含むことが好ましい。この構成によれば、出力領域６で生じた熱を、第２薄膜部１２２を介して小型疑似バンプ７５ｂに伝達させることができる。第２薄膜部１２２は、第１薄膜部１２１よりも厚くてもよい。

【0336】

半導体装置６１は、ソース端子２６における大型疑似バンプ７５ａの接合部外の領域に形成された厚膜部１２４を含むことが好ましい。この構成によれば、大型疑似バンプ７５ａの接合部外の領域において、出力領域６で生じた熱を厚膜部１２４によって吸収できる。厚膜部１２４によって吸収された熱は、大型疑似バンプ７５ａに伝達される。

【0337】

半導体装置６１は、ソース端子２６における大型疑似バンプ７５ａの接合縁部においてソース端子２６の一部が厚膜部１２４よりも厚化した第１隆起部１２５を含むことが好ましい。つまり、ソース端子２６における大型疑似バンプ７５ａの縁部に沿う部分は、厚膜部１２４および第１隆起部１２５によって第１薄膜部１２１よりも厚化されていることが好ましい。この構成によれば、大型疑似バンプ７５ａの接合部外の領域において、出力領域６で生じた熱を厚膜部１２４および第１隆起部１２５によって吸収できる。

【0338】

半導体装置６１は、ソース端子２６における小型疑似バンプ７５ｂの接合縁部においてソース端子２６の一部が厚膜部１２４よりも厚化した第２隆起部１２６を含むことが好ましい。つまり、ソース端子２６における小型疑似バンプ７５ｂの縁部に沿う部分は、厚膜部１２４および第２隆起部１２６によって第２薄膜部１２２よりも厚化されていることが好ましい。この構成によれば、小型疑似バンプ７５ｂの接合部外の領域において、出力領域６で生じた熱を厚膜部１２４および第２隆起部１２６によって吸収できる。

【0339】

大型疑似バンプ７５ａは、第１金属を含む第１バンプ本体７７、および、第１金属とは異なる第２金属を含み、第１バンプ本体７７の外面の少なくとも一部を被覆する第１バンプ金属膜７８を含んでいてもよい。大型疑似バンプ７５ａは、ソース端子２６に接続された幅広な第１ボディ部７９、および、第１ボディ部７９からソース端子２６とは反対側に向けて第１ボディ部７９よりも幅狭に突出した第１ネック部８０を含んでいてもよい。

【0340】

小型疑似バンプ７５ｂは、第１金属を含む第１バンプ本体７７、および、第１金属とは異なる第２金属を含み、第１バンプ本体７７の外面の少なくとも一部を被覆する第１バンプ金属膜７８を含んでいてもよい。小型疑似バンプ７５ｂは、ソース端子２６に接続された幅広な第１ボディ部７９、および、第１ボディ部７９からソース端子２６とは反対側に向けて第１ボディ部７９よりも幅狭に突出した第１ネック部８０を含んでいてもよい。

【0341】

半導体装置６１は、出力領域６の第１主面３に形成された複数のトレンチ構造３５を含んでいてもよい。この場合、大型疑似バンプ７５ａは、平面視において複数のトレンチ構造３５に重なっていることが好ましい。この構成によれば、複数のトレンチ構造３５および／または複数のトレンチ構造３５の近傍で生じた熱を直上の大型疑似バンプ７５ａによって吸収できる。

【0342】

大型疑似バンプ７５ａは、各トレンチ構造３５の深さよりも大きい厚さを有していることが好ましい。大型疑似バンプ７５ａの接合縁部の近傍に第１隆起部１２５が形成される場合、第１隆起部１２５は厚さ方向に少なくとも１つのトレンチ構造３５に対向していることが好ましい。厚膜部１２４を基準とした第１隆起部１２５の隆起高さは、トレンチ構造３５の深さよりも大きいことが好ましい。

【0343】

半導体装置６１は、出力領域６において複数のトレンチ構造３５を含む絶縁ゲート型のメイントランジスタ１１を有していることが好ましい。この構成によれば、メイントランジスタ１１のアクティブクランプ動作時において誘導性負荷Ｌの逆起電力に起因する温度上昇を複数の疑似バンプ７５によって抑制できる。これにより、アクティブクランプ耐量を向上できる。

【0344】

メイントランジスタ１１は、ｎ個のゲート信号が個別入力されるｎ個の第１ゲートＦＧを含むｎ系統のゲート分割トランジスタであることが好ましい。この構成によれば、メイントランジスタ１１は、全ての第１ゲートＦＧがオン状態になるフルオン状態、一部の第１ゲートＦＧがオン状態（一部のゲートがオフ状態）になるパートオン状態、および、全ての第１ゲートＦＧがオフ状態になるフルオフ状態の間で切り替わるように制御される。メイントランジスタ１１において、パートオン状態のオン抵抗値はフルオン状態のオン抵抗値よりも高い。

【0345】

ｎ系統のメイントランジスタ１１によれば、アクティブクランプ動作時において、メイントランジスタ１１の一部の第１ゲートＦＧをオン状態に制御し、メイントランジスタ１１の一部の第１ゲートＦＧをオフ状態に制御することによって、メイントランジスタ１１の出力電圧をクランプさせることができる。これにより、誘導性負荷Ｌの逆起電力からメイントランジスタ１１を保護でき、アクティブクランプ耐量を向上できる。

【0346】

半導体装置６１は、第１主面３に設けられた制御領域８を含むことが好ましい。この場合、半導体装置６１は、複数のトレンチ構造３５に付与されるゲート信号を生成するように制御領域８に形成された制御回路１７を含むことが好ましい。この場合、ソース端子２６は、平面視で制御領域８を露出させるように出力領域６を被覆していることが好ましい。

【0347】

半導体装置６１は、出力領域６に隣り合うように第１主面３に設けられた第１検温領域９、および、制御領域８に隣り合うように第１主面３に設けられた第２検温領域１０を含むことが好ましい。この場合、半導体装置６１は、出力領域６の温度を検出するように第１検温領域９に形成された第１感温ダイオード１５（第１温度センサ）、および、制御領域８の温度を検出するように第２検温領域１０に形成された第２感温ダイオード１６（第２温度センサ）を含むことが好ましい。

【0348】

この場合、制御回路１７は、第１感温ダイオード１５からの第１検温信号ＳＴ１（電気信号）および第２感温ダイオード１６からの第２検温信号ＳＴ２（電気信号）に基づいてゲート信号を生成するように構成されていてもよい。この構成によれば、複数の疑似バンプ７５によって出力領域６の温度上昇を抑制できると同時に、制御回路１７の制御を利用して出力領域６の温度上昇を抑制できる。

【0349】

図２１は、第２形態例に係る半導体チップ１Ｂを示す平面図である。図２１を参照して、半導体チップ１Ｂは、半導体チップ１Ａの出力領域６のレイアウトを変更した形態を有している。出力領域６は、この形態では、平面視においてＬ字状に区画されている。具体的には、出力領域６は、第１側面５Ａ側の領域において第１方向Ｘに沿って帯状に延びる第１領域６Ａ、および、第３側面５Ｃ側の領域において第２方向Ｙに沿って帯状に延びる第２領域６Ｂを有している。

【0350】

制御領域８は、この形態では、第２側面５Ｂ側の領域において第１主面３の周縁、出力領域６の第１領域６Ａおよび出力領域６の第２領域６Ｂによって区画された領域に設けられている。電流検出領域７は、出力領域６の第１領域６Ａおよび出力領域６の第２領域６Ｂのいずれか一方または双方に設けられていてもよい。電流検出領域７は、この形態では、第１領域６Ａに設けられている。

【0351】

第１検温領域９は、出力領域６の第１領域６Ａおよび出力領域６の第２領域６Ｂのいずれか一方または双方に隣り合うように設けられていてもよい。第１検温領域９は、この形態では、第１領域６Ａに隣り合うように設けられている。第２検温領域１０は、第１形態例の場合と同様、制御領域８に隣り合うように設けられている。

【0352】

ソース端子２６は、この形態では、平面視においてＬ字状に区画されている。具体的には、ソース端子２６は、出力領域６の第１領域６Ａを被覆するように第１方向Ｘに沿って帯状に延びる第１端子部２６Ａ、および、出力領域６の第２領域６Ｂを被覆するように第２方向Ｙに沿って帯状に延びる第２端子部２６Ｂを有している。ソース端子２６は、この形態では、第１端子部２６Ａにおいて第１検温領域９を露出させるように四角形状に切り欠かれた切欠き部２６ａを有している。

【0353】

第１～第４制御端子２７～３０は、第２側面５Ｂ側の領域において第１主面３の周縁、ソース端子２６の第１端子部２６Ａおよびソース端子２６の第２端子部２６Ｂによって区画された領域に配置されている。

【0354】

図２２は、図２１に示す半導体チップ１Ｂが搭載された半導体装置６１を第１レイアウト例に係る疑似バンプ７５と共に示す平面図である。図２３は、図２２に示すXXIII-XXIII線に沿う断面図である。図２２および図２３を参照して、半導体装置６１は、半導体チップ１Ａに代えて半導体チップ１Ｂを含む。

【0355】

前述の複数の疑似バンプ７５は、ソース端子２６の第１端子部２６Ａおよび第２端子部２６Ｂのいずれか一方または双方の上に配置されていてもよい。複数の疑似バンプ７５は、この形態では、第１端子部２６Ａおよび第２端子部２６Ｂの交差部２６Ｃの上に配置されている。交差部２６Ｃは、この形態では、ソース端子２６のうち出力領域６の高温領域を被覆する部分でもある。

【0356】

複数の疑似バンプ７５のレイアウトや、複数の疑似バンプ７５のレイアウトに対する真正バンプ９０のレイアウトの関係の説明は、前述の通りであるため省略される。むろん、第２レイアウト例に係る疑似バンプ７５がソース端子２６の上に配置されていてもよい。また、第３レイアウト例に係る疑似バンプ７５（大型疑似バンプ７５ａおよび小型疑似バンプ７５ｂ）がソース端子２６の上に配置されていてもよい。

【0357】

図２４は、第１変形例に係る半導体装置６１の内部構造を第１レイアウト例に係る疑似バンプ７５と共に示す平面図である。図２５は、図２４に示すXXV-XXV線に沿う断面図である。図２４および図２５を参照して、第１変形例に係る半導体装置６１は、半導体チップ１Ａに代えて第１半導体チップ１Ｃおよび第２半導体チップ１Ｄを含む。第１半導体チップ１Ｃおよび第２半導体チップ１Ｄは、２チップで半導体チップ１Ａと同様の機能を果たすようにそれぞれ構成されている。

【0358】

具体的には、第１半導体チップ１Ｃは、基板２、出力領域６、電流検出領域７、第１検温領域９、メイントランジスタ１１（複数のトレンチ構造３５）、モニタトランジスタ１３（複数のトレンチ構造３５）、第１感温ダイオード１５、層間絶縁膜２４、ドレイン端子２５、ソース端子２６、ゲート配線５３、ソース配線５５および複数の第１機能端子１３１～１３３を含み、制御領域８、第２検温領域１０、第２感温ダイオード１６および制御回路１７を含まない。

【0359】

複数の第１機能端子１３１～１３３は、ｎ個（ここでは２個）の第１ゲート端子１３１、少なくとも１つ（ここでは１つ）の第１モニタ端子１３２、および、少なくとも１つ（ここでは１つ）の第１検温端子１３３を含む。ｎ個の第１ゲート端子１３１は、ｎ個のゲート配線５３を介してｎ系統（ここでは２系統）のメイントランジスタ１１の第１ゲートＦＧ（複数のトレンチ構造３５）に電気的に接続され、外部から入力されたｎ個（ここでは２個）のゲート信号を第１ゲートＦＧに伝達する。

【0360】

第１モニタ端子１３２は、ソース配線５５を介してモニタトランジスタ１３の第１モニタソースＦＭＳに電気的に接続され、モニタトランジスタ１３からのモニタ電流ＩＭを外部に出力する。第１検温端子１３３は、第１感温ダイオード１５に電気的に接続され、第１感温ダイオード１５からの第１検温信号ＳＴ１を外部に出力する。

【0361】

一方、第２半導体チップ１Ｄは、基板２、制御領域８、第２検温領域１０、第２感温ダイオード１６、制御回路１７（ゲート駆動回路１８、アクティブクランプ回路１９、過電流保護回路２０および過熱保護回路２１）、層間絶縁膜２４、ドレイン端子２５、第１～第４制御端子２７～３０、ゲート配線５３、ソース配線５５および複数の第２機能端子１３４～１３６を含み、出力領域６、電流検出領域７、第１検温領域９、メイントランジスタ１１（複数のトレンチ構造３５）、モニタトランジスタ１３（複数のトレンチ構造３５）、第１感温ダイオード１５を含まない。

【0362】

複数の第２機能端子１３４～１３６は、ｎ個（ここでは２個）の第２ゲート端子１３４、少なくとも１つ（ここでは１つ）の第２モニタ端子１３５、および、少なくとも１つ（ここでは１つ）の第２検温端子１３６を含む。ｎ個の第２ゲート端子１３４は、ｎ個のゲート配線５３を介して制御回路１７（ゲート駆動回路１８）に電気的に接続され、制御回路１７で生成されたｎ個のゲート信号を外部に出力する。

【0363】

第２モニタ端子１３５は、ソース配線５５を介して制御回路１７（過電流保護回路２０）に電気的に接続され、モニタトランジスタ１３からのモニタ電流ＩＭが入力される。第２検温端子１３６は、制御回路１７（過熱保護回路２１）に電気的に接続され、第１感温ダイオード１５からの第１検温信号ＳＴ１が入力される。

【0364】

半導体装置６１は、パッケージ本体６２内において第１半導体チップ１Ｃおよび金属板６６の間に介在された第１導電接合材１３７を含む。具体的には、第１導電接合材１３７は、第１半導体チップ１Ｃのドレイン端子２５および金属板６６の間に介在され、第１半導体チップ１Ｃのドレイン端子２５および金属板６６を電気的および機械的に接続している。第１導電接合材１３７は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。

【0365】

半導体装置６１は、パッケージ本体６２内において第２半導体チップ１Ｄおよび金属板６６の間に介在された第２導電接合材１３８を含む。具体的には、第２導電接合材１３８は、第２半導体チップ１Ｄのドレイン端子２５および金属板６６の間に介在され、第２半導体チップ１Ｄのドレイン端子２５および金属板６６を電気的および機械的に接続している。第２導電接合材１３８は、半田または金属ペーストを含んでいてもよい。半田は、鉛フリー半田であってもよい。金属ペーストは、Ａｕ、ＡｇおよびＣｕのうちの少なくとも１つを含んでいてもよい。Ａｇペーストは、Ａｇ焼結ペーストからなっていてもよい。

【0366】

第１変形例に係る半導体装置６１は、パッケージ本体６２内に配置された少なくとも１つ（この形態では複数）の第３ボンディングワイヤ１３９を含む。複数の第３ボンディングワイヤ１３９は、複数の第１機能端子１３１～１３３を複数の第２機能端子１３４～１３６にそれぞれ電気的に接続させている。

【0367】

複数の第３ボンディングワイヤ１３９は、第１ボンディングワイヤ８９と同様、真正バンプ９０、ワイヤループ９１およびワイヤテール９２をそれぞれ含む。また、複数の第３ボンディングワイヤ１３９は、第１ボンディングワイヤ８９と同様、真正バンプ９０において第２バンプ本体９７および第２バンプ金属膜９８を含む。

【0368】

真正バンプ９０が第１機能端子１３１～１３３に接合され、ワイヤテール９２が第２機能端子１３４～１３６に接合されることが好ましい。むろん、真正バンプ９０が第２機能端子１３４～１３６に接合され、ワイヤテール９２が第１機能端子１３１～１３３に接合されてもよい。第３ボンディングワイヤ１３９の他の説明については、第１ボンディングワイヤ８９の説明が適用されるものとして、省略される。

【0369】

第１変形例に係る半導体装置６１では、半導体チップ１Ａの電気的構成が、第１半導体チップ１Ｃおよび第２半導体チップ１Ｄによって実現されている。第１半導体チップ１Ｃの製造工程では第２半導体チップ１Ｄ側の工程が省略されるため、第１半導体チップ１Ｃの製造難度を低下させ、第１半導体チップ１Ｃの製造時間を短縮できる。同様に、第２半導体チップ１Ｄの製造工程では第１半導体チップ１Ｃ側の工程が省略されるため、第２半導体チップ１Ｄの製造難度を低下させ、第２半導体チップ１Ｄの製造時間を短縮できる。

【0370】

図２６は、第２変形例に係る半導体装置６１の内部構造を第１レイアウト例に係る疑似バンプ７５と共に示す平面図である。図２７は、図２６に示すXXVII-XXVII線に沿う断面図である。第２変形例に係る半導体装置６１は、第１変形例に係る第１半導体チップ１Ｃの形態および第２半導体チップ１Ｄの形態を変更した形態を有している。

【0371】

具体的には、第１半導体チップ１Ｃは、ソース端子２６から間隔を空けて層間絶縁膜２４の上に配置されたパッド端子１４０を含む。パッド端子１４０の配置箇所は任意である。パッド端子１４０は、この形態では、複数の第１機能端子１３１～１３３を挟んでソース端子２６に対向するように配置されている。パッド端子１４０は、平面視において出力領域６外の領域を被覆していることが好ましい。

【0372】

第２半導体チップ１Ｄは、第１半導体チップ１Ｃよりも小さいサイズを有し、第１半導体チップ１Ｃの上に配置されている。第２半導体チップ１Ｄは、ドレイン端子２５をパッド端子１４０に対向させた姿勢でパッド端子１４０の上に配置されている。また、第２半導体チップ１Ｄは、平面視において複数の第２機能端子１３４～１３６を複数の第１機能端子１３１～１３３側に向けた姿勢で配置されている。

【0373】

前述の第２導電接合材１３８は、この形態では、パッケージ本体６２内において第２半導体チップ１Ｄおよびパッド端子１４０の間に介在されている。具体的には、第２導電接合材１３８は、第２半導体チップ１Ｄのドレイン端子２５およびパッド端子１４０の間に介在され、第２半導体チップ１Ｄのドレイン端子２５およびパッド端子１４０を電気的および機械的に接続している。前述の複数の第３ボンディングワイヤ１３９は、第１半導体チップ１Ｃの上において、複数の第１機能端子１３１～１３３を複数の第２機能端子１３４～１３６にそれぞれ電気的に接続させている。

【0374】

以下、図２８～図３０の平面図を参照して、第１～第３レイアウト例に係る疑似バンプ７５の変形例が示される。図２８を参照して、第１レイアウト例に係る複数の疑似バンプ７５において、少なくとも１つの疑似バンプ７５が真正バンプ９０に置き換えられてもよい。図２９を参照して、第２レイアウト例に係る複数の疑似バンプ７５において、少なくとも１つの疑似バンプ７５が真正バンプ９０に置き換えられてもよい。

【0375】

図３０を参照して、第３レイアウト例に係る複数の小型疑似バンプ７５ｂにおいて、少なくとも１つの小型疑似バンプ７５ｂが真正バンプ９０に置き換えられてもよい。第１～第３レイアウト例において、真正バンプ９０に置き換えられる疑似バンプ７５の配置箇所や個数は任意である。図２８～図３０に係るレイアウトの具体的な説明は、前述の「疑似バンプ７５」に係る説明において、「真正バンプ９０」に置換された「疑似バンプ７５」を「真正バンプ９０」に読み替えることによって得られる。

【0376】

前述の実施形態は、さらに他の形態で実施できる。たとえば、前述の実施形態において、１系統のメイントランジスタ１１が採用されてもよい。この場合、メイントランジスタ１１用の全てのトレンチ構造３５が同時にオンオフ制御される。たとえば、前述の実施形態において、１系統のモニタトランジスタ１３が採用されてもよい。この場合、モニタトランジスタ１３用の全てのトレンチ構造３５が同時にオンオフ制御される。

【0377】

たとえば、前述の実施形態において、出力領域６外の領域（たとえば制御領域８内）に電流検出領域７が設けられてもよい。たとえば、前述の実施形態において、メイントランジスタ１１に第１のアクティブクランプ回路１９が接続され、モニタトランジスタ１３に第２のアクティブクランプ回路１９が接続された構造が採用されてもよい。

【0378】

たとえば、前述の実施形態において、モニタトランジスタ１３は、ｎ個の系統トランジスタ１２から電気的に独立した少なくとも１つの系統モニタトランジスタ１４を含んでいてもよい。たとえば、前述の実施形態において、１つの系統トランジスタ１２に対して複数の系統モニタトランジスタ１４が接続されていてもよい。たとえば、前述の実施形態において、少なくとも１つの第２モニタソースＳＭＳが、独立した電流経路を形成するように第１モニタソースＦＭＳから電気的に切り離されていてもよい。

【0379】

たとえば、前述の実施形態において、メイントランジスタ１１に第１のゲート駆動回路１８が接続され、モニタトランジスタ１３に第２のゲート駆動回路１８が接続された構造が採用されてもよい。この場合、モニタトランジスタ１３は、メイントランジスタ１１と連動するように制御されてもよいし、連動しないように制御されてもよい。

【0380】

前述の実施形態では、第２電極４０が第１電極３９と同電位に固定された例が示された。しかし、第１電極３９とは異なる電位が、第２電極４０に印加されてもよい。この場合、第２電極４０にソース電位が印加されてもよい。この構造によれば、基板２および第２電極４０の間の寄生容量を削減し、スイッチング速度を向上させることができる。

【0381】

前述の実施形態において、第３絶縁膜４１が取り除かれ、第１電極３９および第２電極４０が一体的に形成されていてもよい。さらに、第２絶縁膜３８は、第１絶縁膜３７とほぼ等しい厚さを有していてもよい。つまり、トレンチ構造３５は、絶縁膜を挟んでトレンチ３６に埋設された単一の電極を含むシングル電極構造を有していてもよい。

【0382】

前述の実施形態では、出力領域６にトレンチゲート型のメイントランジスタ１１が形成された例が示された。しかし、出力領域６には、プレーナゲート型のメイントランジスタ１１が形成されていてもよい。この場合、電流検出領域７には、プレーナゲート型のモニタトランジスタ１３が形成されていてもよい。

【0383】

前述の実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が示された。しかし、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。

【0384】

以下、この明細書および添付図面から抽出される特徴の例を示す。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。

【0385】

［Ａ１］基板（２）と、前記基板（２）に設けられたデバイス領域（６）と、平面視で前記デバイス領域（６）を被覆する端子（２６）と、ワイヤから開放された状態で前記端子（２６）の上に密に配置された複数の疑似バンプ（７５、７５ａ、７５ｂ）と、ワイヤに接続された状態で前記端子（２６）の上に複数の前記疑似バンプ（７５、７５ａ、７５ｂ）よりも疎に配置された少なくとも１個の真正バンプ（９０）と、を含む、半導体装置（６１）。

【0386】

［Ａ２］複数の前記疑似バンプ（７５、７５ａ、７５ｂ）は、単位平面積当たりにおいて第１占有面積で前記端子（２６）の上に配置され、少なくとも１個の前記真正バンプ（９０）は、前記単位平面積当たりにおいて前記第１占有面積未満の第２占有面積で前記端子（２６）の上に配置されている、Ａ１に記載の半導体装置（６１）。

【0387】

［Ａ３］複数の前記真正バンプ（９０）が、前記端子（２６）の上に疎に配置されている、Ａ１またはＡ２に記載の半導体装置（６１）。

【0388】

［Ａ４］複数の前記疑似バンプ（７５、７５ａ、７５ｂ）は、第１ピッチ（Ｐ１）で前記端子（２６）の上に配置され、複数の前記真正バンプ（９０）は、前記第１ピッチ（Ｐ１）よりも大きい第２ピッチ（Ｐ２）で前記端子（２６）の上に配置されている、Ａ３に記載の半導体装置（６１）。

【0389】

［Ａ５］少なくとも３個の前記疑似バンプ（７５、７５ａ、７５ｂ）が、前記端子（２６）の上に密に配置されている、Ａ１～Ａ４のいずれか一つに記載の半導体装置（６１）。

【0390】

［Ａ６］少なくとも３個の前記疑似バンプ（７５、７５ａ、７５ｂ）は、平面視で二等辺三角形の頂点に位置するレイアウトで配置されている、Ａ５に記載の半導体装置（６１）。

【0391】

［Ａ７］少なくとも７個の前記疑似バンプ（７５、７５ａ、７５ｂ）が、前記端子（２６）の上に密に配置されている、Ａ１～Ａ６のいずれか一つに記載の半導体装置（６１）。

【0392】

［Ａ８］６個の前記疑似バンプ（７５、７５ａ、７５ｂ）が、１個の前記疑似バンプ（７５、７５ａ、７５ｂ）の周囲に配置されている、Ａ７に記載の半導体装置（６１）。

【0393】

［Ａ９］６個の前記疑似バンプ（７５、７５ａ、７５ｂ）が、平面視で六角形の頂点に位置するレイアウトで配置され、１個の前記疑似バンプ（７５、７５ａ、７５ｂ）が、平面視で前記六角形の中心に位置するレイアウトで配置されている、Ａ８に記載の半導体装置（６１）。

【0394】

［Ａ１０］前記端子（２６）における各前記疑似バンプ（７５、７５ａ、７５ｂ）の接合部に形成された薄膜部（１１１、１２１、１２２）と、前記端子（２６）における各前記疑似バンプ（７５、７５ａ、７５ｂ）の前記接合部外の領域に形成された厚膜部（１１３、１２４）と、をさらに含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置（６１）。

【0395】

［Ａ１１］前記端子（２６）における各前記疑似バンプ（７５、７５ａ、７５ｂ）の接合縁部において前記端子（２６）の一部が前記厚膜部（１１３、１２４）よりも厚化した隆起部（１１４、１２５、１２６）をさらに含む、Ａ１０に記載の半導体装置（６１）。

【0396】

［Ａ１２］各前記疑似バンプ（７５、７５ａ、７５ｂ）は、前記端子（２６）に接続された幅広なボディ部（７９）、および、前記ボディ部（７９）から前記端子（２６）とは反対側に向けて前記ボディ部（７９）よりも幅狭に突出したネック部（８０）を含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（６１）。

【0397】

［Ａ１３］各前記疑似バンプ（７５、７５ａ、７５ｂ）は、前記ネック部（８０）において前記ネック部（８０）の中央部に向けて窪んだ少なくとも１つの抉れ部（１２０）を含む、Ａ１２に記載の半導体装置（６１）。

【0398】

［Ａ１４］各前記疑似バンプ（７５、７５ａ、７５ｂ）は、第１金属を含むバンプ本体（７７）、および、前記第１金属とは異なる第２金属を含み、前記バンプ本体（７７）の外面の少なくとも一部を被覆する金属膜（７８）を含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置（６１）。

【0399】

［Ａ１５］前記基板（２）において前記デバイス領域（６）に形成された複数のトレンチ構造（３５）をさらに含み、各前記疑似バンプ（７５、７５ａ、７５ｂ）は、平面視において複数の前記トレンチ構造（３５）に重なっている、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（６１）。

【0400】

［Ａ１６］各前記疑似バンプ（７５、７５ａ、７５ｂ）は、各前記トレンチ構造（３５）の深さよりも大きい厚さを有している、Ａ１５に記載の半導体装置（６１）。

【0401】

［Ａ１７］複数の前記トレンチ構造（３５）を含むトランジスタ（１１、１３）をさらに含む、Ａ１５またはＡ１６に記載の半導体装置（６１）。

【0402】

［Ａ１８］前記トランジスタ（１１、１３）は、個別制御される複数の系統トランジスタ（１２、１４）を含み、複数の前記系統トランジスタ（１２、１４）の選択制御によって単一の出力信号（ＩＯ、ＩＭ）を生成するゲート分割トランジスタ（１１、１３）である、Ａ１７に記載の半導体モジュール（１Ｄ）。

【0403】

［Ａ１９］前記トランジスタ（１１、１３）は、複数の前記系統トランジスタ（１２、１４）の個別制御によって、オン抵抗が変化するように構成されている、Ａ１８に記載の半導体モジュール（１Ｄ）。

【0404】

［Ａ２０］前記基板（２）に設けられた制御領域（８）をさらに含み、前記端子（２６）は、平面視で前記制御領域（８）を露出させるように前記デバイス領域（６）を被覆している、Ａ１～Ａ１９のいずれか一つに記載の半導体装置（６１）。

【0405】

［Ａ２１］前記出力領域（６）に隣り合うように前記基板（２）に設けられた第１検温領域（９）と、前記制御領域（８）に隣り合うように前記基板（２）に設けられた第２検温領域（１０）と、前記第１検温領域（９）に形成された第１温度センサ（１５）と、前記第２検温領域（１０）に形成された第２温度センサ（１６）と、をさらに含む、Ａ２０に記載の半導体装置（６１）。

【0406】

［Ｂ１］基板（２）と、前記基板（２）に設けられたデバイス領域（６）と、平面視で前記デバイス領域（６）を被覆する端子（２６）と、ワイヤから開放された状態で前記端子（２６）の上に配置された疑似バンプ（７５ａ）と、ワイヤに接続された状態で前記端子（２６）の上に配置され、前記疑似バンプ（７５ａ）のサイズ（Ｓ１１）よりも小さいサイズ（Ｓ１３）を有する真正バンプ（９０）と、を含む、半導体装置（６１）。

【0407】

［Ｂ２］前記疑似バンプ（７５ａ）は、前記端子（２６）よりも厚い、Ｂ１に記載の半導体装置（６１）。

【0408】

［Ｂ３］ワイヤから開放された状態で前記端子（２６）の上において前記疑似バンプ（７５ａ）の周囲に配置され、前記疑似バンプ（７５ａ）のサイズ（Ｓ１１）よりも小さいサイズ（Ｓ１２）を有する小型疑似バンプ（７５ｂ）をさらに含む、Ｂ１またはＢ２に記載の半導体装置（６１）。

【0409】

［Ｂ４］前記小型疑似バンプ（７５ｂ）は、前記端子（２６）よりも厚い、Ｂ３に記載の半導体装置（６１）。

【0410】

［Ｂ５］ｘ個（ｘ≧２）の前記小型疑似バンプ（７５ｂ）が、前記疑似バンプ（７５ａ）の周囲に配置されている、Ｂ３またはＢ４に記載の半導体装置（６１）。

【0411】

［Ｂ６］前記ｘの値は３以上（ｘ≧３）である、Ｂ５に記載の半導体装置（６１）。

【0412】

［Ｂ７］前記ｘの値は４以上（ｘ≧４）である、Ｂ５またはＢ６に記載の半導体装置（６１）。

【0413】

［Ｂ８］前記ｘの値は２０以下（ｘ≦２０）である、Ｂ５～Ｂ７のいずれか一つに記載の半導体装置（６１）。

【0414】

［Ｂ９］前記ｘの値は６以上１２以下（６≦ｘ≦１２）である、Ｂ５～Ｂ８のいずれか一つに記載の半導体装置（６１）。

【0415】

［Ｂ１０］ｘ個の前記小型疑似バンプ（７５ｂ）は、平面視において前記疑似バンプ（７５ａ）の周方向に沿って等間隔に配列されている、Ｂ５～Ｂ９のいずれか一つに記載の半導体装置（６１）。

【0416】

［Ｂ１１］ｘ個の前記小型疑似バンプ（７５ｂ）は、平面視において前記疑似バンプ（７５ａ）の中央部を中心とする同心円上に配置されている、Ｂ５～Ｂ１０のいずれか一つに記載の半導体装置（６１）。

【0417】

［Ｂ１２］ｘ個（ｘ≧３）の前記小型疑似バンプ（７５ｂ）は、平面視において正ｘ角形の頂点にそれぞれ配置されている、Ｂ５～Ｂ１１のいずれか一つに記載の半導体装置（６１）。

【0418】

［Ｂ１３］前記疑似バンプ（７５ａ）は、平面視において前記正ｘ角形の中心に配置されている、Ｂ１２に記載の半導体装置（６１）。

【0419】

［Ｂ１４］複数の前記真正バンプ（９０）が、前記端子（２６）の上に配置されている、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置（６１）。

【0420】

［Ｂ１５］前記疑似バンプ（７５ａ）は、前記端子（２６）に接続された幅広なボディ部（７９）、および、前記ボディ部（７９）から前記端子（２６）とは反対側に向けて前記ボディ部（７９）よりも幅狭に突出したネック部（８０）を含む、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（６１）。

【0421】

［Ｂ１６］前記疑似バンプ（７５ａ）は、第１金属を含むバンプ本体（７７）、および、前記第１金属とは異なる第２金属を含み、前記バンプ本体（７７）の外面の少なくとも一部を被覆する金属膜（７８）を含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（６１）。

【0422】

［Ｂ１７］前記端子（２６）における前記疑似バンプ（７５ａ）の接合部に形成された薄膜部（１２１）と、前記端子（２６）における前記疑似バンプ（７５ａ）の前記接合部外の領域に形成された厚膜部（１２４）と、をさらに含む、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（６１）。

【0423】

［Ｂ１８］前記端子（２６）における前記疑似バンプ（７５ａ）の接合縁部において前記端子（２６）の一部が前記厚膜部（１２４）よりも厚化した隆起部（１２５）をさらに含む、Ｂ１７に記載の半導体装置（６１）。

【0424】

［Ｂ１９］前記基板（２）において前記デバイス領域（６）に形成された複数のトレンチ構造（３５）をさらに含み、前記疑似バンプ（７５ａ）は、平面視において複数の前記トレンチ構造（３５）に重なっている、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置（６１）。

【0425】

［Ｂ２０］前記疑似バンプ（７５ａ）は、各前記トレンチ構造（３５）の深さよりも大きい厚さを有している、Ｂ１９に記載の半導体装置（６１）。

【0426】

［Ｂ２１］前記基板（２）に設けられた制御領域（８）をさらに含み、前記端子（２６）は、平面視で前記制御領域（８）を露出させるように前記デバイス領域（６）を被覆している、Ｂ１～Ｂ２０のいずれか一つに記載の半導体装置（６１）。

【0427】

［Ｂ２２］前記出力領域（６）に隣り合うように前記基板（２）に設けられた第１検温領域（９）と、前記制御領域（８）に隣り合うように前記基板（２）に設けられた第２検温領域（１０）と、前記第１検温領域（９）に形成された第１温度センサ（１５）と、前記第２検温領域（１０）に形成された第２温度センサ（１６）と、をさらに含む、Ｂ２１に記載の半導体装置（６１）。

【0428】

実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

【符号の説明】

【0429】

１Ａ 半導体チップ
１Ｂ 半導体チップ
１Ｃ 第１半導体チップ
２ 基板
６ デバイス領域
８ 制御領域
９ 第１検温領域
１０ 第２検温領域
１５ 第１感温ダイオード
１６ 第２感温ダイオード
１７ 制御回路
２６ ソース端子
３５ トレンチ構造
６１ 半導体装置
７５ 疑似バンプ
７５ａ 大型疑似バンプ
７５ｂ 小型疑似バンプ
７７ 第１バンプ本体
７８ 第１バンプ金属膜
７９ 第１ボディ部
８０ 第１ネック部
９０ 真正バンプ
１１１ 第１薄膜部
１１３ 厚膜部
１１４ 第１隆起部
１２０ 抉れ部
１２１ 第１薄膜部
１２２ 第２薄膜部
１２４ 厚膜部
１２５ 第１隆起部
１２６ 第２隆起部
Ｐ１ 第１ピッチ
Ｐ２ 第２ピッチ
Ｓ１１ 第１サイズ
Ｓ１２ 第２サイズ
Ｓ１３ 第３サイズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】