(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023171058
(43)【公開日】2023-12-01
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231124BHJP
H01L 29/06 20060101ALI20231124BHJP
【ＦＩ】
H01L29/78 301X
H01L29/06 301D
H01L29/78 301D
H01L29/78 301Y
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022083273
(22)【出願日】2022-05-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】石田 剛志
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA25
5F140AC21
5F140BA01
5F140BA16
5F140BC12
5F140BD19
5F140BE07
5F140BF01
5F140BF04
5F140BF54
5F140BH14
5F140BH17
5F140BH30
5F140BH47
5F140BJ27
5F140BK13
5F140BK20
5F140CB01
5F140CB07
5F140CD02
(57)【要約】
【課題】トランジスタの耐圧を高めることが可能となる半導体装置を提供することである。
【解決手段】半導体装置は、ｐ型基板およびｐ型基板上に形成されたｎ型半導体層を含み、ｎ型半導体層の表層部に間隔を空けて形成されたソース領域およびドレイン領域を備えたトランジスタを有する素子領域を含む基体と、素子領域を区画するように基体の表層部に形成された平面視無端状のｐ型素子分離領域とを含む。素子領域内におけるｎ型半導体層は、ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度がｎ型半導体層の表面からｐ型基板に向かって、ステップ状または連続的に増加する特性を有している。
【選択図】図２
【解決手段】半導体装置は、ｐ型基板およびｐ型基板上に形成されたｎ型半導体層を含み、ｎ型半導体層の表層部に間隔を空けて形成されたソース領域およびドレイン領域を備えたトランジスタを有する素子領域を含む基体と、素子領域を区画するように基体の表層部に形成された平面視無端状のｐ型素子分離領域とを含む。素子領域内におけるｎ型半導体層は、ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度がｎ型半導体層の表面からｐ型基板に向かって、ステップ状または連続的に増加する特性を有している。
【選択図】図２
【特許請求の範囲】
【請求項1】
ｐ型基板および前記ｐ型基板上に形成されたｎ型半導体層を含み、前記ｎ型半導体層の表層部に間隔を空けて形成されたソース領域およびドレイン領域を備えたトランジスタを有する素子領域を含む基体と、
前記素子領域を区画するように前記基体の表層部に形成された平面視無端状のｐ型素子分離領域とを含み、
前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、ステップ状または連続的に増加する特性を有している、半導体素子。
前記素子領域を区画するように前記基体の表層部に形成された平面視無端状のｐ型素子分離領域とを含み、
前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、ステップ状または連続的に増加する特性を有している、半導体素子。
【請求項2】
前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、ステップ状に増加する特性を有しており、
前記素子領域内の前記ｎ型半導体層は、前記ｐ型基板に接する下側の第１領域と、前記第１領域上に配置された上側の第２領域とを含み、
前記第１領域のｎ型不純物濃度が、前記第２領域のｎ型不純物濃度よりも高い、請求項１に記載の半導体素子。
前記素子領域内の前記ｎ型半導体層は、前記ｐ型基板に接する下側の第１領域と、前記第１領域上に配置された上側の第２領域とを含み、
前記第１領域のｎ型不純物濃度が、前記第２領域のｎ型不純物濃度よりも高い、請求項１に記載の半導体素子。
【請求項3】
前記第１領域は、前記ｐ型基板における前記素子領域内の上面全域を覆っている、請求項２に記載の半導体素子。
【請求項4】
前記第１領域の外周面が、前記ｐ型素子分離領域の内周面に接している、請求項２に記載の半導体素子。
【請求項5】
前記第１領域のｎ型不純物濃度が、３×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である、請求項２～４のいずれか一項に記載の半導体素子。
【請求項6】
前記第２領域のｎ型不純物濃度が、５×１０１４ｃｍ－３以上３×１０１５ｃｍ－３以下である、請求項５に記載の半導体素子。
【請求項7】
前記第１領域の厚さが、３μｍ以上である、請求項２～４のいずれか一項に記載の半導体素子。
【請求項8】
前記第１領域の厚さが、４μｍ以上である、請求項２～４のいずれか一項に記載の半導体素子。
【請求項9】
前記第１領域の厚さが、前記ｎ型半導体層の厚さの３／１０以上である、請求項２～４のいずれか一項に記載の半導体素子。
【請求項10】
前記第１領域の厚さが、前記ｎ型半導体層の厚さの２／５以上である、請求項２～４のいずれか一項に記載の半導体素子。
【請求項11】
前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、連続的に増加する特性を有しており、
前記素子領域内における前記ｎ型半導体層の前記ｎ型不純物濃度の最小値が５×１０１４ｃｍ－３以上であり、最大値が１×１０１７ｃｍ－３以下である、請求項１に記載の半導体素子。
前記素子領域内における前記ｎ型半導体層の前記ｎ型不純物濃度の最小値が５×１０１４ｃｍ－３以上であり、最大値が１×１０１７ｃｍ－３以下である、請求項１に記載の半導体素子。
【請求項12】
前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、連続的に増加する特性を有しており、
前記素子領域内における前記ｎ型半導体層内のｎ型不純物濃度の平均値またはｎ型不純物濃度の最小値と最大値との間の中央値が、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である請求項１に記載の半導体素子。
前記素子領域内における前記ｎ型半導体層内のｎ型不純物濃度の平均値またはｎ型不純物濃度の最小値と最大値との間の中央値が、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である請求項１に記載の半導体素子。
【請求項13】
前記トランジスタは、
前記ｎ型半導体層の表層部に形成されたｐ型領域と、
前記ｐ型領域の表層部に形成され、前記ソース領域および前記ドレイン領域のうちの一方の領域と、
前記ｎ型半導体層の表層部に前記ｐ型領域と間隔を空けて形成され、前記ソース領域および前記ドレイン領域のうちの他方の領域と含む、請求項１に記載の半導体装置。
前記ｎ型半導体層の表層部に形成されたｐ型領域と、
前記ｐ型領域の表層部に形成され、前記ソース領域および前記ドレイン領域のうちの一方の領域と、
前記ｎ型半導体層の表層部に前記ｐ型領域と間隔を空けて形成され、前記ソース領域および前記ドレイン領域のうちの他方の領域と含む、請求項１に記載の半導体装置。
【請求項14】
前記トランジスタは、
前記ソース領域および前記ドレイン領域との間のチャネル領域を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とをさらに含む、請求項１３に記載の半導体装置。
前記ソース領域および前記ドレイン領域との間のチャネル領域を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とをさらに含む、請求項１３に記載の半導体装置。
【請求項15】
ｐ型基板の表面に、ｎ型不純物を添加しながら、半導体をエピタキシャル成長させることにより、前記ｐ型基板と、前記ｐ型基板上に形成されたｎ型半導体層であって、表面から前記ｐ型基板に向かってｎ型不純物濃度がステップ状または連続的に増加する特性を有するｎ型半導体層とを含む基体を形成する工程と、
前記ｎ型半導体層の表面から前記ｐ型基板に達する平面視無端状のｐ型素子分離領域を前記基体に形成することにより、前記ｐ型素子分離領域に取り囲まれた素子領域を前記基体に形成する工程と、
前記素子領域内において、前記ｎ型半導体層の表層部に、ソース領域およびドレイン領域を、間隔を空けて形成するソース・ドレイン領域形成工程とを含む、半導体装置の製造方法。
前記ｎ型半導体層の表面から前記ｐ型基板に達する平面視無端状のｐ型素子分離領域を前記基体に形成することにより、前記ｐ型素子分離領域に取り囲まれた素子領域を前記基体に形成する工程と、
前記素子領域内において、前記ｎ型半導体層の表層部に、ソース領域およびドレイン領域を、間隔を空けて形成するソース・ドレイン領域形成工程とを含む、半導体装置の製造方法。
【請求項16】
前記ソース・ドレイン領域形成工程は、
前記ｎ型半導体層の表層部にｐ型領域を形成する工程と、
前記ｐ型領域の表層部に、前記ソース領域および前記ドレイン領域のうちの一方を形成する工程と、
前記ｎ型半導体層の表層部に、前記ソース領域および前記ドレイン領域のうちの他方の領域を、前記ｐ型領域と間隔を空けて形成する工程とを含む、請求項１５に記載の半導体装置の製造方法。
前記ｎ型半導体層の表層部にｐ型領域を形成する工程と、
前記ｐ型領域の表層部に、前記ソース領域および前記ドレイン領域のうちの一方を形成する工程と、
前記ｎ型半導体層の表層部に、前記ソース領域および前記ドレイン領域のうちの他方の領域を、前記ｐ型領域と間隔を空けて形成する工程とを含む、請求項１５に記載の半導体装置の製造方法。
【請求項17】
前記ｎ型半導体層の表面に、前記ソース領域および前記ドレイン領域との間のチャネル領域を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を形成する工程をさらに含む、請求項１５または１６に記載の半導体装置の製造方法。
前記ゲート絶縁膜上に、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極を形成する工程をさらに含む、請求項１５または１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
特許文献１は、素子領域を分離するｐ型素子分離領域と、素子領域に形成されたＤＭＯＳ（Diffused Metal Oxide Semiconductor）トランジスタを含む半導体装置を開示している。半導体装置は、ｐ型半導体基板と、ｐ型半導体基板上に形成されたｎ型エピタキシャル層（ｎ型半導体層）とを含む。素子領域には、ｐ型半導体基板とｎ型エピタキシャル層との境界を跨ように、ｎ型エピタキシャル層よりもｎ型不純物濃度が高いｎ型埋め込み層が選択的に形成されている。ｎ型エピタキシャル層の表層部には、ｐ型ウェル領域とｎ型ウェル領域とが間隔を空けて形成されている。ｐ型ウェル領域の表層部にはｎ型ソース領域が形成され、ｎ型ウェル領域の表層部にはｎ型ドレイン領域が形成されている。
【0003】
ｎ型埋め込み層は、ｐ型ウェル領域とｎ型エピタキシャル層（ｎ型埋め込み層）とｐ型半導体基板とによって形成される寄生ｐｎｐ型トランジスタのベース領域の不純物濃度を高くすることにより、当該寄生ｐｎｐ型トランジスタの動作を抑制するために形成されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１１０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１のように、素子領域にｎ型埋め込み層が選択的に形成されている半導体装置では、トランジスタとｐ型半導体基板との分離は、ｐ型半導体基板とｎ型埋め込み層とによって形成される寄生ｐｎダイオードによって行われる。しかしながら、ｎ型埋め込み層のｎ型不純物濃度は、ｎ型埋め込み層の製法上、ｎ型エピタキシャル層のｎ型不純物濃度に比べて大幅に高くなる。これにより、上記寄生ｐｎダイオードの耐圧が低くなるので、トランジスタの素子耐圧が低くなる。
【0006】
そこで、ＳＯＩ基板を用いてｎ型エピタキシャル層とｐ型半導体基板とを絶縁分離する方法があるが、ＳＯＩ基板は高価であるため、製造コストが高くなる。
【0007】
また、ｐ型半導体基板として、ｐ型不純物濃度が低いｐ型半導体基板を用いることにより、ｐ型半導体基板とｎ型埋め込み層とによって形成される寄生ｐｎダイオードの耐圧を高めることが考えられる。しかしながら、同一基板上に、ＤＭＯＳトランジスタ以外に他の素子が形成される場合には、ＤＭＯＳトランジスタのｎ型エピタキシャル層と、それに隣接する他の素子のｎ型エピタキシャル層と、それらの間のｐ型半導体基板とによって形成される寄生ｎｐｎトランジスタが動作しやすくなってしまう。
【0008】
本開示の目的は、トランジスタの耐圧を高めることが可能となる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0009】
本発明の一実施形態は、ｐ型基板および前記ｐ型基板上に形成されたｎ型半導体層を含み、前記ｎ型半導体層の表層部に間隔を空けて形成されたソース領域およびドレイン領域を備えたトランジスタを有する素子領域を含む基体と、前記素子領域を区画するように前記基体の表層部に形成された平面視無端状のｐ型素子分離領域とを含み、前記ｐ型素子分離領域は、前記ｎ型半導体層の表面から前記ｎ型半導体層を貫通して、前記ｐ型基板の厚さ中間部に達しており、前記素子領域内における前記ｎ型半導体層は、前記ｐ型基板の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層の表面から前記ｐ型基板に向かって、ステップ状または連続的に増加する特性を有している、半導体素子を提供する。
【0010】
この構成では、トランジスタの耐圧を高めることが可能となる。
【0011】
本発明の一実施形態は、ｐ型基板の表面に、ｎ型不純物を添加しながら、半導体をエピタキシャル成長させることにより、前記ｐ型基板と、前記ｐ型基板上に形成されたｎ型半導体層であって、表面から前記ｐ型基板に向かってｎ型不純物濃度がステップ状または連続的に増加する特性を有するｎ型半導体層とを含む基体を形成する工程と、前記ｎ型半導体層の表面から前記ｎ型半導体層を貫通して、前記ｐ型基板の厚さ中間部に達する平面視無端状のｐ型素子分離領域を前記基体に形成することにより、前記ｐ型素子分離領域に取り囲まれた素子領域を前記基体に形成する工程と、前記素子領域内において、前記ｎ型半導体層の表層部に、ソース領域およびドレイン領域を、間隔を空けて形成するソース・トレイン領域形成工程とを含む、半導体装置の製造方法を提供する。
【0012】
この製造方法では、トランジスタの耐圧を高めることが可能となる半導体素子を製造できる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下では、本開示の実施の形態を、添付図面を参照して詳細に説明する。
【0015】
図１は、本開示の第１実施形態に係る半導体装置の構成を説明するための図解的な平面図である。図２は、図１のII－II線に沿う図解的な断面図である。図１では、図２に示されている層間絶縁膜２１、ドレイン配線２５Ａ，２５Ｂおよびソース配線２６は、省略されている。
【0016】
【0017】
半導体装置１は、基体３を備えている。基体３は、ｐ型半導体基板４およびｐ型半導体基板４上に形成されたｎ型エピタキシャル層５を含んでいる。この実施形態では、ｐ型半導体基板４は、シリコン基板である。ｐ型半導体基板４は、本発明の「ｐ型基板」の一例であり、ｎ型エピタキシャル層５は、本発明の「ｎ型半導体層」の一例である。
【0018】
基体３の表層部には、素子領域２を区画するｐ型素子分離領域８が形成されている。この実施形態では、素子領域２は、平面視において、縦方向に長い四角形状である。素子領域２には、ＤＭＯＳトランジスタ４０が形成されている。
【0019】
ｐ型素子分離領域８は、平面視で、無端状である。この実施形態では、ｐ型素子分離領域８は、平面視で矩形環状であるが、円環状、楕円環状等の無端状であってもよい。ｐ型素子分離領域８は、ｎ型エピタキシャル層５の表面からｎ型エピタキシャル層５を貫通して、ｐ型半導体基板４の厚さ中間部に達している。ｐ型素子分離領域８は、ｐ型半導体基板４に接続された下側分離領域９と、下側分離領域９上に形成された上側分離領域１０とを含む。なお、ｐ型素子分離領域８は、ｎ型エピタキシャル層５の表面からｐ型半導体基板４に達していればよい。
【0020】
基体３には、ｐ型半導体基板４上においてｐ型素子分離領域８によって取り囲まれたｎ型エピタキシャル層５の一部からなる素子領域２が区画されている。図示していないが、ｐ型素子分離領域８およびｐ型半導体基板４は、接地されている。
【0021】
ｎ型エピタキシャル層５は、この実施形態では、ｐ型半導体基板４に接する下側のｎ＋型の第１領域６と、第１領域６上に形成されかつ第１領域６よりもｎ型不純物濃度が低い上側のｎ－型の第２領域７とを含む。第１領域６は、ｐ型半導体基板４における素子領域２内の上面全域を覆っている。第１領域６の外周面（側面）は、ｐ型素子分離領域８の内周面（内側面）に接している。第２領域７の外周面（側面）も、ｐ型素子分離領域８の内周面（内側面）に接している。
【0022】
第１領域６のｎ型不純物濃度は、３×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下であることが好ましい。第１領域６のｎ型不純物濃度が３×１０１５ｃｍ－３以上であることが好ましい理由は、第１領域６のｎ型不純物濃度が３×１０１５ｃｍ－３未満であると、後述するｐ型ウェル領域１５とｎ型エピタキシャル層５（第１領域６）とｐ型半導体基板４とによって形成される寄生ｐｎｐトランジスタが動作しやすくなるからである。
【0023】
第１領域６のｎ型不純物濃度が１×１０１７ｃｍ－３以下であることが好ましい理由は、第１領域６のｎ型不純物濃度が１×１０１７ｃｍ－３よりも高いと、ｐ型半導体基板４と第１領域６とによって形成される寄生ｐｎダイオードの耐圧が低下し、トランジスタ４０の耐圧が低下するからである。
【0024】
第２領域７のｎ型不純物濃度は、５×１０１４ｃｍ－３以上３×１０１５ｍ－３以下程度である。
【0025】
ｎ型エピタキシャル層５の膜厚は、例えば、３．０μｍ～１５μｍ程度である。第１領域６の膜厚は、３μｍ以上であることが好ましく、４μｍ以上であることが好ましい。第１領域６の膜厚は、ｎ型エピタキシャル層５の膜厚の３／１０以上であることが好ましく、２／５以上であることが好ましい。第１領域６の膜厚が大きいほど、ｐ型半導体基板４と第１領域６とによって形成される寄生ｐｎダイオードの耐圧が高くなるからである。
【0026】
この実施形態では、第１領域６のｎ型不純物濃度が５×１０１５ｃｍ－３であり、第２領域７のｎ型不純物濃度が１×１０１５ｃｍ－３である。また、ｎ型エピタキシャル層５の膜厚は、１０μｍであり、第１領域６の膜厚は５μｍであり、第２領域７の膜厚は５μｍである。
【0027】
図３は、基体３の濃度プロファイルを説明するためのグラフである。図３に示すように、この実施形態では、素子領域２内におけるｎ型エピタキシャル層５は、ｐ型半導体基板４の表面に沿う方向の全域において、ｎ型不純物濃度がｎ型エピタキシャル層５の表面からｐ型半導体基板４に向かって、ステップ状に増加する特性を有している。具体的には、第２領域７内では、ｎ型不純物濃度が所定の第２不純物濃度となり、第１領域６内では、ｎ型不純物濃度が第２不純物濃度よりも高い所定の第１不純物濃度となる。
【0028】
基体３において、素子領域２の外周領域には、素子領域２内のＤＭＯＳトランジスタ４０とは異なる他の素子が形成された素子領域（図示略）が区画されている。
【0029】
ｐ型素子分離領域８の表面には、平面視で無端状のフィールド絶縁膜１１が形成されている。フィールド絶縁膜１１は、平面視において、素子領域２の中央領域を取り囲むように四角環状に形成されている。フィールド絶縁膜１１は、ｐ型素子分離領域８よりも幅広で、ｐ型素子分離領域８を完全に覆うように形成されている。フィールド絶縁膜１１は、例えば、第２領域７の表面を選択的に酸化させて形成したＬＯＣＯＳ膜である。
【0030】
ＤＭＯＳトランジスタ４０は、第２領域７の表層部に形成された２つのｎ型ドレイン領域（ｎ型ウェル領域）１３Ａ，１３Ｂと、第２領域７の表層部に形成されたｐ型ウェル領域１５とを含む。この実施形態では、ｐ型ウェル領域１５は、平面視で、縦方向に細長い四角形状であり、素子領域２の横方向の中央部に形成されている。
【0031】
２つのｎ型ドレイン領域１３Ａ，１３Ｂは、平面視において、ｐ型ウェル領域１５の両側にｐ型ウェル領域１５に対して間隔を空けて配置されている。以下において、２つのｎ型ドレイン領域１３Ａ，１３Ｂのうちの一方を第１ｎ型ドレイン領域１３Ａといい、他方を第２ｎ型ドレイン領域１３Ｂという場合がある。
【0032】
各ｎ型ドレイン領域１３Ａ，１３Ｂは、平面視で、縦方向に細長い四角形状である。各ｎ型ドレイン領域１３Ａ，１３Ｂは、ｎ－型の第２領域７よりも高い不純物濃度を有している。第１ｎ型ドレイン領域１３Ａの表層部には、第１ｎ型ドレイン領域１３Ａよりも高い不純物濃度を有する第１ｎ＋型ドレインコンタクト領域１４Ａが形成されている。第２ｎ型ドレイン領域１３Ｂの表層部には、第２ｎ型ドレイン領域１３Ｂよりも高い不純物濃度を有する第２ｎ＋型ドレインコンタクト領域１４Ｂが形成されている。
【0033】
ｐ型ウェル領域１５の表層部には、ｎ－型の第２領域７よりも高い不純物濃度を有するｎ型ソース領域１６が形成されている。ｎ型ソース領域１６の表層部には、ｎ型ソース領域１６よりも高い不純物濃度を有するｎ＋型ソースコンタクト領域１７が形成されている。
【0034】
ｎ型ソース領域１６は、例えば、ｎ型ドレイン領域１３と同一濃度で形成されている。また、ｎ型ソース領域１６は、例えば、ｐ型ウェル領域１５とほぼ同一深さで形成されている。ｎ型ソース領域１６の外周縁は、ｐ型ウェル領域１５の外周縁から内側に間隔を空けて配置されている。ｎ＋型ソースコンタクト領域１７の外周縁は、ｎ型ソース領域１６の外周縁から内側に間隔を空けて配置されている。ｎ＋型ソースコンタクト領域１７は、例えば、ｎ＋型ドレインコンタクト領域１４と同一濃度および同一深さで形成されている。
【0035】
第２領域７の表面には、ｐ型ウェル領域１５とフィールド絶縁膜１１との間部分に、平面視で縦方向に長い矩形環状のフィールド絶縁膜１２が形成されている。フィールド絶縁膜１２は、前述のフィールド絶縁膜１１と同一工程で形成されたＬＯＣＯＳ膜である。図１には、フィールド絶縁膜１２の内周縁が、符号１２ａで示されている。
【0036】
フィールド絶縁膜１２の内周縁は、平面視において、ｐ型ウェル領域１５の外周縁から外方に間隔を空けて配置されている。フィールド絶縁膜１２の外周縁は、平面視において、フィールド絶縁膜１１の内周円から内方に間隔を空けて配置されている。第１ｎ＋型ドレインコンタクト領域１４Ａおよび第２ｎ＋型ドレインコンタクト領域１４Ｂは、平面視において、フィールド絶縁膜１２の外周縁とフィールド絶縁膜１１の内周縁とによって挟まれた領域内に配置されている。
【0037】
また、第２領域７の表面には、フィールド絶縁膜１２に囲まれた領域であって、ｎ＋型ソースコンタクト領域１７を除いた領域に、ゲート絶縁膜１８が形成されている。ゲート絶縁膜１８は、平面視で、ｎ＋型ソースコンタクト領域１７を取り囲むように、四角環状に形成されている。ゲート絶縁膜１８は、第１ｎ型ドレイン領域１３Ａとｐ型ウェル領域１５との間を跨ぐように配置されている部分と、第２ｎ型ドレイン領域１３Ｂとｐ型ウェル領域１５との間を跨ぐように配置されている部分とを含んでいる。
【0038】
ゲート絶縁膜１８上にゲート電極１９が形成されている。ゲート電極１９は、平面視で、ｎ型ソース領域１６を取り囲むように、四角環状に形成されている。ゲート電極１９は、ゲート絶縁膜１８の表面における内周縁部を除いた領域と、フィールド絶縁膜１２の露出面のうちフィールド絶縁膜１２の内周縁に近い領域とを覆っている。
【0039】
ゲート電極１９は、例えば、ポリシリコンからなる。ゲート絶縁膜１８は、例えば、ｎ型エピタキシャル層５の表面を酸化させて形成したシリコン酸化膜である。
【0040】
ゲート電極１９がゲート絶縁膜１８を介してｐ型ウェル領域１５と対向する領域が、ＤＭＯＳトランジスタ４０のチャネル領域２０である。チャネル領域２０のチャネルの形成は、ゲート電極１９によって制御される。
【0041】
素子領域２全体を覆うように層間絶縁膜２１が形成されている。層間絶縁膜２１は、例えば、酸化膜、窒化膜等の絶縁膜によって形成されている。
【0042】
層間絶縁膜２１には、複数の第１ドレイン用コンタクトプラグ２２Ａ、複数の第２ドレイン用コンタクトプラグ２２Ｂ、複数のソース用コンタクトプラグ２３および複数のゲート用コンタクトプラグ２４が埋設されている。
【0043】
複数の第１ドレイン用コンタクトプラグ２２Ａの下端は、第１ｎ＋型ドレインコンタクト領域１４Ａに接続されている。複数の第２ドレイン用コンタクトプラグ２２Ｂの下端は、第２ｎ＋型ドレインコンタクト領域１４Ｂに接続されている。複数のソース用コンタクトプラグ２３の下端は、ｎ＋型ソースコンタクト領域１７に接続されている。複数のゲート用コンタクトプラグ２４の下端は、ゲート電極１９に接続されている。
【0044】
層間絶縁膜２１上には、第１ドレイン配線２５Ａ、第２ドレイン配線２５Ｂ、ソース配線２６およびゲート配線（図示略）が形成されている。第１ドレイン配線２５Ａは、第１ｎ＋型ドレインコンタクト領域１４Ａに、複数の第１ドレイン用コンタクトプラグ２２Ａを介して電気的に接続されている。第２ドレイン配線２５Ｂは、第２ｎ＋型ドレインコンタクト領域１４Ｂに、複数の第２ドレイン用コンタクトプラグ２２Ｂを介して電気的に接続されている。
【0045】
ソース配線２６は、複数のソース用コンタクトプラグ２３を介してｎ＋型ソースコンタクト領域１７に電気的に接続されている。ゲート配線は、複数のゲート用コンタクトプラグ２４を介してゲート電極１９に電気的に接続されている。
【0046】
ソース配線２６は、図１には描かれていないが、平面視で、縦方向に長い四角形状であり、ゲート電極１９の両端部の間の長さ中間部を覆っている。ソース配線２６の幅中央部の複数個所が、複数のソース用コンタクトプラグ２３を介してｎ＋型ソースコンタクト領域１７に電気的に接続されている。ゲート配線は、ゲート電極１９の両端部に複数のゲート用コンタクトプラグ２４を介して電気的に接続されている。
【0047】
第１ドレイン配線２５Ａは、図１には描かれていないが、平面視で、縦方向に細長い四角形状であり、第１ｎ型ドレインコンタクト領域１４Ａを覆っている。第２ドレイン配線２５Ｂは、図１には描かれていないが、平面視で、縦方向に細長い四角形状であり、第２ｎ型ドレインコンタクト領域１４Ｂを覆っている。
【0048】
特許文献１に記載の半導体装置では、素子領域には、ｐ型半導体基板とｎ型エピタキシャル層との境界を跨ように、ｎ型エピタキシャル層よりもｎ型不純物濃度が高いｎ型埋め込み層が選択的に形成されている。このようなｎ型埋め込み層は、例えば、次のようにして形成される。
【0049】
すなわち、ｐ型半導体基板の表面にｎ型埋め込み層を形成するためのｎ型不純物が選択的に注入された後に、加熱状態下で、ｎ型不純物を添加しながらｐ型半導体基板上に半導体をエピタキシャル成長させる。エピタキシャル成長過程において、予めｐ型半導体基板に注入されたｎ型不純物が、エピタキシャル層の成長方向に拡散する。これにより、ｐ型半導体基板とｎ型エピタキシャル層との境界を跨ぐｎ型埋め込み層が形成される。
【0050】
ｎ型埋め込み層はこのようにして形成されるため、ｎ型埋め込み層のｎ型不純物濃度は、ｎ型エピタキシャル層のｎ型不純物濃度に比べて大幅に高くなる。ｎ型エピタキシャル層のｎ型不純物濃度が例えば１×１０１５ｃｍ－３程度であるのに対し、ｎ型埋め込み層のｎ型不純物濃度は、例えば１×１０１８ｃｍ－３程度となる。このため、ｐ型半導体基板とｎ型埋め込み層によって形成される寄生ｐｎダイオードの耐圧が低くなるため、素子領域に形成されるＤＭＯＳトランジスタの素子耐圧も低くなる。
【0051】
なお、ｎ型埋め込み層のｎ型不純物濃度を低くしようとすると、ｎ型埋め込み層の厚さが薄くなってしまうので、ｐ型半導体基板とｎ型埋め込み層によって形成される寄生ｐｎダイオードの耐圧が低くなる。
【0052】
第１実施形態に係る半導体装置１では、素子領域２内におけるｎ型半導体層５は、ｐ型半導体基板４の表面に沿う方向の全域において、ｎ型不純物濃度がｎ型半導体層５の表面からｐ型半導体基板４に向かって、ステップ状に増加する特性を有している。具体的には、ｐ型半導体基板４上に形成されるｎ型エピタキシャル層５は、ｐ型半導体基板４に接する下側のｎ＋型の第１領域６と、第１領域６上に形成されかつ第１領域６よりもｎ型不純物濃度が低い上側のｎ－型の第２領域７とを含んでいる。
【0053】
これにより、第１領域６のｎ型不純物濃度を、第２領域７のｎ型不純物濃度よりも高く設定できるとともに、従来のｎ型埋め込み層のｎ型不純物濃度よりも低く設定することが可能となる。これにより、ｐ型基板と第１領域６によって形成される寄生ｐｎダイオードの耐圧を高くできるため、素子領域に形成されるＤＭＯＳトランジスタの素子耐圧を高くすることが可能となる。
【0054】
また、第１実施形態に係る半導体装置１では、ＳＯＩ基板を用いてｎ型エピタキシャル層とｐ型基板とを絶縁分離するようにした半導体装置に比べて、製造コストを低減できる。
【0055】
また、第１実施形態に係る半導体装置１では、寄生ｐｎダイオードの耐圧を高くするために、ｐ型半導体基板としてｐ型不純物濃度が低いものを用いなくてよいので、ＤＭＯＳトランジスタのｎ型エピタキシャル層と、それに隣接する他の素子のｎ型エピタキシャル層と、それらの間のｐ型半導体基板とによって形成される寄生ｎｐｎ型トランジスタが動作しやすくなるのを防止できる。
【0056】
【0057】
半導体装置１を製造するには、図４Ａに示すように、ｐ型半導体基板４が用意される。次に、ｐ型半導体基板４の表面にｐ型不純物が選択的に注入される。そして、例えば１１００℃以上の加熱状態下で、ｎ型不純物を添加しながらｐ型半導体基板４の上にシリコンをエピタキシャル成長させる。
【0058】
エピタキシャル成長において、ｎ型不純物の添加量は、最初はｎ型不純物濃度が所定の第１不純物濃度となるように設定され、途中からｎ型不純物濃度が第１不純物濃度よりも低い所定の第２不純物濃度となるように設定される。これにより、図４Ｂに示すように、ｎ型不純物濃度が高いｎ＋型の第１領域６と、第１領域６上に形成されかつ第１領域６よりもｎ型不純物濃度が低いｎ－型の第２領域７とからなるｎ型エピタキシャル層５が、ｐ型半導体基板４上に形成される。また、これにより、ｐ型半導体基板４とｎ型エピタキシャル層５とを含む基体３が形成される。
【0059】
エピタキシャル成長に際して、ｐ型半導体基板４に注入されたｐ型不純物は、ｎ型エピタキシャル層５の成長方向に拡散する。これにより、ｐ型の下側分離領域９が形成される。なお、ｐ型不純物としては、例えば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができ、ｎ型不純物としては、例えば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
【0060】
次に、図４Ｃに示すように、ｐ型の上側分離領域１０を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）がｎ型エピタキシャル層５上に形成される。そして、当該イオン注入マスクを介してｐ型不純物がｎ型エピタキシャル層５に注入される。これにより、下側分離領域９と上側分離領域１０との２層構造からなるｐ型素子分離領域８が形成される。この後、イオン注入マスクは除去される。
【0061】
次に、フィールド絶縁膜１１，１２を形成すべき領域に選択的に開口を有するハードマスク５１がｎ型エピタキシャル層５上に形成される。そして、ハードマスク５１を介してｎ型エピタキシャル層５の表面に熱酸化処理が施されてフィールド絶縁膜１１，１２が形成される。この後、ハードマスク５１は除去される。
【0062】
次に、図４Ｄに示すように、ｎ型エピタキシャル層５の表面に熱酸化処理が施されてゲート絶縁膜１８が形成される。このとき、ゲート絶縁膜１８はフィールド絶縁膜１１，１２と連なるように形成される。次に、ゲート電極１９用のポリシリコンがｎ型エピタキシャル層５上に堆積されて、ポリシリコン層５２が形成される。
【0063】
次に、ゲート電極１９を形成すべき領域に選択的に開口を有するレジストマスク（図示略）がポリシリコン層５２上に形成される。そして、当該レジストマスクを介してポリシリコン層５２の不要な部分がエッチングによって除去される。これにより、図４Ｅに示すように、ゲート電極１９が形成される。この後、レジストマスクは除去される。
【0064】
次に、ゲート絶縁膜１８の不要な部分を除去するため、選択的に開口を有するハードマスク（図示略）がｎ型エピタキシャル層５上に形成される。そして、当該ハードマスクを介してゲート絶縁膜１８の不要な部分にエッチング処理が施される。これにより、所定のゲート絶縁膜１８が形成される。この後、ハードマスクは除去される。なお、このゲート絶縁膜１８を選択的にエッチングする工程を省略してもよい。
【0065】
次に、図４Ｆに示すように、ｎ型エピタキシャル層５の表層部にｐ型ウェル領域１５が形成される。ｐ型ウェル領域１５を形成するには、まず、ｐ型ウェル領域１５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｐ型不純物がｎ型エピタキシャル層５に注入される。この後、例えば９００℃～１１００℃の温度で、ｐ型不純物が熱拡散される。これにより、ｐ型ウェル領域１５が形成される。この後、イオン注入マスクは、除去される。
【0066】
なお、ゲート絶縁膜１８およびゲート電極１９が形成される前（図４Ｃ）の段階で、ｐ型不純物をｎ型エピタキシャル層５に選択的に注入することにより、ｐ型ウェル領域１５を形成してもよい。
【0067】
次に、ｎ型エピタキシャル層５の表層部に第１および第２ｎ型ドレイン領域１３Ａ，１３Ｂが形成される。第１および第２ｎ型ドレイン領域１３Ａ，１３Ｂを形成するには、まず、第１および第２ｎ型ドレイン領域１３Ａ，１３Ｂを形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物がｎ型エピタキシャル層５に注入される。これにより、第１および第２ｎ型ドレイン領域１３Ａ，１３Ｂが形成される。この後、イオン注入マスクは、除去される。
【0068】
次に、ｐ型ウェル領域１５の内方領域（表層部）にｎ型ソース領域１６が形成される。ｎ型ソース領域１６を形成するには、まず、ｎ型ソース領域１６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物がｎ型エピタキシャル層５に注入される。これにより、ｎ型ソース領域１６が形成される。この後、イオン注入マスクは、除去される。
【0069】
次に、第１ｎ型ドレイン領域１３Ａ、第２ｎ型ドレイン領域１３Ｂおよびｎ型ソース領域１６の内方領域（表層部）に、それぞれ第１ｎ＋型ドレインコンタクト領域１４Ａ、第２ｎ＋型ドレインコンタクト領域１４Ｂおよびｎ＋型ソースコンタクト領域１７が形成される。
【0070】
これらのコンタクト領域１４Ａ，１４Ｂ，１７を形成するには、まず、第１ｎ＋型ドレインコンタクト領域１４Ａ、第２ｎ＋型ドレインコンタクト領域１４Ｂおよびｎ＋型ソースコンタクト領域１７を形成すべき領域それぞれに選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物が第１ｎ型ドレイン領域１３Ａ、第２ｎ型ドレイン領域１３Ｂおよびｎ型ソース領域１６に注入される。これにより、第１ｎ＋型ドレインコンタクト領域１４Ａ、第２ｎ＋型ドレインコンタクト領域１４Ｂおよびｎ＋型ソースコンタクト領域１７が形成される。この後、イオン注入マスクは、除去される。
【0071】
次に、図４Ｇに示すように、ゲート電極１９を覆うように絶縁材料が堆積されて層間絶縁膜２１が形成される。次に、層間絶縁膜２１を貫通するように、第１ドレイン用コンタクトプラグ２２Ａ、第２ドレイン用コンタクトプラグ２２Ｂ、ソース用コンタクトプラグ２３およびゲート用コンタクトプラグ２４が形成される。
【0072】
第１ドレイン用コンタクトプラグ２２Ａ、第２ドレイン用コンタクトプラグ２２Ｂ、ソース用コンタクトプラグ２３およびゲート用コンタクトプラグ２４は、それぞれ、第１ｎ＋型ソースコンタクト領域１７Ａ、第２ｎ＋型ソースコンタクト領域１７Ｂ、ｎ＋型ソースコンタクト領域１７およびゲート電極１９に電気的に接続される。
【0073】
最後に、第１ドレイン用コンタクトプラグ２２Ａ、第２ドレイン用コンタクトプラグ２２Ｂ、ソース用コンタクトプラグ２３およびゲート用コンタクトプラグ２４それぞれに電気的に接続される第１ドレイン配線２５Ａ、第２ドレイン配線２５Ｂ、ソース配線２６およびゲート配線（図示略）が、層間絶縁膜２１上に選択的に形成される。
【0074】
第１ドレイン配線２５Ａ、第２ドレイン配線２５Ｂ、ソース配線２６およびゲート配線を形成するには、例えば、層間絶縁膜２１上に配線材料層を形成する。そして、フォトリソグラフィおよびエッチングによって、配線材料層を選択的に除去することにより、第１ドレイン配線２５Ａ、第２ドレイン配線２５Ｂ、ソース配線２６およびゲート配線が形成される。以上の工程を経て、第１実施形態に係る半導体装置１が製造される。
【0075】
次に、図５を参照して、本開示の第２実施形態に係る半導体装置１Ａについて説明する。
【0076】
図５は、本開示の第２実施形態に係る半導体装置の構成を説明するための図解的な断面図であり、図２の切断面に対応する断面図である。第２実施形態に係る半導体装置の平面図は、第１実施形態に係る半導体装置の平面図（図１参照）と同様である。図４において、図２の各部に対応する部分には、図２と同じ符号を付して示す。
【0077】
第２実施形態に係る半導体装置１Ａは、第１実施形態に係る半導体装置１に比べて、ｎ型エピタキシャル層５の構造が異なっている。より具体的には、ｎ型エピタキシャル層５の濃度プロファイルが異なっている。その他の構成は、第１実施形態に係る半導体装置１の構成と同じである。
【0078】
図５は、基体３の濃度プロファイルを説明するためのグラフである。
【0079】
第２実施形態に係る半導体装置１Ａでは、素子領域２内におけるｎ型エピタキシャル層５は、ｐ型半導体基板４の表面に沿う方向の全域において、ｎ型不純物濃度がｎ型エピタキシャル層５の表面からｐ型半導体基板４に向かって、連続的に増加する特性を有している。
【0080】
言い換えれば、ｎ型エピタキシャル層５のｐ型半導体基板４側の表面を下面、その反対側の表面を上面とすると、素子領域２内におけるｎ型エピタキシャル層５は、ｎ型エピタキシャル層５の上面側から下面側に向かって、ｎ型エピタキシャル層５内のｎ型不純物濃度が連続的に増加する特性を有している。
【0081】
この実施形態では、素子領域２内におけるｎ型エピタキシャル層５は、ｎ型エピタキシャル層５の上面側から下面側に向かって、ｎ型エピタキシャル層５内のｎ型不純物濃度が線形的（直線的）に増加する特性を有している。なお、素子領域２内におけるｎ型エピタキシャル層５は、ｎ型エピタキシャル層５の上面側から下面側に向かって、ｎ型エピタキシャル層５内のｎ型不純物濃度が曲線的に増加する特性を有していてもよい。
【0082】
ｐ型半導体基板４とｎ型エピタキシャル層５におけるｐ型半導体基板４に近い領域とによって形成される寄生ｐｎダイオードの耐圧を大きくする観点から、ｎ型エピタキシャル層５内のｎ型不純物濃度の最小値が５×１０１４ｃｍ－３以上であり、ｎ型エピタキシャル層５内のｎ型不純物濃度の最大値が１×１０１７ｃｍ－３以下であることが好ましい。
【0083】
また、上記観点から、ｎ型エピタキシャル層５内のｎ型不純物濃度の平均値または最小値と最大値との間の中央値が、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であることが好ましい。
【0084】
この実施形態では、ｎ型エピタキシャル層５の厚さは、１０μｍである。ｎ型エピタキシャル層５内のｎ型不純物濃度の最小値は、１×１０１５ｃｍ－３であり、ｎ型エピタキシャル層５内のｎ型不純物濃度の最大値は、１×１０１６ｃｍ－３である。また、ｎ型エピタキシャル層５内のｎ型不純物濃度の平均値または最小値と最大値との間の中央値は、５×１０１５ｃｍ－３である。
【0085】
第２実施形態に係る半導体装置１Ａの製造方法は、第１実施形態に係る半導体装置１の製造方法とほぼ同様である。ただし、前述の図４Ａの工程でのエピタキシャル成長過程において、ｎ型不純物の添加量は、ｎ型半導体層が成長するにしたがってｎ型不純物濃度が徐々に低下していくように設定される。
【0086】
第２実施形態に係る半導体装置１Ａにおいても、第１実施形態に係る半導体装置１と同様に、素子領域に形成されるＤＭＯＳトランジスタの素子耐圧を高くすることが可能となる。
【0087】
以上では、本開示をｎチャネル型ＤＭＯＳトランジスタに適用した場合について説明したが、本開示は、ｐチャネル型ＤＭＯＳトランジスタにも適用することができる。ｐチャネル型ＤＭＯＳトランジスタでは、例えば、図２または図４のｎ型エピタキシャル層５の表層部にｎ型ウェル領域とｐ型ドレイン領域とが間隔を空けて形成される。ｎ型ウェル領域の表層部にｐ型ソース領域が形成される。ｐ型ソース領域の表層部に、ｐ型ソース領域よりもｐ型不純物濃度が高いｐ＋型ソースコンタクト領域が形成される。
【0088】
ｐ型ドレイン領域の表層部に、ｐ型ドレイン領域よりもｐ型不純物濃度が高いｐ＋型ドレインコンタクト領域が形成される。ｎ型エピタキシャル層５の表層部におけるｐ型ドレイン領域とｐ型ソース領域との間の領域がチャネル領域である。
【0089】
本開示は、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【0090】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0091】
［付記１－１］
ｐ型基板４および前記ｐ型基板４上に形成されたｎ型半導体層５を含み、前記ｎ型半導体層５の表層部に間隔を空けて形成されたソース領域１６およびドレイン領域１３Ａ，１３Ｂを備えたトランジスタ４０を有する素子領域２を含む基体３と、
前記素子領域２を区画するように前記基体３の表層部に形成された平面視無端状のｐ型素子分離領域８とを含み、
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、ステップ状または連続的に増加する特性を有している、半導体素子。
ｐ型基板４および前記ｐ型基板４上に形成されたｎ型半導体層５を含み、前記ｎ型半導体層５の表層部に間隔を空けて形成されたソース領域１６およびドレイン領域１３Ａ，１３Ｂを備えたトランジスタ４０を有する素子領域２を含む基体３と、
前記素子領域２を区画するように前記基体３の表層部に形成された平面視無端状のｐ型素子分離領域８とを含み、
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、ステップ状または連続的に増加する特性を有している、半導体素子。
【0092】
［付記１－２］
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、ステップ状に増加する特性を有しており、
前記素子領域２内の前記ｎ型半導体層５は、前記ｐ型基板４に接する下側の第１領域６と、前記第１領域６上に配置された上側の第２領域７とを含み、
前記第１領域６のｎ型不純物濃度が、前記第２領域７のｎ型不純物濃度よりも高い、［付記１－１］に記載の半導体素子。
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、ステップ状に増加する特性を有しており、
前記素子領域２内の前記ｎ型半導体層５は、前記ｐ型基板４に接する下側の第１領域６と、前記第１領域６上に配置された上側の第２領域７とを含み、
前記第１領域６のｎ型不純物濃度が、前記第２領域７のｎ型不純物濃度よりも高い、［付記１－１］に記載の半導体素子。
【0093】
［付記１－３］
前記第１領域６は、前記ｐ型基板４における前記素子領域２内の上面全域を覆っている、［付記１－２］に記載の半導体素子。
前記第１領域６は、前記ｐ型基板４における前記素子領域２内の上面全域を覆っている、［付記１－２］に記載の半導体素子。
【0094】
［付記１－４］
前記第１領域６の外周面が、前記ｐ型素子分離領域８の内周面に接している、［付記１－２］に記載の半導体素子。
前記第１領域６の外周面が、前記ｐ型素子分離領域８の内周面に接している、［付記１－２］に記載の半導体素子。
【0095】
［付記１－５］
前記第１領域６のｎ型不純物濃度が、３×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である、［付記１－２］～［付記１－４］のいずれかに記載の半導体素子。
前記第１領域６のｎ型不純物濃度が、３×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下である、［付記１－２］～［付記１－４］のいずれかに記載の半導体素子。
【0096】
［付記１－６］
前記第２領域７のｎ型不純物濃度が、５×１０１４ｃｍ－３以上３×１０１５ｃｍ－３以下である、［付記１－５］に記載の半導体素子。
前記第２領域７のｎ型不純物濃度が、５×１０１４ｃｍ－３以上３×１０１５ｃｍ－３以下である、［付記１－５］に記載の半導体素子。
【0097】
［付記１－７］
前記第１領域６の厚さが、３μｍ以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
前記第１領域６の厚さが、３μｍ以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
【0098】
［付記１－８］
前記第１領域６の厚さが、４μｍ以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
前記第１領域６の厚さが、４μｍ以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
【0099】
［付記１－９］
前記第１領域６の厚さが、前記ｎ型半導体層５の厚さの３／１０以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
前記第１領域６の厚さが、前記ｎ型半導体層５の厚さの３／１０以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
【0100】
［付記１－１０］
前記第１領域６の厚さが、前記ｎ型半導体層５の厚さの２／５以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
前記第１領域６の厚さが、前記ｎ型半導体層５の厚さの２／５以上である、［付記１－２］～［付記１－６］のいずれかに記載の半導体素子。
【0101】
［付記１－１１］
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、連続的に増加する特性を有しており、
前記素子領域２内における前記ｎ型半導体層５の前記ｎ型不純物濃度の最小値が５×１０１４ｃｍ－３以上であり、最大値が１×１０１７ｃｍ－３以下である、［付記１－１］に記載の半導体素子。
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、連続的に増加する特性を有しており、
前記素子領域２内における前記ｎ型半導体層５の前記ｎ型不純物濃度の最小値が５×１０１４ｃｍ－３以上であり、最大値が１×１０１７ｃｍ－３以下である、［付記１－１］に記載の半導体素子。
【0102】
［付記１－１２］
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、連続的に増加する特性を有しており、
前記素子領域２内における前記ｎ型半導体層５内のｎ型不純物濃度の平均値またはｎ型不純物濃度の最小値と最大値との間の中央値が、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である［付記１－１］に記載の半導体素子。
前記素子領域２内における前記ｎ型半導体層５は、前記ｐ型基板４の表面に沿う方向の全域において、ｎ型不純物濃度が前記ｎ型半導体層５の表面から前記ｐ型基板４に向かって、連続的に増加する特性を有しており、
前記素子領域２内における前記ｎ型半導体層５内のｎ型不純物濃度の平均値またはｎ型不純物濃度の最小値と最大値との間の中央値が、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である［付記１－１］に記載の半導体素子。
【0103】
［付記１－１３］
前記トランジスタ４０は、
前記ｎ型半導体層５の表層部に形成されたｐ型領域１５と、
前記ｐ型領域１５の表層部に形成され、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの一方の領域と、
前記ｎ型半導体層５の表層部に前記ｐ型領域と間隔を空けて形成され、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの他方の領域と含む、［付記１－１］～［付記１－１２］のいずれかに記載の半導体素子。
前記トランジスタ４０は、
前記ｎ型半導体層５の表層部に形成されたｐ型領域１５と、
前記ｐ型領域１５の表層部に形成され、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの一方の領域と、
前記ｎ型半導体層５の表層部に前記ｐ型領域と間隔を空けて形成され、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの他方の領域と含む、［付記１－１］～［付記１－１２］のいずれかに記載の半導体素子。
【0104】
［付記１－１４］
前記トランジスタ４０は、
前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂとの間のチャネル領域２０を覆うように形成されたゲート絶縁膜１８と、
前記ゲート絶縁膜１８上に形成され、前記ゲート絶縁膜１８を介して前記チャネル領域２０に対向するゲート電極１９とをさらに含む、［付記１－１３］に記載の半導体装置。
前記トランジスタ４０は、
前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂとの間のチャネル領域２０を覆うように形成されたゲート絶縁膜１８と、
前記ゲート絶縁膜１８上に形成され、前記ゲート絶縁膜１８を介して前記チャネル領域２０に対向するゲート電極１９とをさらに含む、［付記１－１３］に記載の半導体装置。
【0105】
［付記１－１５］
ｐ型基板４の表面に、ｎ型不純物を添加しながら、半導体をエピタキシャル成長させることにより、前記ｐ型基板４と、前記ｐ型基板４上に形成されたｎ型半導体層５であって、表面から前記ｐ型基板４に向かってｎ型不純物濃度がステップ状または連続的に増加する特性を有するｎ型半導体層５とを含む基体を形成する工程と、
前記ｎ型半導体層５の表面から前記ｐ型基板４に達する平面視無端状のｐ型素子分離領域８を前記基体３に形成することにより、前記ｐ型素子分離領域８に取り囲まれた素子領域２を前記基体に形成する工程と、
前記素子領域２内において、前記ｎ型半導体層５の表層部に、ソース領域１６およびドレイン領域１３Ａ，１３Ｂを、間隔を空けて形成するソース・ドレイン領域形成工程とを含む、半導体装置の製造方法。
ｐ型基板４の表面に、ｎ型不純物を添加しながら、半導体をエピタキシャル成長させることにより、前記ｐ型基板４と、前記ｐ型基板４上に形成されたｎ型半導体層５であって、表面から前記ｐ型基板４に向かってｎ型不純物濃度がステップ状または連続的に増加する特性を有するｎ型半導体層５とを含む基体を形成する工程と、
前記ｎ型半導体層５の表面から前記ｐ型基板４に達する平面視無端状のｐ型素子分離領域８を前記基体３に形成することにより、前記ｐ型素子分離領域８に取り囲まれた素子領域２を前記基体に形成する工程と、
前記素子領域２内において、前記ｎ型半導体層５の表層部に、ソース領域１６およびドレイン領域１３Ａ，１３Ｂを、間隔を空けて形成するソース・ドレイン領域形成工程とを含む、半導体装置の製造方法。
【0106】
［付記１－１６］
前記ソース・ドレイン領域形成工程は、
前記ｎ型半導体層５の表層部にｐ型領域１５を形成する工程と、
前記ｐ型領域１５の表層部に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの一方を形成する工程と、
前記ｎ型半導体層５の表層部に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの他方の領域を、前記ｐ型領域１５と間隔を空けて形成する工程とを含む、［付記１－１５］に記載の半導体装置の製造方法。
前記ソース・ドレイン領域形成工程は、
前記ｎ型半導体層５の表層部にｐ型領域１５を形成する工程と、
前記ｐ型領域１５の表層部に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの一方を形成する工程と、
前記ｎ型半導体層５の表層部に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂのうちの他方の領域を、前記ｐ型領域１５と間隔を空けて形成する工程とを含む、［付記１－１５］に記載の半導体装置の製造方法。
【0107】
［付記１－１７］
前記ｎ型半導体層５の表面に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂとの間のチャネル領域２０を覆うようにゲート絶縁膜１８を形成する工程と、
前記ゲート絶縁膜１８上に、前記ゲート絶縁膜１８を介して前記チャネル領域２０に対向するゲート電極１９を形成する工程をさらに含む、［付記１－１５］または［付記１－１６］に記載の半導体装置の製造方法。
前記ｎ型半導体層５の表面に、前記ソース領域１６および前記ドレイン領域１３Ａ，１３Ｂとの間のチャネル領域２０を覆うようにゲート絶縁膜１８を形成する工程と、
前記ゲート絶縁膜１８上に、前記ゲート絶縁膜１８を介して前記チャネル領域２０に対向するゲート電極１９を形成する工程をさらに含む、［付記１－１５］または［付記１－１６］に記載の半導体装置の製造方法。
【符号の説明】
【0108】
１，１Ａ 半導体装置
２ 素子領域
３ 基体
４ ｐ型半導体基板
５ ｎ型エピタキシャル層
６ 第１領域
７ 第２領域
８ 素子分離領域
９ 下側分離領域
１０ 上側分離領域
１１ フィールド絶縁膜
１２ フィールド絶縁膜
１３Ａ 第１ｎ型ドレイン領域
１３Ｂ 第２ｎ型ドレイン領域
１４Ａ 第１＋型ドレインコンタクト領域
１４Ｂ 第２＋型ドレインコンタクト領域
１５ ｐ型ウェル領域
１６ ｎ型ソース領域
１７ ｎ＋型ソースコンタクト領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ チャネル領域
２１ 層間絶縁膜
２２Ａ 第１ドレイン用コンタクトプラグ
２２Ｂ 第２ドレイン用コンタクトプラグ
２３ ソース用コンタクトプラグ
２４ ゲート用コンタクトプラグ
２５Ａ 第１ドレイン配線
２５Ｂ 第２ドレイン配線
２６ ソース配線
４０ ＤＭＯＳトランジスタ
５１ ハードマスク
５２ ポリシリコン層
２ 素子領域
３ 基体
４ ｐ型半導体基板
５ ｎ型エピタキシャル層
６ 第１領域
７ 第２領域
８ 素子分離領域
９ 下側分離領域
１０ 上側分離領域
１１ フィールド絶縁膜
１２ フィールド絶縁膜
１３Ａ 第１ｎ型ドレイン領域
１３Ｂ 第２ｎ型ドレイン領域
１４Ａ 第１＋型ドレインコンタクト領域
１４Ｂ 第２＋型ドレインコンタクト領域
１５ ｐ型ウェル領域
１６ ｎ型ソース領域
１７ ｎ＋型ソースコンタクト領域
１８ ゲート絶縁膜
１９ ゲート電極
２０ チャネル領域
２１ 層間絶縁膜
２２Ａ 第１ドレイン用コンタクトプラグ
２２Ｂ 第２ドレイン用コンタクトプラグ
２３ ソース用コンタクトプラグ
２４ ゲート用コンタクトプラグ
２５Ａ 第１ドレイン配線
２５Ｂ 第２ドレイン配線
２６ ソース配線
４０ ＤＭＯＳトランジスタ
５１ ハードマスク
５２ ポリシリコン層
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図5】
【図6】