(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023171084
(43)【公開日】2023-12-01
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/60 20060101AFI20231124BHJP
H01L 23/29 20060101ALI20231124BHJP
H01L 29/78 20060101ALI20231124BHJP
H01L 29/06 20060101ALI20231124BHJP
【ＦＩ】
H01L21/60 321E
H01L23/30 D
H01L29/78 652Q
H01L29/78 652P
H01L29/78 652M
H01L29/78 653C
H01L29/78 652K
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022083314
(22)【出願日】2022-05-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】大森 謙伍
【テーマコード（参考）】
4M109
【Ｆターム（参考）】
4M109AA01
4M109BA01
4M109CA21
4M109EA02
4M109EA07
4M109ED03
(57)【要約】
【課題】ゲート配線上に形成されたパッシベーション層におけるクラックの発生を抑制する。
【解決手段】半導体装置１０は、ゲート配線３２、第１および第２接続パッド３４，３６、ゲート配線３２上に形成されたパッシベーション層６０、およびパッシベーション層６０上に形成された有機膜層５８を含む半導体素子１６と、平面視でゲート配線３２、第１接続パッド３４、および第２接続パッド３６と少なくとも部分的に重なる導電性接合材１８と、導電性接合材１８上に配置された導電部材２０とを備える。第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続され、ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
【選択図】図４
【解決手段】半導体装置１０は、ゲート配線３２、第１および第２接続パッド３４，３６、ゲート配線３２上に形成されたパッシベーション層６０、およびパッシベーション層６０上に形成された有機膜層５８を含む半導体素子１６と、平面視でゲート配線３２、第１接続パッド３４、および第２接続パッド３６と少なくとも部分的に重なる導電性接合材１８と、導電性接合材１８上に配置された導電部材２０とを備える。第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続され、ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
半導体素子であって、
ゲート電極、ソース電極、およびドレイン電極を有するトランジスタと、
前記ゲート電極に電気的に接続されるとともに、第１方向に延びるゲート配線と、
前記ソース電極および前記ドレイン電極のうちの一方に電気的に接続されるとともに、平面視で前記第１方向と直交する第２方向に互いに離隔された第１および第２接続パッドと、
前記ゲート配線上に形成されたパッシベーション層と、
前記パッシベーション層上に形成された有機膜層と
を含む、半導体素子と、
前記半導体素子上に配置されるとともに、平面視で前記ゲート配線、前記第１接続パッド、および前記第２接続パッドと少なくとも部分的に重なる導電性接合材と、
前記導電性接合材上に配置された導電部材と
を備え、前記第１接続パッドおよび前記第２接続パッドは、前記導電性接合材を介して前記導電部材に電気的に接続され、前記ゲート配線は、平面視で前記第１接続パッドと前記第２接続パッドとの間に配置され、
前記ゲート配線上に形成された前記パッシベーション層は、前記パッシベーション層よりも厚い前記有機膜層によって、前記導電性接合材から離隔されている、半導体装置。
ゲート電極、ソース電極、およびドレイン電極を有するトランジスタと、
前記ゲート電極に電気的に接続されるとともに、第１方向に延びるゲート配線と、
前記ソース電極および前記ドレイン電極のうちの一方に電気的に接続されるとともに、平面視で前記第１方向と直交する第２方向に互いに離隔された第１および第２接続パッドと、
前記ゲート配線上に形成されたパッシベーション層と、
前記パッシベーション層上に形成された有機膜層と
を含む、半導体素子と、
前記半導体素子上に配置されるとともに、平面視で前記ゲート配線、前記第１接続パッド、および前記第２接続パッドと少なくとも部分的に重なる導電性接合材と、
前記導電性接合材上に配置された導電部材と
を備え、前記第１接続パッドおよび前記第２接続パッドは、前記導電性接合材を介して前記導電部材に電気的に接続され、前記ゲート配線は、平面視で前記第１接続パッドと前記第２接続パッドとの間に配置され、
前記ゲート配線上に形成された前記パッシベーション層は、前記パッシベーション層よりも厚い前記有機膜層によって、前記導電性接合材から離隔されている、半導体装置。
【請求項2】
前記有機膜層は、５～１０μｍの厚さを有している、請求項１に記載の半導体装置。
【請求項3】
前記パッシベーション層は、０．５～２μｍの厚さを有している、請求項１に記載の半導体装置。
【請求項4】
前記有機膜層は、ポリイミド系有機膜によって形成されている、請求項１に記載の半導体装置。
【請求項5】
前記有機膜層は、ポリベンゾオキサゾールまたはポリイミドによって形成されている、請求項１に記載の半導体装置。
【請求項6】
前記パッシベーション層は、ＳｉＮ膜およびＳｉＯ２膜のうちの少なくとも一方を含む、請求項１に記載の半導体装置。
【請求項7】
前記有機膜層は、前記パッシベーション層よりも小さいヤング率を有する材料によって形成されている、請求項１に記載の半導体装置。
【請求項8】
前記有機膜層は、前記パッシベーション層の１／１０未満のヤング率を有する材料によって形成されている、請求項１に記載の半導体装置。
【請求項9】
前記導電部材は、前記半導体素子の上面と対向する平坦な接合面を含み、前記ゲート配線、前記第１接続パッド、および前記第２接続パッドは、前記平坦な接合面の下方に位置している、請求項１に記載の半導体装置。
【請求項10】
前記導電部材は、Ｃｕクリップである、請求項１に記載の半導体装置。
【請求項11】
前記導電性接合材は、はんだである、請求項１に記載の半導体装置。
【請求項12】
前記パッシベーション層は、前記第１接続パッドを露出させる第１パッド開口と、前記第２接続パッドを露出させる第２パッド開口とを含み、
前記半導体素子は、前記導電性接合材と前記第１接続パッドとの間に介在する第１金属層と、前記導電性接合材と前記第２接続パッドとの間に介在する第２金属層とをさらに含み、前記第１および第２金属層は、それぞれ前記第１パッド開口および前記第２パッド開口に埋め込まれている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
前記半導体素子は、前記導電性接合材と前記第１接続パッドとの間に介在する第１金属層と、前記導電性接合材と前記第２接続パッドとの間に介在する第２金属層とをさらに含み、前記第１および第２金属層は、それぞれ前記第１パッド開口および前記第２パッド開口に埋め込まれている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
【請求項13】
前記第１金属層および前記第２金属層は、平面視でそれぞれ前記第１パッド開口および前記第２パッド開口よりも広い領域に形成されている、請求項１２に記載の半導体装置。
【請求項14】
前記有機膜層は、前記第１金属層の一部を露出させる第１開口および前記第２金属層の一部を露出させる第２開口を有している、請求項１２に記載の半導体装置。
【請求項15】
前記トランジスタは、Ｓｉ ＭＯＳＦＥＴ、ＳｉＣ ＭＯＳＦＥＴ、またはＧａＮ ＨＥＭＴである、請求項１に記載の半導体装置。
【請求項16】
前記トランジスタは、縦型トランジスタである、請求項１に記載の半導体装置。
【請求項17】
前記導電部材は、第１導電部材であり、
前記導電性接合材は、第１導電性接合材であり、
前記第１および第２接続パッドは、前記ソース電極に電気的に接続されており、
前記半導体素子は、前記ドレイン電極に電気的に接続されるとともに、平面視で前記第２方向に互いに離隔された第３および第４接続パッドをさらに含み、
前記半導体装置は、
前記半導体素子上に配置されるとともに、平面視で前記ゲート配線、前記第３接続パッド、および前記第４接続パッドと少なくとも部分的に重なる第２導電性接合材と、
前記第２導電性接合材上に配置された第２導電部材と
をさらに備え、
前記第３接続パッドおよび前記第４接続パッドは、前記第２導電性接合材を介して前記第２導電部材に電気的に接続され、前記ゲート配線は、平面視で前記第３接続パッドと前記第４接続パッドとの間に配置され、
前記ゲート配線上に形成された前記パッシベーション層は、前記パッシベーション層よりも厚い前記有機膜層によって、前記第２導電性接合材から離隔されている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
前記導電性接合材は、第１導電性接合材であり、
前記第１および第２接続パッドは、前記ソース電極に電気的に接続されており、
前記半導体素子は、前記ドレイン電極に電気的に接続されるとともに、平面視で前記第２方向に互いに離隔された第３および第４接続パッドをさらに含み、
前記半導体装置は、
前記半導体素子上に配置されるとともに、平面視で前記ゲート配線、前記第３接続パッド、および前記第４接続パッドと少なくとも部分的に重なる第２導電性接合材と、
前記第２導電性接合材上に配置された第２導電部材と
をさらに備え、
前記第３接続パッドおよび前記第４接続パッドは、前記第２導電性接合材を介して前記第２導電部材に電気的に接続され、前記ゲート配線は、平面視で前記第３接続パッドと前記第４接続パッドとの間に配置され、
前記ゲート配線上に形成された前記パッシベーション層は、前記パッシベーション層よりも厚い前記有機膜層によって、前記第２導電性接合材から離隔されている、請求項１～１１のうちのいずれか一項に記載の半導体装置。
【請求項18】
前記トランジスタは、横型トランジスタである、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
半導体パッケージにおいて、板状の金属クリップを半導体素子（ダイ）の上面に接続することにより電気的接続を提供することができる。このような金属クリップを採用することにより、従来のワイヤボンディングに比べてパッケージの放熱性向上および低抵抗化を実現できることが知られている。
【0003】
特許文献１には、ダイとクリップの接着方法が開示されている。ダイを基板の上に載置し、次いで、ダイおよび基板の上にクリップを載置して、基板／ダイ／クリップパッケージが形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２０１８－５０４７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
金属クリップのような導電部材に接続される半導体素子の上面には、絶縁性のパッシベーション層と、パッシベーション層から露出された接続パッドが形成されている。半導体素子の上面と導電部材との間に、はんだなどの導電性接合材を設け、次いで、導電性接合材の熱処理（例えば、はんだのリフロー）を行うことにより、接続パッドと導電部材との電気的接続を確保することができる。
【0006】
しかしながら、導電性接合材の熱処理における温度変化が、導電部材の下方の導電性接合材と直接接触するパッシベーション層にクラックを生じさせる場合がある。特に、本来異なる電位であるはずの互いに絶縁された複数の配線（電極）が導電部材の下方に配置されている場合、これらの配線を覆うパッシベーション層に生じたクラックは、配線間のショートの原因となり得る。
【課題を解決するための手段】
【0007】
本開示の一態様による半導体装置は、半導体素子であって、ゲート電極、ソース電極、およびドレイン電極を有するトランジスタと、前記ゲート電極に電気的に接続されるとともに、第１方向に延びるゲート配線と、前記ソース電極および前記ドレイン電極のうちの一方に電気的に接続されるとともに、平面視で前記第１方向と直交する第２方向に互いに離隔された第１および第２接続パッドと、前記ゲート配線上に形成されたパッシベーション層と、前記パッシベーション層上に形成された有機膜層とを含む、半導体素子と、前記半導体素子上に配置されるとともに、平面視で前記ゲート配線、前記第１接続パッド、および前記第２接続パッドと少なくとも部分的に重なる導電性接合材と、前記導電性接合材上に配置された導電部材とを備えている。前記第１接続パッドおよび前記第２接続パッドは、前記導電性接合材を介して前記導電部材に電気的に接続され、前記ゲート配線は、平面視で前記第１接続パッドと前記第２接続パッドとの間に配置されている。前記ゲート配線上に形成された前記パッシベーション層は、前記パッシベーション層よりも厚い前記有機膜層によって、前記導電性接合材から離隔されている。
【発明の効果】
【0008】
本開示の半導体装置によれば、ゲート配線上に形成されたパッシベーション層におけるクラックの発生を抑制することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図においてハッチング線が省略されている場合があり、平面図においてハッチング線が付されている場合もある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0011】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0012】
［第１実施形態］
図１は、第１実施形態による例示的な半導体装置１０の概略断面図である。半導体装置１０は、例えばリードフレーム構造を有していてよい。図１の例では、半導体装置１０は、導電板１２と、導電端子１４とを含んでいる。導電板１２ならびに導電端子１４は、任意の形状（外形）および厚さを有していてよい。なお、文脈上別段の意味を有することが明らかな場合を除き、厚さとは、図１に示すＺ軸方向の寸法を指す。図１の例では、導電板１２および導電端子１４は、それぞれ平板状であってよい。導電端子１４は、導電板１２から電気的に絶縁されている。導電板１２および導電端子１４は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属材料で形成されている。
図１は、第１実施形態による例示的な半導体装置１０の概略断面図である。半導体装置１０は、例えばリードフレーム構造を有していてよい。図１の例では、半導体装置１０は、導電板１２と、導電端子１４とを含んでいる。導電板１２ならびに導電端子１４は、任意の形状（外形）および厚さを有していてよい。なお、文脈上別段の意味を有することが明らかな場合を除き、厚さとは、図１に示すＺ軸方向の寸法を指す。図１の例では、導電板１２および導電端子１４は、それぞれ平板状であってよい。導電端子１４は、導電板１２から電気的に絶縁されている。導電板１２および導電端子１４は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属材料で形成されている。
【0013】
半導体装置１０は、半導体素子１６と、半導体素子１６上に配置された導電性接合材１８と、導電性接合材１８上に配置された導電部材２０とを含む。本開示の半導体装置１０は、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、ヒ化ガリウム（ＧａＡｓ）、または窒化ガリウム（ＧａＮ）などの半導体材料を用いて構成された任意のトランジスタを含む半導体素子１６に適用可能である。半導体素子１６は、金属－酸化膜－半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor，ＭＯＳＦＥＴ）、金属－絶縁体－半導体電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor，ＭＩＳＦＥＴ）、または高電子移動度トランジスタ（High Electron Mobility Transistor，ＨＥＭＴ）を含み得る。本実施形態の半導体素子１６は、図５を参照して後述するトランジスタ７０が形成された半導体チップ（ダイ）であってよい。
【0014】
半導体素子１６は、導電性接合材１８に接する上面１６Ａ、および上面１６Ａと反対側の底面１６Ｂとを含む。半導体素子１６は、導電板１２上に実装されている。半導体装置１０は、半導体素子１６の底面１６Ｂを導電板１２に接合する導電性接合材２２をさらに含んでいてよい。
【0015】
導電部材２０は、任意の形状（外形）および厚さを有し得る。図１の例では、導電部材２０は、１枚の曲げられた金属板の形態であってよい。このような導電部材２０は、クリップとも呼ばれ得る。導電部材２０は、一例ではＣｕで形成されていてよい。この場合、導電部材２０は、Ｃｕクリップと呼ばれ得る。導電部材２０は、第１接続部２４および第２接続部２６を含んでいてよい。第１接続部２４は、半導体素子１６の上面１６Ａと対向する平坦な接合面２４Ａを含む。導電性接合材１８は、半導体素子１６の上面１６Ａと第１接続部２４の接合面２４Ａとの間に配置されるとともに、両方の面１６Ａ，２４Ａに接している。第２接続部２６は、導電端子１４との接合のために、第１接続部２４の接合面２４Ａと交差する方向に延びていてよい。半導体装置１０は、第２接続部２６を導電端子１４に接合する導電性接合材２８をさらに含み得る。第２接続部２６は、第１接続部２４と一体的に形成されている。
【0016】
一例では、導電性接合材１８，２２，２８は、はんだまたは導電性ペーストであってよい。はんだは、例えば錫（Ｓｎ）－銀（Ａｇ）－銅（Ｃｕ）系等の鉛（Ｐｂ）フリーはんだであってもよいし、または例えばＳｎ－Ｐｂ－Ａｇ系等の鉛含有はんだであってもよい。導電性ペーストは、例えばＡｇペーストであってよい。半導体装置１０は、半導体素子１６を封止する封止部材３０をさらに含んでいてよい。
【0017】
封止部材３０は、エポキシ樹脂等の絶縁性樹脂材料によって形成されていてよい。一例では、封止部材３０は、絶縁性樹脂材料をモールドすることによって形成され得る。
（半導体素子の詳細）
半導体素子１６は、ゲート配線３２と、第１接続パッド３４および第２接続パッド３６とを含む。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されるとともに、Ｘ軸方向に延びている。なお、本開示において使用される「平面視」という用語は、互いに直交するＸＹＺ軸のＺ軸方向に対象物（半導体装置１０またはその構成要素）を視ることをいう。本明細書ではＸ軸方向を第１方向とも呼ぶ。本実施形態では、半導体素子１６は、底面電極３８をさらに含んでいてよい。底面電極３８は、半導体素子１６の底面１６Ｂを含む。一例では、ゲート配線３２、第１接続パッド３４、第２接続パッド３６、および底面電極３８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびＡｌＣｕ合金のうちの少なくとも１つから形成することができる。
（半導体素子の詳細）
半導体素子１６は、ゲート配線３２と、第１接続パッド３４および第２接続パッド３６とを含む。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されるとともに、Ｘ軸方向に延びている。なお、本開示において使用される「平面視」という用語は、互いに直交するＸＹＺ軸のＺ軸方向に対象物（半導体装置１０またはその構成要素）を視ることをいう。本明細書ではＸ軸方向を第１方向とも呼ぶ。本実施形態では、半導体素子１６は、底面電極３８をさらに含んでいてよい。底面電極３８は、半導体素子１６の底面１６Ｂを含む。一例では、ゲート配線３２、第１接続パッド３４、第２接続パッド３６、および底面電極３８は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、およびＡｌＣｕ合金のうちの少なくとも１つから形成することができる。
【0018】
ゲート配線３２、第１接続パッド３４、および第２接続パッド３６は、第１接続部２４の平坦な接合面２４Ａの下方に位置している。図１に模式的に示されるように、第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続されているが、ゲート配線３２は、導電部材２０に電気的に接続されていない。この結果、第１接続パッド３４と第２接続パッド３６とは同電位になるが、ゲート配線３２は第１接続パッド３４および第２接続パッド３６とは異なる電位となってよい。より詳細には、第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して第１接続部２４の平坦な接合面２４Ａに電気的に接続されている。なお、図１に示す半導体素子１６の断面構造は、説明のために簡略化して示されていることに留意されたい。半導体素子１６の断面構造のさらなる詳細は、図４を参照して後述する。
【0019】
図２は、例示的な半導体素子１６の概略平面図である。半導体素子１６は、半導体層４０を含む。半導体層４０は、平面視で矩形状であってよい。
図２に示すように、半導体素子１６は、半導体層４０の矩形状の外縁に沿って延びる外周ゲート配線４２をさらに含んでいてよい（図１では、説明を簡単かつ明確にするために外周ゲート配線４２は省略されている）。図２の例では、Ｘ軸方向に延びるゲート配線３２が、外周ゲート配線４２のＹ軸方向に延びる部分に接続されている。なお、本明細書ではＹ軸方向を第２方向とも呼ぶ。図２に示すように、ゲート配線３２は、平面視で少なくとも部分的に半導体素子１６の中央部を横切っていてよい。半導体素子１６は、外周ゲート配線４２に電気的に接続されたゲートパッド４４をさらに含んでいてもよい。
図２に示すように、半導体素子１６は、半導体層４０の矩形状の外縁に沿って延びる外周ゲート配線４２をさらに含んでいてよい（図１では、説明を簡単かつ明確にするために外周ゲート配線４２は省略されている）。図２の例では、Ｘ軸方向に延びるゲート配線３２が、外周ゲート配線４２のＹ軸方向に延びる部分に接続されている。なお、本明細書ではＹ軸方向を第２方向とも呼ぶ。図２に示すように、ゲート配線３２は、平面視で少なくとも部分的に半導体素子１６の中央部を横切っていてよい。半導体素子１６は、外周ゲート配線４２に電気的に接続されたゲートパッド４４をさらに含んでいてもよい。
【0020】
半導体素子１６は、平面視で外周ゲート配線４２に囲まれるとともに、ゲート配線３２、外周ゲート配線４２、およびゲートパッド４４から離隔されたソース配線４６をさらに含んでいてよい。ソース配線４６は、平面視で外周ゲート配線４２に囲まれるとともに、ゲート配線３２、外周ゲート配線４２、およびゲートパッド４４から離隔されている。ソース配線４６は、Ｘ軸方向に延びるゲート配線３２によってＹ軸方向に隔てられた第１部分４８と第２部分５０とを含んでいてよい。図２の例では、第１部分４８と第２部分５０とは、ゲート配線３２が分断されている半導体素子１６の中央部で連結されていてよい。
【0021】
図２においては、図４を参照して後述する有機膜層５８およびパッシベーション層６０は、理解を容易にするために省略されている。図２では、パッシベーション層６０に形成されたパッド開口５２，５４，５６が、二点鎖線で描かれている。パッド開口５２およびパッド開口５４は、それぞれソース配線４６の第１部分４８および第２部分５０上に形成されている。パッド開口５６は、ゲートパッド４４上に形成されている。
【0022】
第１接続パッド３４は、パッド開口５２によって露出されたソース配線４６の部分である。したがって、第１接続パッド３４は、ソース配線４６に電気的に接続されている。本明細書では、パッド開口５２を第１パッド開口とも呼ぶ。また、第２接続パッド３６は、パッド開口５４によって露出されたソース配線４６の部分である。したがって、第２接続パッド３６は、ソース配線４６に電気的に接続されている。本明細書では、パッド開口５４を第２パッド開口とも呼ぶ。
【0023】
第１接続パッド３４および第２接続パッド３６は、Ｙ軸方向に互いに離隔されている。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されるとともに、Ｙ軸方向に第１および第２接続パッド３４，３６から離隔されている。
【0024】
図３は、半導体素子１６と導電部材２０との例示的な配置を示す半導体装置１０の概略平面図である。図３では、半導体素子１６に含まれる有機膜層５８（図４参照）が示されている。なお、図示は省略するが、ゲートパッド４４も別の導電部材と接続されていてよい。
【0025】
図３に示すように、導電部材２０は、平面視で第１接続パッド３４および第２接続パッド３６と少なくとも部分的に重なるように配置されている。図２を参照して説明したように、ゲート配線３２が平面視で第１接続パッド３４と第２接続パッド３６との間に配置されているため、導電部材２０の下方にはゲート配線３２の少なくとも一部も配置されている。半導体素子１６と導電部材２０との間には、導電性接合材１８が配置されている。導電性接合材１８は、導電部材２０の下に配置されるとともに、第１接続パッド３４および第２接続パッド３６の両方と少なくとも部分的に重なるように広がっている。
【0026】
導電部材２０は、平面視で半導体素子１６とは重ならない位置にある導電端子１４（図１参照）と接合するために、半導体素子１６を超えてＹ軸方向に延びていてよい。
（半導体素子と導電部材との接合の詳細）
図４は、半導体素子１６と導電部材２０との導電性接合材１８を介した接合を説明するための、図３のＦ４－Ｆ４線に沿った半導体装置１０の概略断面図である。なお、説明の便宜上、図４に示す半導体装置１０は、図３に示す半導体装置１０と縮尺が異なっていることに留意されたい。
（半導体素子と導電部材との接合の詳細）
図４は、半導体素子１６と導電部材２０との導電性接合材１８を介した接合を説明するための、図３のＦ４－Ｆ４線に沿った半導体装置１０の概略断面図である。なお、説明の便宜上、図４に示す半導体装置１０は、図３に示す半導体装置１０と縮尺が異なっていることに留意されたい。
【0027】
半導体素子１６は、ゲート配線３２上に形成されたパッシベーション層６０をさらに含む。なお、図４では、半導体層４０に形成されたトランジスタ７０（図５参照）は省略されている。パッシベーション層６０は、半導体層４０上にも形成されていてよい。半導体層４０上に形成されたソース配線４６は、パッシベーション層６０によって部分的に覆われている。パッシベーション層６０は、第１接続パッド３４を露出させるパッド開口５２と、第２接続パッド３６を露出させるパッド開口５４とを有している。パッシベーション層６０は、窒化シリコン（ＳｉＮ）膜および二酸化シリコン（ＳｉＯ２）膜のうちの少なくとも一方を含んでいてよい。一例では、パッシベーション層６０は、０．５～２μｍの厚さを有していてよい。
【0028】
半導体素子１６は、導電性接合材１８と第１接続パッド３４との間に介在する第１金属層６２と、導電性接合材１８と第２接続パッド３６との間に介在する第２金属層６４とをさらに含んでいてよい。第１金属層６２および第２金属層６４は、それぞれ第１パッド開口５２および第２パッド開口５４に埋め込まれている。第１金属層６２および第２金属層６４は、平面視でそれぞれ第１パッド開口５２および第２パッド開口５４よりも広い領域に形成されていてよい。したがって、第１金属層６２の一部および第２金属層６４の一部は、パッシベーション層６０の上に形成され得る。第１金属層６２および第２金属層６４は、任意の金属材料、例えば、Ｃｕ、Ｔｉ、Ｎｉ、およびＡｕのうちの１つまたは複数から形成されていてよい。
【0029】
有機膜層５８は、パッシベーション層６０上に形成されている。有機膜層５８は、パッシベーション層６０よりも厚い。また、有機膜層５８は、ゲート配線３２やソース配線４６よりも厚く形成されていてよい。有機膜層５８は、第１金属層６２および第２金属層６４上にも形成されるとともに、第１金属層６２の一部を露出させる第１開口５８Ａおよび第２金属層６４の一部を露出させる第２開口５８Ｂを有している。
【0030】
有機膜層５８は、ポリイミド系有機膜によって形成されていてよい。例えば、有機膜層５８は、ポリベンゾオキサゾール（ＰＢＯ）膜またはポリイミド膜によって形成されていてよい。有機膜層５８は、液体材料を塗布（例えばスピンコーティング）して形成する塗布膜であってよく、その場合、有機膜層５８の表面は、下層の構造に段差があっても比較的平坦であり得る。一例では、有機膜層５８は、５～１０μｍの厚さを有していてよい。
【0031】
半導体素子１６の最上層は、有機膜層５８であってよい。すなわち、半導体素子１６の上面１６Ａは、有機膜層５８の上面に対応し得る。したがって、有機膜層５８は、半導体素子１６の上面１６Ａを含んでいてよい。
【0032】
有機膜層５８は、パッシベーション層６０よりも内部応力の小さい膜によって形成されている。すなわち、有機膜層５８は、パッシベーション層６０よりも小さいヤング率を有する材料によって形成されている。一例では、有機膜層５８は、パッシベーション層６０の１／１０未満のヤング率を有する材料によって形成されていてよい。
【0033】
導電性接合材１８は、有機膜層５８上に配置されている。有機膜層５８の開口５８Ａは、半導体素子１６の上面１６Ａ（有機膜層５８の上面）からＺ軸方向に延びて、第１金属層６２の表面まで達している。開口５８ＡのＺ軸方向の深さは、第１金属層６２上に形成された有機膜層５８の厚さに対応し得る。導電性接合材１８は、有機膜層５８の開口５８Ａ内に入り込むことにより、第１接続パッド３４上に形成された第１金属層６２に接している。同様に、有機膜層５８の開口５８Ｂは、半導体素子１６の上面１６Ａ（有機膜層５８の上面）からＺ軸方向に延びて、第２金属層６４の表面まで達している。開口５８ＢのＺ軸方向の深さは、第２金属層６４上に形成された有機膜層５８の厚さに対応し得る。導電性接合材１８は、有機膜層５８の開口５８Ｂ内に入り込むことにより、第２接続パッド３６上に形成された第２金属層６４に接している。これにより、導電性接合材１８上に配置された導電部材２０は、導電性接合材１８を介して第１接続パッド３４および第２接続パッド３６に電気的に接続されている。
【0034】
導電性接合材１８は、第１接続パッド３４および第２接続パッド３６の上方だけではなく、ゲート配線３２の上方にも配置されている。有機膜層５８は、ゲート配線３２の上方において、パッシベーション層６０と導電性接合材１８との間に配置されている。有機膜層５８の存在により、導電性接合材１８は、ゲート配線３２を覆うパッシベーション層６０と直接接触していない。
【0035】
図５は、半導体素子１６に含まれる例示的なトランジスタ７０を示す概略断面図である。図５は、トランジスタ７０のアクティブ領域を示している。トランジスタ７０は、例えばトレンチゲート構造を有するＭＯＳＦＥＴであってよい。トランジスタ７０は、ゲート電極７２、ソース電極７４、およびドレイン電極７６を有している。なお、本実施形態では、ソース電極７４およびドレイン電極７６は、図２に示すソース配線４６および図１に示す底面電極３８にそれぞれ対応している。
【0036】
半導体層４０は、半導体基板７８と、半導体基板７８上に形成されたエピタキシャル層８０とを含んでいてよい。半導体基板７８は、一例では、Ｓｉ基板であってよい。半導体基板７８は、ＭＯＳＦＥＴのドレイン領域に対応する。エピタキシャル層８０は、Ｓｉ基板上にエピタキシャル成長されたＳｉ層であってよい。エピタキシャル層８０は、ドリフト領域８２と、ドリフト領域８２上に形成されたボディ領域８４と、ボディ領域８４上に形成されたソース領域８６とを含むことができる。
【0037】
ドレイン領域（半導体基板７８）は、ｎ型不純物を含むｎ型領域であってよい。ドレイン領域（半導体基板７８）のｎ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下とすることができる。ドレイン領域（半導体基板７８）は、５０μｍ以上４５０μｍ以下の厚さを有していてよい。
【0038】
ドリフト領域８２は、ドレイン領域（半導体基板７８）よりも低い濃度のｎ型不純物を含むｎ型領域であってよい。ドリフト領域８２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ドリフト領域８２は、１μｍ以上２５μｍ以下の厚さを有していてよい。
【0039】
ボディ領域８４は、ｐ型不純物を含むｐ型領域であってよい。ボディ領域８４のｐ型不純物濃度は、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下とすることができる。ボディ領域８４は、０．２μｍ以上１．０μｍ以下の厚さを有していてよい。
【0040】
ソース領域８６は、ドリフト領域８２よりも高い濃度のｎ型不純物を含むｎ型領域であってよい。ソース領域８６のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下とすることができる。ソース領域８６は、０．１μｍ以上１μｍ以下の厚さを有していてよい。
【0041】
なお、本開示において、ｎ型を第１導電型、およびｐ型を第２導電型ともいう。ｎ型不純物は、例えば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、例えば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
【0042】
図５に示すように、ゲート電極７２は、半導体層４０に形成されたゲートトレンチ８８内に配置されている。ゲートトレンチ８８は、半導体層４０のソース領域８６およびボディ領域８４を貫通してドリフト領域８２まで延びている。ゲートトレンチ８８内において、ゲート電極７２の下方にフィールドプレート電極９０が配置されていてよい。フィールドプレート電極９０は、ソース電極７４に電気的に接続することができる。ゲート電極７２およびフィールドプレート電極９０は、絶縁層９２とともにゲートトレンチ８８内に埋め込まれている。ゲート電極７２およびフィールドプレート電極９０は、導電性のポリシリコンによって形成されていてよい。絶縁層９２は、一例では、ＳｉＯ２から形成することができる。絶縁層９２は、追加的または代替的に、ＳｉＯ２とは異なる絶縁材料、例えばＳｉＮなどから形成された層を含んでいてもよい。
【0043】
ソース電極７４は、ソースコンタクトプラグ９４によって半導体層４０に電気的に接続されている。ソースコンタクトプラグ９４は、２つのゲートトレンチ８８の間に配置することができる。半導体層４０は、ｐ型不純物を含むｐ型領域であるコンタクト領域９６をさらに含む。ソースコンタクトプラグ９４は、絶縁層９２およびソース領域８６を貫通して、ボディ領域８４まで延びるとともに、コンタクト領域９６と接触している。これにより、ソースコンタクトプラグ９４は、絶縁層９２上に形成されたソース電極７４を、半導体層４０のコンタクト領域９６に電気的に接続することができる。
【0044】
ゲート電極７２は、図２に示すゲート配線３２に電気的に接続されている。ソース電極７４は、本実施形態では、図２に示すソース配線４６に対応し、したがって、第１接続パッド３４および第２接続パッド３６に電気的に接続されている。
【0045】
図５に示すトランジスタ７０は、ドレイン電極７６が半導体基板７８の底面に形成されているため、半導体基板７８の面と交差する方向に電流が流れる縦型トランジスタである。本実施形態の半導体装置１０は、任意の縦型トランジスタに適用可能である。図５の例では、トランジスタ７０はＳｉＭＯＳＦＥＴであるが、別の例では、トランジスタ７０はＳｉＣ ＭＯＳＦＥＴであってもよい。
【0046】
（作用）
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０では、第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続されている。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
以下、本実施形態の半導体装置１０の作用について説明する。
本実施形態の半導体装置１０では、第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続されている。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
【0047】
これにより、ゲート配線３２を覆うパッシベーション層６０でのクラックの発生が抑制されて、ゲート配線３２と、第１接続パッド３４および第２接続パッド３６との間のショートの発生を抑制することができる。以下、図６および図７に示す比較例を参照して、本実施形態の半導体装置１０の利点についてさらに説明する。
【0048】
【0049】
半導体装置１００では、ゲート配線３２上に形成されたパッシベーション層６０は、導電性接合材１８と直接接している。したがって、半導体装置１００のゲート配線３２と導電部材２０とは、パッシベーション層６０のみによって互いに絶縁されている。しかしながら、導電性接合材１８の接合には熱処理が用いられるため、パッシベーション層６０にはクラックが発生しやすい。例えば、導電性接合材１８がはんだである場合、リフロー工程における温度変化は、室温から２００℃を超える温度の範囲であり得る。このような温度変化は、パッシベーション層６０におけるクラックの発生を誘発する可能性がある。パッシベーション層６０におけるクラックの発生は、ゲート配線３２と導電部材２０とのショートを発生させ得る。また、半導体装置１００では、半導体装置１０と比較して、パッシベーション層６０と導電部材２０との間の距離が小さいため、ゲート配線３２と導電部材２０とのショートがさらに発生しやすい可能性がある。
【0050】
【0051】
半導体装置２００は、半導体装置２００がゲート配線３２の上方で曲げられた導電部材２０２を含んでいるという点で半導体装置１０と相違している。半導体装置１０では、ゲート配線３２、第１接続パッド３４、および第２接続パッド３６は、導電部材２０の第１接続部２４の平坦な接合面２４Ａの下方に位置している。一方、半導体装置２００の導電部材２０２は、ゲート配線３２の上方に位置する湾曲部２０４を含んでいるため、ゲート配線３２、第１接続パッド３４、および第２接続パッド３６の全てが導電部材２０２の１つの平坦な面の下に配置されているわけではない。
【0052】
半導体装置２００では、湾曲部２０４を含む導電部材２０２を用いることにより、ゲート配線３２を覆うパッシベーション層６０と湾曲部２０４との間に導電性接合材１８が配置されないようにすることができる。湾曲部２０４は、半導体素子１６から離れる方向に凸となるように導電部材２０２を曲げることにより形成されている。この場合、パッシベーション層６０と導電部材２０２との間には、導電部材２０２を導電性接合材１８により半導体素子１６に接合させた後に、封止部材３０が配置される。したがって、半導体装置２００では、パッシベーション層６０は、導電性接合材１８と接していない。
【0053】
しかしながら、半導体装置２００は、（１）導電部材２０２に湾曲部２０４を形成する追加の加工が必要であり、（２）湾曲部２０４をゲート配線３２の上方に位置合わせするために、第１接続パッド３４と第２接続パッド３６との間の距離を小さくすることが困難であるという欠点を有している。したがって、本実施形態の半導体装置１０は、製造コストおよびサイズの点で、半導体装置２００よりも優れている。
【0054】
このように、本実施形態の半導体装置１０では、製造コストおよびサイズの増大を抑制しつつ、ゲート配線３２を覆うパッシベーション層６０でのクラックの発生を抑制することができる。
【0055】
本実施形態の半導体装置１０は、以下の利点を有する。
（１）第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続されている。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
（１）第１接続パッド３４および第２接続パッド３６は、導電性接合材１８を介して導電部材２０に電気的に接続されている。ゲート配線３２は、平面視で第１接続パッド３４と第２接続パッド３６との間に配置されている。ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、導電性接合材１８から離隔されている。
【0056】
これにより、ゲート配線３２を覆うパッシベーション層６０でのクラックの発生が抑制されて、ゲート配線３２と、第１接続パッド３４および第２接続パッド３６との間のショートの発生を抑制することができる。
【0057】
（２）有機膜層５８は、５～１０μｍの厚さを有していてよい。これにより、ゲート配線３２と導電部材２０との距離を比較的大きくすることができるので、ゲート配線３２と導電部材２０とのショートの発生を抑制することができる。
【0058】
（３）パッシベーション層６０は、０．５～２μｍの厚さを有していてよい。これにより、パッシベーション層６０の厚さを比較的小さくすることができるので、パッシベーション層６０の内部応力によるクラックの発生を抑制することができる。
【0059】
（４）有機膜層５８は、パッシベーション層６０よりも小さいヤング率を有する材料によって形成されていてよい。これにより、パッシベーション層６０よりも厚い有機膜層５８の内部応力の上昇を抑制することができる。
【0060】
（５）導電部材２０は、半導体素子１６の上面１６Ａと対向する平坦な接合面２４Ａを含み、ゲート配線３２、第１接続パッド３４、および第２接続パッド３６は、平坦な接合面２４Ａの下方に位置していてよい。導電部材２０は、ゲート配線３２の上方で曲げられていないため、半導体装置１０の製造コストおよびサイズの増大を抑制しつつ、ゲート配線３２を覆うパッシベーション層６０でのクラックの発生を抑制することができる。
【0061】
（６）半導体素子１６は、導電性接合材１８と第１接続パッド３４との間に介在する第１金属層６２と、導電性接合材１８と第２接続パッド３６との間に介在する第２金属層６４とをさらに含んでいてよく、第１金属層６２および第２金属層６４は、それぞれ第１パッド開口５２および第２パッド開口５４に埋め込まれている。これにより、導電性接合材１８が、第１接続パッド３４および第２接続パッド３６と直接接触しなくなるので、導電性接合材１８の、第１接続パッド３４および第２接続パッド３６との反応を抑制することができる。
【0062】
（７）第１金属層６２および第２金属層６４は、平面視でそれぞれ第１パッド開口５２および第２パッド開口５４よりも広い領域に形成されていてよい。これにより、第１パッド開口５２および第２パッド開口５４に隣接するパッシベーション層６０が、導電性接合材１８に接することを抑制することができる。
【0063】
（８）有機膜層５８は、第１金属層６２の一部を露出させる第１開口５８Ａおよび第２金属層６４の一部を露出させる第２開口５８Ｂを有していてよい。これにより、比較的厚い有機膜層５８を形成してゲート配線３２を覆うパッシベーション層６０を導電性接合材１８とから離隔しつつ、第１接続パッド３４および第２接続パッド３６を導電性接合材１８に電気的に接続することができる。
【0064】
［第２実施形態］
図８は、第２実施形態による例示的な半導体装置３００の概略平面図である。図８において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
図８は、第２実施形態による例示的な半導体装置３００の概略平面図である。図８において、半導体装置１０と同様の構成要素には同じ符号が付されている。また、半導体装置１０と同様な構成要素については詳細な説明を省略する。
【0065】
半導体装置３００の半導体素子１６は、平面視でＹ軸方向に互いに離隔された第３接続パッド３０２および第４接続パッド３０４をさらに含んでいる。半導体装置３００は、半導体素子１６上に配置されるとともに、平面視で第３接続パッド３０２および第４接続パッド３０４と少なくとも部分的に重なる第２導電性接合材３０６と、第２導電性接合材３０６上に配置された第２導電部材３０８とをさらに含んでいる。なお、第２導電性接合材３０６および第２導電部材３０８と区別するために、導電性接合材１８を第１導電性接合材と呼び、導電部材２０を第１導電部材と呼んでもよい。
【0066】
パッシベーション層６０は、第３接続パッド３０２を露出させるパッド開口３１０と、第４接続パッド３０４を露出させるパッド開口３１２とを有している。
図９は、第２実施形態の半導体装置３００の例示的な半導体素子１６の概略平面図である。図９に示すように、半導体素子１６は、ドレイン配線３１４をさらに含んでいてよい。ドレイン配線３１４は、平面視で外周ゲート配線４２に囲まれるとともに、ゲート配線３２、外周ゲート配線４２、ゲートパッド４４、およびソース配線４６から離隔されている。ドレイン配線３１４は、Ｘ軸方向に延びるゲート配線３２によってＹ軸方向に隔てられた第１部分３１６と第２部分３１８とを含んでいてよい。なお、図２の例では、ゲート配線３２は半導体素子１６の中央部で分断されていたが、図９の例では、ゲート配線３２は分断されていなくてもよい。
図９は、第２実施形態の半導体装置３００の例示的な半導体素子１６の概略平面図である。図９に示すように、半導体素子１６は、ドレイン配線３１４をさらに含んでいてよい。ドレイン配線３１４は、平面視で外周ゲート配線４２に囲まれるとともに、ゲート配線３２、外周ゲート配線４２、ゲートパッド４４、およびソース配線４６から離隔されている。ドレイン配線３１４は、Ｘ軸方向に延びるゲート配線３２によってＹ軸方向に隔てられた第１部分３１６と第２部分３１８とを含んでいてよい。なお、図２の例では、ゲート配線３２は半導体素子１６の中央部で分断されていたが、図９の例では、ゲート配線３２は分断されていなくてもよい。
【0067】
図９においては、有機膜層５８およびパッシベーション層６０は、理解を容易にするために省略されている。図９では、パッシベーション層６０に形成されたパッド開口５２，５４，５６，３１０，３１２が、二点鎖線で描かれている。パッド開口３１０およびパッド開口３１２は、それぞれドレイン配線３１４の第１部分３１６および第２部分３１８上に形成されている。
【0068】
図９に示すように、ゲート配線３２が平面視で第３接続パッド３０２と第４接続パッド３０４との間に配置されているため、図８に示す第２導電部材３０８の下方にはゲート配線３２の少なくとも一部も配置されている。したがって、第２導電性接合材３０６は、平面視でゲート配線３２と少なくとも部分的に重なっている。
【0069】
図１０は、図９に示す半導体素子１６に含まれる例示的なトランジスタ３２０を示す概略断面図である。図１０は、トランジスタ３２０のアクティブ領域を示している。トランジスタ３２０は、一例では、窒化物半導体を含む高電子移動度トランジスタであってよい。トランジスタ３２０は、ゲート電極３２２、ソース電極３２４、およびドレイン電極３２６を有している。なお、本実施形態では、半導体素子１６は、図１に示す底面電極３８のような底面電極を含んでいなくてよい。
【0070】
トランジスタ３２０は、半導体基板３２８と、半導体基板３２８上に形成されたバッファ層３３０と、バッファ層３３０上に形成された電子走行層３３２と、電子走行層３３２上に形成された電子供給層３３４とを含んでいてよい。
【0071】
半導体基板３２８は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、ＧａＮ、サファイア、または他の基板材料で形成することができる。一例では、半導体基板３２８は、Ｓｉ基板であってよい。半導体基板３２８の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。
【0072】
バッファ層３３０は、半導体基板３２８と電子走行層３３２との間に位置することができる。一例では、バッファ層３３０は、電子走行層３３２のエピタキシャル成長を容易にすることができる任意の材料によって構成することができる。バッファ層３３０は、１つまたは複数の窒化物半導体層を含んでいてよい。一例では、バッファ層３３０は、窒化アルミニウム（ＡｌＮ）層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーテッドＡｌＧａＮ層のうちの少なくとも１つを含むことができる。例えば、バッファ層３３０は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成されてもよい。
【0073】
電子走行層３３２は、窒化物半導体によって構成されている。電子走行層３３２は、例えば、ＧａＮ層であってよい。電子走行層３３２の厚さは、例えば、０．５μｍ以上２μｍ以下とすることができる。
【0074】
電子供給層３３４は、電子走行層３３２よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層３３４は、例えばＡｌＧａＮ層であってよい。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層３３４は、ＧａＮ層である電子走行層３３２よりも大きなバンドギャップを有している。一例では、電子供給層３３４は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．１＜ｘ＜０．３である。電子供給層３３４は、５ｎｍ以上２０ｎｍ以下の厚さを有していてよい。
【0075】
電子走行層３３２と電子供給層３３４とは、互いに異なる格子定数を有する窒化物半導体によって構成されている。したがって、電子走行層３３２を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層３３４を構成する窒化物半導体（例えば、ＡｌＧａＮ）とは、格子不整合系のヘテロ接合を形成する。電子走行層３３２および電子供給層３３４の自発分極と、ヘテロ接合界面付近の結晶歪みに起因するピエゾ分極とによって、ヘテロ接合界面付近における電子走行層３３２の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層３３２と電子供給層３３４とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の範囲内）において電子走行層３３２内には二次元電子ガス（２ＤＥＧ）が広がっている。この２ＤＥＧが、トランジスタ３２０の電流経路（チャネル）として機能する。
【0076】
トランジスタ３２０は、電子供給層３３４上に形成されたゲート層３３６と、パッシベーション層３３８とをさらに含む。ゲート層３３６は、アクセプタ型不純物を含む窒化物半導体によって構成されている。ゲート層３３６は、例えばＡｌＧａＮ層である電子供給層３３４よりも小さなバンドギャップを有するＧａＮ層であってよい。一例では、ゲート層３３６は、アクセプタ型不純物がドーピングされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、および炭素（Ｃ）のうちの少なくとも１つを含むことができる。ゲート層３３６中のアクセプタ型不純物の最大濃度は、一例では、７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
【0077】
パッシベーション層３３８は、電子供給層３３４、ゲート層３３６、およびゲート電極３２２を覆うとともに、ソース開口３３８Ａおよびドレイン開口３３８Ｂを有している。ソース電極３２４は、ソース開口３３８Ａを介して電子供給層３３４に接している。ドレイン電極３２６は、ドレイン開口３３８Ｂを介して電子供給層３３４に接している。
【0078】
図１０に示す例では、ゲート層３３６は、ゲート電極３２２が形成されるゲートリッジ部３４０と、ゲートリッジ部３４０よりも小さい厚さを有するソース側延在部３４２およびドレイン側延在部３４４とを含んでいてよい。ソース側延在部３４２およびドレイン側延在部３４４は、平面視でゲートリッジ部３４０から外側に延びている。
【0079】
ソース側延在部３４２は、平面視でゲートリッジ部３４０からソース開口３３８Ａに向けて延びている。ソース側延在部３４２は、ソース開口３３８Ａまでは達していない。ソース側延在部３４２は、パッシベーション層３３８によってソース電極３２４から離隔されている。
【0080】
ドレイン側延在部３４４は、平面視でゲートリッジ部３４０からドレイン開口３３８Ｂに向けて延びている。ドレイン側延在部３４４は、ドレイン開口３３８Ｂまでは達していない。ドレイン側延在部３４４は、パッシベーション層３３８によってドレイン電極３２６から離隔されている。
【0081】
ゲートリッジ部３４０は、ソース側延在部３４２とドレイン側延在部３４４との間にあり、ソース側延在部３４２およびドレイン側延在部３４４と一体に形成されている。
ゲートリッジ部３４０は、ゲート層３３６の比較的厚い部分に相当する。ゲートリッジ部３４０は、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有していてよい。
ゲートリッジ部３４０は、ゲート層３３６の比較的厚い部分に相当する。ゲートリッジ部３４０は、例えば、８０ｎｍ以上１５０ｎｍ以下の厚さを有していてよい。
【0082】
ゲート電極３２２は、ゲートリッジ部３４０上に形成されている。ゲート電極３２２の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極３２２は、１つまたは複数の金属層によって構成されており、一例ではＴｉＮ層である。あるいは、ゲート電極３２２は、Ｔｉからなる第１層と、第１層上に設けられたＴｉＮからなる第２層とによって構成されていてもよい。ゲート電極３２２の厚さは、例えば、５０ｎｍ以上２００ｎｍ以下であってよい。ゲート電極３２２は、ゲート層３３６とショットキー接合を形成することができる。
【0083】
ソース電極３２４は、ソース開口３３８Ａに充填されたソースコンタクトプラグ部３２４Ａと、パッシベーション層３３８を覆うソースフィールドプレート部３２４Ｂとを含んでいてよい。ソースフィールドプレート部３２４Ｂは、ソースコンタクトプラグ部３２４Ａと一体に形成され得る。ソースフィールドプレート部３２４Ｂは、平面視でドレイン開口３３８Ｂとゲート層３３６との間に位置する端部３２４Ｃを含んでいる。ソースフィールドプレート部３２４Ｂは、ゲート電極３２２にゲート電圧が印加されていないゼロバイアスの状態でドレイン電極３２６にドレイン電圧が印加された場合に、ゲート電極３２２の端部近傍の電界集中を緩和する役割を果たしている。
【0084】
ソース電極３２４の少なくとも一部は、ソース開口３３８Ａ内に充填されているので、ソース開口３３８Ａを介して電子供給層３３４直下の２ＤＥＧとオーミック接触することができる。同様に、ドレイン電極３２６の少なくとも一部は、ドレイン開口３３８Ｂ内に充填されているので、ドレイン開口３３８Ｂを介して電子供給層３３４直下の２ＤＥＧとオーミック接触することができる。
【0085】
トランジスタ３２０上には、１つまたは複数の配線層（図示略）を形成することができる。これにより、トランジスタ３２０のゲート電極３２２、ソース電極３２４、およびドレイン電極３２６を、図９に示すゲート配線３２、ソース配線４６、ドレイン配線３１４にそれぞれ電気的に接続することができる。したがって、第１接続パッド３４および第２接続パッド３６は、ソース電極３２４に電気的に接続されるとともに、第３接続パッド３０２および第４接続パッド３０４は、ドレイン電極３２６に電気的に接続されている。
【0086】
図１０に示すトランジスタ３２０では、ソース電極３２４およびドレイン電極３２６の両方が半導体基板３２８の上方に形成されている。したがって、トランジスタ３２０は、半導体基板３２８の面と平行な方向に電流が流れる横型トランジスタである。図１０の例では、トランジスタ３２０はＧａＮＨＥＭＴであるが、本実施形態の半導体装置３００は、任意の横型トランジスタに適用可能である。
【0087】
第２実施形態の半導体装置３００においても、ゲート配線３２上に形成されたパッシベーション層６０は、パッシベーション層６０よりも厚い有機膜層５８によって、第２導電性接合材３０６から離隔されている。
【0088】
これにより、ゲート配線３２を覆うパッシベーション層６０でのクラックの発生が抑制されて、ゲート配線３２と、第３接続パッド３０２および第４接続パッド３０４との間のショートの発生を抑制することができる。
【0089】
上記に加え、第２実施形態の半導体装置３００は、第１実施形態の半導体装置１０の上記した利点（１）～（８）と同様の利点を有している。
［変更例］
上記実施形態の各々は、以下のように変更して実施することができる。
［変更例］
上記実施形態の各々は、以下のように変更して実施することができる。
【0090】
・図２に示す半導体素子１６のゲート配線３２およびソース配線４６のレイアウトは、任意のレイアウトに変更することができる。例えば、外周ゲート配線４２は、必ずしも半導体素子１６の外縁に沿って閉じたループを形成していなくてもよい。外周ゲート配線４２は、任意の場所で分断されていてよい。
【0091】
・図９に示す半導体素子１６のソース配線４６およびドレイン配線３１４のレイアウトは、任意のレイアウトに変更することができる。例えば、図９とは異なる数の（例えばより多くの）ソース配線４６およびドレイン配線３１４が配置されてもよい。
【0092】
・図１では、導電部材２０の一例として、金属クリップが示されているが、導電部材２０は、金属膜の形態であってもよい。
・パッシベーション層６０を、ポリイミド系有機膜によって形成されるように変更してもよい。パッシベーション層６０を比較的低いヤング率を有する材料によって形成することにより、パッシベーション層６０の内部応力を低減することができる。この結果、パッシベーション層６０におけるクラックの発生を抑制することができる。
・パッシベーション層６０を、ポリイミド系有機膜によって形成されるように変更してもよい。パッシベーション層６０を比較的低いヤング率を有する材料によって形成することにより、パッシベーション層６０の内部応力を低減することができる。この結果、パッシベーション層６０におけるクラックの発生を抑制することができる。
【0093】
・半導体層４０内の各領域の導電型は、反転されてもよい。すなわち、ｐ型領域がｎ型領域とされ、ｎ型領域がｐ型領域とされてもよい。
・図５に示すトランジスタ７０では、ゲートトレンチ８８内にゲート電極７２およびフィールドプレート電極９０が配置されているが、ゲートトレンチ８８内にフィールドプレート電極９０が配置されていなくてもよい。
・図５に示すトランジスタ７０では、ゲートトレンチ８８内にゲート電極７２およびフィールドプレート電極９０が配置されているが、ゲートトレンチ８８内にフィールドプレート電極９０が配置されていなくてもよい。
【0094】
・図１０に示すトランジスタ３２０では、ゲート層３３６は、ゲートリッジ部３４０を含むが、ゲート層３３６は、ソース側延在部３４２およびドレイン側延在部３４４を含んでいなくてもよい。
【0095】
本明細書に記載の様々な例のうちの１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
【0096】
本明細書で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
【0097】
本明細書で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「縦」、「横」、「左」、「右」、「前」、「後」などの方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
【0098】
例えば、本明細書で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0099】
［付記］
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0100】
（付記１）
半導体素子（１６）であって、
ゲート電極（７２）、ソース電極（７４）、およびドレイン電極（７６）を有するトランジスタ（７０）と、
前記ゲート電極（７２）に電気的に接続されるとともに、第１方向に延びるゲート配線（３２）と、
前記ソース電極（７４）および前記ドレイン電極（７６）のうちの一方に電気的に接続されるとともに、平面視で前記第１方向と直交する第２方向に互いに離隔された第１および第２接続パッド（３４，３６）と、
前記ゲート配線（３２）上に形成されたパッシベーション層（６０）と、
前記パッシベーション層（６０）上に形成された有機膜層（５８）と
を含む、半導体素子（１６）と、
前記半導体素子（１６）上に配置されるとともに、平面視で前記ゲート配線（３２）、前記第１接続パッド（３４）、および前記第２接続パッド（３６）と少なくとも部分的に重なる導電性接合材（１８）と、
前記導電性接合材（１８）上に配置された導電部材（２０）と
を備え、前記第１接続パッド（３４）および前記第２接続パッド（３６）は、前記導電性接合材（１８）を介して前記導電部材（２０）に電気的に接続され、前記ゲート配線（３２）は、平面視で前記第１接続パッド（３４）と前記第２接続パッド（３６）との間に配置され、
前記ゲート配線（３２）上に形成された前記パッシベーション層（６０）は、前記パッシベーション層（６０）よりも厚い前記有機膜層（５８）によって、前記導電性接合材（１８）から離隔されている、半導体装置。
半導体素子（１６）であって、
ゲート電極（７２）、ソース電極（７４）、およびドレイン電極（７６）を有するトランジスタ（７０）と、
前記ゲート電極（７２）に電気的に接続されるとともに、第１方向に延びるゲート配線（３２）と、
前記ソース電極（７４）および前記ドレイン電極（７６）のうちの一方に電気的に接続されるとともに、平面視で前記第１方向と直交する第２方向に互いに離隔された第１および第２接続パッド（３４，３６）と、
前記ゲート配線（３２）上に形成されたパッシベーション層（６０）と、
前記パッシベーション層（６０）上に形成された有機膜層（５８）と
を含む、半導体素子（１６）と、
前記半導体素子（１６）上に配置されるとともに、平面視で前記ゲート配線（３２）、前記第１接続パッド（３４）、および前記第２接続パッド（３６）と少なくとも部分的に重なる導電性接合材（１８）と、
前記導電性接合材（１８）上に配置された導電部材（２０）と
を備え、前記第１接続パッド（３４）および前記第２接続パッド（３６）は、前記導電性接合材（１８）を介して前記導電部材（２０）に電気的に接続され、前記ゲート配線（３２）は、平面視で前記第１接続パッド（３４）と前記第２接続パッド（３６）との間に配置され、
前記ゲート配線（３２）上に形成された前記パッシベーション層（６０）は、前記パッシベーション層（６０）よりも厚い前記有機膜層（５８）によって、前記導電性接合材（１８）から離隔されている、半導体装置。
【0101】
（付記２）
前記有機膜層（５８）は、５～１０μｍの厚さを有している、付記１に記載の半導体装置。
前記有機膜層（５８）は、５～１０μｍの厚さを有している、付記１に記載の半導体装置。
【0102】
（付記３）
前記パッシベーション層（６０）は、０．５～２μｍの厚さを有している、付記１または２に記載の半導体装置。
前記パッシベーション層（６０）は、０．５～２μｍの厚さを有している、付記１または２に記載の半導体装置。
【0103】
（付記４）
前記有機膜層（５８）は、ポリイミド系有機膜によって形成されている、付記１～３のうちのいずれか１つに記載の半導体装置。
前記有機膜層（５８）は、ポリイミド系有機膜によって形成されている、付記１～３のうちのいずれか１つに記載の半導体装置。
【0104】
（付記５）
前記有機膜層（５８）は、ポリベンゾオキサゾールまたはポリイミドによって形成されている、付記１～４のうちのいずれか１つに記載の半導体装置。
前記有機膜層（５８）は、ポリベンゾオキサゾールまたはポリイミドによって形成されている、付記１～４のうちのいずれか１つに記載の半導体装置。
【0105】
（付記６）
前記パッシベーション層（６０）は、ＳｉＮ膜およびＳｉＯ２膜のうちの少なくとも一方を含む、付記１～５のうちのいずれか１つに記載の半導体装置。
前記パッシベーション層（６０）は、ＳｉＮ膜およびＳｉＯ２膜のうちの少なくとも一方を含む、付記１～５のうちのいずれか１つに記載の半導体装置。
【0106】
（付記７）
前記有機膜層（５８）は、前記パッシベーション層（６０）よりも小さいヤング率を有する材料によって形成されている、付記１～６のうちのいずれか１つに記載の半導体装置。
前記有機膜層（５８）は、前記パッシベーション層（６０）よりも小さいヤング率を有する材料によって形成されている、付記１～６のうちのいずれか１つに記載の半導体装置。
【0107】
（付記８）
前記有機膜層（５８）は、前記パッシベーション層（６０）の１／１０未満のヤング率を有する材料によって形成されている、付記１～７のうちのいずれか１つに記載の半導体装置。
前記有機膜層（５８）は、前記パッシベーション層（６０）の１／１０未満のヤング率を有する材料によって形成されている、付記１～７のうちのいずれか１つに記載の半導体装置。
【0108】
（付記９）
前記導電部材（２０）は、前記半導体素子（１６）の上面と対向する平坦な接合面（２４Ａ）を含み、前記ゲート配線（３２）、前記第１接続パッド（３４）、および前記第２接続パッド（３６）は、前記平坦な接合面（２４Ａ）の下方に位置している、付記１～８のうちのいずれか１つに記載の半導体装置。
前記導電部材（２０）は、前記半導体素子（１６）の上面と対向する平坦な接合面（２４Ａ）を含み、前記ゲート配線（３２）、前記第１接続パッド（３４）、および前記第２接続パッド（３６）は、前記平坦な接合面（２４Ａ）の下方に位置している、付記１～８のうちのいずれか１つに記載の半導体装置。
【0109】
（付記１０）
前記導電部材（２０）は、Ｃｕクリップである、付記１～９のうちのいずれか１つに記載の半導体装置。
前記導電部材（２０）は、Ｃｕクリップである、付記１～９のうちのいずれか１つに記載の半導体装置。
【0110】
（付記１１）
前記導電性接合材（１８）は、はんだである、付記１～１０のうちのいずれか１つに記載の半導体装置。
前記導電性接合材（１８）は、はんだである、付記１～１０のうちのいずれか１つに記載の半導体装置。
【0111】
（付記１２）
前記パッシベーション層（６０）は、前記第１接続パッド（３４）を露出させる第１パッド開口（５２）と、前記第２接続パッド（３６）を露出させる第２パッド開口（５４）とを含み、
前記半導体素子（１６）は、前記導電性接合材（１８）と前記第１接続パッド（３４）との間に介在する第１金属層（６２）と、前記導電性接合材（１８）と前記第２接続パッド（３６）との間に介在する第２金属層（６４）とをさらに含み、前記第１および第２金属層（６４）は、それぞれ前記第１パッド開口（５２）および前記第２パッド開口（５４）に埋め込まれている、付記１～１１のうちのいずれか１つに記載の半導体装置。
前記パッシベーション層（６０）は、前記第１接続パッド（３４）を露出させる第１パッド開口（５２）と、前記第２接続パッド（３６）を露出させる第２パッド開口（５４）とを含み、
前記半導体素子（１６）は、前記導電性接合材（１８）と前記第１接続パッド（３４）との間に介在する第１金属層（６２）と、前記導電性接合材（１８）と前記第２接続パッド（３６）との間に介在する第２金属層（６４）とをさらに含み、前記第１および第２金属層（６４）は、それぞれ前記第１パッド開口（５２）および前記第２パッド開口（５４）に埋め込まれている、付記１～１１のうちのいずれか１つに記載の半導体装置。
【0112】
（付記１３）
前記第１金属層（６２）および前記第２金属層（６４）は、平面視でそれぞれ前記第１パッド開口（５２）および前記第２パッド開口（５４）よりも広い領域に形成されている、付記１２に記載の半導体装置。
前記第１金属層（６２）および前記第２金属層（６４）は、平面視でそれぞれ前記第１パッド開口（５２）および前記第２パッド開口（５４）よりも広い領域に形成されている、付記１２に記載の半導体装置。
【0113】
（付記１４）
前記有機膜層（５８）は、前記第１金属層（６２）の一部を露出させる第１開口（５８Ａ）および前記第２金属層（６４）の一部を露出させる第２開口（５８Ｂ）を有している、付記１２または１３に記載の半導体装置。
前記有機膜層（５８）は、前記第１金属層（６２）の一部を露出させる第１開口（５８Ａ）および前記第２金属層（６４）の一部を露出させる第２開口（５８Ｂ）を有している、付記１２または１３に記載の半導体装置。
【0114】
（付記１５）
前記トランジスタ（７０；３２０）は、Ｓｉ ＭＯＳＦＥＴ、ＳｉＣ ＭＯＳＦＥＴ、またはＧａＮ ＨＥＭＴである、付記１～１４のうちのいずれか１つに記載の半導体装置。
前記トランジスタ（７０；３２０）は、Ｓｉ ＭＯＳＦＥＴ、ＳｉＣ ＭＯＳＦＥＴ、またはＧａＮ ＨＥＭＴである、付記１～１４のうちのいずれか１つに記載の半導体装置。
【0115】
（付記１６）
前記トランジスタ（７０）は、縦型トランジスタである、付記１～１４のうちのいずれか１つに記載の半導体装置。
前記トランジスタ（７０）は、縦型トランジスタである、付記１～１４のうちのいずれか１つに記載の半導体装置。
【0116】
（付記１７）
前記導電部材（２０）は、第１導電部材（２０）であり、
前記導電性接合材（１８）は、第１導電性接合材（１８）であり、
前記第１および第２接続パッド（３４，３６）は、前記ソース電極（３２４）に電気的に接続されており、
前記半導体素子（１６）は、前記ドレイン電極（３２６）に電気的に接続されるとともに、平面視で前記第２方向に互いに離隔された第３および第４接続パッド（３０２，３０４）をさらに含み、
前記半導体装置は、
前記半導体素子（１６）上に配置されるとともに、平面視で前記ゲート配線（３２）、前記第３接続パッド（３０２）、および前記第４接続パッド（３０４）と少なくとも部分的に重なる第２導電性接合材（３０６）と、
前記第２導電性接合材（３０６）上に配置された第２導電部材（３０８）と
をさらに備え、
前記第３接続パッド（３０２）および前記第４接続パッド（３０４）は、前記第２導電性接合材（３０６）を介して前記第２導電部材（３０８）に電気的に接続され、前記ゲート配線（３２）は、平面視で前記第３接続パッド（３０２）と前記第４接続パッド（３０４）との間に配置され、
前記ゲート配線（３２）上に形成された前記パッシベーション層（６０）は、前記パッシベーション層（６０）よりも厚い前記有機膜層（５８）によって、前記第２導電性接合材（３０６）から離隔されている、付記１～１５のうちのいずれか１つに記載の半導体装置。
前記導電部材（２０）は、第１導電部材（２０）であり、
前記導電性接合材（１８）は、第１導電性接合材（１８）であり、
前記第１および第２接続パッド（３４，３６）は、前記ソース電極（３２４）に電気的に接続されており、
前記半導体素子（１６）は、前記ドレイン電極（３２６）に電気的に接続されるとともに、平面視で前記第２方向に互いに離隔された第３および第４接続パッド（３０２，３０４）をさらに含み、
前記半導体装置は、
前記半導体素子（１６）上に配置されるとともに、平面視で前記ゲート配線（３２）、前記第３接続パッド（３０２）、および前記第４接続パッド（３０４）と少なくとも部分的に重なる第２導電性接合材（３０６）と、
前記第２導電性接合材（３０６）上に配置された第２導電部材（３０８）と
をさらに備え、
前記第３接続パッド（３０２）および前記第４接続パッド（３０４）は、前記第２導電性接合材（３０６）を介して前記第２導電部材（３０８）に電気的に接続され、前記ゲート配線（３２）は、平面視で前記第３接続パッド（３０２）と前記第４接続パッド（３０４）との間に配置され、
前記ゲート配線（３２）上に形成された前記パッシベーション層（６０）は、前記パッシベーション層（６０）よりも厚い前記有機膜層（５８）によって、前記第２導電性接合材（３０６）から離隔されている、付記１～１５のうちのいずれか１つに記載の半導体装置。
【0117】
（付記１８）
前記トランジスタ（３２０）は、横型トランジスタである、付記１７に記載の半導体装置。
前記トランジスタ（３２０）は、横型トランジスタである、付記１７に記載の半導体装置。
【0118】
（付記１９）
前記パッシベーション層（６０）は、ポリイミド系有機膜によって形成されている、付記１～５のうちのいずれか１つに記載の半導体装置。
前記パッシベーション層（６０）は、ポリイミド系有機膜によって形成されている、付記１～５のうちのいずれか１つに記載の半導体装置。
【0119】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識することができる。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図されている。
【符号の説明】
【0120】
１０，１００，２００，３００…半導体装置
１２…導電板
１４…導電端子
１６…半導体素子
１８，２２，２８，３０６…導電性接合材
２０，２０２，３０８…導電部材
２４…第１接続部
２６…第２接続部
３０…封止部材
３２…ゲート配線
３４…第１接続パッド
３６…第２接続パッド
３８…底面電極
４０…半導体層
４２…外周ゲート配線
４４…ゲートパッド
４６…ソース配線
４８…第１部分
５０…第２部分
５２，５４，５６，３１０，３１２…パッド開口
５８…有機膜層
５８Ａ，５８Ｂ…開口
６０…パッシベーション層
６２…第１金属層
６４…第２金属層
７０，３２０…トランジスタ
７２，３２２…ゲート電極
７４，３２４…ソース電極
７６，３２６…ドレイン電極
７８，３２８…半導体基板
８０…エピタキシャル層
８２…ドリフト領域
８４…ボディ領域
８６…ソース領域
８８…ゲートトレンチ
９０…フィールドプレート電極
９２…絶縁層
９４…ソースコンタクトプラグ
９６…コンタクト領域
２０４…湾曲部
３０２…第３接続パッド
３０４…第４接続パッド
３１４…ドレイン配線
３１６…第１部分
３１８…第２部分
３３０…バッファ層
３３２…電子走行層
３３４…電子供給層
３３６…ゲート層
３３８…パッシベーション層
３３８Ａ…ソース開口
３３８Ｂ…ドレイン開口
３４０…ゲートリッジ部
３４２…ソース側延在部
３４４…ドレイン側延在部
１２…導電板
１４…導電端子
１６…半導体素子
１８，２２，２８，３０６…導電性接合材
２０，２０２，３０８…導電部材
２４…第１接続部
２６…第２接続部
３０…封止部材
３２…ゲート配線
３４…第１接続パッド
３６…第２接続パッド
３８…底面電極
４０…半導体層
４２…外周ゲート配線
４４…ゲートパッド
４６…ソース配線
４８…第１部分
５０…第２部分
５２，５４，５６，３１０，３１２…パッド開口
５８…有機膜層
５８Ａ，５８Ｂ…開口
６０…パッシベーション層
６２…第１金属層
６４…第２金属層
７０，３２０…トランジスタ
７２，３２２…ゲート電極
７４，３２４…ソース電極
７６，３２６…ドレイン電極
７８，３２８…半導体基板
８０…エピタキシャル層
８２…ドリフト領域
８４…ボディ領域
８６…ソース領域
８８…ゲートトレンチ
９０…フィールドプレート電極
９２…絶縁層
９４…ソースコンタクトプラグ
９６…コンタクト領域
２０４…湾曲部
３０２…第３接続パッド
３０４…第４接続パッド
３１４…ドレイン配線
３１６…第１部分
３１８…第２部分
３３０…バッファ層
３３２…電子走行層
３３４…電子供給層
３３６…ゲート層
３３８…パッシベーション層
３３８Ａ…ソース開口
３３８Ｂ…ドレイン開口
３４０…ゲートリッジ部
３４２…ソース側延在部
３４４…ドレイン側延在部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】