(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023171267
(43)【公開日】2023-12-01
(54)【発明の名称】半導体装置および半導体装置の制御方法
(51)【国際特許分類】
G06F 12/109 20160101AFI20231124BHJP
G06F 12/0864 20160101ALI20231124BHJP
G06F 12/128 20160101ALI20231124BHJP
G06F 12/121 20160101ALI20231124BHJP
【ＦＩ】
G06F12/109 115
G06F12/0864
G06F12/128
G06F12/121 100
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023065147
(22)【出願日】2023-04-12
(31)【優先権主張番号】17/748,725
(32)【優先日】2022-05-19
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】長谷川 将大
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205MM01
5B205MM36
5B205QQ11
5B205TT02
5B205UU45
(57)【要約】
【課題】プロセッサ上でＯＳが動的に切り替わる場合でも、実行中のＯＳとキャッシュメモリのウェイとの間の割り当てを適切に設定することができる半導体装置を提供する。
【解決手段】半導体装置１００は、複数の仮想マシンを実行可能な複数のプロセッサ１１０，１２０およびキャッシュメモリ１３０を備える。仮想マシンの各々は、互いに異なるＯＳを実行する。ハイパーバイザは、仮想マシンが使用できるキャッシュメモリ１３０のウェイ１３１－１３４を割り当てるように割り当て情報を設定する。プロセッサ１１０，１２０の各々は、メモリアクセス要求を出力する際、仮想マシン識別情報をメモリアクセス要求に関連付けて出力する。キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではない場合、仮想マシン識別情報および割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。
【選択図】図１
【解決手段】半導体装置１００は、複数の仮想マシンを実行可能な複数のプロセッサ１１０，１２０およびキャッシュメモリ１３０を備える。仮想マシンの各々は、互いに異なるＯＳを実行する。ハイパーバイザは、仮想マシンが使用できるキャッシュメモリ１３０のウェイ１３１－１３４を割り当てるように割り当て情報を設定する。プロセッサ１１０，１２０の各々は、メモリアクセス要求を出力する際、仮想マシン識別情報をメモリアクセス要求に関連付けて出力する。キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではない場合、仮想マシン識別情報および割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ハイパーバイザによって管理される複数の仮想マシンが動作する半導体装置であって、
前記複数の仮想マシンを実行可能な複数のプロセッサと、
複数のウェイと、前記複数のウェイの割り当てを設定するための割り当て情報を格納する割り当て情報格納部と、を有するキャッシュメモリと、
を備え、
前記複数の仮想マシンの各々は、互いに異なるオペレーティングシステムを実行し、
前記複数のプロセッサの各々は、第１の識別情報格納部を有し、
前記ハイパーバイザは、
前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記複数の仮想マシンのいずれかを実行する場合、前記複数のプロセッサの各々によって実行される仮想マシンを識別するための仮想マシン識別情報を、前記仮想マシンを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納し、
前記複数のプロセッサの各々は、メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
前記複数の仮想マシンを実行可能な複数のプロセッサと、
複数のウェイと、前記複数のウェイの割り当てを設定するための割り当て情報を格納する割り当て情報格納部と、を有するキャッシュメモリと、
を備え、
前記複数の仮想マシンの各々は、互いに異なるオペレーティングシステムを実行し、
前記複数のプロセッサの各々は、第１の識別情報格納部を有し、
前記ハイパーバイザは、
前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記複数の仮想マシンのいずれかを実行する場合、前記複数のプロセッサの各々によって実行される仮想マシンを識別するための仮想マシン識別情報を、前記仮想マシンを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納し、
前記複数のプロセッサの各々は、メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
【請求項2】
請求項１に記載の半導体装置であって、
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記ハイパーバイザは、
前記仮想マシン識別情報を用いて、前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を設定し、
前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記ハイパーバイザは、
前記仮想マシン識別情報を用いて、前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を設定し、
前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
【請求項3】
請求項１に記載の半導体装置であって、
前記ハイパーバイザは、前記ハイパーバイザが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定する、
半導体装置。
前記ハイパーバイザは、前記ハイパーバイザが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定する、
半導体装置。
【請求項4】
請求項３に記載の半導体装置であって、
前記複数のプロセッサの各々が前記ハイパーバイザを実行する場合、前記ハイパーバイザは、ハイパーバイザ識別情報を、前記ハイパーバイザを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納する、
半導体装置。
前記複数のプロセッサの各々が前記ハイパーバイザを実行する場合、前記ハイパーバイザは、ハイパーバイザ識別情報を、前記ハイパーバイザを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納する、
半導体装置。
【請求項5】
請求項４に記載の半導体装置であって、
前記複数のプロセッサの各々は、前記メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記ハイパーバイザ識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記キャッシュヒットではないメモリアクセス要求に関連付けられた前記ハイパーバイザ識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
前記複数のプロセッサの各々は、前記メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記ハイパーバイザ識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記キャッシュヒットではないメモリアクセス要求に関連付けられた前記ハイパーバイザ識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
【請求項6】
請求項５に記載の半導体装置であって、
前記ハイパーバイザ識別情報は、前記ハイパーバイザに関連付けられたユニークな情報であり、
前記ハイパーバイザは、
前記ハイパーバイザ識別情報を用いて、前記ハイパーバイザと前記複数のウェイの各々との対応関係を設定し、
前記ハイパーバイザと前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
前記ハイパーバイザ識別情報は、前記ハイパーバイザに関連付けられたユニークな情報であり、
前記ハイパーバイザは、
前記ハイパーバイザ識別情報を用いて、前記ハイパーバイザと前記複数のウェイの各々との対応関係を設定し、
前記ハイパーバイザと前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
【請求項7】
請求項１に記載の半導体装置であって、
前記キャッシュメモリは、
前記メモリアクセス要求に含まれるアドレスと前記複数のウェイの各々に格納された情報とを比較することによって、前記メモリアクセス要求がキャッシュヒットであるか否かを判定し、
前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、前記複数のウェイから前記メモリアクセス要求に係るデータを格納するためのウェイを選択し、
前記キャッシュヒットではないメモリアクセス要求がリード要求である場合、メインメモリから前記リード要求に係るデータを読み出して前記選択されたウェイに格納し、
前記キャッシュヒットではないメモリアクセス要求がライト要求である場合、前記ライト要求に係るデータを前記選択されたウェイに格納する、
半導体装置。
前記キャッシュメモリは、
前記メモリアクセス要求に含まれるアドレスと前記複数のウェイの各々に格納された情報とを比較することによって、前記メモリアクセス要求がキャッシュヒットであるか否かを判定し、
前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、前記複数のウェイから前記メモリアクセス要求に係るデータを格納するためのウェイを選択し、
前記キャッシュヒットではないメモリアクセス要求がリード要求である場合、メインメモリから前記リード要求に係るデータを読み出して前記選択されたウェイに格納し、
前記キャッシュヒットではないメモリアクセス要求がライト要求である場合、前記ライト要求に係るデータを前記選択されたウェイに格納する、
半導体装置。
【請求項8】
請求項１に記載の半導体装置であって、
前記キャッシュメモリは、割り当て権限情報格納部をさらに有し、
前記複数のプロセッサの各々は、第２の識別情報格納部をさらに有し、
前記ハイパーバイザは、前記複数の仮想マシンの各々において実行されるオペレーティングシステムに前記複数のウェイのうちの少なくとも１つのウェイを割り当てる権限を与える割り当て権限情報を前記割り当て権限情報格納部に格納し、
前記オペレーティングシステムは、
前記割り当て権限情報格納部に格納された前記割り当て権限情報を参照して、前記オペレーティングシステム自身に割り当てられた少なくとも１つのウェイの範囲を確認し、
前記割り当てられた少なくとも１つのウェイの範囲内において、前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記オペレーティングシステムもしくは前記アプリケーションを実行する場合、前記オペレーティングシステムを識別するための第１のソフトウェア識別情報もしくは前記アプリケーションを識別するための第２のソフトウェア識別情報を、前記オペレーティングシステムもしくは前記アプリケーションを実行する前記複数のプロセッサの各々の前記第２の識別情報格納部に格納し、
前記複数のプロセッサの各々は、メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報、および、前記複数のプロセッサの各々の前記第２の識別情報格納部に格納されている前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報、前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報、および、前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
前記キャッシュメモリは、割り当て権限情報格納部をさらに有し、
前記複数のプロセッサの各々は、第２の識別情報格納部をさらに有し、
前記ハイパーバイザは、前記複数の仮想マシンの各々において実行されるオペレーティングシステムに前記複数のウェイのうちの少なくとも１つのウェイを割り当てる権限を与える割り当て権限情報を前記割り当て権限情報格納部に格納し、
前記オペレーティングシステムは、
前記割り当て権限情報格納部に格納された前記割り当て権限情報を参照して、前記オペレーティングシステム自身に割り当てられた少なくとも１つのウェイの範囲を確認し、
前記割り当てられた少なくとも１つのウェイの範囲内において、前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記オペレーティングシステムもしくは前記アプリケーションを実行する場合、前記オペレーティングシステムを識別するための第１のソフトウェア識別情報もしくは前記アプリケーションを識別するための第２のソフトウェア識別情報を、前記オペレーティングシステムもしくは前記アプリケーションを実行する前記複数のプロセッサの各々の前記第２の識別情報格納部に格納し、
前記複数のプロセッサの各々は、メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報、および、前記複数のプロセッサの各々の前記第２の識別情報格納部に格納されている前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報、前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報、および、前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
【請求項9】
請求項８に記載の半導体装置であって、
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記第１のソフトウェア識別情報は、前記オペレーティングシステムに関連付けられたユニークな情報であり、
前記第２のソフトウェア識別情報は、前記アプリケーションに関連付けられたユニークな情報であり、
前記オペレーティングシステムは、
前記仮想マシン識別情報と、前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報と、の組み合わせを用いて、前記オペレーティングシステム自身に割り当てられた少なくとも１つのウェイの範囲内において、前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々と前記複数のウェイの各々との対応関係を設定し、
前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記第１のソフトウェア識別情報は、前記オペレーティングシステムに関連付けられたユニークな情報であり、
前記第２のソフトウェア識別情報は、前記アプリケーションに関連付けられたユニークな情報であり、
前記オペレーティングシステムは、
前記仮想マシン識別情報と、前記第１のソフトウェア識別情報もしくは前記第２のソフトウェア識別情報と、の組み合わせを用いて、前記オペレーティングシステム自身に割り当てられた少なくとも１つのウェイの範囲内において、前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々と前記複数のウェイの各々との対応関係を設定し、
前記オペレーティングシステム自身および前記オペレーティングシステム自身の上で動作するアプリケーションの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
【請求項10】
請求項１に記載の半導体装置であって、
前記キャッシュメモリは、セキュア情報格納部をさらに有し、
前記複数のプロセッサの各々は、
第３の識別情報格納部をさらに有し、
トラステッドオペレーティングシステムが動作するセキュア動作モードと前記ハイパーバイザが動作する非セキュア動作モードとをセキュアモニタによって切り替えて動作することが可能であり、
前記セキュアモニタは、
前記複数のウェイを前記セキュア動作モードで使用可能な少なくとも１つのウェイと前記非セキュア動作モードで使用可能な少なくとも１つのウェイとに区分するためのセキュア情報を前記セキュア情報格納部に格納し、
前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記トラステッドオペレーティングシステムが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記トラステッドオペレーティングシステムを実行する場合、前記トラステッドオペレーティングシステムを識別するため第３のソフトウェア識別情報を、前記トラステッドオペレーティングシステムを実行する前記複数のプロセッサの各々の前記第３の識別情報格納部に格納し、
前記ハイパーバイザは、
前記セキュア情報格納部に格納された前記セキュア情報を参照して、前記非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲を確認し、
前記非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々は、
前記セキュア動作モードで動作中にメモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第３の識別情報格納部に格納されている前記第３のソフトウェア識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記非セキュア動作モードで動作中にメモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、
前記セキュア動作モードで動作中に出力された前記メモリアクセス要求に関連付けられた前記第３のソフトウェア識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択し、
前記非セキュア動作モードで動作中に出力された前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
前記キャッシュメモリは、セキュア情報格納部をさらに有し、
前記複数のプロセッサの各々は、
第３の識別情報格納部をさらに有し、
トラステッドオペレーティングシステムが動作するセキュア動作モードと前記ハイパーバイザが動作する非セキュア動作モードとをセキュアモニタによって切り替えて動作することが可能であり、
前記セキュアモニタは、
前記複数のウェイを前記セキュア動作モードで使用可能な少なくとも１つのウェイと前記非セキュア動作モードで使用可能な少なくとも１つのウェイとに区分するためのセキュア情報を前記セキュア情報格納部に格納し、
前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記トラステッドオペレーティングシステムが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々が前記トラステッドオペレーティングシステムを実行する場合、前記トラステッドオペレーティングシステムを識別するため第３のソフトウェア識別情報を、前記トラステッドオペレーティングシステムを実行する前記複数のプロセッサの各々の前記第３の識別情報格納部に格納し、
前記ハイパーバイザは、
前記セキュア情報格納部に格納された前記セキュア情報を参照して、前記非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲を確認し、
前記非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定し、
前記複数のプロセッサの各々は、
前記セキュア動作モードで動作中にメモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第３の識別情報格納部に格納されている前記第３のソフトウェア識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記非セキュア動作モードで動作中にメモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、
前記セキュア動作モードで動作中に出力された前記メモリアクセス要求に関連付けられた前記第３のソフトウェア識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択し、
前記非セキュア動作モードで動作中に出力された前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
【請求項11】
請求項１０に記載の半導体装置であって、
前記複数のプロセッサの各々は、動作モード情報格納部をさらに有し、
前記セキュアモニタは、
前記複数のプロセッサの各々が前記セキュア動作モードで動作する場合、前記セキュア動作モードで動作することを示す動作モード情報を、前記セキュア動作モードで動作する前記複数のプロセッサの各々の前記動作モード情報格納部に格納し、
前記複数のプロセッサの各々が前記非セキュア動作モードで動作する場合、前記非セキュア動作モードで動作することを示す前記動作モード情報を、前記非セキュア動作モードで動作する前記複数のプロセッサの各々の前記動作モード情報格納部に格納し、
前記複数のプロセッサの各々は、前記複数のプロセッサの各々の前記動作モード情報格納部に格納された前記動作モード情報を読み出すことによって、前記セキュア動作モードおよび前記非セキュア動作モードのいずれかの動作モードで動作しているのかを認識する、
半導体装置。
前記複数のプロセッサの各々は、動作モード情報格納部をさらに有し、
前記セキュアモニタは、
前記複数のプロセッサの各々が前記セキュア動作モードで動作する場合、前記セキュア動作モードで動作することを示す動作モード情報を、前記セキュア動作モードで動作する前記複数のプロセッサの各々の前記動作モード情報格納部に格納し、
前記複数のプロセッサの各々が前記非セキュア動作モードで動作する場合、前記非セキュア動作モードで動作することを示す前記動作モード情報を、前記非セキュア動作モードで動作する前記複数のプロセッサの各々の前記動作モード情報格納部に格納し、
前記複数のプロセッサの各々は、前記複数のプロセッサの各々の前記動作モード情報格納部に格納された前記動作モード情報を読み出すことによって、前記セキュア動作モードおよび前記非セキュア動作モードのいずれかの動作モードで動作しているのかを認識する、
半導体装置。
【請求項12】
請求項１０に記載の半導体装置であって、
前記第３のソフトウェア識別情報は、前記トラステッドオペレーティングシステムに関連付けられたユニークな情報であり、
前記セキュアモニタは、
前記第３のソフトウェア識別情報を用いて、前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記トラステッドオペレーティングシステムと前記複数のウェイの各々との対応関係を設定し、
前記トラステッドオペレーティングシステムと前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
前記第３のソフトウェア識別情報は、前記トラステッドオペレーティングシステムに関連付けられたユニークな情報であり、
前記セキュアモニタは、
前記第３のソフトウェア識別情報を用いて、前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記トラステッドオペレーティングシステムと前記複数のウェイの各々との対応関係を設定し、
前記トラステッドオペレーティングシステムと前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
半導体装置。
【請求項13】
請求項１０に記載の半導体装置であって、
前記セキュアモニタは、前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記セキュアモニタが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定する、
半導体装置。
前記セキュアモニタは、前記セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、前記セキュアモニタが使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てるように前記割り当て情報を設定する、
半導体装置。
【請求項14】
請求項１３に記載の半導体装置であって、
前記複数のプロセッサの各々が前記セキュアモニタを実行する場合、前記セキュアモニタは、セキュアモニタ識別情報を、前記セキュアモニタを実行する前記複数のプロセッサの各々の前記第３の識別情報格納部に格納する、
半導体装置。
前記複数のプロセッサの各々が前記セキュアモニタを実行する場合、前記セキュアモニタは、セキュアモニタ識別情報を、前記セキュアモニタを実行する前記複数のプロセッサの各々の前記第３の識別情報格納部に格納する、
半導体装置。
【請求項15】
請求項１４に記載の半導体装置であって、
前記複数のプロセッサの各々は、前記セキュア動作モードで動作中に前記メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第３の識別情報格納部に格納されている前記セキュアモニタ識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記セキュアモニタ識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
前記複数のプロセッサの各々は、前記セキュア動作モードで動作中に前記メモリアクセス要求を出力する際に、前記複数のプロセッサの各々の前記第３の識別情報格納部に格納されている前記セキュアモニタ識別情報を、前記メモリアクセス要求に関連付けて出力し、
前記キャッシュメモリは、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記セキュアモニタ識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、
半導体装置。
【請求項16】
請求項１に記載の半導体装置であって、
前記ハイパーバイザは、前記複数のウェイのうちの少なくとも１つのウェイが前記複数の仮想マシンのうちの少なくとも２つの仮想マシンによって共有されるように前記割り当て情報を設定する、
半導体装置。
前記ハイパーバイザは、前記複数のウェイのうちの少なくとも１つのウェイが前記複数の仮想マシンのうちの少なくとも２つの仮想マシンによって共有されるように前記割り当て情報を設定する、
半導体装置。
【請求項17】
請求項１に記載の半導体装置であって、
前記キャッシュメモリは、ヒット率算出回路をさらに有し、
前記ヒット率算出回路は、
前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報に基づいて、仮想マシン毎にキャッシュヒットであると判定されたメモリアクセス要求の数をカウントし、
カウントした結果に基づいて、前記仮想マシン毎にキャッシュヒット率を算出し、
前記ハイパーバイザは、
前記仮想マシンの前記キャッシュヒット率の差分を算出し、
算出された前記キャッシュヒット率の差分が所定の値より大きい場合には、前記キャッシュヒット率の低い仮想マシンが使用可能なウェイの数を増やすように前記割り当て情報を変更する、あるいは、前記キャッシュヒット率の高い仮想マシンが使用可能なウェイの数を減らすように前記割り当て情報を変更する、
半導体装置。
前記キャッシュメモリは、ヒット率算出回路をさらに有し、
前記ヒット率算出回路は、
前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報に基づいて、仮想マシン毎にキャッシュヒットであると判定されたメモリアクセス要求の数をカウントし、
カウントした結果に基づいて、前記仮想マシン毎にキャッシュヒット率を算出し、
前記ハイパーバイザは、
前記仮想マシンの前記キャッシュヒット率の差分を算出し、
算出された前記キャッシュヒット率の差分が所定の値より大きい場合には、前記キャッシュヒット率の低い仮想マシンが使用可能なウェイの数を増やすように前記割り当て情報を変更する、あるいは、前記キャッシュヒット率の高い仮想マシンが使用可能なウェイの数を減らすように前記割り当て情報を変更する、
半導体装置。
【請求項18】
複数のプロセッサおよびキャッシュメモリを備え、ハイパーバイザによって管理される複数の仮想マシンが動作する半導体装置の制御方法であって、
前記キャッシュメモリは、複数のウェイおよび割り当て情報格納部を有し、
前記複数のプロセッサの各々は、第１の識別情報格納部を有し、
前記ハイパーバイザに、
前記複数の仮想マシンを作成し、
前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てる割り当て情報を前記割り当て情報格納部に格納し、
前記複数のプロセッサの各々が前記複数の仮想マシンのいずれかを実行する場合、前記複数のプロセッサの各々によって実行される仮想マシンを識別するための仮想マシン識別情報を、前記仮想マシンを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納する、
ことをさせる第１のステップと、
前記複数の仮想マシンの各々に、互いに異なるオペレーティングシステムを実行する、ことをさせる第２のステップと、
前記複数のプロセッサの各々に、
メモリアクセス要求を出力し、
前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力する、
ことをさせる第３のステップと、
前記キャッシュメモリに、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、ことをさせる第４のステップと、
を備える半導体装置の制御方法。
前記キャッシュメモリは、複数のウェイおよび割り当て情報格納部を有し、
前記複数のプロセッサの各々は、第１の識別情報格納部を有し、
前記ハイパーバイザに、
前記複数の仮想マシンを作成し、
前記複数の仮想マシンの各々が使用できる前記複数のウェイのうちの少なくとも１つのウェイを割り当てる割り当て情報を前記割り当て情報格納部に格納し、
前記複数のプロセッサの各々が前記複数の仮想マシンのいずれかを実行する場合、前記複数のプロセッサの各々によって実行される仮想マシンを識別するための仮想マシン識別情報を、前記仮想マシンを実行する前記複数のプロセッサの各々の前記第１の識別情報格納部に格納する、
ことをさせる第１のステップと、
前記複数の仮想マシンの各々に、互いに異なるオペレーティングシステムを実行する、ことをさせる第２のステップと、
前記複数のプロセッサの各々に、
メモリアクセス要求を出力し、
前記複数のプロセッサの各々の前記第１の識別情報格納部に格納されている前記仮想マシン識別情報を、前記メモリアクセス要求に関連付けて出力する、
ことをさせる第３のステップと、
前記キャッシュメモリに、前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、データの置き換え対象となるウェイを選択する、ことをさせる第４のステップと、
を備える半導体装置の制御方法。
【請求項19】
請求項１８に記載の半導体装置の制御方法であって、
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記第１のステップは、前記ハイパーバイザに、
前記仮想マシン識別情報を用いて、前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を設定し、
前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
ことをさせるステップを含む、
半導体装置の制御方法。
前記仮想マシン識別情報は、前記複数の仮想マシンの各々に関連付けられたユニークな情報であり、
前記第１のステップは、前記ハイパーバイザに、
前記仮想マシン識別情報を用いて、前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を設定し、
前記複数の仮想マシンの各々と前記複数のウェイの各々との対応関係を前記割り当て情報に含める、
ことをさせるステップを含む、
半導体装置の制御方法。
【請求項20】
請求項１８に記載の半導体装置の制御方法であって、
前記第４のステップは、前記キャッシュメモリに、
前記メモリアクセス要求に含まれるアドレスと前記複数のウェイに格納された情報とを比較することによって、前記メモリアクセス要求がキャッシュヒットであるか否かを判断し、
前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、前記複数のウェイから前記メモリアクセス要求に係るデータを格納するためのウェイを選択し、
前記キャッシュヒットではないメモリアクセス要求がリード要求である場合、メインメモリから前記リード要求に係るデータを読み出して前記選択されたウェイに格納し、
前記キャッシュヒットではないメモリアクセス要求がライト要求である場合、前記ライト要求に係るデータを前記選択されたウェイに格納する、
ことをさせるステップを含む、
半導体装置の制御方法。
前記第４のステップは、前記キャッシュメモリに、
前記メモリアクセス要求に含まれるアドレスと前記複数のウェイに格納された情報とを比較することによって、前記メモリアクセス要求がキャッシュヒットであるか否かを判断し、
前記メモリアクセス要求がキャッシュヒットではない場合、前記メモリアクセス要求に関連付けられた前記仮想マシン識別情報および前記割り当て情報格納部に格納された前記割り当て情報に基づいて、前記複数のウェイから前記メモリアクセス要求に係るデータを格納するためのウェイを選択し、
前記キャッシュヒットではないメモリアクセス要求がリード要求である場合、メインメモリから前記リード要求に係るデータを読み出して前記選択されたウェイに格納し、
前記キャッシュヒットではないメモリアクセス要求がライト要求である場合、前記ライト要求に係るデータを前記選択されたウェイに格納する、
ことをさせるステップを含む、
半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置および半導体装置の制御方法に関する。
【背景技術】
【0002】
自動運転や電動化、コネクテッド技術の進化に伴い、自動車の電気／電子（Ｅ／Ｅ）アーキテクチャの複雑化・高度化が進んでいる。自動車のＥ／Ｅアーキテクチャでは、多くの電子制御ユニット（ＥＣＵ）が複雑に連携して動作する。ＥＣＵを構成する半導体装置には、複数のプロセッサが搭載され、複数のオペレーティングシステム（ＯＳ）が動作する。半導体装置には、キャッシュメモリなどのハードウェアリソースが含まれ、複数のＯＳがハードウェアリソースを共有する。複数のＯＳによるハードウェアリソースの競合を削減することは、各ＯＳのパフォーマンスの安定性向上に寄与するため、複数のＯＳが動作する半導体装置においては、ハードウェアリソースをどのように複数のＯＳに割り当てるのかが重要となる。
【0003】
特許文献１は、複数のＯＳが動作するマルチプロセッサシステムにおいて、各プロセッサが使用可能なキャッシュメモリの量を保証する技術を開示する。特許文献１に開示されるマルチプロセッサシステムは、プロセッサ１，２と、主記憶と、プロセッサ１，２と主記憶との間に接続されるキャッシュメモリを備える。キャッシュメモリは、ウェイ１～４と、プロセッサ１，２が使用可能なウェイの情報を保持するプロセッサ指定手段と、プロセッサ指定手段の設定データに基づきウェイを選択するウェイ選択手段を含む。キャッシュメモリは、キャッシュミス時に、ウェイ選択手段によって選択されたウェイにキャッシュ割り当てを行う。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００９－１５５０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に開示されるマルチプロセッサシステムでは、プロセッサ毎に異なるＯＳ（ＯＳ＿Ａ，ＯＳ＿Ｂ）が動作する。例えば、プロセッサ指定手段の設定データが、プロセッサ１にウェイ１，２を割り当て、プロセッサ２にウェイ３，４を割り当てるものだとする。この場合、プロセッサ１で動作するＯＳ＿Ａはウェイ１，２を使用でき、プロセッサ２で動作するＯＳ＿Ｂはウェイ３，４を使用できる。しかしながら、特許文献１に開示されるマルチプロセッサシステムでは、プロセッサとウェイとを対応付け、ＯＳが動作するプロセッサを固定する必要がある。そのため、プロセッサ上で動作するＯＳが動的に切り替わるプロセッサシステムには、特許文献１に開示されるキャッシュメモリのウェイ割り当て手法を適用することはできない。
【0006】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
実施の形態に係る半導体装置は、ハイパーバイザによって管理される複数の仮想マシンが動作する装置である。半導体装置は、複数の仮想マシンを実行可能な複数のプロセッサおよびキャッシュメモリを備える。キャッシュメモリは、複数のウェイおよび前記複数のウェイの割り当てを設定するための割り当て情報を格納する割り当て情報格納部を有する。複数の仮想マシンの各々は、互いに異なるオペレーティングシステムを実行する。複数のプロセッサの各々は、第１の識別情報格納部を有する。ハイパーバイザは、複数の仮想マシンの各々が使用できる複数のウェイのうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。ハイパーバイザは、複数のプロセッサの各々が複数の仮想マシンのいずれかを実行する場合、複数のプロセッサの各々によって実行される仮想マシンを識別するための仮想マシン識別情報を、仮想マシンを実行する前記複数のプロセッサの各々の第１の識別情報格納部に格納する。複数のプロセッサの各々は、メモリアクセス要求を出力する際に、複数のプロセッサの各々の第１の識別情報格納部に格納されている仮想マシン識別情報を、メモリアクセス要求に関連付けて出力する。キャッシュメモリは、メモリアクセス要求がキャッシュヒットではない場合、メモリアクセス要求に関連付けられた仮想マシン識別情報および割り当て情報格納部に格納された割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。
【発明の効果】
【0008】
実施の形態によれば、互いに異なるＯＳを実行する複数の仮想マシンを管理するハイパーバイザが、仮想マシンを実行する複数のプロセッサの各々に仮想マシン識別情報を設定する。これにより、プロセッサ上で動作するＯＳが動的に切り替わる場合においても、実行中のＯＳとキャッシュメモリのウェイとの間の割り当てを適切に設定することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。
【0011】
［実施の形態１]
図１は、実施の形態１に係る半導体装置１００の構成の一例を示すブロック図である。図１に示されるように、半導体装置１００は、プロセッサ１１０，１２０、キャッシュメモリ１３０、メインメモリ１４０およびバス１５０，１６０を備える。プロセッサ１１０，１２０は、バス１５０を介して、キャッシュメモリ１３０に接続される。キャッシュメモリ１３０は、バス１６０を介して、メインメモリ１４０に接続される。それゆえ、プロセッサ１１０，１２０は、バス１５０，１６０を介して、キャッシュメモリ１３０およびメインメモリ１４０の中に格納されたデータにアクセスすることができる。
図１は、実施の形態１に係る半導体装置１００の構成の一例を示すブロック図である。図１に示されるように、半導体装置１００は、プロセッサ１１０，１２０、キャッシュメモリ１３０、メインメモリ１４０およびバス１５０，１６０を備える。プロセッサ１１０，１２０は、バス１５０を介して、キャッシュメモリ１３０に接続される。キャッシュメモリ１３０は、バス１６０を介して、メインメモリ１４０に接続される。それゆえ、プロセッサ１１０，１２０は、バス１５０，１６０を介して、キャッシュメモリ１３０およびメインメモリ１４０の中に格納されたデータにアクセスすることができる。
【0012】
実施の形態１に係る半導体装置１００では、ハイパーバイザによって管理される複数の仮想マシン（ＶＭ）が動作する。ここで、図２を用いて、ＶＭの概念について説明する。図２は、実施の形態１に係るソフトウェアの構成を説明するための模式図である。図２に示されるように、プロセッサ上に仮想化ソフトウェアであるハイパーバイザが実装される。ハイパーバイザ上には、第１のＶＭ（ＶＭ１）および第２のＶＭ（ＶＭ２）が構成される。ハイパーバイザは、ＶＭ１およびＶＭ２の作成、実行および切り替えなどを行うことによって、ＶＭ１およびＶＭ２の実行スケジュールを管理する。
【0013】
実施の形態１に係る複数のＶＭの各々は、互いに異なるＯＳを実行する。図２に示されるように、ＶＭ１は、第１のオペレーティングシステム（ＯＳ１）を実行し、ＯＳ１は、ＶＭ１上で動作する。ＶＭ２は、第２のオペレーティングシステム（ＯＳ２）を実行し、ＯＳ２は、ＶＭ２上で動作する。ＯＳ１とＯＳ２は、互いに異なるＯＳである。ハイパーバイザは、ＶＭ１にＯＳ１を実行させ、ＶＭ２にＯＳ２を実行させることにより、ＯＳ１およびＯＳ２の実行を管理することができる。
【0014】
実施の形態１では、ハイパーバイザによって管理される２つのＶＭおよび２つのＯＳが動作する半導体装置１００が例示される。しかしながら、ＶＭおよびＯＳの数は、これに限定されない。ＶＭおよびＯＳの数は、複数であればよい。
【0015】
図１において、プロセッサ１１０は、識別情報を格納するための第１の識別情報格納部１１１を備える。プロセッサ１１０がハイパーバイザを実行する際、第１の識別情報格納部１１１には、ハイパーバイザを識別するための情報であるハイパーバイザ識別情報（ＨＹＩＤ）が格納される。プロセッサ１１０がＶＭを実行する際、第１の識別情報格納部１１１には、ＶＭを識別するための情報である仮想マシン識別情報（ＶＭＩＤ）が格納される。
【0016】
プロセッサ１２０は、識別情報を格納するための第１の識別情報格納部１２１を備える。プロセッサ１２０がハイパーバイザを実行する際、第１の識別情報格納部１２１には、ＨＹＩＤが格納される。プロセッサ１２０がＶＭを実行する際、第１の識別情報格納部１２１には、ＶＭＩＤが格納される。
【0017】
ＶＭＩＤは、ＶＭ１を識別するためのＶＭＩＤ（ＶＭＩＤ１）およびＶＭ２を識別するためのＶＭＩＤ（ＶＭＩＤ２）を含む。プロセッサ１１０がＶＭ１を実行する場合、第１の識別情報格納部１１１には、ＶＭＩＤ１が格納される。プロセッサ１１０がＶＭ２を実行する場合、第１の識別情報格納部１１１には、ＶＭＩＤ２が格納される。プロセッサ１２０がＶＭ１を実行する場合、第１の識別情報格納部１２１には、ＶＭＩＤ１が格納される。プロセッサ１２０がＶＭ２を実行する場合、第１の識別情報格納部１２１には、ＶＭＩＤ２が格納される。したがって、半導体装置１００上でＶＭが動作している際には、第１の識別情報格納部１１１，１２１に格納されるＶＭＩＤを参照すれば、プロセッサ１１０，１２０で実行されているＶＭを特定することができる。
【0018】
また、プロセッサ１１０，１２０の各々は、バス１５０を介してキャッシュメモリ１３０へメモリアクセス要求を出力する際、プロセッサ１１０，１２０の各々の第１の識別情報格納部に格納されたＨＹＩＤもしくはＶＭＩＤをメモリアクセス要求に関連付けて出力する。メモリアクセス要求に関連付けられて出力されたＨＹＩＤもしくはＶＭＩＤは、キャッシュメモリ１３０においてメモリアクセス要求がキャッシュヒットではないと判定された場合に、データの置き換え対象となるキャッシュメモリ１３０のウェイを決定するための情報として利用される。
【0019】
キャッシュメモリ１３０は、ウェイ１３１－１３４および割り当て情報格納部１３５を備える。実施の形態１では、４ウェイセットアソシエイティブ方式のキャッシュメモリが例示される。また、割り当て情報格納部１３５は、割り当て情報を格納する。割り当て情報は、ウェイ１３１－１３４の割り当てを設定するための情報である。実施の形態１では、割り当て情報は、ハイパーバイザ、ＶＭ１およびＶＭ２のうちの少なくとも１つが使用できるウェイを割り当てるように設定されている。
【0020】
キャッシュメモリ１３０は、バス１５０を介して、プロセッサ１１０，１２０の各々から出力されたメモリアクセス要求を受け取る。キャッシュメモリ１３０は、メモリアクセス要求に含まれるアドレスとウェイ１３１－１３４の各々に格納された情報とを比較することによって、メモリアクセス要求がキャッシュヒットであるか否かを判定する。メモリアクセス要求がキャッシュヒットであると判定された場合、キャッシュメモリ１３０は、ウェイ１３１－１３４のいずれかにアクセスして、データの読み出しもしくはデータの書き込みを行う。一方、メモリアクセス要求がキャッシュヒットではないと判定された場合、キャッシュメモリ１３０は、メモリアクセス要求に関連付けられてプロセッサ１１０，１２０の各々から出力されたＨＹＩＤもしくはＶＭＩＤ、および、割り当て情報格納部１３５に格納された割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。
【0021】
メインメモリ１４０は、ハイパーバイザのデータ、ＯＳ１のデータおよびＯＳ２のデータを格納する。ハイパーバイザのデータは、ハイパーバイザ用のプログラムおよびハイパーバイザが使用する各種データを含む。ＯＳ１のデータは、ＯＳ１用のプログラムおよびＯＳ１が使用する各種データを含む。ＯＳ２のデータは、ＯＳ２用のプログラムおよびＯＳ２が使用する各種データを含む。
【0022】
プロセッサ１１０，１２０は、メインメモリ１４０に格納されたハイパーバイザ用のプログラムを読み出して実行する。プロセッサ１１０，１２０は、ハイパーバイザ用のプログラムを実行することによって、ハイパーバイザもしくはＶＭを実行する。ハイパーバイザの機能、すなわち、ハイパーバイザによるＶＭの作成、実行および切り替えは、プロセッサ１１０，１２０がハイパーバイザ用のプログラムを実行することによって実現される。
【0023】
ＶＭ１がＯＳ１を実行する際、プロセッサ１１０，１２０は、メインメモリ１４０に格納されたＯＳ１用のプログラムを読み出して実行する。ＶＭ２がＯＳ２を実行する際、プロセッサ１１０，１２０は、メインメモリ１４０に格納されたＯＳ２用のプログラムを読み出して実行する。
【0024】
次に、実施の形態１に係る半導体装置１００の動作について説明する。図３は、実施の形態１に係る半導体装置１００の動作の一例を示すフローチャートである。まず、ステップＳ１１０において、ハイパーバイザの起動の処理が行われる。ステップＳ１１０の処理では、プロセッサ１１０，１２０の少なくとも一方がメインメモリ１４０に格納されたハイパーバイザ用のプログラムを読み出して実行する。これにより、ハイパーバイザが起動する。
【0025】
プロセッサ１１０，１２０の各々がハイパーバイザを実行する場合、ハイパーバイザは、ＨＹＩＤを、ハイパーバイザを実行するプロセッサ１１０，１２０の各々の第１の識別情報格納部に格納する。すなわち、プロセッサ１１０がハイパーバイザを実行する場合、ハイパーバイザは、第１の識別情報格納部１１１にＨＹＩＤを格納する。プロセッサ１２０がハイパーバイザを実行する場合、ハイパーバイザは、第１の識別情報格納部１２１にＨＹＩＤを格納する。
【0026】
次に、ステップＳ１２０において、ハイパーバイザのための割り当て情報の設定の処理が行われる。ステップＳ１２０では、ハイパーバイザは、ハイパーバイザが使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。
【0027】
図４は、実施の形態１に係る割り当て情報の一例を示す図である。割り当て情報は、識別情報（ＩＤ）とウェイとが対応付けされることによって構成される。図４に示されるように、ハイパーバイザは、ＨＹＩＤを用いて、ハイパーバイザとウェイ１３１－１３４の各々との対応関係を設定する。ＨＹＩＤは、ハイパーバイザを識別するための情報であり、ハイパーバイザに関連付けられたユニークな情報である。図４では、割り当てされることが“Ｘ”の表記を用いて示されている。図４以外の図面においても、同様の表記とされる。ハイパーバイザは、ハイパーバイザとウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0028】
図４では、全てのウェイ１３１－１３４がハイパーバイザに割り当てられている。そのため、プロセッサ１１０，１２０の各々が、ハイパーバイザを実行中にメモリアクセス要求を出力する場合、全てのウェイ１３１－１３４がアクセスの対象となり得る。しかしながら、ハイパーバイザは、ハイパーバイザがウェイ１３１－１３４のうちの一部のウェイのみを使用可能とするように割り当て情報を設定することもできる。また、ハイパーバイザは、ハイパーバイザがウェイ１３１－１３４のいずれも使用できないように割り当て情報を設定することもできる。
【0029】
次に、ステップＳ１３０において、ＶＭの作成の処理が行われる。ステップＳ１３０では、ハイパーバイザは、ＶＭを作成する。ＶＭの作成の処理には、ＶＭが動作するメモリ領域の確保、ＶＭの識別情報であるＶＭＩＤの作成などの処理が含まれる。実施の形態１では、ハイパーバイザは、ＯＳ１を実行するためのＶＭ１およびＯＳ２を実行するためのＶＭ２を作成する。また、ＶＭ１およびＶＭ２の作成において、ハイパーバイザは、ＶＭ１に関連付けられたユニークな情報であるＶＭＩＤ１およびＶＭ２に関連付けられたユニークな情報であるＶＭＩＤ２を作成する。
【0030】
次に、ステップＳ１４０において、ＶＭのための割り当て情報の設定の処理が行われる。ステップＳ１４０では、ハイパーバイザは、ＶＭ１およびＶＭ２の各々が使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。
【0031】
図５は、実施の形態１に係る割り当て情報の一例を示す図である。図５に示されるように、ハイパーバイザは、ＶＭＩＤ１およびＶＭＩＤ２を用いて、ＶＭ１およびＶＭ２の各々とウェイ１３１－１３４の各々との対応関係を設定する。図５の例では、ＶＭＩＤ１とウェイ１３１，１３２とが対応付けられ、ＶＭＩＤ２とウェイ１３３，１３４とが対応付けられている。そのため、ＶＭ１は、ウェイ１３１，１３２を使用可能であり、ＶＭ２は、ウェイ１３３，１３４を使用可能である。また、ＶＭに全てのウェイ１３１－１３４が割り当てられたので、ハイパーバイザへのウェイの割り当てがないように割り当て情報が更新される。ハイパーバイザは、ＶＭ１およびＶＭ２の各々とウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0032】
なお、図５では、ハイパーバイザにウェイを割り当てず、ＶＭ１にウェイ１３１，１３２を割り当て、ＶＭ２にウェイ１３３，１３４を割り当てているが、これに限定されない。例えば、ハイパーバイザにウェイ１３１，１３２を、ＶＭ１にウェイ１３３を、ＶＭ２にウェイ１３４を割り当てるようにしてもよい。また、ＶＭ１とＶＭ２に同じ数のウェイを割り当てる必要はない。ＶＭの各々が実行する処理の内容に応じて、割り当てるウェイの数を調整することができる。例えば、ＶＭ１にウェイ１３１－１３３を、ＶＭ２にウェイ１３４を割り当てるようにしてもよい。
【0033】
最後に、ステップＳ１５０において、ＶＭ（ＯＳ）の実行の処理が行われる。ステップＳ１５０では、ハイパーバイザは、ＶＭ１およびＶＭ２を実行する。ハイパーバイザは、ＯＳ１を実行するＶＭ１およびＯＳ２を実行するＶＭ２の実行スケジュールを制御することによって、ＶＭ単位でＯＳの実行を管理する。
【0034】
ハイパーバイザは、ＶＭ１およびＶＭ２の実行スケジュールを制御する際、ＶＭ１およびＶＭ２を実行するプロセッサ１１０，１２０を決定する。また、ハイパーバイザは、プロセッサ１１０，１２０の各々がＶＭ１およびＶＭ２のいずれかを実行する際、プロセッサ１１０，１２０の各々によって実行されるＶＭのＶＭＩＤを、ＶＭを実行するプロセッサ１１０，１２０の各々の第１の識別情報格納部に格納する。例えば、プロセッサ１１０，１２０の両方がＶＭ１を実行する場合、ハイパーバイザは、第１の識別情報格納部１１１，１２１の両方にＶＭＩＤ１を格納する。プロセッサ１１０がＶＭ１を実行し、プロセッサ１２０がＶＭ２を実行する場合、ハイパーバイザは、第１の識別情報格納部１１１にＶＭＩＤ１を、第１の識別情報格納部１２１にＶＭＩＤ２を格納する。
【0035】
ハイパーバイザは、プロセッサ１１０，１２０によって実行されるＶＭを切り替える際に、次に実行されるＶＭＩＤを第１の識別情報格納部１１１，１２１に格納する。例えば、プロセッサ１１０上でＶＭ１が動作している場合、第１の識別情報格納部１１１には、ＶＭＩＤ１が格納されている。その後、プロセッサ１１０上で動作するＶＭがＶＭ１からＶＭ２に切り替わる場合、ハイパーバイザは、第１の識別情報格納部１１１にＶＭＩＤ２を格納する。なお、ＶＭの切り替え時、現在のＶＭに係る内部レジスタの値などのデータは、スタックに退避され、次のＶＭに係る内部レジスタの値などのデータは、スタックから読み出される。
【0036】
続いて、実施の形態１に係るキャッシュメモリ１３０の動作について説明する。図６は、実施の形態１に係るキャッシュメモリ１３０の動作の一例を示すフローチャートである。プロセッサ１１０，１２０の各々は、ハイパーバイザもしくはＶＭを実行中に、キャッシュメモリ１３０に対してメモリアクセス要求を出力する。図６では、当該メモリアクセス要求に応答して動作するキャッシュメモリ１３０の動作について説明される。
【0037】
まず、ステップＳ２１０において、メモリアクセス要求およびＩＤ（ＨＹＩＤ、ＶＭＩＤ）の受信の処理が行われる。ステップＳ２１０では、キャッシュメモリ１３０は、バス１５０を介して、プロセッサ１１０，１２０の各々からメモリアクセス要求を受け取る。
【0038】
また、プロセッサ１１０，１２０の各々は、メモリアクセス要求を出力する際、第１の識別情報格納部に格納されたＨＹＩＤもしくはＶＭＩＤをメモリアクセス要求に関連付けてキャッシュメモリ１３０へ出力する。すなわち、プロセッサ１１０，１２０の各々は、ハイパーバイザを実行中にメモリアクセス要求をキャッシュメモリ１３０へ出力する際、第１の識別情報格納部に格納されているＨＹＩＤをメモリアクセス要求に関連付けて出力する。また、プロセッサ１１０，１２０の各々は、ＶＭを実行中にメモリアクセス要求をキャッシュメモリ１３０へ出力する際、第１の識別情報格納部に格納されているＶＭＩＤをメモリアクセス要求に関連付けて出力する。キャッシュメモリ１３０は、バス１５０を介して、プロセッサ１１０，１２０の各々からメモリアクセス要求に関連付けられたＨＹＩＤもしくはＶＭＩＤを受け取る。
【0039】
なお、プロセッサ１１０，１２０の各々は、ＨＹＩＤもしくはＶＭＩＤをメモリアクセス要求に含めて出力してもよい。あるいは、プロセッサ１１０，１２０は、ＨＹＩＤもしくはＶＭＩＤをメモリアクセス要求に付加して出力してもよい。
【0040】
次に、ステップＳ２２０において、メモリアクセス要求がキャッシュヒットであるか否かを判定する処理が行われる。ウェイ１３１－１３４の各々は、タグメモリ部およびデータメモリ部を備え、タグメモリ部に格納されるタグアドレスとデータメモリ部に格納されるデータから構成される複数のエントリを有する。プロセッサ１１０，１２０の各々から出力されるメモリアクセス要求は、タグ部とインデックス部を有するアドレスを含む。ステップＳ２２０では、キャッシュメモリ１３０は、プロセッサ１１０，１２０の各々から出力されたメモリアクセス要求を受け取ると、アドレスのインデックス部によって指定されるエントリをウェイ１３１－１３４の各々から選択する。キャッシュメモリ１３０は、選択されたエントリに含まれるタグアドレスとアドレスのタグ部を比較することによって、プロセッサ１１０，１２０の各々から出力されたメモリアクセス要求がキャッシュヒットであるか否かを判定する。
【0041】
ステップＳ２２０において、タグアドレスとアドレスのタグ部が一致する場合、キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットであると判定する。この場合には、メモリアクセス要求に係るデータは、キャッシュメモリ１３０に格納されている。メモリアクセス要求がキャッシュヒットであると判定された場合（ステップＳ２２０のＹＥＳ）、処理はステップＳ２６０へ進む。一方、タグアドレスとアドレスのタグ部が一致しない場合、キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではないと判定する。この場合には、メモリアクセス要求に係るデータは、キャッシュメモリ１３０に格納されていない。メモリアクセス要求がキャッシュヒットではないと判定された場合（ステップＳ２２０のＮＯ）、処理はステップＳ２３０へ進む。
【0042】
ステップＳ２３０において、ＩＤ（ＨＹＩＤ、ＶＭＩＤ）に基づくウェイの選択の処理が行われる。ステップＳ２３０では、キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではない場合、メモリアクセス要求に関連付けられたＨＹＩＤもしくはＶＭＩＤ、および、割り当て情報格納部１３５に格納されている割り当て情報に基づいて、ウェイ１３１－１３４からデータの置き換え対象となるウェイを選択する。データの置き換え対象となるウェイは、メモリアクセス要求に係るデータを格納するためのウェイとなる。
【0043】
キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではない場合、プロセッサ１１０，１２０の各々からメモリアクセス要求に関連付けられて出力されたＨＹＩＤもしくはＶＭＩＤを確認し、割り当て情報格納部１３５に格納された割り当て情報を参照する。
【0044】
キャッシュメモリ１３０は、メモリアクセス要求に関連付けられたＨＹＩＤを受け取った場合、当該メモリアクセス要求がハイパーバイザの動作中に出力されたメモリアクセス要求であると認識する。このとき、例えば、割り当て情報格納部１３５に格納された割り当て情報が図４によって示された情報を含んでいる場合、キャッシュメモリ１３０は、ＨＹＩＤおよび図４に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３１－１３４を選択する。
【0045】
また、キャッシュメモリ１３０は、メモリアクセス要求に関連付けられたＶＭＩＤ１を受け取った場合、当該メモリアクセス要求がＶＭ１の動作中に出力されたメモリアクセス要求であると認識する。このとき、例えば、割り当て情報格納部１３５に格納された割り当て情報が図５によって示された情報を含んでいる場合、キャッシュメモリ１３０は、ＶＭＩＤ１および図５に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３１，１３２を選択する。
【0046】
キャッシュメモリ１３０は、メモリアクセス要求に関連付けられたＶＭＩＤ２を受け取った場合、当該メモリアクセス要求がＶＭ２の動作中に出力されたメモリアクセス要求であると認識する。このとき、例えば、割り当て情報格納部１３５に格納された割り当て情報が図５によって示された情報を含んでいる場合、キャッシュメモリ１３０は、ＶＭＩＤ２および図５に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３３，１３４を選択する。
【0047】
次に、ステップＳ２４０において、エントリの選択の処理が行われる。ステップＳ２４０では、キャッシュメモリ１３０は、選択されたウェイのうちのアドレスのインデックス部によって指定されるエントリの中から、１つのエントリを選択する。選択されるウェイが複数存在する場合、キャッシュメモリ１３０は、どのウェイのエントリを選択するかを判断する必要がある。しかしながら、その手法については特に限定されない。例えば、各エントリのタグメモリ部に有効フラグや参照履歴情報が含まれる場合、これらの情報に基づいて、エントリは選択されてもよい。有効フラグは、エントリ内のデータの有効性を示す情報である。キャッシュメモリ１３０は、有効フラグがセットされているエントリと有効フラグがセットされていないエントリがあれば、有効フラグがセットされているエントリを選択するようにしてもよい。また、参照履歴情報は、エントリへのアクセス頻度を示す情報である。キャッシュメモリ１３０は、参照履歴情報に基づいて、最も長く参照されていないエントリを選択するようにしてよい。
【0048】
次に、ステップＳ２５０において、データの書き戻しの処理が行われる。ステップＳ２５０では、キャッシュメモリ１３０は、選択されたエントリのデータメモリ部に格納されたデータを、メインメモリ１４０の対応するアドレスに書き戻す。なお、選択されたエントリに、有効フラグがセットされていない、あるいは、メインメモリ１４０へのデータの書き戻しが不要であることを示す情報が含まれている場合には、ステップＳ２５０の処理を省くことができる。
【0049】
最後に、ステップＳ２６０おいて、対象エントリへのアクセスの処理が行われる。メモリアクセス要求がキャッシュヒットである場合、アドレスのタグ部と一致したタグアドレスを格納するエントリがアクセス対象のエントリ（対象エントリ）となる。一方、メモリアクセス要求がキャッシュヒットではない場合、ステップＳ２４０の処理にて選択されたエントリがアクセス対象のエントリ（対象エントリ）となる。ステップＳ２６０では、キャッシュメモリ１３０は、対象エントリに対してアクセスを行う。
【0050】
メモリアクセス要求には、リード要求とライト要求が含まれる。キャッシュヒットであるメモリアクセス要求がリード要求である場合、キャッシュメモリ１３０は、対象エントリのデータメモリ部からデータを読み出す。キャッシュメモリ１３０は、対象エントリから読み出されたデータを、リード要求に係るデータ（リードデータ）として、メモリアクセス要求の発行元であるプロセッサへ出力する。
【0051】
一方、キャッシュヒットであるメモリアクセス要求がライト要求である場合、キャッシュメモリ１３０は、メモリアクセス要求の発行元であるプロセッサから出力されたライト要求に係るデータ（ライトデータ）を受け取る。キャッシュメモリ１３０は、ライトデータを対象エントリのデータメモリ部に格納する。
【0052】
また、キャッシュヒットではないメモリアクセス要求がリード要求である場合、キャッシュメモリ１３０は、メインメモリ１４０の対応するアドレスからデータを読み出す。キャッシュメモリ１３０は、メインメモリ１４０から読み出されたデータを、リード要求に係るデータ（リードデータ）として、対象エントリのデータメモリ部に格納する。すなわち、キャッシュメモリ１３０は、メインメモリ１４０からリードデータを読み出して、ステップＳ２３０において選択されたウェイに格納する。キャッシュメモリ１３０は、リードデータをメモリアクセス要求の発行元であるプロセッサへ出力する。
【0053】
一方、キャッシュヒットではないメモリアクセス要求がライト要求である場合、キャッシュメモリ１３０は、メモリアクセス要求の発行元であるプロセッサから出力されたライト要求に係るデータ（ライトデータ）を受け取る。キャッシュメモリ１３０は、ライトデータを対象エントリのデータメモリ部に格納する。すなわち、キャッシュメモリ１３０は、ライトデータをステップＳ２３０において選択されたウェイに格納する。
【0054】
このように、キャッシュメモリ１３０は、メモリアクセス要求がキャッシュヒットではない場合、割り当て情報によって設定されたウェイの範囲内において、データ置き換えの処理を実行する。これにより、割り当て情報によって設定されていないウェイに対しては、データ置き換えの処理は発生しない。例えば、割り当て情報が図５に示される情報を含み、かつ、ＶＭ１が実行されている場合、ＶＭ１の処理によって、ウェイ１３３，１３４に格納されているＶＭ２に係るデータが追い出されることはない。また、ＶＭ２の処理によって、ウェイ１３１，１３２に格納されているＶＭ１に係るデータも追い出されることはない。
【0055】
以上の通り、実施の形態１によれば、ハイパーバイザは、互いに異なるＯＳを実行する複数のＶＭの各々が使用できる複数のウェイのうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。ハイパーバイザは、プロセッサがＶＭ（ＯＳ）を実行する際、ＶＭ（ＯＳ）を実行するプロセッサにＶＭＩＤを設定する。プロセッサは、キャッシュメモリへメモリアクセス要求を出力する際、設定されたＶＭＩＤをメモリアクセス要求に関連付けて出力する。キャッシュメモリは、メモリアクセス要求がキャッシュヒットではない場合、ＶＭＩＤと割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。このように、実施の形態１に係る半導体装置では、プロセッサ上で動作するＯＳが動的に切り替わる場合においても、実行中のＯＳ、換言すれば、ＯＳを実行中のＶＭと、キャッシュメモリと、の間の割り当てを適切に設定することができる。
【0056】
［実施の形態１の変形例１］
次に、実施の形態１の変形例１について説明する。実施の形態１では、ハイパーバイザまたはＶＭの各々が各ウェイを専有するように割り当て情報が設定されている。例えば、図５のケースの場合、ＶＭ１は、ウェイ１３１，１３２を専有して使用可能であり、ＶＭ２は、ウェイ１３３，１３４を専有して使用可能である。しかしながら、実施の形態１の変形例１では、割り当て情報は、ハイパーザイザおよびＶＭが１つのウェイを共有するように設定される。
次に、実施の形態１の変形例１について説明する。実施の形態１では、ハイパーバイザまたはＶＭの各々が各ウェイを専有するように割り当て情報が設定されている。例えば、図５のケースの場合、ＶＭ１は、ウェイ１３１，１３２を専有して使用可能であり、ＶＭ２は、ウェイ１３３，１３４を専有して使用可能である。しかしながら、実施の形態１の変形例１では、割り当て情報は、ハイパーザイザおよびＶＭが１つのウェイを共有するように設定される。
【0057】
図７は、実施の形態１の変形例１に係る割り当て情報の一例を示す図である。図７の例では、ＶＭＩＤ１とウェイ１３１－１３３とが対応付けられ、ＶＭＩＤ２とウェイ１３２－１３４とが対応付けられている。そのため、ＶＭ１は、ウェイ１３１－１３３を使用可能であり、ＶＭ２は、ウェイ１３２－１３４を使用可能である。この場合、ウェイ１３２，１３３は、ＶＭ１およびＶＭ２によって共用される。
【0058】
例えば、ＶＭ１上で動作するＯＳ１およびＶＭ２上で動作するＯＳ２におけるキャッシュメモリ１３０の利用量の最大値が、それぞれ、キャッシュメモリ１３０の容量値の３／４であると想定する。また、ＶＭ１上で動作するＯＳ１およびＶＭ２上で動作するＯＳ２のキャッシュメモリ１３０の使用は、大半の時間において、キャッシュメモリ１３０の容量の１／２未満であると想定する。
【0059】
図７に示される割り当て情報によれば、ＶＭ１上で動作するＯＳ１は、ウェイ１３１（キャッシュメモリ１３０の容量の１／４）を常に使用でき、最大ではウェイ１３１－１３３（キャッシュメモリ１３０の容量の３／４）を使用できる。また、ＶＭ２上で動作するＯＳ２は、ウェイ１３４（キャッシュメモリ１３０の容量の１／４）を常に使用でき、最大ではウェイ１３２－１３４（キャッシュメモリ１３０の容量の３／４）を使用できる。この場合、一部のウェイを共有化させることによって、キャッシュメモリ１３０の使用効率の向上が期待できる。
【0060】
このように、実施の形態１の変形例１によれば、ハイパーバイザは、複数のウェイのうちの少なくとも１つのウェイが、複数の仮想マシンのうちの少なくとも２つの仮想マシンによって共有されるように割り当て情報を設定する。これにより、キャッシュメモリの複数のウェイを柔軟に使用することができ、キャッシュメモリの利用効率を向上させることができる。
【0061】
［実施の形態１の変形例２］
次に、実施の形態１の変形例２について説明する。実施の形態１に係る割り当て情報は、動的に変更されないが、実施の形態１の変形例２に係る割り当て情報は、キャッシュヒット率に応じて動的に変更される。図８は、実施の形態１の変形例２に係る半導体装置１００ａの構成の一例を示すブロック図である。図８に示されるように、図１のキャッシュメモリ１３０は、キャッシュメモリ１３０ａに変更される。
次に、実施の形態１の変形例２について説明する。実施の形態１に係る割り当て情報は、動的に変更されないが、実施の形態１の変形例２に係る割り当て情報は、キャッシュヒット率に応じて動的に変更される。図８は、実施の形態１の変形例２に係る半導体装置１００ａの構成の一例を示すブロック図である。図８に示されるように、図１のキャッシュメモリ１３０は、キャッシュメモリ１３０ａに変更される。
【0062】
キャッシュメモリ１３０ａは、図１のキャッシュメモリ１３０の構成に加えて、ヒット率算出回路１３６を備える。ヒット率算出回路１３６は、ＶＭの実行中にプロセッサ１１０，１２０の各々から出力されるメモリアクセス要求を監視する。ヒット率算出回路１３６は、メモリアクセス要求に関連付けられたＶＭＩＤに基づいて、ＶＭ毎にキャッシュヒットであると判定されたメモリアクセス要求の数をカウントする。ヒット率算出回路１３６は、カウントした結果に基づいて、ＶＭ毎にキャッシュヒット率を算出する。ヒット率算出回路１３６によるヒット率の算出は、所定の期間毎に行われる。
【0063】
ハイパーバイザは、ヒット率算出回路１３６からＶＭ毎に算出されたキャッシュヒット率を受け取り、ＶＭのキャッシュヒット率の差分を算出する。例えば、ＶＭ１のキャッシュヒット率が７０％、ＶＭ２のキャッシュヒット率が９５％であれば、ＶＭのキャッシュヒット率の差分は、２５％となる。ハイパーバイザは、算出されたキャッシュヒット率の差分と所定の値とを比較する。
【0064】
ハイパーバイザは、算出されたキャッシュヒット率の差分が所定の値より大きい場合には、キャッシュヒット率の低いＶＭが使用可能なウェイの数を増やすように割り当て情報を変更する、あるいは、キャッシュヒット率の高いＶＭが使用可能なウェイの数を減らすように割り当て情報を変更する。所定の値は、割り当て情報を変更するか否かを決めるための閾値となる。例えば、ＶＭ１のキャッシュヒット率が７０％、ＶＭ２のキャッシュヒット率が９５％、所定の値が２０％であるとすると、ＶＭのキャッシュヒット率の差分は、２５％となり、所定の値より大きい。この場合、ハイパーバイザは、ＶＭ１が使用可能なウェイの数を増やすように割り当て情報を変更する、ＶＭ２が使用可能なウェイの数を減らすように割り当て情報を変更する、あるいは、ＶＭ１が使用可能なウェイの数を増やしかつＶＭ２が使用可能なウェイの数を減らすように割り当て情報を変更する。
【0065】
このように、実施の形態１の変形例２によれば、ヒット率算出回路は、ＶＭ毎にキャッシュヒット率を算出する。ハイパーバイザは、ＶＭのキャッシュヒット率の差分に基づいて、動的に割り当て情報を変更する。これにより、ＶＭ毎のキャッシュヒット率に偏りが生じた場合でも、当該偏りを抑制するように割り当て情報を自動で調整することができる。
【0066】
［実施の形態２］
次に、実施の形態２について説明する。実施の形態２に係る半導体装置は、ＯＳがＯＳおよびＯＳ上で動作するアプリケーション（ＡＰＰ）などのソフトウェアに対してウェイを割り当てる点で、実施の形態１に係る半導体装置とは異なる。図９は、実施の形態２に係る半導体装置２００の構成の一例を示すブロック図である。図９に示されるように、図１のプロセッサ１１０，１２０、キャッシュメモリ１３０およびメインメモリ１４０は、それぞれ、プロセッサ２１０，２２０、キャッシュメモリ２３０およびメインメモリ２４０に変更される。
次に、実施の形態２について説明する。実施の形態２に係る半導体装置は、ＯＳがＯＳおよびＯＳ上で動作するアプリケーション（ＡＰＰ）などのソフトウェアに対してウェイを割り当てる点で、実施の形態１に係る半導体装置とは異なる。図９は、実施の形態２に係る半導体装置２００の構成の一例を示すブロック図である。図９に示されるように、図１のプロセッサ１１０，１２０、キャッシュメモリ１３０およびメインメモリ１４０は、それぞれ、プロセッサ２１０，２２０、キャッシュメモリ２３０およびメインメモリ２４０に変更される。
【0067】
実施の形態２に係る半導体装置２００では、ＶＭが実行するＯＳ上でＡＰＰが動作する。図１０は、実施の形態２に係るソフトウェアの構成を説明するための模式図である。図１０に示されるように、ＶＭ１は、ＯＳ１上で第１のアプリケーション（ＡＰＰ１）を実行し、ＡＰＰ１はＯＳ１上で動作する。ＶＭ２は、ＯＳ２上で第２のアプリケーション（ＡＰＰ２）を実行し、ＡＰＰ２はＯＳ２上で動作する。ＡＰＰ１およびＡＰＰ２以外の構成については、図２と同様である。なお、実施の形態２では、ＯＳ１上で動作するＡＰＰ１およびＯＳ２上で動作するＡＰＰ２が例示されるが、ＶＭ上で動作するＡＰＰの数は、１つに限定されない。
【0068】
図９において、プロセッサ２１０は、第１の識別情報格納部１１１に加えて、識別情報を格納するための第２の識別情報格納部２１１を備える。プロセッサ２１０がＯＳを実行する際、第２の識別情報格納部２１１には、ＯＳを識別するための第１のソフトウェア識別情報（ＳＷＩＤ１）が格納される。プロセッサ２１０がＡＰＰを実行する際、第２の識別情報格納部２１１には、ＡＰＰを識別するための第２のソフトウェア識別情報（ＳＷＩＤ２）が格納される。
【0069】
プロセッサ２２０は、第１の識別情報格納部１２１に加えて、識別情報を格納するための第２の識別情報格納部２２１を備える。プロセッサ２２０がＯＳを実行する際、第２の識別情報格納部２２１には、ＳＷＩＤ１が格納される。プロセッサ２２０がＡＰＰを実行する際、第２の識別情報格納部２２１には、ＳＷＩＤ２が格納される。
【0070】
このように、第２の識別情報格納部２１１，２２１には、二種類のソフトウェア識別情報（ＳＷＩＤ）が格納され得る。なお、ＯＳ１およびＯＳ２のいずれが実行された場合でも、第２の識別情報格納部２１１，２２１には、ＳＷＩＤ１が格納される。また、ＡＰＰ１およびＡＰＰ２のいずれが実行された場合でも、第２の識別情報格納部２１１，２２１には、ＳＷＩＤ２が格納される。
【0071】
また、プロセッサ２１０，２２０の各々は、バス１５０を介してキャッシュメモリ２３０へメモリアクセス要求を出力する際、第１の識別情報格納部に格納されたＶＭＩＤに加えて、第２の識別情報格納部に格納されたＳＷＩＤ１もしくはＳＷＩＤ２をメモリアクセス要求に関連付けて出力する。メモリアクセス要求に関連付けられて出力されたＶＭＩＤ、および、ＳＷＩＤ１もしくはＳＷＩＤ２は、キャッシュメモリ２３０においてメモリアクセス要求がキャッシュヒットではないと判定された場合に、データの置き換え対象となるキャッシュメモリ２３０のウェイを決定するための情報として利用される。
【0072】
キャッシュメモリ２３０は、図１のキャッシュメモリ１３０の構成に加えて、割り当て権限情報格納部２３１を備える。割り当て権限情報格納部２３１は、割り当て権限情報を格納する。割り当て権限情報は、ＶＭにおいて実行されるＯＳに、ウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てる権限を与えるための情報である。
【0073】
メインメモリ２４０は、ハイパーバイザのデータ、ＯＳ１のデータおよびＯＳ２のデータに加えて、ＡＰＰ１のデータおよびＡＰＰ２のデータを格納する。ＡＰＰ１のデータは、ＡＰＰ１用のプログラムおよびＡＰＰ１が使用する各種データを含む。ＡＰＰ２のデータは、ＡＰＰ２用のプログラムおよびＡＰＰ２が使用する各種データを含む。
【0074】
ＶＭ１がＡＰＰ１を実行する際、プロセッサ２１０，２２０は、メインメモリ２４０に格納されたＡＰＰ１用のプログラムを読み出して実行する。ＶＭ２がＡＰＰ２を実行する際、プロセッサ２１０，２２０は、メインメモリ２４０に格納されたＡＰＰ２用のプログラムを読み出して実行する。
【0075】
次に、実施の形態２に係る半導体装置２００の動作について説明する。図１１は、実施の形態２に係る半導体装置２００の動作の一例を示すフローチャートである。図１１に示されるように、図１１のフローチャートは、図３に示されるステップＳ１１０－Ｓ１４０の処理を含む。また、図１１では、図３のステップＳ１５０は、ステップＳ３２０に変更され、ステップＳ１４０とステップＳ３２０との間に、ステップＳ３１０が追加される。
【0076】
ステップＳ３１０において、割り当て権限情報の設定の処理が行われる。ステップＳ３１０の処理では、ハイパーバイザは、複数のＶＭの各々において実行されるＯＳにウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てる権限を与える割り当て権限情報を設定し、割り当て権限情報格納部２３１に格納する。
【0077】
図１２は、実施の形態２に係る割り当て権限情報の一例を示す図である。割り当て権限情報は、ＶＭＩＤとウェイとが対応付けされることによって構成される。図１２に示されるように、ハイパーバイザは、ＶＭＩＤを用いて、ＶＭ１およびＶＭ２の各々とウェイ１３１－１３４の各々との対応関係を設定する。図１２の例では、ＶＭＩＤ１とウェイ１３１，１３２とが対応付けられ、ＶＭＩＤ２とウェイ１３３，１３４とが対応づけられている。そのため、ＶＭ１上で動作するＯＳ１には、ウェイ１３１，１３２を割り当てる権限が与えられる。また、ＶＭ２上で動作するＯＳ２には、ウェイ１３３，１３４を割り当てる権限が与えられる。
【0078】
次に、ステップＳ３２０において、ＶＭ（ＯＳ，ＡＰＰ）の実行の処理が行われる。ステップＳ３２０では、ＶＭが実行されるため、図３のステップＳ１５０において説明されたように、ハイパーバイザは、プロセッサ２１０，２２０によって実行されるＶＭのＶＭＩＤを、ＶＭを実行するプロセッサ２１０，２２０の各々の第１の識別情報格納部に格納する。また、プロセッサ２１０，２２０の各々は、ＶＭを実行中にメモリアクセス要求を出力する際、プロセッサ２１０，２２０の各々の第１の識別情報格納部に格納されているＶＭＩＤをメモリアクセス要求に関連付けて出力する。
【0079】
さらに、プロセッサ２１０，２２０の各々がＯＳもしくはＡＰＰを実行する場合、ＶＭ上で動作するＯＳは、ＳＷＩＤ１もしくはＳＷＩＤ２を、ＯＳもしくはＡＰＰを実行するプロセッサ２１０，２２０の各々の第２の識別情報格納部に格納する。すなわち、ＶＭ１上で動作するＯＳ１は、プロセッサ２１０上でＯＳ１の処理（ＯＳ１のカーネルの処理）が実行される場合、第２の識別情報格納部２１１にＳＷＩＤ１を格納する。ＶＭ１上で動作するＯＳ１は、プロセッサ２１０上でＡＰＰ１の処理が実行される場合、第２の識別情報格納部２１１にＳＷＩＤ２を格納する。ＶＭ２上で動作するＯＳ２は、プロセッサ２２０上でＯＳ２の処理（ＯＳ２のカーネルの処理）が実行される場合、第２の識別情報格納部２２１にＳＷＩＤ１を格納する。ＶＭ２上で動作するＯＳ２は、プロセッサ２２０上でＡＰＰ２の処理が実行される場合、第２の識別情報格納部２２１にＳＷＩＤ２を格納する。
【0080】
また、プロセッサ２１０，２２０の各々は、ＯＳもしくはＡＰＰの処理の実行中にメモリアクセス要求をキャッシュメモリ２３０へ出力する際、プロセッサ２１０，２２０の各々の第２の識別情報格納部に格納されているＳＷＩＤ１もしくはＳＷＩＤ２をメモリアクセス要求に関連付けて出力する。すなわち、プロセッサ２１０，２２０の各々は、ＯＳ１もしくはＯＳ２の処理の実行中にメモリアクセス要求をキャッシュメモリ２３０へ出力する際、第２の識別情報格納部に格納されているＳＷＩＤ１をメモリアクセス要求に関連付けて出力する。また、プロセッサ２１０，２２０の各々は、ＡＰＰ１もしくはＡＰＰ２の処理の実行中にメモリアクセス要求をキャッシュメモリ２３０へ出力する際、第２の識別情報格納部に格納されているＳＷＩＤ２をメモリアクセス要求に関連付けて出力する。
【0081】
このように、ステップＳ３２０のＶＭ（ＯＳ，ＡＰＰ）の実行の処理においては、ハイパーバイザが第１の識別情報格納部にＶＭＩＤを格納する処理が行われるだけでなく、ＯＳが第２の識別情報格納部にＳＷＩＤ１もしくはＳＷＩＤ２を格納する処理も行われる。また、プロセッサ２１０，２２０の各々は、メモリアクセス要求を出力する際に、プロセッサ２１０，２２０の各々の第１の識別情報格納部に格納されているＶＭＩＤだけではなく、プロセッサ２１０，２２０の各々の第２の識別情報格納部に格納されているＳＷＩＤ１もしくはＳＷＩＤ２も、メモリアクセス要求に関連付けて出力する。
【0082】
また、ＶＭ上で動作するＯＳは、割り当て権限情報に基づいて、割り当て情報を設定する。図１３は、実施の形態２に係るＯＳによる割り当て情報の設定の処理の一例を示すフローチャートである。図１３に示されるように、図１３のフローチャートは、ステップＳ３２１およびステップＳ３２２を含む。ステップＳ３２１およびステップＳ３２２の処理は、図１１のステップＳ３２０の処理の中で行われる。
【0083】
まず、ステップＳ３２１において、割り当て権限情報の参照の処理が行われる。ステップＳ３２１の処理では、ＶＭ上で動作するＯＳは、割り当て権限情報格納部２３１に格納された割り当て権限情報を参照して、ＯＳ自身に割り当てられた少なくとも１つのウェイの範囲を確認する。例えば、割り当て権限情報格納部２３１に、図１２に示される割り当て権限情報が格納されている場合、ＶＭ１上で動作するＯＳ１は、割り当て権限情報を参照して、ＯＳ１自身に割り当てられた少なくとも１つのウェイの範囲がウェイ１３１，１３２であることを確認する。換言すれば、ＯＳ１は、ハイパーバイザによってＯＳ１にウェイ１３１，１３２を割り当てる権限が与えられていることを確認する。また、ＶＭ２上で動作するＯＳ２は、割り当て権限情報を参照して、ＯＳ２自身に割り当てられた少なくとも１つのウェイの範囲がウェイ１３３，１３４であることを確認する。換言すれば、ＯＳ２は、ハイパーバイザによってＯＳ２にウェイ１３３，１３４を割り当てる権限が与えられていることを確認する。
【0084】
次に、ステップＳ３２２において、ＯＳおよびＡＰＰのための割り当て情報の設定の処理が行われる。ステップＳ３２２の処理では、ＶＭ上で動作するＯＳは、割り当てられた少なくとも１つのウェイの範囲内において、ＯＳ自身およびＯＳ自身の上で動作するＡＰＰの各々が使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。
【0085】
図１４は、実施の形態２に係る割り当て情報の一例を示す図である。図１４に示されるように、ＶＭ上で動作するＯＳは、ＶＭＩＤ１とＳＷＩＤ１もしくはＳＷＩＤ２との組み合わせ、および、ＶＭＩＤ２とＳＷＩＤ１もしくはＳＷＩＤ２との組み合わせを用いて、ＯＳ自身に割り当てられた少なくとも１つのウェイの範囲内において、ＯＳ自身およびＯＳ自身の上で動作するＡＰＰの各々とウェイ１３１－１３４の各々との対応関係を設定する。
【0086】
また、図１４は、図１２に示される割り当て権限が設定されている場合に対応している。割り当てる権限が与えられていない領域には、“－”の表記が使われている。図１４以外の図面においても、同様の表記とされる。ＶＭ上で動作するＯＳは、ＯＳ自身およびＯＳ自身の上で動作するＡＰＰの各々とウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0087】
ＳＷＩＤ１は、ＶＭで実行されるＯＳに関連付けられたユニークな情報である。ＳＷＩＤ２は、ＶＭで実行されるＡＰＰに関連付けられたユニークな情報である。ＳＷＩＤ１およびＳＷＩＤ２は、ＯＳによって生成される。
【0088】
図１４では、ＶＭ１上で動作するＯＳ１は、ハイパーバイザによってＯＳ１にウェイ１３１，１３２の範囲内（図１４の領域Ａ）で割り当てる権限が与えられているため、ＶＭＩＤ１およびＳＷＩＤ１の組み合わせと、ウェイ１３２と、を対応付け、ＶＭＩＤ１およびＳＷＩＤ２の組み合わせと、ウェイ１３１と、を対応付ける。ＯＳ１は、ＯＳ１およびＡＰＰ１の各々とウェイ１３１，１３２の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。これにより、ＯＳ１は、ウェイ１３２を使用可能となり、ＯＳ１上で動作するＡＰＰ１は、ウェイ１３１を使用可能となる。
【0089】
一方、ＶＭ２上で動作するＯＳ２は、ハイパーバイザによってＯＳ２にウェイ１３３，１３４の範囲内（図１４の領域Ｂ）で割り当てる権限が与えられているため、ＶＭＩＤ２およびＳＷＩＤ１の組み合わせと、ウェイ１３４と、を対応付け、ＶＭＩＤ２およびＳＷＩＤ２の組み合わせと、ウェイ１３３と、を対応付ける。ＯＳ２は、ＯＳ２およびＡＰＰ２の各々とウェイ１３３，１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。これにより、ＯＳ２は、ウェイ１３４を使用可能となり、ＯＳ２上で動作するＡＰＰ２は、ウェイ１３３を使用可能となる。
【0090】
なお、キャッシュメモリ２３０は、割り当て権限の範囲を超えて設定された不適切な割り当て情報を、割り当て情報格納部１３５に格納させない機能を備えていてもよい。また、キャッシュメモリ２３０は、不適切な割り当て情報が割り当て情報格納部１３５に格納されたとしても、その情報を無視する機能を備えていてもよい。
【0091】
続いて、実施の形態２に係るキャッシュメモリ２３０の動作について説明する。図１５は、実施の形態２に係るキャッシュメモリ２３０の動作の一例を示すフローチャートである。図１５に示されるように、図１５のフローチャートは、図６に示されるステップＳ２２０およびステップＳ２４０－Ｓ２６０の処理を含む。また、図１５では、図６のステップＳ２１０は、ステップＳ４１０に変更され、図６のステップＳ２３０は、ステップＳ４２０に変更される。
【0092】
ステップＳ４１０において、メモリアクセス要求およびＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＷＩＤ１、ＳＷＩＤ２）の受信の処理が行われる。ステップＳ４１０では、キャッシュメモリ２３０は、バス１５０を介して、プロセッサ２１０，２２０の各々からメモリアクセス要求を受け取る。
【0093】
また、プロセッサ２１０，２２０の各々は、ハイパーバイザを実行中にメモリアクセス要求を出力する場合、プロセッサ２１０，２２０の各々の第１の識別情報格納部に格納されたＨＹＩＤを、メモリアクセス要求に関連付けてキャッシュメモリ２３０へ出力する。キャッシュメモリ２３０は、バス１５０を介して、プロセッサ２１０，２２０の各々からメモリアクセス要求に関連付けられたＨＹＩＤを受け取る。
【0094】
プロセッサ２１０，２２０の各々は、ＯＳもしくはＡＰＰを実行中にメモリアクセス要求を出力する場合、プロセッサ２１０，２２０の各々の第１の識別情報格納部に格納されたＶＭＩＤおよびプロセッサ２１０，２２０の各々の第２の識別情報格納部に格納されたＳＷＩＤ１もしくはＳＷＩＤ２を、メモリアクセス要求に関連付けてキャッシュメモリ２３０へ出力する。キャッシュメモリ２３０は、バス１５０を介して、プロセッサ２１０，２２０の各々からメモリアクセス要求に関連付けられたＶＭＩＤ、および、ＳＷＩＤ１もしくはＳＷＩＤ２を受け取る。
【0095】
ステップＳ４２０において、ＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＷＩＤ１、ＳＷＩＤ２）に基づくウェイの選択の処理が行われる。ステップＳ４２０では、キャッシュメモリ２３０は、メモリアクセス要求がキャッシュヒットではない場合、プロセッサ２１０，２２０の各々からメモリアクセス要求に関連付けられて出力されたＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＷＩＤ１，ＳＷＩＤ２）を確認し、割り当て情報格納部１３５に格納された割り当て情報を参照する。
【0096】
キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＨＹＩＤを受け取った場合、メモリアクセス要求に関連付けられたＨＹＩＤおよび割り当て情報格納部１３５に格納された割り当て情報に基づいて、データの置き換え対象のウェイを選択する。
【0097】
また、キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＶＭＩＤを受け取った場合、メモリアクセス要求に関連付けられたＶＭＩＤ、ＳＷＩＤ１もしくはＳＷＩＤ２、および、割り当て情報格納部１３５に格納された割り当て情報に基づいて、データの置き換え対象のウェイを選択する。
【0098】
ここで、割り当て情報格納部１３５に格納された割り当て情報が、図１４によって示された情報であるとする。キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＶＭＩＤ１およびＳＷＩＤ１を受け取った場合、当該メモリアクセス要求がＯＳ１の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ２３０は、ＶＭＩＤ１、ＳＷＩＤ１および図１４に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３２を選択する。
【0099】
また、キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＶＭＩＤ１およびＳＷＩＤ２を受け取った場合、当該メモリアクセス要求がＡＰＰ１の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ２３０は、ＶＭＩＤ１、ＳＷＩＤ２および図１４に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３１を選択する。
【0100】
キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＶＭＩＤ２およびＳＷＩＤ１を受け取った場合、当該メモリアクセス要求がＯＳ２の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ２３０は、ＶＭＩＤ２、ＳＷＩＤ１および図１４に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３４を選択する。
【0101】
また、キャッシュメモリ２３０は、メモリアクセス要求に関連付けられたＶＭＩＤ２およびＳＷＩＤ２を受け取った場合、当該メモリアクセス要求がＡＰＰ２の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ２３０は、ＶＭＩＤ２、ＳＷＩＤ２および図１４に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３３を選択する。
【0102】
このように、実施の形態２に係る半導体装置２００は、ＶＭが実行するソフトウェア（ＯＳおよびＡＰＰ）の単位で、ウェイの割り当てを設定することができる。すなわち、実施の形態２に係る半導体装置２００は、ＶＭ内の処理においても、ＯＳとＡＰＰが使用可能なウェイの割り当てを行うことができる。ＯＳが使用するウェイとＡＰＰが使用するウェイとが分離されていれば、例えば、ＯＳ１の処理によって、ウェイに格納されているＡＰＰ１に係るデータが追い出されることはない。また、ＡＰＰ１の処理によって、ウェイに格納されているＯＳ１に係るデータも追い出されることはない。
【0103】
以上の通り、実施の形態２によれば、ハイパーバイザは、複数のＶＭの各々において実行されるＯＳに複数のウェイのうちの少なくとも１つのウェイを割り当てる権限を与える割り当て権限情報を設定する。ＯＳは、割り当て権限情報を参照することによって、ＯＳ自身に割り当てられた少なくとも１つのウェイの範囲を確認し、割り当てられた少なくとも１つのウェイの範囲内において、ＯＳ自身およびＯＳ自身の上で動作するＡＰＰの各々が使用できる複数のウェイのうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。キャッシュメモリは、メモリアクセス要求がキャッシュヒットではない場合、ＶＭＩＤ、ＳＷＩＤ１もしくはＳＷＩＤ２、および、割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。このように、実施の形態２に係る半導体装置では、ＶＭが実行するソフトウェア（ＯＳおよびＡＰＰ）に対してウェイの割り当てが行われるため、実施の形態２に係る半導体装置２００は、実施の形態１に係る半導体装置よりも、割り当ての粒度を細かく設定することができる。
【0104】
また、実施の形態２に係る半導体装置では、ハイパーバイザは、ＶＭ上で動作するＯＳに対して、ＶＭ上で動作するソフトウェア（ＯＳおよびＡＰＰ）が使用するウェイを割り当てるための割り当て権限を与え、割り当て権限を与えられたＯＳは、ハイパーバイザに代って、ＯＳおよびＡＰＰが使用するウェイの割り当てを行う。これは、ハイパーバイザがウェイの割り当ての処理の全てを行う場合に比べて、実装を容易化するとともに、コンテキストスイッチのオーバーヘッドも抑制することができる。
【0105】
［実施の形態３］
次に、実施の形態３について説明する。実施の形態３に係る半導体装置は、複数のプロセッサの各々がセキュア動作モードと非セキュア動作モードとを切り替えて動作する点で、実施の形態１に係る半導体装置とは異なる。図１６は、実施の形態３に係る半導体装置３００の構成の一例を示すブロック図である。図１６に示されるように、図１のプロセッサ１１０，１２０、キャッシュメモリ１３０およびメインメモリ１４０は、それぞれ、プロセッサ３１０，３２０、キャッシュメモリ３３０およびメインメモリ３４０に変更される。
次に、実施の形態３について説明する。実施の形態３に係る半導体装置は、複数のプロセッサの各々がセキュア動作モードと非セキュア動作モードとを切り替えて動作する点で、実施の形態１に係る半導体装置とは異なる。図１６は、実施の形態３に係る半導体装置３００の構成の一例を示すブロック図である。図１６に示されるように、図１のプロセッサ１１０，１２０、キャッシュメモリ１３０およびメインメモリ１４０は、それぞれ、プロセッサ３１０，３２０、キャッシュメモリ３３０およびメインメモリ３４０に変更される。
【0106】
実施の形態３に係る半導体装置３００では、セキュアモニタが動作する。セキュアモニタは、ハイパーバイザ上で動作しないトラステッドオペレーティングシステム（ＴＯＳ）が動作するセキュア動作モードと、ハイパーバイザが動作する非セキュア動作モードと、の間の切り替えを制御する。図１７は、実施の形態３に係るソフトウェアの構成を説明するための模式図である。図１７に示されるように、プロセッサ上にセキュリティ管理ソフトウェアであるセキュアモニタが実装される。セキュアモニタ上には、ＴＯＳおよびハイパーバイザが構成される。ハイパーバイザ側の構成については、実施の形態１と同様である。
【0107】
セキュアモニタおよびＴＯＳは、セキュア領域に含まれる。ＴＯＳは、セキュリティが強化されたＯＳである。セキュアモニタおよびＴＯＳが動作するプロセッサの動作モードは、セキュア動作モードとなる。また、ハイパーバイザ、ＶＭ１、ＶＭ２、ＯＳ１およびＯＳ２は、非セキュア領域に含まれる。ハイパーバイザ、ＶＭ１、ＶＭ２、ＯＳ１およびＯＳ２が動作するプロセッサの動作モードは、非セキュア動作モードとなる。このように、ＴＯＳおよびＶＭ上で動作するＯＳは、プロセッサの動作モードを切り替えることにより、隔離して実行される。
【0108】
図１６において、プロセッサ３１０は、第１の識別情報格納部１１１に加えて、識別情報を格納するための第３の識別情報格納部３１１および動作モード情報を格納するための動作モード情報格納部３１２を備える。プロセッサ３１０がセキュアモニタを実行する際、第３の識別情報格納部３１１には、セキュアモニタを識別するためのセキュアモニタ識別情報（ＳＭＩＤ）が格納される。プロセッサ３１０がＴＯＳを実行する際、第３の識別情報格納部３１１には、ＴＯＳを識別するための第３のソフトウェア識別情報（ＳＷＩＤ３）が格納される。プロセッサ３１０がセキュア動作モードで動作する場合、動作モード情報格納部３１２には、セキュア動作モードで動作することを示す動作モード情報（Ｓ－ＭＯＤＥ）が格納される。プロセッサ３１０が非セキュア動作モードで動作する場合、動作モード情報格納部３１２には、非セキュア動作モードで動作することを示す動作モード情報（ＮＳ－ＭＯＤＥ）が格納される。
【0109】
プロセッサ３２０は、第１の識別情報格納部１２１に加えて、識別情報を格納するための第３の識別情報格納部３２１および動作モード情報を格納するための動作モード情報格納部３２２を備える。プロセッサ３２０がセキュアモニタを実行する際、第３の識別情報格納部３２１には、ＳＭＩＤが格納される。プロセッサ３２０がＴＯＳを実行する際、第３の識別情報格納部３２１には、ＳＷＩＤ３が格納される。プロセッサ３２０がセキュア動作モードで動作する場合、動作モード情報格納部３２２には、Ｓ－ＭＯＤＥが格納される。プロセッサ３２０が非セキュア動作モードで動作する場合、動作モード情報格納部３２２には、ＮＳ－ＭＯＤＥが格納される。
【0110】
プロセッサ３１０，３２０の各々は、セキュア動作モードで動作中にバス１５０を介してキャッシュメモリ３３０へメモリアクセス要求を出力する際に、第３の識別情報格納部に格納されたＳＭＩＤもしくはＳＷＩＤ３をメモリアクセス要求に関連付けて出力する。メモリアクセス要求に関連付けられて出力されたＳＭＩＤもしくはＳＷＩＤ３は、キャッシュメモリ３３０においてメモリアクセス要求がキャッシュヒットではないと判定された場合に、データの置き換え対象となるキャッシュメモリ３３０のウェイを決定するための情報として利用される。
【0111】
また、プロセッサ３１０，３２０の各々は、非セキュア動作モードで動作中にバス１５０を介してキャッシュメモリ３３０へメモリアクセス要求を出力する際に、第１の識別情報格納部に格納されたＨＹＩＤもしくはＶＭＩＤをメモリアクセス要求に関連付けて出力する。メモリアクセス要求に関連付けられて出力されたＨＹＩＤもしくはＶＭＩＤは、キャッシュメモリ３３０においてメモリアクセス要求がキャッシュヒットではないと判定された場合に、データの置き換え対象となるキャッシュメモリ３３０のウェイを決定するための情報として利用される。
【0112】
キャッシュメモリ３３０は、図１のキャッシュメモリ１３０の構成に加えて、セキュア情報格納部３３１を備える。セキュア情報格納部３３１は、セキュア情報を格納する。セキュア情報は、ウェイ１３１－１３４をセキュア動作モードで使用可能なウェイと非セキュア動作モードで使用可能なウェイとに区分するための情報である。
【0113】
メインメモリ３４０は、ハイパーバイザのデータ、ＯＳ１のデータおよびＯＳ２のデータに加えて、セキュアモニタのデータおよびＴＯＳのデータを格納する。セキュアモニタのデータは、セキュアモニタ用のプログラムおよびセキュアモニタが使用する各種データを含む。ＴＯＳのデータは、ＴＯＳ用のプログラムおよびＴＯＳが使用する各種データを含む。プロセッサ３１０，３２０は、セキュア動作モードで動作する際に、メインメモリ３４０に格納されたセキュアモニタ用のプログラムおよびＴＯＳ用のプログラムを読み出して実行する。
【0114】
次に、実施の形態３に係る半導体装置３００の動作について説明する。図１８は、実施の形態３に係るプロセッサの動作状態を説明するための状態遷移図である。図１８に示されるように、プロセッサの動作状態は、プロセッサがセキュア動作モードで動作する状態Ｓ１およびプロセッサが非セキュア動作モードで動作する状態Ｓ２がある。また、状態Ｓ１には、セキュア動作の設定の処理が行われる状態Ｓ１１とＴＯＳの実行の処理が行われる状態Ｓ１２とが含まれる。状態Ｓ２には、非セキュア動作の設定の処理が行われる状態Ｓ２１とＶＭの実行の処理が行われる状態Ｓ２２とが含まれる。
【0115】
状態Ｓ１１では、プロセッサは、セキュア動作の設定の処理を行う。プロセッサは、この処理を完了すると、状態Ｓ１２において、ＴＯＳの実行の処理を行うことができる。また、状態Ｓ２１では、プロセッサは、非セキュア動作の設定の処理を行う。プロセッサは、この処理を完了すると、状態Ｓ２２において、ＶＭの実行の処理を行うことができる。
【0116】
まず、状態Ｓ１１において、セキュア動作の設定の処理が行われる。図１９は、実施の形態３に係るセキュア動作の設定の処理の一例を示すフローチャートである。図１９に示されるように、状態Ｓ１１で行われる処理は、ステップＳ５１０－Ｓ５３０の処理を含む。
【0117】
ステップＳ５１０において、セキュアモニタの起動の処理が行われる。ステップＳ５１０では、プロセッサ３１０，３２０の少なくとも一方が、メインメモリ３４０に格納されたセキュアモニタ用のプログラムを読み出して実行する。これにより、セキュアモニタが起動する。
【0118】
また、プロセッサ３１０，３２０の各々がセキュアモニタを実行する場合、セキュアモニタは、ＳＭＩＤを、セキュアモニタを実行するプロセッサ３１０，３２０の各々の第３の識別情報格納部に格納する。すなわち、プロセッサ３１０がセキュアモニタを実行する場合、セキュアモニタは、第３の識別情報格納部３１１にＳＭＩＤを格納する。プロセッサ３２０がセキュアモニタを実行する場合、セキュアモニタは、第３の識別情報格納部３２１にＳＭＩＤを格納する。
【0119】
次に、ステップＳ５２０において、セキュア情報の設定の処理が行われる。ステップＳ５２０では、セキュアモニタは、ウェイ１３１－１３４をセキュア動作モードで使用可能な少なくとも１つのウェイと非セキュア動作モードで使用可能な少なくとも１つのウェイとに区分するためのセキュア情報をセキュア情報格納部３３１に格納する。
【0120】
図２０は、実施の形態３に係るセキュア情報の一例を示す図である。図２０に示されるように、セキュアモニタは、セキュア動作モードおよび非セキュア動作モードの各々とウェイ１３１－１３４の各々との対応関係を設定する。図２０の例では、セキュア動作モードとウェイ１３４とが対応付けられ、非セキュア動作モードとウェイ１３１－１３３とが対応付けられている。そのため、ウェイ１３４は、プロセッサがセキュア動作モードで動作する際に使用可能とされ、ウェイ１３１－１３３は、プロセッサが非セキュア動作モードで動作する際に使用可能とされる。
【0121】
最後に、ステップＳ５３０において、セキュアモニタおよびＴＯＳのための割り当て情報の設定の処理が行われる。ステップＳ５３０では、セキュアモニタは、セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、セキュアモニタおよびＴＯＳの各々が使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。
【0122】
図２１は、実施の形態３に係る割り当て情報の一例を示す図である。図２１に示されるように、セキュアモニタは、ＳＭＩＤおよびＳＷＩＤ３を用いて、セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、セキュアモニタおよびＴＯＳの各々とウェイ１３１－１３４の各々との対応関係を設定する。ＳＭＩＤは、セキュアモニタに関連付けられたユニークな情報である。ＳＷＩＤ３は、ＳＷＩＤの１つであり、ＴＯＳに関連付けられたユニークな情報である。セキュアモニタは、セキュアモニタおよびＴＯＳの各々とウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0123】
また、図２１は、図２０に示されるセキュア情報が設定されている場合に対応している。セキュアモニタは、セキュア動作モードで使用可能なウェイ１３４の範囲内（図２１の領域Ｃ）で、ＳＷＩＤ３とウェイ１３４とを対応付ける。これにより、セキュア動作モードにおいて、ＴＯＳは、ウェイ１３４を使用可能となる。図２１の例では、ＳＭＩＤとウェイ１３４とが対応付けられていないが、セキュアモニタは、ＳＭＩＤとウェイ１３４を対応付けすることも可能である。その場合には、セキュア動作モードにおいて、セキュアモニタは、ウェイ１３４を使用可能となる。
【0124】
なお、ステップＳ５３０では、セキュア動作モードに係る割り当て情報の設定のみが行われる。すなわち、図２１のうちのＳＭＩＤおよびＳＷＩＤ３における割り当て情報のみが設定される。
【0125】
図１８において、セキュア動作の設定の処理が完了すると、プロセッサの動作状態は、セキュア動作モードの状態Ｓ１２および非セキュア動作モードの状態Ｓ２１のいずれかに遷移する。プロセッサの動作状態が状態Ｓ１２に遷移する場合には、ＴＯＳの実行の処理が行われる。
【0126】
状態Ｓ１２におけるＴＯＳの実行の処理では、プロセッサ３１０，３２０の少なくとも一方が、メインメモリ３４０に格納されたＴＯＳ用のプログラムを読み出して実行することにより、ＴＯＳは起動される。起動されたＴＯＳは、機密性が求められる認証や暗号などの処理を実行する。
【0127】
また、プロセッサ３１０，３２０の各々がＴＯＳを実行する場合、セキュアモニタは、ＳＷＩＤ３を、ＴＯＳを実行するプロセッサ３１０，３２０の各々の第３の識別情報格納部に格納する。すなわち、プロセッサ３１０がＴＯＳを実行する場合、セキュアモニタは、第３の識別情報格納部３１１にＳＷＩＤ３を格納する。プロセッサ３２０がＴＯＳを実行する場合、セキュアモニタは、第３の識別情報格納部３２１にＳＷＩＤ３を格納する。
【0128】
図１８において、プロセッサの動作状態が、状態Ｓ１１もしくは状態Ｓ１２から状態Ｓ２１に遷移すると、非セキュア動作の設定の処理が行われる。図２２は、実施の形態３に係る非セキュア動作の設定の処理の一例を示すフローチャートである。図２２に示されるように、状態Ｓ２１で行われる処理は、図３に示されるステップＳ１１０およびステップＳ１３０の処理を含む。また、図２２では、図３のステップＳ１２０は、ステップＳ６１０に変更され、図３のステップＳ１４０は、ステップＳ６２０に変更される。
【0129】
ステップＳ６１０において、セキュア情報に基づいたハイパーバイザのための割り当て情報の設定の処理が行われる。ステップＳ６１０の処理では、ハイパーバイザは、セキュア情報格納部３３１に格納されたセキュア情報を参照して、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲を確認する。例えば、セキュア情報格納部３３１に図２０に示されるセキュア情報が格納されている場合、ハイパーバイザは、セキュア情報を参照して、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲がウェイ１３１－１３３であることを確認する。
【0130】
また、ステップＳ６１０において、ハイパーバイザは、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、ハイパーバイザが使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。図２１に示されるように、ハイパーバイザは、ＨＹＩＤを用いて、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、ハイパーバイザとウェイ１３１－１３４の各々との対応関係を設定する。ハイパーバイザは、ハイパーバイザとウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0131】
図２１の例では、ハイパーバイザは、非セキュア動作モードで使用可能なウェイ１３１－１３３の範囲内（図２１の領域Ｄ）で、ＨＹＩＤとウェイ１３１とを対応付ける。ハイパーバイザは、ハイパーバイザとウェイ１３１との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。これにより、非セキュア動作モードにおいて、ハイパーバイザは、ウェイ１３１を使用可能となる。
【0132】
ステップＳ６２０において、セキュア情報に基づいたＶＭのための割り当て情報の設定の処理が行われる。ステップＳ６２０の処理では、ハイパーバイザは、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、ＶＭ１およびＶＭ２の各々が使用できるウェイ１３１－１３４のうちの少なくとも１つのウェイを割り当てるように割り当て情報を設定する。ステップＳ６１０において説明されたように、ハイパーバイザは、セキュア情報格納部３３１に格納されたセキュア情報を参照することによって、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲を確認する。
【0133】
図２１に示されるように、ハイパーバイザは、ＶＭＩＤ１およびＶＭＩＤ２を用いて、非セキュア動作モードで使用可能な少なくとも１つのウェイの範囲内において、ＶＭ１およびＶＭ２の各々とウェイ１３１－１３４の各々との対応関係を設定する。ハイパーバイザは、ＶＭ１およびＶＭ２の各々とウェイ１３１－１３４の各々との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。
【0134】
図２１の例では、ハイパーバイザは、非セキュア動作モードで使用可能なウェイ１３１－１３３の範囲内（図２１の領域Ｄ）で、ＶＭＩＤ１とウェイ１３２とを対応付け、ＶＭＩＤ２とウェイ１３３とを対応付ける。ハイパーバイザは、ＶＭＩＤ１とウェイ１３２との対応関係、および、ＶＭＩＤ２とウェイ１３３との対応関係を割り当て情報に含めて割り当て情報格納部１３５に格納する。これにより、非セキュア動作モードにおいて、ＶＭ１は、ウェイ１３２を使用可能となり、ＶＭ２は、ウェイ１３３を使用可能となる。
【0135】
図１８において、非セキュア動作の設定の処理が完了すると、プロセッサの動作状態は、非セキュア動作モードの状態Ｓ２２に遷移する。状態Ｓ２２では、ＶＭの実行の処理が行われる。ＶＭの実行の処理は、図３のステップＳ１５０の処理と同じである。
【0136】
このように、実施の形態３に係る半導体装置３００では、プロセッサの動作状態が、プロセッサがセキュア動作モードで動作する状態Ｓ１とプロセッサが非セキュア動作モードで動作する状態Ｓ２との間で切り替わる。セキュア動作モードと非セキュア動作モードの切り替えは、セキュアモニタによって制御される。
【0137】
セキュア動作モードの状態Ｓ１２から非セキュア動作モードの状態Ｓ２２に遷移する場合、ＴＯＳは、セキュアモニタコールを用いてセキュアモニタを呼ぶ。セキュアモニタは、ＴＯＳからのセキュアモニタコールに応答して、ハイパーバイザを起動し、プロセッサの動作モードをセキュア動作モードから非セキュア動作モードに切り替える。
【0138】
一方、非セキュア動作モードの状態Ｓ２２からセキュア動作モードの状態Ｓ１２に遷移する場合、ハイパーバイザもしくはＯＳは、セキュアモニタコールを用いてセキュアモニタを呼ぶ。セキュアモニタは、ハイパーバイザもしくはＯＳからのセキュアモニタコールに応答して、ＴＯＳを起動し、プロセッサの動作モードを非セキュア動作モードからセキュア動作モードに切り替える。
【0139】
また、プロセッサ３１０，３２０の各々がセキュア動作モードで動作する場合、セキュアモニタは、セキュア動作モードで動作するプロセッサ３１０，３２０の各々の動作モード情報格納部にＳ－ＭＯＤＥを格納する。すなわち、プロセッサ３１０がセキュア動作モードで動作する場合、セキュアモニタは、動作モード情報格納部３１２にＳ－ＭＯＤＥを格納する。プロセッサ３２０がセキュア動作モードで動作する場合、セキュアモニタは、動作モード情報格納部３２２にＳ－ＭＯＤＥを格納する。
【0140】
一方、プロセッサ３１０，３２０の各々が非セキュア動作モードで動作する場合、セキュアモニタは、非セキュア動作モードで動作するプロセッサ３１０，３２０の各々の動作モード情報格納部にＮＳ－ＭＯＤＥを格納する。すなわち、プロセッサ３１０が非セキュア動作モードで動作する場合、セキュアモニタは、動作モード情報格納部３１２にＮＳ－ＭＯＤＥを格納する。プロセッサ３２０が非セキュア動作モードで動作する場合、セキュアモニタは、動作モード情報格納部３２２にＮＳ－ＭＯＤＥを格納する。
【0141】
このように、セキュアモニタは、プロセッサの動作状態がセキュア動作モードの状態Ｓ１である場合、動作モード情報格納部にＳ－ＭＯＤＥを格納する。また、セキュアモニタは、プロセッサの動作状態が非セキュア動作モードの状態Ｓ２である場合、動作モード情報格納部にＮＳ－ＭＯＤＥを格納する。セキュアモニタは、プロセッサの動作モードを切り替える際に、動作モード情報を更新する。
【0142】
続いて、実施の形態３に係るキャッシュメモリ３３０の動作について説明する。図２３は、実施の形態３に係るキャッシュメモリ３３０の動作の一例を示すフローチャートである。図２３に示されるように、図２３のフローチャートは、図６に示されるステップＳ２２０およびステップＳ２４０－Ｓ２６０の処理を含む。また、図２３では、図６のステップＳ２１０は、ステップＳ７１０に変更され、図６のステップＳ２３０は、ステップＳ７２０に変更される。
【0143】
ステップＳ７１０において、メモリアクセス要求およびＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＭＩＤ、ＳＷＩＤ３）の受信の処理が行われる。ステップＳ７１０では、キャッシュメモリ３３０は、バス１５０を介して、プロセッサ３１０，３２０の各々からメモリアクセス要求を受け取る。
【0144】
また、プロセッサ３１０，３２０の各々は、動作モード情報格納部に格納された動作モード情報を確認する。プロセッサ３１０，３２０の各々は、動作モード情報格納部にＳ－ＭＯＤＥが格納されていることを確認した場合、プロセッサ３１０，３２０の各々は、セキュア動作モードで動作していることを認識する。また、プロセッサ３１０，３２０の各々は、動作モード情報格納部にＮＳ－ＭＯＤＥが格納されていることを確認した場合、プロセッサ３１０，３２０の各々は、非セキュア動作モードで動作していることを認識する。このように、プロセッサ３１０，３２０の各々は、プロセッサ３１０，３２０の各々の動作モード情報格納部に格納された動作モード情報を読み出すことによって、セキュア動作モードおよび非セキュア動作モードのいずれかの動作モードで動作しているのかを認識する。
【0145】
プロセッサ３１０，３２０の各々は、セキュア動作モードで動作中にメモリアクセス要求を出力する際に、プロセッサ３１０，３２０の各々の第３の識別情報格納部に格納されているＳＭＩＤもしくはＳＷＩＤ３を、メモリアクセス要求に関連付けてキャッシュメモリ３３０へ出力する。キャッシュメモリ３３０は、バス１５０を介して、プロセッサ３１０，３２０の各々からメモリアクセス要求に関連付けられたＳＭＩＤもしくはＳＷＩＤ３を受け取る。
【0146】
また、プロセッサ３１０，３２０の各々は、非セキュア動作モードで動作中にメモリアクセス要求を出力する際に、プロセッサ３１０，３２０の各々の第１の識別情報格納部に格納されているＨＹＩＤもしくはＶＭＩＤを、メモリアクセス要求に関連付けてキャッシュメモリ３３０へ出力する。キャッシュメモリ３３０は、バス１５０を介して、プロセッサ３１０，３２０の各々からメモリアクセス要求に関連付けられたＨＹＩＤもしくはＶＭＩＤを受け取る。
【0147】
ステップＳ７２０において、ＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＭＩＤ、ＳＷＩＤ３）に基づくウェイの選択の処理が行われる。ステップＳ７２０では、キャッシュメモリ３３０は、メモリアクセス要求がキャッシュヒットではない場合、プロセッサ３１０，３２０の各々からメモリアクセス要求に関連付けられて出力されたＩＤ（ＨＹＩＤ、ＶＭＩＤ、ＳＭＩＤ，ＳＷＩＤ３）を確認し、割り当て情報格納部１３５に格納された割り当て情報を参照する。
【0148】
キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＳＭＩＤもしくはＳＷＩＤ３を受け取った場合、メモリアクセス要求に関連付けられたＳＭＩＤもしくはＳＷＩＤ３、および、割り当て情報格納部１３５に格納された割り当て情報に基づいて、データの置き換え対象のウェイを選択する。
【0149】
また、キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＨＹＩＤもしくはＶＭＩＤを受け取った場合、メモリアクセス要求に関連付けられたＨＹＩＤもしくはＶＭＩＤ、および、割り当て情報格納部１３５に格納された割り当て情報に基づいて、データの置き換え対象のウェイを選択する。
【0150】
ここで、割り当て情報格納部１３５に格納された割り当て情報が、図２１によって示された情報であるとする。キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＳＭＩＤを受け取った場合、当該メモリアクセス要求がセキュアモニタの実行中に出力されたメモリアクセス要求であると認識する。図２１を参照すると、ＳＭＩＤは、ウェイ１３１－１３４のうちのいずれのウェイとも対応付けされていない。この場合のメモリアクセス要求は、キャッシュメモリ３３０を使用しないメモリアクセス要求となる。
【0151】
キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＳＷＩＤ３を受け取った場合、当該メモリアクセス要求がＴＯＳの実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ３３０は、ＳＷＩＤ３および図２１に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３４を選択する。
【0152】
キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＨＹＩＤを受け取った場合、当該メモリアクセス要求がハイパーバイザの実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ３３０は、ＨＹＩＤおよび図２１に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３１を選択する。
【0153】
キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＶＭＩＤ１を受け取った場合、当該メモリアクセス要求がＶＭ１の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ３３０は、ＶＭＩＤ１および図２１に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３２を選択する。
【0154】
キャッシュメモリ３３０は、メモリアクセス要求に関連付けられたＶＭＩＤ２を受け取った場合、当該メモリアクセス要求がＶＭ２の実行中に出力されたメモリアクセス要求であると認識する。キャッシュメモリ３３０は、ＶＭＩＤ２および図２１に示される割り当て情報に基づいて、データの置き換え対象となるウェイとして、ウェイ１３３を選択する。
【0155】
このように、実施の形態３に係る半導体装置３００は、セキュアモニタが設定するセキュア情報に基づいて、セキュア動作モードと非セキュア動作モードとで分離して、ウェイの割り当てを行う。そのため、ＴＯＳの処理によって、ウェイに格納されているＶＭ（ＯＳ）のデータが追い出されることはない。また、ＶＭ（ＯＳ）の処理によって、ウェイに格納されているＴＯＳのデータが追い出されることはない。
【0156】
以上の通り、実施の形態３によれば、セキュアモニタは、複数のウェイをセキュア動作モードで使用可能なウェイと非セキュア動作モードで使用可能なウェイとに区分するためのセキュア情報を設定する。セキュアモニタは、セキュア動作モードで使用可能なウェイの範囲内で、ＴＯＳが使用できる少なくとも１つ以上のウェイを割り当てるように割り当て情報を設定する。ハイパーバイザは、セキュア情報を参照し、非セキュア動作モードで使用可能なウェイの範囲内で、ＶＭが使用できる少なくとも１つ以上のウェイを割り当てるように割り当て情報を設定する。キャッシュメモリは、メモリアクセス要求がキャッシュヒットではない場合、ＳＷＩＤ３もしくはＶＭＩＤ、および、割り当て情報に基づいて、データの置き換え対象となるウェイを選択する。このように、実施の形態３に係る半導体装置では、ハイパーバイザ上で動作するＶＭだけではなく、ハイパーバイザ上で動作しないＴＯＳに対しても、適切にウェイの割り当てを行うことができる。
【0157】
実施の形態１ないし３においては、半導体装置１００，２００，３００は、２つのプロセッサを含む構成として説明されたが、これに限定されない。プロセッサの数は、複数であればよい。また、実施の形態１ないし３においては、キャッシュメモリ１３０，２３０，３３０は、４つのウェイを含む構成として説明されたが、これに限定されない。ウェイの数は、複数であればよい。
【0158】
なお、実施の形態１ないし３の一部または全部は、互いに組み合わせることが可能である。例えば、実施の形態１に係る半導体装置１００において、実施の形態２に係る半導体装置２００のように、ＯＳおよびＯＳ上で動作するＡＰＰに対してウェイが割り当てられるようにしてもよい。その場合、半導体装置１００では、ハイパーバイザがＯＳおよびＯＳ上で動作するＡＰＰに対してウェイの割り当てを行う。
【0159】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0160】
１００、１００ａ、２００、３００：半導体装置
１１０、１２０、２１０、２２０、３１０、３２０：プロセッサ
１１１、１２１：第１の識別情報格納部
１３０、２３０、３３０：キャッシュメモリ
１３１－１３４：ウェイ
１３５：割り当て情報格納部
１３６：ヒット率算出回路
１４０、２４０、３４０：メインメモリ
２１１、２２１：第２の識別情報格納部
２３１：割り当て権限情報格納部
３１１、３２１：第３の識別情報格納部
３１２、３２２：動作モード情報格納部
３３１：セキュア情報格納部
１１０、１２０、２１０、２２０、３１０、３２０：プロセッサ
１１１、１２１：第１の識別情報格納部
１３０、２３０、３３０：キャッシュメモリ
１３１－１３４：ウェイ
１３５：割り当て情報格納部
１３６：ヒット率算出回路
１４０、２４０、３４０：メインメモリ
２１１、２２１：第２の識別情報格納部
２３１：割り当て権限情報格納部
３１１、３２１：第３の識別情報格納部
３１２、３２２：動作モード情報格納部
３３１：セキュア情報格納部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】