特開 2023-171883 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023171883

(43)【公開日】2023-12-05

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20231128BHJP

   H01L 21/8234 20060101ALI20231128BHJP

   H01L 27/088 20060101ALI20231128BHJP

   H01L 29/786 20060101ALI20231128BHJP

   H10B 12/00 20230101ALI20231128BHJP

   H10B 41/70 20230101ALI20231128BHJP

   H01L 27/146 20060101ALI20231128BHJP

【ＦＩ】

H01L29/78 619A

H01L27/06 102A

H01L27/088 E

H01L27/088 331E

H01L29/78 618B

H01L29/78 613Z

H01L29/78 613B

H10B12/00 801

H10B41/70

H10B12/00 621Z

H10B12/00 671C

H10B12/00 671Z

H01L27/146 A

【審査請求】有

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023171121

(22)【出願日】2023-10-02

(62)【分割の表示】P 2022169642の分割

【原出願日】2015-11-24

(31)【優先権主張番号】P 2014244302

(32)【優先日】2014-12-02

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】野田 耕生

(57)【要約】

【課題】安定した電気特性を有する半導体装置を提供する。または、ノーマリーオフの電
気特性を有する半導体装置を提供する。
【解決手段】ゲート電極と、ゲート絶縁体と、酸化物半導体と、を有し、酸化物半導体は
、チャネル形成領域にフッ素を有し、該チャネル形成領域におけるフッ素濃度は、１×１
０^２０ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下である半導体装置で
ある。また、フッ素の添加は、イオン注入法によって行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

シリコンを有する第１のチャネル形成領域を備えた第１のトランジスタと、
酸化物半導体を有する第２のチャネル形成領域を備えた第２のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第１のチャネル形成領域の上方に位置する領域を有し、前記第１のチャネル形成領域との重なりを有する第１の導電層と、
前記第２のチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有する第２の導電層と、
前記酸化物半導体層と接する領域を有し、且つ前記第１の導電層と電気的に接続された第３の導電層と、を有し、
前記第３の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第１の導電層の上方であって、前記酸化物半導体層の下方に第１の絶縁層が配置され、
前記酸化物半導体層の上方、前記第２の導電層の上方及び前記第３の導電層の上方に第２の絶縁層が配置され、
前記第２の絶縁層は、開口部を有し、
前記第２の絶縁層の開口部に位置する領域を有し、且つ前記第２の導電層と電気的に接続された第４の導電層を有する、半導体装置。

【請求項2】

シリコンを有する第１のチャネル形成領域を備えた第１のトランジスタと、
酸化物半導体を有する第２のチャネル形成領域を備えた第２のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第１のチャネル形成領域の上方に位置する領域を有し、前記第１のチャネル形成領域との重なりを有する第１の導電層と、
前記第２のチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有する第２の導電層と、
前記酸化物半導体層と接する領域を有し、且つ前記第１の導電層と電気的に接続された第３の導電層と、を有し、
前記第３の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第１の導電層の上方であって、前記酸化物半導体層の下方に第１の絶縁層が配置され、
前記酸化物半導体層の上方、前記第２の導電層の上方及び前記第３の導電層の上方に第２の絶縁層が配置され、
前記第２の絶縁層は、開口部を有し、
前記第２の絶縁層の開口部に位置する領域を有し、且つ前記第２の導電層と電気的に接続された第４の導電層を有し、
断面視において、前記酸化物半導体層は、第５の導電層と、第６の導電層との間に位置する領域を有し、
前記第５の導電層と、前記第６の導電層と、前記酸化物半導体層とは、互いに重なる領域を有する、半導体装置。

【請求項3】

シリコンを有する第１のチャネル形成領域を備えた第１のトランジスタと、
酸化物半導体を有する第２のチャネル形成領域を備えた第２のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第１のチャネル形成領域の上方に位置する領域を有し、前記第１のチャネル形成領域との重なりを有する第１の導電層と、
前記第２のチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有する第２の導電層と、
前記酸化物半導体層と接する領域を有し、且つ前記第１の導電層と電気的に接続された第３の導電層と、を有し、
前記第３の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第１の導電層の上方であって、前記酸化物半導体層の下方に第１の絶縁層が配置され、
前記酸化物半導体層の上方、前記第２の導電層の上方及び前記第３の導電層の上方に第２の絶縁層が配置され、
前記第２の絶縁層は、開口部を有し、
前記第２の絶縁層の開口部に位置する領域を有し、且つ前記第２の導電層と電気的に接続された第４の導電層を有し、
前記第２のチャネル形成領域の上方に位置する領域を有し、且つ前記第２のチャネル形成領域との重なりを有する第５の導電層を有し、
前記第５の導電層の下面の一部は、前記第２のチャネル形成領域の下面よりも下方に位置する、半導体装置。

【請求項4】

シリコンを有する第１のチャネル形成領域を備えた第１のトランジスタと、
酸化物半導体を有する第２のチャネル形成領域を備えた第２のトランジスタと、
容量素子と、を有する半導体装置であって、
前記第１のチャネル形成領域の上方に位置する領域を有し、前記第１のチャネル形成領域との重なりを有する第１の導電層と、
前記第２のチャネル形成領域を有する酸化物半導体層と、
前記酸化物半導体層と接する領域を有する第２の導電層と、
前記酸化物半導体層と接する領域を有し、且つ前記第１の導電層と電気的に接続された第３の導電層と、を有し、
前記第３の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第１の導電層の上方であって、前記酸化物半導体層の下方に第１の絶縁層が配置され、
前記酸化物半導体層の上方、前記第２の導電層の上方及び前記第３の導電層の上方に第２の絶縁層が配置され、
前記第２の絶縁層は、開口部を有し、
前記第２の絶縁層の開口部に位置する領域を有し、且つ前記第２の導電層と電気的に接続された第４の導電層を有し、
断面視において、前記酸化物半導体層は、第５の導電層と第６の導電層との間に位置する領域を有し、且つ前記第５の導電層は、前記酸化物半導体層の上方に位置する領域を有し、
前記第５の導電層と、前記第６の導電層と、前記第２のチャネル形成領域とは、互いに重なりを有し、
前記第５の導電層の下面の一部は、前記第２のチャネル形成領域の下面よりも下方に位置する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば
、トランジスタおよび半導体装置の作製方法に関する。または、本発明は、例えば、表示
装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関
する。または、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電子機器の製
造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電
子機器の駆動方法に関する。

【0002】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。

【0003】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。表示装置、発光装置、照明装置、記憶装置、撮像装置、電気光学装置、半導
体回路および電子機器は、半導体装置を有する場合がある。

【背景技術】

【0004】

絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されてい
る。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。
トランジスタに適用可能な半導体としてシリコンが知られている。

【0005】

トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シ
リコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用
する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適であ
る。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する
場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると
好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光
処理を行うことで形成する方法が知られる。

【0006】

近年では、酸化物半導体（代表的にはＩｎ－Ｇａ－Ｚｎ酸化物）を用いたトランジスタの
開発が活発化している。

【0007】

酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ－Ｇａ－Ｚｎ酸化物を半導体素子
へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物
半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文
献２参照。）。

【0008】

酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および多
結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を用
いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。酸化物半
導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトラ
ンジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界
効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また
、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能
であるため、設備投資を抑えられるメリットもある。

【0009】

例えば表示装置などの半導体装置を量産するためには、酸化物半導体を用いたトランジス
タの電気特性が安定であることが求められる。

【0010】

酸化物半導体を用いたトランジスタにおいて、酸化物半導体中の酸素欠損の制御は非常に
重要である。安定なトランジスタ特性を得るためには、酸素欠損をできるだけ少なくする
ことが好ましく、そのための技術として、酸化物半導体に酸素を注入する方法がある（特
許文献３参照。）。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】特開昭６３－２３９１１７号公報

【特許文献2】特表平１１－５０５３７７号公報

【特許文献3】特開２０１２－２３８８８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

安定した電気特性を有するトランジスタを提供することを課題の一とする。または、ノー
マリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、
サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。
または、短チャネル効果の小さいトランジスタを提供することを課題の一とする。または
、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または
、電気特性の優れたトランジスタを提供することを課題の一とする。または、信頼性の高
いトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトラ
ンジスタを提供することを課題の一とする。

【0013】

または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、
該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装
置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新
規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供する
ことを課題の一とする。または、新規な電子機器を提供することを課題の一とする。

【0014】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0015】

前述したように、酸化物半導体中の酸素欠損を制御することは非常に重要である。安定な
トランジスタ特性を得るためには、酸素欠損をできるだけ少なくすることが好ましい。ま
た、補償した酸素欠損が、トランジスタ作製工程におけるダメージなどにより、再び酸素
欠損とならないよう、安定した結合を形成することも重要である。

【0016】

そこで、本発明の一態様は、半導体のチャネル形成領域にフッ素を添加することによって
、半導体中の酸素欠損を補償し、また、安定した結合を形成するフッ素により酸素欠損を
補償することによって、安定かつ良好な電気特性を有するトランジスタを提供する。

【0017】

本発明の一態様は、ゲート電極と、ゲート絶縁体と、酸化物半導体と、を有し、酸化物半
導体は、チャネル形成領域にフッ素を有する半導体装置である。

【0018】

本発明の一態様は、上記チャネル形成領域におけるフッ素濃度は、１×１０^２０ａｔｏｍ
ｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下である半導体装置である。

【0019】

本発明の一態様は、上記酸化物半導体は、チャネル形成領域より、チャネル形成領域以外
の領域のフッ素濃度が低い半導体装置である。

【0020】

本発明の一態様は、上記酸化物半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアル
ミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する半導体装
置である。

【0021】

本発明の一態様は、上記記載の半導体装置と、プリント基板と、を有するモジュールであ
る。

【0022】

本発明の一態様は、上記記載の半導体装置、または上記記載のモジュールと、スピーカー
、操作キー、または、バッテリーと、を有する電子機器である。

【0023】

本発明の一態様は、基板上に酸化物半導体を形成し、酸化物半導体と接するソース電極お
よびドレイン電極を形成し、酸化物半導体にフッ素を添加し、酸化物半導体、ソース電極
およびドレイン電極上に絶縁体を形成し、絶縁体上にゲート電極を形成する半導体装置の
作製方法である。

【0024】

また本発明の一態様は、基板上に酸化物半導体を形成し、酸化物半導体にフッ素を添加し
、酸化物半導体と接するソース電極およびドレイン電極を形成し、酸化物半導体、ソース
電極およびドレイン電極上に絶縁体を形成し、絶縁体上にゲート電極を形成する半導体装
置の作製方法である。

【0025】

また本発明の一態様は、基板上に酸化物半導体を形成し、酸化物半導体と接するソース電
極およびドレイン電極を形成し、酸化物半導体、ソース電極およびドレイン電極上に絶縁
体を形成し、絶縁体を介して酸化物半導体にフッ素を添加し、絶縁体上にゲート電極を形
成する半導体装置の作製方法である。

【0026】

また本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上に絶縁体を形成し、
絶縁体を介してゲート電極上に酸化物半導体を形成し、酸化物半導体にフッ素を添加し、
酸化物半導体と接するソース電極およびドレイン電極を形成する半導体装置の作製方法で
ある。

【0027】

また本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上に絶縁体を形成し、
絶縁体を介してゲート電極上に酸化物半導体を形成し、酸化物半導体と接するソース電極
およびドレイン電極を形成し、酸化物半導体にフッ素を添加する半導体装置の作製方法で
ある。

【0028】

本発明の一態様は、上記フッ素の添加は、イオン注入法によって行う半導体装置の作製方
法である。

【0029】

本発明の一態様は、上記酸化物半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアル
ミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する半導体装
置の作製方法である。

【発明の効果】

【0030】

安定した電気特性を有するトランジスタを提供することができる。または、ノーマリーオ
フの電気特性を有するトランジスタを提供することができる。または、サブスレッショル
ドスイング値の小さいトランジスタを提供することができる。または、短チャネル効果の
小さいトランジスタを提供することができる。または、非導通時のリーク電流の小さいト
ランジスタを提供することができる。または、電気特性の優れたトランジスタを提供する
ことができる。または、信頼性の高いトランジスタを提供することができる。または、高
い周波数特性を有するトランジスタを提供することができる。

【0031】

または、該トランジスタを有する半導体装置を提供することができる。または、該半導体
装置を有するモジュールを提供することができる。または、該半導体装置、または該モジ
ュールを有する電子機器を提供することができる。または、新規な半導体装置を提供する
ことができる。または、新規なモジュールを提供することができる。または、新規な電子
機器を提供することができる。

【0032】

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、
図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項な
どの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0033】

【図1】本発明の一態様に係るトランジスタを説明する上面図および断面図。

【図2】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図3】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図4】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図5】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図6】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図7】本発明の一態様に係るトランジスタを説明する断面図。

【図8】本発明の一態様に係るトランジスタを説明する断面図。

【図9】本発明の一態様に係るバンド図。

【図10】ＣＡＡＣ－ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ－ＯＳの断面模式図。

【図11】ＣＡＡＣ－ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。

【図12】ＣＡＡＣ－ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。

【図13】ＣＡＡＣ－ＯＳの電子回折パターンを示す図。

【図14】Ｉｎ－Ｇａ－Ｚｎ酸化物の電子照射による結晶部の変化を示す図。

【図15】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図16】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図17】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図18】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図19】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図20】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図21】本発明の一態様に係るトランジスタの作製方法を説明する上面図および断面図。

【図22】本発明の一態様に係るトランジスタを説明する断面図。

【図23】本発明の一態様に係るトランジスタを説明する断面図。

【図24】本発明の一態様に係る半導体装置を示す回路図。

【図25】本発明の一態様に係る半導体装置を示す断面図。

【図26】本発明の一態様に係る半導体装置を示す断面図。

【図27】本発明の一態様に係る半導体装置を示す断面図。

【図28】本発明の一態様に係る記憶装置を示す回路図。

【図29】本発明の一態様に係る半導体装置を示す断面図。

【図30】本発明の一態様に係る半導体装置を示す断面図。

【図31】本発明の一態様に係る半導体装置を示す断面図。

【図32】本発明の一態様に係る半導体装置を示す平面図。

【図33】本発明の一態様に係る半導体装置を示すブロック図。

【図34】本発明の一態様に係る半導体装置を示す断面図。

【図35】本発明の一態様に係る半導体装置を示す断面図。

【図36】本発明の一態様に係る半導体装置を示す斜視図および断面図。

【図37】本発明の一態様に係る半導体装置を示すブロック図。

【図38】本発明の一態様に係る半導体装置を示す回路図。

【図39】本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。

【図40】本発明の一態様に係る半導体装置を示す回路図および断面図。

【図41】本発明の一態様に係る電子機器を示す斜視図。

【図42】フッ素の深さ方向の添加量を説明する図。

【図43】試料のシート抵抗値を示す図。

【図44】試料のＥＳＲ結果を示す図。

【発明を実施するための形態】

【0034】

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。

【0035】

なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されて
いる場合がある。

【0036】

なお、本明細書などにおいて、「膜」という表記と、「層」という表記と、を互いに入れ
替えることが可能である。

【0037】

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさに
よって決定される。したがって、「接地電位」などと記載されている場合であっても、電
位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合
もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合
には、その電位を基準として、正の電位と負の電位が規定される。

【0038】

なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層
順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」な
どと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞
と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

【0039】

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。

【0040】

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。

【0041】

なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度
が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導
体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度
が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導
体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族
元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、
水素（水にも含まれる。）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒
素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を
形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不
純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１
５族元素などがある。

【0042】

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラン
ジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重な
る領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電
極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。

【0043】

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領
域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのト
ランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。

【0044】

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、上面図におい
て示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル
幅の方が大きくなる。

【0045】

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測
による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積
もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状
が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

【0046】

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに
重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上
のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅ
ｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した
場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、
本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合があ
る。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い
込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによ
って、値を決定することができる。

【0047】

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求め
る場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャ
ネル幅を用いて計算する場合とは異なる値をとる場合がある。

【0048】

なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図ま
たは断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状
を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載
されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を
有すると読み替えることができる。

【0049】

本明細書において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置さ
れている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平
行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二
つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

【0050】

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

【0051】

なお、明細書において、半導体と記載する場合、酸化物半導体と読み替えることができる
。半導体としては、ほかにもシリコン、ゲルマニウムなどの第１４族半導体、炭化シリコ
ン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミ
ウムなどの化合物半導体、および有機半導体を用いることができる。

【0052】

（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタの一例について説明する。

【0053】

＜トランジスタ１＞
図１に、本発明の一態様に係るトランジスタを示す。図１（Ａ）は、トランジスタ１００
の上面図、図１（Ｂ）は、図１（Ａ）における一点鎖線Ａ１－Ａ２および一点鎖線Ａ３－
Ａ４に対応した断面図を示す。トランジスタ１００は、基板４００と、導電体４１３と、
絶縁体４０２と、半導体４０６ａ、半導体４０６ｂ、半導体４０６ｃと、導電体４１６ａ
と、導電体４１６ｂと、絶縁体４１２と、導電体４０４と、を有する。

【0054】

トランジスタ１００における半導体４０６ａ、４０６ｂまたは４０６ｃは、フッ素を有す
ることができる。フッ素は、上記三層すべてが有していてもよい。また、三層のうちいず
れか一層が有していてもよく、また、いずれか二層が有していてもよい。

【0055】

本実施の形態に示すように、トランジスタにおける半導体が、複数の層により形成される
場合、チャネル形成領域を有する半導体に、フッ素が含まれていることが好ましい。例え
ば半導体４０６ｂがチャネル形成領域を有する場合、半導体４０６ｂにフッ素を有するこ
とが好ましい。

【0056】

なお、導電体４０４は、トランジスタ１００の第１のゲート電極（フロントゲート電極と
もいう。）としての機能を有する。また、導電体４１３は、トランジスタ１００の第２の
ゲート電極（バックゲート電極ともいう。）としての機能を有する。また、導電体４１６
ａおよび導電体４１６ｂは、トランジスタ１００のソース電極およびドレイン電極として
の機能を有する。また、絶縁体４１２は、ゲート絶縁体としての機能を有する。

【0057】

また、本実施の形態におけるトランジスタ１００は、バックゲートを有するトップゲート
型のトランジスタを示しているが、これに限らない。例えば、バックゲートが無い構成と
してもよい。またボトムゲート構造としてもよい。その場合、導電体４１３はフロントゲ
ートとして機能し、導電体４０４はバックゲートとして機能する。また、導電体４０４が
無い構成としてもよい。

【0058】

図１に示すトランジスタ１００の作製方法について、図２乃至図６を用いて説明する。

【0059】

図２（Ａ）、図３（Ａ）、図４（Ａ）、図５（Ａ）および図６（Ａ）は、本発明の一態様
に係るトランジスタ１００の作製方法を説明する上面図である。各上面図には、一点鎖線
Ａ１－Ａ２および一点鎖線Ａ３－Ａ４が記され、それに対応した断面図を図２（Ｂ）、図
３（Ｂ）、図４（Ｂ）、図５（Ｂ）および図６（Ｂ）に示す。

【0060】

まずは、基板４００を準備する。

【0061】

基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい
。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコ
ニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体
基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリ
コン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウ
ムなどからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体
領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板
などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある
。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体ま
たは絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などが
ある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる
素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

【0062】

また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板４００として
、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が
伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形
状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４
００の厚さは、例えば、５μｍ以上１０００μｍ以下、好ましくは１０μｍ以上７００μ
ｍ以下、さらに好ましくは１５μｍ以上５００μｍ以下とする。基板４００を薄くすると
、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスな
どを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状
に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置
に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することがで
きる。

【0063】

可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、ま
たはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張
率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００とし
ては、例えば、線膨張率が１×１０^－３／Ｋ以下、５×１０^－５／Ｋ以下、または１×１
０^－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリ
オレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、
アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板
４００として好適である。

【0064】

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢ
Ｅ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬ
Ｄ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔ
ｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。

【0065】

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅ
ｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶ
Ｄ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用い
る原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（
ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

【0066】

ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを
用いないため、被処理物へのプラズマによるダメージが生じない成膜方法である。例えば
、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラ
ズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷
によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、
プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半
導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマ
ダメージが生じないため、欠陥の少ない膜が得られやすい。

【0067】

また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法で
ある。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が
得られやすい。

【0068】

ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは
異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって
、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に
、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の
高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速
度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが
好ましい場合もある。

【0069】

ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御するこ
とができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の
組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜し
ながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜す
ることができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用い
て成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くす
ることができる。したがって、半導体装置の生産性を高めることができる場合がある。

【0070】

次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体４１３を形
成する。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成す
る場合も含まれる。

【0071】

レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去に
は、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理とし
ては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００
１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン
水などによって取り残したレジストなどを除去しても構わない。

【0072】

導電体４１３となる導電体としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、
リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリ
ウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、
タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよ
い。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタン
を含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電
体、チタンおよび窒素を含む導電体などを用いてもよい。

【0073】

次に、絶縁体４０２を成膜する（図２（Ａ）および図２（Ｂ）参照。）。絶縁体４０２の
成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて
行うことができる。

【0074】

絶縁体４０２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

【0075】

また、絶縁体４０２は過剰酸素または／および水素トラップを有する絶縁体であることが
好ましい。

【0076】

過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上
７００℃以下、または１００℃以上５００℃以下の膜の表面温度の範囲で、１×１０^１８
ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔ
ｏｍｓ／ｃｍ^３以上の酸素（酸素原子数換算）を放出することもある。

【0077】

ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

【0078】

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。

【0079】

例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および
測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、下に示す式
で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガス
の全てが酸素分子由来と仮定する。ＣＨ_３ＯＨの質量電荷比は３２であるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。

【0080】

Ｎ_Ｏ２＝Ｎ_Ｈ２／Ｓ_Ｈ２×Ｓ_Ｏ２×α

【0081】

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に
関しては、特開平６－２７５６９７号公報を参照する。なお、上記酸素の放出量は、電子
科学株式会社製の昇温脱離分析装置ＥＭＤ－ＷＡ１０００Ｓ／Ｗを用い、標準試料として
一定量の水素原子を含むシリコン基板を用いて測定する。

【0082】

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。

【0083】

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。

【0084】

または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。
具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３
以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳ
Ｒ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非
対称の信号を有することもある。

【0085】

また、絶縁体４０２は、基板４００などからの不純物の拡散を防止する機能を有してもよ
い。

【0086】

次に、半導体４０６ａとなる半導体を成膜する。半導体４０６ａとなる半導体の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。

【0087】

次に、酸素を添加することにより、半導体４０６ａとなる半導体に過剰酸素を含ませても
よい。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１０ｋＶ以下
とし、ドーズ量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１７ｉｏｎｓ／ｃｍ^２以下
として行えばよい。

【0088】

次に、半導体４０６ａとなる半導体に、フッ素を添加してもよい。なお、半導体４０６ａ
となる半導体への酸素の添加と、半導体４０６ａとなる半導体へのフッ素の添加と、は順
番を入れ替えて行ってもよい。

【0089】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0090】

次に、半導体４０６ｂとなる半導体を成膜する。半導体４０６ｂとなる半導体の成膜は、
スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うこと
ができる。なお、半導体４０６ａとなる半導体の成膜と、半導体４０６ｂとなる半導体の
成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入
を低減することができる。

【0091】

次に、加熱処理を行うことが好ましい。加熱処理を行うことで、半導体４０６ａとなる半
導体および半導体４０６ｂとなる半導体の水素濃度を低減させることができる場合がある
。また、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体の酸素欠損を低
減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは
４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。
加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは
１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は
、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐ
ｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理に
よって、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体の結晶性を高め
ることや、水素や水などの不純物を除去することなどができる。

【0092】

次に、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体に、フッ素を添加
してもよい。なお、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体への
加熱処理と、半導体４０６ａとなる半導体および半導体４０６ｂとなる半導体へのフッ素
の添加と、は順番を入れ替えて行ってもよい。

【0093】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0094】

次に、半導体４０６ｂとなる半導体上にレジストなどを形成し、該レジストを用いて加工
し、半導体４０６ｂおよび半導体４０６ａを形成する（図３（Ａ）および図３（Ｂ）参照
。）。

【0095】

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。

【0096】

導電体としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム
、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム
、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタン
グステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や
化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅お
よびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒
素を含む導電体などを用いてもよい。

【0097】

次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体４１６ａお
よび導電体４１６ｂを形成する（図４（Ａ）および図４（Ｂ）参照。）。

【0098】

次に、半導体４０６ａおよび半導体４０６ｂにフッ素を添加してもよい。フッ素の添加は
、導電体４１６ａおよび導電体４１６ｂをマスクにして行うことができる。それにより、
半導体４０６ａおよび半導体４０６ｂにおいて、導電体４１６ａおよび導電体４１６ｂと
重畳しない領域に選択的にフッ素を添加できる。

【0099】

また、例えば導電体４１６ａおよび導電体４１６ｂの厚さを小さくすることによって、半
導体４０６ａおよび半導体４０６ｂにおいて、導電体４１６ａおよび導電体４１６ｂと重
畳する領域にもフッ素を添加してもよい。それにより、導電体４１６ａおよび導電体４１
６ｂと重畳する領域と、重畳しない領域とで、異なるフッ素濃度を有する半導体４０６ａ
および半導体４０６ｂを形成することができる。例えば、半導体４０６ａおよび半導体４
０６ｂにおいて、導電体４１６ａおよび導電体４１６ｂと重畳する領域は、導電体４１６
ａおよび導電体４１６ｂと重畳しない領域よりも、フッ素濃度が低い。

【0100】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0101】

ここで、例えば導電体４１３をゲート電極、絶縁体４０２をゲート絶縁体、導電体４１６
ａをソース電極、導電体４１６ｂをドレイン電極とすれば、図４までで工程を完了し、ボ
トムゲート構造を有するトランジスタとしてもよい。

【0102】

次に、半導体４３６ｃを成膜する。半導体４３６ｃの成膜は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体４３６ｃ
の成膜の前に、半導体４０６ａ、半導体４０６ｂ、導電体４１６ａおよび導電体４１６ｂ
の表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチング
することができる。その後、大気に暴露することなく連続で半導体４３６ｃを成膜するこ
とにより、半導体４０６ａ、半導体４０６ｂ、導電体４１６ａおよび導電体４１６ｂと、
半導体４３６ｃと、の界面への不純物の混入を低減することができる。膜と膜との界面な
どに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純
物の混入を低減することにより、トランジスタに安定した電気特性を付与することができ
る。

【0103】

次に、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃに、フッ素を添加してもよ
い。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃのすべてにフッ素を添
加する必要はなく、いずれか一層またはいずれか二層にフッ素を添加してもよい。

【0104】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0105】

次に、絶縁体４４２を成膜する。絶縁体４４２の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、半導体４３６
ｃの成膜と、絶縁体４４２の成膜と、を大気に暴露することなく連続で行うことで、膜中
および界面への不純物の混入を低減することができる。

【0106】

絶縁体４４２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、ア
ルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム
、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層
で、または積層で用いればよい。例えば、絶縁体４４２としては、酸化アルミニウム、酸
化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン
、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

【0107】

次に、絶縁体４４２を介して、半導体４０６ａ、半導体４０６ｂおよび半導体４３６ｃに
、フッ素を添加してもよい。なお、半導体４０６ａ、半導体４０６ｂおよび半導体４３６
ｃのすべてにフッ素を添加する必要はなく、いずれか一層またはいずれか二層にフッ素を
添加してもよい。また、絶縁体４４２にフッ素を添加してもよい。

【0108】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0109】

次に、導電体４３４を成膜する。導電体４３４の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体４４２
の成膜と、導電体４３４の成膜と、を大気に暴露することなく連続で行うことで、膜中お
よび界面への不純物の混入を低減することができる（図５（Ａ）および図５（Ｂ）参照。
）。

【0110】

導電体４３４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミ
ニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イット
リウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよ
びタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、
合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体
、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンお
よび窒素を含む導電体などを用いてもよい。

【0111】

次に、導電体４３４上にレジストなどを形成し、該レジストを用いて加工し、導電体４０
４を形成する。また、該レジストまたは導電体４０４を用いて絶縁体４４２を加工し、絶
縁体４１２を形成する。また、該レジスト、導電体４０４または絶縁体４１２を用いて半
導体４３６ｃを加工し、半導体４０６ｃを形成する。半導体４０６ｃと絶縁体４１２と導
電体４０４と、が上面から見たときに同様の形状となるが、本発明の一態様に係るトラン
ジスタはこの形状に限定されるものではない。例えば、半導体４０６ｃと絶縁体４１２と
導電体４０４とを別のレジストを用いて加工してもよい。例えば、絶縁体４１２を形成し
てから、導電体４０４となる導電体を成膜してもよいし、導電体４０４を形成した後で絶
縁体４１２となる絶縁体上に別途レジストなどを形成してもよい。また、例えば、半導体
４０６ｃが、隣接するトランジスタなどと繋がっていてもよい（図６（Ａ）および図６（
Ｂ）参照。）。

【0112】

次に、絶縁体を成膜してもよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。

【0113】

絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニ
ウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジル
コニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、ま
たは積層で用いればよい。絶縁体は、好ましくは酸化アルミニウム、窒化酸化シリコン、
窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸
化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で
用いればよい。

【0114】

絶縁体は、バリア層としての機能を有することが好ましい。絶縁体は、例えば、酸素また
は／および水素をブロックする機能を有する。また、絶縁体は、例えば、絶縁体４０２ま
たは絶縁体４１２よりも、酸素または／および水素をブロックする能力が高いほうが好ま
しい。

【0115】

以上の工程により、本発明の一態様に係るトランジスタ１００を作製することができる。

【0116】

以上のように、半導体のチャネル形成領域にフッ素を添加することによって、半導体中の
酸素欠損を補償することができる。また、安定した結合を形成するフッ素により酸素欠損
を補償することによって、安定かつ良好な電気特性を有するトランジスタを提供すること
ができる。

【0117】

図６（Ｂ）に示すように、導電体４０４および導電体４１３の電界によって、半導体４０
６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的
に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａ
ｎｎｅｌ）構造とよぶ。）。そのため、半導体４０６ｂの全体（上面、下面および側面）
にチャネルが形成される。ｓ－ｃｈａｎｎｅｌ構造では、トランジスタのソース－ドレイ
ン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。

【0118】

なお、トランジスタがｓ－ｃｈａｎｎｅｌ構造を有する場合、半導体４０６ｂの側面にも
チャネルが形成される。したがって、半導体４０６ｂが厚いほどチャネル形成領域は大き
くなる。即ち、半導体４０６ｂが厚いほど、トランジスタのオン電流を高くすることがで
きる。また、半導体４０６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるた
め、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、
好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは１００ｎｍ以
上の厚さの領域を有する半導体４０６ｂとすればよい。ただし、半導体装置の生産性が低
下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好
ましくは１５０ｎｍ以下の厚さの領域を有する半導体４０６ｂとすればよい。

【0119】

高いオン電流が得られるため、ｓ－ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに
適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体
装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、ト
ランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、
より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好まし
くは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域
を有する。

【0120】

なお、導電体４１３を形成しなくてもよい（図７（Ａ）参照。）。また、絶縁体４１２お
よび半導体４０６ｃが導電体４０４から迫り出した形状としてもよい（図７（Ｂ）参照。
）。また、絶縁体４４２および半導体４３６ｃを加工しなくてもよい（図７（Ｃ）参照。
）。また、Ａ１－Ａ２断面における導電体４１３の幅が、半導体４０６ｂよりも大きくて
もよい（図８（Ａ）参照。）。また、導電体４１３と導電体４０４とが開口部を介して接
していてもよい（図８（Ｂ）参照。）また、導電体４０４を設けなくてもよい（図８（Ｃ
）参照。）。

【0121】

＜半導体＞
本実施の形態で示したように、半導体４０６ｂの上下に半導体４０６ａおよび半導体４０
６ｃを配置することで、トランジスタの電気特性を向上させることができる場合がある。

【0122】

半導体４０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体４０６ｂは、
例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体
４０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム
、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホ
ウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし
、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例え
ば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがイン
ジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギ
ャップを大きくする機能を有する元素である。また、半導体４０６ｂは、亜鉛を含むと好
ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

【0123】

ただし、半導体４０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体４０
６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜
鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであ
っても構わない。

【0124】

半導体４０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体４０６
ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８
ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

【0125】

例えば、半導体４０６ａおよび半導体４０６ｃは、半導体４０６ｂを構成する酸素以外の
元素一種以上、または二種以上から構成される酸化物半導体である。半導体４０６ｂを構
成する酸素以外の元素一種以上、または二種以上から半導体４０６ａおよび半導体４０６
ｃが構成されるため、半導体４０６ａと半導体４０６ｂとの界面、および半導体４０６ｂ
と半導体４０６ｃとの界面において、欠陥準位が形成されにくい。

【0126】

半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃは、少なくともインジウムを含む
と好ましい。なお、半導体４０６ａがＩｎ－Ｍ－Ｚｎ酸化物のとき、ＩｎおよびＭの和を
１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０
ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａ
ｔｏｍｉｃ％より高いとする。また、半導体４０６ｂがＩｎ－Ｍ－Ｚｎ酸化物のとき、Ｉ
ｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ
％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％
より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体４０６ｃがＩｎ－Ｍ－Ｚｎ
酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが
５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２
５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体４０６ｃは
、半導体４０６ａと同種の酸化物を用いても構わない。ただし、半導体４０６ａまたは／
および半導体４０６ｃがインジウムを含まなくても構わない場合がある。例えば、半導体
４０６ａまたは／および半導体４０６ｃが酸化ガリウムであっても構わない。なお、半導
体４０６ａ、半導体４０６ｂおよび半導体４０６ｃに含まれる各元素の原子数が、簡単な
整数比にならなくても構わない。

【0127】

半導体４０６ｂは、半導体４０６ａおよび半導体４０６ｃよりも電子親和力の大きい酸化
物を用いる。例えば、半導体４０６ｂとして、半導体４０６ａおよび半導体４０６ｃより
電子親和力が０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以
下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電
子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

【0128】

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する
。そのため、半導体４０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原
子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さら
に好ましくは９０％以上とする。

【0129】

このように、半導体４０６ｂの上下に半導体４０６ａおよび半導体４０６ｃを配置したト
ランジスタにおいて、ゲート電圧を印加すると、半導体４０６ａ、半導体４０６ｂ、半導
体４０６ｃのうち、電子親和力の大きい半導体４０６ｂにチャネルが形成される。

【0130】

ここで、半導体４０６ａと半導体４０６ｂとの間には、半導体４０６ａと半導体４０６ｂ
との混合領域を有する場合がある。また、半導体４０６ｂと半導体４０６ｃとの間には、
半導体４０６ｂと半導体４０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準
位密度が低くなる。そのため、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃの
積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合とも
いう。）バンド図となる（図９参照。）。なお、半導体４０６ａ、半導体４０６ｂおよび
半導体４０６ｃは、それぞれの界面を明確に判別できない場合がある。

【0131】

このとき、電子は、半導体４０６ａ中および半導体４０６ｃ中ではなく、半導体４０６ｂ
中を主として移動する。上述したように、半導体４０６ａと半導体４０６ｂとの界面にお
ける欠陥準位密度、および半導体４０６ｂと半導体４０６ｃとの界面における欠陥準位密
度を低くすることによって、半導体４０６ｂ中で電子の移動が阻害されることが少なく、
トランジスタのオン電流を高くすることができる。

【0132】

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることが
できる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定
される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害
される。

【0133】

トランジスタのオン電流を高くするためには、例えば、半導体４０６ｂの上面または下面
（被形成面、ここでは半導体４０６ａ）の、１μｍ×１μｍの範囲における二乗平均平方
根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６
ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよ
い。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、
好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎ
ｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ－Ｖともいう
。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好まし
くは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ－Ｖは、エスアイアイ・ナノテ
クノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ－５００などを用いて測定す
ることができる。

【0134】

また、トランジスタのオン電流を高くするためには、半導体４０６ｃの厚さは小さいほど
好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下
の領域を有する半導体４０６ｃとすればよい。一方、半導体４０６ｃは、チャネルの形成
される半導体４０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンな
ど）が入り込まないようブロックする機能を有する。そのため、半導体４０６ｃは、ある
程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、
さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体４０６ｃとすればよい。また、
半導体４０６ｃは、絶縁体４０２などから放出される酸素の外方拡散を抑制するために、
酸素をブロックする性質を有すると好ましい。

【0135】

また、信頼性を高くするためには、半導体４０６ａは厚く、半導体４０６ｃは薄いことが
好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ
以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体４０６ａとすればよい。
半導体４０６ａの厚さを厚くすることで、隣接する絶縁体と半導体４０６ａとの界面から
、チャネルの形成される半導体４０６ｂまでの距離を離すことができる。ただし、半導体
装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎ
ｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体４０６ａとすればよ
い。

【0136】

例えば、半導体４０６ｂと半導体４０６ａとの間に、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１
０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１
０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは
１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^１８ａｔｏｍｓ／ｃｍ^３以下のシリコン濃
度となる領域を有する。また、半導体４０６ｂと半導体４０６ｃとの間に、ＳＩＭＳにお
いて、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ま
しくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さら
に好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^１８ａｔｏｍｓ／ｃｍ^３以下
のシリコン濃度となる領域を有する。

【0137】

また、半導体４０６ｂの水素濃度を低減するために、半導体４０６ａおよび半導体４０６
ｃの水素濃度を低減すると好ましい。半導体４０６ａおよび半導体４０６ｃは、ＳＩＭＳ
において、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、
好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、
より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上１×１０^１９ａｔｏｍｓ／ｃｍ^３以
下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃ
ｍ^３以下の水素濃度となる領域を有する。また、半導体４０６ｂの窒素濃度を低減するた
めに、半導体４０６ａおよび半導体４０６ｃの窒素濃度を低減すると好ましい。半導体４
０６ａおよび半導体４０６ｃは、ＳＩＭＳにおいて、１×１０^１５ａｔｏｍｓ／ｃｍ^３以
上５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ^３以
上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１５ａｔｏｍｓ／ｃｍ
^３以上１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１５ａｔｏｍｓ
／ｃｍ^３以上５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

【0138】

上述の３層構造は一例である。例えば、半導体４０６ａまたは半導体４０６ｃのない２層
構造としても構わない。または、半導体４０６ａの上もしくは下、または半導体４０６ｃ
の上もしくは下に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示し
た半導体のいずれか一を有する４層構造としても構わない。または、半導体４０６ａの上
、半導体４０６ａの下、半導体４０６ｃの上、半導体４０６ｃの下のいずれか二箇所以上
に、半導体４０６ａ、半導体４０６ｂおよび半導体４０６ｃとして例示した半導体のいず
れか一以上を有するｎ層構造（ｎは５以上の整数）としても構わない。

【0139】

＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。

【0140】

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられ
る。非単結晶酸化物半導体としては、ＣＡＡＣ－ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半
導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。

【0141】

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半
導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ－Ｏ
Ｓ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

【0142】

＜ＣＡＡＣ－ＯＳ＞
まず、ＣＡＡＣ－ＯＳについて説明する。なお、ＣＡＡＣ－ＯＳを、ＣＡＮＣ（Ｃ－Ａｘ
ｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶことも
できる。

【0143】

ＣＡＡＣ－ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半
導体の一つである。

【0144】

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳの明視野像と回折パターンとの複合解析像（高分
解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方
、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーとも
いう。）を明確に確認することができない。そのため、ＣＡＡＣ－ＯＳは、結晶粒界に起
因する電子移動度の低下が起こりにくいといえる。

【0145】

以下では、ＴＥＭによって観察したＣＡＡＣ－ＯＳについて説明する。図１０（Ａ）に、
試料面と略平行な方向から観察したＣＡＡＣ－ＯＳの断面の高分解能ＴＥＭ像を示す。高
分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ
Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、
特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日
本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ－ＡＲＭ２００Ｆなどによって行うこ
とができる。

【0146】

図１０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１０（Ｂ）に示す。
図１０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる
。金属原子の各層の配列は、ＣＡＡＣ－ＯＳの膜を形成する面（被形成面ともいう。）ま
たは上面の凹凸を反映しており、ＣＡＡＣ－ＯＳの被形成面または上面と平行となる。

【0147】

図１０（Ｂ）に示すように、ＣＡＡＣ－ＯＳは特徴的な原子配列を有する。図１０（Ｃ）
は、特徴的な原子配列を、補助線で示したものである。図１０（Ｂ）および図１０（Ｃ）
より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットと
の傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペ
レットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。

【0148】

ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ－ＯＳのペレッ
ト５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造と
なる（図１０（Ｄ）参照。）。図１０（Ｃ）で観察されたペレットとペレットとの間で傾
きが生じている箇所は、図１０（Ｄ）に示す領域５１６１に相当する。

【0149】

また、図１１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ－ＯＳの平面のＣｓ
補正高分解能ＴＥＭ像を示す。図１１（Ａ）の領域（１）、領域（２）および領域（３）
を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１１（Ｂ）、図１１（Ｃ）および図
１１（Ｄ）に示す。図１１（Ｂ）、図１１（Ｃ）および図１１（Ｄ）より、ペレットは、
金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかし
ながら、異なるペレット間で、金属原子の配列に規則性は見られない。

【0150】

次に、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡ
ＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ－ＯＳ
に対し、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析を行うと、図１２（Ａ）に示すよう
に回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺ
ｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ－ＯＳの結晶がｃ軸配向性
を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

【0151】

なお、ＣＡＡＣ－ＯＳのｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ－ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを
示している。より好ましいＣＡＡＣ－ＯＳは、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による構造解
析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

【0152】

一方、ＣＡＡＣ－ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ－ｐｌａｎ
ｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、Ｉｎ
ＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ－ＯＳの場合は、２θを５６
°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（
φスキャン）を行っても、図１２（Ｂ）に示すように明瞭なピークは現れない。これに対
し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφス
キャンした場合、図１２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピ
ークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ－ＯＳは、
ａ軸およびｂ軸の配向が不規則であることが確認できる。

【0153】

次に、電子回折によって解析したＣＡＡＣ－ＯＳについて説明する。例えば、ＩｎＧａＺ
ｎＯ_４の結晶を有するＣＡＡＣ－ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの
電子線を入射させると、図１３（Ａ）に示すような回折パターン（制限視野透過電子回折
パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の
結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ
径が３００ｎｍの電子線を入射させたときの回折パターンを図１３（Ｂ）に示す。図１３
（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、
ＣＡＡＣ－ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。
なお、図１３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面およ
び（１００）面などに起因すると考えられる。また、図１３（Ｂ）における第２リングは
（１１０）面などに起因すると考えられる。

【0154】

また、ＣＡＡＣ－ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥
としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡ
Ｃ－ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ－ＯＳ
は、酸素欠損の少ない酸化物半導体ということもできる。

【0155】

酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源とな
る場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水
素を捕獲することによってキャリア発生源となる場合がある。

【0156】

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属
元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素
との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二
酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を
乱し、結晶性を低下させる要因となる。

【0157】

また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くす
ることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸
化物半導体と呼ぶ。ＣＡＡＣ－ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、
高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡ
Ｃ－ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリー
オンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸
化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲され
た電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことが
ある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジ
スタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ－ＯＳを用いたトランジス
タは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

【0158】

また、ＣＡＡＣ－ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャ
リアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ－ＯＳを用いたトラ
ンジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

【0159】

＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。

【0160】

微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域
と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含
まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさで
あることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶
であるナノ結晶を有する酸化物半導体を、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ－ＯＳは、例えば、高分解能
ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ
－ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ－Ｏ
Ｓの結晶部をペレットと呼ぶ場合がある。

【0161】

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３
ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるペレ
ット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。した
がって、ｎｃ－ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合
がある。例えば、ｎｃ－ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置
を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面を示す
ピークが検出されない。また、ｎｃ－ＯＳに対し、ペレットよりも大きいプローブ径（例
えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと
、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳに対し、ペレッ
トの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折
を行うと、スポットが観測される。また、ｎｃ－ＯＳに対しナノビーム電子回折を行うと
、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リン
グ状の領域内に複数のスポットが観測される場合がある。

【0162】

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ－
ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有す
る酸化物半導体、またはＮＡＮＣ（Ｎｏｎ－Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ
）を有する酸化物半導体と呼ぶこともできる。

【0163】

ｎｃ－ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、
ｎｃ－ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ－ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ－ＯＳは、ＣＡ
ＡＣ－ＯＳと比べて欠陥準位密度が高くなる。

【0164】

＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。

【0165】

非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物
半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

【0166】

非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。

【0167】

非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌ
ａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導
体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体
に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観
測される。

【0168】

非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有
さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕ
ｃｔｕｒｅ）と呼ぶ場合がある。また、長距離秩序性を有さないが、ある原子から最近接
原子または第２近接原子までの範囲において秩序性を有する構造を非晶質構造と呼ぶ場合
もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化
物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性
を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有
することから、例えば、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳを、非晶質酸化物半導体または
完全な非晶質酸化物半導体と呼ぶことはできない。

【0169】

＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する場合があ
る。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ－ｌｉ
ｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
）と呼ぶ。

【0170】

ａ－ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される
場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領
域と、結晶部を確認することのできない領域と、を有する。

【0171】

鬆を有するため、ａ－ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ－ｌｉｋｅ
ＯＳが、ＣＡＡＣ－ＯＳおよびｎｃ－ＯＳと比べて不安定な構造であることを示すため
、電子照射による構造の変化を示す。

【0172】

電子照射を行う試料として、ａ－ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ－ＯＳ（
試料Ｂと表記する。）およびＣＡＡＣ－ＯＳ（試料Ｃと表記する。）を準備する。いずれ
の試料もＩｎ－Ｇａ－Ｚｎ酸化物である。

【0173】

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料
は、いずれも結晶部を有することがわかる。

【0174】

なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、
ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を
６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これ
らの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度で
あり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の
間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見
なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ－ｂ面に対応する。

【0175】

図１４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である
。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１４より、ａ－ｌｉｋ
ｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的
には、図１４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度
の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０^８ｅ^－／ｎｍ
^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ－ＯＳ
およびＣＡＡＣ－ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ^－／
ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図
１４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ－ＯＳおよ
びＣＡＡＣ－ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度で
あることがわかる。

【0176】

このように、ａ－ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合があ
る。一方、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳは、電子照射による結晶部の成長がほとんど
見られないことがわかる。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－Ｏ
Ｓと比べて、不安定な構造であることがわかる。

【0177】

また、鬆を有するため、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べ
て密度の低い構造である。具体的には、ａ－ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶
の密度の７８．６％以上９２．３％未満となる。また、ｎｃ－ＯＳの密度およびＣＡＡＣ
－ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶
の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

【0178】

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱
面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よっ
て、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ａ－ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また
、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
ｎｃ－ＯＳの密度およびＣＡＡＣ－ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３
未満となる。

【0179】

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる
単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もる
ことができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせ
る割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない
種類の単結晶を組み合わせて見積もることが好ましい。

【0180】

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。な
お、酸化物半導体は、例えば、非晶質酸化物半導体、ａ－ｌｉｋｅ ＯＳ、微結晶酸化物
半導体、ＣＡＡＣ－ＯＳのうち、二種以上を有する積層膜であってもよい。

【0181】

（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタとは一部形状の異なるトランジス
タの作製方法について説明する。

【0182】

＜トランジスタ２＞
図１５（Ａ）、図１６（Ａ）、図１７（Ａ）、図１８（Ａ）、図１９（Ａ）、図２０（Ａ
）および図２１（Ａ）は、トランジスタの作製方法を説明する上面図である。各上面図に
は、一点鎖線Ｆ１－Ｆ２および一点鎖線Ｆ３－Ｆ４が記され、それに対応した断面図を図
１５（Ｂ）、図１６（Ｂ）、図１７（Ｂ）、図１８（Ｂ）、図１９（Ｂ）、図２０（Ｂ）
および図２１（Ｂ）に示す。

【0183】

まずは、基板５００を準備する。基板５００は、基板４００についての記載を参照する。

【0184】

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。

【0185】

次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１３を形
成する。

【0186】

次に、絶縁体を成膜する。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。

【0187】

次に、絶縁体の上面から下面に向けて、基板５００の下面と平行な形状となるようにエッ
チングを行うことで、導電体５１３を露出させ、絶縁体５０３を形成する（図１５（Ａ）
および図１５（Ｂ）参照。）。このような方法で絶縁体５０３を形成することで、導電体
５１３の上面の高さと、絶縁体５０３の上面の高さと、を同程度にすることができる。し
たがって、後の工程における形状不良を抑制することができる。

【0188】

次に、絶縁体５０２を成膜する（図１６（Ａ）および図１６（Ｂ）参照。）。絶縁体５０
２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用
いて行うことができる。絶縁体５０２は、絶縁体４０２についての記載を参照する。

【0189】

次に、半導体５３６ａを成膜する。半導体５３６ａの成膜は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ａ
は、半導体４０６ａとなる半導体についての記載を参照する。

【0190】

次に、酸素を添加することにより、半導体５３６ａに過剰酸素を含ませてもよい。酸素の
添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１０ｋＶ以下とし、ドーズ
量を５×１０^１４ｉｏｎｓ／ｃｍ^２以上１×１０^１７ｉｏｎｓ／ｃｍ^２以下として行えば
よい。

【0191】

次に、半導体５３６ａに、フッ素を添加してもよい。なお、半導体５３６ａへの酸素の添
加と、半導体５３６ａへのフッ素の添加と、は順番を入れ替えて行ってもよい。

【0192】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0193】

次に、半導体５３６ｂを成膜する。半導体５３６ｂの成膜は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ｂ
は、半導体４０６ｂとなる半導体についての記載を参照する。なお、半導体５３６ａの成
膜と、半導体５３６ｂの成膜と、を大気に暴露することなく連続で行うことで、膜中およ
び界面への不純物の混入を低減することができる。

【0194】

次に、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好まし
くは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよ
い。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もし
くは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処
理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１
０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処
理によって、半導体５３６ａおよび半導体５３６ｂの結晶性を高めることや、水素や水な
どの不純物を除去することなどができる。

【0195】

次に、半導体５３６ａおよび半導体５３６ｂに、フッ素を添加してもよい。なお、半導体
５３６ａおよび半導体５３６ｂへの加熱処理と、半導体５３６ａおよび半導体５３６ｂへ
のフッ素の添加と、は順番を入れ替えて行ってもよい。

【0196】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0197】

次に、導電体を成膜する。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法また
はＰＬＤ法、ＡＬＤ法などを用いて行うことができる。導電体は、導電体４１６ａおよび
導電体４１６ｂとなる導電体についての記載を参照する。

【0198】

次に、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１６ａお
よび導電体５１６ｂを形成する（図１７（Ａ）および図１７（Ｂ）参照。）。

【0199】

次に、半導体５３６ａおよび半導体５３６ｂにフッ素を添加してもよい。フッ素の添加は
、導電体５１６ａおよび導電体５１６ｂをマスクにして行うことができる。それにより、
半導体５３６ａおよび半導体５３６ｂにおいて、導電体５１６ａおよび導電体５１６ｂと
重畳しない領域に選択的にフッ素を添加できる。

【0200】

また、例えば導電体５１６ａおよび導電体５１６ｂの厚さを小さくすることによって、半
導体５３６ａおよび半導体５３６ｂにおいて、導電体５１６ａおよび導電体５１６ｂと重
畳する領域にもフッ素を添加してもよい。それにより、導電体５１６ａおよび導電体５１
６ｂと重畳する領域と、重畳しない領域とで、異なるフッ素濃度を有する半導体５３６ａ
および半導体５３６ｂを形成することができる。例えば、半導体５３６ａおよび半導体５
３６ｂにおいて、導電体５１６ａおよび導電体５１６ｂと重畳する領域は、導電体５１６
ａおよび導電体５１６ｂと重畳しない領域よりも、フッ素濃度が低い。

【0201】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0202】

次に、半導体５３６ｂ上にレジストなどを形成し、該レジスト、導電体５１６ａおよび導
電体５１６ｂを用いて加工し、半導体５０６ｂおよび半導体５０６ａを形成する（図１８
（Ａ）および図１８（Ｂ）参照。）。

【0203】

なお、導電体５１６ａ、導電体５１６ｂ、半導体５０６ａおよび半導体５０６ｂの形成は
、導電体を形成した後、以下に示す方法によって行っても構わない。

【0204】

まず、導電体上にレジストなどを形成し、該レジストを用いて加工し、導電体５１６、半
導体５０６ｂおよび半導体５０６ａを形成する（図２１（Ａ）および図２１（Ｂ）参照。
）。このとき、半導体５０６ｂおよび半導体５０６ａは、レジストを除去してから導電体
５１６を用いて加工してもよい。

【0205】

次に、導電体５１６上にレジストなどを形成し、該レジストを用いて加工し、導電体５１
６ａおよび導電体５１６ｂを形成する（図１８（Ａ）および図１８（Ｂ）参照。）。

【0206】

次に、半導体５３６ｃを成膜する。半導体５３６ｃの成膜は、スパッタリング法、ＣＶＤ
法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。半導体５３６ｃ
は、半導体４３６ｃについての記載を参照する。

【0207】

次に、絶縁体５４２を成膜する。絶縁体５４２の成膜は、スパッタリング法、ＣＶＤ法、
ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体５４２は、絶
縁体４４２についての記載を参照する。

【0208】

次に、絶縁体５４２を介して、半導体５０６ａ、半導体５０６ｂおよび半導体５３６ｃに
、フッ素を添加してもよい。なお、半導体５０６ａ、半導体５０６ｂおよび半導体５３６
ｃのすべてにフッ素を添加する必要はなく、いずれか一層またはいずれか二層にフッ素を
添加してもよい。また、絶縁体５４２にフッ素を添加してもよい。

【0209】

フッ素の添加は、例えば、イオン注入法により、加速電圧を１ｋＶ以上２００ｋＶ以下、
好ましくは５ｋＶ以上１００ｋＶ以下とし、ドーズ量を５×１０^１９ｉｏｎｓ／ｃｍ^３以
上５×１０^２２ｉｏｎｓ／ｃｍ^３以下、好ましくは１×１０^２０ｉｏｎｓ／ｃｍ^３以上１
×１０^２２ｉｏｎｓ／ｃｍ^３以下として行えばよい。

【0210】

次に、導電体５３４を成膜する（図１９（Ａ）および図１９（Ｂ）参照。）。導電体５３
４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用
いて行うことができる。導電体５３４は、導電体４３４についての記載を参照する。

【0211】

次に、導電体５３４上にレジストなどを形成し、該レジストを用いて加工し、導電体５０
４を形成する。また、該レジストまたは導電体５０４を用いて絶縁体５４２を加工し、絶
縁体５１２を形成する。また、該レジスト、導電体５０４または絶縁体５４２を用いて半
導体５３６ｃを加工し、半導体５０６ｃを形成する（図２０（Ａ）および図２０（Ｂ）参
照。）。なお、ここでは半導体５０６ｃと絶縁体５１２と導電体５０４とが上面から見た
ときに同様の形状となるよう加工しているが、この形状に限定されるものではない。例え
ば、絶縁体５１２と導電体５０４とを別のレジストを用いて加工してもよい。例えば、絶
縁体５１２を形成してから、導電体５０４となる導電体を成膜してもよいし、導電体５０
４を形成した後で絶縁体５１２となる絶縁体上に別途レジストなどを形成してもよい。ま
た、例えば、半導体５０６ｃが、隣接するトランジスタなどと繋がっていてもよい。

【0212】

次に、絶縁体を成膜してもよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。

【0213】

絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニ
ウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジル
コニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、ま
たは積層で用いればよい。絶縁体は、好ましくは酸化アルミニウム、窒化酸化シリコン、
窒化シリコン、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸
化ネオジム、酸化ハフニウムまたは酸化タンタルを含む絶縁体を、単層で、または積層で
用いればよい。

【0214】

絶縁体は、バリア層としての機能を有することが好ましい。絶縁体は、例えば、酸素また
は／および水素をブロックする機能を有する。または、絶縁体は、例えば、絶縁体５０２
または絶縁体５１２よりも、酸素または／および水素をブロックする能力が高いことが好
ましい。

【0215】

以上の工程により、本発明の一態様に係るトランジスタを作製することができる。

【0216】

以上のように、半導体のチャネル形成領域にフッ素を添加することによって、半導体中の
酸素欠損を補償することができる。また、安定した結合を形成するフッ素により酸素欠損
を補償することによって、安定かつ良好な電気特性を有するトランジスタを提供すること
ができる。

【0217】

図２０（Ｂ）に示すように、トランジスタはｓ－ｃｈａｎｎｅｌ構造を有する。また、導
電体５０４および導電体５１３からの電界が、半導体５０６ｂの側面において導電体５１
６ａおよび導電体５１６ｂなどによって阻害されにくい構造である。

【0218】

なお、導電体５１３を形成しなくてもよい（図２２（Ａ）参照。）。また、絶縁体５１２
、半導体５０６ｃが導電体５０４から迫り出した形状としてもよい（図２２（Ｂ）参照。
）。また、絶縁体５４２、半導体５３６ｃを加工しなくてもよい（図２２（Ｃ）参照。）
。また、Ｆ１－Ｆ２断面における導電体５１３の幅が、半導体５０６ｂよりも大きくても
よい（図２３（Ａ）参照。）。また、導電体５１３と導電体５０４とが開口部を介して接
していてもよい（図２３（Ｂ）参照。）また、導電体５０４を設けなくてもよい（図２３
（Ｃ）参照。）。

【0219】

（実施の形態３）
本実施の形態では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路
の一例について説明する。

【0220】

＜ＣＭＯＳインバータ＞
図２４（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のト
ランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯ
Ｓインバータの構成を示している。ｎチャネル型のトランジスタ２１００には、酸化物半
導体を有するトランジスタを用いることが好ましい。それによって、ＣＭＯＳインバータ
回路における消費電力を低減させることができる。

【0221】

＜ＣＭＯＳアナログスイッチ＞
また図２４（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれ
ぞれのソースとドレインを接続した構成を示している。このような構成とすることで、い
わゆるＣＭＯＳアナログスイッチとして機能させることができる。ｎチャネル型のトラン
ジスタ２１００には、酸化物半導体を有するトランジスタを用いることが好ましい。

【0222】

＜半導体装置の構造１＞
図２５は、図２４（Ａ）に対応する半導体装置の断面図である。図２５に示す半導体装置
は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ
２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００とし
て、図２０に示したトランジスタを用いた例を示しているが、本発明の一態様に係る半導
体装置は、これに限定されるものではない。例えば、図６、図７、図８、図２２または図
２３などに示したトランジスタなどを、トランジスタ２１００として用いても構わない。
よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を
参酌する。

【0223】

図２５に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。
トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の
領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。

【0224】

トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域および
ドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能
を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電
体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即
ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・
非導通を制御することができる。

【0225】

半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、ま
たは炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛
、酸化ガリウムなどからなる化合物半導体基板などを用いればよい。好ましくは、半導体
基板４５０として単結晶シリコン基板を用いる。

【0226】

半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただ
し、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用い
ても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与す
る不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても
構わない。

【0227】

半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、ト
ランジスタ２２００のオン特性を向上させることができる。

【0228】

領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である
。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。

【0229】

なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離さ
れる。領域４６０は、絶縁性を有する領域である。

【0230】

図２５に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体
４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂ
と、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電
体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６
ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶
縁体４９０と、絶縁体４９２と、絶縁体４９４と、を有する。

【0231】

絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４
６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４
９０は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４９０上に
配置する。また、絶縁体４９２は、トランジスタ２１００上に配置する。また、絶縁体４
９４は、絶縁体４９２上に配置する。

【0232】

絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電
体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導
電体４８０ｂまたは導電体４８０ｃが埋め込まれている。

【0233】

また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口
部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体
４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。

【0234】

また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口
部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋
め込まれている。

【0235】

また、絶縁体４９０は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導
電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開
口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれ
ている。

【0236】

導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない
。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１０
０のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４
ａとトランジスタ２１００のゲート電極としての機能を有する導電体４０４とを電気的に
接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくするこ
とができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１０
０の飽和領域における電気特性を安定にすることができる。

【0237】

また、絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方で
ある導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００
のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トラン
ジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達
する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ
、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部
は、さらにトランジスタ２１００などの構成要素のいずれかを介する場合がある。

【0238】

また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体
４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部
には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれてい
る。

【0239】

絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２および絶縁体
４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニ
ウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジル
コニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、ま
たは積層で用いればよい。例えば、絶縁体４０１としては、酸化アルミニウム、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

【0240】

絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体
４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有
することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブ
ロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特
性を安定にすることができる。

【0241】

水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ
素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、
アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム
、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

【0242】

導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、
導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、
導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、
導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、例えば、ホウ素、窒素
、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト
、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウ
ム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層
で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを
含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム
、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

【0243】

なお、図２６に示す半導体装置は、図２５に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図２６に示す半導体装置については、図２５に示した
半導体装置の記載を参酌する。具体的には、図２６に示す半導体装置は、トランジスタ２
２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすること
により、実効的なチャネル幅が増大し、それによりトランジスタ２２００のオン特性を向
上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、ト
ランジスタ２２００のオフ特性を向上させることができる。

【0244】

また、図２７に示す半導体装置は、図２５に示した半導体装置のトランジスタ２２００の
構造が異なるのみである。よって、図２７に示す半導体装置については、図２５に示した
半導体装置の記載を参酌する。具体的には、図２７に示す半導体装置は、トランジスタ２
２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図２７には
、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半
導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制す
ることができるためトランジスタ２２００のオフ特性を向上させることができる。なお、
絶縁体４５２は、半導体基板４５０の一部を絶縁体化させることによって形成することが
できる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。

【0245】

図２５乃至図２７に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタ
を作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小
することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネ
ル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した
場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすること
ができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型ト
ランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレ
ンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型
トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高
くすることができる場合がある。

【0246】

＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保
持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２８
に示す。

【0247】

図２８（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の
半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、ト
ランジスタ３３００としては、上述したトランジスタを用いることができる。

【0248】

トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３
００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジス
タ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または
リフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導
体装置となる。

【0249】

図２８（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に
接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される
。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的
に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されて
いる。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、
ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３０
０５は容量素子３４００の電極の他方と電気的に接続されている。

【0250】

図２８（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能とい
う特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能であ
る。

【0251】

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トラ
ンジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする
。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容
量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トラン
ジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる
二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）
のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジス
タ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とするこ
とにより、ノードＦＧに電荷が保持される（保持）。

【0252】

トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保
持される。

【0253】

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与
えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線
３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ
３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷
が与えられている場合の見かけ上のしきい値電圧Ｖ_ｔｈ＿Ｈは、トランジスタ３２００の
ゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖ_ｔｈ＿Ｌよ
り低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を
「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがっ
て、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることによ
り、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧ
にＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞
Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧ
にＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ
_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため
、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み
出すことができる。

【0254】

なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報
を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノード
ＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位
、つまり、Ｖ_ｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノー
ドＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位
、つまり、Ｖ_ｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。

【0255】

＜記憶装置２＞
図２８（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２８（Ａ）に
示した半導体装置と異なる。この場合も図２８（Ａ）に示した半導体装置と同様の動作に
より情報の書き込みおよび保持動作が可能である。

【0256】

図２８（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジス
タ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００
とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結
果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量
素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって
、異なる値をとる。

【0257】

例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３
の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の
電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×
ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素
子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると
、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝
（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

【0258】

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すこと
ができる。

【0259】

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトラ
ンジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを
駆動回路上に積層して配置する構成とすればよい。

【0260】

以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用
することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシ
ュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能とな
るため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場
合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内
容を保持することが可能である。

【0261】

また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こ
りにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注
入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といっ
た問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで
問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置
である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行わ
れるため、高速な動作が可能となる。

【0262】

＜半導体装置の構造２＞
図２９は、図２８（Ａ）に対応する半導体装置の断面図である。図２９に示す半導体装置
は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する
。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方
に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００につ
いての記載を参照する。また、トランジスタ３２００としては、図２５に示したトランジ
スタ２２００についての記載を参照する。なお、図２５では、トランジスタ２２００がｐ
チャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャ
ネル型トランジスタであっても構わない。

【0263】

図２９に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。
トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の
領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。

【0264】

図２９に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体
４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂ
と、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電
体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６
ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、導
電体４９８ｄと、絶縁体４９０と、絶縁体４９２と、絶縁体４９４と、を有する。

【0265】

絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４
６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４
９０は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４９０上に
配置する。また、絶縁体４９２は、トランジスタ３３００上に配置する。また、絶縁体４
９４は、絶縁体４９２上に配置する。

【0266】

絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電
体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導
電体４８０ｂまたは導電体４８０ｃが埋め込まれている。

【0267】

また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口
部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体
４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。

【0268】

また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口
部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋
め込まれている。

【0269】

また、絶縁体４９０は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導
電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開
口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれ
ている。

【0270】

導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構
わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ
３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体
４７４ａとトランジスタ３３００のトップゲート電極である導電体４０４とを電気的に接
続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすること
ができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００
の飽和領域における電気特性を安定にすることができる。

【0271】

また、絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方で
ある導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００
のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１を介して重
なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５
０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方で
ある導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口
部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６
ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００など
の構成要素のいずれかを介する場合がある。

【0272】

また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口
部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。
また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃまたは導
電体４９８ｄが埋め込まれている。

【0273】

絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４９０、絶縁体４９２または絶縁体
４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有
することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブ
ロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特
性を安定にすることができる。

【0274】

導電体４９８ｄとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アル
ミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イッ
トリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルお
よびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば
、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電
体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタン
および窒素を含む導電体などを用いてもよい。

【0275】

トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと
、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３
００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する。
また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導
電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してト
ランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電気
的に接続する。

【0276】

容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方と電
気的に接続する電極と、導電体５１４と、絶縁体５１１と、を有する。なお、絶縁体５１
１は、トランジスタ３３００のゲート絶縁体として機能する絶縁体５１２と同一工程を経
て形成できるため、生産性を高めることができて好ましい場合がある。また、導電体５１
４として、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を
経て形成した層を用いると、生産性を高めることができて好ましい場合がある。

【0277】

そのほかの構造については、適宜図２５などについての記載を参酌することができる。

【0278】

なお、図３０に示す半導体装置は、図２９に示した半導体装置のトランジスタ３２００の
構造が異なるのみである。よって、図３０に示す半導体装置については、図２９に示した
半導体装置の記載を参酌する。具体的には、図３０に示す半導体装置は、トランジスタ３
２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００につい
ては、図２６に示したトランジスタ２２００の記載を参照する。なお、図２６では、トラ
ンジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジ
スタ３２００がｎチャネル型トランジスタであっても構わない。

【0279】

また、図３１に示す半導体装置は、図２９に示した半導体装置のトランジスタ３２００の
構造が異なるのみである。よって、図３１に示す半導体装置については、図２９に示した
半導体装置の記載を参酌する。具体的には、図３１に示す半導体装置は、トランジスタ３
２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板
である半導体基板４５０に設けられたトランジスタ３２００については、図２７に示した
トランジスタ２２００の記載を参照する。なお、図２７では、トランジスタ２２００がｐ
チャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャ
ネル型トランジスタであっても構わない。

【0280】

＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。

【0281】

図３２（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装
置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回
路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列
（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。
周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複
数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有す
る。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０およ
び周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある
。例えば、周辺回路２６０は周辺回路の一部といえる。

【0282】

また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ
１を放射することができる。

【0283】

また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換
回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に作製してもよ
い。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお
、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０
のいずれか一以上を省略してもよい。

【0284】

また、図３２（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素
２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および
列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００にお
ける撮像の品質をより高めることができる。

【0285】

＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副
画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせる
ことで、カラー画像表示を実現するための情報を取得することができる。

【0286】

図３３（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図
３３（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設
けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光
を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともい
う）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２
（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして
機能させることができる。

【0287】

副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３
１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副
画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５
３に接続している。また、本明細書等において、例えばｎ行目（ｎは１以上ｐ以下の整数
）の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］
および配線２４９［ｎ］と記載する。また、例えばｍ列目（ｍは１以上ｑ以下の整数）の
画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図３３（Ａ
）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２
５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画
素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は
、上記配線を介して周辺回路と電気的に接続される。

【0288】

また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフ
ィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する
。図３３（Ｂ）に、ｎ行ｍ列に配置された画素２１１が有する副画素２１２と、該画素２
１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示
す。図３３（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配
置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配
置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２
を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列
に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。

【0289】

なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定さ
れず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィ
ルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素
２１２を設けることで、フルカラー画像を取得することができる。

【0290】

または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設
けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副
画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ
）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加え
て、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１
１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２
１２を設けることで、取得した画像の色の再現性をさらに高めることができる。

【0291】

また、例えば、図３３（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長
帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（
または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比
）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受
光面積比）を赤：緑：青＝１：６：１としてもよい。

【0292】

なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば
、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装
置２００の信頼性を高めることができる。

【0293】

また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）
フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。

【0294】

また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用い
ることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和すること
を防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装
置のダイナミックレンジを大きくすることができる。

【0295】

また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図３４の
断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レン
ズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体
的には、図３４（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５
４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２
３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。

【0296】

ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の
一部によって遮光されてしまうことがある。したがって、図３４（Ｂ）に示すように光電
変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０
が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を
光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供すること
ができる。

【0297】

図３４に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された
光電変換素子を用いてもよい。

【0298】

また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用
いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セ
レン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金
等がある。

【0299】

例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、
Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２
２０を実現できる。

【0300】

ここで、撮像装置２００が有する１つの画素２１１は、図３３に示す副画素２１２に加え
て、第１のフィルタを有する副画素２１２を有してもよい。

【0301】

＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を
用いて画素を構成する一例について説明する。

【0302】

図３５（Ａ）、図３５（Ｂ）は、撮像装置を構成する素子の断面図である。図３５（Ａ）
に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５
１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５
２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオー
ド３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０
および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３
６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。

【0303】

また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイ
オード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３
２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有
する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３
４０を備えている。

【0304】

なお図３５（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５
１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。
該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保すること
ができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード
３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。

【0305】

なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１
０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省
略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。

【0306】

なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を省
略すればよい。層３３０を省略した断面図の一例を図３５（Ｂ）に示す。

【0307】

なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に
替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アル
ミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用
いることもできる。

【0308】

ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トラン
ジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設
けられる。ただし、絶縁体３８０の位置は限定されない。

【0309】

トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダ
ングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方
、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素
は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３
５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したが
って、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジス
タを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を
設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ
３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体
３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトラ
ンジスタ３５３などの信頼性を向上させることができる。

【0310】

絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用
いる。

【0311】

また、図３５（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層
３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素
の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。

【0312】

また、図３６（Ａ１）および図３６（Ｂ１）に示すように、撮像装置の一部または全部を
湾曲させてもよい。図３６（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１－Ｘ２の方向に
湾曲させた状態を示している。図３６（Ａ２）は、図３６（Ａ１）中の一点鎖線Ｘ１－Ｘ
２で示した部位の断面図である。図３６（Ａ３）は、図３６（Ａ１）中の一点鎖線Ｙ１－
Ｙ２で示した部位の断面図である。

【0313】

図３６（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３－Ｘ４の方向に湾曲させ、かつ、同
図中の一点鎖線Ｙ３－Ｙ４の方向に湾曲させた状態を示している。図３６（Ｂ２）は、図
３６（Ｂ１）中の一点鎖線Ｘ３－Ｘ４で示した部位の断面図である。図３６（Ｂ３）は、
図３６（Ｂ１）中の一点鎖線Ｙ３－Ｙ４で示した部位の断面図である。

【0314】

撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮
像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、
収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化
や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる
。

【0315】

＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵにつ
いて説明する。

【0316】

図３７は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図で
ある。

【0317】

図３７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔ
ｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラク
ションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ
１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有し
ている。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１
１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、
図３７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその
用途によって多種多様な構成を有している。例えば、図３７に示すＣＰＵまたは演算回路
を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するよ
うな構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、
例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

【0318】

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。

【0319】

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

【0320】

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成す
る内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

【0321】

図３７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ
１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができ
る。

【0322】

図３７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの
指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６
が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子
によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択
されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容
量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行
われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

【0323】

図３８は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例
である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮
断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と
、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有す
る。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２
１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、
インダクタなどのその他の素子をさらに有していてもよい。

【0324】

ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００
への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧ
ＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする
。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする
。

【0325】

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用い
て構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）の
トランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端
子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２
の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３は
トランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の
端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状
態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとド
レインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソース
とドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力さ
れる制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、
トランジスタ１２１４の導通状態または非導通状態）が選択される。

【0326】

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のう
ちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部
分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位
を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ
１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接
続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの
他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一
方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソ
ースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続さ
れる。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方
）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方
）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、
は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対
の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電
源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる
。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配
線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他
方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等
）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０
８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ
線）と電気的に接続される。

【0327】

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を
積極的に利用することによって省略することも可能である。

【0328】

トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およ
びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２
の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２
の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態
となる。

【0329】

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータ
に対応する信号が入力される。図３８では、回路１２０１から出力された信号が、トラン
ジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の
第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、
論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介し
て回路１２０１に入力される。

【0330】

なお、図３８では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとド
レインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回
路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子
（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反
転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、
入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合
に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）
から出力される信号を当該ノードに入力することができる。

【0331】

また、図３８において、記憶素子１２００に用いられるトランジスタのうち、トランジス
タ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９
０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜または
シリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子
１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトラン
ジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外に
も、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトラ
ンジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成され
るトランジスタとすることもできる。

【0332】

図３８における回路１２０１には、例えばフリップフロップ回路を用いることができる。
また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いる
ことができる。

【0333】

本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は
、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８
によって保持することができる。

【0334】

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例
えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有する
シリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため
、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２０
０に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保
たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ
）を保持することが可能である。

【0335】

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動
作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が
元のデータを保持しなおすまでの時間を短くすることができる。

【0336】

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ
１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開
された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（
導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。そ
れ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信
号を正確に読み出すことが可能である。

【0337】

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、また
は複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を
抑えることができる。

【0338】

記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（
Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒ
ｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆ
ｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。

【0339】

＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図３９および図４０を用いて説明す
る。

【0340】

表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子
（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧に
よって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔ
ｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例とし
てＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表
示装置）について説明する。

【0341】

なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコ
ントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。

【0342】

また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。ま
た、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリ
ント基板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接
実装されたモジュールも全て表示装置に含むものとする。

【0343】

図３９は、本発明の一態様に係るＥＬ表示装置の一例である。図３９（Ａ）に、ＥＬ表示
装置の画素の回路図を示す。図３９（Ｂ）は、ＥＬ表示装置全体を示す上面図である。ま
た、図３９（Ｃ）は、図３９（Ｂ）の一点鎖線Ｍ－Ｎの一部に対応するＭ－Ｎ断面である
。

【0344】

図３９（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。

【0345】

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（
容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなく
ても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続
先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された
内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細
書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複
数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。
したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素
子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発
明の一態様を構成することが可能な場合がある。

【0346】

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業
者であれば、発明を特定することが可能な場合がある。または、ある回路について、少な
くとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つ
まり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定され
た発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。し
たがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態
様として開示されているものであり、発明の一態様を構成することが可能である。または
、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として
開示されているものであり、発明の一態様を構成することが可能である。

【0347】

図３９（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容
量素子７４２と、発光素子７１９と、を有する。

【0348】

なお、図３９（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加す
ることが可能である。逆に、図３９（Ａ）の各ノードにおいて、トランジスタ、スイッチ
、受動素子などを追加しないようにすることも可能である。

【0349】

トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の
電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極
と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ
７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７
４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、
定電位は接地電位ＧＮＤまたはそれより小さい電位とする。

【0350】

スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いる
ことで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また
、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジ
スタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４
１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用す
ることができる。

【0351】

図３９（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７
５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰ
Ｃ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路
７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５
または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。

【0352】

図３９（Ｃ）は、図３９（Ｂ）の一点鎖線Ｍ－Ｎの一部に対応するＥＬ表示装置の断面図
である。

【0353】

図３９（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導電
体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２
ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７０
６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７０
６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ
上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり
半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７
４１の構造は一例であり、図３９（Ｃ）に示す構造と異なる構造であっても構わない。

【0354】

したがって、図３９（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート
電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての
機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイ
ン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲ
ート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。な
お、半導体７０６ａおよび７０６ｂは、光が当たることで電気特性が変動する場合がある
。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのい
ずれか一以上が遮光性を有すると好ましい。

【0355】

なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界
が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとし
て、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。

【0356】

図３９（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４ｂ
上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり
導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁
体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８
ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導
電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されて
いる構造を示す。

【0357】

容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能
し、導電体７１６ａは他方の電極として機能する。

【0358】

したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製すること
ができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい
。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することがで
きる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。そ
の場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる
。

【0359】

図３９（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。
したがって、図３９（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図３９（Ｃ）に
示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするた
め、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の
一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび
導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を
有しても構わない。

【0360】

トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、
絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達す
る開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８
１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。

【0361】

導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔
壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される
。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および
導電体７８３の重なる領域が、発光素子７１９となる。

【0362】

ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明
する。

【0363】

図４０（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４０に示す画素は
、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液
晶素子）７５３とを有する。

【0364】

トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、
ゲートが走査線７５４に電気的に接続されている。

【0365】

容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。

【0366】

液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気
的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、
上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、
液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。

【0367】

なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３９（Ｂ）の一
点鎖線Ｍ－Ｎに対応する液晶表示装置の断面図を図４０（Ｂ）に示す。図４０（Ｂ）にお
いて、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３
３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体ま
たは半導体を用いてもよい。

【0368】

トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子
７５２は、容量素子７４２についての記載を参照する。なお、図４０（Ｂ）には、図３９
（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されな
い。

【0369】

なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さ
いトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリ
ークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる
。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態と
することで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液
晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、
開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。

【0370】

トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、
絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導
電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ
７５１と電気的に接続する。

【0371】

導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上
には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７
９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５
および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９
７が配置される。

【0372】

上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供するこ
とができる、または、表示品位の高い表示装置を提供することができる。または、高精細
の表示装置を提供することができる。

【0373】

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素
子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様
々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例え
ば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔ
ｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放
出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）
、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・シ
ステム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジ
タル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）
素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロ
ウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示
素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用によ
り、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。

【0374】

ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子
を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）また
はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ－ｃｏｎｄｕｃｔｉｏｎ Ｅ
ｌｅｃｔｒｏｎ－ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示
装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディス
プレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）
などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペ
ーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現す
る場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにす
ればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するよう
にすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けるこ
とも可能である。これにより、さらに、消費電力を低減することができる。

【0375】

なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファ
イトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜として
もよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物
半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さ
らに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することが
できる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、
ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜して
もよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパ
ッタリング法で成膜することも可能である。

【0376】

＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ
、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプ
レイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオ
プレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ
払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４１に示
す。

【0377】

図４１（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部
９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８
等を有する。なお、図４１（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示
部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない
。

【0378】

図４１（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９
１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３
は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられてい
る。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており
、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である
。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９
１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３
および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表
示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッ
チパネルを設けることで付加することができる。または、位置入力装置としての機能は、
フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加する
ことができる。

【0379】

図４１（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キ
ーボード９２３、ポインティングデバイス９２４等を有する。

【0380】

図４１（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３
３等を有する。

【0381】

図４１（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、
操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ
９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられて
いる。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されてお
り、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能であ
る。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４
２との間の角度にしたがって切り替える構成としてもよい。

【0382】

図４１（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト
９５４等を有する。

【0383】

以上のように、本実施の形態において本発明の一態様について説明した。ただし、本発明
の一態様は、これらに限定されない。例えば、半導体４０６ｂなどの半導体がフッ素を有
する場合の例を示したが、これに限定されない。場合によっては、半導体４０６ｂなどの
半導体がフッ素以外の元素を有していてもよい。または、場合によっては、半導体４０６
ｂなどの半導体がフッ素を有さなくてもよい。

【実施例0384】

本実施例では、酸化物半導体膜にフッ素を添加し、酸化物半導体膜中のフッ素濃度を調査
した結果について説明する。

【0385】

試料は、シリコン基板に厚さが１００ｎｍの酸化シリコンを熱酸化法によって形成し、そ
の後、酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ（原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１
：１）ターゲットを用いたスパッタリング法によって、ＩＧＺＯ膜を１００ｎｍの厚さで
形成して作製した。

【0386】

作製した試料に対し、イオン注入法により、１．０×１０^１５ｉｏｎｓ／ｃｍ^２および１
．０×１０^１６ｉｏｎｓ／ｃｍ^２のドーズ量でフッ素イオン（^１９Ｆ^＋）を添加した。な
お、加速電圧は２０ｋＶとした。このときのフッ素の深さ方向の添加量をＳＩＭＳによっ
て調べた結果を図４２に示す。

【0387】

図４２に示す結果より、フッ素を１．０×１０^１５ｉｏｎｓ／ｃｍ^２添加した場合、ＩＧ
ＺＯ膜に３．０×１０^２０ａｔｏｍｓ／ｃｍ^３程度含まれることがわかった。また、フッ
素を１．０×１０^１６ｉｏｎｓ／ｃｍ^２添加した場合、ＩＧＺＯ膜に３．０×１０^２１ａ
ｔｏｍｓ／ｃｍ^３程度含まれることがわかった。

【実施例0388】

本実施例では、酸化物半導体膜にフッ素を添加し、酸化物半導体膜のシート抵抗値を調査
した結果について説明する。

【0389】

試料は、石英基板上に、酸化物半導体膜としてＩｎ－Ｇａ－Ｚｎ－Ｏ（原子数比Ｉｎ：Ｇ
ａ：Ｚｎ＝１：１：１）ターゲットを用いたスパッタリング法によって、ＩＧＺＯ膜を１
００ｎｍの厚さで形成して作製した。

【0390】

作製した試料に対し、イオン注入法により、１．０×１０^１４ｉｏｎｓ／ｃｍ^２、１．０
×１０^１５ｉｏｎｓ／ｃｍ^２および１．０×１０^１６ｉｏｎｓ／ｃｍ^２のドーズ量でフッ
素イオン（^１９Ｆ^＋）を添加した。なお、加速電圧は２０ｋＶとした。以上のようにして
作製した試料のシート抵抗値を測定した結果を図４３に示す。なお、シート抵抗測定器の
測定上限としては、１×１０^６Ω／□である。

【0391】

図４３に示す結果より、ＩＧＺＯ膜にフッ素を添加するほど、シート抵抗値が増加するこ
とが確認できた。また、フッ素を１．０×１０^１６ｉｏｎｓ／ｃｍ^２添加した場合、ＩＧ
ＺＯ膜のシート抵抗値は、１×１０^６Ω／□以上の値となった。このことから、ＩＧＺＯ
膜へのフッ素添加によって、ＩＧＺＯ膜のキャリア濃度が低下し、ｉ型半導体に近づくこ
とがわかった。