特開 2023-172012 演算制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023172012

(43)【公開日】2023-12-06

(54)【発明の名称】演算制御装置

(51)【国際特許分類】

   G06F 9/48 20060101AFI20231129BHJP

   G06F 9/50 20060101ALI20231129BHJP

【ＦＩ】

G06F9/48 300Z

G06F9/50 150E

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022083548

(22)【出願日】2022-05-23

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110002941

【氏名又は名称】弁理士法人ぱるも特許事務所

(72)【発明者】

【氏名】綿貫 卓生

(72)【発明者】

【氏名】海野 洋

(57)【要約】

【課題】マルチコアプロセッサを搭載した演算制御装置において、並列演算を実行する場合の前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置を得ることを目的とする。
【解決手段】演算制御装置は、複数のコアを有するプロセッサ、プロセッサが処理すべき入力情報を受信する入力情報処理部、および、入力情報に基づいて実行するタスクのうち、複数のコアに対してタスクの一部である複数のサブタスクを割り当てて並列処理が可能かどうか判断し、並列処理が可能な場合はサブタスクの実行のための入力パラメータが揃うよりも前に複数のコアにサブタスクの実行準備を完了させ、サブタスクの実行のための入力パラメータが揃った後に複数のコアにサブタスクの並列処理を開始させるタスク処理制御部、を備えたものである。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のコアを有するプロセッサ、
前記プロセッサが処理すべき入力情報を受信する入力情報処理部、および、
前記入力情報に基づいて実行するタスクのうち、前記複数のコアに対して前記タスクの一部である複数のサブタスクを割り当てて並列処理が可能かどうか判断し、並列処理が可能な場合は前記サブタスクの実行のための入力パラメータが揃うよりも前に前記複数のコアに前記サブタスクの実行準備を完了させ、前記サブタスクの実行のための前記入力パラメータが揃った後に前記複数のコアに前記サブタスクの並列処理を開始させるタスク処理制御部、を備えた演算制御装置。

【請求項2】

前記タスク処理制御部は、前記サブタスクのための前記入力パラメータが揃った後に前記複数のコアに同時に前記サブタスクの並列処理を開始させる請求項１に記載の演算制御装置。

【請求項3】

前記タスク処理制御部は、前記並列処理の開始を指示する並列処理開始要求を受取った際に前記複数のコアに同時に前記サブタスクの並列処理を開始させる請求項１に記載の演算制御装置。

【請求項4】

前記タスク処理制御部は、前記サブタスクのための前記入力パラメータが揃い次第前記複数のコアに同時に前記サブタスクの並列処理を開始させる請求項１に記載の演算制御装置。

【請求項5】

前記タスク処理制御部は、前記サブタスクごとに実行のための入力パラメータが揃った順に前記複数のコアに並列処理を開始させる請求項１に記載の演算制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、演算制御装置に関するものである。

【背景技術】

【0002】

近年、自動車分野、産業機器分野において、高度な演算処理が要求されつつある。例えば、自動車の自動運転システムでは、大量の情報をリアルタイムに処理することが求められている。また、創薬、遺伝子解析、ビッグデータ処理といった様々な分野において、大量の情報の高速処理が必要となっている。

【0003】

大量の情報を高速で処理するためにマルチコアプロセッサが導入されている。コアとは、情報を処理するハードウェアブロックを指す。複数のコアによって、独立した並列演算が可能となり、大量の情報を処理することができる。２個のコアを有するデュアルコアプロセッサ、４個のコアを有するクワッドコアプロセッサ、６個のコアを有するヘキサコアプロセッサ、８個のコアを有するオクタコアプロセッサなどが存在する。必要な情報処理量に応じて、ＣＰＵのコア数を増やしていくことで対処が可能となる。

【0004】

これらのマルチコアプロセッサを搭載した電子制御装置（ＥＣＵ（Electronic Control Unit））を利用して、様々な応用が実行されている。高度な情報処理においては、状況に応じて並列処理を利用できる場合と、できない場合とがある。プロセッサの負荷状態と情報処理の優先度に応じて、リアルタイムに並列処理の利用の可否を判断しながら情報処理を実行することが求められる。このように、予め定めた情報処理の割り当てではなく、リアルタイムに情報処理の分担を決定して行くことを、動的スケジューリングと称する。動的スケジューリングを実行して、情報の処理能力を向上させつつ、制御における処理時間の変動を抑制する技術が提案されている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０２０－９５４４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１には、情報処理の作業単位であるサブタスクについて、並列処理が可能であるかどうか判断する処理が記載されている。対象のサブタスクの並列処理が可能な場合に複数のコアに対してコアごとにサブタスクを割り当てて実行させる技術が開示されている。

【0007】

しかしながら、特許文献１の技術では、順番に実行するタスクに対し、並列処理を実施する対象のタスクの前のタスクを実行し終わった後、対象のタスクが並列処理可能かどうかの判断を実施している。そして、判断の実施の後、並列処理が可能な場合は並列処理の実行に必要な前処理を開始している。前処理の終了後、複数のコアに対象タスクを分散してサブタスクとして割り当て、並列に実行させる。各コアに分散したサブタスクの処理がすべて終了した後、分散処理の後処理を実行する。後処理が終了した後、当該タスクの次のタスクの実行を開始している。さらに、特許文献１ではコア上でのタスク切替、タスク分割に伴うオーバーヘッド（準備処理時間）を考慮していない。よって各コアの起動、サブタスクのソフトウェアの読み込みの時間などを計算していない。

【0008】

すなわち、並列処理の開始前に準備処理を含めた前処理が必要であり、同期処理も必要なので、各コアに待ち時間が発生する。よって、準備処理を含めた前処理に要する時間と各コアでの並列処理の同期をとる時間によって、対象となるサブタスクの実行時間の短縮が制限されることとなる。

【0009】

本願はかかる課題を解決するためになされたものである。マルチコアプロセッサを搭載した演算制御装置において、並列演算を実行する場合の準備処理を含めた前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置を得ることを目的とする。

【課題を解決するための手段】

【0010】

本願に係る演算制御装置は、
複数のコアを有するプロセッサ、
プロセッサが処理すべき入力情報を受信する入力情報処理部、および、
入力情報に基づいて実行するタスクのうち、複数のコアに対してタスクの一部である複数のサブタスクを割り当てて並列処理が可能かどうか判断し、並列処理が可能な場合はサブタスクの実行のための入力パラメータが揃うよりも前に複数のコアにサブタスクの実行準備を完了させ、サブタスクの実行のための入力パラメータが揃った後に複数のコアにサブタスクの並列処理を開始させるタスク処理制御部、を備えたものである。

【発明の効果】

【0011】

本願に係る演算制御装置では、並列処理が可能な場合はサブタスクの実行のための入力パラメータが揃うよりも前に複数のコアにサブタスクの実行準備を完了させ、サブタスクの実行のための入力パラメータが揃った後に複数のコアにサブタスクの並列処理を開始させることができる。そのため、並列演算を実行する場合の準備処理を含めた前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置を得ることが可能となる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１に係る演算制御装置の機能ブロック図である。

【図2】実施の形態１に係る演算制御装置のハードウェア構成図である。

【図3】実施の形態１に係る演算制御装置の機能とタスクの関係を示す図である。

【図4】実施の形態１に係る演算制御装置のタスクの繋がりを示す図である。

【図5】比較例に係る演算制御装置の第一処理部の処理を示すフローチャートである。

【図6】実施の形態１に係る演算制御装置の第二処理部の処理を示すフローチャートである。

【図7】比較例に係る演算制御装置のタスク処理を示すタイムチャートである。

【図8】実施の形態１に係る演算制御装置の第一処理部の処理を示すフローチャートである。

【図9】実施の形態１に係る演算制御装置のタスク処理を示すタイムチャートである。

【図10】実施の形態２に係る演算制御装置の機能ブロック図である。

【図11】実施の形態２に係る演算制御装置のハードウェア構成図である。

【図12】実施の形態２に係る演算制御装置のタスクの繋がりを示す図である。

【図13】実施の形態２に係る演算制御装置のタスク処理を示すタイムチャートである。

【図14】実施の形態３に係る演算制御装置の機能ブロック図である。

【図15】実施の形態３に係る演算制御装置のタスク処理を示すタイムチャートである。

【発明を実施するための形態】

【0013】

以下、本願の実施の形態に係る演算制御装置について、図面を参照して説明する。

【0014】

１．実施の形態１
＜演算制御装置の機能ブロック＞
図１は、実施の形態１に係る演算制御装置１の機能ブロック図である。演算制御装置１は、マルチ演算処理部１０１、タスク処理制御部１０２、入力情報処理部１０３および、出力情報処理部１０４を有している。

【0015】

演算制御装置１は、入力情報処理部１０３によって必要な情報を受信し、マルチ演算処理部１０１で処理をし、出力情報処理部１０４によって出力する。タスク処理制御部１０２は、入力情報処理部１０３が受信した入力情報を処理するために、プログラムを読み出してタスクごとの処理を第一処理部１０１１と第二処理部１０１２のどちらで実行するか判断し、タスクを第一処理部１０１１と第二処理部１０１２に割り当てて実行を指示する。

【0016】

タスクとは、コンピュータ処理における作業の単位を示す。タスクをより細かく切りわけてサブタスクとして示すこともある。複数のタスクが組み合わされてプログラムを構成する。プログラムはある一貫性のある状態から、別の一貫性のある状態にデータを変更する。このデータ変更をトランザクションと呼ぶこともある。

【0017】

タスク処理制御部１０２は、タスクまたはサブタスクが並列処理が可能かどうか判断する。並列処理が可能と判断した場合、これらを第一処理部１０１１と第二処理部１０１２に割り当てる。そして、各々のタスクまたはサブタスクが実行に必要とする入力パラメータが揃うより前に、第一処理部１０１１と第二処理部１０１２にサブタスクの実行準備を完了させる。第一処理部１０１１と第二処理部１０１２の実行準備が完了した後に、同時に第一処理部１０１１と第二処理部１０１２に並列処理を開始させる。

【0018】

＜演算制御装置のハードウェア構成＞
図２は、実施の形態１に係る演算制御装置１のハードウェア構成図である。演算制御装置１の各機能は、演算制御装置１が備えた処理回路により実現される。具体的には、演算制御装置１は、図２に示すように、処理回路として、ＣＰＵ（Central Processing Unit）などの演算処理装置９０（プロセッサとも称する）、演算処理装置９０とデータのやり取りする記憶装置９１、演算処理装置９０に外部の信号を入力する入力回路９２、演算処理装置９０から外部に信号を出力する出力回路９３などのインターフェースを備えている。

【0019】

演算処理装置９０として、ＡＳＩＣ（Application Specific Integrated Circuit）、ＩＣ（Integrated Circuit）、ＤＳＰ（Digital Signal Processor）、ＦＰＧＡ（Field Programmable Gate Array）、各種の論理回路、及び各種の信号処理回路などが備えられてもよい。また、演算処理装置９０として、同じ種類のものまたは異なる種類のものが複数備えられ、各処理が分担して実行されてもよい。図２では、演算処理装置９０はマルチコアプロセッサであって、コア９０１、コア９０２を備えている状態が記載されている。

【0020】

演算制御装置１には、記憶装置９１として、演算処理装置９０からデータを読み出し及び書き込みが可能に構成されたＲＡＭ（Random Access Memory）、演算処理装置９０からデータを読み出し可能に構成されたＲＯＭ（Read Only Memory）などが備えられている。記憶装置９１は、演算処理装置９０に内蔵されていてもよい。入力回路９２は、入力信号、センサ、スイッチが接続され、これら入力信号、センサ、スイッチの信号を演算処理装置９０に入力するＡ／Ｄ変換器などを備えている。出力回路９３は、スイッチング素子をオンオフ駆動するゲート駆動回路などの電気負荷が接続され、これら電気負荷に演算処理装置９０から制御信号を出力する駆動回路などを備えている。

【0021】

演算制御装置１が備える各機能は、演算処理装置９０が、ＲＯＭなどの記憶装置９１に記憶されたソフトウェア（プログラム）を実行し、記憶装置９１、入力回路９２、及び出力回路９３などの演算制御装置１の他のハードウェアと協働することにより実現される。なお、演算制御装置１が用いる閾値、判定値などの設定データは、ソフトウェア（プログラム）の一部として、ＲＯＭなどの記憶装置９１に記憶されている。演算制御装置１の有する各機能は、それぞれソフトウェアのモジュールで構成されるものであってもよいが、ソフトウェアとハードウェアの組み合わせによって構成されるものであってもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリ、ハードディスク、ＳＳＤ（Solid State Drive）等の記録装置、ＩＣカード、ＳＤカード、 ＤＶＤ等の記録媒体に格納することができる。

【0022】

＜演算御装置の動作＞
図２の演算処理装置９０は、コア９０１、コア９０２を備えるデュアルコアプロセッサである。コアは、情報を処理するハードウェアブロックであり、演算処理装置９０はコア９０１、コア９０２によって独立した並列演算が可能であり大量の情報を処理することができる。

【0023】

コア９０１、コア９０２は同等の性能を持つ代替え可能なハードウェアブロックであってもよい。また、メインコア、サブコアとして機能し、メインコアはサブコアよりも高性能であってもよい。図１で説明した演算制御装置１の機能ブロックについて、以下では、タスク処理制御部１０２と、第一処理部１０１１の機能はコア９０１によってサポートされ、第二処理部１０１２の機能はコア９０２によってサポートされることとして説明する。

【0024】

タスク処理制御部１０２は、与えられたプログラムのタスクごとの演算要素（タスクの依存関係、優先度、演算順序、実行周期など）に基づき、現在の演算処理装置９０が置かれた環境に基づいてタスクの並列処理が可能かどうか判断する。並列処理可能な場合は、タスクまたはサブタスクをマルチ演算処理部１０１の第一処理部１０１１と第二処理部１０１２に割り当てる。

【0025】

入力情報処理部１０３は、演算制御装置１の外部から入力データを受信し、タスク処理制御部１０２に通知する。タスク処理制御部１０２は、外部からの入力データと、当該入力データを処理したタスクの出力から、これから実行するタスクの入力パラメータが揃ったかどうか判断する。

【0026】

＜タスク間の依存関係＞
図３は、実施の形態１に係る演算制御装置１の機能とタスクの関係を示す図である。演算制御装置１に対して、例えば、機能Ｆ１、機能Ｆ２、機能Ｆ３が、プログラムＰ１を構成する場合について説明する。プログラムＰ１は、ソフトウェアコンポーネントとしてＣ言語などのソースコードにて記載されて演算制御装置１に与えられる。

【0027】

図３の場合、ソースコードに基づいて、機能Ｆ１、Ｆ２、Ｆ３に対して、演算Ｍ１、Ｍ２、Ｍ３が実施される。演算Ｍ１、Ｍ２、Ｍ３に対してタスクおよびサブタスクが、Ｃ１、Ｃ２－１、Ｃ２－２、Ｃ３として定義されている。タスク数の欄は、機能ごとに結び付けられているタスクおよびサブタスクの最小分割個数を示す。

【0028】

図４は、実施の形態１に係る演算制御装置１のタスクの繋がりを示す図である。機能Ｆ１、Ｆ２、Ｆ３で定義されるプログラムＰ１は、図４に示すように、タスクＣ１を実行した結果が、サブタスクＣ２－１、サブタスクＣ２－２の入力パラメータとなる。そして、サブタスクＣ２－１、サブタスクＣ２－２の実行結果が、タスクＣ３の入力パラメータとなる。よって、Ｃ１とＣ２－１、Ｃ２－２の間に依存関係が存在し、Ｃ２－１、Ｃ２－２とＣ３の間に依存関係が存在する。サブタスクＣ２－１とサブタスクＣ２－２は、タスクＣ１の実行が完了した後において実行が可能であり、タスクＣ３はサブタスクＣ２－１とサブタスクＣ２－２の実行が完了した後において実行が可能であることが、ソースコードに基づき解読される。

【0029】

図５は、比較例に係る演算制御装置１の第一処理部１０１１の処理を示すフローチャートである。図６は、実施の形態１に係る演算制御装置１の第二処理部１０１２の処理を示すフローチャートである。図７は、比較例に係る演算制御装置１のタスク処理を示すタイムチャートである。ここで、比較例に係る演算制御装置１は、実施の形態１に係る演算制御装置１と同一の構成で、ソフトウェアのみ異なるものとする。よって、各部の符号は同一とする。また、第二処理部１０１２の処理を示すフローチャートは、比較例の場合も実施の形態１の場合も同一であり図６に示す流れとなる。

【0030】

マルチ演算処理部１０１の第一処理部１０１１と第二処理部１０１２にて、２つのサブタスクが並列に実行される。第一処理部１０１１では、タスクＣ１、サブタスクＣ２－１、タスクＣ３、が実行される。第二処理部１０１２ではサブタスクＣ２－２が実行される。

【0031】

＜比較例の第一処理部のフローチャート＞
図５では、機能Ｆ１、Ｆ２、Ｆ３で示すプログラムＰ１の処理が第一処理部１０１１にて実行される。処理が開始され、ステップＳ１０１で、タスクＣ１の実行準備がされる。実行準備には、タスク実行のためのソフトウェアの読み出し、メモリの初期設定などが含まれる。これらによって、タスクＣ１実行のためのオーバーヘッド（準備処理時間）が発生する。

【0032】

ステップＳ１０２では、タスクＣ１が実行される。タスクＣ１実行が完了した後、ステップＳ１０３では、タスク処理制御部１０２によって、次のタスクであるサブタスクＣ２－１、Ｃ２－２の並列処理の可否判断処理が行われる。現在時点での、コア９０１、コア９０２の負荷と、実施すべきタスクの優先順位などから並列処理の可否判断が実行される。ここでは、並列処理が可能と判断された場合について説明する。並列処理不可の場合についての説明は省略する。

【0033】

ステップＳ１０４では、サブタスクＣ２－２を第二処理部１０１２で実行させるために第二処理部１０１２の起動とサブタスクＣ２－２の実行準備の指示を行う。第二処理部１０１２をサポートするコア９０２についてメモリを初期化し、サブタスクＣ２－２のソフトウェアの読み出しとメモリの初期設定などを行い、実行のための準備を整える。予め定めたスケジュールに基づく情報処理の割り当てではなく、リアルタイムに情報処理の分担を決定する動的スケジューリングを行う。そのため、コア９０２にサポートされた第二処理部１０１２は、ソフトウェアが指定されるごとに起動と実行準備を必要とする。これらによって、サブタスクＣ２－２実行のためのオーバーヘッド（準備処理時間）が発生する。

【0034】

ステップＳ１０５では、サブタスクＣ２－１を実行するための準備を行う。このステップは、サブタスクＣ２－１実行のためのオーバーヘッド（準備処理時間）の発生につながる。しかし、第一処理部は、タスクＣ１、Ｃ２－１、Ｃ３を実行する予定が確定しているのでソフトウェアの読み出しをタスクＣ１の実行前に既に実施済である。また、メモリの初期値は、タスクＣ１の実行完了によって設定済みであって準備のための処理を省略できる。

【0035】

ステップＳ１０６では、第二処理部１０１２の実行準備が完了したかどうか判定する。実行準備が完了していない場合（判定はＮＯ）は、ステップＳ１０６を繰り返して待機する。実行準備が完了している場合（判定はＹＥＳ）は、ステップＳ１０７へ進む。

【0036】

ステップＳ１０７では、サブタスクＣ２－２の入力情報を第二処理部１０１２へ送信し、サブタスクＣ２－２の実行を指示する。サブタスクＣ２－２の実行指示（並列処理開始要求）は、サブタスクＣ２－２の入力情報の送信をもって実行指示とすることとしてもよい。そしてステップＳ１０８でサブタスクＣ２－１を実行する。第一処理部でのサブタスクＣ２－１の実行と、第二処理部でのサブタスクＣ２－２の実行はほぼ同時に開始される。よって、サブタスクＣ２－１、サブタスクＣ２－２は同期して実行されることになりタイミングが明確となる。

【0037】

ステップＳ１０９では、サブタスクＣ２－２が実行終了して、実行結果が受信されたかどうか判定する。実行結果が受信されなかった場合（判定はＮＯ）は、ステップＳ１０９を繰り返し待機する。実行結果が受信された場合（判定はＹＥＳ）は、ステップＳ１１０に進む。

【0038】

ステップＳ１１０では、タスクＣ３の実行の準備をする。このステップは、タスクＣ３実行のためのオーバーヘッド（準備処理時間）の発生につながる。しかし、第一処理部は、タスクＣ１、Ｃ２－１、Ｃ３を実行する予定が確定しているのでソフトウェアの読み出しをタスクＣ１の実行前に既に実施済である。また、メモリの初期値は、サブタスクＣ２－２の実行完了とサブタスクＣ２－２の実行結果の取得によって設定済みであって準備のための処理を省略できる。

【0039】

ステップＳ１１１では、タスクＣ３を実行する。タスクＣ３の実行を終了すると、処理を終了する。

【0040】

＜第二処理部のフローチャート＞
図６では、機能Ｆ２の一部であるサブタスクＣ２－２で示す処理が第二処理部１０１２にて実行される。処理が開始され、ステップＳ２０１で、第一処理部１０１１から第二処理部１０１２の起動およびサブタスクの実行準備の指示があるかどうか判定する。指示が無ければ（判定はＮＯ）ステップＳ２０１を繰り返し、指示があるまで待機する。指示がある場合（判定はＹＥＳ）ステップＳ２０２へ進む。

【0041】

ステップＳ２０２では、コア９０２でサポートされた第二処理部１０１２の起動がされ、メモリの初期化処理などがなされる。そして、指定されたサブタスクの実行準備が行われる。ここでは、第一処理部からサブタスクＣ２－２の実行準備が指示される。サブタスクＣ２－２のソフトウェアの読み出し、メモリの初期設定などが行われる。これらによって、サブタスクＣ２－２実行のためのオーバーヘッド（準備処理時間）が発生する。

【0042】

ステップＳ２０３では、第二処理部１０１２から第一処理部１０１１へ、準備完了通知が送信される。ステップＳ２０４では、サブタスクの入力情報と実行指示（並列処理開始要求）を第一処理部１０１１から受信したかどうか判定される。入力情報と実行指示が無い場合（判定はＮＯ）は、ステップＳ２０４を繰り返し待機する。入力情報と実行指示がある場合（判定はＹＥＳ）は、ステップＳ２０５へ進む。ここでは、第一処理部１０１１からサブタスクＣ２－２の入力情報と実行指示を受信する。サブタスクＣ２－２の実行指示は、サブタスクＣ２－２の入力情報の受信をこれに代えることとしてもよい。

【0043】

ステップＳ２０５では、指定されたサブタスクを実行する。ここでは、サブタスクＣ２－２を実行する。実行終了後、ステップＳ２０６では、サブタスクの実行結果を第一処理部１０１１へ送信する。その後処理を終了する。

【0044】

図５、図６のフローチャートで説明した第一処理部１０１１と第二処理部１０１２の処理の実行を図７のタイムチャートに示す。第二処理部１０１２の起動・準備の時間が第一処理部１０１１の待機時間となってプログラムＰ１の開始から終了までの時間を延長する要素となっている。

【0045】

＜実施の形態１の第一処理部のフローチャート＞
図８は、実施の形態１に係る演算制御装置１の第一処理部１０１１の処理を示すフローチャートである。図８のフローチャートは、比較例に係る図５ステップＳ１０２の処理の位置を、ステップＳ１０１の後の位置から、ステップＳ１０４の後の位置へ移動させた点のみが異なる。

【0046】

ステップＳ１０２にて実行しているタスクＣ１の実行の前に、ステップＳ１０３、ステップＳ１０４の処理を先行させた点に比較例との差異が存在する。ステップＳ１０３を前置したことによって、サブタスクＣ２－１、Ｃ２－２の並列処理の可否を先に判断する。そして、並列処理可能な場合のステップＳ１０４の第二処理部１０１２の起動とサブタスクＣ２－２の実行準備指示を先に出すことができる。

【0047】

これによって、時間遅れ要素となる第二処理部１０１２の起動とサブタスクＣ２－２の実行準備を先行させることができる。サブタスクＣ２－２実行のためのオーバーヘッド（準備処理時間）が先行して発生する。その結果、第一処理部１０１１におけるタスクＣ１の実行期間中に第二処理部１０１２の起動とサブタスクＣ２－２の実行準備を完了することができる。

【0048】

図９は、実施の形態１に係る演算制御装置１のタスク処理を示すタイムチャートである。第二処理部１０１２の起動とサブタスクＣ２－２の実行準備を先行させることによって、第一処理部１０１１のタスクＣ１実行中にこれらの処理を実施することができる。これによって、プログラムＰ１開始からプログラムＰ１終了までの時間が短縮されている。

【0049】

以上のように、実施の形態１に係る演算制御装置１では、並列処理が可能な場合はサブタスクの実行のための入力情報（入力パラメータ）が揃うよりも前に複数のコア９０１、９０２にサブタスクの実行準備を完了させ、サブタスクの実行のための入力情報が揃った後に複数のコア９０１、９０２にサブタスクの並列処理を開始させることができる。そのため、並列演算を実行する場合の準備処理を含めた前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置１を得ることが可能となる。

【0050】

２．実施の形態２
＜演算制御装置の構成＞
図１０は、実施の形態２に係る演算制御装置１ａの機能ブロック図である。図１１は、実施の形態２に係る演算制御装置１ａのハードウェア構成図である。実施の形態１に係る演算制御装置１では、演算処理装置９０が２個のコア９０１、コア９０２を持つデュアルコアプロセッサであったのに比べ、図１１に示す演算制御装置１ａの演算処理装置９０ａは、コアを８個有するオクタコアプロセッサである。そして、これに対応して、図１０の演算制御装置１ａの機能ブロック図では、マルチ演算処理部１０１ａに第一処理部１０１１、第二処理部１０１２、第三処理部１０１３、第四処理部１０１４、第五処理部１０１５、第六処理部１０１６、第七処理部１０１７、第八処理部１０１８の８個の処理部を設けている。これらの８個の処理部の機能は、図１１に示したコア９０１、コア９０２、コア９０３、コア９０４、コア９０５、コア９０６、コア９０７、コア９０８の８個のコアによってサポートされる。また、タスク処理制御部１０２ａの機能もコア９０１によってサポートされていることとする。

【0051】

コア９０１からコア９０４までは高速演算のできる高速コア、コア９０５からコア９０８までは低速演算のための低速コアである。実施の形態２として、以下ではコア９０１からコア９０４の４個のコアを用いて、並列処理を実施する例について説明する。

【0052】

図１２は、実施の形態２に係る演算制御装置１ａのタスクの繋がりを示す図である。実施の形態２では、プログラムＰ２は、タスクＣ１、サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、Ｃ２－４、およびＣ３から構成される。図１２に示すように、タスクＣ１を実行した結果が、サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４の入力パラメータとなる。そして、サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４の実行結果が、タスクＣ３の入力パラメータとなる。よって、Ｃ１とＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４の間に依存関係が存在し、Ｃ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４とＣ３の間に依存関係が存在する。サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４は、タスクＣ１の実行が完了した後において実行が可能であり、タスクＣ３はサブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４の実行が完了した後において実行が可能であることが、ソースコードに基づき解読される。

【0053】

図１３は、実施の形態２に係る演算制御装置１ａのタスク処理を示すタイムチャートである。第一処理部１０１１、第二処理部１０１２、第三処理部１０１３、第四処理部１０１４で実行するソフトウェアのフローチャートは、実施の形態１に係る図８の第一処理部の処理を示すフローチャートと、図６の第二処理部の処理を示すフローチャートに準ずるので説明を省略する。

【0054】

図１３に示すように、第二処理部１０１２、第三処理部１０１３、第四処理部１０１４の起動とサブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行準備を先行させる。これによって、サブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行のためのオーバーヘッド（準備処理時間）の発生を先行させることができる。そして、第一処理部１０１１のタスクＣ１実行中にこれらの処理を実施することができる。

【0055】

そのため、タスクＣ１の実行完了によってサブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４の入力パラメータが得られた時点で、入力情報を第一処理部１０１１から第二処理部１０１２、第三処理部１０１３、および第四処理部１０１４へ送信する。そして、実行指示（並列処理開始要求）により同時にサブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４を実行開始することができる。よって、サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、およびＣ２－４を同期して実行することになりタイミングが明確となる。入力情報の送信をもって実行指示に代えることとしてもよい。なお、図１３では、サブタスクＣ２－１の実行準備は、第一処理部のタスクＣ１の実行準備時にソフトウェアを読み出し済みであり、サブタスクＣ２－１のための入力情報はタスクＣ１の実行完了によって設定済みであるので処理を省略することができる。

【0056】

よって、プログラムＰ２開始からプログラムＰ２終了までの時間が短縮されている。実施の形態２に係る演算制御装置１ａでは、並列処理が可能な場合はサブタスクの実行のための入力情報（入力パラメータ）が揃うよりも前に複数のコア９０１から９０４にサブタスクの実行準備を完了させ、サブタスクの実行のための入力情報が揃った後に複数のコア９０１から９０４にサブタスクの並列処理を開始させることができる。そのため、並列演算を実行する場合の準備処理を含めた前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置１ａを得ることが可能となる。

【0057】

図１０、１１ではコアが８個の場合のマルチコアプロセッサである演算処理装置９０ａについて例示したが、コアの数はこれに限るものではない。また、コアの種類を高速コアと低速コアの二種類の場合を例示した。コアの性能の段階は二段階には限られず、三段階以上であってもよいし、全てのコアが同一の性能を有していてもよい。

【0058】

３．実施の形態３
図１４は、実施の形態３に係る演算制御装置１ｂの機能ブロック図である。実施の形態３に係る演算制御装置１ｂは、実施の形態２に係る演算制御装置１ａのソフトウェアの変更のみによって実現できるので、タスク処理制御部１０２ｂを除いたこれ以外の符号は実施の形態２に係る演算制御装置１ａと同一とする。

【0059】

図１５は、実施の形態３に係る演算制御装置１ｂのタスク処理を示すタイムチャートである。実施の形態３では、演算制御装置１ｂが実行するプログラムＰ２は、実施の形態２と同様に図１２に示されるタスクＣ１、サブタスクＣ２－１、Ｃ２－２、Ｃ２－３、Ｃ２－４、およびＣ３から構成される。実施の形態３に係る演算制御装置１ｂでは、第二処理部１０１２、第三処理部１０１３、第四処理部１０１４の起動とサブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行準備を先行させる。これによって、サブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行のためのオーバーヘッド（準備処理時間）の発生を先行させることができる。そのため、第一処理部１０１１のタスクＣ１実行中にこれらの処理を実施することができる。この部分は実施の形態２に係る図１３と同様である。

【0060】

実施の形態３では、これに加えて、第一処理部１０１１においてタスクＣ１の実行中にサブタスクＣ２－２、Ｃ２－３、およびＣ２－４のそれぞれが必要とする入力情報（入力パラメータ）が揃った時点で、各入力情報と実行指示を第二処理部１０１２、第三処理部１０１３、第四処理部１０１４へ伝達する。それによって、サブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行が迅速に進められることとなる。これによって、サブタスクＣ２－２、Ｃ２－３、およびＣ２－４の実行終了時刻を早めることができ、全体としてプログラムＰ２の開始からプログラムＰ２の終了までの期間を短縮することができる。なお、入力情報の送信をもって実行指示に代えることとしてもよい。

【0061】

ここで、第一処理部１０１１はタスクＣ１の実行完了後でないと、次のサブタスクＣ２－１の実行を開始することができない。よって、タスク処理制御部１０２ｂがサブタスクＣ２－１、Ｃ２－２、Ｃ２－３、Ｃ２－４の割り当てを決定するときに、タスクＣ１の実行中に入力パラメータが揃うのが最も遅くなるサブタスクを第一処理部１０１１で実行することとすればよい。

【0062】

以上のように、実施の形態３に係る演算制御装置１ｂによれば、並列処理が可能な場合はサブタスクの実行のための入力パラメータが揃うよりも前に前記複数のコアに前記サブタスクの実行準備を完了させる。そして、サブタスクごとに実行のための入力情報が揃った順に前記複数のコアに並列処理を開始させる。これによって、並列演算を実行する場合の準備処理を含めた前処理、同期処理に費やされる時間を短縮し、効率的な並列処理が可能となる演算制御装置を得ることが可能となる。

【0063】

本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

【符号の説明】

【0064】

１ 演算制御装置、９０ 演算処理装置、１０１ マルチ演算処理部、１０２ タスク処理制御部、１０３ 入力情報処理部、９０１、９０２、９０３、９０４、９０５、９０６、９０７、９０８ コア

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】