特開 2023-172178 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023172178

(43)【公開日】2023-12-06

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20231129BHJP

   H01L 21/288 20060101ALI20231129BHJP

   H01L 29/739 20060101ALI20231129BHJP

   H01L 29/78 20060101ALI20231129BHJP

   H01L 21/336 20060101ALI20231129BHJP

【ＦＩ】

H01L21/88 T

H01L21/288 E

H01L29/78 655F

H01L29/78 655E

H01L29/78 653A

H01L29/78 652Q

H01L29/78 655B

H01L29/78 658F

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022083806

(22)【出願日】2022-05-23

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】渡邉 悦子

(72)【発明者】

【氏名】利根川 丘

【テーマコード（参考）】

4M104

5F033

【Ｆターム（参考）】

4M104BB05

4M104DD53

4M104GG06

4M104GG09

4M104GG18

5F033HH07

5F033HH08

5F033HH09

5F033HH13

5F033HH18

5F033HH23

5F033HH33

5F033JJ08

5F033JJ09

5F033JJ18

5F033JJ23

5F033JJ33

5F033KK01

5F033MM13

5F033NN07

5F033PP28

5F033QQ09

5F033QQ19

5F033RR04

5F033RR06

5F033RR08

5F033VV07

(57)【要約】

【課題】ワイヤボンディング不良が生じにくい半導体装置およびその製造方法を提供する。
【解決手段】絶縁層ＯＩは、導電層ＣＬ１の表面を露出する開口ＯＰ１と、導電層ＣＬ２の表面を露出し開口ＯＰ１よりも小さい開口面積を有する開口ＯＰ２とを有する。開口ＯＰ２から露出する導電層ＣＬ２の表面の材質は、開口ＯＰ１から露出する導電層ＣＬ１の表面の材質とは異なる材質であり、かつアルミニウムを含む材質である。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１導電層と、
第２導電層と、
前記第１導電層の表面を露出する第１開口と、前記第２導電層の表面を露出し前記第１開口よりも小さい開口面積を有する第２開口とを有する絶縁層と、を備え、
前記第２開口から露出する前記第２導電層の前記表面の材質は、前記第１開口から露出する前記第１導電層の前記表面の材質とは異なる材質であり、かつアルミニウムを含む材質である、半導体装置。

【請求項2】

前記第１開口から露出する前記第１導電層の前記表面に接続されたはんだと、
前記はんだを介在して前記第１導電層に電気的に接続された板状のクリップ導電体と、
前記第２開口から露出した前記第２導電層の前記表面に直接接続されたボンディングワイヤと、をさらに備えた、請求項１に記載の半導体装置。

【請求項3】

前記第１導電層は、アルミニウムを含む材質よりなる第１層と、前記第１層の上に配置されたニッケルを含む材質よりなる第２層と、前記第２層の上に配置された金を含む材質よりなる第３層と、を有する、請求項１に記載の半導体装置。

【請求項4】

前記第３層は前記第２層に接している、請求項３に記載の半導体装置。

【請求項5】

半導体基板と、
前記半導体基板に配置されたエミッタ領域およびソース領域のいずれかの第１領域と、を備え、
前記第１導電層は、前記第１領域に電気的に接続されている、請求項１に記載の半導体装置。

【請求項6】

ゲート電極と、
前記半導体基板に配置されたコレクタ領域およびドレイン領域のいずれか一方の第２領域と、をさらに備え、
前記第２導電層は、前記第１領域、前記ゲート電極および前記第２領域のいずれか１つに電気的に接続されている、請求項５に記載の半導体装置。

【請求項7】

前記絶縁層は有機絶縁層である、請求項１に記載の半導体装置。

【請求項8】

アルミニウムを含む材質よりなる第１層を形成する工程と、
前記第１層の第１パッド領域を露出するカバー絶縁層を形成する工程と、
前記第１層の前記第１パッド領域を露出する第１開口と、前記第１開口よりも小さな開口面積を有し前記カバー絶縁層の表面を露出する第２開口とを有する絶縁層を形成する工程と、
前記第１開口から露出する前記第１層の前記第１パッド領域に無電解めっき法によりめっき層を形成する工程と、
前記第２開口から露出する前記カバー絶縁層を除去して前記第２開口から前記第１層の第２パッド領域を露出させる工程と、を備える、半導体装置の製造方法。

【請求項9】

前記第１パッド領域において露出する前記めっき層にはんだを介在してクリップ導電体を接続する工程と、
前記第２パッド領域において露出する前記第１層にボンディングワイヤを接続する工程と、をさらに備えた、請求項８に記載の半導体装置の製造方法。

【請求項10】

前記めっき層を形成する工程は、前記第１層の上にニッケルを含む材質よりなる第２層を形成する工程と、前記第２層の上に金を含む材質よりなる第３層を形成する工程と、を有する、請求項８に記載の半導体装置の製造方法。

【請求項11】

前記第３層は前記第２層に接するように形成される、請求項１０に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、たとえば、ソースまたはエミッタの電位を検出するための電極パッドを有する半導体装置およびその製造方法に好適に利用できるものである。

【背景技術】

【0002】

特開２０１０－１２３６８６号公報（特許文献１）には、大面積のソースパッド電極と小面積のゲートパッド電極とを有するパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている。ゲートパッド電極およびソースパッド電極の表面には、めっき法などにより金属膜が形成されている。この金属膜は、たとえばニッケル（Ｎｉ）層と金（Ａｕ）層との積層膜よりなっている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０－１２３６８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１における大面積のソースパッド電極と小面積のゲートパッド電極とに同時にめっき法により金属膜が形成されると、熱履歴による金層表面へのニッケルの湧き出し、パラジウム（Ｐｄ）層上の金層の未着（析出不良）、亜鉛（Ｚｎ）の過剰析出が発生する。これにより小面積のゲートパッド電極においてワイヤボンディング不良が生じる。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一の実施形態に係る半導体装置によれば、絶縁層は、第１導電層の表面を露出する第１開口と、第２導電層の表面を露出し第１開口よりも小さい開口面積を有する第２開口とを有する。第２開口から露出する第２導電層の表面の材質は、第１開口から露出する第１導電層の表面の材質とは異なる材質であり、かつアルミニウムを含む材質である。

【0007】

一の実施形態に係る半導体装置の製造方法は、以下の工程を有する。

【0008】

アルミニウムを含む材質よりなる第１層が形成される。第１層の第１パッド領域を露出するカバー絶縁層が形成される。第１層の第１パッド領域を露出する第１開口と、第１開口よりも小さな開口面積を有しカバー絶縁層の表面を露出する第２開口とを有する絶縁層が形成される。第１開口から露出する第１層の第１パッド領域に無電解めっき法によりめっき層が形成される。第２開口から露出するカバー絶縁層が除去されて第２開口から第１層の第２パッド領域が露出される。

【発明の効果】

【0009】

上記実施形態によれば、ワイヤボンディング不良が生じにくい半導体装置およびその製造方法を実現することができる。

【図面の簡単な説明】

【0010】

【図1】一実施形態に係る半導体装置の構成を示す断面図である。

【図2】一実施形態に係る半導体装置の構成を封止樹脂を省略して示す平面図である。

【図3】図２のＩＩＩ－ＩＩＩ線に沿う断面図である。

【図4】図３の一部を拡大して示す断面図である。

【図5】一実施形態に係る半導体装置の製造方法の第１工程を示す断面図である。

【図6】一実施形態に係る半導体装置の製造方法の第２工程を示す断面図である。

【図7】一実施形態に係る半導体装置の製造方法の第３工程を示す断面図である。

【図8】一実施形態に係る半導体装置の製造方法の第４工程を示す断面図である。

【図9】一実施形態に係る半導体装置の製造方法の第５工程を示す断面図である。

【図10】一実施形態に係る半導体装置の製造方法の第６工程を示す断面図である。

【図11】めっき装置にエッチング槽を追加した構成を示す図である。

【図12】比較例に係る半導体装置においてニッケルの湧き出しが生じた様子を示す断面図である。

【図13】比較例に係る半導体装置において金層の未着が生じた様子を示す断面図である。

【図14】比較例に係る半導体装置において亜鉛の過剰析出が生じた様子を示す断面図である。

【図15】半導体基板にパワーＭＯＳＦＥＴが形成された構成を示す断面図である。

【発明を実施するための形態】

【0011】

以下、本開示の実施形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。また図面では、説明の便宜上、構成または製造方法を省略または簡略化している場合もある。

【0012】

なお本明細書における平面視とは、半導体基板の第１面ＦＳに対して直交する方向から見た視点を意味する。また平面形状とは、平面視における形状を意味する。また開口面積とは、平面視における開口の面積を意味する。

【0013】

＜半導体装置の構成＞
まず本開示の一実施形態に係る半導体装置の構成について図１～図４を用いて説明する。

【0014】

図１に示されるように、本実施形態に係る半導体装置ＳＤは、たとえば半導体チップＳＣが封止樹脂ＳＲＥで封止された半導体パッケージである。本実施の形態の半導体装置ＳＤは、チップ搭載部ＲＢと、半導体チップＳＣと、リード部ＲＤ１、ＲＤ２と、クリップ導電体ＣＣと、ボンディングワイヤＢＷと、封止樹脂ＳＲＥとを有している。

【0015】

半導体チップＳＣは、チップ搭載部ＲＢ上にはんだＳＯＬ２を介在して搭載されている。リード部ＲＤ１、ＲＤ２の各々は、チップ搭載部ＲＢから離間して配置されている。クリップ導電体ＣＣは、半導体チップＳＣのエミッタパッドＥＰとリード部ＲＤ１とを電気的に接続している。クリップ導電体ＣＣは、半導体チップＳＣのエミッタパッドＥＰとはんだＳＯＬ１を介在して接続されている。クリップ導電体ＣＣは、リード部ＲＤ１とはんだＳＯＬ３を介在して接続されている。ボンディングワイヤＢＷは、半導体チップＳＣのケルビンエミッタパッドＫＰとリード部ＲＤ２とを電気的に接続している。

【0016】

封止樹脂ＳＲＥは、チップ搭載部ＲＢ、半導体チップＳＣ、リード部ＲＤ１、ＲＤ２、クリップ導電体ＣＣ、およびボンディングワイヤＢＷらを封止している。封止樹脂ＳＲＥからチップ搭載部ＲＢおよびリード部ＲＤ１、ＲＤ２の各々の一部が露出している。封止樹脂ＳＲＥは、たとえば熱硬化性樹脂材料などからなり、フィラー（たとえばシリカ粒子からなるフィラー）などを含むこともできる。

【0017】

図２に示されるように、本実施形態に係る半導体装置ＳＤは、エミッタパッドＥＰと、ケルビンエミッタパッドＫＰと、ゲートパッドＧＰとを有している。エミッタパッドＥＰ、ケルビンエミッタパッドＫＰおよびゲートパッドＧＰの各々は、矩形の平面形状を有している。エミッタパッドＥＰの平面占有面積は、ケルビンエミッタパッドＫＰおよびゲートパッドＧＰの各々の平面占有面積よりも大きい。

【0018】

エミッタパッドＥＰは、たとえばクリップ導電体ＣＣに電気的に接続されている。クリップ導電体ＣＣは、板状の導電体である。クリップ導電体ＣＣは、たとえば銅（Ｃｕ）、銀（Ａｇ）などの電気抵抗率の低い金属よりなっている。

【0019】

クリップ導電体ＣＣを用いることにより、エミッタパッドＥＰにボンディングワイヤを接続した場合よりも、電流を多く流すことが可能となる。一方、ケルビンエミッタパッドＫＰおよびゲートパッドＧＰの各々には個別にボンディングワイヤＢＷが接続されている。ここではボンディングワイヤＢＷがケルビンエミッタパッドＫＰおよびゲートパッドＧＰの双方に接続される場合について説明するが、クリップ導電体がケルビンエミッタパッドＫＰおよびゲートパッドＧＰのいずれか一方に接続されてもよい。

【0020】

図３に示されるように、半導体チップＳＣは、半導体基板ＳＢを有している。半導体基板ＳＢは、互いに対向する第１面ＦＳと第２面ＳＳとを有している。半導体基板ＳＢには、縦型の絶縁ゲート型電界効果トランジスタ部を有する電気素子が形成されている。この電気素子は、たとえばＩＧＢＴである。また縦型の電気素子とは、半導体基板ＳＢの第１面ＦＳと第２面ＳＳとの間で電流が流れる電気素子を意味する。なお電気素子は、後述するようにパワーＭＯＳＦＥＴであってもよい。

【0021】

半導体基板ＳＢの第１面ＦＳには層間絶縁層ＩＬが配置されている。層間絶縁層ＩＬには、コンタクトホールＣＨが設けられている。コンタクトホールＣＨは、層間絶縁層ＩＬの上面から半導体基板ＳＢの第１面ＦＳに達している。

【0022】

半導体装置ＳＤは、導電層ＣＬ１と、導電層ＣＬ２と、導電層ＣＬ３（図２）とをさらに有している。導電層ＣＬ１、ＣＬ２、ＣＬ３の各々は、半導体基板ＳＢの第１面ＦＳ上であって、層間絶縁層ＩＬ上に配置されている。

【0023】

導電層ＣＬ１（第１導電層）は、層間絶縁層ＩＬのコンタクトホールＣＨを通じてＩＧＢＴのエミッタ領域（不純物領域）に直接接続されている。導電層ＣＬ１は、エミッタパッドＥＰを有している。導電層ＣＬ１の真下領域には、ＩＧＢＴのゲート電極ＧＥが配置されている。

【0024】

導電層ＣＬ２（第２導電層）は、導電層ＣＬ１と接続されている。導電層ＣＬ２は、ケルビンエミッタパッドＫＰを有している。導電層ＣＬ２の真下領域には、ＩＧＢＴのゲート電極ＧＥが配置されていない。導電層ＣＬ２の真下領域にゲート電極ＧＥが配置されてもよく、ゲート電極の配置が制限されるものではない。

【0025】

図２および図３に示されるように、導電層ＣＬ３（第２導電層）は、導電層ＣＬ１および導電層ＣＬ２の各々と分離して配置されている。導電層ＣＬ３は、層間絶縁層ＩＬのコンタクトホール（図示せず）を通じてＩＧＢＴのゲート電極ＧＥと電気的に接続されている。導電層ＣＬ３は、ゲートパッドＧＰを有している。

【0026】

図３に示されるように、導電層ＣＬ１は、バリアメタル層ＢＭと、第１層ＦＬと、第２層ＳＬと、第３層ＴＬとを有している。バリアメタル層ＢＭは、層間絶縁層ＩＬの上面およびコンタクトホールＣＨの壁面に接して配置されている。バリアメタル層ＢＭは、たとえばチタン・タングステン（ＴｉＷ）よりなっている。バリアメタル層ＢＭは、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）の単層であってもよく、またチタンと窒化チタンとの積層膜であってもよい。

【0027】

第１層ＦＬは、バリアメタル層ＢＭの上面に接して配置され、コンタクトホールＣＨを埋め込んでいる。第１層ＦＬは、たとえばアルミニウム（Ａｌ）を含む材質よりなっており、たとえば純アルミニウム、アルミニウムとシリコン（Ｓｉ）との合金、アルミニウムと銅との合金、またはアルミニウムとシリコンと銅との合金よりなっている。

【0028】

第２層ＳＬは、第１層ＦＬ上に配置されている。第２層ＳＬは、第１金属を含む材質よりなっている。第１金属は、アルミニウムとは異なる金属であって、たとえばニッケルである。第１金属は、ニッケル中に少量のリン（Ｐ）を含んでもよい。

【0029】

第１層ＦＬと第２層ＳＬとの間には、亜鉛が存在する場合がある。亜鉛は、第１層ＦＬにジンケート処理を施した際に形成された亜鉛被膜の残りである。

【0030】

第３層ＴＬは、第２層ＳＬの上に配置されている。具体的には第３層ＴＬは、第２層ＳＬの上面に接して配置されている。第３層ＴＬは、第２金属を含む材質よりなっている。第２金属は、第１金属とは異なる金属であって、たとえば金である。

【0031】

導電層ＣＬ２は、バリアメタル層ＢＭと、第１層ＦＬとを有している。導電層ＣＬ２のバリアメタル層ＢＭは、導電層ＣＬ１のバリアメタル層ＢＭと接続されており、同じ層からなっている。導電層ＣＬ２のバリアメタル層ＢＭは、層間絶縁層ＩＬの上面に接して配置されている。

【0032】

導電層ＣＬ２の第１層ＦＬは、導電層ＣＬ１の第１層ＦＬと接続されており、同じ層からなっている。導電層ＣＬ２の第１層ＦＬは、導電層ＣＬ２のバリアメタル層ＢＭの上面に接して配置されている。

【0033】

図２に示されるように、導電層ＣＬ３は、バリアメタル層ＢＭ２と、第１層ＦＬ２とを有している。バリアメタル層ＢＭ２は、導電層ＣＬ１および導電層ＣＬ２のバリアメタル層ＢＭと同一の層からパターニングにより分離して形成された層である。バリアメタル層ＢＭ２は、層間絶縁層ＩＬの上面およびコンタクトホールの内壁面に接して配置されている。これによりバリアメタル層ＢＭ２は、ゲート電極ＧＥに直接接続されている。

【0034】

第１層ＦＬ２は、導電層ＣＬ１、ＣＬ２の第１層ＦＬと同一の層からパターニングにより分離して形成された層である。第１層ＦＬ２は、バリアメタル層ＢＭ２の上面に接して配置されている。

【0035】

なお上記以外の導電層ＣＬ３の構成は導電層ＣＬ２の構成とほぼ同じであるため、その説明を繰り返さない。

【0036】

図２および図３に示されるように、導電層ＣＬ１、ＣＬ２、ＣＬ３の各々を覆うように、カバー絶縁層ＣＬと絶縁層ＯＩ（有機絶縁層）とが配置されている。絶縁層ＯＩは、有機絶縁体を含む材質よりなっている。絶縁層ＯＩに含まれる有機絶縁体は、たとえばポリイミドである。

【0037】

カバー絶縁層ＣＬは、絶縁層ＯＩと半導体基板ＳＢとの間および絶縁層ＯＩと第１層ＦＬとの間に配置されている。カバー絶縁層ＣＬは、たとえばシリコン窒化膜（Ｓｉ₃Ｎ₄）、シリコン酸窒化膜（ＳｉＯＮ）、シリコン酸化膜（ＳｉＯ₂）などよりなっている。

【0038】

カバー絶縁層ＣＬおよび絶縁層ＯＩには、開口ＯＰ１、ＯＰ２、ＯＰ３が設けられている。開口ＯＰ１、ＯＰ２、ＯＰ３の各々は、カバー絶縁層ＣＬおよび絶縁層ＯＩの双方を貫通して第１層ＦＬ、ＦＬ２の表面に達している。

【0039】

開口ＯＰ１（第１開口）内には、第２層ＳＬと第３層ＴＬとが配置されている。開口ＯＰ１は、導電層ＣＬ１の表面を露出する。開口ＯＰ１から露出する導電層ＣＬ１の表面は第３層ＴＬの上面である。このため開口ＯＰ１から露出する導電層ＣＬ１の表面の材質は、たとえば金である。第３層ＴＬ１の上面は、絶縁層ＯＩから露出することによりエミッタパッドＥＰを構成している。

【0040】

開口ＯＰ２（第２開口）は、導電層ＣＬ２の表面を露出する。開口ＯＰ２は、開口ＯＰ１よりも小さい開口面積を有する。開口ＯＰ２から露出する導電層ＣＬ２の表面は第１層ＦＬの上面である。このため開口ＯＰ２から露出する導電層ＣＬ２の表面の材質は、アルミニウムを含む材質であり、開口ＯＰ１から露出する導電層ＣＬ１の表面の材質とは異なる材質である。導電層ＣＬ２の第１層ＦＬの上面は、絶縁層ＯＩから露出することによりケルビンエミッタパッドＫＰを構成している。

【0041】

図２に示されるように、開口ＯＰ３（第２開口）は、導電層ＣＬ３の表面を露出する。開口ＯＰ３は、開口ＯＰ１よりも小さい開口面積を有する。開口ＯＰ３から露出する導電層ＣＬ３の表面は第１層ＦＬ２の上面である。このため開口ＯＰ３から露出する導電層ＣＬ３の表面の材質は、アルミニウムを含む材質であり、開口ＯＰ１から露出する導電層ＣＬ１の表面の材質とは異なる材質である。導電層ＣＬ３の第１層ＦＬ２の上面は、絶縁層ＯＩから露出することによりゲートパッドＧＰを構成している。

【0042】

図３に示されるように、開口ＯＰ１から露出した導電層ＣＬ１の表面にははんだＳＯＬ１が配置されている。はんだＳＯＬ１は、導電層ＣＬ１の上面に接している。つまりエミッタパッドＥＰを構成する第３層ＴＬ１の上面にはんだＳＯＬ１が接している。

【0043】

エミッタパッドＥＰの上にはクリップ導電体ＣＣが配置されている。クリップ導電体ＣＣは、はんだＳＯＬ１を介在してエミッタパッドＥＰと電気的に接続されている。つまり、クリップ導電体ＣＣは、はんだＳＯＬ１を介在して、導電層ＣＬ１における第３層ＴＬの上面と接続されている。クリップ導電体ＣＣとエミッタパッドＥＰとの接続には、はんだＳＯＬ１以外に、銀焼結（銀シンター）または銀ペーストの接合方法が用いられてもよい。

【0044】

開口ＯＰ２から露出した導電層ＣＬ２の表面にはボンディングワイヤＢＷが直接接続されている。つまりケルビンエミッタパッドＫＰを構成する第１層ＦＬの上面にボンディングワイヤＢＷが直接接続されている。

【0045】

図２に示されるように、開口ＯＰ３から露出した導電層ＣＬ３の表面にはボンディングワイヤＢＷが直接接続されている。つまりゲートパッドＧＰを構成する第１層ＦＬ２の上面にボンディングワイヤＢＷが直接接続されている。

【0046】

図３に示されるように、半導体基板ＳＢの第２面ＳＳには、コレクタ電極ＣＥが配置されている。コレクタ電極ＣＥは、ＩＧＢＴのコレクタ領域に電気的に接続されている。

【0047】

図４に示されるように、半導体基板ＳＢに形成される電気素子は、たとえばＩＧＢＴである。ＩＧＢＴは、ｐ⁺コレクタ領域ＣＲと、ｎ⁺領域ＨＲと、ｎ^-ドリフト領域ＤＲＩと、ｐ型ベース領域ＢＲと、ｐ⁺コンタクト領域ＣＯＮと、ｎ⁺エミッタ領域ＥＲと、ゲート電極ＧＥとを主に有している。

【0048】

ｐ⁺コレクタ領域ＣＲは、半導体基板ＳＢの第２面ＳＳに配置されている。ｐ⁺コレクタ領域ＣＲ上（ｐ⁺コレクタ領域ＣＲに対して第１面ＦＳ側）にｎ⁺領域ＨＲが配置されている。ｎ⁺領域ＨＲは、ｐ⁺コレクタ領域ＣＲとｐｎ接合を構成している。

【0049】

ｎ⁺領域ＨＲ上（ｎ⁺領域ＨＲに対して第１面ＦＳ側）にｎ^-ドリフト領域ＤＲＩが配置されている。ｎ^-ドリフト領域ＤＲＩは、ｎ⁺領域ＨＲと接している。ｎ^-ドリフト領域ＤＲＩは、ｎ⁺領域ＨＲのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。

【0050】

ｎ^-ドリフト領域ＤＲＩ上（ｎ^-ドリフト領域ＤＲＩに対して第１面ＦＳ側）にｐ型ベース領域ＢＲが配置されている。ｐ型ベース領域ＢＲは、ｎ^-ドリフト領域ＤＲＩとｐｎ接合を構成している。

【0051】

ｐ型ベース領域ＢＲ上（ｐ型ベース領域ＢＲに対して第１面ＦＳ側）にｐ⁺コンタクト領域ＣＯＮおよびｎ⁺エミッタ領域ＥＲ（第１領域）が配置されている。ｐ⁺コンタクト領域ＣＯＮは、ｐ型ベース領域ＢＲと接している。ｐ⁺コンタクト領域ＣＯＮは、ｐ型ベース領域ＢＲのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｎ⁺エミッタ領域ＥＲは、ｐ⁺コンタクト領域ＣＯＮおよびｐ型ベース領域ＢＲの各々とｐｎ接合を構成している。

【0052】

半導体基板ＳＢには、トレンチＴＲが設けられている。トレンチＴＲは、第１面ＦＳからｎ⁺エミッタ領域ＥＲおよびｐ型ベース領域ＢＲの各々を貫通してｎ^-ドリフト領域ＤＲＩに達している。トレンチＴＲの内壁に沿ってゲート絶縁層ＧＩが配置されている。トレンチＴＲの内部は、ゲート電極ＧＥによって充填されている。ゲート電極ＧＥは、ゲート絶縁層ＧＩを介在してｐ型ベース領域ＢＲと対向している。これによりＩＧＢＴは、絶縁ゲート型電界効果トランジスタ部を有している。

【0053】

導電層ＣＬ１は、層間絶縁層ＩＬのコンタクトホールＣＨを通じてｎ⁺エミッタ領域ＥＲと電気的に接続されることによりエミッタ電極を構成している。また導電層ＣＬ１は、コンタクトホールＣＨを通じてｐ⁺コンタクト領域ＣＯＮとも電気的に接続されている。

【0054】

半導体基板ＳＢの第２面ＳＳにはコレクタ電極ＣＥが配置されている。コレクタ電極ＣＥは、ｐ⁺コレクタ領域ＣＲと接することによりｐ⁺コレクタ領域ＣＲと電気的に接続されている。

【0055】

なお上記実施形態に係る半導体装置ＳＤは、コレクタの電位を検出するためのケルビンコレクタパッド（図示せず）を有していてもよい。ケルビンコレクタパッドは、図４に示されるｐ⁺コレクタ領域ＣＲに電気的に接続されている。ケルビンコレクタパッドは、半導体基板ＳＢに対してエミッタパッドＥＰ、ケルビンエミッタパッドＫＰなどと同じ側（つまり第１面ＦＳ側）に配置されている。ケルビンコレクタパッドは、エミッタパッドＥＰの開口面積よりも小さい開口面積を有している。ケルビンコレクタパッドを構成する導電層は、図３に示される導電層ＣＬ２と同じ構成を有している。具体的にはケルビンコレクタパッドを構成する導電層は、図３に示される導電層ＣＬ２のバリアメタル層ＢＭおよび第１層ＦＬと同じ層から分離して構成されている。ケルビンコレクタパッドには、ボンディングワイヤが接続されている。ボンディングワイヤは、ケルビンコレクタパッドにおいてアルミニウムを含む材質よりなる第１層に直接接続されている。なお、これ以外のケルビンコレクタパッドの構成は、ケルビンエミッタパッドの構成をほぼ同じであるため、その説明を繰り返さない。

【0056】

＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について図５～図１０および図３を用いて説明する。

【0057】

図５に示されるように、まず半導体基板ＳＢが準備される、半導体基板ＳＢに、ＩＧＢＴなどのゲート電極ＧＥを有する電気素子（図示せず）が形成される。ゲート電極ＧＥは、たとえば不純物が導入された多結晶シリコンにより形成される。

【0058】

半導体基板ＳＢの第１面ＦＳを覆うように、たとえばシリコン酸化膜よりなる層間絶縁層ＩＬが形成される。層間絶縁層ＩＬには、写真製版技術およびエッチング技術により、コンタクトホールＣＨが形成される。コンタクトホールＣＨは、層間絶縁層ＩＬの上面からｎ⁺エミッタ領域ＥＲおよびｐ⁺コンタクト領域ＣＯＮの各々に達する。

【0059】

層間絶縁層ＩＬ上に、たとえばチタン・タングステンよりなるバリアメタル層と、たとえばアルミニウムを含む材質よりなる第１層とが順に積層して形成される。バリアメタル層は、コンタクトホールＣＨを通じてｎ⁺エミッタ領域ＥＲおよびｐ⁺コンタクト領域ＣＯＮの各々に直接接するように形成される。第１層は、バリアメタル層の上面に接するように形成される。第１層は、たとえば純アルミニウム、アルミニウムとシリコン（Ｓｉ）との合金、アルミニウムと銅との合金、またはアルミニウムとシリコンと銅との合金よりなっている。

【0060】

写真製版技術およびエッチング技術により第１層およびバリアメタル層がパターニングされる。これによりバリアメタル層がバリアメタル層ＢＭ、ＢＭ２（図２）に分離される。また第１層は第１層ＦＬ、ＦＬ２（図２）に分離される。またバリアメタル層ＢＭと第１層ＦＬとの積層構造と、バリアメタル層ＢＭ２と第１層ＦＬ２との積層構造とが形成される。

【0061】

この後、半導体基板ＳＢの第１面ＦＳの全面に、カバー絶縁層ＣＬが形成される。カバー絶縁層ＣＬは、バリアメタル層ＢＭと第１層ＦＬとの積層構造と、バリアメタル層ＢＭ２と第１層ＦＬ２との積層構造とを覆うように形成される。カバー絶縁層ＣＬは、たとえばシリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜などから形成される。

【0062】

図６に示されるように、写真製版技術およびエッチング技術によりカバー絶縁層ＣＬがパターニングされる。これによりカバー絶縁層ＣＬに開口ＯＰａが形成される。開口ＯＰａからは、第１層ＦＬの表面の一部（エミッタパッド領域（第１パッド領域））が露出する。これにより第１層ＦＬのエミッタパッド領域を露出するカバー絶縁層ＣＬが形成される。

【0063】

図７に示されるように、この後、半導体基板ＳＢの第１面ＦＳの全面に、絶縁層ＯＩが塗布される。絶縁層ＯＩは、バリアメタル層ＢＭと第１層ＦＬとの積層構造と、バリアメタル層ＢＭ２と第１層ＦＬ２との積層構造とを覆うように形成される。また絶縁層ＯＩは、開口ＯＰａから露出した第１層ＦＬの表面を覆うように形成される。絶縁層ＯＩは、たとえば有機感光膜であり、ポリイミドである。

【0064】

図８に示されるように、写真製版技術（露光・現像）により絶縁層ＯＩがパターニングされる。これにより絶縁層ＯＩに、開口ＯＰｃ、ＯＰｄが形成される。開口ＯＰｃは、カバー絶縁層ＣＬの開口ＯＰａに通じるように形成される。開口ＯＰａと開口ＯＰｃとにより、エミッタパッドＥＰを規定する開口ＯＰ１が形成される。開口ＯＰ１からは第１層ＦＬの一部表面が露出する。

【0065】

開口ＯＰｄは、カバー絶縁層ＣＬの表面を露出するように形成される。これにより第１層ＦＬのエミッタパッド領域を露出する開口ＯＰ１と、開口ＯＰ１よりも小さな開口面積を有しカバー絶縁層ＣＬの表面を露出する開口ＯＰｄとを有する絶縁層ＯＩが形成される。

【0066】

図９に示されるように、無電解めっき法を用いて、開口ＯＰ１から露出する第１層ＦＬのエミッタパッド領域にめっき層が形成される。めっき層を形成する工程は、第１層ＦＬ上に、ニッケルを含む材質よりなる第２層ＳＬを形成する工程と、第２層ＳＬの上に金を含む材質よりなる第３層ＴＬを形成する工程とを含む。第２層ＳＬおよび第３層ＴＬをめっきで形成する工程を以下に具体的に説明する。

【0067】

まず脱脂処理により、第１層ＦＬの表面が清浄化される。この後、エッチング処理により、表面の酸化層が除去され、次に、酸洗浄を実施した後で、第１ジンケート処理が行われる。次に、酸洗浄で、第１ジンケート処理で形成された亜鉛が除去される。次に、第１層ＦＬに、第２ジンケート処理が実行される。第２ジンケート処理では、表面にジンケート液を接触させ、アルミニウムと亜鉛との置換反応により、表面に亜鉛被膜が形成される。ジンケート処理は、アルミニウム表面へのめっきを容易にするために行われる。亜鉛被膜が形成された第１層ＦＬに、無電解めっきとしてたとえばニッケルめっきと金めっきとが実行される。各処理の間では、純水洗浄処理がおこなわれる。無電解ニッケルめっき液に還元剤として次亜リン酸を用いる場合は、ニッケル膜中に少量のリン（Ｐ）が含まれる。

【0068】

上記ニッケルめっきと金めっきとにより、第１層ＦＬ１上に、ニッケルよりなる第２層ＳＬと、金よりなる第３層ＴＬとが形成される（Ｎｉ／Ａｕ）。これにより第３層ＴＬの上面がエミッタパッドＥＰを構成する。第３層ＴＬは、第２層ＳＬに接するように形成される。

【0069】

なおニッケルめっきによって、第１層ＦＬ、ＦＬ２の各々の表面上における亜鉛被膜はほとんど残らない。ただし第１層ＦＬ、ＦＬ２の各々の表面上には少量の亜鉛が残っている場合がある。またニッケルめっき上にパラジウムめっきが行なわれることにより、第３層ＴＬがパラジウムとされてもよい（Ｎｉ／Ｐｄ）。ニッケルめっきと金めっきとの間に、パラジウムめっきが行なわれてもよい（Ｎｉ／Ｐｄ／Ａｕ）。ニッケルめっきと金めっきとの間に行なわれるめっきは、パラジウムめっきに限定されず、はんだ、ボンディングワイヤなどに対して貴な金属のめっきであればよい。

【0070】

図１０に示されるように、絶縁層ＯＩの開口ＯＰｄから露出するカバー絶縁層ＣＬが、たとえばフッ酸などによるウェットエッチングにより除去される。このウェットエッチングにより、開口ＯＰｄから露出するカバー絶縁層ＣＬが除去され、第１層ＦＬにおけるケルビンエミッタパッド領域（第２パッド領域）の表面が露出する。

【0071】

なおウェットエッチングに代えて、レジストマスクを用いたドライエッチングにより、開口ＯＰｄから露出するカバー絶縁層ＣＬが除去され、第１層ＦＬにおけるケルビンエミッタパッド領域の表面が露出されてもよい。

【0072】

開口ＯＰｄから露出するカバー絶縁層ＣＬが除去されることにより、開口ＯＰｄに通じる開口ＯＰｂがカバー絶縁層ＣＬに形成される。開口ＯＰｂと開口ＯＰｄとにより、ケルビンエミッタパッドＫＰを規定する開口ＯＰ２が形成される。開口ＯＰ２からは第１層ＦＬのケルビンエミッタパッド領域が露出する。

【0073】

なお図２に示されるゲートパッドＧＰを規定する開口ＯＰ３および導電層ＣＬ１は、上記のケルビンエミッタパッドＫＰを規定する開口ＯＰ２および導電層ＣＬ２と同様に形成される。

【0074】

図３に示されるように、半導体基板ＳＢの第２面ＳＳが所定厚み研磨された後、第２面ＳＳにコレクタ電極ＣＥが形成される。コレクタ電極ＣＥとして、半導体基板ＳＢ側から、アルミニウムとシリコン（Ｓｉ）の合金層と、チタン層と、ニッケル層と、金層とが積層して形成される。この後、半導体ウエハがダイシングされて複数の半導体チップＳＣに分割される。

【0075】

半導体チップＳＣの状態で、エミッタパッド領域において露出するめっき層（第３層ＴＬ）にはんだＳＯＬ１を介在してクリップ導電体ＣＣが接続される。つまりクリップ導電体ＣＣがはんだＳＯＬ１を介在してエミッタパッドＥＰに接続される。

【0076】

また半導体チップの状態で、ケルビンエミッタパッド領域およびゲートパッド領域のそれぞれにおいて露出する第１層ＦＬ、ＦＬ２にボンディングワイヤＢＷが直接接続される。つまりボンディングワイヤＢＷがケルビンエミッタパッドＫＰおよびゲートパッドＧＰの各々に直接接続される。

【0077】

上記により本実施形態の半導体装置ＳＤが製造される。

【0078】

なお図１０で実施されるウェットエッチングは、図９で実施されるめっきとは別工程として、従来のウェットエッチング装置により実施される。また図１０で実施されるウェットエッチングは、図９で実施されるめっきの終了後に連続して実施されてもよい。この場合、図９で実施されるめっきを行なうめっき装置は、図１０で実施されるウェットエッチングのエッチング槽を追加で有している。以下、このエッチング槽を有するめっき装置について図１１を用いて説明する。

【0079】

図１１に示されるように、めっき装置ＰＡは、ロード部Ｌ１からアンロード部Ｌ２に向かって順番に、クリーナー槽Ｐ１、エッチング槽Ｐ３、酸処理槽Ｐ５、ジンケート槽Ｐ７、無電解ニッケル槽Ｐ９、無電解パラジウム槽Ｐ１１、無電解金槽Ｐ１３、Ｐ１５、絶縁膜エッチング槽Ｐ１７、および乾燥部Ｐ１９を有している。まためっき装置ＰＡは、複数の水洗槽Ｐ２、Ｐ４、Ｐ６、Ｐ８、Ｐ１０、Ｐ１２、Ｐ１４、Ｐ１６、Ｐ１８をさらに有している。

【0080】

このようにめっき装置ＰＡは絶縁膜エッチング槽Ｐ１７を有している。絶縁膜エッチング槽Ｐ１７は、無電解金槽Ｐ１５および水洗槽Ｐ１６よりもアンロード部Ｌ２側に位置している。これによりめっき装置ＰＡ内でめっき終了後に連続してウェットエッチングを実施することが可能となる。

【0081】

＜効果＞
次に、本実施形態の効果について、図１２～図１４に示す比較例と対比して説明する。

【0082】

図１２～図１４に示されるように、比較例においては、大面積のエミッタパッドＥＰと小面積のケルビンエミッタパッドＫＰとの双方にめっき法による金属膜が形成されている。

【0083】

具体的には図１２に示されるように、導電層ＣＬ１は、バリアメタル層ＢＭおよび第１層ＦＬを有し、さらに第１層ＦＬ上にめっきで形成された第２層ＳＬ１および第３層ＴＬ１を有している。また導電層ＣＬ２も、導電層ＣＬ１と同様、バリアメタル層ＢＭおよび第１層ＦＬを有し、さらに第１層ＦＬ上にめっきで形成された第２層ＳＬ２および第３層ＴＬ２を有している。

【0084】

第２層ＳＬ１、ＳＬ２の各々はたとえばニッケルを含む材質よりなり、第３層ＴＬ１、ＴＬ２の各々はたとえば金を含む材質よりなる。

【0085】

このような比較例においては、図１２に示されるように、大面積のエミッタパッドＥＰおよび小面積のケルビンエミッタパッドＫＰの双方において、熱履歴により第３層ＴＬ１、ＴＬ２の表面上にニッケルが湧き出す。ニッケルの湧き出しは、第２層ＳＬ１、ＳＬ２中のニッケルが第３層ＴＬ１、ＴＬ２における金の粒界を通って第３層ＴＬ１、ＴＬ２の上面に達することにより生じる。

【0086】

大面積のエミッタパッドＥＰをはんだで接続する場合には、大面積とはんだ接続との組合せの優位性によりＮｉの湧き出しの影響は小さい。一方、小面積のケルビンエミッタパッドＫＰをボンディングワイヤで接続する場合にはニッケルの湧き出しの影響が大きい。

【0087】

このため、ボンディングワイヤＢＷが接続される小面積のケルビンエミッタパッドＫＰの接続部にニッケルの湧き出しが生じていると、ボンディングワイヤＢＷの剥がれが生じやすくなる。

【0088】

上記ニッケルの湧き出しを抑制するために、図１３および図１４に示されるように、第２層ＳＬ１、ＳＬ２と第３層ＴＬ１、ＴＬ２との間に中間層ＭＬ１、ＭＬ２を配置することが考えられる。中間層ＭＬ１、ＭＬ２は、たとえばパラジウムを含む材質よりなっている。パラジウムのような貴金属を含む層はニッケルのバリア膜として機能する。このため中間層ＭＬ１、ＭＬ２の配置によりニッケルの湧き出しを抑制することが可能となる。

【0089】

しかしながら中間層ＭＬ１、ＭＬ２を配置しても、小面積のケルビンエミッタパッドＫＰにおいて、図１３に示されるように第３層ＴＬ２の未着部発生の問題が生じる。以下、その問題を説明する。

【0090】

図１３に示されるように、小面積のケルビンエミッタパッドＫＰで発生した電子（Ｎｉ→Ｎｉ⁺＋ｅ^-）はエミッタ領域ＥＲ（図４）に逃げる場合がある。この場合、小面積のケルビンエミッタパッドＫＰに金が十分に析出せず、第３層ＴＬ２が形成されない部分が生じる。このように小面積のケルビンエミッタパッドＫＰにおいて、エミッタパッドＥＰとケルビンエミッタパッドＫＰとの面積差により、第３層ＴＬ２が十分に形成されない部分が生じる。このためケルビンエミッタパッドＫＰへのボンディングワイヤＢＷの接続不良が生じ、ボンディングワイヤＢＷの剥がれが生じやすくなる。

【0091】

特に第２層ＳＬ２と第３層ＴＬ２との間に中間層ＭＬ２が配置された構成では、第２層ＳＬ２から放出された電子を中間層ＭＬ２を通じてＡｕイオンが受け取る。このためＡｕイオンが第２層ＳＬ２の表面で電子を受け取る構造のニッケル層と金層との積層構造と比較して第３層ＴＬ２の未着が顕著となる。

【0092】

また中間層ＭＬ１、ＭＬ２を配置しても、小面積のケルビンエミッタパッドＫＰにおいて、図１４に示されるように第１層ＦＬ上における亜鉛の過剰析出の問題が生じる。以下、その問題を説明する。

【0093】

図１４に示されるように、エミッタパッドＥＰとケルビンエミッタパッドＫＰとが、アルミニウムよりなる第１層ＦＬを共有している。また第１層ＦＬは、エミッタパッドＥＰとなる領域において絶縁層ＯＩから大面積で露出し、ケルビンエミッタパッドとなる領域において絶縁層ＯＩから小面積で露出している。

【0094】

アルミニウムよりなる第１層ＦＬのジンケート処理時には、第１層ＦＬのＡｌは、Ａｌ→Ａｌ³⁺＋３ｅ^-の反応を起こす。また薬液中のＺｎ²⁺は、第１層ＦＬ中の電子（ｅ^-）を得て、Ｚｎ²⁺＋２ｅ^-→Ｚｎの反応を起こす。これにより第１層ＦＬ上に亜鉛被膜が形成される。アルミニウム表面の全面が亜鉛で置換された段階で反応が止まる。

【0095】

またジンケート処理において薬液中のＺｎ²⁺は、大面積で露出するエミッタパッドＥＰ領域の第１層ＦＬには十分に供給されず、小面積で露出するケルビンエミッタパッドＫＰ領域の第１層ＦＬには十分に供給される。このため第１層ＦＬ中で余った電子（ｅ^-）は、大面積で露出するエミッタパッドＥＰ領域側から小面積で露出するケルビンエミッタパッドＫＰ領域側へ第１層ＦＬ中を移動する。

【0096】

その結果、小面積で露出するケルビンエミッタパッドＫＰ領域において第１層ＦＬ上に亜鉛が過剰に析出し、厚い膜厚を有する亜鉛被膜ＺＮが成長する。ケルビンエミッタパッドＫＰ領域では、この厚い亜鉛被膜ＺＮにより第１層ＦＬと第２層ＳＬ２との密着性が低下して、ボンディングワイヤＢＷが接続された箇所の剥がれが発生しやすくなる。

【0097】

これに対して本実施形態においては図２および図３に示されるように、ケルビンエミッタパッドＫＰ、ゲートパッドＧＰなどの小面積パッドには、アルミニウムを含む材質よりなる第１層ＦＬにボンディングワイヤＢＷが直接接続されている。このようにボンディングワイヤＢＷが接続される箇所にニッケル層、金層などのめっき層が無いためニッケルの湧き出し（図１２）、第３層ＴＬ２の未着（図１３）、亜鉛の過剰析出（図１４）の問題は生じない。またボンディングワイヤＢＷとアルミニウムを含む材質との接合性は良好である。このためボンディングワイヤＢＷが小面積パッドから剥がれにくくなる。

【0098】

また本実施形態によれば図３に示されるように、大面積のエミッタパッドＥＰでは、はんだＳＯＬ１を介在して板状のクリップ導電体ＣＣが接続されている。このため本実施形態では、線状のボンディングワイヤよりも、電流を多く流すことが可能となる。

【0099】

また本実施形態によれば図３に示されるように、導電層ＣＬ１は、アルミニウムを含む材質よりなる第１層ＦＬと、ニッケルを含む材質よりなる第２層ＳＬと、金を含む材質よりなる第３層ＴＬとを有している。これによりはんだＳＯＬ１を介在して導電層ＣＬ１にクリップ導電体ＣＣを接続することが容易となる。

【0100】

また本実施形態によれば図３に示されるように、第３層ＴＬは第２層ＳＬに接している。このように第２層ＳＬと第３層ＴＬとの間に余計な層が不要となるため、簡易な構成で導電層ＣＬ１を構成することができる。

【0101】

またはんだＳＯＬ１はニッケルに濡れる。このため、第２層ＳＬと第３層ＴＬとの間にパラジウムなどの層を配置せずとも、はんだＳＯＬ１を介在してクリップ導電体ＣＣを導電層ＣＬ１に接合性良く接続することができる。

【0102】

また本実施形態によれば図３に示されるように、導電層ＣＬ１はエミッタ領域ＥＲに接続されている。これによりクリップ導電体ＣＣを通じて大電流を流すことができる。

【0103】

また本実施形態によれば図３に示されるように、導電層ＣＬ２はエミッタ領域またはゲート電極ＧＥのいずれか一方に接続されている。これによりケルビンエミッタパッドＫＰを通じてエミッタの電位を検出することもでき、またゲート電極ＧＥの電位を制御することができる。

【0104】

また本実施形態によれば図９に示されるように、開口ＯＰ１から露出する第１層ＦＬに無電解めっき法によりめっき層（第２層ＳＬ、第３層ＴＬ）が形成された後に、図１０に示されるように開口ＯＰｄから露出するカバー絶縁層ＣＬが除去される。これにより開口ＯＰｄから露出するカバー絶縁層ＣＬを、専用のマスクを別途形成することなく選択的に除去することが可能となる。このため少ない工程数で本実施形態の半導体装置を製造することができる。

【0105】

（その他）
上記実施形態においては半導体基板ＳＢに形成される電気素子として縦型のＩＧＢＴについて説明した。しかし本開示が適用される電気素子は縦型のＩＧＢＴに限定されるものではなく、図１５に示されるような縦型のパワーＭＯＳＦＥＴであってもよい。

【0106】

図１５に示されるように、縦型のパワーＭＯＳＦＥＴは、ｎ⁺ドレイン領域ＤＲと、ｎ^-ドリフト領域ＤＲＩと、ｐ型ベース領域ＢＲと、ｐ⁺コンタクト領域ＣＯＮと、ｎ⁺ソース領域ＳＲと、ゲート電極ＧＥとを有している。

【0107】

ｎ⁺ドレイン領域ＤＲは、半導体基板ＳＢの第２面ＳＳに配置されている。ｎ⁺ドレイン領域ＤＲと接するようにｎ^-ドリフト領域ＤＲＩが配置されている。ｎ^-ドリフト領域ＤＲＩは、ｎ⁺ドレイン領域ＤＲのｎ型不純物濃度よりも低いｎ型不純物濃度を有している。ｎ^-ドリフト領域ＤＲＩとｐｎ接合を構成するように、ｎ^-ドリフト領域ＤＲＩ上（ｎ^-ドリフト領域ＤＲＩに対して第１面ＦＳ側）にｐ型ベース領域ＢＲが配置されている。

【0108】

ｐ型ベース領域ＢＲと接するようにｐ型ベース領域ＢＲ上（ｐ型ベース領域ＢＲに対して第１面ＦＳ側）にｐ⁺コンタクト領域ＣＯＮおよびｎ⁺ソース領域ＳＲが配置されている。ｐ⁺コンタクト領域ＣＯＮは、ｐ型ベース領域ＢＲのｐ型不純物濃度よりも高いｐ型不純物濃度を有している。ｎ⁺ソース領域ＳＲは、ｐ⁺コンタクト領域ＣＯＮおよびｐ型ベース領域ＢＲの各々とｐｎ接合を構成している。

【0109】

半導体基板ＳＢには、第１面ＦＳからｎ⁺ソース領域ＳＲおよびｐ型ベース領域ＢＲの各々を貫通してｎ^-ドリフト領域ＤＲＩに達するトレンチＴＲが設けられている。トレンチＴＲの壁面に沿ってゲート絶縁層ＧＩが配置されている。トレンチＴＲの内部は、ゲート電極ＧＥによって充填されている。ゲート電極ＧＥは、ゲート絶縁層ＧＩを介在してｐ型ベース領域ＢＲと対向している。これによりパワーＭＯＳＦＥＴは、絶縁ゲート型電界効果トランジスタ部を有している。

【0110】

導電層ＣＬ１は、層間絶縁層ＩＬのコンタクトホールＣＨを通じてｎ⁺ソース領域ＳＲと接することによりソース電極を構成している。導電層ＣＬ１は、絶縁層ＯＩから露出したソースパッドＳＰを有している。本実施形態では、実施形態１、２におけるケルビンエミッタパッドＫＰはケルビンソースパッドとなり、ｎ⁺ソース領域ＳＲの電位を測定するものとなる。半導体基板ＳＢの第２面ＳＳに配置された導電層ｓは、ｎ⁺ドレイン領域ＤＲと接することによりドレイン電極ＤＥを構成している。

【0111】

このようなＭＯＳＦＥＴにおいても上記実施形態と同様の効果を得ることができる。

【0112】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0113】

ＢＭ バリアメタル層、ＢＲ ｐ型ベース領域、ＢＷ ボンディングワイヤ、ＣＥ コレクタ電極、ＣＨ，ＣＨ１ コンタクトホール、ＣＬ カバー絶縁層、ＣＬ１，ＣＬ２，ＣＬ３，ｓ 導電層、ＣＯＮ ｐ⁺コンタクト領域、ＣＲ ｐ⁺コレクタ領域、ＤＥ ドレイン電極、ＤＲ ｎ⁺ドレイン領域、ＤＲＩ ｎ^-ドリフト領域、ＥＰ エミッタパッド、ＥＲ ｎ⁺エミッタ領域、ＦＬ，ＦＬ１，ＦＬ２ 第１層、ＦＳ 第１面、ＧＥ ゲート電極、ＧＩ ゲート絶縁層、ＧＰ ゲートパッド、ＨＲ ｎ⁺領域、ＩＬ 層間絶縁層、ＫＰ ケルビンエミッタパッド、Ｌ１ ロード部、Ｌ２ アンロード部、ＭＬ１，ＭＬ２ Ｐｄ層、ＯＩ 絶縁層、ＯＰ１，ＯＰ２，ＯＰ３，ＯＰａ，ＯＰｂ，ＯＰｃ，ＯＰｄ 開口、Ｐ１ クリーナー槽、Ｐ２，Ｐ４，Ｐ６，Ｐ８，Ｐ１０，Ｐ１２，Ｐ１４，Ｐ１６，Ｐ１８ 水洗槽、Ｐ３ エッチング槽、Ｐ５ 酸処理槽、Ｐ７ ジンケート槽、Ｐ９ 無電解Ｎｉ槽、Ｐ１１ 無電解Ｐｄ槽、Ｐ１３，Ｐ１５ 無電解Ａｕ槽、Ｐ１７ 絶縁膜エッチング槽、Ｐ１９ 乾燥部、ＲＢ チップ搭載部、ＲＤ１，ＲＤ２ リード部、ＳＢ 半導体基板、ＳＣ 半導体チップ、ＳＤ 半導体装置、ＳＬ，ＳＬ１，ＳＬ２ 第２層、ＳＯＬ１，ＳＯＬ２，ＳＯＬ３ はんだ、ＳＰ ソースパッド、ＳＲ ｎ⁺ソース領域、ＳＲＥ 封止樹脂、ＳＳ 第２面、ＴＬ，ＴＬ１，ＴＬ２ 第３層、ＴＲ トレンチ、ＺＮ 亜鉛被膜。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】