(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023172902
(43)【公開日】2023-12-06
(54)【発明の名称】半導体装置及びそれを含むデータ記憶システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20231129BHJP
H10B 41/27 20230101ALI20231129BHJP
H01L 21/336 20060101ALI20231129BHJP
H01L 21/768 20060101ALI20231129BHJP
H01L 21/3205 20060101ALI20231129BHJP
H01L 21/822 20060101ALI20231129BHJP
H01L 21/8234 20060101ALI20231129BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
H01L21/90 B
H01L21/88 T
H01L27/04 E
H01L27/088 H
H01L27/088 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023071590
(22)【出願日】2023-04-25
(31)【優先権主張番号】10-2022-0062681
(32)【優先日】2022-05-23
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】朴 慶訓
(72)【発明者】
【氏名】白 寅煥
(72)【発明者】
【氏名】白 在馥
(72)【発明者】
【氏名】韓 智勳
(72)【発明者】
【氏名】金 承允
(72)【発明者】
【氏名】金 希錫
(72)【発明者】
【氏名】朴 炳在
(72)【発明者】
【氏名】安 鍾善
(72)【発明者】
【氏名】尹 柱美
【テーマコード（参考）】
5F033
5F038
5F048
5F083
5F101
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033HH04
5F033HH08
5F033HH11
5F033HH19
5F033HH20
5F033HH25
5F033HH32
5F033HH33
5F033HH34
5F033JJ04
5F033JJ08
5F033JJ11
5F033JJ19
5F033JJ20
5F033JJ25
5F033JJ32
5F033JJ33
5F033JJ34
5F033KK04
5F033KK08
5F033KK11
5F033KK19
5F033KK20
5F033KK25
5F033KK32
5F033KK33
5F033KK34
5F033MM05
5F033MM13
5F033NN06
5F033NN07
5F033NN30
5F033NN33
5F033QQ18
5F033QQ33
5F033QQ48
5F033RR01
5F033RR04
5F033RR06
5F033RR08
5F033TT07
5F033VV01
5F033VV06
5F033VV16
5F038CA16
5F038CD10
5F038DF04
5F038DF05
5F038EZ02
5F038EZ15
5F048AB01
5F048AC01
5F048BA01
5F048BA14
5F048BA15
5F048BA19
5F048BF02
5F048BF06
5F048BF07
5F048BF12
5F048BF15
5F048BG13
5F048CB01
5F048CB02
5F048CB03
5F048CB04
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA04
5F083JA05
5F083JA19
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA53
5F083KA01
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR21
5F083PR25
5F083PR40
5F083ZA01
5F083ZA23
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD35
5F101BH02
5F101BH11
5F101BH21
(57)【要約】 （修正有）
【課題】半導体装置及びそれを含むデータ記憶システムを提供する。
【解決手段】半導体装置１００は、第１基板上の回路素子及び回路素子と連結される下部配線構造物を２７０含む第１半導体構造物と、その上に配置される第２半導体構造物と、を含む。第２半導体構造物は、第２基板１０１と、第２基板を貫通する基板絶縁層１２１と、基板絶縁層を貫通するランディングパッド１２５と、第１領域上で第１方向に互いに離隔して積層され、第２領域上で第２方向に沿って互いに異なる長さで延び、第２領域で上面が上部に露出するゲートパッド領域を夫々含むゲート電極と１３０、ゲート電極の夫々のゲートパッド領域を貫通し、第１方向に沿ってランディングパッド内に延びるゲートコンタクトプラグ１７０と、を含む。ランディングパッドは、基板絶縁層の内側面により取り囲まれるパッド部分及びパッド部分から下部配線構造物に延びるビア部分１２５ｉｖを含む。
【選択図】図３ａ
【解決手段】半導体装置１００は、第１基板上の回路素子及び回路素子と連結される下部配線構造物を２７０含む第１半導体構造物と、その上に配置される第２半導体構造物と、を含む。第２半導体構造物は、第２基板１０１と、第２基板を貫通する基板絶縁層１２１と、基板絶縁層を貫通するランディングパッド１２５と、第１領域上で第１方向に互いに離隔して積層され、第２領域上で第２方向に沿って互いに異なる長さで延び、第２領域で上面が上部に露出するゲートパッド領域を夫々含むゲート電極と１３０、ゲート電極の夫々のゲートパッド領域を貫通し、第１方向に沿ってランディングパッド内に延びるゲートコンタクトプラグ１７０と、を含む。ランディングパッドは、基板絶縁層の内側面により取り囲まれるパッド部分及びパッド部分から下部配線構造物に延びるビア部分１２５ｉｖを含む。
【選択図】図３ａ
【特許請求の範囲】
【請求項1】
第１基板、前記第１基板上の回路素子、及び前記回路素子と連結される下部配線構造物を含む第１半導体構造物と、
前記第１半導体構造物上に配置される第２半導体構造物と、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
前記第２基板を貫通する基板絶縁層と、
前記基板絶縁層を貫通するランディングパッドと、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記第１方向に沿って前記ランディングパッド内に延びるゲートコンタクトプラグと、を含み、
前記ランディングパッドは、前記基板絶縁層の内側面により取り囲まれるパッド部分、及び前記パッド部分から前記下部配線構造物に延びるビア部分を含む、半導体装置。
前記第１半導体構造物上に配置される第２半導体構造物と、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
前記第２基板を貫通する基板絶縁層と、
前記基板絶縁層を貫通するランディングパッドと、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記第１方向に沿って前記ランディングパッド内に延びるゲートコンタクトプラグと、を含み、
前記ランディングパッドは、前記基板絶縁層の内側面により取り囲まれるパッド部分、及び前記パッド部分から前記下部配線構造物に延びるビア部分を含む、半導体装置。
【請求項2】
前記パッド部分は、前記第２基板の下面のレベルと同一またはそれより高いレベルに位置し、
前記第２領域で、前記基板絶縁層の内側面は前記ランディングパッドの前記パッド部分と接触し、前記基板絶縁層の外側面は前記第２基板と接触する、請求項１に記載の半導体装置。
前記第２領域で、前記基板絶縁層の内側面は前記ランディングパッドの前記パッド部分と接触し、前記基板絶縁層の外側面は前記第２基板と接触する、請求項１に記載の半導体装置。
【請求項3】
前記第２領域で、前記基板絶縁層は環状を有する、請求項１に記載の半導体装置。
【請求項4】
前記基板絶縁層は、前記ランディングパッドと前記第２基板を離隔させる、請求項１に記載の半導体装置。
【請求項5】
前記基板絶縁層の下面は、前記第２基板の下面より低いレベルに位置する、請求項１に記載の半導体装置。
【請求項6】
前記ランディングパッドの前記パッド部分は前記第２基板と並んで配置され、
前記ランディングパッドの前記ビア部分は、前記第２基板の下面より低いレベルに配置される、請求項１に記載の半導体装置。
前記ランディングパッドの前記ビア部分は、前記第２基板の下面より低いレベルに配置される、請求項１に記載の半導体装置。
【請求項7】
前記ランディングパッドは、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、またはこれらの合金を含む、請求項１に記載の半導体装置。
【請求項8】
前記第１領域上で、前記ゲート電極を貫通して前記第１方向に沿って延び、チャンネル層を含むチャンネル構造物をさらに含み、
前記チャンネル構造物の上面は、前記ゲートコンタクトプラグのそれぞれの上面と同一のレベルに位置する、請求項１に記載の半導体装置。
前記チャンネル構造物の上面は、前記ゲートコンタクトプラグのそれぞれの上面と同一のレベルに位置する、請求項１に記載の半導体装置。
【請求項9】
前記チャンネル構造物の下面は、前記ゲートコンタクトプラグの下面と同一のレベルに位置する、請求項８に記載の半導体装置。
【請求項10】
前記第２半導体構造物は、
前記第２基板の一部上で前記ゲート電極の下部に水平に配置される水平絶縁層と、
前記水平絶縁層上に配置される水平導電層と、をさらに含み、
前記ランディングパッドの前記パッド部分は、前記第２基板と並んで配置される第１パッド部分、前記水平絶縁層と並んで配置される第２パッド部分、及び前記水平導電層と並んで配置される第３パッド部分を含み、
前記第２及び第３パッド部分はダミーパッド領域である、請求項１に記載の半導体装置。
前記第２基板の一部上で前記ゲート電極の下部に水平に配置される水平絶縁層と、
前記水平絶縁層上に配置される水平導電層と、をさらに含み、
前記ランディングパッドの前記パッド部分は、前記第２基板と並んで配置される第１パッド部分、前記水平絶縁層と並んで配置される第２パッド部分、及び前記水平導電層と並んで配置される第３パッド部分を含み、
前記第２及び第３パッド部分はダミーパッド領域である、請求項１に記載の半導体装置。
【請求項11】
前記第２パッド部分は前記水平絶縁層と同一の物質を含み、
前記第２パッド部分は、前記水平絶縁層から離隔し、且つ前記ゲートコンタクトプラグを取り囲む、請求項１０に記載の半導体装置。
前記第２パッド部分は、前記水平絶縁層から離隔し、且つ前記ゲートコンタクトプラグを取り囲む、請求項１０に記載の半導体装置。
【請求項12】
前記基板絶縁層は、前記第２領域で前記第２基板を貫通する内側基板絶縁層、及び第２基板の外側に配置される外側基板絶縁層を含み、
前記外側基板絶縁層を貫通する外側ランディングパッドと、
前記ゲート電極から離隔し、前記第１方向に沿って前記外側ランディングパッド内に延びる貫通コンタクトプラグと、をさらに含む、請求項１に記載の半導体装置。
前記外側基板絶縁層を貫通する外側ランディングパッドと、
前記ゲート電極から離隔し、前記第１方向に沿って前記外側ランディングパッド内に延びる貫通コンタクトプラグと、をさらに含む、請求項１に記載の半導体装置。
【請求項13】
前記外側ランディングパッドは、前記外側基板絶縁層により取り囲まれるパッド部分、及び前記パッド部分から前記下部配線構造物に延びるビア部分を含み、
前記貫通コンタクトプラグの下端は、前記外側ランディングパッドの前記パッド部分と接触し、前記ビア部分より高いレベルに位置する、請求項１２に記載の半導体装置。
前記貫通コンタクトプラグの下端は、前記外側ランディングパッドの前記パッド部分と接触し、前記ビア部分より高いレベルに位置する、請求項１２に記載の半導体装置。
【請求項14】
第１基板、前記第１基板上の回路素子、及び前記回路素子と連結される下部配線構造物を含む第１半導体構造物と、
前記第１半導体構造物上に配置される第２半導体構造物と、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
平面で、リング状を有して前記第２基板を貫通する内側基板絶縁層と、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記内側基板絶縁層の前記リング状の内面の間を通って前記第１方向に沿って延びるゲートコンタクトプラグと、を含む、半導体装置。
前記第１半導体構造物上に配置される第２半導体構造物と、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
平面で、リング状を有して前記第２基板を貫通する内側基板絶縁層と、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記内側基板絶縁層の前記リング状の内面の間を通って前記第１方向に沿って延びるゲートコンタクトプラグと、を含む、半導体装置。
【請求項15】
平面で、前記内側基板絶縁層の幅は、前記リング状に沿って均一である、請求項１４に記載の半導体装置。
【請求項16】
前記内側基板絶縁層の前記リング状は、円形リング、多角形リング、または角が丸みを帯びた多角形リングである、請求項１４に記載の半導体装置。
【請求項17】
前記内側基板絶縁層の外側面は前記第２基板と接触し、
前記内側基板絶縁層の内側面は、前記第２基板と並んで配置されるランディングパッドと接触し、
前記ゲートコンタクトプラグのそれぞれは前記ランディングパッドと接触し、
前記内側基板絶縁層は、前記第２基板と前記ランディングパッドを離隔させる、請求項１４に記載の半導体装置。
前記内側基板絶縁層の内側面は、前記第２基板と並んで配置されるランディングパッドと接触し、
前記ゲートコンタクトプラグのそれぞれは前記ランディングパッドと接触し、
前記内側基板絶縁層は、前記第２基板と前記ランディングパッドを離隔させる、請求項１４に記載の半導体装置。
【請求項18】
前記第２領域で、前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲートコンタクトプラグのそれぞれに隣接して配置される複数の支持構造物をさらに含み、
前記内側基板絶縁層は、前記複数の支持構造物と前記ゲートコンタクトプラグとの間で前記ゲートコンタクトプラグを取り囲む、請求項１４に記載の半導体装置。
前記内側基板絶縁層は、前記複数の支持構造物と前記ゲートコンタクトプラグとの間で前記ゲートコンタクトプラグを取り囲む、請求項１４に記載の半導体装置。
【請求項19】
第１基板、前記第１基板上の回路素子、及び前記回路素子と連結される下部配線構造物を含む第１半導体構造物、前記第１半導体構造物上に配置される第２半導体構造物、及び前記回路素子と電気的に連結される入出力パッドを含む半導体記憶装置と、
前記入出力パッドを介して前記半導体記憶装置と電気的に連結され、前記半導体記憶装置を制御するコントローラーと、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
平面で、リング状を有して前記第２基板を貫通する内側基板絶縁層と、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記内側基板絶縁層の前記リング状の内面の間を通って前記第１方向に沿って延びるゲートコンタクトプラグと、を含む、データ記憶システム。
前記入出力パッドを介して前記半導体記憶装置と電気的に連結され、前記半導体記憶装置を制御するコントローラーと、を含み、
前記第２半導体構造物は、
第１領域及び第２領域を有する第２基板と、
平面で、リング状を有して前記第２基板を貫通する内側基板絶縁層と、
前記第１領域上で第１方向に互いに離隔して積層され、前記第２領域上で第２方向に沿って互いに異なる長さで延び、前記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、
前記ゲート電極のそれぞれの前記ゲートパッド領域を貫通し、前記内側基板絶縁層の前記リング状の内面の間を通って前記第１方向に沿って延びるゲートコンタクトプラグと、を含む、データ記憶システム。
【請求項20】
前記内側基板絶縁層の内側面により取り囲まれるパッド部分、及び前記パッド部分から前記下部配線構造物に延びるビア部分を含むランディングパッドをさらに含み、
前記ゲートコンタクトプラグのそれぞれは前記パッド部分と接触し、
前記ゲートコンタクトプラグのそれぞれの下端は、前記ビア部分より高いレベルに位置する、請求項１９に記載のデータ記憶システム。
前記ゲートコンタクトプラグのそれぞれは前記パッド部分と接触し、
前記ゲートコンタクトプラグのそれぞれの下端は、前記ビア部分より高いレベルに位置する、請求項１９に記載のデータ記憶システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びそれを含むデータ記憶システムに関する。
【背景技術】
【0002】
データの記憶を必要とするデータ記憶システムにおいて、高容量のデータを記憶可能な半導体装置が求められている。これに伴い、半導体装置のデータ記憶容量を増加させることができる方法が研究されている。例えば、半導体装置のデータ記憶容量を増加させるための方法の１つとして、２次元に配列されるメモリセルの代わりに、３次元に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の技術的思想が達成しようとする技術的課題の１つは、生産性及び電気的特性が向上した半導体装置及びデータ記憶システムを提供することにある。
【課題を解決するための手段】
【0004】
例示的な実施形態による半導体装置は、第１基板、上記第１基板上の回路素子、及び上記回路素子と連結される下部配線構造物を含む第１半導体構造物と、上記第１半導体構造物上に配置される第２半導体構造物と、を含み、上記第２半導体構造物は、第１領域及び第２領域を有する第２基板と、上記第２基板を貫通する基板絶縁層と、上記基板絶縁層を貫通するランディングパッドと、上記第１領域上で第１方向に互いに離隔して積層され、上記第２領域上で第２方向に沿って互いに異なる長さで延び、上記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、上記ゲート電極のそれぞれの上記ゲートパッド領域を貫通し、上記第１方向に沿って上記ランディングパッド内に延びるゲートコンタクトプラグと、を含み、上記ランディングパッドは、上記基板絶縁層の内側面により取り囲まれるパッド部分、及び上記パッド部分から上記下部配線構造物に延びるビア部分を含むことができる。
【0005】
例示的な実施形態による半導体装置は、第１基板、上記第１基板上の回路素子、及び上記回路素子と連結される下部配線構造物を含む第１半導体構造物と、上記第１半導体構造物上に配置される第２半導体構造物と、を含み、上記第２半導体構造物は、第１領域及び第２領域を有する第２基板と、平面で、リング状を有して上記第２基板を貫通する内側基板絶縁層と、上記第１領域上で第１方向に互いに離隔して積層され、上記第２領域上で第２方向に沿って互いに異なる長さで延び、上記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、上記ゲート電極のそれぞれの上記ゲートパッド領域を貫通し、上記内側基板絶縁層の上記リング状の内面の間を通って上記第１方向に沿って延びるゲートコンタクトプラグと、を含むことができる。
【0006】
例示的な実施形態による半導体装置は、第１基板、上記第１基板上の回路素子、及び上記回路素子と連結される下部配線構造物を含む第１半導体構造物と、上記第１半導体構造物上に配置される第２半導体構造物と、を含み、上記第２半導体構造物は、第１領域及び第２領域を有する第２基板と、上記第１領域上で第１方向に互いに離隔して積層され、上記第２領域上で第２方向に沿って互いに異なる長さで延び、上記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、上記第１領域上で、上記ゲート電極を貫通して上記第１方向に沿って延び、チャンネル層を含むチャンネル構造物と、上記ゲート電極のそれぞれの上記ゲートパッド領域を貫通し、上記第１方向に沿って延びるゲートコンタクトプラグと、上記第２領域上で、上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲートコンタクトプラグのそれぞれに隣接して配置される複数の支持構造物と、を含み、上記チャンネル構造物、上記ゲートコンタクトプラグ、及び上記複数の支持構造物のそれぞれの上面は実質的に同一のレベルに位置することができる。
【0007】
例示的な実施形態によるデータ記憶システムは、第１基板、上記第１基板上の回路素子、及び上記回路素子と連結される下部配線構造物を含む第１半導体構造物、上記第１半導体構造物上に配置される第２半導体構造物、及び上記回路素子と電気的に連結される入出力パッドを含む半導体記憶装置と、上記入出力パッドを介して上記半導体記憶装置と電気的に連結され、上記半導体記憶装置を制御するコントローラーと、を含み、上記第２半導体構造物は、第１領域及び第２領域を有する第２基板と、平面で、リング状を有して上記第２基板を貫通する内側基板絶縁層と、上記第１領域上で第１方向に互いに離隔して積層され、上記第２領域上で第２方向に沿って互いに異なる長さで延び、上記第２領域で上面が上部に露出するゲートパッド領域をそれぞれ含むゲート電極と、上記ゲート電極のそれぞれの上記ゲートパッド領域を貫通し、上記内側基板絶縁層の上記リング状の内面の間を通って上記第１方向に沿って延びるゲートコンタクトプラグと、を含むことができる。
【発明の効果】
【0008】
第２基板と並ぶレベルのパッド部分を有するランディングパッド、及び上記パッド部分を取り囲むリング状の内側基板絶縁層の構造を含むことで、複数の支持構造物及びゲートコンタクトプラグを形成するためのホールを同一のエッチング工程により形成することで、生産性が向上した半導体装置、及びそれを含むデータ記憶システムが提供されることができる。
【0009】
また、パッド部分に上記ゲートコンタクトプラグの下端を形成することで、バリアー膜との接触を防止し、電気的特性が向上した半導体装置、及びそれを含むデータ記憶システムが提供されることができる。
【0010】
本発明の多様で且つ有益な利点と効果は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0011】
【図1a】例示的な実施形態による半導体装置の概略的な平面図である。
【図1b】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図2a】例示的な実施形態による半導体装置の概略的な断面図である。
【図2b】例示的な実施形態による半導体装置の概略的な断面図である。
【図3a】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図3b】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図4a】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図4b】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図4c】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図4d】例示的な実施形態による半導体装置の一部領域を拡大して示す部分拡大図である。
【図5a】例示的な実施形態による半導体装置の部分拡大図である。
【図5b】例示的な実施形態による半導体装置の部分拡大図である。
【図6a】例示的な実施形態による半導体装置の部分拡大図である。
【図6b】例示的な実施形態による半導体装置の部分拡大図である。
【図7】例示的な実施形態による半導体装置の部分拡大図である。
【図8】例示的な実施形態による半導体装置の部分拡大図である。
【図9】例示的な実施形態による半導体装置の部分拡大図である。
【図10a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な部分拡大図である。
【図10c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。
【図11a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な部分拡大図である。
【図11c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な平面図である。
【図12】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図13】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図14】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図15】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図16】例示的な実施形態による半導体装置を含むデータ記憶システムを概略的に示した図である。
【図17】例示的な実施形態による半導体装置を含むデータ記憶システムを概略的に示した斜視図である。
【図18】例示的な実施形態による半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
【0012】
以下、添付図面を参照して、本発明の好ましい実施形態を次のように説明する。
【0013】
図１ａは例示的な実施形態による半導体装置１００の概略的な平面図である。
【0014】
図１ｂは例示的な実施形態による半導体装置１００の一部領域を拡大して示す部分拡大図である。図１ｂは、図１ａの「Ａ」領域のうち基板絶縁層１２１及びゲートコンタクトプラグ１７０が配置されるレベルで、主要構成要素を概略的に示す部分拡大図である。
【0015】
【0016】
【0017】
図１から図３ｂを参照すると、半導体装置１００は、第１基板２０１を含む周辺回路構造物ＰＥＲＩと、第２基板１０１を含むメモリセル構造物ＣＥＬＬと、を含むことができる。メモリセル構造物ＣＥＬＬは、周辺回路構造物ＰＥＲＩの上部に配置されることができる。本明細書において、「周辺回路構造物」は「第１半導体構造物」と指称され、「メモリセル構造物」は「第２半導体構造物」と指称されることができる。
【0018】
周辺回路構造物ＰＥＲＩは、第１基板２０１、第１基板２０１内のソース／ドレイン領域２０５及び素子分離層２１０、第１基板２０１上に配置された回路素子２２０、下部配線構造物２７０、２８０、及び周辺領域絶縁層２９０を含むことができる。
【0019】
第１基板２０１は、ｘ方向とｙ方向に延びる上面を有することができる。第１基板２０１には、素子分離層２１０により活性領域が定義されることができる。上記活性領域の一部には、不純物を含むソース／ドレイン領域２０５が配置されることができる。第１基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。第１基板２０１はバルクウエハーまたはエピタキシャル層として提供されてもよい。
【0020】
回路素子２２０はプレーナトランジスターを含むことができる。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサー層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側で第１基板２０１内にソース／ドレイン領域２０５が配置されることができる。
【0021】
周辺領域絶縁層２９０は、第１基板２０１上で回路素子２２０を覆うように配置されることができる。下部配線構造物２７０、２８０は、回路コンタクトプラグ２７０及び回路配線ライン２８０を含むことができる。回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を貫通してソース／ドレイン領域２０５に連結されることができる。回路コンタクトプラグ２７０により、回路素子２２０に電気信号が印加されることができる。示されていない領域で、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結されることができる。回路配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、複数の層で配置されることができる。
【0022】
メモリセル構造物ＣＥＬＬは、第１領域Ｒ１及び第２領域Ｒ２を有する第２基板１０１、第２基板１０１を貫通する基板絶縁層１２１、基板絶縁層１２１により少なくとも一部が取り囲まれるランディングパッド１２５、第２基板１０１上に積層されたゲート電極１３０、ゲート電極１３０と交互に積層される層間絶縁層１２０、ゲート電極１３０及び層間絶縁層１２０の積層構造物を貫通し、チャンネル層１４０を含むチャンネル構造物ＣＨ、上記積層構造物を貫通して延びる第１及び第２分離領域ＭＳ１、ＭＳ２、第２領域Ｒ２上で上記積層構造物を貫通するゲートコンタクトプラグ１７０、及び上記積層構造物を貫通し、ゲートコンタクトプラグ１７０と隣接して配置される複数の支持構造物１７１を含むことができる。
【0023】
メモリセル構造物ＣＥＬＬは、上記積層構造物から離隔し、第２基板１０１と接触する基板コンタクトプラグ１７３、及び上記積層構造物及び第２基板１０１から離隔し、下部配線構造物２７０、２８０と電気的に連結される貫通コンタクトプラグ１７５をさらに含むことができる。
【0024】
メモリセル構造物ＣＥＬＬは、第１領域Ｒ１上の第１水平導電層１０２、第２基板１０１の第２領域Ｒ２上で第１水平導電層１０２と並んで配置される水平絶縁層１１０、第１水平導電層１０２及び水平絶縁層１１０上の第２水平導電層１０４、ゲート電極１３０の上記積層構造物の一部を貫通する上部分離領域ＳＳ、ゲートコンタクトプラグ１７０を取り囲む絶縁構造物１６０、セル領域絶縁層１９０、及びセル配線ライン１９５をさらに含むことができる。
【0025】
第２基板１０１の第１領域Ｒ１は、ゲート電極１３０が垂直方向に積層され、チャンネル構造物ＣＨが配置される領域であって、メモリセルが配置される領域であることができる。第２領域Ｒ２は、ゲート電極１３０が互いに異なる長さで延びる領域であって、上記メモリセルを周辺回路構造物ＰＥＲＩと電気的に連結するための領域に該当することができる。第２領域Ｒ２は少なくとも一方向、例えば、ｘ方向において、第１領域Ｒ１の少なくとも一端に配置されることができる。
【0026】
第２基板１０１は、ｘ方向とｙ方向に延びる上面を有することができる。第２基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム、またはシリコン－ゲルマニウムを含むことができる。第２基板１０１は不純物をさらに含むことができる。第２基板１０１は、多結晶シリコン層のような多結晶半導体層またはエピタキシャル層として提供されることができる。
【0027】
例示的な実施形態において、半導体装置１００は、第２基板ビア１０１ｖ及びバリアー層１０７をさらに含むことができる。第２基板ビア１０１ｖは、第２基板１０１から周辺回路構造物ＰＥＲＩに延び、下部配線構造物２７０、２８０と連結されることができる。第２基板ビア１０１ｖと連結される下部配線構造物２７０、２８０は、半導体装置１００の製造工程中に、第２基板１０１を接地させる接地配線構造物であることができる。第２基板ビア１０１ｖは、第２基板１０１と一体化された形態を有することができる。図２ａに示されたように、第２基板ビア１０１ｖは、第２基板１０１が第１基板２０１に向かってビアホール内に延びた形態を有することができる。バリアー層１０７は、第２基板１０１と周辺回路構造物ＰＥＲＩとの間で第２基板１０１の下面を覆うことができる。バリアー層１０７は、第２基板ビア１０１ｖの側面及び底面を覆うことができる。バリアー層１０７は金属窒化物を含むことができ、例えば、チタン窒化物（ＴｉＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、またはこれらの組み合わせを含むことができる。
【0028】
第１及び第２水平導電層１０２、１０４は、第２基板１０１の第１領域Ｒ１の上面上に順に積層されて配置されることができる。第１水平導電層１０２は第２基板１０１の第２領域Ｒ２に延びず、第２水平導電層１０４は第２領域Ｒ２に延びることができる。
【0029】
第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として働くことができ、例えば、第２基板１０１とともに共通ソースラインとして働くことができる。図２ｂの拡大図に示されたように、第１水平導電層１０２は、チャンネル層１４０の周りで、チャンネル層１４０と直接連結されることができる。
【0030】
第２水平導電層１０４は、第１水平導電層１０２及び水平絶縁層１１０が配置されていない一部領域で第２基板１０１と接触することができる。第２水平導電層１０４は、上記一部領域で、第１水平導電層１０２または水平絶縁層１１０の端部を覆って折り曲げられ、第２基板１０１上に延びることができる。
【0031】
第１及び第２水平導電層１０２、１０４は半導体物質を含むことができ、例えば、第１及び第２水平導電層１０２、１０４は両方とも多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２はドープされた層であることができ、第２水平導電層１０４は、ドープされた層であるか、第１水平導電層１０２から拡散された不純物を含む層であることができる。但し、例示的な実施形態において、第２水平導電層１０４は絶縁層で代替されてもよい。
【0032】
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部で、第１水平導電層１０２と並んで第２基板１０１上に配置されることができる。水平絶縁層１１０は、第２基板１０１の第２領域Ｒ２上に交互に積層された第１及び第２水平絶縁層を含むことができる。例示的な実施形態において、第１水平絶縁層は、第２水平絶縁層の上、下面を覆う複数の層であることができる。水平絶縁層１１０は、半導体装置１００の製造工程で一部が第１水平導電層１０２に置換（ｒｅｐｌａｎｃｅｍｅｎｔ）された後に残存する層であることができる。
【0033】
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。第１水平絶縁層と第２水平絶縁層は互いに異なる絶縁物質を含むことができる。例えば、第１水平絶縁層は層間絶縁層１２０と同一の物質からなり、第２水平絶縁層は層間絶縁層１２０と異なる物質からなることができる。
【0034】
基板絶縁層１２１は、第２水平導電層１０４、水平絶縁層１１０、及び第２基板１０１を順に貫通することができる。例示的な実施形態において、基板絶縁層１２１の上面は、第２水平導電層１０４の上面と実質的に同一のレベルに位置することができる。本明細書において、「実質的に同一」であることは、同一の工程によりともに形成されたにもかかわらず、実際には工程上の誤差などによって微細に差が生じる場合を含む概念である。但し、「実質的に」という用語が省略され、「同一」と説明された場合にも、これと同様に理解することができる。例示的な実施形態において、基板絶縁層１２１の下面は、第２基板１０１の下面より低いレベルに位置することができる。基板絶縁層１２１は、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。基板絶縁層１２１は、内側基板絶縁層１２１ｉ及び外側基板絶縁層１２１ｏを含むことができる。
【0035】
内側基板絶縁層１２１ｉは、第２領域Ｒ２で、ランディングパッド１２５と第２基板１０１との間、ランディングパッド１２５と水平絶縁層１１０との間、及びランディングパッド１２５と第２水平導電層１０４との間に配置されることができる。内側基板絶縁層１２１ｉは、ランディングパッド１２５を取り囲むように配置されることができる。内側基板絶縁層１２１ｉは、ランディングパッド１２５と第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４を離隔させることができる。これにより、互いに異なるゲート電極１３０と連結されるゲートコンタクトプラグ１７０が互いに電気的に分離されることができる。
【0036】
例示的な実施形態において、内側基板絶縁層１２１ｉは環状を有することができる。平面で、内側基板絶縁層１２１ｉはリング状を有することができる。例示的な実施形態において、内側基板絶縁層１２１ｉの幅は、上記リング状に沿って実質的に均一であることができる。内側基板絶縁層１２１ｉは、閉空間を有する内側面及び外側面を有し、且つ第２基板１０１を貫通することができる。内側基板絶縁層１２１ｉの上記外側面は第２基板１０１と接触し、内側基板絶縁層１２１ｉの上記内側面はランディングパッド１２５と接触することができる。内側基板絶縁層１２１ｉは、第２基板１０１とランディングパッド１２５を離隔させることができる。内側基板絶縁層１２１ｉは、第１基板２０１に向かう方向に減少する幅を有することができる。
【0037】
外側基板絶縁層１２１ｏは、第２基板１０１の外側である第３領域Ｒ３に配置されることができる。外側基板絶縁層１２１ｏはランディングパッド１２５を取り囲むように配置されることができる。外側基板絶縁層１２１ｏは、ランディングパッド１２５と第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４を離隔させることができる。これにより、互いに異なる貫通コンタクトプラグ１７５が互いに電気的に分離されることができる。
【0038】
例示的な実施形態において、外側基板絶縁層１２１ｏは、一部領域でランディングパッド１２５が貫通して配置されるパターン形態もしくはプレート形態であることができる。
【0039】
図３ａを参照すると、内側基板絶縁層１２１ｉを含む基板絶縁層１２１はバリアー層１０７を貫通することができる。すなわち、基板絶縁層１２１の下端は、第２基板１０１の下面より低いレベルに位置することができる。バリアー層１０７は、基板絶縁層１２１により基板バリアーパターン１０７ｓ及びランディングパッドバリアーパターン１０７ｐに分離されることができる。基板バリアーパターン１０７ｓは第２基板１０１の下面を覆い、ランディングパッドバリアーパターン１０７ｐはランディングパッド１２５のビア部分１２５ｉｖ、１２５ｏｖの側面及び底面を覆うことができる。
【0040】
ランディングパッド１２５は基板絶縁層１２１を貫通することができる。例示的な実施形態において、ランディングパッド１２５の上面は、基板絶縁層１２１の上面と実質的に同一のレベルに位置することができる。ランディングパッド１２５は、ゲートコンタクトプラグ１７０または貫通コンタクトプラグ１７５と接触し、ゲートコンタクトプラグ１７０または貫通コンタクトプラグ１７５と下部配線構造物２７０、２８０を電気的に連結することができる。ランディングパッド１２５は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、またはこれらの合金を含むことができる。ランディングパッド１２５は、内側ランディングパッド１２５ｉ及び外側ランディングパッド１２５ｏを含むことができる。
【0041】
内側ランディングパッド１２５ｉは、第２領域Ｒ２で内側基板絶縁層１２１ｉにより取り囲まれることができる。内側ランディングパッド１２５ｉは、それぞれのゲートコンタクトプラグ１７０と下部配線構造物２７０、２８０を電気的に連結することができる。
【0042】
内側ランディングパッド１２５ｉは、内側基板絶縁層１２１ｉの内側面により取り囲まれるパッド部分１２５ｉｐ、及びパッド部分１２５ｉｐから下部配線構造物２７０、２８０に延びるビア部分１２５ｉｖを含むことができる。パッド部分１２５ｉｐは、第２基板１０１の下面のレベルと同一またはそれより高いレベルに位置することができる。例示的な実施形態において、内側ランディングパッド１２５ｉのパッド部分１２５ｉｐは、第２基板１０１と並んで配置される第１パッド部分１２５ｉｐ＿１、水平絶縁層１１０と並んで配置される第２パッド部分１２５ｉｐ＿２、及び水平導電層１０４と並んで配置される第３パッド部分１２５ｉｐ＿３を含むことができる。第１～第３パッド部分１２５ｉｐ＿１、１２５ｉｐ＿２、１２５ｉｐ＿３は、内側基板絶縁層１２１ｉにより、それぞれ第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４から離隔することができる。第２及び第３パッド部分１２５ｉｐ＿２、１２５ｉｐ＿３はダミーパッド領域であることができる。第２パッド部分１２５ｉｐ＿２は、水平絶縁層１１０と同一の物質を含むことができる。第１及び第３パッド部分１２５ｉｐ＿１、１２５＿ｉｐ３は、金属物質、例えば、タングステン（Ｗ）を含むことができる。内側ランディングパッド１２５ｉのビア部分１２５ｉｖは第２基板１０１の下面より低いレベルに位置し、内側ランディングパッド１２５ｉのパッド部分１２５ｉｐは第２基板１０１の下面より高いレベルに位置することができる。内側ランディングパッド１２５ｉのビア部分１２５ｉｖは、パッド部分１２５ｉｐと一体に連結され、第２基板１０１の下面より低いレベルに延びることができる。
【0043】
内側ランディングパッド１２５ｉのパッド部分１２５ｉｐは、第１基板２０１に向かう方向に増加する幅を有することができる。これは、内側ランディングパッド１２５ｉのパッド部分１２５ｉｐは、内側基板絶縁層１２１ｉと接触し、且つ内側基板絶縁層１２１ｉの内側面により取り囲まれる領域であるためである。内側ランディングパッド１２５ｉのビア部分１２５ｉｖは、第１基板２０１に向かう方向に減少する幅を有することができる。これは、内側ランディングパッド１２５ｉのビア部分１２５ｉｖは、周辺領域絶縁層２９０を貫通するビアホール内に形成されるためである。これにより、内側ランディングパッド１２５ｉは、第１傾斜の側面を有するパッド部分１２５ｉｐと、上記第１傾斜と異なる第２傾斜を有するビア部分１２５ｉｖと、を含むことができる。
【0044】
第１水平方向（例えば、ｘ方向）において、内側ランディングパッド１２５ｉのビア部分１２５ｉｖの第１幅ｗ１は、パッド部分１２５ｉｐの第２幅ｗ２より小さいことができる。
【0045】
内側ランディングパッド１２５ｉのビア部分１２５ｉｖは、半導体装置１００の製造工程で、第２基板ビア１０１ｖを形成するためのビアホールと同時に形成されたビアホール内に導電性物質が充填された構造であることができる。
【0046】
外側ランディングパッド１２５ｏは、第３領域Ｒ３で外側基板絶縁層１２１ｏにより取り囲まれることができる。外側ランディングパッド１２５ｏは、貫通コンタクトプラグ１７５と下部配線構造物２７０、２８０を電気的に連結することができる。
【0047】
外側ランディングパッド１２５ｏは、外側基板絶縁層１２１ｏにより取り囲まれるパッド部分１２５ｏｐ、及び上記パッド部分から下部配線構造物２７０、２８０に延びるビア部分１２５ｏｖを含むことができる。外側ランディングパッド１２５ｏは、内側ランディングパッド１２５ｉで説明したように、第２基板１０１と並んで配置される第１パッド部分、水平絶縁層１１０と並んで配置される第２パッド部分、及び第２水平導電層１０４と並んで配置される第３パッド部分を含むことができる。上記第１～第３パッド部分は、外側基板絶縁層１２１ｏにより、それぞれ第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４から離隔することができる。上記第２及び第３パッド部分はダミーパッド領域であることができる。上記第２パッド部分は、水平絶縁層１１０と同一の物質を含むことができる。上記第１及び第３パッド部分は、金属物質、例えば、タングステン（Ｗ）を含むことができる。外側ランディングパッド１２５ｏのビア部分１２５ｏｖは、第２基板１０１の下面より低いレベルに配置されることができる。外側ランディングパッド１２５ｏのビア部分１２５ｏｖは、パッド部分１２５ｏｐと一体に連結され、第２基板１０１の下面より低いレベルに延びることができる。
【0048】
外側ランディングパッド１２５ｏは、内側ランディングパッド１２５ｉで説明したことと類似して、第１傾斜の側面を有するパッド部分１２５ｏｐと、上記第１傾斜と異なる第２傾斜を有するビア部分１２５ｏｖと、を含むことができる。
【0049】
外側ランディングパッド１２５ｏのビア部分１２５ｏｖは、半導体装置１００の製造工程で、第２基板ビア１０１ｖを形成するためのビアホールと同時に形成されたビアホール内に導電性物質が充填された構造であることができる。
【0050】
ゲート電極１３０は、第２基板１０１上に垂直方向に離隔し積層されて積層構造物を成すことができる。ゲート電極１３０は、接地選択トランジスターのゲートを成す下部ゲート電極１３０Ｌ、複数のメモリセルを成すメモリゲート電極１３０Ｍ、及びストリング選択トランジスターのゲートを成す上部ゲート電極１３０Ｕを含むことができる。半導体装置１００の容量に応じて、メモリセルを成すメモリゲート電極１３０Ｍの個数が決定されることができる。実施形態によって、上部及び下部ゲート電極１３０Ｕ、１３０Ｌはそれぞれ１個～４個またはそれ以上であることができ、メモリゲート電極１３０Ｍと同一または異なる構造を有することができる。例示的な実施形態において、ゲート電極１３０は、上部ゲート電極１３０Ｕの上部及び／または下部ゲート電極１３０Ｌの下部に配置され、ゲート誘導ドレインリーク（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用した消去動作に用いられる消去トランジスターを成すゲート電極１３０をさらに含むことができる。また、一部のゲート電極１３０、例えば、上部または下部ゲート電極１３０Ｕ、１３０Ｌに隣接したメモリゲート電極１３０Ｍはダミーゲート電極であることができる。
【0051】
ゲート電極１３０は、第１領域Ｒ１上に垂直方向に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さで延びて階段状の段差構造を成すことができる。ゲート電極１３０は、図２ａに示されたように、ｘ方向に沿ってゲート電極１３０の間に段差構造を形成することができ、ｙ方向にも互いに段差構造を有するように配置されることができる。
【0052】
上記段差構造により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０より長く延び、層間絶縁層１２０から上部に露出する領域をそれぞれ有することができ、上記領域はゲートパッド領域１３０Ｐと指称されることができる。それぞれのゲート電極１３０で、ゲートパッド領域１３０Ｐはｘ方向に沿った端部を含む領域であることができる。ゲートパッド領域１３０Ｐは、第２基板１０１の第２領域Ｒ２で上記積層構造物を成すゲート電極１３０のうち、各領域で最上部に位置するゲート電極１３０の一部分に該当することができる。ゲート電極１３０は、ゲートパッド領域１３０Ｐでゲートコンタクトプラグ１７０と連結されることができる。それぞれのゲート電極１３０において、ゲートパッド領域１３０Ｐを除いた残りの領域はゲート積層領域１３０Ｇと指称されることができる。ゲート積層領域１３０Ｇは、層間絶縁層１２０から上部に露出していない部分であることができる。
【0053】
ゲート電極１３０は、ゲートパッド領域１３０Ｐで増加した厚さを有することができる。ゲート電極１３０はそれぞれ下面のレベルが一定であり、且つ上面のレベルが高くなる形態で厚さが増加することができる。図３ｂに示されたように、ゲート電極１３０のうちゲート積層領域１３０Ｇは、第１領域Ｒ１から第２領域Ｒ２に向かって第１ゲート厚さＧＴ１で延び、ゲートパッド領域１３０Ｐの少なくとも一部で、第１ゲート厚さＧＴ１より大きい第２ゲート厚さＧＴ２を有することができる。第２ゲート厚さＧＴ２は、第１ゲート厚さＧＴ１の約１５０％～約２１０％の範囲であることができる。
【0054】
ゲート電極１３０は、ｘ方向に延びる第１分離領域ＭＳ１により、ｙ方向に互いに分離されて配置されることができる。一対の第１分離領域ＭＳ１の間のゲート電極１３０は１つのメモリブロックを成すことができるが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０は、金属物質、例えば、タングステン（Ｗ）を含むことができる。実施形態によって、ゲート電極１３０は、多結晶シリコンまたは金属シリサイド物質を含むことができる。
【0055】
層間絶縁層１２０はゲート電極１３０の間に配置されることができる。層間絶縁層１２０もゲート電極１３０と同様に、第２基板１０１の上面に垂直な方向に互いに離隔し、ｘ方向に延びるように配置されることができる。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物のような絶縁性物質を含むことができる。
【0056】
ゲート電極１３０と層間絶縁層１２０は積層構造物を成すことができる。例示的な実施形態において、上記積層構造物は、図２ａに示したように２段構造を有してもよいが、これに限定されず、実施形態によって、３段構造以上の多段構造を有してもよく、１段構造を有してもよい。
【0057】
第１及び第２分離領域ＭＳ１、ＭＳ２は、ゲート電極１３０を貫通し、ｘ方向に沿って延びるように配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２は互いに平行に配置されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２は、第２基板１０１上に積層されたゲート電極１３０の全体を貫通して第２基板１０１と接触することができる。第１分離領域ＭＳ１は、ｘ方向に沿って１つに延び、第２分離領域ＭＳ２は、一対の第１分離領域ＭＳ１の間で断続的に延びるか、一部領域にのみ配置されることができる。但し、実施形態において、第１及び第２分離領域ＭＳ１、ＭＳ２の配置順序、個数などは図１ａに示されたものに限定されない。図２ｂに示されたように、第１及び第２分離領域ＭＳ１、ＭＳ２には分離絶縁層１０５が配置されることができる。
【0058】
上部分離領域ＳＳは、図１ａに示されたように、第１領域Ｒ１上で、第１分離領域ＭＳ１と第２分離領域ＭＳ２との間でｘ方向に延びることができる。上部分離領域ＳＳは、図２ｂに示されたように、例えば、上部ゲート電極１３０Ｕを含んで総３つのゲート電極１３０をｙ方向に互いに分離させることができる。但し、上部分離領域ＳＳにより分離されるゲート電極１３０の個数は、実施形態で多様に変更可能である。上部分離領域ＳＳにより分離された上部ゲート電極１３０Ｕは、互いに異なるストリング選択ラインを成すことができる。上部分離領域ＳＳには上部分離絶縁層１０３が配置されることができる。上部分離絶縁層１０３は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0059】
チャンネル構造物ＣＨは、図１ａに示されたように、それぞれ１つのメモリセルストリングを成し、第１領域Ｒ１上に行と列を成して、互いに離隔して配置されることができる。チャンネル構造物ＣＨは格子状を形成するように配置されるか、一方向で千鳥状に配置されることができる。チャンネル構造物ＣＨは柱状を有し、アスペクト比によって、第２基板１０１に近くなるに従って細くなる傾斜した側面を有することができる。
【0060】
チャンネル構造物ＣＨの上面は、ゲートコンタクトプラグ１７０のそれぞれの上面または貫通コンタクトプラグ１７５の上面と実質的に同一のレベルに位置することができる。これは、チャンネル構造物ＣＨを形成するためのホールを形成するエッチング工程で、ゲートコンタクトプラグ１７０及び貫通コンタクトプラグ１７５を形成するためのホールをともに形成するためである。チャンネル構造物ＣＨに対応するホールと、ゲートコンタクトプラグ１７０に対応するホールを同時に形成することで、生産性が向上した半導体装置が提供されることができる。
【0061】
例示的な実施形態において、チャンネル構造物ＣＨのそれぞれは、図２ａに示されたように、垂直方向に積層された第１及び第２チャンネル構造物ＣＨ１、ＣＨ２を含むことができる。この場合、それぞれのチャンネル構造物ＣＨは、第１チャンネル構造物ＣＨ１と第２チャンネル構造物ＣＨ２が連結された形態を有することができ、連結領域で、幅の差による折り曲げ部を有することができる。但し、積層構造物の段数によって、ｚ方向に沿って積層されるチャンネル構造物の個数は多様に変更可能である。
【0062】
図２ｂの拡大図に示されたように、チャンネル構造物ＣＨ内にはチャンネル層１４０が配置されることができる。チャンネル構造物ＣＨ内で、チャンネル層１４０は内部のチャンネル埋め込み絶縁層１４７を取り囲む環状（ａｎｎｕｌａｒ）で形成されることができる。チャンネル層１４０は、下部で第１水平導電層１０２と連結されることができる。チャンネル層１４０は、多結晶シリコンまたは単結晶シリコンのような半導体物質を含むことができる。
【0063】
ゲート誘電層１４５は、ゲート電極１３０とチャンネル層１４０との間に配置されることができる。具体的に図示していないが、ゲート誘電層１４５は、チャンネル層１４０から順に積層されたトンネリング層、電荷貯蔵層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷貯蔵層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、またはこれらの組み合わせを含むことができる。上記電荷貯蔵層は、電荷トラップ層またはフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）の誘電物質、またはこれらの組み合わせを含むことができる。例示的な実施形態において、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延びることができる。チャンネルパッド１４９は、上部の第２チャンネル構造物ＣＨ２の上端にのみ配置されることができるが、これに限定されない。チャンネルパッド１４９は、例えば、ドープされた多結晶シリコンを含むことができる。
【0064】
ゲートコンタクトプラグ１７０は、第２領域Ｒ２上で最上部のゲート電極１３０及びその下部の絶縁構造物１６０を貫通し、ゲート電極１３０のゲートパッド領域１３０Ｐと連結されることができる。ゲートコンタクトプラグ１７０は、セル領域絶縁層１９０の少なくとも一部を貫通し、上部に露出したゲート電極１３０のゲートパッド領域１３０Ｐのそれぞれと連結されるように配置されることができる。
【0065】
図３ｂに示されたように、ゲートコンタクトプラグ１７０のそれぞれは、ｚ方向に沿って延びる垂直延長部１７０Ｖ、及び垂直延長部１７０Ｖから水平に延びてパッド領域１３０Ｐと接触する水平延長部１７０Ｈを含むことができる。垂直延長部１７０Ｖは、アスペクト比によって、第２基板１０１に向かって幅が減少する円筒状を有することができる。水平延長部１７０Ｈは、垂直延長部１７０Ｖの周りに沿って配置され、垂直延長部１７０Ｖの側面から他端部まで第１長さＬ１で延びることができる。第１長さＬ１は、下部の絶縁構造物１６０の第２長さＬ２より短いことができる。
【0066】
絶縁構造物１６０は、層間絶縁層１２０と交互に配置され、且つゲートコンタクトプラグ１７０を取り囲むことができる。絶縁構造物１６０は、パッド領域１３０Ｐの下でゲートコンタクトプラグ１７０の側面を取り囲むように配置されることができる。絶縁構造物１６０の内側面はゲートコンタクトプラグ１７０を取り囲み、絶縁構造物１６０の外側面はゲート電極１３０により取り囲まれることができる。絶縁構造物１６０により、ゲートコンタクトプラグ１７０は１つのゲート電極１３０と物理的及び電気的に連結され、その下部のゲート電極１３０とは電気的に分離されることができる。絶縁構造物１６０は、絶縁性物質、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物の少なくとも１つを含むことができる。
【0067】
ゲートコンタクトプラグ１７０のそれぞれは、ゲートパッド領域１３０Ｐを貫通してｚ方向に沿って延び、ランディングパッド１２５と接触することができる。例示的な実施形態において、ゲートコンタクトプラグ１７０のそれぞれは、内側ランディングパッド１２５ｉ内に延びて内側ランディングパッド１２５ｉと接触することができる。ゲートコンタクトプラグ１７０は、内側ランディングパッド１２５ｉを介して下部配線構造物２７０、２８０と電気的に連結されることができる。ゲートコンタクトプラグ１７０は、内側基板絶縁層１２１ｉのリング状の内面の間を通ってｚ方向に沿って延びることができる。ゲートコンタクトプラグ１７０は、内側ランディングパッド１２５ｉを取り囲む内側基板絶縁層１２１ｉにより、第２基板１０１及び第２水平導電層１０４と電気的に分離されることができる。例示的な実施形態において、ゲートコンタクトプラグ１７０は、内側ランディングパッド１２５ｉの少なくとも一部、例えば、ビア部分１２５ｉｖ、第１パッド部分１２５ｉｐ＿１、及び第３パッド部分１２５ｉｐ＿３と一体に連結されることができる。この場合、ゲートコンタクトプラグ１７０と上記ランディングパッド部分との界面が不明確であることができるが、これに限定されない。
【0068】
ゲートコンタクトプラグ１７０のそれぞれの下端は、第２基板１０１の下面より高いレベルに位置することができる。ゲートコンタクトプラグ１７０のそれぞれの上記下端は、内側ランディングパッド１２５ｉのパッド部分１２５ｉｐと接触し、且つ内側ランディングパッド１２５ｉのビア部分１２５ｉｖより高いレベルに位置することができる。例示的な実施形態において、ゲートコンタクトプラグ１７０のそれぞれの下面は、複数の支持構造物１７１のそれぞれの下面、チャンネル構造物ＣＨのそれぞれの下面、または貫通コンタクトプラグ１７５の下面と実質的に同一のレベルに位置することができる。すなわち、チャンネル構造物ＣＨ、ゲートコンタクトプラグ１７０、複数の支持構造物１７１、貫通コンタクトプラグ１７５のそれぞれの下端は、第２基板１０１の下面より高いレベルに位置することができる。例示的な実施形態において、ゲートコンタクトプラグ１７０のそれぞれの上面は、複数の支持構造物１７１のそれぞれの上面、チャンネル構造物ＣＨのそれぞれの上面、または貫通コンタクトプラグ１７５の上面と実質的に同一のレベルに位置することができる。
【0069】
複数の支持構造物１７１またはチャンネル構造物ＣＨに対応する開口部を形成するエッチング工程で、ゲートコンタクトプラグ１７０を形成するための開口部をともに形成することができる。第２基板１０１と並ぶレベルのパッド部分１２５ｉｐを有する内側ランディングパッド１２５ｉを含むことで、ゲートコンタクトプラグ１７０に対応する開口部の下面は、第２基板１０１の下面またはパッド部分１２５ｉｐの下面より高いレベルに位置するように調節されることができる。したがって、複数の支持構造物１７１及びゲートコンタクトプラグ１７０に対応する開口部の下端の高さを第２基板１０１のレベルに一致させることができる。これにより、上記開口部を同時に形成することができるため、工程難易度が減少するなど、生産性が向上した半導体装置が提供されることができる。
【0070】
また、ゲートコンタクトプラグ１７０のそれぞれの下面は、第２基板１０１の下面より高いレベルに位置するようにエッチング工程を行うことで、上記エッチング工程でのミスアラインメントまたはエッチング深さの問題などが改善されることができる。すなわち、ゲートコンタクトプラグ１７０に対応する開口部がビア部分１２５ｉｖの側面または底面を覆うバリアー層１０７を貫通して発生する工程不良の問題が改善されることができる。
【0071】
ゲートコンタクトプラグ１７０及び内側ランディングパッド１２５ｉは、内側基板絶縁層１２１ｉにより第２基板１０１またはバリアー層１０７から離隔するため、第２基板１０１またはバリアー層１０７と電気的に分離されることができる。これにより、生産性とともに電気的特性が向上した半導体装置が提供されることができる。
【0072】
ゲートコンタクトプラグ１７０は、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びこれらの合金の少なくとも１つを含むことができる。
【0073】
複数の支持構造物１７１は、第２領域Ｒ２上で行と列を成して、互いに離隔して配置されることができる。複数の支持構造物１７１は、第２領域Ｒ２と隣接した第１領域Ｒ１の一部上にもさらに配置されることができる。複数の支持構造物１７１は、上部の配線構造物と電気的に連結されないことができる。複数の支持構造物１７１は、酸化物のような絶縁物質で充填されることができるが、これと異なって、チャンネル構造物ＣＨと同一の構造及び物質を含んでもよい。
【0074】
複数の支持構造物１７１は、ゲート電極１３０を貫通してｚ方向に沿って延び、それぞれのゲートコンタクトプラグ１７０に隣接して配置されることができる。図１ａ及び図１ｂを参照すると、複数の支持構造物１７１の配置関係は、１つのゲートコンタクトプラグ１７０を六角形構造で取り囲む６個の支持構造物１７１であることが示されたが、これと異なって、１つのゲートコンタクトプラグ１７０を四角形構造で取り囲む４個の支持構造物の配置など、複数の支持構造物１７１の配置関係は多様に変更可能である。
【0075】
複数の支持構造物１７１は柱状を有し、アスペクト比によって、第２基板１０１に近くなるに従って細くなる傾斜した側面を有することができる。実施形態によって、複数の支持構造物１７１は、ゲート電極１３０と並ぶレベルで水平延長部をさらに有してもよい。複数の支持構造物１７１は、第２水平導電層１０４、水平絶縁層１１０を順に貫通して第２基板１０１内に延びることができる。例示的な実施形態において、複数の支持構造物１７１のそれぞれの上面は、チャンネル構造物ＣＨのそれぞれの上面またはゲートコンタクトプラグ１７０のそれぞれの上面と実質的に同一のレベルに位置することができる。
【0076】
例示的な実施形態において、複数の支持構造物１７１のそれぞれの下面は、ゲートコンタクトプラグ１７０のそれぞれの下面と実質的に同一のレベルに位置することができる。図１ｂ及び図２ａを参照すると、内側基板絶縁層１２１ｉは、複数の支持構造物１７１とそれぞれのゲートコンタクトプラグ１７０との間でそれぞれのゲートコンタクトプラグ１７０の少なくとも一部を取り囲むことができる。図１ｂに示されたように、ゲートコンタクトプラグ１７０のそれぞれから内側基板絶縁層１２１ｉまでの第１距離ｄ１は、ゲートコンタクトプラグ１７０のそれぞれと隣接した複数の支持構造物１７１のそれぞれから内側基板絶縁層１２１ｉまでの第２距離ｄ２と実質的に同一であることができる。但し、実施形態によって、第１距離及び第２距離は互いに異なる大きさを有してもよい。
【0077】
貫通コンタクトプラグ１７５は、第２基板１０１の外側領域である第３領域Ｒ３に配置され、セル領域絶縁層１９０を貫通して周辺回路構造物ＰＥＲＩに延びることができる。貫通コンタクトプラグ１７５は、メモリセル構造物ＣＥＬＬのセル配線ライン１９５と周辺回路構造物ＰＥＲＩの回路配線ライン２８０を連結するように配置されることができる。貫通コンタクトプラグ１７５は、ゲート電極１３０から離隔し、ｚ方向に沿って外側ランディングパッド１２５ｏ内に延びることができる。これにより、貫通コンタクトプラグ１７５は、外側ランディングパッド１２５ｏを介して下部配線構造物２７０、２８０と電気的に連結されることができる。貫通コンタクトプラグ１７５は、導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などの金属物質を含むことができる。貫通コンタクトプラグ１７５はゲートコンタクトプラグ１７０と同一の工程段階で形成され、同一の物質を含むことができる。
【0078】
貫通コンタクトプラグ１７５の下端は、第２基板１０１の下面より高いレベルに位置することができる。貫通コンタクトプラグ１７５の上記下端は、外側ランディングパッド１２５ｏのパッド部分１２５ｏｐと接触し、且つ外側ランディングパッド１２５ｏのビア部分１２５ｏｖより高いレベルに位置することができる。例示的な実施形態において、貫通コンタクトプラグ１７５の下面は、複数の支持構造物１７１のそれぞれの下面またはチャンネル構造物ＣＨのそれぞれの下面と実質的に同一のレベルに位置することができる。
【0079】
基板コンタクトプラグ１７３は、第２領域Ｒ２上でゲート電極１３０から離隔し、セル領域絶縁層１９０を貫通してｚ方向に延び、第２基板１０１内に延びることができる。基板コンタクトプラグ１７３は、第２基板１０１と接触して第２基板１０１と電気的に連結されることができる。基板コンタクトプラグ１７３の下端は、ゲートコンタクトプラグ１７０のそれぞれの下端と実質的に同一のレベルに位置することができる。基板コンタクトプラグ１７３は、導電性物質、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、または銅（Ｃｕ）を含むことができる。
【0080】
セル領域絶縁層１９０は、第２基板１０１及び第２基板１０１上のゲート電極１３０を覆うように配置されることができる。セル領域絶縁層１９０は、絶縁性物質からなることができ、複数の絶縁層からなってもよい。
【0081】
セル配線ライン１９５は、メモリセル構造物ＣＥＬＬ内のメモリセルと電気的に連結される上部配線構造物を構成することができる。セル配線ライン１９５は、チャンネル構造物ＣＨ、ゲートコンタクトプラグ１７０、及び貫通コンタクトプラグ１７５と連結されることができる。例示的な実施形態において、上記上部配線構造物を構成するコンタクトプラグ及び配線ラインの個数は多様に変更可能である。実施形態によって、チャンネル構造物ＣＨとゲートコンタクトプラグ１７０は、互いに異なるレベルのセル配線ライン１９５と連結されることができる。セル配線ライン１９５は、金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0082】
【0083】
図４ａを参照すると、半導体装置１００ａは、図１ｂと異なる内側基板絶縁層１２１ｉの構造を有することができる。内側基板絶縁層１２１ｉは、内側ランディングパッド１２５ｉを取り囲むように配置されることができ、内側ランディングパッド１２５ｉと第２基板１０１または内側ランディングパッド１２５ｉと第２水平導電層１０４を離隔させることができる。
【0084】
内側基板絶縁層１２１ｉは、それぞれのゲートコンタクトプラグ１７０とそれぞれのゲートコンタクトプラグ１７０と隣接した複数の支持構造物１７１の間で、それぞれのゲートコンタクトプラグ１７０を取り囲むように配置されることができる。
【0085】
例示的な実施形態において、内側基板絶縁層１２１ｉは環状を有することができる。平面で、内側基板絶縁層１２１ｉはリング状を有することができる。上記リング状は、多角形リング、例えば、六角リングの構造を有することができる。上記六角リングからそれぞれのゲートコンタクトプラグ１７０までの距離は、上記六角リングからそれぞれの支持構造物１７１までの距離と実質的に同一であることができる。例えば、上記六角リングの角は、それぞれのゲートコンタクトプラグ１７０と隣接した支持構造物１７１を結んだ仮想の線から一定角度だけ回転して配置されることができる。これにより、ゲートコンタクトプラグ１７０及び複数の支持構造物１７１の工程マージンを確保するとともに、生産性が確保された半導体装置が提供されることができる。
【0086】
例示的な実施形態において、内側ランディングパッド１２５ｉは、内側基板絶縁層１２１ｉの内側面に沿って配置され、六角形の構造を有することができる。
【0087】
図４ｂを参照すると、例示的な実施形態による半導体装置１００ｂにおいて、内側基板絶縁層１２１ｉは角が丸みを帯びた多角形、例えば、六角リングの構造を有することができる。これは、内側基板絶縁層１２１ｉを形成するためのエッチング工程の工程条件によって変形される構造であることができる。上記六角リングは、内側面及び外側面の角が何れも丸みを帯びたものが示されたが、これに限定されない。
【0088】
図４ｃを参照すると、例示的な実施形態による半導体装置１００ｃにおいて、内側基板絶縁層１２１ｉは、多角形リング、例えば、六角リングの構造を有するが、図４ａと異なる六角リングの構造を有することができる。上記六角リングの角は、それぞれのゲートコンタクトプラグ１７０と隣接した支持構造物１７１との仮想の線上に配置されることができる。
【0089】
図４ｄを参照すると、例示的な実施形態による半導体装置１００ｄにおいて、内側基板絶縁層１２１ｉは、多角形リング、例えば、四角リングの構造を有することができる。上記四角リングからそれぞれのゲートコンタクトプラグ１７０までの距離は、上記四角リングからそれぞれの支持構造物１７１までの距離と実質的に同一であることができる。例えば、上記四角リングの角は、それぞれのゲートコンタクトプラグ１７０と隣接した支持構造物１７１を結んだ仮想の線から一定角度だけ回転して配置されることができる。但し、実施形態によって、上記四角リングの角は上記仮想の線上に配置されてもよい。
【0090】
例示的な実施形態において、内側ランディングパッド１２５ｉは、内側基板絶縁層１２１ｉの内側面に沿って配置され、四角形の構造を有することができる。
【0091】
図４ｄに示されたように、１つのゲートコンタクトプラグ１７０と隣接した複数の支持構造物１７１が４個の四角形の構造で配置される場合、ゲートコンタクトプラグ１７０と複数の支持構造物１７１との間でゲートコンタクトプラグ１７０を取り囲む内側基板絶縁層１２１ｉは四角リングの構造を有することができる。但し、実施形態によって、内側基板絶縁層１２１ｉは、複数の支持構造物１７１の配置関係にかかわらず、多様な形状のリング状を有してもよい。
【0092】
【0093】
【0094】
ゲートコンタクトプラグ１７０のそれぞれの下面は、隣接した複数の支持構造物１７１のそれぞれの下面と互いに異なるレベルに配置されることができる。
【0095】
例示的な実施形態において、ゲートコンタクトプラグ１７０のそれぞれの上記下面は、複数の支持構造物１７１のそれぞれの上記下面より低いレベルに配置されることができるが、これと異なって、複数の支持構造物１７１のそれぞれの上記下面より高いレベルに配置されてもよい。実施形態によって、ゲートコンタクトプラグ１７０の上記下面はパッド部分１２５ｉｐより低いレベルに配置され、ゲートコンタクトプラグ１７０の下端がビア部分１２５ｉｖと接触してもよい。これは、複数の支持構造物１７１に対応する開口部と、ゲートコンタクトプラグ１７０に対応する開口部とを同一のエッチング工程により形成しても、エッチング対象になる上部構造物のエッチング速度差や工程条件などによって変わるためである。
【0096】
図５ｂを参照すると、例示的な実施形態による半導体装置１００ｆにおいて、ゲートコンタクトプラグ１７０のそれぞれは、内側ランディングパッド１２５ｉの少なくとも一部と一体に連結されることができる。
【0097】
ゲートコンタクトプラグ１７０のそれぞれは、内側ランディングパッド１２５ｉのビア部分１２５ｉｖ、第１パッド部分１２５ｉｐ＿１、及び第３パッド部分１２５ｉｐ＿３と一体に連結されることができる。これにより、ゲートコンタクトプラグ１７０の部分と、ビア部分１２５ｉｖ、第１パッド部分１２５ｉｐ＿１、及び第３パッド部分１２５ｉｐ＿３との界面が不明確であることができる。
【0098】
ゲートコンタクトプラグ１７０は、プラグ層１７０ｃと、プラグ層１７０ｃの側面及び底面を覆うバリアー層１７０ｂと、を含むことができる。
【0099】
図５ｂ以外の他の実施形態でも、ゲートコンタクトプラグ１７０は、プラグ層及びバリアー層を含むなど、多重層の構造を有することができる。
【0100】
【0101】
【0102】
内側ランディングパッド１２５ｉは、ビア部分１２５ｉｖ及びパッド部分１２５ｉｐを含むことができる。パッド部分１２５ｉｐは、図３ａと異なって、絶縁物質を含む第２パッド部分１２５ｉｐ＿２（図３ａ参照）を含まないことができる。第１～第３パッド部分１２５ｉｐ＿１、１２５ｉｐ＿２、１２５ｉｐ＿３（図３ａ参照）に対応する部分が、導電性物質からなる１つのパッド部分１２５ｉｐであることができる。これは、絶縁物質の第２パッド部分１２５ｉｐ＿２を除去する別途の工程を行うか、水平絶縁層１１０を形成する工程で、内側ランディングパッド１２５ｉが形成されるべき領域上に水平絶縁層１１０を形成しないためである。これにより、ゲートコンタクトプラグ１７０とランディングパッド１２５との接触面積が増加するなど、電気的特性が向上した半導体装置が提供されることができる。
【0103】
【0104】
ゲートコンタクトプラグ１７０のそれぞれは、図３ａと比較して相対的に大きい幅を有することができる。これにより、ゲートコンタクトプラグ１７０の側面の一部は、内側基板絶縁層１２１ｉの内側面と接触することができる。これにより、ランディングパッド１２５は絶縁物質の第２パッド部分１２５ｉｐ＿２（図３ａ参照）を含まないことができる。これは、後続工程によりゲートコンタクトプラグ１７０の幅を増加させることにより残存する第２パッド部分１２５ｉｐ＿２及び第３パッド部分１２５ｉｐ＿３を除去するためである。これにより、第２パッド部分１２５ｉｐ＿２による工程不良の問題を改善し、電気的特性が向上した半導体装置が提供されることができる。
【0105】
【0106】
図７を参照すると、第１水平方向（例えば、ｘ方向）において、内側ランディングパッド１２５ｉのビア部分１２５ｉｖの第１幅ｗ１’は、パッド部分１２５ｉｐの第２幅ｗ２’と実質的に同一であることができる。これは、内側基板絶縁層１２１ｉの幅が相対的に厚くなるように形成されるか、内側基板絶縁層１２１ｉの内側面の半径が相対的に減少するためである。
【0107】
【0108】
図８を参照すると、半導体装置１００ｊにおいて、内側基板絶縁層１２１ｉの下端は、バリアー層１０７のうち基板バリアーパターン１０７ｓの下面より低いレベルに延びることができる。
【0109】
内側基板絶縁層１２１ｉは、バリアー層１０７を貫通し、バリアー層１０７を基板バリアーパターン１０７ｓ及びランディングパッドバリアーパターン１０７ｐに分離することができる。例示的な実施形態において、ランディングパッドバリアーパターン１０７ｐの最上端は、基板バリアーパターン１０７ｓの下面より低いレベルに位置することができる。ランディングパッドバリアーパターン１０７ｐの上記最上端は内側基板絶縁層１２１ｉと接触することができる。
【0110】
【0111】
図９を参照すると、半導体装置１００ｋにおいて、メモリセル構造物ＣＥＬＬは、図２ａ及び図２ｂの実施形態と異なって、第２基板１０１上の第１及び第２水平導電層１０２、１０４及び水平絶縁層１１０を含まないことができる。また、チャンネル構造物ＣＨｂはエピタキシャル層１０８をさらに含むことができる。
【0112】
エピタキシャル層１０８は、チャンネル構造物ＣＨｂの下端で第２基板１０１上に配置され、少なくとも１つのゲート電極１３０の側面に配置されることができる。エピタキシャル層１０８は第２基板１０１のリセスされた領域に配置されることができる。エピタキシャル層１０８の下面の高さは、最下部の下部ゲート電極１３０Ｌの上面より高く、その上部の下部ゲート電極１３０Ｌの下面より低いことができるが、図示されたものに限定されない。エピタキシャル層１０８は上面を介してチャンネル層１４０と連結されることができる。エピタキシャル層１０８と接する下部ゲート電極１３０Ｌの間には、ゲート絶縁層１４１がさらに配置されることができる。
【0113】
図１０ａから図１５は例示的な実施形態による半導体装置１００の製造方法を説明するための概略的な断面図及び部分拡大図である。図１０ａ、図１１ａ、図１２、図１３、図１４、及び図１５は図２ａに対応する部分を示す断面図であり、図１０ｂは図１０ａの「Ｅ」領域を示す部分拡大図であり、図１０ｃは図１０ｂの部分拡大図に対応する平面図であり、図１１ｂは図１１ａの「Ｆ」領域を示す部分拡大図であり、図１１ｃは図１１ｂの部分拡大図に対応する平面図である。
【0114】
図１０ａから図１０ｃを参照すると、第１基板２０１上に、回路素子２２０及び下部配線構造物を含む周辺回路構造物ＰＥＲＩを形成し、周辺回路構造物ＰＥＲＩの上部に、メモリセル構造物ＣＥＬＬが提供される第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４を形成することができる。
【0115】
先ず、第１基板２０１内に素子分離層２１０を形成し、第１基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順に形成することができる。素子分離層２１０は、例えば、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程により形成することができる。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）または化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）により形成することができる。回路ゲート誘電層２２２はシリコン酸化物で形成し、回路ゲート電極２２５は、多結晶シリコンまたは金属シリサイド層の少なくとも１つで形成することができるが、これに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極２２５の両側壁にスペーサー層２２４及びソース／ドレイン領域２０５を形成することができる。実施形態によって、スペーサー層２２４は複数の層からなってもよい。次に、イオン注入工程を行ってソース／ドレイン領域２０５を形成することができる。
【0116】
上記下部配線構造物のうち回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成することができる。回路配線ライン２８０は、例えば、導電性物質を蒸着した後、それをパターニングすることで形成することができる。
【0117】
周辺領域絶縁層２９０は複数の絶縁層からなることができる。周辺領域絶縁層２９０は、上記下部配線構造物を形成する各段階で一部が形成され、最上部の回路配線ライン２８０の上部に一部を形成することで、最終的に回路素子２２０及び上記下部配線構造物を覆うように形成されることができる。これにより、回路素子２２０及び下部配線構造物２７０、２８０を含む周辺回路構造物ＰＥＲＩが形成されることができる。
【0118】
周辺領域絶縁層２９０の一部を異方性エッチング工程により除去してビアホールを形成し、最上部の下部配線ライン２８０が露出するようにすることができる。周辺領域絶縁層２９０の上面、上記ビアホールの側壁、及び露出した下部配線ライン２８０をコンフォーマルに覆うバリアー層１０７を形成し、上記ビアホールを充填することで第２基板１０１を形成することができる。第２基板１０１は、例えば、多結晶シリコンからなることができ、ＣＶＤ工程により形成することができる。第２基板１０１を成す多結晶シリコンは不純物を含むことができる。例示的な実施形態において、上記ビアホール内に充填された多結晶シリコン部分が第２基板ビア１０１ｖと指称されることができる。第２基板ビア１０１ｖの少なくとも一部は、後続工程により、ランディングパッド１２５（図２ａ参照）のビア部分１２５ｉｖ、１２５ｏｖ（図２ａ参照）で置換されることができる。
【0119】
【0120】
水平絶縁層１１０を成す第１及び第２水平絶縁層は交互に第２基板１０１上に積層することができる。水平絶縁層１１０は、後続工程により、一部が図２ａの第１水平導電層１０２に置換される層であることができる。第１水平絶縁層は第２水平絶縁層と異なる物質を含むことができる。例えば、第１水平絶縁層は層間絶縁層１２０と同一の物質からなり、第２水平絶縁層は後続の犠牲絶縁層１１８と同一の物質からなることができる。水平絶縁層１１０は、一部領域、例えば、第２基板１０１の第２領域Ｒ２で一部がパターニング工程により除去されることができる。
【0121】
第２水平導電層１０４は水平絶縁層１１０上に形成され、水平絶縁層１１０が除去された領域で第２基板１０１と接触されることができる。これにより、第２水平導電層１０４は、水平絶縁層１１０の端部に沿って折り曲げられ、上記端部を覆って第２基板１０１上に延びることができる。
【0122】
基板絶縁層１２１は、第２基板１０１、水平絶縁層１１０、及び第２水平導電層１０４の一部をエッチング工程により除去した後、絶縁物質を埋め込むことで形成することができる。例示的な実施形態において、基板絶縁層１２１はバリアー層１０７を貫通し、基板絶縁層１２１の下面はバリアー層１０７の下面と実質的に同一のレベルに位置することができるが、上記エッチング工程の工程条件によって、さらに低いレベルの下面を有してもよい。基板絶縁層１２１は、バリアー層１０７を基板バリアーパターン１０７ｓ及びランディングパッドバリアーパターン１０７ｐに分離することができる。上記絶縁物質は、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。上記絶縁物質を埋め込んだ後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程を用いて平坦化工程をさらに行うことができる。これにより、基板絶縁層１２１の上面は、第２水平導電層１０４の上面と実質的に共面を成すことができる。
【0123】
基板絶縁層１２１は、ゲートコンタクトプラグ１７０（図２ａ参照）が配置される第２領域Ｒ２の内側基板絶縁層１２１ｉ、及び貫通コンタクトプラグ１７５（図２ａ参照）が配置される第３領域Ｒ３の外側基板絶縁層１２１ｏを含むことができる。
【0124】
内側基板絶縁層１２１ｉは、上記エッチング工程で、環状を有し、且つ平面でリング状を有する形態の内側開口部を形成し、上記内側開口部内に上記絶縁物質を充填することで形成することができる。上記内側開口部により取り囲まれる第２基板１０１、第２基板ビア１０１ｖ、水平絶縁層１１０、及び第２水平導電層１０４は予備内側ランディングパッド１２５ｉ’と指称されることができる。予備内側ランディングパッド１２５ｉ’は、第２基板ビア１０１ｖに対応する部分である予備ビア部分１２５ｉｖ’、第２基板１０１に対応する部分である第１予備パッド部分１２５ｉｐ＿１’、水平絶縁層１１０に対応する部分である第２予備パッド部分１２５ｉｐ＿２’、及び第２水平導電層１０４に対応する部分である第３予備パッド部分１２５ｉｐ＿３’を含むことができる。上記内側開口部が上記第２基板ビア１０１ｖより大きい平面積を有するように形成されることで、上記内側開口部により取り囲まれる予備パッド部分１２５ｉｐ’の平面積は、予備ビア部分１２５ｉｖ’の平面積より大きいことができる。
【0125】
外側基板絶縁層１２１ｏは、上記エッチング工程で、貫通コンタクトプラグ１７５が形成されるべき部分を除いた領域に外側開口部を形成し、上記外側開口部内に上記絶縁物質を充填することで形成することができる。上記外側開口部により取り囲まれる第２基板１０１、第２基板ビア１０１ｖ、水平絶縁層１１０、及び第２水平導電層１０４は、予備外側ランディングパッド１２５ｏ’と指称されることができる。予備外側ランディングパッド１２５ｏ’は、第２基板ビア１０１ｖに対応する部分である予備ビア部分１２５ｏｖ’、第２基板１０１に対応する部分である第１予備パッド部分１２５ｉｏ＿１’、水平絶縁層１１０に対応する部分である第２予備パッド部分１２５ｉｏ＿２’、及び第２水平導電層１０４に対応する部分である第３予備パッド部分１２５ｉｏ＿３’を含むことができる。
【0126】
内側基板絶縁層１２１ｉが環状を有することで、第２水平導電層１０４と実質的に同一のレベルの上面を有する予備内側ランディングパッド１２５ｉ’が形成されることができる。外側基板絶縁層１２１ｏが、予備外側ランディングパッド１２５ｏ’が形成されるべき領域を除いた領域にエッチング工程を行って形成されることで、第２水平導電層１０４と実質的に同一のレベルの上面を有する予備外側ランディングパッド１２５ｏ’が形成されることができる。
【0127】
図１２を参照すると、第２水平導電層１０４上に、積層構造物を成す犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して段差構造を形成した後、開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈを形成し、開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈ内に第１垂直犠牲層１２８を形成することができる。
【0128】
先ず、第２水平導電層１０４上に、犠牲絶縁層１１８及び層間絶縁層１２０を互いに交互に積層させることができる。犠牲絶縁層１１８は、後続工程によりゲート電極１３０（図２ａ参照）に置換される層であることができる。犠牲絶縁層１１８は層間絶縁層１２０と異なる物質からなることができ、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を有してエッチング可能な物質で形成することができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物の少なくとも１つからなることができ、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド、及びシリコン窒化物から選択される層間絶縁層１２０と異なる物質からなることができる。実施形態において、層間絶縁層１２０の厚さは全て同一ではないことができる。また、層間絶縁層１２０及び犠牲絶縁層１１８の厚さ及び構成する膜の個数は、図示されたものから多様に変更されることができる。
【0129】
次に、第２領域Ｒ２で、上部の犠牲絶縁層１１８が下部の犠牲絶縁層１１８より短く延びるように、マスク層を用いて、犠牲絶縁層１１８に対するフォトリソグラフィ工程及びエッチング工程を繰り返し行うことができる。これにより、犠牲絶縁層１１８は所定単位で階段状の段差構造を成すことができ、犠牲絶縁層１１８の最上部に位置する犠牲ゲートパッド領域１１８Ｐが上部に露出することができる。犠牲ゲートパッド領域１１８Ｐは、シリコン窒化物などの絶縁層を追加形成することで、隣接した犠牲絶縁層１１８の残りの領域より厚い厚さを有することができる。犠牲ゲートパッド領域１１８Ｐは、後続工程により導電性物質で置換され、それぞれのゲート電極１３０のゲートパッド領域１３０Ｐを成すことができる。
【0130】
次に、上記積層構造物を覆うセル領域絶縁層１９０を形成し、セル領域絶縁層１９０を貫通する開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈを同一のエッチング工程により形成することができる。開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈは、第１領域Ｒ１上のチャンネルホールＣＨ＿Ｈ、第２領域Ｒ２上のゲートコンタクトホール１７０＿Ｈ、支持ホール１７１＿Ｈ、基板コンタクトホール１７３＿Ｈ、及び第３領域Ｒ３上の貫通コンタクトホール１７５＿Ｈを含むことができる。チャンネルホールＣＨ＿Ｈは、上記積層構造物を貫通して第２基板１０１を露出させ、後続工程によりチャンネル構造物ＣＨ（図２ａ参照）が形成される開口部であることができる。ゲートコンタクトホール１７０＿Ｈは、上記積層構造物を貫通して予備内側ランディングパッド１２５ｉ’を露出させ、後続工程によりゲートコンタクトプラグ１７０（図２ａ参照）が形成される開口部であることができる。支持ホール１７１＿Ｈは、上記積層構造物を貫通して第２基板１０１を露出させ、後続工程により複数の支持構造物１７１（図２ａ参照）が形成される開口部であることができる。基板コンタクトホール１７３＿Ｈは、上記積層構造物から離隔して第２基板１０１を露出させ、後続工程により基板コンタクトプラグ１７３（図２ａ参照）が形成される開口部であることができる。貫通コンタクトホール１７５＿Ｈは、上記積層構造物から離隔して予備外側ランディングパッド１２５ｏ’を露出させ、後続工程により貫通コンタクトプラグ１７５（図２ａ参照）が形成される開口部であることができる。
【0131】
開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈのそれぞれの下面は、第２基板１０１の下面より高いレベルに位置することができる。開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈは、同一のエッチング工程により形成されることで、実質的に同一のレベルの下面及び上面を有することができる。ゲートコンタクトホール１７０＿Ｈ及び貫通コンタクトホール１７５＿Ｈは、予備内、外側ランディングパッド１２５ｉ’、１２５ｏ’が第２基板１０１の下面より高いレベルに配置される部分を含むことで、チャンネルホールＣＨ＿Ｈまたは支持ホール１７１＿Ｈと同一のエッチング工程により形成することができる。これにより、工程段階を相対的に減少させるなど、生産性が向上した半導体装置が提供されることができる。また、ゲートコンタクトホール１７０＿Ｈ及び貫通コンタクトホール１７５＿Ｈが第２基板１０１の下面より低いレベルに延びないことにより、ランディングパッドバリアーパターン１０７ｐを貫通するなどの不良などが防止されることができ、工程難易度が改善されることができる。
【0132】
次に、開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈ内に犠牲物質を蒸着し、平坦化工程を行うことで、第１垂直犠牲層１２８が開口部ＣＨ＿Ｈ、１７０＿Ｈ、１７１＿Ｈ、１７３＿Ｈ、１７５＿Ｈ内に充填されることができる。上記犠牲物質は、例えば、多結晶シリコンを含むことができる。
【0133】
図１３を参照すると、チャンネル構造物ＣＨを形成することができる。
【0134】
チャンネルホールＣＨ＿Ｈ内の第１垂直犠牲層１２８を除去し、チャンネルホールＣＨ＿Ｈ内にゲート誘電層１４５、チャンネル層１４０、チャンネル埋め込み絶縁層１４７、及びチャンネルパッド１４９を順に形成することでチャンネル構造物ＣＨを形成することができる。チャンネル層１４０は導電性物質からなることができ、例えば、多結晶シリコンからなることができる。
【0135】
図１４を参照すると、絶縁構造物１６０を形成し、複数の支持構造物１７１を形成し、第１水平導電層１０２及びゲート電極１３０を形成することができる。
【0136】
先ず、ゲートコンタクトホール１７０＿Ｈ内の第１垂直犠牲層１２８をエッチング工程により選択的に除去し、ゲートコンタクトホール１７０＿Ｈを介して露出した犠牲絶縁層１１８の一部を除去してトンネル部を形成することができる。上記トンネル部内に、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組み合わせを充填して絶縁構造物１６０を形成することができる。上記絶縁構造物１６０は、それぞれのゲートコンタクトホール１７０＿Ｈが犠牲ゲートパッド領域１１８Ｐを貫通する部分には形成されないことができる。次に、ゲートコンタクトホール１７０＿Ｈ内に第２垂直犠牲層１２９を形成することができる。
【0137】
次に、支持ホール１７１＿Ｈ内の第１垂直犠牲層１２８を除去し、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を充填することで、複数の支持構造物１７１を形成することができる。
【0138】
但し、実施形態によって、ゲートコンタクトホール１７０＿Ｈ内の第１垂直犠牲層１２８とともに、支持ホール１７１＿Ｈ内の第１垂直犠牲層１２８を除去し、支持ホール１７１＿Ｈにより露出した犠牲絶縁層１１８の一部を除去してトンネル部を形成した後、第２垂直犠牲層１２９を形成し、後続工程で別に支持ホール１７１＿Ｈ内の第２垂直犠牲層１２９を除去して絶縁物質を充填することで、水平延長部を有する支持構造物を形成してもよい。
【0139】
次に、第１及び第２分離領域ＭＳ１、ＭＳ２（図１ａ参照）の位置に、犠牲絶縁層１１８及び層間絶縁層１２０を貫通して第２基板１０１に延びる開口部を形成することができる。上記開口部内に別の犠牲スペーサー層を形成するとともにエッチバック工程を行うことで、第１領域Ｒ１で、水平絶縁層１１０を選択的に除去し、露出したゲート誘電層１４５の一部もともに除去することができる。水平絶縁層１１０が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、上記開口部内で上記犠牲スペーサー層を除去することができる。本工程により、第１領域Ｒ１上に第１水平導電層１０２を形成することができる。
【0140】
次に、犠牲絶縁層１１８を、例えば、湿式エッチングにより層間絶縁層１２０、第２水平導電層１０４、及び基板絶縁層１２１に対して選択的に除去してトンネル部を形成し、上記トンネル部に導電性物質を埋め込んでゲート電極１３０を形成することができる。上記導電性物質は上記トンネル部を充填することができる。上記導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含むことができる。ゲート電極１３０を形成した後、第１及び第２分離領域ＭＳ１、ＭＳ２の領域に形成された上記開口部内に分離絶縁層１０５（図２ｂ参照）を形成することができる。
【0141】
図１５を参照すると、ランディングパッド１２５ｉ、１２５ｏを形成し、ゲートコンタクトプラグ１７０及び貫通コンタクトプラグ１７５を形成することができる。
【0142】
ゲートコンタクトホール１７０＿Ｈ内の第２垂直犠牲層１２９及び貫通コンタクトホール１７５＿Ｈ内の第１垂直犠牲層１２８を除去し、予備内側ランディングパッド１２５ｉ’及び予備外側ランディングパッド１２５ｏ’の少なくとも一部を除去することができる。予備内側ランディングパッド１２５ｉ’のうち第２予備パッド部分１２５ｉｐ＿２’を除いた残りの部分を全て除去し、予備外側ランディングパッド１２５ｏ’のうち第２予備パッド部分１２５ｉｏ＿２’を除いた残りの部分を全て除去することができる。
【0143】
次に、上記除去された部分に導電性物質を蒸着してランディングパッド１２５ｉ、１２５ｏを形成することができる。上記導電性物質は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0144】
ゲートコンタクトホール１７０＿Ｈ内に導電性物質を蒸着してゲートコンタクトプラグ１７０を形成し、貫通コンタクトホール１７５＿Ｈ内に導電性物質を蒸着して貫通コンタクトプラグ１７５を形成することができる。これにより、ゲートコンタクトプラグ１７０は、ゲートパッド領域１３０Ｐで水平延長部１７０Ｈ（図３ｂ参照）を有するように形成されることができ、ゲート電極１３０と電気的に連結されることができる。
【0145】
次に、図２ａをともに参照すると、セル配線ライン１９５などの上部配線構造物を形成して半導体装置１００が提供されることができる。
【0146】
図１６は例示的な実施形態による半導体装置を含むデータ記憶システムを概略的に示した図である。
【0147】
図１６を参照すると、データ記憶システム１０００は、半導体装置１１００と、半導体装置１１００と電気的に連結されるコントローラー１２００と、を含むことができる。データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含む記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、または記憶装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であることができる。例えば、データ記憶システム１０００は、１つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、または通信装置であることができる。
【0148】
半導体装置１１００は不揮発性メモリ装置であることができ、例えば、図１から図９を参照して上述したＮＡＮＤフラッシュメモリ装置であることができる。半導体装置１１００は、第１半導体構造物１１００Ｆと、第１半導体構造物１１００Ｆ上の第２半導体構造物１１００Ｓと、を含むことができる。例示的な実施形態において、第１半導体構造物１１００Ｆは第２半導体構造物１１００Ｓの横に配置されてもよい。第１半導体構造物１１００Ｆは、デコーダー回路１１１０、ページバッファー１１２０、及びロジック回路１１３０を含む周辺回路構造物であることができる。第２半導体構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物であることができる。
【0149】
第２半導体構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスターＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスターＵＴ１、ＵＴ２、及び下部トランジスターＬＴ１、ＬＴ２と上部トランジスターＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスターＭＣＴを含むことができる。下部トランジスターＬＴ１、ＬＴ２の個数と上部トランジスターＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形可能である。
【0150】
例示的な実施形態において、上部トランジスターＵＴ１、ＵＴ２はストリング選択トランジスターを含むことができ、下部トランジスターＬＴ１、ＬＴ２は接地選択トランジスターを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２はそれぞれ、下部トランジスターＬＴ１、ＬＴ２のゲート電極であることができる。ワードラインＷＬは、メモリセルトランジスターＭＣＴのゲート電極であることができ、ゲート上部ラインＵＬ１、ＵＬ２はそれぞれ、上部トランジスターＵＴ１、ＵＴ２のゲート電極であることができる。
【0151】
例示的な実施形態において、下部トランジスターＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスターＬＴ１及び接地選択トランジスターＬＴ２を含むことができる。上部トランジスターＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスターＵＴ１及び上部消去制御トランジスターＵＴ２を含むことができる。下部消去制御トランジスターＬＴ１及び上部消去制御トランジスターＵＴ２の少なくとも１つは、ＧＩＤＬ現象を用いて、メモリセルトランジスターＭＣＴに記憶されたデータを削除する消去動作に利用されることができる。
【0152】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる第１連結配線１１１５を介してデコーダー回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる第２連結配線１１２５を介してページバッファー１１２０と電気的に連結されることができる。
【0153】
第１半導体構造物１１００Ｆにおいて、デコーダー回路１１１０及びページバッファー１１２０は、複数のメモリセルトランジスターＭＣＴの少なくとも１つの選択メモリセルトランジスターに対する制御動作を実行することができる。デコーダー回路１１１０及びページバッファー１１２０はロジック回路１１３０により制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラー１２００と通信することができる。入出力パッド１１０１は、第１半導体構造物１１００Ｆ内から第２半導体構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
【0154】
コントローラー１２００は、プロセッサ１２１０、ＮＡＮＤコントローラー１２２０、及びホストインタフェース１２３０を含むことができる。実施形態によって、データ記憶システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラー１２００は複数の半導体装置１１００を制御することができる。
【0155】
プロセッサ１２１０は、コントローラー１２００を含むデータ記憶システム１０００の全般的な動作を制御することができる。プロセッサ１２１０は、所定のファームウエアに従って動作することができ、ＮＡＮＤコントローラー１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラー１２２０は、半導体装置１１００との通信を処理するコントローラーインタフェース１２２１を含むことができる。コントローラーインタフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスターＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスターＭＣＴから読み出そうとするデータなどが伝送されることができる。ホストインタフェース１２３０は、データ記憶システム１０００と外部ホストとの通信機能を提供することができる。ホストインタフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は、制御命令に応答して半導体装置１１００を制御することができる。
【0156】
図１７は例示的な実施形態による半導体装置を含むデータ記憶システムを概略的に示した斜視図である。
【0157】
図１７を参照すると、本発明の例示的な実施形態によるデータ記憶システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラー２００２と、１つ以上の半導体パッケージ２００３と、ＤＲＡＭ２００４と、を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によりコントローラー２００２と互いに連結されることができる。
【0158】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクター２００６を含むことができる。コネクター２００６における上記複数のピンの個数と配置は、データ記憶システム２０００と上記外部ホストとの通信インタフェースによって変わり得る。例示的な実施形態において、データ記憶システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙなどのインタフェースのうち何れか１つによって、外部ホストと通信することができる。例示的な実施形態において、データ記憶システム２０００は、コネクター２００６を介して外部ホストから供給される電源により動作することができる。データ記憶システム２０００は、上記外部ホストから供給される電源をコントローラー２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。
【0159】
コントローラー２００２は、半導体パッケージ２００３にデータを記録したり、半導体パッケージ２００３からデータを読み出すことができ、データ記憶システム２０００の動作速度を改善することができる。
【0160】
ＤＲＡＭ２００４は、データ記憶空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファーメモリであることができる。データ記憶システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において一時的にデータを記憶するための空間を提供することもできる。データ記憶システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラー２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラーの他に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラーをさらに含むことができる。
【0161】
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂはそれぞれ、複数の半導体チップ２２００を含む半導体パッケージであることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００と、パッケージ基板２１００上の半導体チップ２２００と、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００と、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００と、パッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００と、を含むことができる。
【0162】
パッケージ基板２１００はパッケージ上部パッド２１３０を含むプリント回路基板であることができる。それぞれの半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図１２の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャンネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１から図９を参照して上述した半導体装置を含むことができる。
【0163】
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤであることができる。したがって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式により互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代りに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物により互いに電気的に連結されてもよい。
【0164】
例示的な実施形態において、コントローラー２００２と半導体チップ２２００は１つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板２００１と異なる別のインターポーザ基板にコントローラー２００２と半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線により、コントローラー２００２と半導体チップ２２００が互いに連結されてもよい。
【0165】
図１８は例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１８は、図１７の半導体パッケージ２００３の例示的な実施形態を説明するものであって、図１７の半導体パッケージ２００３を切断線ＩＩＩ－ＩＩＩ’に沿って切断した領域を概念的に示す。
【0166】
図１８を参照すると、半導体パッケージ２００３において、パッケージ基板２１００はプリント回路基板であることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０と、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１２参照）と、パッケージ基板本体部２１２０の下面に配置されるか、下面を介して露出するパッケージ下部パッド２１２５と、パッケージ基板本体部２１２０の内部でパッケージ上部パッド２１３０とパッケージ下部パッド２１２５を電気的に連結する内部配線２１３５と、を含むことができる。パッケージ上部パッド２１３０は連結構造物２４００と電気的に連結されることができる。パッケージ下部パッド２１２５は、導電性連結部２８００を介して、図１７のようにデータ記憶システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
【0167】
半導体チップ２２００のそれぞれは、半導体基板３０１０と、半導体基板３０１０上に順に積層される第１半導体構造物３１００及び第２半導体構造物３２００と、を含むことができる。第１半導体構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２半導体構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャンネル構造物３２２０と分離領域３２３０、メモリチャンネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図１１参照）と電気的に連結されるコンタクトプラグ３２３５を含むことができる。図１から図９を参照して上述したように、半導体チップ２２００のそれぞれにおいて、基板絶縁層１２１は環状の内側基板絶縁層１２１ｉ及びプレート状の外側基板絶縁層１２１ｏを含み、ランディングパッド１２５は、内側基板絶縁層１２１ｉにより取り囲まれる内側ランディングパッド１２５ｉ、及び外側基板絶縁層１２１ｏにより取り囲まれる外側ランディングパッド１２５ｏを含むことができる。
【0168】
半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結され、第２半導体構造物３２００内に延びる貫通配線３２４５を含むことができる。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されることができ、ゲート積層構造物３２１０を貫通するようにさらに配置されることができる。半導体チップ２２００のそれぞれは、第１半導体構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図１２参照）をさらに含むことができる。
【0169】
本発明は、上述の実施形態及び添付図面により限定されるものではなく、添付の特許請求の範囲により限定しようとする。したがって、特許請求の範囲に記載の本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形、及び変更と、実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0170】
１０１ 第２基板
１０２、１０４ 水平導電層
１０３ 上部分離絶縁層
１０５ 分離絶縁層
１１０ 水平絶縁層
１１８ 犠牲絶縁層
１２０ 層間絶縁層
１２１ 基板絶縁層
１２５ 上部層間絶縁層
１３０ ゲート電極
１３０Ｐ ゲートパッド領域
１４０ チャンネル層
１４５ ゲート誘電層
１４７ チャンネル埋め込み絶縁層
１４９ チャンネルパッド
１６０ 絶縁構造物
１７０ ゲートコンタクトプラグ
１７１ 複数の支持構造物
１７３ 基板コンタクトプラグ
１７５ 貫通コンタクトプラグ
１９０ セル領域絶縁層
１９５ セル配線ライン
１０２、１０４ 水平導電層
１０３ 上部分離絶縁層
１０５ 分離絶縁層
１１０ 水平絶縁層
１１８ 犠牲絶縁層
１２０ 層間絶縁層
１２１ 基板絶縁層
１２５ 上部層間絶縁層
１３０ ゲート電極
１３０Ｐ ゲートパッド領域
１４０ チャンネル層
１４５ ゲート誘電層
１４７ チャンネル埋め込み絶縁層
１４９ チャンネルパッド
１６０ 絶縁構造物
１７０ ゲートコンタクトプラグ
１７１ 複数の支持構造物
１７３ 基板コンタクトプラグ
１７５ 貫通コンタクトプラグ
１９０ セル領域絶縁層
１９５ セル配線ライン
【図1a】
【図1b】
【図2a】
【図2b】
【図3a】
【図3b】
【図4a】
【図4b】
【図4c】
【図4d】
【図5a】
【図5b】
【図6a】
【図6b】
【図7】
【図8】
【図9】
【図10a】
【図10b】
【図10c】
【図11a】
【図11b】
【図11c】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】