特開 2023-172904 画素構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023172904

(43)【公開日】2023-12-06

(54)【発明の名称】画素構造

(51)【国際特許分類】

   G09F 9/33 20060101AFI20231129BHJP

   G09F 9/30 20060101ALI20231129BHJP

   H01L 33/62 20100101ALI20231129BHJP

【ＦＩ】

G09F9/33

G09F9/30 338

H01L33/62

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023075543

(22)【出願日】2023-05-01

(31)【優先権主張番号】111119121

(32)【優先日】2022-05-23

(33)【優先権主張国・地域又は機関】TW

(71)【出願人】

【識別番号】598061302

【氏名又は名称】晶元光電股▲ふん▼有限公司

【氏名又は名称原語表記】Ｅｐｉｓｔａｒ Ｃｏｒｐｏｒａｔｉｏｎ

【住所又は居所原語表記】２１，Ｌｉ－ｈｓｉｎ Ｒｄ．，Ｓｃｉｅｎｃｅ－ｂａｓｅｄ Ｉｎｄｕｓｔｒｉａｌ Ｐａｒｋ，Ｈｓｉｎｃｈｕ ３００，ＴＡＩＷＡＮ

(71)【出願人】

【識別番号】523163945

【氏名又は名称】元豐新科技股▲ふん▼有限公司

【氏名又は名称原語表記】ＹＥＮＲＩＣＨ ＴＥＣＨＮＯＬＯＧＹ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】２Ｆ．， Ｎｏ． ５２， Ｙｕａｎｑｕ ２ｎｄ Ｒｄ．， Ｂａｏｓｈａｎ Ｔｏｗｎｓｈｉｐ， Ｈｓｉｎｃｈｕ Ｔａｉｗａｎ

(74)【代理人】

【識別番号】110002871

【氏名又は名称】弁理士法人坂本国際特許商標事務所

(72)【発明者】

【氏名】ファン、リ－ユアン

(72)【発明者】

【氏名】ワン、ツ－シャン

(72)【発明者】

【氏名】プ、チ－チ

(72)【発明者】

【氏名】リン、ヤ－ウェン

(72)【発明者】

【氏名】チウ、シャオ－ペイ

(72)【発明者】

【氏名】リ、ペイ－ユ

【テーマコード（参考）】

5C094

5F142

【Ｆターム（参考）】

5C094AA02

5C094BA23

5C094DA13

5C094DB01

5C094FB01

5C094JA07

5F142BA32

5F142CD02

5F142CD16

5F142CD17

5F142CD23

5F142CD32

5F142CD44

5F142CG03

5F142CG06

5F142DB24

5F142GA02

(57)【要約】

【課題】非発光半導体素子を埋め込んだキャリアボードを有する発光装置及びその製造方法の提供。
【解決手段】本発明に係る画素構造は、基材を含む画素構造であって、基材は上面、下面及び上面と下面の間に位置する側面を有し、回路構造は基材内に埋め込まれ、かつ上面に露出する上電極層と、下面に露出する下電極層と、上電極層と下電極層の間に位置して完全に基材によって被覆される中間回路層とを含み、複数の発光半導体素子は上面に位置し、かつ回路構造と電気接続されており、非発光半導体素子は基材内に埋め込まれ、中間回路層と直接接続されているが、少なくとも１つの外表面に露出しており、透光接着剤層は複数の発光半導体素子を被覆し、基材と直接接触している。
【選択図】図４

【特許請求の範囲】

【請求項1】

上面と、下面と、前記上面と前記下面との間に位置する側面とを有する基材と、
前記基材の中に位置し、かつ、
前記上面から露出する第１回路層と、
前記下面から露出する複数の底部電極と、
前記第１回路層と前記複数の底部電極との間に位置し、かつ前記基材に完全に被覆されている第２回路層と、
前記第１回路層、前記第２回路層と前記複数の底部電極とを接続する複数の導電ポストと、を含む回路構造と、
前記上面に位置し、かつ前記第１回路層と電気接続されている複数の発光素子と、
前記第２回路層と直接接続され、かつ前記基材に被覆されている非発光半導体素子と、を含む画素構造であって、
そのうち、前記非発光半導体素子が、前記基材に被覆されていない底面を有する、
画素構造。

【請求項2】

前記非発光半導体素子の前記底面が、前記基材の前記下面と共面であるか、または前記基材の前記下面より低い、請求項１に記載の画素構造。

【請求項3】

前記非発光半導体素子が、頂面と、前記頂面と前記底面との間に位置する側面とをさらに含み、前記側面及び前記頂面が前記基材と直接接触している、請求項１に記載の画素構造。

【請求項4】

前記非発光半導体素子が、前記頂面上に位置して前記第２回路層と接続されている複数の電極をさらに含む、請求項３に記載の画素構造。

【請求項5】

前記基材の下面から見ると、前記複数の底部電極が前記非発光半導体素子の前記底面を取り囲んでいる、請求項１に記載の画素構造。

【請求項6】

前記複数の発光素子を被覆し、かつ前記基材の前記上面と直接接触している透光接着剤層をさらに含む、請求項１に記載の画素構造。

【請求項7】

前記非発光半導体素子が前記複数の発光素子を制御して、赤、青、緑の光を発出させる、請求項１に記載の画素構造。

【請求項8】

前記基材の材料が、ＡＢＦ、エポキシ樹脂、ＢＴ樹脂、ポリイミド樹脂またはガラス繊維を含む、請求項１に記載の画素構造。

【請求項9】

前記基材が１～１００ｐｐｍ／℃の間の熱膨張係数を有する、請求項１に記載の画素構造。

【請求項10】

前記基材と前記非発光半導体素子の熱膨張係数の差が１０ｐｐｍ／℃を下回る、請求項１に記載の画素構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は発光装置及びその製造方法に関し、特に非発光半導体素子を埋め込んだキャリアボードを有する発光装置及びその製造方法に関する。

【背景技術】

【0002】

発光ダイオードは単色光（Ｍｏｎｏｃｈｒｏｍａｔｉｃ Ｌｉｇｈｔ）の半導体素子に属し、スクリーン中の画素（Ｐｉｘｅｌ）発光素子を表示する際に用いられ、大型スクリーンの色域を容易に拡大し、鮮明さを高めることができる。図１に示すように、表示装置１００は、回路キャリアボード１と、キャリアボード１上にアレイ方式で配置された複数の画素２とを含み、各画素２は少なくとも１組の赤、青、緑の発光ダイオードを含む。回路キャリアボード１上に配置されている制御チップ（表示せず）は、外部信号を受信し、かつ画素の動作を制御する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

図２Ａ及び２Ｂは、制御チップを有する既知の画素パッケージ２Ａを表している。図２Ａは、画素パッケージ２Ａの斜視図を表しており、図２Ｂは画素パッケージ２Ａの上面図を表している。画素パッケージ２Ａは、基板４と、赤、青、緑の光を発する１組の発光ダイオード２１、２２、２３と、１つの制御チップ３と、透光保護層（透光接着剤層）２４とを含む。制御チップ３及び発光ダイオード２１、２２、２３は、基板４の対向する側にそれぞれ配置されている。透光保護層２４は、発光ダイオード２１、２２、２３及び制御チップ３を被覆している。制御チップ３の高さ、幅及び長さは、通常、１つの発光ダイオードの２倍以上であるため、制御チップ３は発光ダイオード２１、２２、２３のＸ方向における光の発出を阻止し、画素パッケージ２Ａの光パターンを片側に偏らせてしまう。画素パッケージ２Ａを図１の画素２とした場合、画素パッケージ２Ａの光パターンが偏るため、ディスプレイ１００の画質が劣化し、良好な鑑賞体験を提供することができない。

【課題を解決するための手段】

【0004】

基材を含む画素構造であって、基材は上面、下面及び上面と下面の間に位置する側面を有し、回路構造は基材内に埋め込まれ、かつ上面に露出する上電極層と、下面に露出する下電極層と、上電極層と下電極層の間に位置して完全に基材によって被覆される中間回路層とを含み、複数の発光半導体素子は上面に位置し、かつ回路構造と電気接続されており、非発光半導体素子は基材内に埋め込まれ、中間回路層と直接接続されているが、少なくとも１つの外表面に露出しており、透光接着剤層は複数の発光半導体素子を被覆し、基材と直接接触している。

【図面の簡単な説明】

【0005】

【図1】図１は、既知のＬＥＤ表示装置を表している。

【0006】

【図2A】図２Ａは、制御チップを有する既知の画素パッケージを表している。

【図2B】図２Ｂは、制御チップを有する既知の画素パッケージを表している。

【0007】

【図3】図３は、実施例に基づく画素パッケージ８Ａの上面図を表している。

【0008】

【図4】図４は、図３の線Ａ－Ａ’に沿った画素パッケージ８Ａの断面図を表している。

【0009】

【図5】図５は、画素パッケージ８Ａの下面図を表している。

【0010】

【図6】図６は、画素パッケージ８Ａの回路構造及び制御チップの斜視図を表している。

【0011】

【図7】図７は、制御チップの電極アレイを表している。

【0012】

【図8】図８は、別の実施例に基づく、制御チップが埋め込まれた画素パッケージ８Ｂを表している。

【0013】

【図9】図９は、実施例に基づく画素パッケージの製造工程を表している。

【図10】図１０は、実施例に基づく画素パッケージの製造工程を表している。

【図11】図１１は、実施例に基づく画素パッケージの製造工程を表している。

【図12】図１２は、実施例に基づく画素パッケージの製造工程を表している。

【図13A】図１３Ａは、実施例に基づく画素パッケージの製造工程を表している。

【図13B】図１３Ｂは、実施例に基づく画素パッケージの製造工程を表している。

【発明を実施するための形態】

【0014】

実施例によると、図３～図５は制御チップが埋め込まれた画素パッケージ８Ａを表しており、そのうち、図３は画素パッケージ８Ａの上面図、図４は図３の線Ａ－Ａ’に沿った画素パッケージ８Ａの断面図、図５は画素パッケージ８Ａの下面図を表している。図３に示すように、画素パッケージ８Ａは、１組の発光ダイオード２１、２２、２３を含み、発光ダイオード２１、２２、２３は基板４の上面４１Ｓ１の中間領域に位置し、かつそれぞれ赤、青、緑の光を出すことができる。図４に示すように、画素パッケージ８Ａは、基板４と、基板４上に設置されている発光ダイオード２１、２２、２３と、基板４の上面４１Ｓ１上に設置され、かつ発光ダイオード２１、２２、２３を被覆している透光保護層２４と、基板４内に嵌め込まれ（Ｅｍｂｂｅｄ）、かつ基板４内の回路構造４２によって発光ダイオード２１、２２、２３と電気接続されている制御チップ３とを含む。図５は画素パッケージ８Ａの下面図を表しており、複数の底部電極４２３と制御チップ３が基板４の下面４１Ｓ２から露出しており、複数の底部電極４２３は外部信号及び電源を制御チップ３と発光ダイオード２１、２２、２３に導入するために用いられており、制御チップ３は外部信号の指令に従って電源を発光ダイオード２１、２２、２３に出力しており、発光ダイオード２１、２２、２３が赤、青、緑の光を発する時間及び強度を制御するために用いられている。

【0015】

一つの実施例では、発光ダイオード２１、２２、２３の数は３であるが、別の実施例では、発光ダイオードの数は３を超えてもよい。一つの実施例では、発光ダイオード２１、２２、２３は、それぞれが波長または色の異なる光線を発することができる発光ダイオード結晶粒（ＬＥＤダイ）であり、かつそれぞれｐ型半導体層、ｎ型半導体層、ｐ型半導体層とｎ型半導体層の間に位置する発光層、ｐ型半導体層と接続されたｐ電極、及びｎ型半導体層と接続されたｎ電極を含む。ｐ電極及びｎ電極は、発光層を発光させるための電流を導入するために用いられる。一つの実施例では、発光ダイオード２１は赤色発光ダイオード結晶粒であり、第１光線を発出することができ、第１光線の主波長（ｄｏｍｉｎａｎｔ ｗａｖｅｌｅｎｇｔｈ）またはピーク波長（ｐｅａｋ ｗａｖｅｌｅｎｇｔｈ）は６００ｎｍから６６０ｎｍの間である。発光ダイオード２２は緑色発光ダイオード結晶粒であり、第２光線を発出することができ、第２光線の主波長（ｄｏｍｉｎａｎｔ ｗａｖｅｌｅｎｇｔｈ）またはピーク波長（ｐｅａｋ ｗａｖｅｌｅｎｇｔｈ）は５１０ｎｍから５６０ｎｍの間である。発光ダイオード２３は青色発光ダイオード結晶粒であり、第３光線を発出することができ、第３光線の主波長（ｄｏｍｉｎａｎｔ ｗａｖｅｌｅｎｇｔｈ）またはピーク波長（ｐｅａｋ ｗａｖｅｌｅｎｇｔｈ）は４３０ｎｍから４８０ｎｍの間である。発光ダイオード２１、２２、２３の構造は類似しているが、ｐ型半導体層、ｎ型半導体層、発光層の組成は異なっている。透光保護層２４の材料は、樹脂、セラミック、ガラスまたは上記の材料の組み合わせであってよく、波長の４３０ｎｍ～４８０ｎｍ、５１０ｎｍ～５６０ｎｍ、６００ｎｍ～６６０ｎｍのすべての波長帯域に対する透過度は５０％を上回る。

【0016】

図４に示すように、基板４は、回路構造４２と、回路構造４２及び制御チップ３を被覆する基材４１とを有している。基材４１の材料は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、エポキシ樹脂、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）樹脂、エポキシ樹脂とガラス繊維の複合材料、またはＢＴ樹脂とガラス繊維の複合材料であってよい。別の実施例では、基材４１は低熱膨張（Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ；ＣＴＥ）係数を有し、例えば、ＣＴＥは１～１００ｐｐｍ／℃であり（ＡＢＦのＣＴＥは約３～１０ｐｐｍ／℃、ＢＴ樹脂のＣＴＥは約１０～７０ｐｐｍ／℃）、基材４１と制御チップ３のＣＴＥの差は１０ｐｐｍ／℃より小さく（制御チップ３のＣＴＥは約３ｐｐｍ／℃前後）、画素パッケージ８Ａの製造工程の歩留まりを向上させている。基材４１と制御チップ３のＣＴＥの差が大きすぎる、例えば１００ｐｐｍ／℃を上回る場合、基材４１の固化プロセスや表面実装プロセス（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ、ＳＭＴ）で発光ダイオード２１、２２、２３を基板４上に実装するプロセスなど、製造プロセスに激しい温度変化が含まれる場合に、基材４１と制御チップ３との間のインターフェースにクラックが生じ、基板４が故障するおそれがある。一つの実施例では、基板４はコアレス基板（Ｃｏｒｅｌｅｓｓ Ｓｕｂｓｔｒａｔｅ）であり、基材４１の材料がＡＢＦである場合、回路構造４２の線の幅／間隙（Ｌ／Ｓ）は最小で１２／１２μｍに達してよい。回路構造４２の材料は、金属、例えば、銅、スズ、アルミニウム、銀、金、または前述の材料の組み合わせであってよい。

【0017】

図４に示すように、制御チップ３は、基板４上に露出し、下面４１Ｓ２と共面である底面３２と、底面３２に対向する頂面３３と、底面３２と頂面３３の間に位置する複数の側面３４とを有し、基板４の基材４１は複数の側面３４と頂面３３に直接接触して被覆しており、制御チップ３は頂面３３上で発光ダイオード２１、２２、２３に対面する複数の電極３１を有している。一つの実施例では、図７は制御チップ３の頂面３３を表しており、制御チップ３は、アレイ方式で頂面３３上に設置された９個の電極３１を有する（電極３１の数は９に限られるわけではなく、９より少なくても多くてもよい）。図７では、電極３１の輪郭は円形であるが、電極３１の輪郭は四角形、多角形またはその他の形状であってもよい。また、アレイ内の複数の電極３１は、同じ、または異なる輪郭を有してもよい。複数の電極３１は、電極３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９を含む。電極３１１、３１２、３１３は、それぞれ発光ダイオード２１、２２、２３のｐ電極またはｎ電極に電気接続されている。電極３１５は、発光ダイオード２１、２２、２３のｎ電極またはｐ電極に共通して電気接続されている（電極３１１、３１２、３１３が電気接続されている発光ダイオード２１、２２、２３の電極とは異なる）。電極３１６は、定電圧（ＶＤＤ）を導入するために用いられる。電極３１７は、接地（ＧＮＤ）に用いられる。電極３１８は、外部制御信号（Ｄａｔａ Ｉｎｐｕｔ）を受信するために用いられる。電極３１９、３１４は、制御チップ３の拡張機能のために必要な電極位置を留保するためのものである。

【0018】

図４に示すように、回路構造４２は、回路層４２１と、導電ポスト４２２と、底部電極４２３とを含む。回路層４２１は、回路層４２１ａ、４２１ｂ、４２１ｃを含む。導電ポスト４２２は、導電ポスト４２２ａ、４２２ｂ、４２２ｃを含む。導電ポスト４２２ａは、回路層４２１ａと４２１ｂとの間に位置する。導電ポスト４２２ｂは、回路層４２１ｂと４２１ｃとの間に位置する。導電ポスト４２２ｃは、回路層４２１ｃと底部電極４２３との間に位置する。図３、図４に示すように、回路層４２１ａは、電極対４２１ａｂと、接続領域４２１ａｃと、接続領域４２１ａｃと電極対４２１ａｂを接続する配線４２１ａａとを含む。図４に示すように、回路層４２１ｂ、４２１ｃは基板４内部に位置しており、回路層４２１ｂは接続領域４２１ｂａ及び配線４２１ｂｂを含み、回路層４２１ｃは接続領域４２１ｃｂ及び配線４２１ｃｃを含む。図３及び図４を参照すると、発光ダイオード２１、２２、２３のｎ、ｐ電極は、導電性接着剤または錫ペースト（表示せず）によって電極対４２１ａｂと接続され、接続領域４２１ｃｂは制御チップ３の電極３１１～３１９と接続されている。Ｙ方向上では、回路層４２１ａ、４２１ｂ、４２１ｃは互いに重なり合い、接続領域４２１ａｃと４２１ｂａは導電ポスト４２２ａによって互いに接続され、接続領域４２１ｂａと４２１ｃｂは導電ポスト４２２ｂによって互いに接続されており、発光ダイオード２１、２２、２３のｎ電極（またはｐ電極）は、上記の配置方式を通して制御チップ３の電極３１１、３１２、３１３と電気接続されている。一つの実施例では、底部電極４２３は制御チップ３の底面３２と共面である。別の実施例では、底部電極４２３は制御チップ３の底面３２よりも低いことがある。底部電極４２３と接続領域４２１ｃａの間は導電ポスト４２２ｃによって接続されている。

【0019】

図５に示すように、複数の底部電極４２３が制御チップ３を取り囲んでいる。画素パッケージ８Ａが回路キャリアボード（表示せず）上に設置され、かつ底部電極４２３が回路キャリアボード上の電極と接続されている場合は、均等に分布している底部電極４２３により、画素パッケージ８Ａが接合プロセスの中で傾いたり歪んだりすることを防止し、それにより画素パッケージ８Ａが発する光パターンの偏りを防止することができる。一つの実施例では、回路構造４２と制御チップ３がともに基板４の基材４１内に埋め込まれており、即ち、基材４１が、回路層４２１ａ、４２１ｂ、４２１ｃ、底部電極４２３（基材４１は底部電極４２３の底面に露出している）、導電ポスト４２２ａ、４２２ｂ、４２２ｃ及び制御チップ３（基材４１は制御チップ３の底面に露出し、かつ側面３４及び頂面３３を被覆している）を被覆しているということである。基板４の製造過程では、回路構造４２を制御チップ３と統合することで、制御チップ３を回路基板上に貼り付ける手順を省略している。

【0020】

図６は、回路構造４２と制御チップ３との接続構造の斜視図を表しており、図６に示すように、回路層４２１ａ、４２１ｂ、４２１ｃは、異なる（投影）パターン（Ｙ方向から観察）を有している。回路層４２１ｂは接続領域４２１ｂｃを有しており、接続領域４２１ｂｃは制御チップ３の１つの角部に隣接し、かつ側面３４以外の領域に位置しており（Ｙ方向において、接続領域４２１ｂｃは制御チップ３と重ならない）、しかもその１つの底面電極４２３とＹ方向で重なっている。接続領域４２１ｂｃと電気接続されている底部電極４２３は、ＶＤＤ信号（Ｐｏｗｅｒ ｓｕｐｐｌｙ）を導入するために用いることができる。

【0021】

図６に示すように、回路層４２１ｃの接続領域４２１ｃｂは制御チップ３の電極３１１～３１９上に設置され、かつそれらと直接接続されている。回路層４２１ｃは制御チップ３の側面３４以外の領域に位置する接続領域４２１ｃａを有している（Ｙ方向において、接続領域４２１ｃａは制御チップ３と重ならない）。一つの実施例では、配線４２１ｃｃは接続領域４２１ｃｂと接続領域４２１ｃａを接続している。

【0022】

図８は、本願の別の実施例に基づく画素パッケージ８Ｂを表している。画素パッケージ８Ｂは、下面４１Ｓ２に被覆され、かつ底部電極４２３が露出しているソルダマスク層４４を有する。ソルダマスク層４４の材料は、エポキシ樹脂やポリイミド（ｐｏｌｙｉｍｉｄｅ）樹脂などの絶縁材料である。

【0023】

別の実施例では、画素パッケージ８Ａ、８Ｂは、複数組の発光ダイオード２１、２２、２３と、複数組の発光ダイオード２１、２２、２３に接続され、それらを制御するために用いられる１つの制御チップ３とを有してよい。別の実施例では、画素パッケージ８Ａ、８Ｂは、複数組の発光ダイオード２１、２２、２３と、複数の制御チップ３とを含んでよい。複数の制御チップ３は、複数組の発光ダイオード２１、２２、２３に接続され、それらを制御するために用いられる。

【0024】

図９～図１３Ａは、別の実施例に基づく画素パッケージ８Ａの製造プロセスを表している。図９～図１３Ｂは、別の実施例に基づく画素パッケージ８Ｂの製造プロセスを表している。

【0025】

図９に示すように、一時キャリアボード５は表面５Ｓを有し、一時キャリアボード５は、ガラスキャリアボード、サファイア基板、シリコン基板、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂キャリアボードなどの耐高温材料から選択され、後続の高温プロセスに耐えることができる。複数の制御チップ３は、底面３２によって一時キャリアボード５の表面５Ｓ上に一時的に接着または固定されており、換言すると、制御チップ３の複数の電極３１は、キャリアボード５の他方側に向いているのである。表面５Ｓ上には複数の底部電極４２３がある。

【0026】

図１０に示すように、絶縁層６１は、一時キャリアボード５の表面５Ｓ、底部電極４２３及び制御チップ３を被覆するとともに、制御チップ３の複数の電極３１を絶縁層６１の表面６１Ｓに露出させており、そのうち、絶縁層６１の材料は、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ）、エポキシ樹脂、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ Ｔｒｉａｚｉｎｅ）樹脂、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）樹脂、エポキシ樹脂とガラス繊維の複合材料、またはＢＴ樹脂とガラス繊維の複合材料であってよい。機械穿孔、ウェットエッチングまたはドライエッチングプロセスといったパターニングプロセスを利用して、絶縁層６１上に複数の貫通孔（Ｖｉａ）を形成して底部電極４２３を露出させ、かつ貫通孔内に、例えば電気めっきや蒸着などの方式で金属を埋め込むように導電材料を埋め込んで、底部電極４２３を接続する複数の導電ポスト４２２ｃを形成する。絶縁層６１の表面６１Ｓ上にパターン化された回路層４２１ｃが形成されることで、電極３１と導電ポスト４２２ｃが接続される。

【0027】

図１１に示すように、絶縁層６１の表面６１Ｓ上には表面６２Ｓを有する絶縁層６２が形成されており、そのうち、絶縁層６２と絶縁層６１の材料は、同じであってもよいし異なっていてもよい。絶縁層６２の最上面は回路層４２１ｃより高いので、絶縁層６２はパターニングされた回路層４２１ｃを完全に被覆してよい。機械穿孔、ウェットエッチングまたはドライエッチングプロセスといったパターニングプロセスにより、絶縁層６２上に複数の貫通孔（Ｖｉａ）を形成して一部の回路層４２１ｃを露出させ、かつ貫通孔内に、例えば蒸着方式で金属を埋め込むように導電材料を埋め込んで、回路層４２１ｃと接続する導電ポスト４２２ｂを形成する。絶縁層６２の表面６２Ｓ上にパターン化された回路層４２１ｂが形成されることで、導電ポスト４２２ｂと接続される。

【0028】

図１２に示すように、絶縁層６２の表面６２Ｓ上には表面６Ｓを有する絶縁層６３が形成されており、そのうち、絶縁層６３及び絶縁層６１、６２の材料は、同じであってもよいし異なっていてもよい。絶縁層６３の最上面は回路層４２１ｂより高いので、絶縁層６３はパターニングされた回路層４２１ｂを完全に被覆してよい。機械穿孔、ウェットエッチングまたはドライエッチングプロセスといったパターニングプロセスにより、絶縁層６３上に貫通孔（Ｖｉａ）を形成して一部の回路層４２１ｂを露出させ、かつ貫通孔内に、例えば蒸着方式で金属を埋め込むように導電材料を埋め込んで、回路層４２１ｂと接続する導電ポスト４２２ａを形成する。絶縁層６３の表面６Ｓ上には、導電ポスト４２２ａと接続されたパターニングされた回路層４２１ａが形成されており、そのうち、絶縁層６１、６２、６３の材料は、同じであってもよいし異なっていてもよい。積層された絶縁層６１、６２、６３が基板４’の基材４１を形成し、絶縁層６３の表面６Ｓが基材４１の上面４１Ｓ１となる。

【0029】

図１３Ａのように、発光ダイオード２１、２２、２３は回路層４２１ａ上に設置され、透光保護層２４が上面４１Ｓ１上に設置され、かつ発光ダイオード２１、２２、２３を被覆している。一時キャリアボード５が基板４’から分離して基板４’の下面４１Ｓ２を露出させ、一時装置２’’を形成している。切断工具９を用いて分離プロセスを行うことで、一時装置２’’が図４に示すような複数の画素パッケージ８Ａに分離される。

【0030】

別の実施例では、図１３Ｂに示すように、一時キャリアボード５を取り除き、下面４１Ｓ２、底部電極４２３及び制御チップ３の底面３２を露出させると、続いてソルダマスク層４４が下面４１Ｓ２及び制御チップ３の底面３２によって被覆されて、一次装置２’’が形成される。切断工具９を用いて分離プロセスを行うことで、図８Ｂに示すようなソルダマスク層４４を有する複数の画素パッケージ８Ｂが形成される。

【0031】

一つの実施例では、画素パッケージ８Ａ、画素パッケージ８Ｂまたはその両方を、図１に示す表示装置１００内で、画素パッケージ２の代わりに使用することができる。画素パッケージ８Ａ、画素パッケージ８Ｂまたはその両方を応用した表示装置１００は透明キャリアボードを有しているので、特定の場所、例えば商店のガラスウィンドウや車のウィンドウ、家屋の窓などに応用することができる。

【符号の説明】

【0032】

１ キャリアボード
２、２Ａ、８Ａ、８Ｂ 画素パッケージ
２１、２２、２３ 発光ダイオード
２４ 透光保護層
２’’ 一時装置
３ 制御チップ
３１、３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９ 電極
３２、３３ 表面
３４ 表面
４、４’ 基板
４１ 基材
４１Ｓ１ 上面
４１Ｓ２ 下面
４２ 回路構造
４２１ａ、４２１ｂ、４２１ｃ、４２１ｄ 回路層
４２２ａ、４２２ｂ、４２２ｃ 導電ポスト
４２３ 底部電極
４４ ソルダマスク層
５ 一時キャリアボード
５Ｓ 表面
６１、６２、６３ 絶縁層
６Ｓ、６１Ｓ、６２Ｓ 表面
９ 切断工具
１００ 表示装置

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】