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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173148
(43)【公開日】2023-12-07
(54)【発明の名称】情報処理装置、及び制御方法
(51)【国際特許分類】
G06F 21/57 20130101AFI20231130BHJP
【ＦＩ】
G06F21/57 350
【審査請求】有
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022085195
(22)【出願日】2022-05-25
(11)【特許番号】
(45)【特許公報発行日】2023-08-22
(71)【出願人】
【識別番号】505205731
【氏名又は名称】レノボ・シンガポール・プライベート・リミテッド
(74)【代理人】
【識別番号】100161207
【弁理士】
【氏名又は名称】西澤 和純
(74)【代理人】
【識別番号】100169764
【弁理士】
【氏名又は名称】清水 雄一郎
(74)【代理人】
【識別番号】100175824
【弁理士】
【氏名又は名称】小林 淳一
(74)【代理人】
【識別番号】100206081
【弁理士】
【氏名又は名称】片岡 央
(72)【発明者】
【氏名】笠松 栄太郎
(72)【発明者】
【氏名】瀬戸 裕一郎
(72)【発明者】
【氏名】萩原 幹雄
(57)【要約】
【課題】システムのインテグリティチェックを含む起動時間を短縮すること。
【解決手段】情報処理装置は、システムの処理を行うシステムプログラムを記憶するメモリと、メモリに記憶されているシステムプログラムを実行するプロセッサと、プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備えている。プロセッサは、メモリに記憶されているシステムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有する。ＥＣは、ＤＤＣにより算出されたダイジェスト値に基づいて、システムプログラムを検証する。
【選択図】図２
【解決手段】情報処理装置は、システムの処理を行うシステムプログラムを記憶するメモリと、メモリに記憶されているシステムプログラムを実行するプロセッサと、プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備えている。プロセッサは、メモリに記憶されているシステムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有する。ＥＣは、ＤＤＣにより算出されたダイジェスト値に基づいて、システムプログラムを検証する。
【選択図】図２
【特許請求の範囲】
【請求項1】
システムの処理を行うシステムプログラムを記憶するメモリと、
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
【請求項2】
前記メモリは、前記プロセッサとバスで接続されており、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算する、
請求項１に記載の情報処理装置。
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算する、
請求項１に記載の情報処理装置。
【請求項3】
前記メモリは、前記ＥＣとバスで接続されており、
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算する、
請求項１に記載の情報処理装置。
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算する、
請求項１に記載の情報処理装置。
【請求項4】
前記ＥＣは、暗号化された通信手段を用いて前記プロセッサから前記ダイジェスト値を取得する、
請求項１に記載の情報処理装置。
請求項１に記載の情報処理装置。
【請求項5】
前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、
前記ＥＣは、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証する、
請求項１に記載の情報処理装置。
前記ＥＣは、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証する、
請求項１に記載の情報処理装置。
【請求項6】
前記ＥＣは、
起動時に、前記ＤＤＣプログラム及び前記システムプログラムの実行を開始しないように前記プロセッサに要求し、前記ＤＤＣプログラムの検証結果に基づいて前記ＤＤＣプログラムの実行を許可し、さらに前記システムプログラムの検証結果に基づいて前記システムプログラムの実行を許可する、
請求項５に記載の情報処理装置。
起動時に、前記ＤＤＣプログラム及び前記システムプログラムの実行を開始しないように前記プロセッサに要求し、前記ＤＤＣプログラムの検証結果に基づいて前記ＤＤＣプログラムの実行を許可し、さらに前記システムプログラムの検証結果に基づいて前記システムプログラムの実行を許可する、
請求項５に記載の情報処理装置。
【請求項7】
前記プロセッサは、
前記システムプログラムを実行中のときに前記ＥＣから前記ダイジェスト値の計算要求を受けた場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項２に記載の情報処理装置。
前記システムプログラムを実行中のときに前記ＥＣから前記ダイジェスト値の計算要求を受けた場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項２に記載の情報処理装置。
【請求項8】
前記ＥＣは、
前記システムプログラムを実行中のときに前記ＤＤＣに対して前記ダイジェスト値の計算要求を行う場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項３に記載の情報処理装置。
前記システムプログラムを実行中のときに前記ＤＤＣに対して前記ダイジェスト値の計算要求を行う場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項３に記載の情報処理装置。
【請求項9】
システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備える情報処理装置における制御方法であって、
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、情報処理装置、及び制御方法に関する。
【背景技術】
【0002】
パーソナルコンピュータなどの情報処理装置は、システム起動時に、エラーがあるか否かを診断するエラー診断処理を実行する（例えば、特許文献１を参照）。このシステム起動時のエラー診断処理では、例えば、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）などのシステムプログラムのインテグリティチェック（整合性のチェック）も行われる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－７６２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、ＢＩＯＳなどのシステムプログラムを実行するプロセッサとは別に設けられているＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）が、プロセッサでシステムプログラムが実行されるよりも前に最初に動作を開始する。そのため、信頼の基点（Ｒｏｏｔ ｏｆ Ｔｒｕｓｔ）としてＥＣでプログラムのダイジェスト値を計算することによりインテグリティチェックを行うという構成がある。しかしながら、ＥＣは、一般的に限られた能力しか持たないため、処理能力が高くない。近年、情報処理装置の機能増加に伴って、プログラムのデータ量が増大してきているため、ＥＣの処理能力ではダイジェスト値の計算に多くの時間がかかり、システムの起動時間が長くなってしまう場合があった。
【0005】
本発明は、上記した事情に鑑みてなされたもので、システムのインテグリティチェックを含む起動時間を短縮することができる情報処理装置、及び制御方法を提供することを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明は上記の課題を解決するためになされたものであり、本発明の第１態様に係る情報処理装置は、システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備え、前記プロセッサは、前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、前記ＥＣは、前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する。
【0007】
上記情報処理装置において、前記メモリは、前記プロセッサとバスで接続されており、前記ＤＤＣは、前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算してもよい。
【0008】
上記情報処理装置において、前記メモリは、前記ＥＣとバスで接続されており、前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、前記ＤＤＣは、前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算してもよい。
【0009】
上記情報処理装置において、前記ＥＣは、暗号化された通信手段を用いて前記プロセッサから前記ダイジェスト値を取得してもよい。
【0010】
上記情報処理装置において、前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、前記ＥＣは、前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証してもよい。
【0011】
上記情報処理装置において、前記ＥＣは、起動時に、前記ＤＤＣプログラム及び前記システムプログラムの実行を開始しないように前記プロセッサに要求し、前記ＤＤＣプログラムの検証結果に基づいて前記ＤＤＣプログラムの実行を許可し、さらに前記システムプログラムの検証結果に基づいて前記システムプログラムの実行を許可してもよい。
【0012】
上記情報処理装置において、前記プロセッサは、前記システムプログラムを実行中のときに前記ＥＣから前記ダイジェスト値の計算要求を受けた場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行ってもよい。
【0013】
上記情報処理装置において、前記ＥＣは、前記システムプログラムを実行中のときに前記ＤＤＣに対して前記ダイジェスト値の計算要求を行う場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行ってもよい。
【0014】
また、本発明の第２態様に係る、システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備える情報処理装置における制御方法は、前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するステップと、前記ＥＣが、前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、を含む。
【発明の効果】
【0015】
本発明の上記態様によれば、システムのインテグリティチェックを含む起動時間を短縮することができる。
【図面の簡単な説明】
【0016】
【図1】第１の実施形態に係る情報処理装置の主要なハードウェア構成の一例を示す図。
【図2】第１の実施形態に係る情報処理装置のインテグリティチェックを行う構成の一例を示すブロック図。
【図3】第１の実施形態に係る起動時のインテグリティチェック処理の一例を示すフローチャート。
【図4】第１の実施形態に係るＯＳ実行中のインテグリティチェック処理の一例を示すフローチャート。
【図5】第２の実施形態に係る情報処理装置のインテグリティチェックを行う構成の一例を示すブロック図。
【図6】第２の実施形態に係る起動時のインテグリティチェック処理の一例を示すフローチャート。
【図7】第２の実施形態に係るＯＳ実行中のインテグリティチェック処理の一例を示すフローチャート。
【発明を実施するための形態】
【0017】
以下、図面を参照して、本発明の実施形態について説明する。
＜第１の実施形態＞
まず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る情報処理装置１の主要なハードウェア構成の一例を示す図である。情報処理装置１は、例えば、クラムシェル型のノートＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）である。
＜第１の実施形態＞
まず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る情報処理装置１の主要なハードウェア構成の一例を示す図である。情報処理装置１は、例えば、クラムシェル型のノートＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）である。
【0018】
図１に示すように、情報処理装置１は、ＳｏＣ１０と、通信部１１と、記憶部１２と、表示部１３と、オーディオシステム１４と、ＵＳＢコネクタ１５と、フラッシュメモリ１６と、ＥＣ２０と、入力部２１と、電源回路２２と、バッテリ２３とを備えている。
【0019】
ＳｏＣ１０は、プロセッサやメモリなどの複数のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が１チップ化されたＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ ａ Ｃｈｉｐ）として構成されている。例えば、ＳｏＣ１０は、不図示のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、チップセット、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを含んで構成されている。ＣＰＵは、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）及びＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）などのシステムプログラム、ＯＳ上で動作する各種ドライバ、各種サービス／ユーティリティ、アプリケーションプログラムなどを実行する。ＤＲＡＭは、ＣＰＵが実行するプログラムの読み込み領域、プログラムの処理データを書き込む作業領域などとして利用される。チップセットは、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、シリアルＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バス、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス、ＰＣＩ－Ｅｘｐｒｅｓｓバス、及びｅＳＰＩ（Ｅｍｂｅｄｄｅｄ Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスなどのコントローラを備えている。
【0020】
通信部１１は、無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）または有線ＬＡＮにより通信ネットワークに接続し、データ通信を行う。
【0021】
記憶部１２は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを含んで構成される。例えば、記憶部１２は、ＯＳ、各種ドライバ、各種サービス／ユーティリティ、アプリケーションプログラム、及び各種データなどを記憶する。
【0022】
表示部１３は、例えば、液晶ディスプレイや有機ＥＬディスプレイを含んで構成され、ＳｏＣ１０が実行する各種プログラムに応じた表示データに基づく画像を表示する。
【0023】
オーディオシステム１４は、音データの記録、再生、出力などを行う。
ＵＳＢコネクタ１５は、ＵＳＢを利用した周辺機器類を接続するためのコネクタである。
ＵＳＢコネクタ１５は、ＵＳＢを利用した周辺機器類を接続するためのコネクタである。
【0024】
フラッシュメモリ１６は、例えばＳＰＩフラッシュメモリであり、少なくともＢＩＯＳのプログラムを記憶する。なお、フラッシュメモリ１６は、後述するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）の処理を行うプログラムをさらに記憶してもよい。ＤＤＣは、プログラムのダイジェスト値を高速に計算するＩＣであり、上述したＳｏＣ１０に含んで構成されている。このＤＤＣを利用してシステムプログラムのダイジェスト値を計算しインテグリティチェックを行う構成については、図２を参照して後述する。
【0025】
ＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）２０は、ＳｏＣ１０によるシステムの動作状態に関わらず、各種デバイス（周辺装置やセンサ等）の監視、制御などを行うワンチップマイコン（Ｏｎｅ-Ｃｈｉｐ Ｍｉｃｒｏｃｏｍｐｕｔｅｒ）である。ＥＣ２０は、不図示のＣＰＵ、ＲＯＭ、ＲＡＭなどで構成されるとともに、各種のバス、複数チャネルのＡ／Ｄ入力端子、Ｄ／Ａ出力端子、タイマ、及びデジタル入出力端子を備えている。ＥＣ２０には、それらのバスや入出力端子を介して、例えば、ＳｏＣ１０、フラッシュメモリ１６、入力部２１、及び電源回路２２などが接続されている。
【0026】
入力部２１は、例えば、キーボード、ポインティング・デバイス、タッチパッドなどの入力デバイスである。また、入力部２１には、電源ボタン等の操作子も含まれる。入力部２１は、ユーザの操作に基づく操作信号をＥＣ２０へ送信する。
【0027】
電源回路２２は、例えば、不図示のＤＣ／ＤＣコンバータ、充放電ユニットなどを含んで構成されている。ＤＣ／ＤＣコンバータは、外部電源（ＡＣ／ＤＣアダプタなど）又はバッテリ２３から供給される直流電力の電圧を、情報処理装置１の各部を動作させるために必要な複数の電圧に変換する。また、電源回路２２は、ＥＣ２０からの制御に基づいて、情報処理装置１の各部に電力を供給する。充放電ユニットは、バッテリ２３の充電及び放電を制御する。
【0028】
バッテリ２３は、例えば、リチウムイオンバッテリである。バッテリ２３は、外部電源から電源回路２２へ直流電力が供給される場合、電源回路２２の制御により充電される。また、バッテリ２３は、外部電源が供給されない状態では、充電されている直流電力を電源回路２２へ供給する。
【0029】
［システムプログラムのインテグリティチェックを行う構成］
次に、情報処理装置１の構成のうちシステムプログラムのインテグリティチェックを行う構成について説明する。
次に、情報処理装置１の構成のうちシステムプログラムのインテグリティチェックを行う構成について説明する。
【0030】
【0031】
ＳｏＣ１０は、メイン処理部１１０と、ＤＤＣ１１１とを備えている。メイン処理部１１０は、少なくともＣＰＵを含む構成であり、上記で説明したＳｏＣ１０に含まれるＣＰＵチップセット、ＤＲＡＭなどを含む構成である。ＤＤＣ１１１は、プログラムのダイジェスト値を計算するハードウェアデバイスである。ＤＤＣ１１１は、ＳｏＣ１０に搭載されているため、処理能力が限られているＥＣ２０でダイジェスト値を計算するよりも高速にダイジェスト値を計算することができる。
【0032】
ＤＤＣ１１１は、フラッシュメモリ１６からＳＰＩを介してＢＩＯＳのプログラムを読み込む。ＤＤＣ１１１は、フラッシュメモリ１６から読み込まれたＢＩＯＳのプログラムのダイジェスト値を計算する。ここで、ダイジェスト値は、ＢＩＯＳのプログラムから、例えばハッシュ関数などを用いて計算される情報であり、ＢＩＯＳのプログラムから一意に決定される。ダイジェスト値は、ＢＩＯＳのプログラムの正当性を証明するための情報である。仮に、ＢＩＯＳのプログラムの少なくとも一部が改ざんされていた場合には、計算されるダイジェスト値が異なる値となるため、検出可能である。
【0033】
ＥＣ２０は、ＤＤＣ１１１がＢＩＯＳのプログラムから計算したダイジェスト値を、ｅＳＰＩを介して取得する。たとえば、ＥＣ２０は、ｅＳＰＩを介してＴＳＬ（Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ Ｓｅｃｕｒｉｔｙ）などの暗号化された安全な通信チャネルを確立し、ＤＤＣ１１１からダイジェスト値を取得する。
【0034】
ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値に基づいて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムを検証する。例えば、ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値を、シグネチャを用いてインテグリティチェックを行う。一例として、ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値を、ＥＣ２０内に予め記憶されている比較用のダイジェスト値（正当なＢＩＯＳのプログラムから計算された正当なダイジェスト値）と比較し、当該比較結果に基づいてＢＩＯＳのプログラムの正当性を判定する。
【0035】
なお、ＢＩＯＳのプログラムの正当性が確認されるまでは、ＢＩＯＳのプログラムの実行を開始させないようにする必要がある。そのため、ＥＣ２０は、起動時に、ＳｏＣ１０が起動しないようにするためのシステム停止信号（Ｓｙｓｔｅｍ ｈａｌｔ ｓｉｇｎａｌ）を、ＳｏＣ１０へ送信する。そして、ＥＣ２０は、インテグリティチェックの結果に基づいて、ＢＩＯＳのプログラムが正当であると判定した場合に、ＢＩＯＳのプログラムの実行を許可する。
【0036】
また、ＤＤＣ１１１は、ＤＤＣ１１１の処理を行うＤＤＣプログラムを実行することにより、ＢＩＯＳのプログラムのダイジェスト値を計算する処理を行う。このＤＤＣプログラムは、例えばフラッシュメモリ１６に記憶されている。ＥＣ２０は、ＢＩＯＳのプログラムのインテグリティチェックを行う前に、フラッシュメモリ１６からＤＤＣプログラムを読み込んで検証してもよい。例えば、ＥＣ２０は、ＤＤＣプログラムからダイジェスト値を計算してインテグリティチェックを行う。ＤＤＣプログラムからのダイジェスト値の計算はＢＩＯＳに比較してプログラムのデータ量が少ないため、ＥＣ２０を行っても短時間で済み、起動時間への影響が少ない。
【0037】
なお、ＥＣ２０がフラッシュメモリ１６からＤＤＣプログラムを読み込む際には、システムの起動前でも使用可能なＧ３シェアリングパスを介して読み込む。ここで、「Ｇ３」は、ＡＣＰＩ（Ａｄｖａｎｃｅｄ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ Ｐｏｗｅｒ Ｉｎｔｅｒｆａｃｅ）で規定されているグローバルシステムステート（Ｇ－Ｓｔａｔｅ）の電力状態を示している。つまり、Ｇ３シェアリングパスは、システムの起動前でも使用可能なパスのことを意味している。
【0038】
［起動時のインテグリティチェック処理］
次に、起動処理においてシステムプログラムのインテグリティチェックを行う処理の動作について説明する。
図３は、本実施形態に係る起動時のインテグリティチェック処理の一例を示すフローチャートである。
次に、起動処理においてシステムプログラムのインテグリティチェックを行う処理の動作について説明する。
図３は、本実施形態に係る起動時のインテグリティチェック処理の一例を示すフローチャートである。
【0039】
ＥＣ２０は、入力部２１（電源ボタン）へのユーザの操作に基づいて情報処理装置１の起動要求を受けると、電源回路２２を制御して各部へ電力の給電を開始させ、電源ＯＮ（オン）の状態へ移行する（ステップＳ１０１）。また、ＳｏＣ１０も電源ＯＮ（オン）の状態へ移行する（ステップＳ１０３）。
【0040】
ＥＣ２０は、ステップＳ１０１において電源ＯＮ（オン）の状態へ移行すると、ＳｏＣ１０が電源ＯＮ（オン）の状態へ移行するものの起動しないようにするために、システム停止信号（Ｓｙｓｔｅｍ ｈａｌｔ ｓｉｇｎａｌ）をＳｏＣ１０へ送信する（ステップＳ１０５）。なお、本例でのシステム停止信号は、ＳｏＣ１０がＤＤＣプログラム及びＢＩＯＳのプログラムのいずれも実行を開始させないようにするための信号である。ＳｏＣ１０は、システム停止信号を受けると、起動処理を保留する。
【0041】
次に、ＥＣ２０は、Ｇ３シェアリングパスを介してフラッシュメモリ１６からＤＤＣプログラムを読み込む（ステップＳ１０７）。そして、ＥＣ２０は、読み込んだＤＤＣプログラムを検証する（ステップＳ１０９）。例えば、ＥＣ２０は、ＤＤＣプログラムからダイジェスト値を計算してインテグリティチェックを行う。
【0042】
ＥＣ２０は、ステップＳ１０９におけるＤＤＣプログラムの検証により、ＤＤＣプログラムが正当であると判定した場合、ＤＤＣ停止解除信号をＳｏＣ１０へ送信する（ステップＳ１１１）。ＤＤＣ停止解除信号は、ＳｏＣ１０（ＤＤＣ１１１）に対してＤＤＣプログラムの実行を許可するための信号である。
【0043】
ＳｏＣ１０は、ＤＤＣ停止解除信号を受取ると、ＤＤＣ１１１の起動を許可する。これにより、ＤＤＣ１１１は、ＳＰＩを介してフラッシュメモリ１６からＤＤＣプログラムを読み込み、ＤＤＣプログラムを実行する（ステップＳ１１３）。
【0044】
次に、ＥＣ２０は、ｅＳＰＩを介してＤＤＣ１１１との間でＴＳＬなどの暗号化された通信チャネルを確立する（ステップＳ１１５）。ＥＣ２０は、この通信チャネルを用いて、ダイジェスト値の計算要求を示す要求信号をＤＤＣ１１１へ送信する（ステップＳ１１７）。
【0045】
ＤＤＣ１１１は、ＥＣ２０からダイジェスト値の計算要求を示す要求信号を取得すると、ＳＰＩを介してフラッシュメモリ１６からＢＩＯＳのプログラムを読み込む（ステップＳ１１９）。そして、ＤＤＣ１１１は、フラッシュメモリ１６から読み込まれたＢＩＯＳのプログラムのダイジェスト値を計算する（ステップＳ１２１）。
【0046】
ＥＣ２０は、ＤＤＣ１１１がＢＩＯＳのプログラムから計算したダイジェスト値を、ｅＳＰＩ（暗号化された通信チャネル）を用いて取得する（ステップＳ１２３）。
【0047】
ＥＣ２０は、ステップＳ１２３において取得したダイジェスト値に基づいて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムを検証する（ステップＳ１２５）。例えば、ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値を、シグネチャを用いてインテグリティチェックを行う。
【0048】
そして、ＥＣ２０は、ステップＳ１２５におけるＢＩＯＳのプログラムを検証により、ＢＩＯＳのプログラムが正当であると判定した場合、ＢＩＯＳ停止解除信号をＳｏＣ１０へ送信する（ステップＳ１２７）。ＢＩＯＳ停止解除信号は、ＳｏＣ１０（メイン処理部１１０）に対してＢＩＯＳのプログラムの実行を許可するための信号である。
【0049】
ＳｏＣ１０は、ＢＩＯＳ停止解除信号を受取ると、ＢＩＯＳの起動を許可する。メイン処理部１１０は、ＳＰＩを介してフラッシュメモリ１６からＢＩＯＳのプログラムを読み込み、ＢＩＯＳのプログラムを実行する（ステップＳ１２９）。これにより、ＳｏＣ１０は、起動処理を実行する。
【0050】
［ＯＳ実行中のインテグリティチェック処理］
次に、起動後のＯＳ実行中にシステムプログラムのインテグリティチェックを行う処理の動作について説明する。
図４は、本実施形態に係るＯＳ実行中のインテグリティチェック処理の一例を示すフローチャートである。
次に、起動後のＯＳ実行中にシステムプログラムのインテグリティチェックを行う処理の動作について説明する。
図４は、本実施形態に係るＯＳ実行中のインテグリティチェック処理の一例を示すフローチャートである。
【0051】
ＥＣ２０は、ＯＳ実行中の所定のタイミングで、ｅＳＰＩ（暗号化された通信チャネル）を用いてダイジェスト値の計算要求を示す要求信号をＳｏＣ１０（ＤＤＣ１１１）へ送信する（ステップＳ２０１）。
【0052】
ＳｏＣ１０は、ステップＳ２０１においてＥＣ２０からダイジェスト値の計算要求を示す要求信号を取得すると、ＳＰＩのバスアクセスの調停を行う（ステップＳ２０３）。そして、ＤＤＣ１１１は、バスアクセスの調停によりアクセス権が付与されたタイミングで、ＳＰＩを介してフラッシュメモリ１６からＢＩＯＳのプログラムを読み込む（ステップＳ２０５）。
【0053】
ＤＤＣ１１１は、フラッシュメモリ１６から読み込まれたＢＩＯＳのプログラムのダイジェスト値を計算する（ステップＳ２０７）。
【0054】
ＥＣ２０は、ＤＤＣ１１１がＢＩＯＳのプログラムから計算したダイジェスト値を、ｅＳＰＩ（暗号化された通信チャネル）を用いて取得する（ステップＳ２０９）。
【0055】
ＥＣ２０は、ステップＳ２０９において取得したダイジェスト値に基づいて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムを検証する（ステップＳ２１１）。例えば、ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値を、シグネチャを用いてインテグリティチェックを行う。
【0056】
以上説明してきたように、本実施形態に係る情報処理装置１は、ＢＩＯＳ（システムの一例）の処理を行うＢＩＯＳのプログラム（システムプログラムの一例）を記憶するフラッシュメモリ１６（メモリの一例）と、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムを実行するＳｏＣ１０（プロセッサの一例）と、ＳｏＣ１０とは別に設けられたＥＣ２０と、を備えている。ＳｏＣ１０は、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムからダイジェスト値を計算するＤＤＣ１１１を有する。ＥＣ２０は、ＤＤＣ１１１により算出されたダイジェスト値に基づいて、ＢＩＯＳのプログラムを検証する。
【0057】
これにより、情報処理装置１は、ＢＩＯＳのプログラムのダイジェスト値の計算をＳｏＣ１０に搭載された処理能力の高いＤＤＣ１１１で行うため、ＥＣ２０でダイジェスト値の計算を行うよりも高速でダイジェスト値の計算を行うことができ、システムのインテグリティチェックを含む起動時間を短縮することができる。
【0058】
例えば、フラッシュメモリ１６は、ＳｏＣ１０とＳＰＩバス（バスの一例）で接続されている。ＤＤＣ１１１は、ＥＣ２０からのダイジェスト値の計算要求に応じて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムをＳＰＩを介して直接的に取得し、取得したＢＩＯＳのプログラムからダイジェスト値を計算する。
【0059】
これにより、情報処理装置１は、ＳｏＣ１０に搭載されたＤＤＣ１１１がフラッシュメモリ１６から直接的にＢＩＯＳのプログラムを読み込んでダイジェスト値を計算することができる。
【0060】
また、ＥＣ２０は、暗号化された通信チャネル（通信手段）を用いてＳｏＣ１０（ＤＤＣ１１１）からダイジェスト値を取得する。
【0061】
これにより、情報処理装置１は、ＤＤＣ１１１が計算したダイジェスト値を安全に（例えば途中で改ざんされることがないように）ＥＣ２０へ受け渡し、信頼の基点（Ｒｏｏｔ ｏｆ Ｔｒｕｓｔ）となるＥＣ２０側でＢＩＯＳのプログラムのインテグリティチェックを行うことができる。
【0062】
また、フラッシュメモリ１６は、ＤＤＣ１１１の処理を行うＤＤＣプログラムを記憶している。そして、ＥＣ２０は、フラッシュメモリ１６からＤＤＣプログラムを取得し、取得したＤＤＣプログラムを検証する。
【0063】
これにより、情報処理装置１は、ＢＩＯＳのプログラムのダイジェスト値を計算するＤＤＣ１１１で実行されるＤＤＣプログラムのインテグリティチェックも行うため、システムの安全性を高めることができる。
【0064】
また、ＥＣ２０は、起動時に、ＤＤＣプログラム及びＢＩＯＳのプログラムの実行を開始しないようにＳｏＣ１０に要求し、ＤＤＣプログラムの検証結果に基づいてＤＤＣプログラムの実行を許可する。
【0065】
これにより、情報処理装置１は、起動時に、ＤＤＣプログラムのインテグリティチェックを行ってからＳｏＣ１０に搭載されたＤＤＣ１１１を起動させ、さらに当該ＤＤＣ１１１を用いてＢＩＯＳのプログラムのインテグリティチェックを行ってからＢＩＯＳを起動させるため、システムの安全性を高めることができる。
【0066】
また、ＳｏＣ１０は、ＢＩＯＳのプログラムを実行して起動した後のＯＳのプログラムを実行中のときにＥＣ２０からダイジェスト値の計算要求を受けた場合、ＤＤＣ１１１がフラッシュメモリ１６からＢＩＯＳのプログラムを取得する際のＳＰＩバスのアクセスの調停を行う。
【0067】
これにより、情報処理装置１は、ＯＳが実行中のときでも、ＯＳの動作を長時間止めることなくシステムのインテグリティチェックを行うことができる。
【0068】
また、本実施形態に係る情報処理装置１における制御方法は、ＳｏＣ１０（プロセッサの一例）が有するＤＤＣ１１１が、フラッシュメモリ１６（メモリの一例）に記憶されているＢＩＯＳのプログラム（システムプログラムの一例）からダイジェスト値を計算するステップと、ＥＣ２０が、ＤＤＣ１１１により算出されたダイジェスト値に基づいて、ＢＩＯＳのプログラムを検証するステップと、を含む。
【0069】
これにより、情報処理装置１は、ＢＩＯＳのプログラムのダイジェスト値の計算をＳｏＣ１０に搭載された処理能力の高いＤＤＣ１１１で行うため、ＥＣ２０でダイジェスト値の計算を行うよりも高速でダイジェスト値の計算を行うことができ、システムのインテグリティチェックを含む起動時間を短縮することができる。
【0070】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
本実施形態に係る情報処理装置１の基本的なハードウェア構成は、図１に示す構成と同様であるが、システムプログラムのインテグリティチェックを行う構成の一部が異なる。
次に、本発明の第２の実施形態について説明する。
本実施形態に係る情報処理装置１の基本的なハードウェア構成は、図１に示す構成と同様であるが、システムプログラムのインテグリティチェックを行う構成の一部が異なる。
【0071】
【0072】
図５に示す構成は、ＤＤＣ１１１がフラッシュメモリ１６からＢＩＯＳのプログラムを読み込む際の経路が、図２に示す第１の実施形態に係る構成と異なる。図５に示すように、フラッシュメモリ１６は、ＳｏＣ１０ではなくＥＣ２０とＳＰＩバスで接続されている。また、ＳｏＣ１０は、ＥＣ２０と専用のパススルーバス（Ｄｅｄｉｃａｔｅｄ Ｐａｓｓ－ｔｈｒｕ ｂｕｓ）で接続されている。このパススルーバスは、フラッシュメモリ１６からＳＰＩを介してＥＣ２０が取得するデータをパススルー方式でＳｏＣ１０へ送信するためのバスである。
【0073】
ＤＤＣ１１１は、フラッシュメモリ１６からＢＩＯＳのプログラムを読み込む際に、ＥＣ２０に対してパススルーモードを設定することにより、パススルーバスを用いてフラッシュメモリ１６にアクセスすることができる。つまり、ＤＤＣ１１１は、ＥＣ２０を経由して（より詳しくは、パススルーバス、ＥＣ２０、及びＳＰＩを介して）フラッシュメモリ１６からＢＩＯＳのプログラムを読み込む。また、ＥＣ２０は、フラッシュメモリ１６からＤＤＣプログラムを読み込む際には、ＳＰＩを介して読み込む。このフラッシュメモリ１６からＢＩＯＳのプログラム及びＤＤＣプログラムを読み込む際の経路が異なる以外は、第１の実施形態と同様である。
【0074】
図６は、本実施形態に係る起動時のインテグリティチェック処理の一例を示すフローチャートである。この図６において、図３に示す各処理に対応する処理には同一の符号を付しており、その説明を省略する。この図６に示す処理では、ステップＳ１０７Ａ、Ｓ１１８Ａ、及びＳ１１９Ａの処理が図３に示す処理とは異なる。
【0075】
ステップＳ１０７Ａでは、ＥＣ２０は、ＳＰＩを介してフラッシュメモリ１６からＤＤＣプログラムを読み込む。
【0076】
また、ＤＤＣ１１１は、ステップＳ１１７においてＥＣ２０からダイジェスト値の計算要求を示す要求信号を取得すると、ＥＣ２０に対してパススルーモードを設定する（ステップＳ１１８Ａ）。これにより、ＤＤＣ１１１は、パススルーバスを介してフラッシュメモリ１６にアクセスすることが可能になる。ＤＤＣ１１１は、ＥＣ２０を介して（より詳しくは、パススルーバス、ＥＣ２０、及びＳＰＩを介して）フラッシュメモリ１６からＢＩＯＳのプログラムを読み込む（ステップＳ１１９Ａ）。そして、ＤＤＣ１１１は、フラッシュメモリ１６から読み込まれたＢＩＯＳのプログラムのダイジェスト値を計算する（ステップＳ１２１）。
【0077】
次に、本実施形態において、起動後のＯＳ実行中にシステムプログラムのインテグリティチェックを行う処理の動作について説明する。本実施形態では、フラッシュメモリ１６がＳＰＩを介してＥＣ２０と接続されているため、ＳＰＩのバスアクセスの調停をＳｏＣ１０ではなくＥＣ２０が行うことが第１の実施形態と異なる。
【0078】
図７は、本実施形態に係るＯＳ実行中のインテグリティチェック処理の一例を示すフローチャートである。
【0079】
ＥＣ２０は、ＯＳ実行中の所定のタイミングで、ｅＳＰＩ（暗号化された通信チャネル）を用いてダイジェスト値の計算要求を示す要求信号をＳｏＣ１０（ＤＤＣ１１１）へ送信する（ステップＳ３０１）。ＤＤＣ１１１は、ステップＳ３０１においてＥＣ２０からダイジェスト値の計算要求を示す要求信号を取得すると、ＥＣ２０に対してパススルーモードを設定する（ステップＳ３０３）。また、ＥＣ２０は、ＳＰＩのバスアクセスの調停を行う（ステップＳ３０３）。
【0080】
ＤＤＣ１１１は、ＥＣ２０によるバスアクセスの調停によりアクセス権が付与されたタイミングで、ＥＣ２０を介して（より詳しくは、パススルーバス、ＥＣ２０、及びＳＰＩを介して）フラッシュメモリ１６からＢＩＯＳのプログラムを読み込む（ステップＳ１１９Ａ）。
【0081】
ＤＤＣ１１１は、フラッシュメモリ１６からＥＣ２０を介して読み込まれたＢＩＯＳのプログラムのダイジェスト値を計算する（ステップＳ３０９）。
【0082】
ＥＣ２０は、ＤＤＣ１１１がＢＩＯＳのプログラムから計算したダイジェスト値を、ｅＳＰＩ（暗号化された通信チャネル）を用いて取得する（ステップＳ３１１）。
【0083】
ＥＣ２０は、ステップＳ３１１において取得したダイジェスト値に基づいて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムを検証する（ステップＳ３１３）。例えば、ＥＣ２０は、ＤＤＣ１１１から取得したダイジェスト値を、シグネチャを用いてインテグリティチェックを行う。
【0084】
以上説明してきたように、本実施形態に係る情報処理装置１において、フラッシュメモリ１６は、ＥＣ２０とＳＰＩバスで接続されている。また、ＥＣ２０は、ＳＰＩバスを介してフラッシュメモリ１６から取得するデータをＳｏＣ１０へパススルー方式で送信するパススルーバスでＳｏＣ１０と接続されている。そして、ＤＤＣ１１１は、ＥＣ２０からのダイジェスト値の計算要求に応じて、フラッシュメモリ１６に記憶されているＢＩＯＳのプログラムをＥＣ２０を経由して取得し、取得したＢＩＯＳのプログラムからダイジェスト値を計算する。
【0085】
これにより、情報処理装置１は、ＳｏＣ１０がフラッシュメモリ１６と直接的に接続されていない構成であっても、ＳｏＣ１０に搭載されたＤＤＣ１１１がＥＣ２０を経由してフラッシュメモリ１６からＢＩＯＳのプログラムを読み込んでダイジェスト値を計算することができる。よって、情報処理装置１は、ＢＩＯＳのプログラムのダイジェスト値の計算をＳｏＣ１０に搭載された処理能力の高いＤＤＣ１１１で行うため、ＥＣ２０でダイジェスト値の計算を行うよりも高速でダイジェスト値の計算を行うことができ、システムのインテグリティチェックを含む起動時間を短縮することができる。
【0086】
また、ＥＣ２０は、ＳｏＣ１０がＢＩＯＳのプルグラムを実行して起動した後のＯＳのプログラムを実行中のときに、ＤＤＣ１１１に対してダイジェスト値の計算要求を行う場合、ＤＤＣ１１がフラッシュメモリ１６からＢＩＯＳのプログラムを取得する際のＳＰＩバスのアクセスの調停を行う。
【0087】
これにより、情報処理装置１は、ＯＳが実行中のときでも、ＯＳの動作を長時間止めることなくシステムのインテグリティチェックを行うことができる。
【0088】
以上、この発明の各実施形態について図面を参照して詳述してきたが、具体的な構成は上述の実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。例えば、上述の各実施形態において説明した各構成は、任意に組み合わせることができる。
【0089】
また、上記実施形態では、ＤＤＣ１１１がダイジェスト値を計算するシステムプログラムとしてＢＩＯＳのプログラムを例に説明したが、ＢＩＯＳ以外のシステムプログラムであってもよい。また、ＤＤＣ１１１は、システムプログラムに限らず、フラッシュメモリ１６に記憶されているデータの一部または全部のダイジェスト値を計算をしてもよい。
【0090】
なお、上述した情報処理装置１は、内部にコンピュータシステムを有している。そして、上述した情報処理装置１が備える各構成の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより上述した情報処理装置１が備える各構成における処理を行ってもよい。ここで、「記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行する」とは、コンピュータシステムにプログラムをインストールすることを含む。ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、インターネットやＷＡＮ、ＬＡＮ、専用回線等の通信回線を含むネットワークを介して接続された複数のコンピュータ装置を含んでもよい。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。このように、プログラムを記憶した記録媒体は、ＣＤ－ＲＯＭ等の非一過性の記録媒体であってもよい。
【0091】
また、記録媒体には、当該プログラムを配信するために配信サーバからアクセス可能な内部又は外部に設けられた記録媒体も含まれる。なお、プログラムを複数に分割し、それぞれ異なるタイミングでダウンロードした後に情報処理装置１が備える各構成で合体される構成や、分割されたプログラムのそれぞれを配信する配信サーバが異なっていてもよい。さらに「コンピュータ読み取り可能な記録媒体」とは、ネットワークを介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、上述した機能の一部を実現するためのものであってもよい。さらに、上述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【0092】
また、上述した実施形態における情報処理装置１が備える各機能の一部、または全部を、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等の集積回路として実現してもよい。各機能は個別にプロセッサ化してもよいし、一部、又は全部を集積してプロセッサ化してもよい。また、集積回路化の手法はＬＳＩに限らず専用回路、または汎用プロセッサで実現してもよい。また、半導体技術の進歩によりＬＳＩに代替する集積回路化の技術が出現した場合、当該技術による集積回路を用いてもよい。
【0093】
また、上記実施形態の情報処理装置１は、ノートＰＣに限定されるものではなく、デスクトップ型のＰＣ、タブレット型のＰＣ等であってもよい。また、情報処理装置１は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）に限定されるものではなく、ゲーム装置や、マルチメディア端末、スマートフォンなど等であってもよい。
【符号の説明】
【0094】
１ 情報処理装置、１０ ＳｏＣ、１１ 通信部、１２ 記憶部、１３ 表示部、１４ オーディオシステム、１５ ＵＳＢコネクタ、１６ フラッシュメモリ、２０ ＥＣ、２１ 入力部、２２ 電源回路、２３ バッテリ、１１０ メイン処理部、１１１ ＤＤＣ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2023-07-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
システムの処理を行うシステムプログラムを記憶するメモリと、
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記メモリは、前記プロセッサとバスで接続されており、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記メモリは、前記プロセッサとバスで接続されており、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
【請求項2】
前記プロセッサは、
前記システムプログラムを実行中のときに前記ＥＣから前記ダイジェスト値の計算要求を受けた場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項１に記載の情報処理装置。
前記システムプログラムを実行中のときに前記ＥＣから前記ダイジェスト値の計算要求を受けた場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項１に記載の情報処理装置。
【請求項3】
システムの処理を行うシステムプログラムを記憶するメモリと、
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記メモリは、前記ＥＣとバスで接続されており、
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記メモリは、前記ＥＣとバスで接続されており、
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記ＤＤＣは、
前記ＥＣからの前記ダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算し、
前記ＥＣは、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
【請求項4】
前記ＥＣは、
前記システムプログラムを実行中のときに前記ＤＤＣに対して前記ダイジェスト値の計算要求を行う場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項３に記載の情報処理装置。
前記システムプログラムを実行中のときに前記ＤＤＣに対して前記ダイジェスト値の計算要求を行う場合、前記ＤＤＣが前記メモリから前記システムプログラムを取得する際の前記バスのアクセスの調停を行う、
請求項３に記載の情報処理装置。
【請求項5】
システムの処理を行うシステムプログラムを記憶するメモリと、
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、
前記ＥＣは、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証し、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、
前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、
を備え、
前記プロセッサは、
前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、
前記ＥＣは、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証し、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証する、
情報処理装置。
【請求項6】
前記ＥＣは、
起動時に、前記ＤＤＣプログラム及び前記システムプログラムの実行を開始しないように前記プロセッサに要求し、前記ＤＤＣプログラムの検証結果に基づいて前記ＤＤＣプログラムの実行を許可し、さらに前記システムプログラムの検証結果に基づいて前記システムプログラムの実行を許可する、
請求項５に記載の情報処理装置。
起動時に、前記ＤＤＣプログラム及び前記システムプログラムの実行を開始しないように前記プロセッサに要求し、前記ＤＤＣプログラムの検証結果に基づいて前記ＤＤＣプログラムの実行を許可し、さらに前記システムプログラムの検証結果に基づいて前記システムプログラムの実行を許可する、
請求項５に記載の情報処理装置。
【請求項7】
システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備える情報処理装置における制御方法であって、
前記メモリは、前記プロセッサとバスで接続されており、
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記ＥＣからのダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
前記メモリは、前記プロセッサとバスで接続されており、
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記ＥＣからのダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記バスを介して直接的に取得し、取得した前記システムプログラムから前記ダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
【請求項8】
システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備える情報処理装置における制御方法であって、
前記メモリは、前記ＥＣとバスで接続されており、
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記ＥＣからのダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
前記メモリは、前記ＥＣとバスで接続されており、
前記ＥＣは、前記バスを介して前記メモリから取得するデータを前記プロセッサへパススルー方式で送信するパススルーバスで前記プロセッサと接続されており、
前記プロセッサが有するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）が、
前記ＥＣからのダイジェスト値の計算要求に応じて、前記メモリに記憶されている前記システムプログラムを前記ＥＣを経由して取得し、取得した前記システムプログラムから前記ダイジェスト値を計算するステップと、
前記ＥＣが、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
【請求項9】
システムの処理を行うシステムプログラムを記憶するメモリと、前記メモリに記憶されている前記システムプログラムを実行するプロセッサと、前記プロセッサとは別に設けられたＥＣ（Ｅｍｂｅｄｄｅｄ Ｃｏｎｔｒｏｌｌｅｒ）と、を備える情報処理装置における制御方法であって、
前記プロセッサは、前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、
前記ＥＣが、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証するステップと、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。
前記プロセッサは、前記メモリに記憶されている前記システムプログラムからダイジェスト値を計算するＤＤＣ（Ｄｅｄｉｃａｔｅｄ Ｄｉｇｅｓｔ Ｃａｌｃｕｌａｔｏｒ）を有し、
前記メモリは、前記ＤＤＣの処理を行うＤＤＣプログラムを記憶しており、
前記ＥＣが、
前記メモリから前記ＤＤＣプログラムを取得し、取得した前記ＤＤＣプログラムを検証するステップと、
前記ＤＤＣにより算出された前記ダイジェスト値に基づいて、前記システムプログラムを検証するステップと、
を含む制御方法。