特開 2023-173188 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023173188

(43)【公開日】2023-12-07

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/304 20060101AFI20231130BHJP

   H01L 21/768 20060101ALI20231130BHJP

【ＦＩ】

H01L21/304 631

H01L21/90 Z

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022085268

(22)【出願日】2022-05-25

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】小松 大士

(72)【発明者】

【氏名】中山 知士

(72)【発明者】

【氏名】内村 勝大

(72)【発明者】

【氏名】稲川 浩巳

【テーマコード（参考）】

5F033

5F057

【Ｆターム（参考）】

5F033HH07

5F033HH08

5F033HH09

5F033HH13

5F033HH18

5F033HH23

5F033HH33

5F033JJ19

5F033NN07

5F033PP15

5F033QQ09

5F033QQ11

5F033QQ48

5F033RR04

5F033SS11

5F057AA12

5F057BA15

5F057BA26

5F057BB03

5F057BB16

5F057CA14

5F057DA11

(57)【要約】

【課題】半導体基板上にめっき法により配線を形成した後、半導体基板の裏面の研削を行う半導体装置の製造方法において、半導体装置の製造方法の信頼性を向上させる。
【解決手段】半導体基板ＳＢの第１主面ＳＦ１、第２主面ＳＦ２を覆う酸化シリコン膜を形成する工程、半導体基板ＳＢの第１主面ＳＦ１側の再配線ＲＭを形成する工程、半導体基板ＳＢの第２主面ＳＦ２を研削する工程、を有する。当該研削工程は、第２主面ＳＦ２上に位置する酸化シリコン膜の膜厚が、１０ｎｍ以上且つ３０ｎｍ以下である状態で行われる。
【選択図】図９

【特許請求の範囲】

【請求項1】

（ａ）第１主面および前記第１主面の反対側の第２主面を有する半導体基板を用意する工程、
（ｂ）前記第１主面および前記第２主面のそれぞれを覆う酸化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１主面上に配線を形成する工程、
（ｄ）前記配線上にめっき法を用いて再配線を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第２主面上に位置する前記酸化シリコン膜および前記第２主面を研削する工程、
を有し、
前記（ｅ）工程は、前記第２主面上に位置する前記酸化シリコン膜の膜厚が、１０ｎｍ以上且つ３０ｎｍ以下である状態で行われる、半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記第１主面および前記第２主面のそれぞれを覆う前記酸化シリコン膜を形成する工程、
（ｂ２）前記（ｂ１）工程の後、前記第１主面および前記第２主面のそれぞれを覆う窒化シリコン膜を形成する工程、
（ｂ３）前記酸化シリコン膜および前記窒化シリコン膜から露出する前記第１主面に、素子分離領域を形成する工程、
（ｂ４）前記（ｂ３）工程の後、前記第２主面上に位置する前記窒化シリコン膜を残しつつ、前記第１主面上に位置する前記窒化シリコン膜を除去することによって、前記第１主面上に位置する前記酸化シリコン膜を露出させる工程、
を有する、半導体装置の製造方法。

【請求項3】

請求項２記載の半導体装置の製造方法において、
（ｃ１）前記（ｂ）工程の後、前記第２主面上に位置する前記窒化シリコン膜を除去する工程、
（ｃ２）前記（ｃ１）工程の後、前記（ｃ）工程の前に、前記第１主面上に層間絶縁膜を形成する工程、
をさらに有し、
前記（ｃ）工程において、前記配線は前記層間絶縁膜上に形成され、
前記（ｄ）工程において、前記再配線は前記配線の一部上に形成される、半導体装置の製造方法。

【請求項4】

請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ５）前記第１主面に溝を形成する工程、
（ｂ６）前記溝の内面、前記第１主面および前記第２主面を酸化することによって、前記酸化シリコン膜を形成する工程、
（ｂ７）前記溝内に、ゲート電極を形成する工程、
を有し、
前記溝内の前記酸化シリコン膜は、ゲート絶縁膜を構成する、半導体装置の製造方法。

【請求項5】

（ａ）第１主面および前記第１主面の反対側の第２主面を有する半導体基板を用意する工程、
（ｂ）前記第１主面および前記第２主面のそれぞれを覆う酸化シリコン膜を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１主面上に配線を形成する工程、
（ｄ）前記配線上にめっき法を用いて再配線を形成する工程、
（ｅ）前記（ｄ）工程の後、前記第２主面上に位置する前記酸化シリコン膜を除去することによって、前記第２主面を露出させる工程、
（ｆ）前記（ｅ）工程の後、前記第１主面を保護テープにより覆う工程、
（ｇ）前記（ｆ）工程の後、前記第２主面を研削する工程、
（ｈ）前記（ｇ）工程の後、前記保護テープを剥離する工程、
を有する、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法に関し、特に、半導体基板上にめっき法により再配線を形成した後、半導体基板の裏面の研削を行う半導体装置の製造方法に適用して有効な技術に関する。

【背景技術】

【0002】

半導体ウェハ上に配線層を形成した後、配線層上にめっき法を用いて再配線を形成する場合がある。特許文献１（特開２０１８－１１３３０７号公報）には、半導体ウェハを薄くする技術として、半導体ウェハの外周部を残しつつ、半導体ウェハの裏面を研削する方法が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１１３３０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

その直径が８インチより大きい半導体ウェハでは、半導体ウェハの平坦度確保などのため、半導体基板の裏面が鏡面である。半導体素子の製造工程において裏面が酸化されても、裏面は鏡面（滑面）のままである。その状態で上記裏面研削工程を行うと、研削歯（研削砥石）の回転がすぐに止まり研磨が正常に行われないことがある。ここで、研磨を正常に行うために研削歯の回転数を上げると、過電流の発生によって研削装置が停止する虞がある。これにより、半導体装置の製造方法の信頼性の劣化が問題となっている。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0006】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0007】

一実施の形態に係る半導体装置の製造方法は、第１主面および第１主面の反対側の第２主面を有する半導体基板を用意する工程、第１主面および第２主面のそれぞれを覆う酸化シリコン膜を形成する工程、第１主面上に配線を形成する工程、配線上にめっき法を用いて再配線を形成する工程、第２主面上に位置する酸化シリコン膜および第２主面を研削する工程、を有する。酸化シリコン膜および第２主面を研削する工程は、第２主面上に位置する酸化シリコン膜の膜厚が、１０ｎｍ以上且つ３０ｎｍ以下である状態で行われる。

【0008】

一実施の形態に係る半導体装置の製造方法は、第１主面および第１主面の反対側の第２主面を有する半導体基板を用意する工程、第１主面および第２主面のそれぞれを覆う酸化シリコン膜を形成する工程、第１主面上に配線を形成する工程、配線上にめっき法を用いて再配線を形成する工程、第２主面上に位置する酸化シリコン膜を除去することによって、第２主面を露出させる工程、第１主面を保護テープにより覆う工程、第２主面を研削する工程、保護テープを剥離する工程、を有する。

【発明の効果】

【0009】

一実施の形態によれば、半導体装置の製造方法の信頼性を向上できる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１である半導体装置の製造工程中の断面図である。

【図2】図１に続く半導体装置の製造工程中の断面図である。

【図3】図２に続く半導体装置の製造工程中の断面図である。

【図4】図３に続く半導体装置の製造工程中の断面図である。

【図5】図４に続く半導体装置の製造工程中の断面図である。

【図6】図５に続く半導体装置の製造工程中の断面図である。

【図7】図６に続く半導体装置の製造工程中の断面図である。

【図8】図７に続く半導体装置の製造工程中の断面図である。

【図9】図８に続く半導体装置の製造工程中の断面図である。

【図10】図９に続く半導体装置の製造工程中の斜視図である。

【図11】図１０に続く半導体装置の製造工程中の斜視図である。

【図12】図１１に続く半導体装置の製造工程中の断面図である。

【図13】図１２に続く半導体装置の製造工程中の断面図である。

【図14】図１３に続く半導体装置の製造工程中の斜視図である。

【図15】実施の形態２である半導体装置の製造工程中の断面図である。

【図16】図１５に続く半導体装置の製造工程中の断面図である。

【図17】図１６に続く半導体装置の製造工程中の断面図である。

【図18】図１７に続く半導体装置の製造工程中の断面図である。

【図19】図１８に続く半導体装置の製造工程中の断面図である。

【発明を実施するための形態】

【0011】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

【0012】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0013】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0014】

（実施の形態１）
＜半導体装置の製造方法＞
以下に、図１～図１４を用いて、本実施の形態の半導体装置の製造方法について説明する。図１～図８、図１２および図１３では、素子形成領域１Ａおよび素子分離形成領域１Ｂを示している。以下、素子形成領域１ＡにＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を形成する場合について説明する。

【0015】

まず、図１に示すように、第１主面（上面、表面）ＳＦ１と、第１主面ＳＦ１の反対側の第２主面（下面、裏面）ＳＦ２とを有する半導体基板ＳＢを用意する。半導体基板ＳＢは、ｎ型導電型の単結晶シリコン（Ｓｉ）からなる。半導体基板ＳＢは、円板状の半導体ウェハである。以下では、半導体基板ＳＢとその上に形成された構造とを含めて半導体ウェハと呼ぶ場合がある。

【0016】

続いて、半導体基板ＳＢ上に、絶縁膜ＩＦ１、ＩＦ２を順に形成する。まず、半導体基板ＳＢ上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば熱酸化法により形成された酸化シリコン（ＳｉＯ_２）膜からなる。次に、絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積された窒化シリコン（Ｓｉ_３Ｎ_４）膜からなる。絶縁膜ＩＦ１の膜厚は、例えば３０ｎｍである。絶縁膜ＩＦ２の膜厚は、例えば１５０ｎｍである。

【0017】

続いて、半導体基板ＳＢ上に溝Ｄ１を形成する。溝Ｄ１は、フォトリソグラフィ技術およびドライエッチング法を用いて、素子分離形成領域１Ｂの絶縁膜ＩＦ２、ＩＦ１を貫通して半導体基板ＳＢに形成される。溝Ｄ１は、第１主面ＳＦ１から第２主面に向かう方向に所定の深さを有する。続いて、図示はしないが、半導体基板ウェハの外周面（側面）を覆う絶縁膜ＩＦ１、ＩＦ２を、エッチングにより除去する。

【0018】

次に、図２に示すように、熱酸化法により、素子分離形成領域１Ｂにおいて絶縁膜ＩＦ１、ＩＦ２から露出している半導体基板ＳＢの第１主面ＳＦ１上に絶縁膜ＩＦ３を形成する。すなわち、絶縁膜ＩＦ３は溝Ｄ１内に形成される。ここでは、半導体基板ウェハの外周面（側面）を覆う絶縁膜ＩＦ３も形成される。絶縁膜ＩＦ３は、酸化シリコン膜からなる。絶縁膜ＩＦ３の厚さは、例えば３００ｎｍ以上である。素子分離形成領域１Ｂに形成された絶縁膜ＩＦ３は、素子分離領域ＥＩを構成するＬＯＣＯＳ（LOCal Oxidation of Silicon）酸化膜である。なお、素子分離形成領域１Ｂにおいて、素子分離領域ＥＩはＳＴＩ（Shallow Trench Isolation）またはＰＮ接合分離でも良い。

【0019】

次に、図３に示すように、絶縁膜ＩＦ１、ＩＦ２をウェットエッチング法などにより除去する。続いて、素子形成領域１Ａの半導体基板ＳＢの第１主面ＳＦ１にｎ型不純物（例えばリン（Ｐ））をイオン注入法により導入する。続いて、半導体基板ＳＢの第１主面ＳＦ１にイオン注入法によりｐ型不純物（例えばホウ素（Ｂ））を導入する。

【0020】

続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、素子形成領域１Ａの半導体基板ＳＢの第１主面ＳＦ１に、複数の溝Ｄ２を形成する。溝Ｄ２は、第１主面ＳＦ１から所定の深さを有する。その後、半導体基板ＳＢに熱処理を施すことによって、半導体基板ＳＢに導入された不純物を拡散させる。これにより、ｎ型の半導体領域ＨＢとｐ型の半導体領域ＦＲが形成される。半導体領域ＨＢと半導体領域ＦＲのそれぞれは、第１主面ＳＦ１から所定の深さを有する。溝Ｄ２は、半導体領域ＨＢと半導体領域ＦＲとの間に形成される。

【0021】

次に、図４に示すように、半導体基板ＳＢの第１主面ＳＦ１を覆う絶縁膜ＩＦ４ａを第１主面ＳＦ１上に形成し、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂを第２主面ＳＦ２上に形成する。絶縁膜ＩＦ４ａ、ＩＦ４ｂのそれぞれは、例えば酸化シリコン膜からなり、その膜厚は例えば１００ｎｍである。絶縁膜ＩＦ４ａ、ＩＦ４ｂは、例えば熱酸化法により形成される。絶縁膜ＩＦ４ａは、溝Ｄ２内の側面および底面に成膜される。すなわち、絶縁膜ＩＦ４ａは、溝Ｄ２の内面および第１主面ＳＦ１上に形成される。絶縁膜ＩＦ４ｂは、第２主面ＳＦ２上に形成される。

【0022】

続いて、半導体基板ＳＢの第１主面ＳＦ１上において、絶縁膜ＩＦ４ａ上にポリシリコンからなる半導体層ＳＬ１を形成する。半導体層ＳＬ１は、絶縁膜ＩＦ４ａを介して溝Ｄ２内に埋め込まれている。図示はしていないが、このとき、絶縁膜ＩＦ４ｂを介して半導体基板ＳＢの第２主面ＳＦ２を覆うポリシリコン膜も形成される。

【0023】

続いて、半導体基板ＳＢの第２主面ＳＦ２を覆うポリシリコン膜を、例えばフッ硝酸を用いたウェットエッチング法により除去する。これにより絶縁膜ＩＦ４ｂを露出させる。第２主面ＳＦ２上に形成されたポリシリコン膜にオーバーエッチングを施すことによって、第２主面ＳＦ２上に形成された絶縁膜ＩＦ４ｂの一部が除去される。これにより、第２主面ＳＦ２上に形成された絶縁膜ＩＦ４ｂの膜厚は、例えば６０ｎｍ以上且つ７０ｎｍ以下程度になる。

【0024】

次に、図５に示すように、半導体層ＳＬ１にエッチングを施すことによって、溝Ｄ２外に形成された半導体層ＳＬ１が除去される。これにより、半導体層ＳＬ１は、溝Ｄ２内にのみ残る。溝Ｄ２内の半導体層ＳＬ１は、ゲート電極ＧＥを構成する。続いて、絶縁膜ＩＦ４ａにエッチングを施すことにより、溝Ｄ２外に形成された絶縁膜ＩＦ４ａが除去される。これにより、絶縁膜ＩＦ４ａは、溝Ｄ２内にのみ残る。溝Ｄ２内の絶縁膜ＩＦ４ａは、ゲート絶縁膜を構成する。

【0025】

続いて、図示はしないが、半導体基板ＳＢの第１主面ＳＦ１および第２主面ＳＦ２を覆う酸化シリコン膜を、例えばＣＶＤ法により形成する。これにより、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂの膜厚は、例えば７０ｎｍ以上且つ８０ｎｍ以下程度になる。続いて、素子形成領域１Ａの半導体基板ＳＢの第１主面ＳＦ１にｐ型不純物（例えばホウ素（Ｂ））をイオン注入法により導入する。続いて半導体基板ＳＢに熱処理を施すことにより、ｐ型の半導体領域ＣＨＲを形成する。半導体領域ＣＨＲは、半導体基板ＳＢの第１主面ＳＦ１から所定の深さを有する。半導体領域ＣＨＲの深さは、溝Ｄ２の深さより浅い。

【0026】

続いて、半導体基板ＳＢの第１主面ＳＦ１および第２主面ＳＦ２を覆う酸化シリコン膜（図示しない）をウェットエッチング法により除去する。これにより、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂの膜厚は、例えば５０ｎｍ以上且つ６０ｎｍ以下程度になる。

【0027】

次に、図６に示すように、素子形成領域１Ａの隣り合う溝Ｄ２同士の間において、半導体基板ＳＢの第１主面ＳＦ１にｎ型不純物（例えばヒ素（Ａｓ））をイオン注入法により導入する。これにより、半導体基板ＳＢの第１主面ＳＦ１にｎ型の半導体領域ＥＲを形成する。半導体領域ＥＲは、第１主面ＳＦ１から所定の深さを有する。半導体領域ＥＲの深さは、半導体領域ＣＨＲの深さより浅い。半導体領域ＥＲは、エミッタ領域の拡散層を構成する。半導体領域ＥＲのｎ型不純物濃度は、半導体領域ＨＲのｎ型不純物濃度よりも高い。

【0028】

続いて、半導体基板ＳＢの第１主面ＳＦ１上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば主に酸化シリコン膜からなり、例えばＣＶＤ法などにより形成される。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬを貫通し、ゲート電極ＧＥ、半導体基板ＳＢの第１主面ＳＦ１のそれぞれの一部を露出するコンタクトホール（接続孔）ＣＨを複数形成する。なお、図６ではゲート電極ＧＥの直上のコンタクトホールＣＨなどを図示していない。素子形成領域１Ａにおいて、コンタクトホールＣＨは、半導体領域ＥＲを貫通して半導体領域ＣＨＲに達する。同様に、素子分離形成領域１Ｂでは、コンタクトホールＣＨは半導体領域ＣＨＲに達する。

【0029】

次に、図７に示すように、層間絶縁膜ＩＬをイオン注入阻止マスクとして用いて、半導体基板ＳＢの第１主面ＳＦ１にｐ型不純物（例えばホウ素（Ｂ））をイオン注入法により導入する。これにより、素子形成領域１Ａおよび素子分離形成領域１ＢのコンタクトホールＣＨの底面において、露出する半導体基板ＳＢ内にｐ型の半導体領域ＢＣを形成する。半導体領域ＢＣの深さは、例えば半導体領域ＣＨＲの深さよりも浅い。半導体領域ＢＣのｐ型不純部厚濃度は、半導体領域ＣＨＲのｐ型不純部厚濃度より高い。

【0030】

続いて、各コンタクトホールＣＨ内に、コンタクトプラグ（導電性接続部）ＣＰを形成する。具体的には、スパッタリング法などにより、コンタクトホールＣＨ内が埋め込まれるように、半導体基板ＳＢの第１主面ＳＦ１上にタングステン（Ｗ）膜を堆積する。その後、コンタクトホールＣＨ外に形成されたタングステン膜をＣＭＰ（Chemical Mechanical Polishing）法などにより除去することで、コンタクトホールＣＨ内に残ったタングステン膜からなるコンタクトプラグＣＰを形成する。図７の素子形成領域１Ａに示すコンタクトプラグＣＰは、半導体領域ＥＲに電気的に接続されている。また、当該コンタクトプラグＣＰは、半導体領域ＢＣを介して半導体領域（チャネル形成領域）ＣＨＲに電気的に接続されている。素子分離形成領域１Ｂに形成されたコンタクトプラグＣＰは、半導体領域ＢＣを介して半導体領域（チャネル形成領域）ＣＨＲに電気的に接続されている。

【0031】

続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、配線（配線層）Ｍ１を形成する。具体的には、例えばＴｉ（チタン）と、ＴｉＮ（窒化チタン）またはＴｉＷ（チタンタングステン）などからなるバリア導体膜と、ＡｌＣｕ（アルミニウム銅）などからなる主導体膜とを順にスパッタリング法などにより成膜する。これにより、バリア導体膜および主導体膜からなる配線Ｍ１を形成する。配線Ｍ１は、複数のコンタクトプラグＣＰのそれぞれに接続されている。この工程では、半導体ウェハの外周面を覆う金属膜（図示しない）が形成される。続いて、ウェットエッチング法により、半導体ウェハの外周面を覆う金属膜を除去する。この工程では、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂも表面の一部が除去されることにより、絶縁膜ＩＦ４ｂの膜厚が薄くなる。これにより、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂの膜厚は、例えば１０ｎｍ以上且つ３０ｎｍ以下になる。ここでは、当該絶縁膜ＩＦ４ｂの膜厚は例えば３０ｎｍである。

【0032】

次に、図８に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、配線Ｍ１の一部を除去し、層間絶縁膜ＩＬを露出させる。すなわち、配線Ｍ１をパターニングする。続いて、半導体基板ＳＢの第１主面ＳＦ１上に、例えばポリイミドなどからなるパッシベーション膜ＰＦを形成する。続いて、露光および現像を行うことで、パッシベーション膜ＰＦをパターニングする。パッシベーション膜ＰＦは、配線Ｍ１の一部を露出する開口を有する。

【0033】

次に、図９に示すように、再配線工程を行う。すなわち、パッシベーション膜ＰＦから露出する配線Ｍ１の一部上に再配線ＲＭを形成する。図９では、半導体ウェハの端部を含む断面図を示している。再配線ＲＭの膜厚は、パッシベーション膜ＰＦよりも小さい。ここでは、配線Ｍ１の端部の表面であって、パッシベーション膜ＰＦから露出する配線Ｍ１の上面および側面にも金属膜ＭＦが形成される。この再配線工程では、例えばニッケル（Ｎｉ）膜および金（Ａｕ）膜を順にめっき法により形成することで、当該ニッケル膜および金膜からなる積層構造を有する再配線ＲＭを形成する。このとき、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂの膜厚は１０ｎｍ以上且つ３０ｎｍ以下である。

【0034】

次に、図１０に示すように、半導体ウェハＷＦの第１主面ＳＦ１を覆う保護テープＴＰを貼り付けた後、半導体ウェハＷＦの上下を反転させる。つまり、保護テープＴＰにより覆われた第１主面ＳＦ１が下側になるように反転させる。

【0035】

次に、図１１に示すように、半導体ウェハＷＦの第２主面ＳＦ２および第２主面上に形成された酸化シリコン膜を研削する。研削工程は、第２主面ＳＦ２上に形成された酸化シリコン膜の膜厚が、１０ｎｍ以上且つ３０ｎｍ以下である状態で行われる。半導体ウェハＷＦの第２主面ＳＦ２側から研削し、半導体基板ＳＢの厚さを薄くする。これにより、半導体基板の厚さは、例えば４０μｍ以上且つ６０μｍ以下程度になる。半導体ウェハＷＦの表面側に保護テープＴＰが貼り付けてあるので、半導体基板ＳＢに形成された半導体素子等は破壊されない。

【0036】

ここでは、半導体ウェハＷＦの最外周のエッジ部分ＥＧ（補強部、リング状補強部、補強用の環状凸部）を残し、その内側の半導体基板ＳＢの第２主面ＳＦ２のみを研削して薄くする。研削しないエッジ部分ＥＧの幅は、例えば２．５ｍｍ以上且つ３ｍｍ以下程度である。ここでは、半導体ウェハＷＦを回転させながら、半導体ウェハＷＦの第２主面ＳＦ２に回転する研削砥石ＧＲの研削歯を当てて研削を行う。

【0037】

その後、図示はしないが、半導体基板ＳＢの第２主面ＳＦ２に対しスピンエッチングを行う。まず、例えば回転機構を備えたスピンヘッドに半導体ウェハＷＦを真空吸着または機械的に固定する。その後、半導体ウェハＷＦを回転させながら、半導体ウェハＷＦの上方に設けられたノズルから半導体ウェハＷＦの第２主面ＳＦ２にエッチング液を流すことにより、半導体ウェハＷＦの第２主面ＳＦ２を洗浄する。

【0038】

次に、図１２に示すように、半導体基板ＳＢの第２主面ＳＦ２にｎ型不純物（例えばヒ素（Ａｓ））をイオン注入法により導入する。これにより、半導体基板ＳＢの第２主面ＳＦ２に、ｎ型の半導体領域ＣＲを形成する。これにより、素子形成領域１Ａに、トレンチ型のＩＧＢＴを形成する。半導体領域ＣＲは、ＩＧＢＴのコレクタ領域を構成する。すなわち、ＩＧＢＴは、少なくとも、ゲート電極ＧＥ、エミッタ領域である半導体領域ＥＲ、コレクタ領域である半導体領域ＣＲおよび、チャネル形成領域である半導体領域ＣＨＲを有している。

【0039】

次に、図１３に示すように、半導体基板ＳＢの第２主面ＳＦ２を覆う裏面電極（コレクタ電極）ＢＥを形成する。具体的には、半導体基板ＳＢの第２主面ＳＦ２上に、Ａｌ、Ｔｉ、Ｎｉ、Ａｕなどからなる積層金属膜を形成する。これにより、当該積層金属膜からなる裏面電極ＢＥを形成する。

【0040】

次に、図１４に示すように、保護テープＴＰを半導体ウェハＷＦから剥離する。

【0041】

その後の工程の図示は省略するが、半導体ウェハＷＦに対しダイシングを行うことで、半導体ウェハＷＦを個片化する。これにより、半導体ウェハから複数の半導体チップを得る。以上により、本実施の形態の半導体装置が略完成する。

【0042】

＜本実施の形態の効果＞
本実施の形態における半導体装置の製造方法では、半導体基板を薄くするために、半導体基板の裏面研削が行われる。ここでは、当該研削工程の前に再配線工程を行うが、再配線工程において半導体基板の第２主面（裏面）のシリコンが露出している場合、第２主面が導電性を有しているため、めっき処理での反応により第２主面上に異物が発生（析出）する。

【0043】

異物の発生を防ぐ方法としては、第２主面を保護テープで覆った状態で再配線工程を行うことが考えられる。しかし、そのような第２主面上に保護テープを形成する工程を加えた場合（特に、保護テープ貼り付け用の装置を新たに導入した場合）、半導体装置の製造コストが増大する。また、再配線工程の後、図１１～図１３を用いて説明したように第２主面の研削工程および第２主面へのイオン注入、裏面電極形成工程を行うため、当該保護テープを剥離する工程も必要となる。

【0044】

そこで、本実施の形態では、半導体基板ＳＢの第２主面ＳＦ２が絶縁膜ＩＦ４ｂにより覆われた状態で再配線工程を行っている。すなわち、第２主面ＳＦ２が不導体である絶縁膜ＩＦ４ｂにより保護されているため、めっき処理において第２主面ＳＦ２上に異物が発生することを防げる。このとき、絶縁膜ＩＦ４ｂの膜厚が１０ｎｍ未満である場合、当該異物の発生を防げない虞があるため、絶縁膜ＩＦ４ｂの膜厚は１０ｎｍ以上である必要がある。ここでは、ＩＧＢＴの溝Ｄ２を形成した後の酸化工程で裏面も酸化することによって形成された絶縁膜ＩＦ４ｂを利用している。

【0045】

ここで、その直径が８インチより大きい（例えば３００ｍｍ）半導体ウェハでは、平坦性を確保する観点から、半導体ウェハの第２主面ＳＦ２は鏡面（滑面）であり、第２主面ＳＦ２を覆う絶縁膜ＩＦ４ｂの表面も鏡面（滑面）である。そのような半導体ウェハでは、絶縁膜ＩＦ４ｂが比較的厚い状態で上記研削工程を行うと、研削歯（研削砥石）の回転がすぐに止まり、研削が進まないことがある。つまり、絶縁膜ＩＦ４ｂが少し削られた後、研削歯が絶縁膜ＩＦ４ｂの表面を滑るようになり、研削が進まないことがある。ここで、研削を進めるために研削歯の回転数を上げると、過電流で研削装置が停止する場合がある。このように、半導体ウェハの第２主面ＳＦ２が、表面が鏡面であり比較的厚い絶縁膜ＩＦ４ｂにより覆われていることは、半導体装置の製造方法の信頼性の劣化の原因となる。

【0046】

そこで、本実施の形態では、当該研削工程は、絶縁膜ＩＦ４ｂの膜厚が１０ｎｍ以上且つ３０ｎｍ以下の状態で行われる。このように、絶縁膜ＩＦ４ｂの膜厚を３０ｎｍ以下とすれば、絶縁膜ＩＦ４ｂが薄いため、研削により絶縁膜ＩＦ４ｂを容易に除去でき、半導体基板ＳＢを研削して薄くできる。

【0047】

これにより、再配線工程における異物の発生を防ぎ、且つ、裏面研削により半導体基板を薄くすることができる。したがって、当該異物の発生防止のために半導体ウェハの裏面に対する保護テープの形成および剥離を行う必要がない。よって、半導体装置の製造方法の信頼性を向上できる。

【0048】

なお、本実施の形態では、半導体基板ＳＢの裏面の研削工程が、絶縁膜ＩＦ４ｂの膜厚が１０ｎｍ以上且つ３０ｎｍ以下の状態で行われることが肝要である。本実施の形態では、絶縁膜ＩＦ４ｂの膜厚は複数の工程で薄くされるが、これに限定されない。絶縁膜ＩＦ４ｂの膜厚は、１つの工程で１０ｎｍ以上且つ３０ｎｍ以下にされても良い。また、絶縁膜ＩＦ４ｂの膜厚を薄くする各工程において除去される絶縁膜ＩＦ４ｂの膜厚も特に限定されない。

【0049】

（実施の形態２）
実施の形態１の半導体装置の製造方法において説明したように、半導体ウェハの裏面に形成された半導体層の除去工程、半導体ウェハの外周面に形成された金属膜の除去工程などにより、半導体ウェハの裏面を覆う絶縁膜の膜厚が徐々に小さくなる。そこで、再配線工程の直前に当該絶縁膜の膜厚が１０ｎｍ以下になることを防ぐための工夫を、以下に図１５～図１９を用いて説明する。図１５～図１９は、図１～図６を用いて説明した工程と同様に、製造工程中の半導体装置を示す断面図であり、ここでは半導体ウェハの周縁部を含む箇所を示している。

【0050】

まず、図１５に示すように、図１で説明した半導体基板ＳＢの準備工程、および、絶縁膜ＩＦ１、ＩＦ２の成膜工程を行う。ただし、ここではまだ図１で説明した溝Ｄ１の形成を行わない。このとき、半導体ウェハＷＦの周縁部および半導体基板ＳＢの第２主面ＳＦ２も、絶縁膜ＩＦ１、ＩＦ２により覆われる。なお、実施の形態１でも、半導体基板ＳＢの第２主面ＳＦ２は、絶縁膜ＩＦ１、ＩＦ２により覆われているが、図示を省略している。実施の形態１では、絶縁膜ＩＦ１、ＩＦ２は、絶縁膜ＩＦ４ａ、ＩＦ４ｂの形成前に除去されている。絶縁膜ＩＦ１の膜厚は、例えば３０ｎｍである。絶縁膜ＩＦ２の膜厚は、例えば１５０ｎｍである。

【0051】

次に、図１６に示すように、図１を用いて説明した工程を行って、溝Ｄ１を形成する。続いて、半導体ウェハＷＦの外周面を覆う絶縁膜ＩＦ１、ＩＦ２を除去する。

【0052】

次に、図１７に示すように、図２を用いて説明した絶縁膜ＩＦ３の形成を行う。このとき、露出している半導体ウェハＷＦの外周面にも絶縁膜ＩＦ３が形成される。また、図２では示していないが、絶縁膜ＩＦ３を形成する酸化工程では、窒化シリコン膜からなる絶縁膜ＩＦ２上にも絶縁膜ＩＦ３ａが形成される。これは、半導体基板ＳＢの第１主面ＳＦ１側も第２主面ＳＦ２側も同様である。半導体ウェハＷＦの外周面に絶縁膜ＩＦ３を形成することによって、後の再配線工程において半導体ウェハＷＦの外周面にて異物の発生を防ぐことができる。

【0053】

次に、図１８に示すように、フッ酸（ＨＦ）を用いてウェットエッチングを行うことで、半導体基板ＳＢの第１主面ＳＦ１側の絶縁膜ＩＦ２を覆う絶縁膜ＩＦ３ａを除去する。ここでは、枚葉設備を用いて半導体基板ＳＢの第１主面ＳＦ１側に対してのみウェットエッチングを実施する。第２主面ＳＦ２を覆う絶縁膜ＩＦ３ａを残しつつ、第１主面ＳＦ１上の絶縁膜ＩＦ３ａを除去することによって、絶縁膜ＩＦ２を露出させる。

【0054】

次に、図１９に示すように、熱リン酸を用いたウェットエッチングを行うことで、露出している絶縁膜ＩＦ２を除去し、これにより、半導体基板ＳＢの第１主面ＳＦ１上の絶縁膜ＩＦ１を露出させる。すなわち、第２主面ＳＦ２上に位置する絶縁膜ＩＦ２を残しつつ、第１主面ＳＦ１上に位置する絶縁膜ＩＦ２を除去することによって、第１主面ＳＦ１上に位置する絶縁膜ＩＦ１を露出させる。この工程は、図３を用いて説明した、絶縁膜ＩＦ２の除去工程に対応する。この工程では、窒化シリコンを選択的に除去するため、酸化シリコン膜が除去されずに残る。したがって、酸化シリコン膜からなる絶縁膜ＩＦ３ａにより覆われた半導体基板ＳＢの第２主面ＳＦ２側の絶縁膜ＩＦ２は除去されずに残る。なお、半導体基板ＳＢの第１主面ＳＦ１側に形成されたＬＯＣＯＳ酸化膜である絶縁膜ＩＦ３も除去されずに残る。本実施の形態の形態の主な特徴の一つは、半導体基板ＳＢの第２主面ＳＦ２側の絶縁膜ＩＦ２を残すことで、その後の工程で、絶縁膜ＩＦ２と半導体基板ＳＢの第２主面ＳＦ２との間の絶縁膜ＩＦ１が薄くなること、または全て除去されることを防ぐことにある。

【0055】

次に、図示は省略するが、図３を用いて説明したように、絶縁膜ＩＦ１を除去し、半導体領域ＦＲ、ＨＢおよび溝Ｄ２の形成工程を行う。その後の工程は、図４～図６を用いて説明した工程と同様に行う。続いて、図７を用いて説明したコンタクトプラグＣＰの形成工程を行う。ただし、半導体基板ＳＢの第２主面ＳＦ２は絶縁膜ＩＦ１、ＩＦ２により覆われているため、図４に示す絶縁膜ＩＦ４ｂは、第２主面ＳＦ２側に形成されないことも考えられる。

【0056】

図１９に示す工程の後、図６に示す層間絶縁膜ＩＬの形成工程の直前までに、熱リン酸を用いたウェットエッチングを行うことで、露出している絶縁膜ＩＦ２を除去する。この除去工程までは、半導体基板ＳＢの第２主面ＳＦ２側の絶縁膜ＩＦ１は絶縁膜ＩＦ２により覆われているため、半導体層の除去工程などで当該絶縁膜ＩＦ１が除去されることはない。

【0057】

その後、図６～図１４を用いて説明した工程と同様の工程を行うことで、本実施の形態の半導体装置が略完成する。図７を用いた製造工程の説明では、配線Ｍ１の形成工程で半導体ウェハＷＦの外周面を覆うように形成された金属膜（図示しない）を除去する工程について述べた。当該除去工程は、半導体基板ＳＢの第２主面ＳＦ２側で絶縁膜ＩＦ１が露出している場合に絶縁膜ＩＦ１を除去し得る工程である。もし第２主面ＳＦ２側の絶縁膜ＩＦ１が除去され第２主面ＳＦ２が露出していると、再配線形成工程において第２主面ＳＦ２上に異物が発生する虞がある。しかし、本実施の形態では、パッシベーション膜ＰＦの形成直前まで絶縁膜ＩＦ２により当該絶縁膜ＩＦ１を保護するため、当該絶縁膜ＩＦ１の膜厚が減少して第２主面ＳＦ２が露出するのを防げる。これにより、より確実に絶縁膜ＩＦ１を１０ｎｍ以上且つ３０ｎｍ以下の膜厚で第２主面ＳＦ２上に残すことができる。したがって、図１１を用いて説明した研削工程において、半導体基板ＳＢの第２主面ＳＦ２の研削を容易に行うことができる。

【0058】

すなわち、本実施の形態では、図１８を用いて説明した工程で、意図的に半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜ＩＦ２を残すことで、半導体装置の製造工程中に第２主面ＳＦ２を覆う絶縁膜ＩＦ１が除去されることを防いでいる。このようにして、図１１を用いて説明した研削工程まで当該絶縁膜ＩＦ１を残すことで、前記実施の形態１と同様の効果を得られる。

【0059】

（実施の形態３）
本実施の形態では、実施の形態１と同様に、図１～図９を用いて説明した半導体装置の製造工程が行われる。本実施の形態では、図９を用いて説明した再配線工程の後に、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜（例えば絶縁膜ＩＦ４ｂ）を全て除去する。これにより、半導体基板ＳＢの第２主面ＳＦ２を露出させる。当該絶縁膜の除去方法としては、ウェットエッチング法またはドライエッチング法が考えられる。

【0060】

次に、図１０を用いて説明した保護テープＴＰの貼り付けを行う。続いて、図１１を用いて説明した工程を行う。ここでは、半導体基板ＳＢの露出する第２主面ＳＦ２を直接研削する。シリコンの面である第２主面ＳＦ２であれば、第２主面ＳＦ２が鏡面であっても、厚い酸化シリコン膜からなる滑面に比べ容易に研削を行うことができる。よって、半導体装置の製造方法の信頼性を向上できる。

【0061】

本実施の形態では、図１０を用いて説明した保護テープＴＰの形成前に、半導体基板ＳＢの第２主面ＳＦ２を覆う絶縁膜を除去するため、当該除去工程前の当該絶縁膜の膜厚は、３０ｎｍより大きくてもよい。

【0062】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0063】

例えば、実施の形態１～３に記載したＩＧＢＴの構成部分の導電型を入れ替えてもよい。また、素子形成領域１Ａに形成する素子は、ＩＧＢＴではなく、ＩＧＢＴ以外のパワー半導体、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）またはダイオードなど、いずれの素子であってもよい。当該素子は、縦型半導体素子に限られず、半導体基板の第１主面側にのみ構成部分を有するプレーナ型の素子であってもよい。

【符号の説明】

【0064】

１Ａ 素子形成領域
１Ｂ 素子分離形成領域
ＢＣ、ＣＨＲ、ＣＲ、ＥＲ、ＦＲ、ＨＢ、ＨＲ 半導体領域
ＢＥ 裏面電極
ＣＨ コンタクトホール
ＣＰ コンタクトプラグ
Ｄ１、Ｄ２ 溝
ＥＧ エッジ部分
ＥＩ 素子分離領域
ＧＥ ゲート電極
ＧＲ 研削砥石
ＩＦ１～ＩＦ５、ＩＦ３ａ、ＩＦ４ａ、ＩＦ４ｂ 絶縁膜
ＩＬ 層間絶縁膜
Ｍ１ 配線
ＭＦ 金属膜
ＰＦ パッシベーション膜
ＲＭ 再配線
ＳＢ 半導体基板
ＳＦ１ 第１主面
ＳＦ２ 第２主面
ＳＬ１ 半導体層
ＴＰ 保護テープ
ＷＦ 半導体ウェハ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】