(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173190
(43)【公開日】2023-12-07
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231130BHJP
【ＦＩ】
H01L29/78 301P
H01L29/78 301S
【審査請求】未請求
【請求項の数】23
【出願形態】ＯＬ
(21)【出願番号】P 2022085271
(22)【出願日】2022-05-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】後藤 洋太郎
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AC21
5F140BA01
5F140BA16
5F140BD05
5F140BF04
5F140BF18
5F140BF53
5F140BG08
5F140BG12
5F140BH07
5F140BH30
5F140BJ08
5F140BJ15
5F140BJ17
5F140BJ27
5F140BK09
5F140BK13
5F140BK34
5F140CA03
5F140CB01
5F140CB04
5F140CC03
5F140CC08
5F140CE07
5F140CF04
(57)【要約】
【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板ＳＢにｎ型ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ｐ型半導体領域ＰＲと、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＰＲを囲むｐ型半導体領域ＰＢとが形成されている。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間の半導体基板ＳＢ上に絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。半導体基板ＳＢに、ｎ型ソース領域ＳＲを貫通するように窪み部ＫＢが形成されており、窪み部ＫＢの下にｐ型半導体領域ＰＲが形成されている。
【選択図】図１
【解決手段】半導体基板ＳＢにｎ型ソース領域ＳＲと、ｎ型ドレイン領域ＤＲと、ｐ型半導体領域ＰＲと、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＰＲを囲むｐ型半導体領域ＰＢとが形成されている。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間の半導体基板ＳＢ上に絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。半導体基板ＳＢに、ｎ型ソース領域ＳＲを貫通するように窪み部ＫＢが形成されており、窪み部ＫＢの下にｐ型半導体領域ＰＲが形成されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板に互いに離間して形成された、ＭＩＳＦＥＴの第１導電型のソース領域および前記ＭＩＳＦＥＴの前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴのゲート電極と、
前記ソース領域を貫通する、前記半導体基板に形成された窪み部と、
前記窪み部の下に設けられた前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記半導体基板中に、前記ソース領域および前記第１半導体領域を囲むように形成された、前記第２導電型の第２半導体領域と、を備えた半導体装置。
前記半導体基板に互いに離間して形成された、ＭＩＳＦＥＴの第１導電型のソース領域および前記ＭＩＳＦＥＴの前記第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴのゲート電極と、
前記ソース領域を貫通する、前記半導体基板に形成された窪み部と、
前記窪み部の下に設けられた前記第１導電型とは反対の第２導電型の第１半導体領域と、
前記半導体基板中に、前記ソース領域および前記第１半導体領域を囲むように形成された、前記第２導電型の第２半導体領域と、を備えた半導体装置。
【請求項2】
請求項１に記載の半導体装置は、
前記第２半導体領域が、前記第１半導体領域の底面と側面と接し、さらに、前記第２半導体領域は、前記ソース領域の底面と前記窪み部側以外の側面と接する、半導体装置。
前記第２半導体領域が、前記第１半導体領域の底面と側面と接し、さらに、前記第２半導体領域は、前記ソース領域の底面と前記窪み部側以外の側面と接する、半導体装置。
【請求項3】
請求項１記載の半導体装置において、
平面視において、前記窪み部は前記ソース領域に囲まれている、半導体装置。
平面視において、前記窪み部は前記ソース領域に囲まれている、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記ゲート電極のゲート幅方向において、前記ソース領域の幅と、前記ゲート電極の幅とが同じ幅である、半導体装置。
前記ゲート電極のゲート幅方向において、前記ソース領域の幅と、前記ゲート電極の幅とが同じ幅である、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１半導体領域の上面は、前記半導体基板の中の前記ソース領域の底面よりも下に位置する、半導体装置。
前記第１半導体領域の上面は、前記半導体基板の中の前記ソース領域の底面よりも下に位置する、半導体装置。
【請求項6】
請求項５に記載の半導体装置において、
前記ゲート電極のゲート長方向における、前記第１半導体領域の長さは、前記窪み部の長さよりも長い、半導体装置。
前記ゲート電極のゲート長方向における、前記第１半導体領域の長さは、前記窪み部の長さよりも長い、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
平面視において、前記第１半導体領域は、前記第２半導体領域にアイランド状に配置されている、半導体装置。
平面視において、前記第１半導体領域は、前記第２半導体領域にアイランド状に配置されている、半導体装置。
【請求項8】
請求項７に記載の半導体装置において、
前記第１半導体領域は、前記第２半導体領域中に複数設けられている、半導体装置。
前記第１半導体領域は、前記第２半導体領域中に複数設けられている、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記半導体基板上に設けられた層間絶縁膜と、
前記第１半導体領域と電気的に接続された第１コンタクトプラグと、
前記窪み部の側面に形成された側壁絶縁膜と、
をさらに備え、
前記第１コンタクトプラグは、前記層間絶縁膜を貫通し、前記側壁絶縁膜の間を通り抜け、前記第１半導体領域の上面に達する、半導体装置。
前記半導体基板上に設けられた層間絶縁膜と、
前記第１半導体領域と電気的に接続された第１コンタクトプラグと、
前記窪み部の側面に形成された側壁絶縁膜と、
をさらに備え、
前記第１コンタクトプラグは、前記層間絶縁膜を貫通し、前記側壁絶縁膜の間を通り抜け、前記第１半導体領域の上面に達する、半導体装置。
【請求項10】
請求項９に記載の半導体装置において、
前記層間絶縁膜を貫通し、かつ、前記ソース領域と電気的に接続された第２コンタクトプラグを更に備え、
前記第１コンタクトプラグと前記第２コンタクトプラグとは、平面視においてゲート幅方向に一直線上に並び、前記窪み部と前記ソース領域との境界が前記第１コンタクトプラグと前記第２コンタクトプラグとの間に挟まれる、半導体装置。
前記層間絶縁膜を貫通し、かつ、前記ソース領域と電気的に接続された第２コンタクトプラグを更に備え、
前記第１コンタクトプラグと前記第２コンタクトプラグとは、平面視においてゲート幅方向に一直線上に並び、前記窪み部と前記ソース領域との境界が前記第１コンタクトプラグと前記第２コンタクトプラグとの間に挟まれる、半導体装置。
【請求項11】
請求項１０に記載の半導体装置において、
前記第１コンタクトプラグから前記第１半導体領域に供給される電位と、前記第２コンタクトプラグから前記ソース領域に供給される電位とが同じである、半導体装置。
前記第１コンタクトプラグから前記第１半導体領域に供給される電位と、前記第２コンタクトプラグから前記ソース領域に供給される電位とが同じである、半導体装置。
【請求項12】
請求項１に記載の半導体装置において、
前記ソース領域と前記ドレイン領域との間の前記第２半導体領域の上部が、前記ＭＩＳＦＥＴのチャネル形成領域であり、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い、半導体装置。
前記ソース領域と前記ドレイン領域との間の前記第２半導体領域の上部が、前記ＭＩＳＦＥＴのチャネル形成領域であり、
前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも高い、半導体装置。
【請求項13】
請求項１記載の半導体装置において、
前記ゲート電極のゲート長方向において、前記第１半導体領域と前記ドレイン領域との間に介在する前記第１導電型の第３半導体領域を更に有し、
前記第３半導体領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低い、半導体装置。
前記ゲート電極のゲート長方向において、前記第１半導体領域と前記ドレイン領域との間に介在する前記第１導電型の第３半導体領域を更に有し、
前記第３半導体領域の不純物濃度は、前記ドレイン領域の不純物濃度よりも低い、半導体装置。
【請求項14】
請求項１２に記載の半導体装置において、
前記第２半導体領域は、前記第１半導体領域を囲む前記第２導電型の第４半導体領域と、前記第４半導体領域に隣接する前記第２導電型の第５半導体領域とを有し、
前記第４半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高く、
前記チャネル形成領域は、前記第５半導体領域に位置している、半導体装置。
前記第２半導体領域は、前記第１半導体領域を囲む前記第２導電型の第４半導体領域と、前記第４半導体領域に隣接する前記第２導電型の第５半導体領域とを有し、
前記第４半導体領域の不純物濃度は、前記第５半導体領域の不純物濃度よりも高く、
前記チャネル形成領域は、前記第５半導体領域に位置している、半導体装置。
【請求項15】
請求項１に記載の半導体装置において、
前記半導体基板に、前記窪み部とその下の前記第１半導体領域との組は複数設けられており、
前記複数の組は、前記ゲート電極のゲート幅方向に互いに離間して並んでいる、半導体装置。
前記半導体基板に、前記窪み部とその下の前記第１半導体領域との組は複数設けられており、
前記複数の組は、前記ゲート電極のゲート幅方向に互いに離間して並んでいる、半導体装置。
【請求項16】
以下の工程を有する、ＭＩＳＦＥＴを備える半導体装置の製造方法：
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を介して導電膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記導電膜をエッチングすることにより、前記導電膜からなる第１パターンを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１パターンに覆われていない前記半導体基板に前記ＭＩＳＦＥＴの第１導電型のソース領域を、イオン注入法を用いて形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板をエッチングすることにより、前記ソース領域を貫通する窪み部を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板中に、前記窪み部の下に、前記第１導電型とは反対の第２導電型の第１半導体領域を、イオン注入法を用いて形成する工程。
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を介して導電膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記導電膜をエッチングすることにより、前記導電膜からなる第１パターンを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１パターンに覆われていない前記半導体基板に前記ＭＩＳＦＥＴの第１導電型のソース領域を、イオン注入法を用いて形成する工程、
（ｅ）前記（ｄ）工程後、前記半導体基板をエッチングすることにより、前記ソース領域を貫通する窪み部を形成する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板中に、前記窪み部の下に、前記第１導電型とは反対の第２導電型の第１半導体領域を、イオン注入法を用いて形成する工程。
【請求項17】
請求項１６に記載の半導体装置の製造方法において、
（ｂ１）前記（ｂ）工程後で、前記（ｃ）工程前に、前記導電膜上に第１レジストパターンを形成する工程、
を更に有し、
前記（ｃ）工程では、前記第１レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、第１開口部を有する前記第１パターンを形成し、
前記（ｄ）工程では、前記第１レジストパターンをマスクとして用いて前記第１開口部からイオン注入を行うことにより、前記半導体基板に前記ソース領域を形成し、
（ｄ１）前記（ｄ）工程後で、前記（ｅ）工程前に、前記第１レジストパターンを除去する工程、
を更に有する、半導体装置の製造方法。
（ｂ１）前記（ｂ）工程後で、前記（ｃ）工程前に、前記導電膜上に第１レジストパターンを形成する工程、
を更に有し、
前記（ｃ）工程では、前記第１レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、第１開口部を有する前記第１パターンを形成し、
前記（ｄ）工程では、前記第１レジストパターンをマスクとして用いて前記第１開口部からイオン注入を行うことにより、前記半導体基板に前記ソース領域を形成し、
（ｄ１）前記（ｄ）工程後で、前記（ｅ）工程前に、前記第１レジストパターンを除去する工程、
を更に有する、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
（ｅ１）前記（ｄ１）工程後で、前記（ｅ）工程前に、前記半導体基板上に、ゲート電極となる部分の前記第１パターンの一部を覆いながら第２レジストパターンを形成する工程、
を更に有し、
前記（ｅ）工程では、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように前記窪み部を形成し、
（ｅ２）前記（ｅ）工程後で、前記（ｆ）工程前に、前記第２レジストパターンを除去する工程、
を更に有する、半導体装置の製造方法。
（ｅ１）前記（ｄ１）工程後で、前記（ｅ）工程前に、前記半導体基板上に、ゲート電極となる部分の前記第１パターンの一部を覆いながら第２レジストパターンを形成する工程、
を更に有し、
前記（ｅ）工程では、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように前記窪み部を形成し、
（ｅ２）前記（ｅ）工程後で、前記（ｆ）工程前に、前記第２レジストパターンを除去する工程、
を更に有する、半導体装置の製造方法。
【請求項19】
請求項１８に記載の半導体装置の製造方法において、
前記第２レジストパターンは、平面視において前記ソース領域に内包される第２開口部を有し、
前記（ｅ）工程では、前記第２開口部の底部で前記半導体基板をエッチングすることにより、前記窪み部を形成する、半導体装置の製造方法。
前記第２レジストパターンは、平面視において前記ソース領域に内包される第２開口部を有し、
前記（ｅ）工程では、前記第２開口部の底部で前記半導体基板をエッチングすることにより、前記窪み部を形成する、半導体装置の製造方法。
【請求項20】
請求項１８に記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように前記窪み部を形成し、かつ、前記第２レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極を形成する、半導体装置の製造方法。
前記（ｅ）工程では、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように前記窪み部を形成し、かつ、前記第２レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極を形成する、半導体装置の製造方法。
【請求項21】
請求項２０に記載の半導体装置の製造方法において、
（ｆ１）前記（ｅ２）工程後で、前記（ｆ）工程前に、前記半導体基板上に、前記ゲート電極を覆うように、第３レジストパターンを形成する工程、
を更に有し、
前記第３レジストパターンは、平面視において前記窪み部と重なる位置に第３開口部を有し、
前記（ｆ）工程では、前記第３レジストパターンをマスクとして用いたイオン注入により、前記窪み部の下に前記第１半導体領域を形成する、半導体装置の製造方法。
（ｆ１）前記（ｅ２）工程後で、前記（ｆ）工程前に、前記半導体基板上に、前記ゲート電極を覆うように、第３レジストパターンを形成する工程、
を更に有し、
前記第３レジストパターンは、平面視において前記窪み部と重なる位置に第３開口部を有し、
前記（ｆ）工程では、前記第３レジストパターンをマスクとして用いたイオン注入により、前記窪み部の下に前記第１半導体領域を形成する、半導体装置の製造方法。
【請求項22】
請求項１８に記載の半導体装置の製造方法において、
前記第２レジストパターンは、平面視において前記第１開口部を露出する第２開口部を有し、
前記ゲート電極のゲート長方向において、前記第２開口部の長さは、前記第１開口部の長さよりも小さい、半導体装置の製造方法。
前記第２レジストパターンは、平面視において前記第１開口部を露出する第２開口部を有し、
前記ゲート電極のゲート長方向において、前記第２開口部の長さは、前記第１開口部の長さよりも小さい、半導体装置の製造方法。
【請求項23】
請求項１８に記載の半導体装置の製造方法において、
前記第２レジストパターンは、前記導電膜上および前記ソース領域の一部上に形成される、半導体装置の製造方法。
前記第２レジストパターンは、前記導電膜上および前記ソース領域の一部上に形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ＬＤＭＯＳＦＥＴを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)がある。ＬＤＭＯＳＦＥＴは、高いドレイン耐圧を有している。
【0003】
特開２０２１－１９０５４８号公報（特許文献１）には、ＬＤＭＯＳＦＥＴを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２１－１９０５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＭＩＳＦＥＴを有する半導体装置において、できるだけ性能を向上させることが望まれる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、半導体基板と、前記半導体基板に互いに離間して形成された第１導電型のソース領域および前記第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域を貫通するように前記半導体基板に形成された窪み部と、を備える。半導体装置は、更に、前記窪み部の下に設けられた第２導電型の第１半導体領域と、前記ソース領域および前記第１半導体領域を囲むように形成された前記第２導電型の第２半導体領域と、を備える。
【0008】
一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板を用意する工程、（ｂ）前記半導体基板上にゲート絶縁膜を介してゲート電極用の導電膜を形成する工程、（ｃ）前記（ｂ）工程後、前記導電膜をエッチングすることにより、前記導電膜からなる第１パターンを形成するとともに前記半導体基板の第１上面を露出させる工程、を有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、前記第１上面に第１導電型のソース領域をイオン注入法を用いて形成する工程、（ｅ）前記（ｄ）工程後、前記第１上面をエッチングすることにより、前記ソース領域を貫通するように窪み部を形成する工程、（ｆ）前記（ｅ）工程後、前記半導体基板における前記窪み部の下に、第２導電型の第１半導体領域をイオン注入法を用いて形成する工程、を有する。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】一実施の形態の半導体装置の要部断面図である。
【図2】一実施の形態の半導体装置の要部断面図である。
【図3】一実施の形態の半導体装置の要部平面図である。
【図4】変形例の半導体装置の要部断面図である。
【図5】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図21】検討例の半導体装置の要部断面図である。
【図22】検討例の半導体装置の要部平面図である。
【図23】検討例の半導体装置の製造工程中の要部断面図である。
【図31】検討例の半導体装置の要部断面図である。
【図32】一実施の形態の半導体装置の要部断面図である。
【図33】他の実施の形態の半導体装置の要部断面図である。
【図34】他の実施の形態の半導体装置の要部断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
（実施の形態１）
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の要部断面図であり、図３は、本実施の形態の半導体装置の要部平面図である。図１および図２には、ゲート長方向に略平行な断面が示されているが、図３のＡ１－Ａ１線の断面図が図１にほぼ対応し、図３のＡ２－Ａ２線の断面図が図２にほぼ対応している。図１～図３には、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＰＲを共有する２つのＬＤＭＯＳＦＥＴが示されている。
＜半導体装置の構造について＞
本発明の一実施の形態の半導体装置を図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の要部断面図であり、図３は、本実施の形態の半導体装置の要部平面図である。図１および図２には、ゲート長方向に略平行な断面が示されているが、図３のＡ１－Ａ１線の断面図が図１にほぼ対応し、図３のＡ２－Ａ２線の断面図が図２にほぼ対応している。図１～図３には、ｎ型ソース領域ＳＲおよびｐ型半導体領域ＰＲを共有する２つのＬＤＭＯＳＦＥＴが示されている。
【0015】
また、図３には、Ｘ方向およびＹ方向が示されている。Ｘ方向は、ゲート電極ＧＥのゲート長方向に沿った方向であり、従って、チャネル長方向に沿った方向である。Ｙ方向は、ゲート電極ＧＥのゲート幅方向である。Ｙ方向は、Ｘ方向に交差する方向であり、より特定的には、Ｘ方向に直交する方向である。なお、以下では、ゲート電極ＧＥのゲート長方向を、単に「ゲート長方向」と称し、ゲート電極ＧＥのゲート幅方向を、単に「ゲート幅方向」と称する。
【0016】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置であり、ここでは、ＭＩＳＦＥＴとしてＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor)を有する半導体装置である。
【0017】
なお、本願において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)またはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。また、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子の一種である。
【0018】
【0019】
図１～図３に示されるように、ＭＩＳＦＥＴとして、ＬＤＭＯＳＦＥＴが、半導体基板ＳＢの主面に形成されている。半導体基板ＳＢは、例えばホウ素（Ｂ）などのｐ型不純物が導入されたｐ型の単結晶シリコンなどからなる半導体基板である基板本体ＳＢ１と、基板本体ＳＢ１上に形成されたｎ型の埋込層（半導体層）ＮＢＬと、埋込層ＮＢＬ上に形成された、ｐ型の単結晶シリコンなどからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、半導体基板ＳＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢ１の不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。エピタキシャル層ＥＰおよび埋込層ＮＢＬも、半導体基板ＳＢの一部とみなすことができる。
【0020】
半導体基板ＳＢの主面には、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて絶縁体（絶縁膜）からなる素子分離領域（図示せず）が形成されている。
【0021】
図１および図２を参照する。半導体基板ＳＢの上部（上層部）、すなわちエピタキシャル層ＥＰの上部（上層部）には、ｎ型半導体領域（ｎ型ドリフト層、ｎ型ウエル）ＮＤとｐ型半導体領域（ｐ型ボディ領域、ｐ型ウエル）ＰＢとが形成されている。ｎ型半導体領域ＮＤは、ｎ型の半導体領域である。
【0022】
＜＜ｐ型半導体領域ＰＢ＞＞
ｐ型半導体領域ＰＢは、ｐ型の半導体領域である。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとは、互いに隣接している。ｐ型ボディ領域ＰＢの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＢは、後述するｎ型ソース領域ＳＲとｐ型半導体領域ＰＲとを囲むように形成されている。より具体的には、ｐ型半導体領域ＰＢが、ｐ型半導体領域ＰＲの底面と側面と接している。さらに、ｐ型半導体領域ＰＢは、ｎ型ソース領域ＳＲの底面と後述する窪み部ＫＢ側以外の側面と接する。
ｐ型半導体領域ＰＢは、ｐ型の半導体領域である。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとは、互いに隣接している。ｐ型ボディ領域ＰＢの不純物濃度（ｐ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＢは、後述するｎ型ソース領域ＳＲとｐ型半導体領域ＰＲとを囲むように形成されている。より具体的には、ｐ型半導体領域ＰＢが、ｐ型半導体領域ＰＲの底面と側面と接している。さらに、ｐ型半導体領域ＰＢは、ｎ型ソース領域ＳＲの底面と後述する窪み部ＫＢ側以外の側面と接する。
【0023】
ｐ型半導体領域ＰＢは、バックゲートとして機能することができる。ｐ型半導体領域ＰＢは、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能も有することができる。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間において、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＢの上部（上層部）が、ＬＤＭＯＳＦＥＴのチャネル形成領域となる。
【0024】
＜＜ｎ型ソース領域ＳＲ＞＞
ｐ型半導体領域ＰＢ内に、ｎ型ソース領域（ｎ型半導体領域）ＳＲが形成されている。ｎ型ソース領域ＳＲは、ＬＤＭＯＳＦＥＴのソース領域として機能するｎ型半導体領域である。ｎ型ソース領域ＳＲは、後述する窪み部ＫＢと隣接している。本実施の形態では、図１を参照すると、断面において窪み部ＫＢの左右にｎ型ソース領域ＳＲが配置されている。そのため、ｎ型ソース領域ＳＲの側面の一つは窪み部ＫＢと接している。ｎ型ソースＰＲは、半導体基板ＳＢの中に形成されている。ｎ型ソース領域ＰＲの上面は、半導体基板ＳＢの上面と同じ高さにある。
ｐ型半導体領域ＰＢ内に、ｎ型ソース領域（ｎ型半導体領域）ＳＲが形成されている。ｎ型ソース領域ＳＲは、ＬＤＭＯＳＦＥＴのソース領域として機能するｎ型半導体領域である。ｎ型ソース領域ＳＲは、後述する窪み部ＫＢと隣接している。本実施の形態では、図１を参照すると、断面において窪み部ＫＢの左右にｎ型ソース領域ＳＲが配置されている。そのため、ｎ型ソース領域ＳＲの側面の一つは窪み部ＫＢと接している。ｎ型ソースＰＲは、半導体基板ＳＢの中に形成されている。ｎ型ソース領域ＰＲの上面は、半導体基板ＳＢの上面と同じ高さにある。
【0025】
＜＜窪み部ＫＢ＞＞
半導体基板ＳＢの主面（上面）には、すなわちエピタキシャル層ＥＰの主面（上面）には、窪み部ＫＢが形成されている。窪み部ＫＢは半導体基板ＳＢの厚さ方向にえぐられた凹部形状である。窪み部ＫＢは、ｎ型ソース領域ＳＲの上面から下面にその内部を貫く空間によって構成される。図１では、窪み部ＫＢは、ｎ型ソース領域ＳＲの中央を貫通している。窪み部ＫＢは、さらにｎ型ソース領域ＳＲの下のｐ型半導体領域ＰＢ内に達する空間を形成している。
半導体基板ＳＢの主面（上面）には、すなわちエピタキシャル層ＥＰの主面（上面）には、窪み部ＫＢが形成されている。窪み部ＫＢは半導体基板ＳＢの厚さ方向にえぐられた凹部形状である。窪み部ＫＢは、ｎ型ソース領域ＳＲの上面から下面にその内部を貫く空間によって構成される。図１では、窪み部ＫＢは、ｎ型ソース領域ＳＲの中央を貫通している。窪み部ＫＢは、さらにｎ型ソース領域ＳＲの下のｐ型半導体領域ＰＢ内に達する空間を形成している。
【0026】
ここで図３を参照する。平面視において、窪み部ＫＢは、ｎ型ソース領域ＳＲに内包されている。すなわち、平面視において、窪み部ＫＢはｎ型ソース領域ＳＲで囲まれている。ｎ型ソース領域ＳＲは、窪み部ＫＢを取り囲むように窪み部ＫＢと接している。図１で示されるように、ｎ型ソース領域ＳＲの一つの側面、すなわち、窪み部ＫＢと隣接する側面以外の側面、とｎ型ソース領域ＳＲの底面とは、ｐ型半導体領域ＰＢで覆われている。
【0027】
＜＜ｐ型半導体領域ＰＲ＞＞
ｐ型半導体領域ＰＢ内には、ｐ型半導体領域ＰＲも形成されている。ｐ型半導体領域ＰＲは、窪み部ＫＢの底部（底面）の下に形成されている。ｐ型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＢの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＲの側面と底面とは、ｐ型半導体領域ＰＢに接している。ｐ型半導体領域ＰＲは、その上面を除きｐ型半導体領域ＰＢで覆われている。したがって、ｐ型半導体領域ＰＢは、ｎ型ソース領域ＳＲと合わせてｐ型半導体領域ＰＲを囲むように形成されている。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢのコンタクトとして機能することができる。
ｐ型半導体領域ＰＢ内には、ｐ型半導体領域ＰＲも形成されている。ｐ型半導体領域ＰＲは、窪み部ＫＢの底部（底面）の下に形成されている。ｐ型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＢの不純物濃度（ｐ型不純物濃度）よりも高い。ｐ型半導体領域ＰＲの側面と底面とは、ｐ型半導体領域ＰＢに接している。ｐ型半導体領域ＰＲは、その上面を除きｐ型半導体領域ＰＢで覆われている。したがって、ｐ型半導体領域ＰＢは、ｎ型ソース領域ＳＲと合わせてｐ型半導体領域ＰＲを囲むように形成されている。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢのコンタクトとして機能することができる。
【0028】
本実施の形態では、ｐ型半導体領域ＰＲの上面は、ｎ型ソース領域ＳＲの底面よりも下に位置している。言い換えると、ｐ型半導体領域ＰＲの上面の高さ位置は、ｎ型ソース領域ＳＲの底面の高さ位置よりも低い。ｐ型半導体領域ＰＲの側面は、窪み部ＫＢの側面と同じ平面に収まる。同じく、ｐ型半導体領域ＰＲの側面は、ｎ型ソース領域ＳＲの側面とも同じ平面に収まっている。ゲート長方向におけるｐ型半導体領域ＰＲの長さは、窪み部ＫＢの長さと同じである。ここで、図３２も参照すると、ｐ型半導体領域ＰＲの長さは幅Ｌ１と表示される。また、図１１も参照すると、窪み部ＫＢの長さは幅Ｌ３と表示される。
【0029】
なお、変形例として、図４に示されるように、ｐ型半導体領域ＰＲの長さは、窪み部ＫＢの長さよりも広くすることもできる。これによりｐ型半導体領域ＰＲとｐ型半導体領域ＰＢのコンタクト領域を広くすることができる。ここで、図４は、本実施の半導体装置の変形例を示す要部断面図であり、図１に相当する断面が示されている。図４には、ゲート長方向におけるｐ型半導体領域ＰＲの長さが、ゲート長方向における窪み部ＫＢの長さよりも長い場合が示されている。
【0030】
また、図３において、平面視するとｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢの中にアイランド状に配置されている。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢの中に複数アイランド状に配置することができる。
【0031】
＜＜ｎ型半導体領域ＮＤ＞＞
再び図１を参照する。ゲート長方向（Ｘ方向）において、ｎ型半導体領域ＮＤは、ｐ型半導体領域ＰＢと隣接している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢのうち、ｎ型半導体領域ＮＤがドレイン側に位置し、ｐ型半導体領域ＰＢがソース側に位置している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとの境界は、ゲート電極ＧＥの下方に位置するとともに、ゲート電極ＧＥのゲート幅方向（Ｙ方向）に延在している。
再び図１を参照する。ゲート長方向（Ｘ方向）において、ｎ型半導体領域ＮＤは、ｐ型半導体領域ＰＢと隣接している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢのうち、ｎ型半導体領域ＮＤがドレイン側に位置し、ｐ型半導体領域ＰＢがソース側に位置している。ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとの境界は、ゲート電極ＧＥの下方に位置するとともに、ゲート電極ＧＥのゲート幅方向（Ｙ方向）に延在している。
【0032】
＜＜ｎ型ドレイン領域ＤＲ＞＞
ｎ型半導体領域ＮＤ内に、ｎ型ドレイン領域（ｎ型半導体領域）ＤＲが形成されている。ｎ型半導体領域ＮＤは、ｎ型ドレイン領域ＤＲを囲むように形成されている。言い換えると、ｎ型ドレイン領域ＤＲの底面および側面は、ｎ型半導体領域ＮＤで覆われている。ｎ型ドレイン領域ＤＲは、ＬＤＭＯＳＦＥＴのドレイン領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＤの不純物濃度（ｎ型不純物濃度）よりも高い。ｎ型ドレイン領域ＤＲとｎ型ソース領域ＳＲとは、ゲート電極ＧＥのゲート長方向（Ｘ方向）において、互いに離間している。
ｎ型半導体領域ＮＤ内に、ｎ型ドレイン領域（ｎ型半導体領域）ＤＲが形成されている。ｎ型半導体領域ＮＤは、ｎ型ドレイン領域ＤＲを囲むように形成されている。言い換えると、ｎ型ドレイン領域ＤＲの底面および側面は、ｎ型半導体領域ＮＤで覆われている。ｎ型ドレイン領域ＤＲは、ＬＤＭＯＳＦＥＴのドレイン領域として機能するｎ型半導体領域である。ｎ型ドレイン領域ＤＲの不純物濃度（ｎ型不純物濃度）は、ｎ型半導体領域ＮＤの不純物濃度（ｎ型不純物濃度）よりも高い。ｎ型ドレイン領域ＤＲとｎ型ソース領域ＳＲとは、ゲート電極ＧＥのゲート長方向（Ｘ方向）において、互いに離間している。
【0033】
ゲート電極ＧＥのゲート長方向（Ｘ方向）において、ｐ型半導体領域ＰＢとｎ型ドレイン領域ＤＲとの間には、ｎ型ドレイン領域ＤＲよりも不純物濃度（ｎ型不純物濃度）が低いｎ型半導体領域ＮＤが介在している。このため、ＬＤＭＯＳＦＥＴのチャネル形成領域とｎ型ドレイン領域ＤＲとの間には、ｎ型ドレイン領域ＤＲよりも低不純物濃度のｎ型半導体領域ＮＤが存在し、そのｎ型半導体領域ＮＤは、ｎ型ドリフト領域として機能することができる。従って、ゲート電極ＧＥのゲート長方向（Ｘ方向）において、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間には、チャネル形成領域とｎ型半導体領域ＮＤ（ｎ型ドリフト領域）とが存在し、ｎ型ソース領域ＳＲ側にチャネル形成領域が位置し、ｎ型ドレイン領域ＤＲ側にｎ型半導体領域ＮＤが位置している。チャネル形成領域は、ｎ型ソース領域ＳＲとｎ型半導体領域ＮＤとに隣接しており、Ｘ方向においてｎ型ソース領域ＳＲとｎ型半導体領域ＮＤとの間に介在している。また、ｎ型半導体領域ＮＤおよびｐ型半導体領域ＰＢの下に残存するｐ型のエピタキシャル層ＥＰは、リサーフ層（リサーフ領域）として機能することができる。なお、本実施形態では、エピタキシャル層が用いられているが、これに限定されず、イオン注入によって形成された層を用いることもできる。
【0034】
＜＜ゲート電極ＧＥ＞＞
半導体基板ＳＢの主面（上面）には、すなわちエピタキシャル層ＥＰの主面（上面）には、絶縁膜（ゲート絶縁膜）ＧＦを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。半導体基板ＳＢのエピタキシャル層ＥＰには、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが形成されている。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間のエピタキシャル層ＥＰ上に、絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。絶縁膜ＧＦは、ＬＤＭＯＳＦＥＴのゲート絶縁膜である。なお、ｎ型ソース領域ＳＲの幅は、ゲート電極ＧＥのゲート幅に対して同じ幅になる。すなわち、Ｙ方向において、ソース領域ＳＲの幅とゲート電極ＧＥの幅とは同じになる。
半導体基板ＳＢの主面（上面）には、すなわちエピタキシャル層ＥＰの主面（上面）には、絶縁膜（ゲート絶縁膜）ＧＦを介して、ＬＤＭＯＳＦＥＴのゲート電極ＧＥが形成されている。半導体基板ＳＢのエピタキシャル層ＥＰには、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが形成されている。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間のエピタキシャル層ＥＰ上に、絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。絶縁膜ＧＦは、ＬＤＭＯＳＦＥＴのゲート絶縁膜である。なお、ｎ型ソース領域ＳＲの幅は、ゲート電極ＧＥのゲート幅に対して同じ幅になる。すなわち、Ｙ方向において、ソース領域ＳＲの幅とゲート電極ＧＥの幅とは同じになる。
【0035】
ゲート電極ＧＥは、例えば、多結晶シリコン膜（ドープトポリシリコン膜）の単体膜あるいは多結晶シリコン膜と金属シリサイド層との積層膜などからなる。絶縁膜ＧＦは、例えば酸化シリコン膜などからなる。ゲート電極ＧＥの両側面（側壁）上には、絶縁膜（例えば酸化シリコン膜）からなるサイドウォールスペーサ（側壁絶縁膜）ＳＷ１が形成されている。
【0036】
ゲート電極ＧＥはｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に配置されている。ゲート電極ＧＥに閾値電圧以上の電圧が印加されると、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＢの上部（上層部）にｎ型反転層が形成される。ｎ型反転層はチャネルとなる。ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが、チャネルおよびｎ型半導体領域ＮＤを通じて導通する。
【0037】
ｐ型半導体領域ＰＢの一部はゲート電極ＧＥの下方に位置し、ｎ型半導体領域ＮＤの一部はゲート電極ＧＥの下方に位置している。ｐ型半導体領域ＰＢとｎ型半導体領域ＮＤとの境界は、ＰＮ接合面を構成する。この境界は、Ｘ方向におけるゲート電極ＧＥの途中に位置している。
【0038】
＜＜側壁絶縁膜ＳＷ２＞＞
窪み部ＫＢの側面上には、絶縁膜からなる側壁絶縁膜ＳＷ２が形成されている。例えば、側壁絶縁膜ＳＷ２は、酸化シリコン膜からなる。側壁絶縁膜ＳＷ２は、サイドウォールスペーサ状である。図１を参照すると、側壁絶縁膜ＳＷ２は、半導体の厚さ方向（図の高さ方向）において、ｎ型ソース領域ＳＲ上の金属シリサイドＳＬの位置の高さから始まり、窪み部ＫＢの底、すなわち第１半導体領域ＰＲの上面に至るまで、窪み部ＫＢの側面を覆うように設けられている。側壁絶縁膜ＳＷ２は、窪み部ＫＢに面するｎ型ソース領域ＳＲと第２半導体領域ＰＢを覆っている。
窪み部ＫＢの側面上には、絶縁膜からなる側壁絶縁膜ＳＷ２が形成されている。例えば、側壁絶縁膜ＳＷ２は、酸化シリコン膜からなる。側壁絶縁膜ＳＷ２は、サイドウォールスペーサ状である。図１を参照すると、側壁絶縁膜ＳＷ２は、半導体の厚さ方向（図の高さ方向）において、ｎ型ソース領域ＳＲ上の金属シリサイドＳＬの位置の高さから始まり、窪み部ＫＢの底、すなわち第１半導体領域ＰＲの上面に至るまで、窪み部ＫＢの側面を覆うように設けられている。側壁絶縁膜ＳＷ２は、窪み部ＫＢに面するｎ型ソース領域ＳＲと第２半導体領域ＰＢを覆っている。
【0039】
＜＜金属シリサイド層ＳＬ＞＞
ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの各上部（上層部）に、それぞれ金属シリサイド層ＳＬが形成されてる。金属シリサイド層ＳＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または白金添加ニッケルシリサイド層などからなり、サリサイド（Salicide：Self Aligned Silicide）技術を用いて形成することができる。金属シリサイド層ＳＬは、形成することが好ましいが、不要であれば、省略することもできる。
ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの各上部（上層部）に、それぞれ金属シリサイド層ＳＬが形成されてる。金属シリサイド層ＳＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または白金添加ニッケルシリサイド層などからなり、サリサイド（Salicide：Self Aligned Silicide）技術を用いて形成することができる。金属シリサイド層ＳＬは、形成することが好ましいが、不要であれば、省略することもできる。
【0040】
＜＜層間絶縁膜ＩＬ＞＞
半導体基板ＳＢの主面（上面）上には、すなわちエピタキシャル層ＥＰの主面（上面）上には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、層間絶縁膜ＩＬを形成することもできる。層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬは、窪み部ＫＢ内にも形成されている。すなわち、層間絶縁膜ＩＬは、半導体基板ＳＢ（エピタキシャル層ＥＰ）の主面上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、かつ、窪み部ＫＢ内を埋め込むように、形成されている。
半導体基板ＳＢの主面（上面）上には、すなわちエピタキシャル層ＥＰの主面（上面）上には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、絶縁膜として層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜からなる。相対的に薄い窒化シリコン膜と、該窒化シリコン上の相対的に厚い酸化シリコン膜との積層膜により、層間絶縁膜ＩＬを形成することもできる。層間絶縁膜ＩＬの上面は平坦化されている。層間絶縁膜ＩＬは、窪み部ＫＢ内にも形成されている。すなわち、層間絶縁膜ＩＬは、半導体基板ＳＢ（エピタキシャル層ＥＰ）の主面上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、かつ、窪み部ＫＢ内を埋め込むように、形成されている。
【0041】
層間絶縁膜ＩＬには、コンタクトホール（貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電性のプラグ（コンタクトプラグ）ＰＧが埋め込まれている。プラグＰＧは、層間絶縁膜ＩＬを貫通している。プラグＰＧは、ｎ型ソース領域ＳＲ、ｎ型ドレイン領域ＤＲおよびｐ型半導体領域ＰＲのそれぞれ上に形成されている。
【0042】
＜＜プラグＰＧ＞＞
ここで、ｎ型ソース領域ＳＲ上に形成されてそのｎ型ソース領域ＳＲと電気的に接続されたプラグＰＧを、プラグＰＧＳと称することとする。また、ｎ型ドレイン領域ＤＲ上に形成されてそのｎ型ドレイン領域ＤＲと電気的に接続されたプラグＰＧを、プラグＰＧＤと称することとする。また、ｐ型半導体領域ＰＲ上に形成されてそのｐ型半導体領域ＰＲと電気的に接続されたプラグＰＧを、プラグＰＧＰと称することとする。プラグＰＧは、ゲート電極ＧＥ上にも形成され得るが、図１および図２の断面図では、ゲート電極ＧＥ上のプラグＰＧは図示されない。
ここで、ｎ型ソース領域ＳＲ上に形成されてそのｎ型ソース領域ＳＲと電気的に接続されたプラグＰＧを、プラグＰＧＳと称することとする。また、ｎ型ドレイン領域ＤＲ上に形成されてそのｎ型ドレイン領域ＤＲと電気的に接続されたプラグＰＧを、プラグＰＧＤと称することとする。また、ｐ型半導体領域ＰＲ上に形成されてそのｐ型半導体領域ＰＲと電気的に接続されたプラグＰＧを、プラグＰＧＰと称することとする。プラグＰＧは、ゲート電極ＧＥ上にも形成され得るが、図１および図２の断面図では、ゲート電極ＧＥ上のプラグＰＧは図示されない。
【0043】
プラグＰＧＰは、ｐ型半導体領域ＰＲと電気的に接続する。プラグＰＧＰは、層間絶縁膜ＩＬを貫通し、窪み部ＫＢの間を通り抜けてその底面に達する。この際、プラグＰＧＰは窪み部ＫＢに設けられた側壁絶縁膜ＳＷ２の間を通り抜ける。プラグＰＧＰは、窪み部ＫＢの底部、言い換えるとｐ型半導体領域ＰＲの上面に達する。
【0044】
プラグＰＧＰは、ｐ型半導体領域ＰＲの上部に形成された金属シリサイド層ＳＬと接しており、その金属シリサイド層ＳＬと電気的に接続されている。これにより、プラグＰＧＰは、ｐ型半導体領域ＰＲの上部に形成された金属シリサイド層ＳＬを介して、ｐ型半導体領域ＰＲと電気的に接続されている。更に、プラグＰＧＰは、そのｐ型半導体領域ＰＲを介してｐ型半導体領域ＰＢと電気的に接続されている。ｐ型半導体領域ＰＲの上部に金属シリサイド層ＳＬを形成していない場合は、プラグＰＧＰは、ｐ型半導体領域ＰＲと直接接して、そのｐ型半導体領域ＰＲと電気的に接続される。
【0045】
図２を参照する。プラグＰＧＳは、ｎ型ソース領域ＳＲと電気的に接続する。プラグＰＧＳは、層間絶縁膜ＩＬを貫通し、ｎ型ソース領域ＳＲの上面に達する。本実施の形態では、プラグＰＧＳは、ｎ型ソース領域ＳＲの上部に形成された金属シリサイド層ＳＬと接しており、その金属シリサイド層ＳＬと電気的に接続されている。プラグＰＧＳは、金属シリサイド層ＳＬを介して、ｎ型ソース領域ＳＲと電気的に接続されている。ｎ型ソース領域ＳＲの上部に金属シリサイド層ＳＬを形成していない場合は、プラグＰＧＳは、ｎ型ソース領域ＳＲと直接接して、ｎ型ソース領域ＳＲと電気的に接続される。
【0046】
図３を参照する。平面視において、プラグＰＧＰは、窪み部ＫＢに内包されている。プラグＰＧＰの下部は、窪み部ＫＢ内に位置している。窪み部ＫＢ内においても、プラグＰＧＰの側面（周囲）は層間絶縁膜ＩＬで囲まれ（覆われ）ている。プラグＰＧＰとプラグＰＧＳとは、ゲート幅方向に一直線上に並ぶ。この直線上で、窪み部ＫＢとソース領域ＳＲとの境界がプラグＰＧＰとプラグＰＧＳとに挟まれる箇所がある。本実施形態では、平面視にてプラグＰＧを一直線上に観察すると、一つのプラグＰＧＳと次に二つのプラグＰＧＰとが並んでいる。このプラグＰＧＳとプラグＰＧＰの配列パターンが一直線上に繰り返されていてもよい。プラグＰＧＳとプラグＰＧＰとの本数は必要に応じて変更できる。
【0047】
また、上述の通り、窪み部ＫＢの側面には、サイドウォールスペーサ状の側壁絶縁膜ＳＷ２が形成されている。プラグＰＧＰは、窪み部ＫＢの側面には接していない。側壁絶縁膜ＳＷ２により、プラグＰＧＰが窪み部ＫＢの側面から露出するエピタキシャル層ＥＰと接触するのをより効果的に防ぐことができる。プラグＰＧＰは、側壁絶縁膜ＳＷ２によりソース領域ＳＲと電気的に絶縁される。
【0048】
プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、アルミニウム配線が好適であるが、他の金属材料を用いた配線、例えばタングステン配線または銅配線とすることもできる。
【0049】
配線Ｍ１は、プラグＰＧＳを介してｎ型ソース領域ＳＲに電気的に接続するソース配線Ｍ１Ｓと、プラグＰＧＤを介してｎ型ドレイン領域ＤＲに電気的に接続するドレイン配線Ｍ１Ｄと、を有している。また、ソース配線Ｍ１Ｓは、プラグＰＧＰを介してｐ型半導体領域ＰＲと電気的に接続されている。すなわち、ソース配線Ｍ１Ｓは、プラグＰＧＳとプラグＰＧＤの両方に電気的に接続されている。このため、プラグＰＧＳからｎ型ソース領域ＳＲに供給される電位と、プラグＰＧＰを介してｐ型半導体領域ＰＲに供給される電位とは、互いに同じである。従って、ソース配線Ｍ１ＳからプラグＰＧＳを介してｎ型ソース領域ＳＲに供給される電位（ソース電位）と同じ電位が、ソース配線Ｍ１ＳからプラグＰＧＰを介してｐ型半導体領域ＰＲに供給され、更にｐ型半導体領域ＰＲからｐ型半導体領域ＰＢに供給される。配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥに電気的に接続するゲート配線を更に有することができるが、図１および図２の断面図では、ゲート配線は図示されない。
【0050】
層間絶縁膜ＩＬおよび配線Ｍ１よりも上層の構造については、ここではその図示および説明は省略する。
【0051】
ゲート電極ＧＥに閾値電圧以上の電圧（電位）が印加されると、ゲート電極ＧＥの下に位置する部分のｐ型半導体領域ＰＢの上部（上層部）にチャネル（ｎ型反転層）が形成される。チャネルが形成されると、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとが、チャネルおよびｎ型半導体領域ＮＤを通じて導通する。この状態で、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に大電流を流すと、ｎ型ソース領域ＳＲがｐ型半導体領域ＰＢよりも高電位になって、寄生バイポーラトランジスタが動作する（オン状態となる）虞がある。しかしながら、プラグＰＧＳからｎ型ソース領域ＳＲに供給される電位と同じ電位を、プラグＰＧＤからｐ型半導体領域ＰＲを介してｐ型半導体領域ＰＢに供給することで、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に大電流を流したときに、ｎ型ソース領域ＳＲがｐ型半導体領域ＰＢよりも高電位になるのを抑制でき、寄生バイポーラトランジスタが動作するのを防ぐことができる。なお、寄生バイポーラトランジスタは、ｎ型半導体領域ＮＤとｐ型半導体領域ＰＢとｎ型ソース領域ＳＲとで形成されるＮＰＮバイポーラトランジスタである。
【0052】
ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間にどの程度の電圧を印加したときまで寄生バイポーラトランジスタが動作しないかが、オン耐圧である。ｐ型半導体領域ＰＲを設けて、ソース領域ＳＲに供給される電位と同じ電位をｐ型半導体領域ＰＲを介してｐ型半導体領域ＰＢに供給することにより、ＬＤＭＯＳＦＥＴのオン耐圧を大きくすることができる。
【0053】
＜＜窪み部ＫＢとｐ型半導体領域ＰＲの組合せ＞＞
図３から分かるように、半導体基板ＳＢのエピタキシャル層ＥＰにおいて、窪み部ＫＢとその下のｐ型半導体領域ＰＲとの組は複数設けられている。それら複数の組は、Ｙ方向（ゲート幅方向）に互いに離間して並んでいる。すなわち、ひとつのｎ型ソース領域ＳＲを貫通するように複数の窪み部ＫＢが形成され、それら複数の窪み部ＫＢはＹ方向（ゲート幅方向）に互いに離間して並んでいる。各窪み部ＫＢの下にｐ型半導体領域ＰＲが形成されている。これにより、Ｙ方向に隣り合う窪み部ＫＢの間には、ｎ型ソース領域ＳＲが存在する。このため、Ｙ方向に隣り合う窪み部ＫＢの間のｎ型ソース領域ＳＲ上にプラグＰＧＳを配置できる。そのプラグＰＧＳはｎ型ソース領域ＳＲと電気的に接続することができる。各窪み部ＫＢに対して、少なくとも１つのプラグＰＧＰが配置される。図３の場合は、各窪み部ＫＢに対して２つのプラグＰＧＰが配置されている。各窪み部ＫＢに対して配置するプラグＰＧＰの数は、１つでもよく、また、３つ以上でもよい。
図３から分かるように、半導体基板ＳＢのエピタキシャル層ＥＰにおいて、窪み部ＫＢとその下のｐ型半導体領域ＰＲとの組は複数設けられている。それら複数の組は、Ｙ方向（ゲート幅方向）に互いに離間して並んでいる。すなわち、ひとつのｎ型ソース領域ＳＲを貫通するように複数の窪み部ＫＢが形成され、それら複数の窪み部ＫＢはＹ方向（ゲート幅方向）に互いに離間して並んでいる。各窪み部ＫＢの下にｐ型半導体領域ＰＲが形成されている。これにより、Ｙ方向に隣り合う窪み部ＫＢの間には、ｎ型ソース領域ＳＲが存在する。このため、Ｙ方向に隣り合う窪み部ＫＢの間のｎ型ソース領域ＳＲ上にプラグＰＧＳを配置できる。そのプラグＰＧＳはｎ型ソース領域ＳＲと電気的に接続することができる。各窪み部ＫＢに対して、少なくとも１つのプラグＰＧＰが配置される。図３の場合は、各窪み部ＫＢに対して２つのプラグＰＧＰが配置されている。各窪み部ＫＢに対して配置するプラグＰＧＰの数は、１つでもよく、また、３つ以上でもよい。
【0054】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５～図２０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に対応する断面が示されている。
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５～図２０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１に対応する断面が示されている。
【0055】
半導体装置を製造するには、まず、半導体基板ＳＢを準備する。例えば、図５に示されるように、ｐ型の単結晶シリコンなどからなる基板本体ＳＢ１と、基板本体ＳＢ１の主面（上面）上に形成されたｎ型の埋込層（半導体層）ＮＢＬと、埋込層ＮＢＬの主面（上面）上に形成されたｐ型の単結晶シリコンなどからなるエピタキシャル層ＥＰと、を有する半導体基板ＳＢを準備する。この場合、半導体基板ＳＢの主面（上面）と、エピタキシャル層ＥＰの主面（上面）とは同義となるため、以下では、「半導体基板ＳＢの主面」を「エピタキシャル層ＥＰの主面」と読み替えることもでき、また、「エピタキシャル層ＥＰの主面」を「半導体基板ＳＢの主面」と読み替えることもできる。
【0056】
次に、半導体基板ＳＢの主面に、例えばＳＴＩ法またはＬＯＣＯＳ法などを用いて素子分離領域（図示せず）を形成する。
【0057】
次に、図６に示されるように、半導体基板ＳＢのエピタキシャル層ＥＰの上部（上層部）に、イオン注入法などを用いてｎ型不純物を導入することにより、ｎ型半導体領域ＮＤを形成する。ｎ型半導体領域ＮＤは、エピタキシャル層ＥＰの主面（上面）から所定の深さにわたって形成される。
【0058】
次に、半導体基板ＳＢの主面を清浄化した後、図７に示されるように、半導体基板ＳＢの主面上に、絶縁膜ＧＦを形成する。絶縁膜ＧＦは、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。
【0059】
次に、図７に示されるように、半導体基板ＳＢの主面上に、従って絶縁膜ＧＦ上に、ゲート電極ＧＥ用の導電膜（導体膜）として、シリコン膜ＰＳを形成する。シリコン膜ＰＳは、例えばポリシリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
【0060】
次に、図８に示されるように、シリコン膜ＰＳ上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ１を形成する。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。これにより、ソース側のシリコン膜ＰＳが除去されて、シリコン膜ＰＳからなるパターンが形成される。シリコン膜ＰＳからなるパターンには開口部ＯＰＳが形成される。そのパターンの側面として、シリコン膜ＰＳに側面（側壁）ＧＥａが形成される。この側面ＧＥａは、ゲート電極ＧＥのソース側の側面（側壁）となる。図８には、この段階が示されている。シリコン膜ＰＳの開口部ＯＰＳは、平面視において、フォトレジストパターンＲＰ１の開口部とほぼ一致している。エッチングによりシリコン膜ＰＳが除去された領域では、絶縁膜ＧＦが露出される。シリコン膜ＰＳのエッチングの後、シリコン膜ＰＳで覆われずに露出される絶縁膜ＧＦを更にエッチングして除去した場合には、半導体基板ＳＢの主面（上面）が露出される。
【0061】
次に、図９に示されるように、フォトレジストパターンＲＰ１およびシリコン膜ＰＳをマスク（イオン注入素子マスク）として用いて、半導体基板ＳＢのエピタキシャル層ＥＰにイオン注入法によりｐ型不純物を導入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｐ型半導体領域ＰＢを形成する。ｐ型半導体領域ＰＢを形成するためのイオン注入としては、斜めイオン注入を用いる。これにより、ｐ型半導体領域ＰＢの一部は、ゲート電極ＧＥと平面視で重なる。従って、ｐ型半導体領域ＰＢの一部は、ゲート電極ＧＥの下方に存在する。ｐ型半導体領域ＰＢは、エピタキシャル層ＥＰの主面（上面）から所定の深さにわたって形成される。ｐ型半導体領域ＰＢを形成すると、ｐ型半導体領域ＰＢはｎ型半導体領域ＮＤと隣接した状態となる。
【0062】
次に、図９に示されるように、フォトレジストパターンＲＰ１およびシリコン膜ＰＳをマスク（イオン注入素子マスク）として用いて、半導体基板ＳＢのエピタキシャル層ＥＰにイオン注入法によりｎ型不純物を導入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｎ型ソース領域ＳＲを形成する。ｎ型ソース領域ＳＲは、シリコン膜ＰＳからなるパターンの開口部ＯＰＳから半導体基板ＳＢにｎ型不純物がイオン注入されることにより、形成される。ｎ型ソース領域ＳＲを形成するためのイオン注入としては、垂直イオン注入を用いる。これにより、ｎ型ソース領域ＳＲは、シリコン膜ＰＳの側面ＧＥａと自己整合して形成される。すなわち、ｎ型ソース領域ＳＲは、シリコン膜ＰＳに覆われていない部分の半導体基板ＳＢに形成される。ｎ型ソース領域ＳＲは、エピタキシャル層ＥＰの主面（上面）から所定の深さにわたって形成される。半導体基板ＳＢのエピタキシャル層ＥＰにおいて、ｎ型ソース領域ＳＲはｐ型半導体領域ＰＢ内に形成される。ｎ型ソース領域ＳＲの深さは、ｐ型半導体領域ＰＢの深さよりも浅い。形成されたｎ型ソース領域ＳＲの底面および側面は、ｐ型半導体領域ＰＢで覆われる。その後、フォトレジストパターンＲＰ１を、アッシングなどにより除去する。
【0063】
次に、図１０に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥとなるべき部分のシリコン膜ＰＳとｎ型ソース領域ＳＲの一部とを覆うように、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ２を形成する。フォトレジストパターンＲＰ２は、ｎ型ソース領域ＳＲの一部（窪み部ＫＢ形成予定領域）を露出する開口部ＯＰ１を有している。フォトレジストパターンＲＰ２の開口部ＯＰ１は、窪み部ＫＢ形成用の開口部である。フォトレジストパターンＲＰ２の開口部ＯＰ１は、平面視においてｎ型ソース領域ＳＲに内包されている。また、フォトレジストパターンＲＰ２の開口部ＯＰ１は、平面視において、シリコン膜ＰＳからなるパターンの開口部ＯＰＳに内包されている。このため、フォトレジストパターンＲＰ２の開口部ＯＰ１は、平面視において、シリコン膜ＰＳからなるパターンの開口部ＯＰＳの一部を露出する。窪み部ＫＢ形成予定領域以外のｎ型ソース領域ＳＲは、フォトレジストパターンＲＰ２で覆われる。本実施の形態では、ゲート長方向において、フォトレジストパターンＰＲ２の開口部ＯＰ１がｎ型ソース領域ＳＲの中央部に設けられる。開口部ＯＰ１を挟んだフォトレジストパターンＰＲ２の両側では、ｎ型ソース領域ＳＲを覆っている。また、ゲート電極ＧＥとなる部分のシリコン膜ＰＳはフォトレジストパターンＲＰ２で覆われる。ゲート電極ＧＥとならない部分のシリコン膜ＰＳは、フォトレジストパターンＲＰ２で覆われずに露出される。ゲート長方向において、フォトレジストパターンＰＲ２の開口部ＯＰ１の長さ（幅Ｌ２）は、フォトレジストパターンＲＰ１の開口部の長さよりも小さい。また、ゲート長方向において、フォトレジストパターンＰＲ２の開口部ＯＰ１の長さは、シリコン膜ＰＳからなるパターンの開口部ＯＰＳの長さよりも小さい。
【0064】
次に、図１１に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして用いたエッチングにより、シリコン膜ＰＳのエッチングおよびエピタキシャル層ＥＰのエッチングを行う。これにより、フォトレジストパターンＲＰ２で覆われずに露出する部分のシリコン膜ＰＳをエッチングすることにより、ドレイン側のシリコン膜ＰＳが除去されて、シリコン膜ＰＳに側面（側壁）ＧＥｂが形成される。この側面ＧＥｂは、ゲート電極ＧＥのドレイン側の側面（側壁）となる。また、フォトレジストパターンＲＰ２の開口部ＯＰ１の底部で露出する絶縁膜ＧＦとその下の半導体基板ＳＢ（エピタキシャル層ＥＰ）とをエッチングすることにより、半導体基板ＳＢ（エピタキシャル層ＥＰ）に窪み部ＫＢが形成される。窪み部ＫＢの深さは、ｐ型半導体領域ＰＢの深さよりも浅く、窪み部ＫＢの底面の下には、ｐ型半導体領域ＰＢが存在している。その後、図１２に示されるように、フォトレジストパターンＲＰ２をアッシングなどにより除去する。
【0065】
フォトレジストパターンＲＰ１を用いたエッチング（図８のエッチング）と、フォトレジストパターンＲＰ２を用いたエッチング（図１１のエッチング）とにより、シリコン膜ＰＳがパターニングされて、ゲート電極ＧＥが形成される。ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳからなり、ゲート電極ＧＥのソース側の側面は、フォトレジストパターンＲＰ１を用いたエッチングにより形成された側面ＧＥａであり、ゲート電極ＧＥのドレイン側の側面は、フォトレジストパターンＲＰ２を用いたエッチングにより形成された側面ＧＥｂである。ゲート電極ＧＥの下に残存する絶縁膜ＧＦが、ＬＤＭＯＳＦＥＴのゲート絶縁膜となる。ゲート電極ＧＥは、半導体基板ＳＢのエピタキシャル層ＥＰ上に、絶縁膜ＧＦを介して形成される。
【0066】
また、フォトレジストパターンＲＰ２の開口部ＯＰ１の底部で絶縁膜ＧＦと半導体基板ＳＢ（エピタキシャル層ＥＰ）をエッチングすることにより、窪み部ＫＢが形成されるため、窪み部ＫＢはフォトレジストパターンＲＰ２の開口部ＯＰ１に整合して形成される。窪み部ＫＢの深さはｎ型ソース領域ＳＲの深さよりも深く（すなわち窪み部ＫＢの底面はｎ型ソース領域ＳＲの底面よりも深い位置にあり）、窪み部ＫＢは、ｎ型ソース領域ＳＲを貫通するように形成される。形成された窪み部ＫＢは、平面視において、ｎ型ソース領域ＳＲに内包されており、周囲をｎ型ソース領域ＳＲで囲まれている。フォトレジストパターンＲＰ２は、シリコン膜ＰＳをパターニングするためのエッチングマスクと、窪み部ＫＢを形成するためのエッチングマスクとを、兼ねている。
【0067】
次に、図１３に示されるように、ゲート電極ＧＥの両側面（ＧＥａ，ＧＥｂ）上にサイドウォールスペーサＳＷ１を形成する。例えば、半導体基板ＳＢの主面（窪み部ＫＢの底面および側面上を含む）上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサ形成用の絶縁膜（例えば酸化シリコン膜）をＣＶＤ法などを用いて形成した後、その絶縁膜を異方性エッチング技術を用いてエッチバックすることにより、サイドウォールスペーサＳＷ１を形成することができる。ゲート電極ＧＥの両側面上にサイドウォールスペーサＳＷ１を形成する際に、窪み部ＫＢの側面（側壁）上にサイドウォールスペーサ状の側壁絶縁膜ＳＷ２が形成され得る。サイドウォールスペーサＳＷ１と側壁絶縁膜ＳＷ２とは、同工程で形成される。
【0068】
次に、図１４に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ１、ｎ型ソース領域ＳＲおよび窪み部ＫＢを覆うように、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ３を形成する。ｎ型ドレイン領域ＤＲ形成予定領域は、フォトレジストパターンＲＰ３で覆われない。
【0069】
次に、図１４に示されるように、フォトレジストパターンＲＰ３をマスク（イオン注入素子マスク）として用いて、半導体基板ＳＢのエピタキシャル層ＥＰにイオン注入法によりｎ型不純物を導入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｎ型ドレイン領域ＤＲを形成する。半導体基板ＳＢのエピタキシャル層ＥＰにおいて、ｎ型ドレイン領域ＤＲはｎ型半導体領域ＮＤ内に形成される。図１４には、この段階が示されている。その後、フォトレジストパターンＲＰ３は、アッシングなどにより除去される。
【0070】
次に、図１５に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ１およびｎ型ドレイン領域ＤＲを覆うように、フォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン）ＲＰ４を形成する。フォトレジストパターンＲＰ４は、ｐ型半導体領域ＰＲ形成用の開口部ＯＰ２を有している。フォトレジストパターンＲＰ４の開口部ＯＰ２は、平面視において窪み部ＫＢと重なっている。このため、フォトレジストパターンＲＰ４の開口部ＯＰ２から、半導体基板ＳＢ（エピタキシャル層ＥＰ）の窪み部ＫＢの少なくとも一部が露出される。
【0071】
次に、図１５に示されるように、フォトレジストパターンＲＰ４をマスク（イオン注入素子マスク）として用いて、半導体基板ＳＢのエピタキシャル層ＥＰにイオン注入法によりｐ型不純物を導入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｐ型半導体領域ＰＲを形成する。このイオン注入では、フォトレジストパターンＲＰ４の開口部ＯＰ２から露出する部分の半導体基板ＳＢ（エピタキシャル層ＥＰ）にｐ型不純物が注入されるため、ｐ型半導体領域ＰＲは、窪み部ＫＢの下に形成される。半導体基板ＳＢのエピタキシャル層ＥＰにおいて、ｐ型半導体領域ＰＲは、窪み部ＫＢの底面から所定の深さにわたって形成される。ｐ型半導体領域ＰＲの底面と側面とは、ｐ型半導体領域ＰＢで覆われる。ｐ型半導体領域ＰＲの不純物濃度（ｐ型不純物濃度）は、ｐ型半導体領域ＰＢの不純物濃度（ｐ型不純物濃度）よりも高い。その後、図１６に示されるように、フォトレジストパターンＲＰ４を、アッシングなどにより除去する。
【0072】
平面視において、フォトレジストパターンＲＰ４の開口部ＯＰ２が窪み部ＫＢに内包されている場合（フォトレジストパターンＲＰ４の開口部ＯＰ２が窪み部ＫＢと一致している場合も含む）は、フォトレジストパターンＲＰ４の開口部ＯＰ２からｎ型ソース領域ＳＲは露出しない。この場合、フォトレジストパターンＲＰ４を用いたイオン注入（ｐ型半導体領域ＰＲ形成用のイオン注入）の際に、窪み部ＫＢ近傍のｎ型ソース領域ＳＲに、ｐ型不純物はほとんど注入されない。
【0073】
また、平面視において、フォトレジストパターンＲＰ４の開口部ＯＰ２の一部が窪み部ＫＢからはみ出している場合もあり得る。この場合は、フォトレジストパターンＲＰ４を用いたイオン注入（ｐ型半導体領域ＰＲ形成用のイオン注入）の際に、窪み部ＫＢ近傍において、フォトレジストパターンＲＰ４の開口部ＯＰ２から露出する部分のｎ型ソース領域ＳＲに、ｐ型不純物が注入されることになる。この場合は、フォトレジストパターンＲＰ４を用いたイオン注入（ｐ型半導体領域ＰＲ形成用のイオン注入）により、窪み部ＫＢ近傍において、ｎ型ソース領域ＳＲの実効的なｎ型不純物濃度が部分的に低下する可能性があるが、ｎ型ソース領域ＳＲのソース領域としての機能に特に問題は生じない。
【0074】
このため、平面視において、フォトレジストパターンＲＰ４の開口部ＯＰ２が窪み部ＫＢに内包されている場合だけでなく、フォトレジストパターンＲＰ４の開口部ＯＰ２の一部が窪み部ＫＢからはみ出している場合も許容できるため、フォトレジストパターンＲＰ４の開口部ＯＰ２の形成位置のマージンを確保することができる。このため、フォトレジストパターンＲＰ４を形成しやすくなり、フォトレジストパターンＲＰ４形成工程を管理しやすくなる。
【0075】
次に、これまでに導入（注入）された不純物を活性化するための熱処理である活性化アニールを行う。
【0076】
次に、金属シリサイド層ＳＬを形成する。金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。
【0077】
まず、図１７に示されるように、金属シリサイド層ＳＬの形成を防ぐための絶縁膜（シリサイドブロック膜）ＺＭを形成する。この絶縁膜ＺＭは、例えば、半導体基板ＳＢの主面上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ１および側壁絶縁膜ＳＷ２を覆うように絶縁膜を形成した後、その絶縁膜をパターニングすることにより、形成することができる。
【0078】
それから、ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの上面（表面）上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、金属膜（金属シリサイド層ＳＬ形成用の金属膜）を形成する。金属シリサイド層ＳＬ形成用の金属膜は、例えば、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、半導体基板ＳＢに対して熱処理を施すことによって、ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの各上層部分（表層部分）を、金属シリサイド層ＳＬ形成用の金属膜と反応させる。これにより、図１８に示されるように、ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの各上部（上面、表面、上層部）に、それぞれ金属シリサイド層ＳＬが形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層、ニッケルシリサイド層、または、白金添加ニッケルシリサイド層などからなる。その後、未反応の金属膜（金属シリサイド層ＳＬ形成用の金属膜）をウェットエッチングなどにより除去する。図１８にはこの段階が示されている。また、未反応の金属膜を除去した後に、更に熱処理を行うこともできる。
【0079】
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥの上部に金属シリサイド層ＳＬを形成し、それによって、拡散抵抗やコンタクト抵抗を低減することができる。サリサイドプロセスを用いることにより、ｎ型ドレイン領域ＤＲ、ｎ型ソース領域ＳＲ、ｐ型半導体領域ＰＲおよびゲート電極ＧＥ上に、それぞれ金属シリサイド層ＳＬを自己整合的に形成することができる。なお、金属シリサイド層ＳＬは、その形成を省略することもできる。
【0080】
次に、図１９に示されるように、半導体基板ＳＢの主面上に、すなわちエピタキシャル層ＥＰ上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ１を覆うように、層間絶縁膜ＩＬをＣＶＤ法などを用いて形成する。層間絶縁膜ＩＬは、窪み部ＫＢ内にも形成される。層間絶縁膜ＩＬの形成後、層間絶縁膜ＩＬの上面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨して平坦化することもできる。
【0081】
次に、図２０に示されるように、層間絶縁膜ＩＬ上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして層間絶縁膜ＩＬをエッチングすることにより、層間絶縁膜ＩＬにコンタクトホール（貫通孔）を形成してから、コンタクトホール内に、接続用の導電体部として、導電性のプラグＰＧを形成する。
【0082】
例えば、コンタクトホールの底面および側面上を含む層間絶縁膜ＩＬ上にバリア導体膜を形成してから、そのバリア導体膜上に主導体膜（例えばタングステン膜）をコンタクトホール内を埋めるように形成し、その後、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法などによって除去する。これにより、プラグＰＧを形成することができる。
【0083】
プラグＰＧには、ｎ型ソース領域ＳＲに電気的に接続されたプラグＰＧＳと、ｎ型ドレイン領域ＤＲに電気的に接続されたプラグＰＧＤと、ｐ型半導体領域ＰＲに電気的に接続されたプラグＰＧＰと、ゲート電極ＧＥに電気的に接続されたプラグ（図示せず）とがある。
【0084】
プラグＰＧＳは、ｎ型ソース領域ＳＲの上部に形成された金属シリサイド層ＳＬと接しており、その金属シリサイド層ＳＬと電気的に接続され、その金属シリサイド層ＳＬを介して、ｎ型ソース領域ＳＲと電気的に接続される。プラグＰＧＤは、ｎ型ドレイン領域ＤＲの上部に形成された金属シリサイド層ＳＬと接しており、その金属シリサイド層ＳＬと電気的に接続され、その金属シリサイド層ＳＬを介して、ｎ型ドレイン領域ＤＲと電気的に接続される。
【0085】
プラグＰＧＰ用のコンタクトホールは、窪み部ＫＢに内包されるように形成される。このため、プラグＰＧＰ用のコンタクトホールの底部では、ｐ型半導体領域ＰＲの上部に形成された金属シリサイド層ＳＬが露出される。プラグＰＧＰ用のコンタクトホール内に埋め込まれたプラグＰＧＰは、層間絶縁膜ＩＬを貫通し、窪み部ＫＢに設けられた側壁絶縁膜ＳＷ２の間を通り抜けて、窪み部ＫＢの底面に達する。プラグＰＧＰは、ｐ型半導体領域ＰＲの上部に形成された金属シリサイド層ＳＬと接して電気的に接続される。これにより、プラグＰＧＰは、ｐ型半導体領域ＰＲの上部に形成された金属シリサイド層ＳＬを介して、ｐ型半導体領域ＰＲと電気的に接続され、更に、そのｐ型半導体領域ＰＲを介してｐ型半導体領域ＰＢと電気的に接続される。
【0086】
次に、上記図１および図２に示されるように、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に配線Ｍ１を形成する。例えば、プラグＰＧが埋め込まれた層間絶縁膜ＩＬ上に、配線Ｍ１形成用の導電膜（金属膜）を形成してから、この導電膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、パターニングされた導電膜からなる配線Ｍ１を形成することができる。配線Ｍ１として、ダマシン配線を用いることもできる。
【0087】
以降の工程については、ここではその図示および説明を省略する。
【0088】
＜検討例について＞
図２１は、本発明者が検討した検討例の半導体装置の要部断面図であり、図２２は、本発明者が検討した検討例の半導体装置の要部平面図である。図２１には、ゲート長方向に略平行な断面が示されており、図２２のＢ１－Ｂ１線の断面図が図２１にほぼ対応している。
図２１は、本発明者が検討した検討例の半導体装置の要部断面図であり、図２２は、本発明者が検討した検討例の半導体装置の要部平面図である。図２１には、ゲート長方向に略平行な断面が示されており、図２２のＢ１－Ｂ１線の断面図が図２１にほぼ対応している。
【0089】
【0090】
図２１および図２２に示される検討例の半導体装置においては、上記窪み部ＫＢおよび上記側壁絶縁膜ＳＷ２に相当するものは形成されていない。そして、上記ｐ型半導体領域ＰＲに相当するｐ型半導体領域ＰＲ１０１は、半導体基板ＳＢ（エピタキシャル層ＥＰ）の上部（表層部）に、ｎ型ソース領域ＳＲ１０１とゲート長方向（Ｘ方向）に隣接するように形成されている。ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＲ１０１とは、それぞれＹ方向に延在している。半導体基板ＳＢの厚さ方向において、ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＲ１０１とは、ほぼ位置にある。
【0091】
また、ｎ型ソース領域ＳＲ１０１は、上記ｎ型ソース領域ＳＲに相当するものであるが、ｎ型ソース領域ＳＲ１０１は、低濃度半導体領域ＳＲ１０１ａと高濃度半導体領域ＳＲ１０１ｂとからなる。高濃度半導体領域ＳＲ１０１ｂは、低濃度半導体領域ＳＲ１０１ａよりも、ｎ型不純物濃度が高い。ゲート長方向（Ｘ方向）において、低濃度半導体領域ＳＲ１０１ａは、高濃度半導体領域ＳＲ１０１ｂとチャネル形成領域との間に配置されている。低濃度半導体領域ＳＲ１０１ａは、ゲート電極ＧＥのソース側の側面上に形成されたサイドウォールスペーサＳＷ１０１の下方に位置している。
【0092】
ｎ型ソース領域ＳＲ１０１の高濃度領域ＳＲ１０１ｂの上部と、ｐ型半導体領域ＰＲ１０１の上部とには、上記金属シリサイド層ＳＬに相当する金属シリサイド層ＳＬ１０１が形成されて、その金属シリサイド層ＳＬ１０１同士は互いにつながっている。上記プラグＰＧＰに相当するプラグＰＧＰ１０１は、ｐ型半導体領域ＰＲ１０１上に位置して、金属シリサイド層ＳＬ１０１を介してｐ型半導体領域ＰＲ１０１と電気的に接続され、更にそのｐ型半導体領域ＰＲ１０１を介して、上記ｐ型半導体領域ＰＢに相当するｐ型半導体領域ＰＢ１０１と電気的に接続されている。また、プラグＰＧＰ１０１は、金属シリサイド層ＳＬ１０１を介してｎ型ソース領域ＳＲ１０１の高濃度領域ＳＲ１０１ｂと電気的に接続されている。
【0093】
【0094】
【0095】
検討例の場合は、上述のようにして上記図７の構造を得た後、図２３に示されるように、シリコン膜ＰＳ上にフォトレジストパターンＲＰ１０１を形成してから、フォトレジストパターンＲＰ１０１をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。これにより、ソース側のシリコン膜ＰＳが除去される。
【0096】
次に、図２４に示されるように、フォトレジストパターンＲＰ１０１およびシリコン膜ＰＳをイオン注入素子マスクとして用いて、ｐ型不純物の斜めイオン注入を行うことにより、半導体基板ＳＢのエピタキシャル層ＥＰにｐ型半導体領域ＰＢ１０１を形成する。
【0097】
次に、図２４に示されるように、フォトレジストパターンＲＰ１０１およびシリコン膜ＰＳをイオン注入素子マスクとして用いてｎ型不純物をイオン注入することにより、半導体基板ＳＢのエピタキシャル層ＥＰに低濃度半導体領域ＳＲ１０１ａを形成する。低濃度半導体領域ＳＲ１０１ａのｎ型不純物濃度は、上記ｎ型ソース領域ＳＲ１０１のｎ型不純物濃度よりも低い。その後、フォトレジストパターンＲＰ１０１を除去する。
【0098】
次に、図２５に示されるように、シリコン膜ＰＳ上にフォトレジストパターンＲＰ１０２を形成する。フォトレジストパターンＲＰ１０２は、上記フォトレジストパターンＲＰ２の上記開口部ＯＰ１に相当する開口部は有しておらず、低濃度半導体領域ＳＲ１０１ａ全体がフォトレジストパターンＲＰ１０２で覆われる。また、ゲート電極ＧＥ１０１となる部分のシリコン膜ＰＳはフォトレジストパターンＲＰ１０２で覆われるが、ゲート電極ＧＥ１０１とならない部分のシリコン膜ＰＳは、フォトレジストパターンＲＰ１０２で覆われずに露出される。
【0099】
次に、図２６に示されるように、フォトレジストパターンＲＰ１０２をエッチングマスクとして用いて、シリコン膜ＰＳをエッチングする。これにより、ドレイン側のシリコン膜ＰＳが除去される。検討例の場合は、上記窪み部ＫＢに相当するものは、形成されない。その後、フォトレジストパターンＲＰ１０２を除去する。
【0100】
フォトレジストパターンＲＰ１０１を用いたエッチングと、フォトレジストパターンＲＰ１０２を用いたエッチングとにより、シリコン膜ＰＳがパターニングされて、ゲート電極ＧＥ１０１が形成される。
【0101】
次に、図２７に示されるように、ゲート電極ＧＥ１０１の両側面上にサイドウォールスペーサＳＷ１を形成する。検討例の場合は、上記窪み部ＫＢに相当するものは形成されていないため、上記側壁絶縁膜ＳＷ２に相当するものも形成されない。
【0102】
次に、図２７に示されるように、半導体基板ＳＢの主面上にフォトレジストパターンＲＰ１０３を形成する。ｐ型半導体領域ＰＲ１０１形成予定領域はフォトレジストパターンＲＰ１０３で覆われるが、ｎ型ドレイン領域ＤＲ１０１形成予定領域と高濃度半導体領域ＳＲ１０１ｂ形成予定領域とは、フォトレジストパターンＲＰ１０３で覆われない。
【0103】
次に、図２７に示されるように、フォトレジストパターンＲＰ１０３をイオン注入素子マスクとして用いてｎ型不純物をイオン注入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｎ型ドレイン領域ＤＲ１０１と高濃度半導体領域ＳＲ１０１ｂとを形成する。図２７には、この段階が示されている。その後、フォトレジストパターンＲＰ１０３を除去する。
【0104】
次に、図２８に示されるように、半導体基板ＳＢの主面上にフォトレジストパターンＲＰ１０４を形成する。ゲート電極ＧＥ１０１、ｎ型ドレイン領域ＤＲ１０１および高濃度半導体領域ＳＲ１０１ｂはフォトレジストパターンＲＰ１０４で覆われる。ｐ型半導体領域ＰＲ１０１形成予定領域は、フォトレジストパターンＲＰ１０４で覆われない。
【0105】
次に、図２８に示されるように、フォトレジストパターンＲＰ１０４をイオン注入素子マスクとして用いてｐ型不純物をイオン注入することにより、半導体基板ＳＢのエピタキシャル層ＥＰにｐ型半導体領域ＰＲ１０１を形成する。その後、図２９に示されるように、フォトレジストパターンＲＰ１０４を除去する。
【0106】
次に、これまでに導入（注入）された不純物を活性化するための熱処理である活性化アニールを行う。
【0107】
次に、図３０に示されるように、金属シリサイド層ＳＬ１０１の形成を防ぐための絶縁膜（シリサイドブロック膜）ＺＭを形成してから、サリサイド技術を用いて金属シリサイド層ＳＬ１０１を形成する。
【0108】
その後、上記図２１に示されるように、半導体基板ＳＢの主面上に層間絶縁膜ＩＬを形成し、層間絶縁膜ＩＬにコンタクトホールを形成し、コンタクトホール内にプラグＰＧ１０１を形成し、プラグＰＧ１０１が埋め込まれた層間絶縁膜ＩＬ１０１上に配線Ｍ１０１を形成する。
【0109】
【0110】
ゲート電極ＧＥ１０１に閾値電圧以上の電圧が印加されると、ゲート電極ＧＥ１０１の下に位置する部分のｐ型半導体領域ＰＢ１０１の上部にチャネル（ｎ型反転層）が形成される。チャネルが形成されると、ｎ型ソース領域ＳＲ１０１とｎ型ドレイン領域ＤＲ１０１とが、チャネルおよびｎ型半導体領域ＮＤを通じて導通する。
【0111】
ｎ型ソース領域ＳＲ１０１とｎ型ドレイン領域ＤＲ１０１との間に電流を流すと、図３１に模式的に示す位置で、ホール（正孔）ＨＬ１０１が蓄積されやすい。すなわち、ｐ型半導体領域ＰＢ１０１の上部のチャネル形成領域から、ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＢ１０１との間のＰＮ接合面の近傍にかけて、ホールＨＬ１０１が蓄積されやすい。ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＢ１０１との間のＰＮ接合面の近傍でホールの蓄積量が多くなることは、ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＢ１０１との間に電位差を生じやすくし、その電位差を大きくするように作用する。その結果、ｎ型ソース領域ＳＲ１０１とｎ型ドレイン領域ＤＲ１０１との間に大電流を流したときに、寄生バイポーラトランジスタが動作しやくなり、ＬＤＭＯＳＦＥＴのオン耐圧が低下する。これは、半導体装置の製造の低下につながる。半導体装置の性能を向上させるためには、寄生バイポーラトランジスタが動作するのをできるだけ防ぎ、ＬＤＭＯＳＦＥＴのオン耐圧を向上させることが望まれる。
【0112】
また、検討例の場合は、ゲート長方向（Ｘ方向）におけるｐ型半導体領域ＰＲ１０１の幅（寸法）Ｌ１０１（図２１、図２８参照）を抑制することが難しい。これは、半導体装置の小型化に不利となる。ｐ型半導体領域ＰＲ１０１の幅Ｌ１０１を抑制することが難しい理由について、以下に説明する。
【0113】
検討例の場合は、図２３の工程でｎ型ソース領域ＳＲ１０１用の低濃度半導体領域ＳＲ１０１ａを形成し、図２７の工程でｎ型ソース領域ＳＲ１０１用の高濃度半導体領域ＳＲ１０１ｂを形成し、図２８の工程でｐ型半導体領域ＰＲ１０１を形成している。図２７の工程でソース領域ＳＲ１０１用の高濃度半導体領域ＳＲ１０１ｂを形成する際には、フォトレジストパターンＲＰ１０３をマスクとして用いるが、フォトレジストパターンＲＰ１０３は、ｐ型半導体領域ＰＲ１０１形成予定領域を覆うフォトレジストパターンＲＰ１０３ａを含んでいる。フォトレジストパターンＲＰ１０３ａは、ソース領域ＳＲ１０１用の高濃度半導体領域ＳＲ１０１ｂを形成するイオン注入工程で、ｐ型半導体領域ＰＲ１０１形成予定領域にｎ型不純物が注入されるのを防止するために、設けられている。ゲート長方向（Ｘ方向）におけるフォトレジストパターンＲＰ１０３ａの幅（寸法）Ｌ１０２（図２７参照）は、図２８の工程で形成されるｐ型半導体領域ＰＲ１０１の幅Ｌ１０１とほぼ同じに設定される。
【0114】
ここで、図２７の工程において、フォトレジストパターンＲＰ１０３がフォトレジストパターンＲＰ１０３ａを有していない場合を仮定する。この場合、ソース領域ＳＲ１０１用の高濃度半導体領域ＳＲ１０１ｂを形成するイオン注入工程で、ｐ型半導体領域ＰＲ１０１形成予定領域にもｎ型不純物が高濃度で注入されることになる。ｐ型半導体領域ＰＲ１０１形成予定領域にｎ型不純物が高濃度で注入されてしまうと、図２８の工程でｐ型半導体領域ＰＲ１０１をｐ型不純物のイオン注入により形成した際に、形成されたｐ型半導体領域ＰＲ１０１の実効的なｐ型不純物濃度を制御することが難しくなり、所望の不純物濃度のｐ型半導体領域ＰＲ１０１を形成するのが難しくなる。このため、図２７の工程では、フォトレジストパターンＲＰ１０３は、ｐ型半導体領域ＰＲ１０１形成予定領域にｎ型不純物が注入されるのを防ぐためのフォトレジストパターンＲＰ１０３ａを有する必要がある。
【0115】
しかしながら、フォトレジストパターンＲＰ１０３ａの幅Ｌ１０２を小さくするには限界がある。なぜなら、フォトレジストパターンＲＰ１０３ａの幅Ｌ１０２を小さくすると、フォトレジストパターンＲＰ１０３ａは幅が細いパターンとなるため、安定性が低下し、途中でフォトレジストパターンＲＰ１０３ａが倒れやすくなる。このため、フォトレジストパターンＲＰ１０３ａの幅Ｌ１０２はある程度大きくする必要があり、その結果、ｐ型半導体領域ＰＲ１０１の幅Ｌ１０１をある程度大きくする必要がある。このため、ｐ型半導体領域ＰＲ１０１の幅Ｌ１０１を抑制することは難しい。
【0116】
また、高濃度半導体領域ＳＲ１０１ｂを形成しない場合を仮定する。この場合は、フォトレジストパターンＲＰ１０３は、低濃度半導体領域ＳＲ１０１ａ全体を覆うことができるため、フォトレジストパターンＲＰ１０３は、フォトレジストパターンＲＰ１０３ａを有さないものとなる。しかしながら、この場合は、ソース領域ＳＲ１０１は低濃度半導体領域ＳＲ１０１ａで構成されることになるため、低濃度半導体領域ＳＲ１０１ａのｎ型不純物濃度は、ソース領域ＳＲ１０１として相応しい高いｎ型不純物濃度に設定する必要がある。すなわち、図２４の工程でフォトレジストパターンＲＰ１０１を用いたイオン注入で低濃度半導体領域ＳＲ１０１ａを形成する際に、低濃度半導体領域ＳＲ１０１ａのｎ型不純物濃度を、高濃度半導体領域ＳＲ１０１ｂと同程度の高いｎ型不純物濃度に設定する必要がある。この場合は、ｐ型半導体領域ＰＲ１０１形成予定領域にｎ型不純物が高濃度で注入されるのを防ぐために、フォトレジストパターンＲＰ１０１が、ｐ型半導体領域ＰＲ１０１形成予定領域を覆うフォトレジストパターンＲＰ１０３ａを有する必要がある。フォトレジストパターンＲＰ１０１が有するフォトレジストパターンＲＰ１０３ａの幅Ｌ１０２はある程度大きくする必要があるため、やはりｐ型半導体領域ＰＲ１０１の幅Ｌ１０１を抑制することは難しい。
【0117】
【0118】
ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に電流を流すと、図３２に模式的に示す位置で、ホール（正孔）ＨＬが蓄積されやすい。すなわち、ｐ型半導体領域ＰＢの上部のチャネル形成領域から窪み部ＫＢの下のｐ型半導体領域ＰＲにかけてホールＨＬが蓄積されやすい。
【0119】
本実施の形態では、半導体基板ＳＢに窪み部ＫＢを設けて、窪み部ＫＢの下にｐ型半導体領域ＰＲを形成している。このため、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＲとは、平面視では隣り合っているが、半導体基板ＳＢの厚さ方向では、互いにずれており、ｐ型半導体領域ＰＲは、ｎ型ソース領域ＳＲよりも深い位置に形成されている。これを反映して、ホールＨＬの蓄積位置は、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間のＰＮ接合面からある程度離れることになり、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間のＰＮ接合面の近傍でのホールの蓄積量を抑制することができる。すなわち、検討例（図３１）の場合は、ｎ型ソース領域ＳＲ１０１とｐ型半導体領域ＰＢ１０１との間のＰＮ接合面の近傍でホールの蓄積量が多くなるが、それに比べると本実施の形態（図３２）の場合は、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間のＰＮ接合面の近傍でのホールの蓄積量を抑制することができる。
【0120】
ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間のＰＮ接合面の近傍でホールの蓄積量が多くなることは、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間に電位差を生じやすくし、その電位差を大きくするように作用する。本実施の形態では、半導体基板ＳＢに窪み部ＫＢを設けて窪み部ＫＢの下にｐ型半導体領域ＰＲを形成したことで、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に大電流を流したときに、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間のＰＮ接合面の近傍でのホールの蓄積量を抑制することができる。その結果、ｎ型ソース領域ＳＲとｎ型ドレイン領域ＤＲとの間に大電流を流したときに、ｎ型ソース領域ＳＲとｐ型半導体領域ＰＢとの間の電位差を抑制し、寄生バイポーラトランジスタが動作するのを防ぐことができる。このため、ＬＤＭＯＳＦＥＴのオン耐圧を向上させることができる。従って、半導体装置の性能を向上させることができる。
【0121】
また、本実施の形態では、半導体基板ＳＢに窪み部ＫＢを設けて、窪み部ＫＢの下にｐ型半導体領域ＰＲを形成していることで、ゲート長方向（Ｘ方向）におけるｐ型半導体領域ＰＲの幅（寸法）Ｌ１（図３２参照）が小さくなるように抑制することが可能となる。そのため、半導体装置の小型化（小面積化）を図ることができる。セルサイズが小さくなることにより半導体の低抵抗化を図ることもできる。
【0122】
ｐ型半導体領域ＰＲの幅Ｌ１を抑制することができる理由について、以下に説明する。
【0123】
上述のように、本実施の形態の半導体装置では、半導体基板ＳＢに窪み部ＫＢが形成され、窪み部ＫＢの下にｐ型半導体領域ＰＲが形成されている。これを反映して、本実施の形態の半導体装置の製造工程は、半導体基板ＳＢにｎ型ソース領域ＳＲをイオン注入法を用いて形成する工程と、その後、半導体基板ＳＢをエッチングすることにより、ｎ型ソース領域ＳＲを貫通するように、窪み部ＫＢを形成する工程と、その後、半導体基板ＳＢ中に窪み部ＫＢの下にｐ型半導体領域ＰＲをイオン注入法を用いて形成する工程と、を有している。
【0124】
半導体基板ＳＢにｎ型ソース領域ＳＲをイオン注入で形成した後（図９参照）、半導体基板ＳＢをエッチングすることにより、窪み部ＫＢを形成する（図１１参照）。窪み部ＫＢは、ｎ型ソース領域ＳＲを貫通するように形成されるため、ｎ型ソース領域ＳＲの一部がエッチングにより除去されることで、窪み部ＫＢが形成される。このため、窪み部ＫＢを形成すると、半導体基板ＳＢにおける窪み部ＫＢの下の領域は、ｎ型ソース領域ＳＲをイオン注入で形成する際にｎ型不純物がほとんど注入されていない領域となっている。そして、窪み部ＫＢの下にｐ型半導体領域ＰＲをイオン注入で形成すると（図１５参照）、ｎ型ソース領域ＳＲをイオン注入で形成する際にｎ型不純物がほとんど注入されていない領域に、ｐ型半導体領域ＰＲを形成することができる。これにより、ｎ型ソース領域ＳＲのｎ型不純物濃度を、ＬＤＭＯＳＦＥＴのソース領域として相応しい不純物濃度に設定することができるとともに、ｎ型ソース領域ＳＲを形成する際に注入されたｎ型不純物が、ｐ型半導体領域ＰＲの実効的な不純物濃度に影響を与えるのを抑制または防止することができる。従って、形成されたｐ型半導体領域ＰＲ１０１の実効的なｐ型不純物濃度を的確に制御することができ、所望の不純物濃度のｐ型半導体領域ＰＲ１０１を的確に形成することができる。
【0125】
本実施の形態では、ｎ型ソース領域ＳＲをイオン注入で形成した後に、窪み部ＫＢをエッチングで形成し、その後で、窪み部ＫＢの下にｐ型半導体領域ＰＲをイオン注入で形成しているため、ｎ型ソース領域ＳＲをイオン注入で形成する際に用いるフォトレジストパターンＲＰ１は、ｐ型半導体領域ＰＲ形成予定領域を覆う必要は無い（図８参照）。このため、ｐ型半導体領域ＰＲ形成予定領域がフォトレジストパターンＲＰ１で覆われずにフォトレジストパターンＲＰ１から露出された状態で、ｎ型ソース領域ＳＲを形成するためのイオン注入を行うことができる。従って、ｎ型ソース領域ＳＲを形成する際に用いるフォトレジストパターンＲＰ１は、上記フォトレジストパターンＲＰ１０３ａに相当するもの（ｐ型半導体領域ＰＲ形成予定領域を覆うフォトレジストパターン）を有していない。
【0126】
また、窪み部ＫＢを形成する際に用いられるフォトレジストパターンＲＰ２は、窪み部ＫＢ形成予定領域を露出する開口部ＯＰ１を有しており、フォトレジストパターンＲＰ２の開口部ＯＰ１の底部で半導体基板ＳＢをエッチングすることにより、窪み部ＫＢを形成することができる。また、ｐ型半導体領域ＰＲを形成する際に用いられるフォトレジストパターンＲＰ４は、ｐ型半導体領域ＰＲ形成予定領域を露出する開口部ＯＰ２を有しており、フォトレジストパターンＲＰ２の開口部ＯＰ２を通じて半導体基板ＳＢにｐ型不純物をイオン注入することにより、ｐ型半導体領域ＰＲを形成することができる。ゲート長方向（Ｘ方向）における開口部ＯＰ１の幅（寸法）Ｌ２（図１０参照）を小さくしても、フォトレジストパターンＲＰ２の安定性に問題は生じず、途中でフォトレジストパターンＲＰ２が倒れることはない。また、ゲート長方向（Ｘ方向）における開口部ＯＰ２の幅（寸法）Ｌ４（図１５参照）を小さくしても、フォトレジストパターンＲＰ４の安定性に問題は生じず、途中でフォトレジストパターンＲＰ４が倒れることはない。このため、開口部ＯＰ１の幅Ｌ２と開口部ＯＰ２の幅Ｌ４を小さくすることができるため、ゲート長方向（Ｘ方向）における窪み部ＫＢの幅（寸法）Ｌ３（図１１参照）を小さくすることが可能となり、また、ゲート長（Ｘ方向）におけるｐ型半導体領域ＰＲの幅Ｌ１（図３２参照）を小さくすることが可能となる。上記フォトレジストパターンＲＰ１０３ａは、幅Ｌ１０２をある程度大きくする必要があり、それがｐ型半導体領域ＰＲ１０１の幅Ｌ１０１の抑制を難しくしていたが、本実施の形態では、そのような制限は生じずに済む。
【0127】
このように、本実施の形態では、ゲート長方向におけるｐ型半導体領域ＰＲの幅Ｌ１を小さく抑制することが可能となるため、半導体装置の小型化（小面積化）を図ることができる。
【0128】
一例を挙げれば、検討例（図２１～図３１）の場合は、ゲート長方向におけるｐ型半導体領域ＰＲ１０１の幅Ｌ１０１は例えば０．５μｍ程度であるが、本実施の形態（図１～図２０、図３２）の場合は、ゲート長方向における窪み部ＫＢの幅Ｌ３およびｐ型半導体領域ＰＲの幅Ｌ１は、例えば０．２～０．３μｍ程度とすることができる。また、ｎ型ソース領域ＳＲのｎ型不純物濃度は、例えば１Ｅ１９～１Ｅ２１／ｃｍ３程度とすることができる。
【0129】
また、複数のプラグＰＧＰ，ＰＧＳをゲート幅方向に一直線上に並べることができるため、プラグＰＧＰ，ＰＧＳを効率的に配置することができる。そのため、この観点でもゲート長方向に半導体装置を小型化でき、半導体装置の小面積化を図ることができる。さらに、ｎ型ソース領域ＳＲにｐ型半導体領域ＰＲ、ｐ型半導体領域ＰＢ、プラグＰＧＰが内包される形になっているので、ゲート電極ＧＥのゲート幅に対してｎ型ソース領域ＳＲを全幅に渡り配置することが可能である。そのため有効ゲート幅領域比率を大きく確保できる。
【0130】
【0131】
【0132】
すなわち、本実施の形態２では、ｐ型半導体領域ＰＢが、ｐ型半導体領域ＰＢａとｐ型半導体領域ＰＢａよりも不純物濃度（ｐ型不純物濃度）が高いｐ型半導体領域ＰＢｂとからなる。窪み部ＫＢの下に形成されたｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢｂに囲まれている。すなわち、ｐ型半導体領域ＰＲの底面および側面は、ｐ型半導体領域ＰＢｂで覆われている。ｐ型半導体領域ＰＲは、ｐ型半導体領域ＰＢｂよりも、不純物濃度（ｐ型不純物濃度）が高い。ｐ型半導体領域ＰＢｂは、ｐ型半導体領域ＰＲの下とｎ型ソース領域ＳＲの下とに存在している。ｐ型半導体領域ＰＢａは、ｐ型半導体領域ＰＢｂに隣接（より特定的にはＸ方向に隣接）しており、ＬＤＭＯＳＦＥＴのチャネルは、ｐ型半導体領域ＰＢａに形成される。すなわち、ＬＤＭＯＳＦＥＴのチャネル形成領域は、ｐ型半導体領域ＰＢａ内に位置している。
【0133】
それ以外については、本実施の形態２の半導体装置も上記実施の形態１の半導体装置とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【0134】
また、本実施の形態２の半導体装置の製造工程が上記実施の形態１の半導体装置の製造工程と相違しているのは、上記図９のｐ型半導体領域ＰＢ形成工程である。すなわち、本実施の形態２の場合は、ｐ型半導体領域ＰＢ形成工程は、ｐ型不純物のイオン注入によりｐ型半導体領域ＰＢａを形成する工程と、ｐ型不純物のイオン注入によりｐ型半導体領域ＰＢｂを形成する工程とを有しており、いずれも、フォトレジストパターンＲＰ１をイオン注入素子マスクとして用いて行うことができる。ｐ型半導体領域ＰＢａを形成するためのイオン注入よりも、ｐ型半導体領域ＰＢｂを形成するためのイオン注入の方が、注入深さが深く、かつ、ドーズ量が大きい。また、ｐ型半導体領域ＰＢａを形成するためのイオン注入は斜めイオン注入を用いるが、ｐ型半導体領域ＰＢｂを形成するためのイオン注入は、垂直イオン注入であってもよい。ｐ型半導体領域ＰＲ形成工程では、ｐ型半導体領域ＰＲはｐ型半導体領域ＰＢｂ内に形成される。
【0135】
本実施の形態２では、ｐ型半導体領域ＰＢを、ｐ型半導体領域ＰＲを囲む高不純物濃度のｐ型半導体領域ＰＢｂと、ｐ型半導体領域ＰＢｂに隣接しかつｐ型半導体領域ＰＢｂよりもｐ型不純物濃度が低いｐ型半導体領域ＰＢａとにより構成している。これにより、窪み部ＫＢの下に高不純物濃度のｐ型半導体領域ＰＲを形成しやすくなる。また、ｐ型半導体領域ＰＲとｐ型半導体領域ＰＢとを、より低い抵抗で電気的に接続することができる。また、ｐ型半導体領域ＰＢｂの不純物濃度とは独立してｐ型半導体領域ＰＢａを設定することができ、そのｐ型半導体領域ＰＢａにＬＤＭＯＳＦＥＴのチャネルが形成されるため、ｐ型半導体領域ＰＢｂの不純物濃度を高くしても、ＬＤＭＯＳＦＥＴの特性が低下することはない。
【0136】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
付記１：
以上のように説明されるＭＩＳＦＥＴを備える半導体装置の製造方法は、次のようにまとめることができる。
付記１：
以上のように説明されるＭＩＳＦＥＴを備える半導体装置の製造方法は、次のようにまとめることができる。
【0137】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を介して前記ＭＩＳＦＥＴのゲート電極用の導電膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記導電膜上に第１レジストパターンを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極のソース側の側面を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記ＭＩＳＦＥＴ用の第１導電型のソース領域を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１レジストパターンを除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に、前記導電膜の一部を覆うように、第２レジストパターンを形成する工程、
ここで、前記第２レジストパターンは、平面視において前記ソース領域に内包される第１開口部を有し、
（ｈ）前記（ｇ）工程後、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように窪み部を形成し、かつ、前記第２レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極のドレイン側の側面を形成して前記ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２レジストパターンを除去する工程、
（ｊ）前記（ｉ）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第３レジストパターンを形成する工程、
（ｋ）前記（ｊ）工程後、前記第３レジストパターンをマスクとして用いたイオン注入により、前記半導体基板に前記ＭＩＳＦＥＴ用の前記第１導電型のドレイン領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記第３レジストパターンを除去する工程、
（ｍ）前記（ｉ）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第４レジストパターンを形成する工程、
ここで、前記第４レジストパターンは、平面視において前記窪み部と重なる位置に第２開口部を有し、
（ｎ）前記（ｍ）工程後、前記第４レジストパターンをマスクとして用いたイオン注入により、前記窪み部の下に前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程、
（ｏ）前記（ｎ）工程後、前記第４レジストパターンを除去する工程。
（ｂ）前記半導体基板上にゲート絶縁膜を介して前記ＭＩＳＦＥＴのゲート電極用の導電膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記導電膜上に第１レジストパターンを形成する工程、
（ｄ）前記（ｃ）工程後、前記第１レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極のソース側の側面を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１レジストパターンをマスクとして用いてイオン注入を行うことにより、前記半導体基板に前記ＭＩＳＦＥＴ用の第１導電型のソース領域を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１レジストパターンを除去する工程、
（ｇ）前記（ｆ）工程後、前記半導体基板上に、前記導電膜の一部を覆うように、第２レジストパターンを形成する工程、
ここで、前記第２レジストパターンは、平面視において前記ソース領域に内包される第１開口部を有し、
（ｈ）前記（ｇ）工程後、前記第２レジストパターンをエッチングマスクとして用いて前記半導体基板をエッチングすることにより、前記ソース領域を貫通するように窪み部を形成し、かつ、前記第２レジストパターンをエッチングマスクとして用いて前記導電膜をエッチングすることにより、前記ゲート電極のドレイン側の側面を形成して前記ゲート電極を形成する工程、
（ｉ）前記（ｈ）工程後、前記第２レジストパターンを除去する工程、
（ｊ）前記（ｉ）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第３レジストパターンを形成する工程、
（ｋ）前記（ｊ）工程後、前記第３レジストパターンをマスクとして用いたイオン注入により、前記半導体基板に前記ＭＩＳＦＥＴ用の前記第１導電型のドレイン領域を形成する工程、
（ｌ）前記（ｋ）工程後、前記第３レジストパターンを除去する工程、
（ｍ）前記（ｉ）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第４レジストパターンを形成する工程、
ここで、前記第４レジストパターンは、平面視において前記窪み部と重なる位置に第２開口部を有し、
（ｎ）前記（ｍ）工程後、前記第４レジストパターンをマスクとして用いたイオン注入により、前記窪み部の下に前記第１導電型とは反対の第２導電型の第１半導体領域を形成する工程、
（ｏ）前記（ｎ）工程後、前記第４レジストパターンを除去する工程。
【符号の説明】
【0138】
ＤＲ，ＤＲ１０１ ｎ型ドレイン領域
ＥＰ エピタキシャル層
ＧＥ，ＧＥ１０１ ゲート電極
ＧＦ 絶縁膜
ＩＬ，ＩＬ１０１ 絶縁膜
ＫＢ 窪み部
Ｍ１，Ｍ１０１ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
ＮＢＬ 埋込層
ＮＤ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＰＢ，ＰＢ１０１ ｐ型半導体領域
ＰＧ，ＰＧ１０１，ＰＧＤ，ＰＧＰ，ＰＧＰ１０１，ＰＧＳ プラグ
ＰＲ，ＰＲ１０１ ｐ型半導体領域
ＳＢ１ 基板本体
ＳＬ，ＳＬ１０１ 金属シリサイド層
ＳＲ，ＳＲ１０１ ｎ型ソース領域
ＳＲ１０１ａ 低濃度半導体領域
ＳＲ１０１ｂ 高濃度半導体領域
ＳＢ 半導体基板
ＳＷ１，ＳＷ１０１ サイドウォールスペーサ
ＳＷ２ 側壁絶縁膜
ＺＭ，ＺＭ１０１ 絶縁膜
ＥＰ エピタキシャル層
ＧＥ，ＧＥ１０１ ゲート電極
ＧＦ 絶縁膜
ＩＬ，ＩＬ１０１ 絶縁膜
ＫＢ 窪み部
Ｍ１，Ｍ１０１ 配線
Ｍ１Ｄ ドレイン配線
Ｍ１Ｓ ソース配線
ＮＢＬ 埋込層
ＮＤ ｎ型半導体領域
ＯＰ１，ＯＰ２ 開口部
ＰＢ，ＰＢ１０１ ｐ型半導体領域
ＰＧ，ＰＧ１０１，ＰＧＤ，ＰＧＰ，ＰＧＰ１０１，ＰＧＳ プラグ
ＰＲ，ＰＲ１０１ ｐ型半導体領域
ＳＢ１ 基板本体
ＳＬ，ＳＬ１０１ 金属シリサイド層
ＳＲ，ＳＲ１０１ ｎ型ソース領域
ＳＲ１０１ａ 低濃度半導体領域
ＳＲ１０１ｂ 高濃度半導体領域
ＳＢ 半導体基板
ＳＷ１，ＳＷ１０１ サイドウォールスペーサ
ＳＷ２ 側壁絶縁膜
ＺＭ，ＺＭ１０１ 絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】