(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173191
(43)【公開日】2023-12-07
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 23/48 20060101AFI20231130BHJP
H01L 21/8234 20060101ALI20231130BHJP
H01L 25/07 20060101ALI20231130BHJP
H01L 29/739 20060101ALI20231130BHJP
H01L 29/78 20060101ALI20231130BHJP
H01L 21/336 20060101ALI20231130BHJP
H01L 29/861 20060101ALI20231130BHJP
H01L 21/329 20060101ALI20231130BHJP
H01L 21/52 20060101ALI20231130BHJP
【ＦＩ】
H01L23/48 S
H01L27/06 102A
H01L25/04 C
H01L29/78 655A
H01L29/78 652Q
H01L29/78 655B
H01L29/78 653A
H01L29/78 657D
H01L29/78 652L
H01L29/78 658F
H01L29/91 L
H01L29/91 C
H01L29/91 A
H01L21/52 B
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022085272
(22)【出願日】2022-05-25
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】小澤 航大
(72)【発明者】
【氏名】中西 翔
【テーマコード（参考）】
5F047
5F048
【Ｆターム（参考）】
5F047AA11
5F047BA06
5F047BA41
5F047BA52
5F047BA53
5F047BC01
5F047BC31
5F047CA00
5F048AB10
5F048AC06
5F048AC10
5F048BA01
5F048BB19
5F048BC03
5F048BC07
5F048BC12
5F048BD07
(57)【要約】
【課題】半導体装置のリーク電流低減を実現する。
【解決手段】半導体装置ＳＤは、リードＬＳと、半導体基板ＳＢ１と、半導体基板ＳＢ１とリードＬＳとの間に設けられた裏面電極ＢＳ１と、裏面電極ＢＳ１とリードＬＳとを接続する半田層ＢＰ１とを備え、裏面電極ＢＳ１は、半導体基板ＳＢ１の裏面ＳＢ１ｂ上に形成されたシリサイド層ＳＣ１と、リードＬＳ上に形成された接合層ＢＬ１と、接合層ＢＬ１上に形成されたバリア層ＢＲ１と、シリサイド層ＳＣ１とバリア層ＢＲ１との間に形成された応力緩和層ＳＲ１とを含み、応力緩和層ＳＲ１は、アルミニウムを主成分とする第１金属膜、または、金、銀または銅の何れかを主成分とする第２金属膜からなる。
【選択図】図４
【解決手段】半導体装置ＳＤは、リードＬＳと、半導体基板ＳＢ１と、半導体基板ＳＢ１とリードＬＳとの間に設けられた裏面電極ＢＳ１と、裏面電極ＢＳ１とリードＬＳとを接続する半田層ＢＰ１とを備え、裏面電極ＢＳ１は、半導体基板ＳＢ１の裏面ＳＢ１ｂ上に形成されたシリサイド層ＳＣ１と、リードＬＳ上に形成された接合層ＢＬ１と、接合層ＢＬ１上に形成されたバリア層ＢＲ１と、シリサイド層ＳＣ１とバリア層ＢＲ１との間に形成された応力緩和層ＳＲ１とを含み、応力緩和層ＳＲ１は、アルミニウムを主成分とする第１金属膜、または、金、銀または銅の何れかを主成分とする第２金属膜からなる。
【選択図】図４
【特許請求の範囲】
【請求項1】
リードと、
前記リード上に搭載され、主面および裏面を有する半導体基板と、
前記半導体基板の前記裏面と前記リードとの間に設けられた裏面電極と、
前記裏面電極と前記リードとを接続する半田層と、
を備える半導体装置であって、
前記裏面電極は、
前記半導体基板の前記裏面上に形成されたシリサイド層と、
前記リード上に形成された接合層と、
前記接合層上に形成されたバリア層と、
前記シリサイド層と前記バリア層との間に形成された応力緩和層と、
を含み、
前記半田層は、前記リードと前記接合層とを接続し、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀または銅の何れかを主成分とする第２金属膜からなる半導体装置。
前記リード上に搭載され、主面および裏面を有する半導体基板と、
前記半導体基板の前記裏面と前記リードとの間に設けられた裏面電極と、
前記裏面電極と前記リードとを接続する半田層と、
を備える半導体装置であって、
前記裏面電極は、
前記半導体基板の前記裏面上に形成されたシリサイド層と、
前記リード上に形成された接合層と、
前記接合層上に形成されたバリア層と、
前記シリサイド層と前記バリア層との間に形成された応力緩和層と、
を含み、
前記半田層は、前記リードと前記接合層とを接続し、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀または銅の何れかを主成分とする第２金属膜からなる半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１金属膜は、添加物としてシリコン、銅、または、シリコンと銅を含有する半導体装置。
前記第１金属膜は、添加物としてシリコン、銅、または、シリコンと銅を含有する半導体装置。
【請求項3】
請求項１に記載の半導体装置において、
前記応力緩和層のビッカース硬度は、前記バリア層または前記接合層の何れのビッカース硬度よりも小さい半導体装置。
前記応力緩和層のビッカース硬度は、前記バリア層または前記接合層の何れのビッカース硬度よりも小さい半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記シリサイド層は、高融点金属を含む半導体装置。
前記シリサイド層は、高融点金属を含む半導体装置。
【請求項5】
請求項４に記載の半導体装置において、
前記応力緩和層内には、前記第１金属膜または前記第２金属膜と、前記高融点金属との合金層が形成されている半導体装置。
前記応力緩和層内には、前記第１金属膜または前記第２金属膜と、前記高融点金属との合金層が形成されている半導体装置。
【請求項6】
請求項４に記載の半導体装置において、
前記シリサイド層にはバナジウムが含まれている半導体装置。
前記シリサイド層にはバナジウムが含まれている半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記バリア層は、チタン、クロムまたはモリブデンの何れかの第３金属膜からなる、半導体装置。
前記バリア層は、チタン、クロムまたはモリブデンの何れかの第３金属膜からなる、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記接合層は、ニッケルからなる半導体装置。
前記接合層は、ニッケルからなる半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記半導体基板には、前記主面側に形成されたＰ型導電型のアノード領域と、前記裏面側に形成されたＮ型導電型のカソード領域と、前記アノード領域および前記カソード領域の間に形成されたＮ型導電型のドリフト領域とを含むファストリカバリダイオードが形成されている半導体装置。
前記半導体基板には、前記主面側に形成されたＰ型導電型のアノード領域と、前記裏面側に形成されたＮ型導電型のカソード領域と、前記アノード領域および前記カソード領域の間に形成されたＮ型導電型のドリフト領域とを含むファストリカバリダイオードが形成されている半導体装置。
【請求項10】
リードと、
前記リードの第１領域に搭載され、第１主面および第１裏面を備え、前記第１裏面側にＮ型導電型の第１半導体領域を有する第１半導体基板と、
前記リードの前記第１領域と異なる第２領域に搭載され、第２主面および第２裏面を備え、前記第２裏面側にＰ型導電型の第２半導体領域を有する第２半導体基板と、
前記第１半導体基板の前記第１裏面と前記リードとの間に設けられた第１裏面電極と、
前記第２半導体基板の前記第２裏面と前記リードとの間に設けられた第２裏面電極と、
前記第１裏面電極と前記リードとを接続する第１半田層と、
前記第２裏面電極と前記リードとを接続する第２半田層と、
を備える半導体装置であって、
前記第１裏面電極は、
前記リード上に形成された第１接合層と、
前記第１接合層上に形成された第１バリア層と、
前記第１バリア層上に形成された第１応力緩和層と、
前記第１応力緩和層と前記第１半導体領域との間に形成され、前記第１応力緩和層と前記第１半導体領域とを接続する、高融点金属からなるシリサイド層と、
を含み、
前記第２裏面電極は、
前記リード上に形成された第２接合層と、
前記第２接合層上に形成された第２バリア層と、
前記第２バリア層と前記第２半導体領域との間に形成され、前記第２バリア層と前記第２半導体領域とを接続する第２応力緩和層と、
を含み、
前記第１半田層は、前記リードと前記第１接合層とを接続し、
前記第２半田層は、前記リードと前記第２接合層とを接続し、
前記第１応力緩和層および前記第２応力緩和層は、アルミニウムを主成分とする金属膜からなる半導体装置。
前記リードの第１領域に搭載され、第１主面および第１裏面を備え、前記第１裏面側にＮ型導電型の第１半導体領域を有する第１半導体基板と、
前記リードの前記第１領域と異なる第２領域に搭載され、第２主面および第２裏面を備え、前記第２裏面側にＰ型導電型の第２半導体領域を有する第２半導体基板と、
前記第１半導体基板の前記第１裏面と前記リードとの間に設けられた第１裏面電極と、
前記第２半導体基板の前記第２裏面と前記リードとの間に設けられた第２裏面電極と、
前記第１裏面電極と前記リードとを接続する第１半田層と、
前記第２裏面電極と前記リードとを接続する第２半田層と、
を備える半導体装置であって、
前記第１裏面電極は、
前記リード上に形成された第１接合層と、
前記第１接合層上に形成された第１バリア層と、
前記第１バリア層上に形成された第１応力緩和層と、
前記第１応力緩和層と前記第１半導体領域との間に形成され、前記第１応力緩和層と前記第１半導体領域とを接続する、高融点金属からなるシリサイド層と、
を含み、
前記第２裏面電極は、
前記リード上に形成された第２接合層と、
前記第２接合層上に形成された第２バリア層と、
前記第２バリア層と前記第２半導体領域との間に形成され、前記第２バリア層と前記第２半導体領域とを接続する第２応力緩和層と、
を含み、
前記第１半田層は、前記リードと前記第１接合層とを接続し、
前記第２半田層は、前記リードと前記第２接合層とを接続し、
前記第１応力緩和層および前記第２応力緩和層は、アルミニウムを主成分とする金属膜からなる半導体装置。
【請求項11】
（ａ）主面と裏面とを備える半導体基板を準備する工程、
（ｂ）前記裏面上にシリサイド層を形成する工程、
（ｃ）前記シリサイド層上に応力緩和層を形成する工程、
（ｄ）前記応力緩和層上にバリア層を形成する工程、
（ｅ）前記バリア層上に接合層を形成する工程、
（ｆ）前記半導体基板をリード上に搭載し、前記リードと前記接合層とを半田層で接続する工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
（ｂ）前記裏面上にシリサイド層を形成する工程、
（ｃ）前記シリサイド層上に応力緩和層を形成する工程、
（ｄ）前記応力緩和層上にバリア層を形成する工程、
（ｅ）前記バリア層上に接合層を形成する工程、
（ｆ）前記半導体基板をリード上に搭載し、前記リードと前記接合層とを半田層で接続する工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記第１金属膜は、添加物としてシリコン、銅、または、シリコンと銅を含有する半導体装置の製造方法。
前記第１金属膜は、添加物としてシリコン、銅、または、シリコンと銅を含有する半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｃ）は、
（ｃ１）前記半導体基板の前記裏面上に高融点金属膜を形成する工程、
（ｃ２）前記半導体基板に熱処理を施して前記裏面上に前記シリサイド層を形成する工程、
を備える半導体装置の製造方法。
前記工程（ｃ）は、
（ｃ１）前記半導体基板の前記裏面上に高融点金属膜を形成する工程、
（ｃ２）前記半導体基板に熱処理を施して前記裏面上に前記シリサイド層を形成する工程、
を備える半導体装置の製造方法。
【請求項14】
請求項１３に記載の半導体装置の製造方法において、
前記シリサイド層には、バナジウムが含まれている半導体装置の製造方法。
前記シリサイド層には、バナジウムが含まれている半導体装置の製造方法。
【請求項15】
請求項１１に記載の半導体装置の製造方法において、
前記（ｅ）工程と、前記（ｆ）工程との間に、さらに、
（ｇ）前記接合層上に金または銀からなる酸化防止層を形成する工程、
を備える半導体装置の製造方法。
前記（ｅ）工程と、前記（ｆ）工程との間に、さらに、
（ｇ）前記接合層上に金または銀からなる酸化防止層を形成する工程、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ファストリカバリダイオードを内蔵する半導体装置およびその製造方法に関する。
【背景技術】
【0002】
インバータやモータを駆動するパワーデバイスとして絶縁ゲート型バイポーラトランジスタ（以下ＩＧＢＴ（Insulated Gate Bipolar Transistor）と称す）が有力である。ＩＧＢＴによるインバータやモータ駆動アプリケーションでは、スイッチング時に発生する逆流電流を流す経路としてダイオードを併用している。このダイオードは還流ダイオードと呼ばれ、一般的にはファストリカバリダイオード（以下ＦＲＤ（Fast Recovery Diode）と称す）が用いられる。還流ダイオードに求められる特性の一つは高速性であり、逆回復時間ｔｒｒが短いことである。スイッチング時のターンオン損失はリカバリ電流の影響が大きいことから、損失低減のために逆回復時間ｔｒｒが短いＦＲＤが有効である。その為、パッケージ内にＩＧＢＴおよびＦＲＤを内蔵した半導体装置が準備されている。
【0003】
この半導体装置は、ＩＧＢＴおよびＦＲＤを内蔵する封止体と、外部端子である複数のリードとを有する。リードは封止体内に延在しており、封止体内のダイパッドと呼ばれる領域にＩＧＢＴおよびＦＲＤが搭載されている。ＩＧＢＴおよびＦＲＤにはそれぞれ、複数の金属層が積層された裏面電極が形成されており、この裏面電極とリードとを半田層で接続している。
【0004】
特許文献１には、ＩＧＢＴチップの裏面電極の構造が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００７－５３６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本願発明者の検討によれば、ＦＲＤの裏面電極構造に起因してＦＲＤに逆バイアスを印加した際のリーク電流が増加することが判明した。
【0007】
ＦＲＤを内蔵した半導体装置において、リーク電流の低減が求められている。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
次のとおりである。
【0010】
一実施の形態における半導体装置は、リードと、半導体基板と、半導体基板とリードとの間に設けられた裏面電極と、裏面電極とリードとを接続する半田層とを備える。裏面電極は、半導体基板の裏面上に形成されたシリサイド層と、リード上に形成された接合層と、接合層上に形成されたバリア層と、シリサイド層とバリア層との間に形成された応力緩和層とを含む。応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀または銅の何れかを主成分とする第２金属膜からなる。
【0011】
一実施の形態における半導体装置の製造方法は、主面と裏面とを備える半導体基板を準備する工程、裏面上にシリサイド層を形成する工程、シリサイド層上に応力緩和層を形成する工程、応力緩和層上にバリア層を形成する工程、バリア層上に接合層を形成する工程、半導体基板をリード上に搭載し、リードと接合部とを半田層で接続する工程、を備える。応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置のリーク電流の発生を抑制することができる。
【図面の簡単な説明】
【0013】
【図1】本実施の形態の半導体装置の断面図である。
【図2】本実施の形態の半導体装置の等価回路図である。
【図3】本実施の形態の半導体装置の概略図である。
【図4】本実施の形態の半導体装置の断面図である。
【図5】本実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図6】本実施の形態の半導体装置の製造工程を示す断面図である。
【図9】本実施の形態の半導体装置の電気特性を示す図面である。
【図10】関連技術の半導体装置の断面図である。
【図11】関連技術の半導体装置の製造工程を示すプロセスフロー図である。
【図12】関連技術の半導体装置の電気特性を示す図面である。
【発明を実施するための形態】
【0014】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0015】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0016】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0017】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0018】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0019】
また、以下の実施の形態において、Ｐ型はＰ型導電型、Ｎ型はＮ型導電型を意味する。
【0020】
＜関連技術の説明＞
本明細書でいう関連技術とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
本明細書でいう関連技術とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
【0021】
図１０は関連技術の半導体装置の断面図、図１１は関連技術の半導体装置の製造工程を示すプロセスフロー図、図１２は関連技術の半導体装置の電気特性を示す図面である。関連技術の半導体装置ＳＤ０はＦＲＤを有し、図１０はＦＲＤの断面図、図１１はＦＲＤの製造工程を示すプロセスフロー図、図１２はＦＲＤの電気特性を示している。
【0022】
図１０に示すように、ＦＲＤとして機能する半導体チップＣＰ０は半導体基板ＳＢ０と裏面電極ＢＳ０とを有する。シリコンからなる半導体基板ＳＢ０の裏面ＳＢ０ｂ側にはＮ型半導体領域であるカソード領域ＣＡが形成され、半導体基板ＳＢ０の裏面ＳＢ０ｂ上には裏面電極ＢＳ０が形成されている。そして、半導体チップＣＰ０は、リードＬＳのダイパッドＤＰと呼ばれる領域に搭載され、裏面電極ＢＳ０とリードＬＳとが半田層ＢＰ０で接続されている。
【0023】
裏面電極ＢＳ０は、積層された複数層の金属膜で構成されており、半導体基板ＳＢ０の側からシリサイド層ＳＣ０、バリア層ＢＲ０、接合層ＢＬ０および酸化防止層ＡＯＬ０を含む。接合層ＢＬ０はニッケル（Ｎｉ）層、半田層ＢＰ０は鉛フリー半田であり、例えば、錫（Ｓｎ）＋銅（Ｃｕ）、錫（Ｓｎ）＋銀（Ａｇ）、錫（Ｓｎ）＋銀（Ａｇ）＋銅（Ｃｕ）などの合金で、錫（Ｓｎ）を主成分（９０％以上）とする。半導体チップＣＰ０をリードＬＳに電気的および機械的に接続する「半田実装」工程では、半田層ＢＰ０を高温で溶融させ、接合層ＢＬ０のニッケル（Ｎｉ）と半田層ＢＰ０の錫（Ｓｎ）が合金層（Ｎｉ－Ｓｎ）を形成する。
【0024】
次に、図１１を用いて、本発明者が見出した関連技術の課題を説明する。「半導体基板ＳＢ０準備」工程から「ウエハテスト」工程までは、多数個の半導体チップＣＰ０が配置された円板状の半導体ウエハで各工程が実施される。「個片化」工程で半導体ウエハ内の複数の半導体チップＣＰ０は個々の半導体チップＣＰ０に分割される。「半田実装」工程では、個片化された半導体チップＣＰ０を半田層ＢＰ０でリードＬＳに接着する。さらに、「封止」工程では、半導体チップＣＰ０とリードＬＳとを封止体で封止する。そして、封止された半導体チップＣＰ０（言い換えると、ＦＲＤ）に対して「ＦＴ」が実施される。「ウエハテスト」工程では、テスト装置のステージ上に半導体ウエハを真空吸着した状態で、ＦＲＤに所定値の逆バイアス電圧を印加して半導体ウエハに形成されたＦＲＤのリーク電流を測定する。ＦＴ（Final Test）は信頼性試験であり、ＦＲＤに逆バイアス電圧を印加してリーク電流挙動を測定するものである。
【0025】
「ウエハテスト」の結果、要求された値よりもリーク電流値が高いため不良品と判定される半導体チップＣＰ０が多数個検出された。また、不良品と判定された半導体チップＣＰ０を別のテスト方法（「ウエハテスト」に比べ弱い真空吸着）でテストすると、良品と判定された。これにより、本来なら良品と判定されるべき半導体チップＣＰ０が不良品と判定されていることが分かった。
【0026】
「ＦＴ」工程では、要求されたリーク電流特性が得られず低い逆バイアス電圧でリーク電流が増大する半導体チップＣＰ０が多数個検出された。「ＦＴ」工程における不良品解析のために、半導体チップＣＰ０を封止体およびリードＬＳから取り外し、半導体チップＣＰ０に付着している半田層ＢＰ０を除去する処理を施した後、半導体チップＣＰ０（ＦＲＤ）の逆方向バイアス電圧-リーク電流を測定した。その結果、半田層ＢＰ０がリーク電流に影響を及ぼしていることが判明した。図１２は、関連技術のＦＲＤの逆方向バイアス電圧-リーク電流の関係を示している。図１２のＲｅｆ．は要求されるＦＲＤの電気特性であり、（１）は封止された状態のサンプルの電気特性を示し、（２）は封止体およびリードＬＳから取り外した半導体チップＣＰ０に半田層ＢＰ０の除去処理を１回実施したサンプルの電気特性を示し、（３）はリードＬＳから取り外した半導体チップＣＰ０に半田層ＢＰ０の除去処理を２回実施したサンプルの電気特性を示す。つまり、半導体チップＣＰ０に付着している半田層ＢＰ０の量が少ないほど、要求されるＦＲＤの電気特性に近づくことが判明した。
【0027】
本願発明者の検討によれば、半導体基板ＳＢ０へのストレスに起因してピエゾ効果によりリーク電流が増大していることが判明した。
【0028】
「ウエハテスト」工程では、半導体ウエハがステージに真空吸着されていることで、半導体基板ＳＢ０にストレスが印加されている。半導体ウエハの膜厚は３００μｍ以下であり、半導体ウエハには「反り」が発生している。「反り」を有する半導体ウエハを平坦なステージに真空吸着することで半導体ウエハに局所的にストレスが発生するため、その位置に配置された半導体チップＣＰ０のリーク電流が増大していると考えられる。
【0029】
また、「半田実装」工程では、半田層ＢＰ０を高温（２００℃以上）で溶融した後に冷却（例えば室温まで）させて半田層ＢＰ０を硬化させるため、半田層ＢＰ０が膨張、収縮することで半導体チップＣＰ０にストレスが発生すると考えられる。
【0030】
そこで、本実施の形態では、半導体チップＣＰ１（ＦＲＤ）の裏面電極ＢＳ１に応力緩和層を設けることで、半導体基板ＳＢ１が受けるストレスを緩和し、半導体チップＣＰ１（ＦＲＤ）のリーク電流を低減している。
【0031】
（実施の形態）
＜半導体装置の構造＞
図１は本実施の形態の半導体装置の断面図、図２は本実施の形態の半導体装置の等価回路図、図３は本実施の形態の半導体装置の概略図、図４は本実施の形態の半導体装置の断面図である。本実施の形態の半導体装置ＳＤは、ＩＧＢＴとＦＲＤとを有する。
＜半導体装置の構造＞
図１は本実施の形態の半導体装置の断面図、図２は本実施の形態の半導体装置の等価回路図、図３は本実施の形態の半導体装置の概略図、図４は本実施の形態の半導体装置の断面図である。本実施の形態の半導体装置ＳＤは、ＩＧＢＴとＦＲＤとを有する。
【0032】
図１に示すように、半導体装置ＳＤは、半導体チップＣＰ１およびＣＰ２と、ダイパッド、コレクタ端子およびエミッタ端子を含むリードＬＳと、封止体ＭＲとを備える。半導体チップＣＰ１はＦＲＤであり、半導体チップＣＰ２はＩＧＢＴである。半導体チップＣＰ１およびＣＰ２は、リードＬＳのダイパッドＤＰ上に搭載され、半導体チップＣＰ１は半田層ＢＰ１により、半導体チップＣＰ２は半田層ＢＰ２によりダイパッドＤＰ（リードＬＳ）に接続され、ダイパッドＤＰはコレクタ端子ＣＴ（リードＬＳ）に接続されている。また、半導体チップＣＰ１およびＣＰ２は、接続端子ＴＲを介してエミッタ端子ＥＴ（リードＬＳ）に接続されている。半導体チップＣＰ１は半田層ＢＰ１により、半導体チップＣＰ２は半田層ＢＰ２により接続端子ＴＲに接続されている。絶縁性樹脂（例えばエポキシ樹脂）からなる封止体ＭＲは、半導体チップＣＰ１およびＣＰ２、半田層ＢＰ１およびＢＰ２、接続端子ＴＲ、ダイパッドＤＰ、コレクタ端子ＣＴ、ならびに、エミッタ端子ＥＴを覆っている。ただし、コレクタ端子ＣＴおよびエミッタ端子ＥＴとなるリードＬＳは、封止体ＭＲの外部に突出している。また、ダイパッドＤＰの半導体チップＣＰ１およびＣＰ２の搭載面と反対側の面は封止体ＭＲから露出している。ダイパッドＤＰ、リードＬＳおよび接続端子ＴＲは、銅板または銅箔で形成されており、ダイパッドＤＰの膜厚はコレクタ端子ＣＴの膜厚よりも厚い。なお、図示していないが、封止体ＭＲ内には半導体チップＣＰ２（ＩＧＢＴ）に接続されたゲート端子ＧＴ（図３参照）が設けられており、ゲート端子ＧＴとなるリードＬＳも封止体ＭＲの外部に突出している。
【0033】
図２に示すように、ＩＧＢＴとＦＲＤとは並列接続されている。ＩＧＢＴはコレクタ端子ＣＴ、エミッタ端子ＥＴおよびゲート端子ＧＴを有し、エミッタ端子ＥＴにはＦＲＤのアノードが、コレクタ端子ＣＴにはＦＲＤのカソードが接続されている。
【0034】
図３に示すように、ＦＲＤとして機能する半導体チップＣＰ１は、半導体基板ＳＢ１に形成されており、半導体基板ＳＢ１は、主面ＳＢ１ａと裏面ＳＢ１ｂとを備える。半導体基板ＳＢ１の主面ＳＢ１ａ側にはＰ型半導体領域であるアノード領域ＡＮ、裏面ＳＢ１ｂ側にはＮ型半導体領域であるカソード領域ＣＡが設けられており、アノード領域ＡＮとカソード領域ＣＡとの間にはＮ型半導体領域であるドリフト領域ＮＤ１が配置されている。
【0035】
ＩＧＢＴとして機能する半導体チップＣＰ２は、半導体基板ＳＢ２に形成されており、半導体基板ＳＢ２は、主面ＳＢ２ａと裏面ＳＢ２ｂとを備える。半導体基板ＳＢ２の主面ＳＢ２ａ側には、Ｎ型半導体領域であるエミッタ領域ＮＥと、エミッタ領域ＮＥを平面視および断面視にて取り囲むように配置されたＰ型半導体領域であるボディ領域ＰＢとが配置されており、ボディ領域ＰＢの下にはＮ型半導体領域であるドリフト領域ＮＤ２が配置されている。主面ＳＢ２ａから裏面ＳＢ２ｂに向かって、エミッタ領域ＮＥおよびボディ領域ＰＢを貫通し、ドリフト領域ＮＤ２に達するトレンチ溝ＴＧが設けられており、トレンチ溝ＴＧ内にはゲート絶縁膜ＧＦを介してゲート電極ＧＥが形成されている。半導体基板ＳＢ２の裏面ＳＢ２ｂ側にはＰ型半導体領域であるコレクタ領域ＰＣが配置されており、ドリフト領域ＮＤ２とコレクタ領域ＰＣとの間にはＮ型半導体領域であるバッファ領域ＮＳが配置されている。
【0036】
半導体チップＣＰ１（ＦＲＤ）のカソード領域ＣＡと半導体チップＣＰ２（ＩＧＢＴ）のコレクタ領域ＰＣとがコレクタ端子ＣＴに接続されている。そして、半導体チップＣＰ１（ＦＲＤ）のアノード領域ＡＮと、半導体チップＣＰ２（ＩＧＢＴ）のエミッタ領域ＮＥおよびボディ領域ＰＢとがエミッタ端子ＥＴに接続されている。また、ゲート電極ＧＥはゲート端子ＧＴに接続されている。
【0037】
図４は、リードＬＳのダイパッドＤＰ上に半田実装された半導体チップＣＰ１（ＦＲＤ）および半導体チップＣＰ２（ＩＧＢＴ）を示している。半導体チップＣＰ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１の裏面ＳＢ１ｂ上に形成された裏面電極ＢＳ１とを有する。そして、裏面電極ＢＳ１が半田層ＢＰ１によりリードＬＳに接続されている。同様に、半導体チップＣＰ２は、半導体基板ＳＢ２と、半導体基板ＳＢ２の裏面ＳＢ２ｂ上に形成された裏面電極ＢＳ２とを有する。そして、裏面電極ＢＳ２が半田層ＢＰ２によりリードＬＳに接続されている。
【0038】
裏面電極ＢＳ１は、半導体基板ＳＢ１の裏面ＳＢ１ｂ上に順に形成されたシリサイド層ＳＣ１、応力緩和層ＳＲ１、バリア層ＢＲ１、接合層ＢＬ１および酸化防止層ＡＯＬ１で構成されている。裏面電極ＢＳ２は、半導体基板ＳＢ２の裏面ＳＢ２ｂ上に順に形成された応力緩和層ＳＲ２、バリア層ＢＲ２、接合層ＢＬ２および酸化防止層ＡＯＬ２で構成されている。裏面電極ＢＳ２には、裏面電極ＢＳ１のシリサイド層ＳＣ１に相当する層が設けられておらず、応力緩和層ＳＲ２が半導体基板ＳＢ２の裏面ＳＢ２ｂに接触している。応力緩和層ＳＲ２を、後述のアルミニウム（Ａｌ）を主成分とする金属膜とする場合、半導体基板ＳＢ２の裏面ＳＢ２ｂ側には、Ｐ型半導体領域であるコレクタ領域ＰＣが設けられているため、応力緩和層ＳＲ２と半導体基板ＳＢ２との間がオーミック接触となり、シリサイド層ＳＣ１に相当する層を省略することができる。従って半導体チップＣＰ２（ＩＧＢＴ）の製造工程を簡略化できる。裏面電極ＢＳ２を構成する応力緩和層ＳＲ２、バリア層ＢＲ２、接合層ＢＬ２および酸化防止層ＡＯＬ２は、裏面電極ＢＳ１を構成する応力緩和層ＳＲ１、バリア層ＢＲ１、接合層ＢＬ１および酸化防止層ＡＯＬ１と同様であるため、裏面電極ＢＳ１の説明をもって代用する。
【0039】
なお、裏面電極ＢＳ１およびＢＳ２の各層に言及する際に、半導体基板ＳＢ１およびＳＢ２の裏面ＳＢ１ｂおよびＳＢ２ｂからダイパッドＤＰ（リードＬＳ）に向かう、紙面の下向きを「上」と表現する場合がある。
【0040】
シリサイド層ＳＣ１は、高融点金属（例えば、ニッケル（Ｎｉ）またはチタン（Ｔｉ））とシリコンＳｉとの合金層であり、シリサイド層ＳＣ１は、裏面ＳＢ１ｂ上に形成されるだけでなく、裏面ＳＢ１ｂから半導体基板ＳＢ１の内部（カソード領域ＣＡ）にも形成されている。シリサイド層ＳＣ１が形成されることで、裏面電極ＢＳ１と、半導体基板ＳＢ１の裏面ＳＢ１ｂ側に形成されたＮ型半導体領域であるカソード領域ＣＡと、をオーミック接触にすることができる。例えば、シリサイド層ＳＣ１は、２０～４００ｎｍの膜厚とする。
【0041】
シリサイド層ＳＣ１上には応力緩和層ＳＲ１が形成されている。応力緩和層ＳＲ１は、裏面電極ＢＳ１の接合層ＢＬ１の側から半導体基板ＳＢ１に印加されるストレスを緩和するための層である。従って、応力緩和層ＳＲ１は、バリア層ＢＲ１の膜厚よりも厚くするのが好ましく、その膜厚は４００～１０００ｎｍとする。応力緩和層ＳＲ１は、アルミニウム（Ａｌ）を主成分（９０％以上）とする金属膜であり、添加物としてシリコン（Ｓｉ）、銅（Ｃｕ）またはシリコン（Ｓｉ）と銅（Ｃｕ）とを含む。例えば、Ａｌ‐Ｓｉ（Ｓｉ：０．５～１％）、Ａｌ‐Ｃｕ（Ｃｕ：０．５～１％）またはＡｌ‐Ｓｉ（Ｓｉ：０．５～１％）‐Ｃｕ（Ｃｕ：０．５～１％）である。また、応力緩和層ＳＲ１として金（Ａｕ）、銀（Ａｇ）または銅（Ｃｕ）を主成分とする金属膜を用いることもできる。
【0042】
また、応力緩和層ＳＲ１は、比較的柔軟な材料で構成するのが好ましい。応力緩和層ＳＲ１のビッカース硬度は、バリア層ＢＲ１または接合層ＢＬ１の何れのビッカース硬度よりも低い。例えば、バリア層ＢＲ１をチタン（Ｔｉ）、接合層ＢＬ１をニッケル（Ｎｉ）とした場合、ビッカース硬度は、チタン（Ｔｉ）：０．９７Ｇｐａ、ニッケル（Ｎｉ）：０．６３８Ｇｐａである。一方、応力緩和層ＳＲ１を構成する金属膜は、アルミニウム（Ａｌ）を主成分とする金属膜：０．１６７～０．４Ｇｐａ、金（Ａｕ）：０．２１６Ｇｐａ，銀（Ａｇ）：０．２５１Ｇｐａ、銅（Ｃｕ）：０．３６９Ｇｐａである。
【0043】
また、応力緩和層ＳＲ１のシリサイド層ＳＣ１側には、シリサイド層ＳＣ１に含まれる高融点金属と応力緩和層ＳＲ１に含まれる金属との合金層ＡＬＹ１が形成されている。この合金層ＡＬＹ１は、応力緩和層ＳＲ１、バリア層ＢＲ１、接合層ＢＬ１および酸化防止層ＡＯＬ１を形成する工程（スパッタ法による金属膜の堆積工程）で半導体ウエハの温度が上昇することで形成される。合金層ＡＬＹ１が形成されていることでシリサイド層ＳＣ１と応力緩和層ＳＲ１との接続が強固となり、シリサイド層ＳＣ１と応力緩和層ＳＲ１との間の剥がれを防止または低減することができる。合金層ＡＬＹ１は、シリサイド層ＳＣ１に含まれる高融点金属が応力緩和層ＳＲ１内に拡散することで形成されたものである。例えば、シリサイド層ＳＣ１がニッケルシリサイド（ＮｉＳｉ）で、応力緩和層ＳＲ１がアルミニウム（Ａｌ）を主成分とする金属膜である場合、合金層ＡＬＹ１は、ニッケル‐アルミニウム（Ｎｉ‐Ａｌ）合金層である。なお、合金層ＡＬＹ１による効果が得られれば、合金層ＡＬＹ１は膜や層に限定されない。合金層ＡＬＹ１は、応力緩和層ＳＲ１の一部に形成され、且つシリサイド層ＳＣ１に接する合金のクラスタであっても良い。合金のクラスタが形成されていない領域では、応力緩和層ＳＲ１はシリサイド層ＳＣ１と接している。
【0044】
応力緩和層ＳＲ１上にはバリア層ＢＲ１が形成されている。バリア層ＢＲ１は、半導体基板ＳＢ１を構成するシリコン（Ｓｉ）が接合層ＢＬ１に拡散するのを防止するために設けられている。バリア層ＢＲ１の膜厚は、５０～３００ｎｍであり、バリア層ＢＲ１として、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）またはモリブデン（Ｍｏ）が用いられる。
【0045】
バリア層ＢＲ１の上には接合層ＢＬ１が形成されている。接合層ＢＬ１は、半田層ＢＰ１と合金層を形成し、リードＬＳと裏面電極ＢＳ１との強固な接続を確保するための層である。接合層ＢＬ１の膜厚は、２００～１５００ｎｍであり、接合層ＢＬ１として、例えば、ニッケル（Ｎｉ）が用いられる。接合層ＢＬ１は、例えば、バリア層ＢＲ１よりも厚い膜にするのが好ましい。接合層ＢＬ１の下部は半田層ＢＰ１に覆われており、接合層ＢＬ１の上部は半田層ＢＰ１から露出していることが好ましい。接合層ＢＬ１を厚くすることで、半田層ＢＰ１からのストレスの起点を半導体基板ＳＢ１から遠ざけることができるからである。
【0046】
接合層ＢＬ１の上には酸化防止層ＡＯＬ１が形成されている。酸化防止層ＡＯＬ１は、接合層ＢＬ１の表面（接合層ＢＬ１のリードＬＳと対向する面）が酸化するのを防止するための層である。酸化防止層ＡＯＬ１の膜厚は、１００～２０００ｎｍである。酸化防止層ＡＯＬ１の膜厚は、半田層ＢＰ１の膜厚未満である。酸化防止層ＡＯＬ１として、例えば、金（Ａｕ）または銀（Ａｇ）が用いられる。図４は、半導体チップＣＰ１が半田層ＢＰ１でリードＬＳに実装された状態を示しているが、この状態では、酸化防止層ＡＯＬ１は半田層ＢＰ１内に拡散しているため、接合層ＢＬ１とリードＬＳとの間に酸化防止層ＡＯＬ１が層として残っているわけではない。
【0047】
酸化防止層ＡＯＬ１または接合層ＢＬ１の上には半田層ＢＰ１が形成されており、半田層ＢＰ１は半導体チップＣＰ１をリードＬＳに接続している。半田層ＢＰ１は鉛フリー半田であり、例えば、錫（Ｓｎ）＋銅（Ｃｕ）、錫（Ｓｎ）＋銀（Ａｇ）、または、錫（Ｓｎ）＋銀（Ａｇ）＋銅（Ｃｕ）などの合金で、錫（Ｓｎ）を主成分（９０％以上）とする。半田層ＢＰ１は、半導体チップＣＰ１をリードＬＳに電気的および機械的に接続しており、半田層ＢＰ１内では、接合層ＢＬ１のニッケル（Ｎｉ）と半田層ＢＰ１の錫（Ｓｎ）が合金層（Ｎｉ－Ｓｎ）を形成している。半田層ＢＰ１の上端は、接合層ＢＬ１と接している。半田層ＢＰ１の上端は、接合層ＢＬ１の上面と接合層ＢＬ１の下面の間に位置している。
【0048】
なお、本実施の形態の半導体装置ＳＤでは、裏面電極ＢＳ１に応力緩和層ＳＲ１を設けたが、裏面電極ＢＳ１が半導体基板ＳＢ１に与える応力は関連技術の半導体装置ＳＤ０の場合と同等であることを確認した。
【0049】
＜半導体装置の製造方法＞
図５は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図、図６～図８は、本実施の形態の半導体装置の製造工程を示す断面図である。「半導体基板ＳＢ１準備」工程から「ウエハテスト」工程までは、多数個の半導体チップＣＰ１が配置された円板状の半導体ウエハで各工程が実施される。「個片化」工程で半導体ウエハ内の複数の半導体チップＣＰ１は個々の半導体チップＣＰ１に分割され、「半田実装」工程では、個片化された半導体チップＣＰ１を半田層ＢＰ１でリードＬＳ上に接着し、さらに、「封止」工程では、半導体チップＣＰ１とリードＬＳとを封止体ＭＲで封止する。
図５は、本実施の形態の半導体装置の製造工程を示すプロセスフロー図、図６～図８は、本実施の形態の半導体装置の製造工程を示す断面図である。「半導体基板ＳＢ１準備」工程から「ウエハテスト」工程までは、多数個の半導体チップＣＰ１が配置された円板状の半導体ウエハで各工程が実施される。「個片化」工程で半導体ウエハ内の複数の半導体チップＣＰ１は個々の半導体チップＣＰ１に分割され、「半田実装」工程では、個片化された半導体チップＣＰ１を半田層ＢＰ１でリードＬＳ上に接着し、さらに、「封止」工程では、半導体チップＣＰ１とリードＬＳとを封止体ＭＲで封止する。
【0050】
【0051】
次に、図５に示す「高融点金属膜ＨＭ形成」工程では、図６に示すように、半導体基板ＳＢ１の裏面ＳＢ１ｂ上に高融点金属膜ＨＭをスパッタ法により堆積させる。半導体基板ＳＢ１の裏面ＳＢ１ｂには、Ｎ型半導体領域であるカソード領域ＣＡが形成されており、このカソード領域ＣＡと接触するように高融点金属膜ＨＭを形成する。高融点金属膜ＨＭは、例えば、ニッケル（Ｎｉ）またはチタン（Ｔｉ）であり、その膜厚は１０～１００ｎｍとする。
【0052】
次に、図５に示す「シリサイド層ＳＣ１形成」工程では、図７に示すように、半導体基板ＳＢ１の裏面ＳＢ１ｂ上にシリサイド層ＳＣ１を形成する。シリサイド層ＳＣ１は、半導体基板ＳＢ１の裏面ＳＢ１ｂ上および半導体基板ＳＢ１（正確には、カソード領域ＣＡ）内に形成され、その膜厚は２０～４００ｎｍとする。シリサイド層ＳＣ１は、高融点金属膜ＨＭが形成された半導体基板ＳＢ１（言い換えると、半導体ウエハ）に熱処理を施して形成する。シリサイド層ＳＣ１は、ニッケルシリサイド（ＮｉＳｉ）またはチタンシリサイド（ＴｉＳｉ）等であり、高融点金属とシリコンとの化合物である。
【0053】
次に、図５に示す「応力緩和層ＳＲ１形成」、「バリア層ＢＲ１形成」、「接合層ＢＬ１形成」および「酸化防止層ＡＯＬ１形成」の各工程を順に実施する。図８に示すように、シリサイド層ＳＣ１上には、順に、応力緩和層ＳＲ１，バリア層ＢＲ１、接合層ＢＬ１および酸化防止層ＡＯＬ１が形成される。各工程は、マルチチャンバを備えたスパッタ装置を用いたスパッタ法により連続的に実施される。前述の応力緩和層ＳＲ１内に形成された合金層ＡＬＹ１は、「バリア層ＢＲ１形成」、「接合層ＢＬ１形成」および「酸化防止層ＡＯＬ１形成」を形成するスパッタリング工程で半導体ウエハの温度が上昇することで形成される。
【0054】
次に、図５に示す「ウエハテスト」工程では、テスト装置のステージ上に半導体ウエハを真空吸着した状態で、ＦＲＤに所定値の逆バイアス電圧を印加して半導体ウエハに形成されたＦＲＤのリーク電流を測定する。
【0055】
次に、図５に示す「個片化」工程では、半導体ウエハにダイシング処理を施し、半導体ウエハを個々の半導体チップＣＰ１に分割する。
【0056】
次に、図５に示す「半田実装」工程では、図４に示すように、「ウエハテスト」工程で良品と判定され、「個片化」工程で分割された半導体チップＣＰ１をリードＬＳのダイパッドＤＰ上に搭載し、半田層ＢＰ１で半導体チップＣＰ１をリードＬＳに接続する。例えば、リードＬＳのダイパッドＤＰ上に半田層ＢＰ１を塗布した後、半田層ＢＰ１上に半導体チップＣＰ１を搭載し、半田層ＢＰ１に２００～４００℃程度の熱処理を施して半田層ＢＰ１を溶融させた後に室温まで冷却することで半田層ＢＰ１を硬化させる。
【0057】
【0058】
次に、図５に示す「ＦＴ」工程を実施する。「ＦＴ」工程では、封止体ＭＲで封止されたＦＲＤに逆バイアスを印加した際のリーク電流を測定する。
【0059】
なお、図４に示す半導体チップＣＰ２（ＩＧＢＴ）の製造工程のプロセスフローは、図５に示す「高融点金属膜ＨＭ形成」工程および「シリサイド層ＳＣ１形成」工程を除く工程を順次実施するものである。
＜本実施の形態の半導体装置の特徴＞
本実施の形態の半導体装置ＳＤは、半導体チップＣＰ１の裏面電極ＢＳ１に応力緩和層ＳＲ１を備えているため、「ウエハテスト」工程におけるリーク電流を低減することができ、半導体装置ＳＤの製造歩留まりを向上することができる。「ウエハテスト」工程において、半導体ウエハがテスト装置のステージに真空吸着されることで半導体ウエハ内に発生するストレスが、裏面電極ＢＳ１に設けた応力緩和層ＳＲ１で緩和されるため、リーク電流が低減している。図９は、本実施の形態の半導体装置の電気特性を示す図面である。具体的には、「ウエハテスト」工程におけるＦＲＤのリーク電流値の分布であり、１枚の半導体ウエハ内に形成された多数個の半導体チップＣＰ１（ＦＲＤ）のリーク電流値の分布を示している。図９の（Ａ）は本実施の形態の半導体装置ＳＤ、（Ｂ）は関連技術の半導体装置ＳＤ０のリーク電流値分布である。関連技術の半導体装置ＳＤ０に比べ、本実施の形態の半導体装置ＳＤでは、リーク電流値のばらつきが低減されていること、ガウス分布の中心のリーク電流値が下がっていること、が明確である。従って、半導体装置ＳＤの製造歩留まりを向上できるだけでなく、半導体装置ＳＤの性能が向上している。
＜本実施の形態の半導体装置の特徴＞
本実施の形態の半導体装置ＳＤは、半導体チップＣＰ１の裏面電極ＢＳ１に応力緩和層ＳＲ１を備えているため、「ウエハテスト」工程におけるリーク電流を低減することができ、半導体装置ＳＤの製造歩留まりを向上することができる。「ウエハテスト」工程において、半導体ウエハがテスト装置のステージに真空吸着されることで半導体ウエハ内に発生するストレスが、裏面電極ＢＳ１に設けた応力緩和層ＳＲ１で緩和されるため、リーク電流が低減している。図９は、本実施の形態の半導体装置の電気特性を示す図面である。具体的には、「ウエハテスト」工程におけるＦＲＤのリーク電流値の分布であり、１枚の半導体ウエハ内に形成された多数個の半導体チップＣＰ１（ＦＲＤ）のリーク電流値の分布を示している。図９の（Ａ）は本実施の形態の半導体装置ＳＤ、（Ｂ）は関連技術の半導体装置ＳＤ０のリーク電流値分布である。関連技術の半導体装置ＳＤ０に比べ、本実施の形態の半導体装置ＳＤでは、リーク電流値のばらつきが低減されていること、ガウス分布の中心のリーク電流値が下がっていること、が明確である。従って、半導体装置ＳＤの製造歩留まりを向上できるだけでなく、半導体装置ＳＤの性能が向上している。
【0060】
本実施の形態の半導体装置ＳＤは、半導体チップＣＰ１の裏面電極ＢＳ１に応力緩和層ＳＲ１を備えているため、封止された半導体チップＣＰ１の「ＦＴ」工程および半導体装置ＳＤの実使用時においてリーク電流を低減することができ、半導体装置ＳＤの製造歩留まり向上、および性能向上を達成できる。リードＬＳに半田層ＢＰ１で接続された半導体チップＣＰ１は、半田層ＢＰ１からストレスを受けるが、応力緩和層ＳＲ１でこのストレスを緩和し、半導体基板ＳＢ１が受けるストレスを緩和できるため、リーク電流を低減できる。
【0061】
本実施の形態の半導体装置ＳＤは、シリサイド層ＳＣ１とバリア層ＢＲ１との間に応力緩和層ＳＲ１を設けている。つまり、半田層ＢＰ１から極力離れた位置に応力緩和層ＳＲ１を配置しているため、応力緩和層ＳＲ１をバリア層ＢＲ１と接合層ＢＬ１との間に設けた場合に比べて、信頼性を向上させることができる。応力緩和層ＳＲ１をバリア層ＢＲ１と接合層ＢＬ１との間に設けた場合、半田層ＢＰ１の膜厚ばらつき等に起因して、半田層ＢＰ１が応力緩和層ＳＲ１の側壁を覆ってしまう危険性がある。その場合、応力緩和層ＳＲ１が持つ応力緩和効果が低減するためである。
【0062】
本実施の形態の半導体装置ＳＤは、ＦＲＤとして機能する半導体チップＣＰ１では、半導体基板ＳＢ１の裏面ＳＢ１ｂにシリサイド層ＳＣ１を介して応力緩和層ＳＲ１を形成しているのに対し、ＩＧＢＴとして機能する半導体チップＣＰ２では、半導体基板ＳＢ２の裏面ＳＢ２ｂに直接応力緩和層ＳＲ２を形成している。従って、半導体チップＣＰ１（ＦＲＤ）と半導体チップＣＰ２（ＩＧＢＴ）とを備える半導体装置ＳＤの製造工程を低減できるため、製造コストの低減および歩留まり向上を実現できる。
【0063】
＜変形例＞
変形例１は、図４、図６および図７に関する。図４において、シリサイド層ＳＣ１がニッケルシリサイド（ＮｉＳｉ）層で、応力緩和層ＳＲ１がアルミニウムシリコン（ＡｌＳｉ）層であり、ニッケルシリサイド（ＮｉＳｉ）層がバナジウム（Ｖ）を添加物として含有する場合を例に説明する。ニッケルシリサイド（ＮｉＳｉ）層に含まれるバナジウム（Ｖ）は、ニッケルシリサイド（ＮｉＳｉ）層とアルミニウムシリコン（ＡｌＳｉ）層との界面に偏析する。拡散係数が大きいニッケル（Ｎｉ）はアルミニウムシリコン（ＡｌＳｉ）層に拡散するため、ニッケルシリサイド（ＮｉＳｉ）層の中に空孔が発生し、そこにアルミニウム（Ａｌ）が拡散することとなるが、拡散係数が小さいバナジウム（Ｖ）がニッケルシリサイド（ＮｉＳｉ）層とアルミニウムシリコン（ＡｌＳｉ）層との界面に偏析しているため、アルミニウム（Ａｌ）の拡散を防止することができる。アルミニウム（Ａｌ）が半導体基板ＳＢ１に拡散するとスパイクと呼ばれる局所的な相互拡散が生じリーク電流の要因となるが、変形例では、このリーク電流の発生を防止することができる。
変形例１は、図４、図６および図７に関する。図４において、シリサイド層ＳＣ１がニッケルシリサイド（ＮｉＳｉ）層で、応力緩和層ＳＲ１がアルミニウムシリコン（ＡｌＳｉ）層であり、ニッケルシリサイド（ＮｉＳｉ）層がバナジウム（Ｖ）を添加物として含有する場合を例に説明する。ニッケルシリサイド（ＮｉＳｉ）層に含まれるバナジウム（Ｖ）は、ニッケルシリサイド（ＮｉＳｉ）層とアルミニウムシリコン（ＡｌＳｉ）層との界面に偏析する。拡散係数が大きいニッケル（Ｎｉ）はアルミニウムシリコン（ＡｌＳｉ）層に拡散するため、ニッケルシリサイド（ＮｉＳｉ）層の中に空孔が発生し、そこにアルミニウム（Ａｌ）が拡散することとなるが、拡散係数が小さいバナジウム（Ｖ）がニッケルシリサイド（ＮｉＳｉ）層とアルミニウムシリコン（ＡｌＳｉ）層との界面に偏析しているため、アルミニウム（Ａｌ）の拡散を防止することができる。アルミニウム（Ａｌ）が半導体基板ＳＢ１に拡散するとスパイクと呼ばれる局所的な相互拡散が生じリーク電流の要因となるが、変形例では、このリーク電流の発生を防止することができる。
【0064】
具体的には、図６に示すように図５の「高融点金属膜ＨＭ形成」工程で、例えば、半導体基板ＳＢ１の裏面ＳＢ１ｂ上にバナジウム（Ｖ）を添加（７％程度）したニッケル（Ｎｉ）膜を形成する。次に、図７に示すように図５の「シリサイド層ＳＣ１形成」工程を実施することで、シリサイド層ＳＣ１と応力緩和層ＳＲ１との界面にバナジウム（Ｖ）を偏析させることができる。
【0065】
また、接合層ＢＬ１に添加物としてバナジウム（Ｖ）を含有させることもできる。接合層ＢＬ１中のバナジウム（Ｖ）は、バリア層ＢＲ１（例えば、チタン（Ｔｉ））の接合層ＢＬ１への拡散を防止することができる。接合層ＢＬ１に対してチタン（Ｔｉ）の拡散が進行すると，接合層ＢＬ１と半田層ＢＰ１との接合性悪化のリスクが高まる。従って、接合層ＢＬ１にバナジウム（Ｖ）を添加することで接合層ＢＬ１と半田層ＢＰ１の密着性を向上できる。
【0066】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0067】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
［付記１］
（ａ）主面と裏面とを備え、ＦＲＤが作り込まれたウエハ状の半導体基板を準備する工程、
（ｂ）前記裏面上に応力緩和層を形成する工程、
（ｃ）前記応力緩和層上にバリア層を形成する工程、
（ｄ）前記バリア層上に接合層を形成する工程、
（ｅ）前記半導体基板をテスト装置のステージに真空吸着した状態で前記ＦＲＤのテストをする工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
［付記２］
（ａ）主面と裏面とを備え、ＦＲＤとして機能する半導体チップが多数個配置されたウエハ状の半導体基板を準備する工程、
（ｂ）前記裏面上に応力緩和層を形成する工程、
（ｃ）前記応力緩和層上にバリア層を形成する工程、
（ｄ）前記バリア層上に接合層を形成する工程、
（ｅ）前記ウエハ状の半導体基板を多数個の前記半導体チップに個片化する工程、
（ｆ）前記半導体チップをリード上に搭載し、前記リードと前記接合層とを半田層で接続する工程、
（ｇ）前記（ｆ）工程の後に、前記ＦＲＤのテストをする工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
［付記１］
（ａ）主面と裏面とを備え、ＦＲＤが作り込まれたウエハ状の半導体基板を準備する工程、
（ｂ）前記裏面上に応力緩和層を形成する工程、
（ｃ）前記応力緩和層上にバリア層を形成する工程、
（ｄ）前記バリア層上に接合層を形成する工程、
（ｅ）前記半導体基板をテスト装置のステージに真空吸着した状態で前記ＦＲＤのテストをする工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
［付記２］
（ａ）主面と裏面とを備え、ＦＲＤとして機能する半導体チップが多数個配置されたウエハ状の半導体基板を準備する工程、
（ｂ）前記裏面上に応力緩和層を形成する工程、
（ｃ）前記応力緩和層上にバリア層を形成する工程、
（ｄ）前記バリア層上に接合層を形成する工程、
（ｅ）前記ウエハ状の半導体基板を多数個の前記半導体チップに個片化する工程、
（ｆ）前記半導体チップをリード上に搭載し、前記リードと前記接合層とを半田層で接続する工程、
（ｇ）前記（ｆ）工程の後に、前記ＦＲＤのテストをする工程、
を備え、
前記応力緩和層は、アルミニウムを主成分とする第１金属膜、または、金、銀、銅の何れかを主成分とする第２金属膜からなる半導体装置の製造方法。
【符号の説明】
【0068】
ＡＬＹ１ 合金層
ＡＮ アノード領域
ＡＯＬ０，ＡＯＬ１，ＡＯＬ２ 酸化防止層
ＢＬ０，ＢＬ１,ＢＬ２ 接合層
ＢＰ０，ＢＰ１，ＢＰ２ 半田層
ＢＲ０，ＢＲ１,ＢＲ２ バリア層
ＢＳ０，ＢＳ１,ＢＳ２ 裏面電極
ＣＡ カソード領域
ＣＰ０，ＣＰ１，ＣＰ２ 半導体チップ
ＣＴ コレクタ端子
ＤＰ ダイパッド
ＥＴ エミッタ端子
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＧＴ ゲート端子
ＨＭ 高融点金属膜
ＬＳ リード
ＭＲ 封止体
ＮＤ１，ＮＤ２ ドリフト領域
ＮＥ エミッタ領域
ＮＳ バッファ領域
ＰＢ ボディ領域
ＰＣ コレクタ領域
ＳＢ０，ＳＢ１,ＳＢ２ 半導体基板
ＳＢ１ａ,ＳＢ２ａ 主面
ＳＢ１ｂ,ＳＢ２ｂ 裏面
ＳＣ０，ＳＣ１ シリサイド層
ＳＤ,ＳＤ０ 半導体装置
ＳＲ１,ＳＲ２ 応力緩和層
ＴＧ トレンチ溝
ＴＲ 接続端子
ＡＮ アノード領域
ＡＯＬ０，ＡＯＬ１，ＡＯＬ２ 酸化防止層
ＢＬ０，ＢＬ１,ＢＬ２ 接合層
ＢＰ０，ＢＰ１，ＢＰ２ 半田層
ＢＲ０，ＢＲ１,ＢＲ２ バリア層
ＢＳ０，ＢＳ１,ＢＳ２ 裏面電極
ＣＡ カソード領域
ＣＰ０，ＣＰ１，ＣＰ２ 半導体チップ
ＣＴ コレクタ端子
ＤＰ ダイパッド
ＥＴ エミッタ端子
ＧＥ ゲート電極
ＧＦ ゲート絶縁膜
ＧＴ ゲート端子
ＨＭ 高融点金属膜
ＬＳ リード
ＭＲ 封止体
ＮＤ１，ＮＤ２ ドリフト領域
ＮＥ エミッタ領域
ＮＳ バッファ領域
ＰＢ ボディ領域
ＰＣ コレクタ領域
ＳＢ０，ＳＢ１,ＳＢ２ 半導体基板
ＳＢ１ａ,ＳＢ２ａ 主面
ＳＢ１ｂ,ＳＢ２ｂ 裏面
ＳＣ０，ＳＣ１ シリサイド層
ＳＤ,ＳＤ０ 半導体装置
ＳＲ１,ＳＲ２ 応力緩和層
ＴＧ トレンチ溝
ＴＲ 接続端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】