(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173412
(43)【公開日】2023-12-07
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20231130BHJP
H01L 29/12 20060101ALI20231130BHJP
H01L 29/06 20060101ALI20231130BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652T
H01L29/78 652P
H01L29/78 653A
H01L29/78 652Q
H01L29/78 652J
H01L29/78 652H
H01L29/78 652D
H01L29/06 301G
H01L29/06 301V
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022085655
(22)【出願日】2022-05-26
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】星 保幸
(57)【要約】
【課題】簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供すること。
【解決手段】ｐ型外周領域は、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面側から順に第１～４外周領域１５ａ，１３ａ，２８，２７を配置してなり、外側端部に深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ２μｍ以上の同じ幅ｗ１，ｗ２，ｗ３の複数段の段差を有する。第１，２，４外周領域１５ａ，１３ａ，２７は、それぞれ活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄ、ｐ型ベース領域１３およびｐ+型領域２２の下部２３と同時に形成される。第３外周領域２８の不純物濃度は、活性領域１の中央部１ａのｐ+型領域２２の上部２４の不純物濃度よりも低く、ｐ+型領域２２の上部２４の不純物濃度の０．１倍以上０．５倍以下である。耐圧構造３０は、第１外周領域１５ａの外側端部に接する。
【選択図】図２
【解決手段】ｐ型外周領域は、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面側から順に第１～４外周領域１５ａ，１３ａ，２８，２７を配置してなり、外側端部に深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ２μｍ以上の同じ幅ｗ１，ｗ２，ｗ３の複数段の段差を有する。第１，２，４外周領域１５ａ，１３ａ，２７は、それぞれ活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄ、ｐ型ベース領域１３およびｐ+型領域２２の下部２３と同時に形成される。第３外周領域２８の不純物濃度は、活性領域１の中央部１ａのｐ+型領域２２の上部２４の不純物濃度よりも低く、ｐ+型領域２２の上部２４の不純物濃度の０．１倍以上０．５倍以下である。耐圧構造３０は、第１外周領域１５ａの外側端部に接する。
【選択図】図２
【特許請求の範囲】
【請求項1】
炭化珪素からなり、全面にわたって平坦な第１主面を有する半導体基板と、
前記半導体基板に設けられた活性領域と、
前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に設けられ、前記活性領域の周囲を囲む第２導電型外周領域と、
前記終端領域において前記第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて設けられた複数の第２導電型耐圧領域で構成された耐圧構造と、
前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
を備え、
前記素子構造は、
前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、を備え、
前記第２導電型外周領域は、外側端部に深さ方向に前記第１主面から離れるほど段階的に内側に凹んだ同じ幅の複数段の段差を有し、当該段差に応じて前記第１主面から離れるほど内側で終端する複数の外周領域で構成され、
前記複数の外周領域は、
最も前記第１主面側において、前記耐圧構造の内側端部に接する第１外周領域と、
前記第２半導体領域の前記素子構造よりも外側の部分であり、前記第１外周領域の前記第２主面側に隣接する第２外周領域と、
前記第２外周領域の前記第２主面側に隣接する第３外周領域と、
前記第３外周領域の前記第２主面側に隣接し、下面が前記第２導電型高濃度領域の下面と同じ深さである第４外周領域と、を有することを特徴とする炭化珪素半導体装置。
前記半導体基板に設けられた活性領域と、
前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造と、
前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に設けられ、前記活性領域の周囲を囲む第２導電型外周領域と、
前記終端領域において前記第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて設けられた複数の第２導電型耐圧領域で構成された耐圧構造と、
前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続された第２電極と、
を備え、
前記素子構造は、
前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続された第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、を備え、
前記第２導電型外周領域は、外側端部に深さ方向に前記第１主面から離れるほど段階的に内側に凹んだ同じ幅の複数段の段差を有し、当該段差に応じて前記第１主面から離れるほど内側で終端する複数の外周領域で構成され、
前記複数の外周領域は、
最も前記第１主面側において、前記耐圧構造の内側端部に接する第１外周領域と、
前記第２半導体領域の前記素子構造よりも外側の部分であり、前記第１外周領域の前記第２主面側に隣接する第２外周領域と、
前記第２外周領域の前記第２主面側に隣接する第３外周領域と、
前記第３外周領域の前記第２主面側に隣接し、下面が前記第２導電型高濃度領域の下面と同じ深さである第４外周領域と、を有することを特徴とする炭化珪素半導体装置。
【請求項2】
前記第３外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度よりも低いことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記第３外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度の０．１倍以上０．５倍以下の範囲内であることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項4】
前記第４外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度と等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項5】
前記第２導電型外周領域の外側端部の前記段差の前記幅は、１μｍ以上４μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項6】
前記第２導電型高濃度領域は、
前記第１半導体領域と前記第２半導体領域との間に選択的に設けられ、前記トレンチの底面に対向する、前記第２半導体領域よりも不純物濃度の高い第１の第２導電型高濃度領域と、
前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１の第２導電型高濃度領域と離れて、かつ前記第２半導体領域に接して選択的に設けられ、前記トレンチの底面よりも前記第２主面側に達する、前記第２半導体領域よりも不純物濃度の高い第２の第２導電型高濃度領域と、を有し、
前記第３外周領域は、上面が前記第２の第２導電型高濃度領域の上面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第１主面側の部分よりも不純物濃度が低く、
前記第４外周領域は、下面が前記第２の第２導電型高濃度領域の下面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第２主面側の部分と不純物濃度が等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１半導体領域と前記第２半導体領域との間に選択的に設けられ、前記トレンチの底面に対向する、前記第２半導体領域よりも不純物濃度の高い第１の第２導電型高濃度領域と、
前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１の第２導電型高濃度領域と離れて、かつ前記第２半導体領域に接して選択的に設けられ、前記トレンチの底面よりも前記第２主面側に達する、前記第２半導体領域よりも不純物濃度の高い第２の第２導電型高濃度領域と、を有し、
前記第３外周領域は、上面が前記第２の第２導電型高濃度領域の上面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第１主面側の部分よりも不純物濃度が低く、
前記第４外周領域は、下面が前記第２の第２導電型高濃度領域の下面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第２主面側の部分と不純物濃度が等しいことを特徴とする請求項１に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【0002】
従来、炭化珪素（ＳｉＣ）を半導体材料とした炭化珪素半導体装置では、活性領域の外周部に、エッジ終端領域の耐圧構造を構成するｐ型領域と半導体基板のおもて面上の表（ひょう）面電極とを電気的に接続するｐ型外周領域が設けられている。ｐ型外周領域は、活性領域の素子構造を構成するｐ型ベース領域やｐ++型コンタクト領域等のｐ型領域を活性領域とエッジ終端領域との境界付近まで延在させてなり、これら不純物濃度の異なる複数のｐ型領域を深さ方向に隣接して配置した構造となっている。
【0003】
図５は、従来の炭化珪素半導体装置の構造を示す断面図である。図５に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる半導体基板（半導体チップ）１４０のエッジ終端領域１０２に、耐圧構造１３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）である。
【0004】
半導体基板１４０は、炭化珪素からなるｎ+型出発基板１４１のおもて面上にｎ-型ドリフト領域１１２となるｎ-型炭化珪素層１４２をエピタキシャル成長させてなる。半導体基板１４０は、ｎ-型炭化珪素層１４２側の主面をおもて面とし、ｎ+型出発基板１４１側の主面を裏面とする。半導体基板１４０のおもて面は全域にわたって平坦面であり、活性領域１０１とエッジ終端領域１０２との間に段差は生じていない。半導体基板１４０のおもて面は、エッジ終端領域１０２の全域が絶縁層１１９で覆われている。
【0005】
半導体基板１４０の裏面（ｎ+型出発基板１４１の裏面）の全域に、ドレイン電極１４５が設けられている。ｎ+型出発基板１４１は、ｎ+型ドレイン領域１１１である。活性領域１０１は、半導体基板１４０の中央（チップ中央）に配置される。活性領域１０１と半導体基板１４０の端部（チップ端部）との間がエッジ終端領域１０２である。活性領域１０１の中央部（不図示）には、ＭＯＳＦＥＴの同一構造（トレンチゲート構造）の複数の単位セルが隣接して設けられている。
【0006】
活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間の全域に、半導体基板１４０のおもて面側から順に深さ方向に隣接して、ｐ++型の第１外周領域１１５ａ、ｐ型の第２外周領域１１３ａおよびｐ+型領域１２２ａ（後述する第３，４外周領域１２４ａ，１２３ａ）が設けられている。これらの領域で、活性領域１０１の外周部１０１ｂにおいて半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間の全域に１つのｐ型外周領域１２５が構成されている。
【0007】
第１，２外周領域１１５ａ，１１３ａは、それぞれ活性領域１０１の中央部のトレンチゲート構造（不図示）を構成するｐ++型コンタクト領域１１５およびｐ型ベース領域１１３と同時に形成され、活性領域１０１の中央部の周囲を囲む。第１，２外周領域１１５ａ，１１３ａの外側の各端部ともに、活性領域１０１とエッジ終端領域１０２との境界で終端して、半導体基板１４０のおもて面に垂直な同一面上にある。ｐ+型領域１２２ａは、活性領域１０１の中央部のｐ+型領域１２２と同時に形成される。
【0008】
ｐ+型領域１２２は、トレンチゲート構造を構成するトレンチ（不図示）の底面よりもｎ+型ドレイン領域１１１側（半導体基板１４０の裏面側）に達し、トレンチ底面のゲート絶縁膜にかかる電界を緩和する機能を有する。ｐ+型領域１２２は、活性領域１０１の中央部におけるｎ-型炭化珪素層１４２の内部においてｐ型ベース領域１１３とｎ-型ドリフト領域１１２との間に２段に分けて形成され、深さ方向に上部（半導体基板１４０のおもて面側の部分）と下部（ｎ+型ドレイン領域１１１側の部分）とが隣接してなる。
【0009】
ｐ+型領域１２２ａは、ｐ+型領域１２２と同時に２段に分けて形成され、深さ方向に上部（以下、第３外周領域とする）１２４ａと下部（以下、第４外周領域とする）１２３ａとが隣接してなる。第３，４外周領域１２４ａ，１２３ａの不純物濃度は、それぞれｐ+型領域１２２の上部および下部の不純物濃度と同じである。第３，４外周領域１２４ａ，１２３ａの外側の各端部ともに、第２外周領域１１３ａの外側端部よりも内側（チップ中央側）の同じ位置で終端して、半導体基板１４０のおもて面に垂直な同一面上にある。
【0010】
エッジ終端領域１０２には、所定の耐圧構造１３０が設けられている。耐圧構造１３０は、例えば接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を空間変調構造とした空間変調ＪＴＥ構造である。ＪＴＥ構造は、複数のｐ型領域（以下、ＪＴＥ領域とする）を、内側から外側（チップ端部側）へ離れるほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。
【0011】
耐圧構造１３０は、半導体基板１４０のおもて面とｎ-型ドリフト領域１１２との間に選択的に設けられた複数のｐ型領域１３１および複数のｐ-型領域１３２で構成される。すべてのｐ型領域１３１およびｐ-型領域１３２は、半導体基板１４０のおもて面に露出され、半導体基板１４０のおもて面上の絶縁層１１９に接する。これら複数のｐ型領域１３１および複数のｐ-型領域１３２は、半導体基板１４０のおもて面から０．５μｍ程度の浅い深さｄ１０１で形成される。
【0012】
複数のｐ型領域１３１は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ型領域１３１は、第１外周領域１１５ａの外側に、第１外周領域１１５ａに隣接して配置されている。複数のｐ-型領域１３２は、活性領域１０１の周囲を囲む同心状に互いに離れて配置されている。最も内側のｐ-型領域１３２は、互いに隣り合うすべてのｐ型領域１３１間に設けられ、半導体基板１４０のおもて面の面内において内側から外側へ向かう半径方向に両側のｐ型領域１３１に隣接する。
【0013】
最も内側のｐ-型領域１３２は、最も外側のｐ型領域１３１よりも内側へ延在している。すべてのｐ型領域１３１および最も内側のｐ-型領域１３２は、第１外周領域１１５ａを介してソース電極（不図示：表面電極）の電位に固定される。最も内側のｐ-型領域１３２以外のｐ-型領域１３２は、ｐ型領域１３１よりも外側に配置される。ｎ-型ドリフト領域１１２は、互いに隣り合うすべてのｐ-型領域１３２間に設けられ、互いに隣り合うｐ-型領域１３２間において半導体基板１４０のおもて面に露出される。
【0014】
従来の炭化珪素半導体装置として、耐圧構造を構成するｐ型領域を、底部（半導体基板の裏面側端部）が活性領域の主接合（ｐｎ接合）の最外周端（以下、主接合端とする）を形成するｐ型領域の底部と同じ深さ位置になるように、半導体基板のおもて面から離れた深さ位置に配置した装置が提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１では、活性領域の主接合端を形成するｐ型領域の外側に底部同士の深さ位置を揃えて隣接するＪＴＥ構造のｐ型領域によって、活性領域の主接合端への電界集中を抑制している。
【0015】
また、下記特許文献１では、活性領域とエッジ終端領域との間に段差を形成せずに半導体基板のおもて面を全域にわたって平坦面とした構造において、活性領域のｐ型領域とＪＴＥ構造を構成するｐ型領域とを半導体基板のおもて面から同じ深さ位置に形成することで、フォトリソグラフィによる位置合わせ精度を向上させている。下記特許文献２では、耐圧構造を構成するｐ型領域と活性領域のｐ型領域とを同じ深さに同時に形成することで、工程数を低減させている。
【0016】
また、従来の別の炭化珪素半導体装置として、活性領域からエッジ終端領域に延在するｐ+型の電界緩和領域の外側端部と、エッジ終端領域においてＪＴＥ構造を構成するｐ型領域の外側端部と、を空間変調構造とした装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ｐ+型の電界緩和領域の外側端部と、ＪＴＥ構造を構成するｐ型領域の外側端部と、を空間変調構造とし、かつ外側に向かうにしたがって深さが浅くなるように配置することで、深さ方向にも電界集中を緩和している。
【先行技術文献】
【特許文献】
【0017】
【特許文献1】特開２０２０－２０２４０４号公報
【特許文献2】特開２０２１－０４８４２３号公報
【特許文献3】特開２０１９－０８７６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【0018】
しかしながら、従来の炭化珪素半導体装置１１０（図５参照）では、第３外周領域１２４ａの不純物濃度と、ｐ型外周領域１２５を構成する第１外周領域１１５ａ、第２外周領域１１３ａ、第３外周領域１２４ａおよび第４外周領域１２３ａの外側の各端部位置と、が最適化されていない。このため、ｐ型外周領域１２５の下部（ｐ+型領域１２２ａ）や外側端部（段差部分）にかかる電界が大きくなり、エッジ終端領域１０２の耐圧が低下する。例えば、活性領域１０１の耐圧の設計値（標準耐圧）を１６００Ｖとした場合、エッジ終端領域１０２の耐圧は１１８０Ｖ程度と低くなる（図４参照）。
【0019】
この発明は、上述した従来技術による課題を解消するため、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0020】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板は、炭化珪素からなり、全面にわたって平坦な第１主面を有する。前記半導体基板に、活性領域および終端領域が設けられている。前記終端領域は、前記活性領域の周囲を囲む。前記活性領域から前記終端領域にわたって前記半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記第１半導体領域と前記第２半導体領域とのｐｎ接合を含み、前記ｐｎ接合を通過する電流が流れる素子構造が設けられている。
【0021】
前記素子構造と前記終端領域との間において前記第１主面と前記第１半導体領域との間に、第２導電型外周領域が設けられている。前記第２導電型外周領域は、前記活性領域の周囲を囲む。前記終端領域において前記第１主面と前記第１半導体領域との間に、前記活性領域の周囲を囲む同心状に互いに離れて、複数の第２導電型耐圧領域が設けられている。耐圧構造は、複数の前記第２導電型耐圧領域で構成されている。第１電極は、前記第１主面に設けられ、前記第２半導体領域および前記第２導電型外周領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられ、前記第１半導体領域に電気的に接続されている。
【0022】
前記素子構造は、第１導電型の第３半導体領域と、トレンチと、ゲート電極と、第２導電型高濃度領域と、を備える。前記第３半導体領域は、前記第１主面と前記第２半導体領域との間に選択的に設けられ、前記第１電極に電気的に接続されている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間において、前記トレンチの底面よりも前記第２主面側に選択的に設けられている。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。
【0023】
前記第２導電型外周領域は、外側端部に深さ方向に前記第１主面から離れるほど段階的に内側に凹んだ同じ幅の複数段の段差を有し、当該段差に応じて前記第１主面から離れるほど内側で終端する複数の外周領域で構成されている。複数の前記外周領域は、第１～４外周領域を有する。前記第１外周領域は、最も前記第１主面側において、前記耐圧構造の内側端部に接する。前記第２外周領域は、前記第２半導体領域の前記素子構造よりも外側の部分であり、前記第１外周領域の前記第２主面側に隣接する。前記第３外周領域は、前記第２外周領域の前記第２主面側に隣接する。前記第４外周領域は、前記第３外周領域の前記第２主面側に隣接し、下面が前記第２導電型高濃度領域の下面と同じ深さである。
【0024】
また、この発明にかかる炭化珪素半導体装置は、前記第３外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度よりも低いことを特徴とする。
【0025】
また、この発明にかかる炭化珪素半導体装置は、前記第３外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度の０．１倍以上０．５倍以下の範囲内であることを特徴とする。
【0026】
また、この発明にかかる炭化珪素半導体装置は、前記第４外周領域の不純物濃度は、前記第２導電型高濃度領域の不純物濃度と等しいことを特徴とする。
【0027】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型外周領域の外側端部の前記段差の前記幅は、１μｍ以上４μｍ以下であることを特徴とする。
【0028】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２導電型高濃度領域は、第１の第２導電型高濃度領域と、第２の第２導電型高濃度領域と、を有する。前記第１の第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に選択的に設けられ、前記トレンチの底面に対向する。前記第１の第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２の第２導電型高濃度領域は、前記第１半導体領域と前記第２半導体領域との間に、前記トレンチおよび前記第１の第２導電型高濃度領域と離れて、かつ前記第２半導体領域に接して選択的に設けられている。
【0029】
前記第２の第２導電型高濃度領域は、前記トレンチの底面よりも前記第２主面側に達する。前記第２の第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第３外周領域は、上面が前記第２の第２導電型高濃度領域の上面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第１主面側の部分よりも不純物濃度が低い。前記第４外周領域は、下面が前記第２の第２導電型高濃度領域の下面と同じ深さ位置にあり、前記第２の第２導電型高濃度領域の前記第２主面側の部分と不純物濃度が等しいことを特徴とする。
【0030】
上述した発明によれば、第３外周領域の不純物濃度と、第１～４外周領域の外側の各端部位置と、が最適化され、第２導電型外周領域にかかる電界を緩和することができる。これによって、活性領域の主接合端（第２導電型外周領域の底部の外側コーナー部）への局所的な電界集中を抑制することができ、活性領域の主接合端でのアバランシェ降伏耐量が向上するため、終端領域の耐圧低下を抑制することができる。
【0031】
また、上述した発明によれば、イオン注入用マスクパターンを適宜変更することで、活性領域の素子構造の形成方法を変えることなく、第２導電型外周領域の外側端部に段差を形成することができる。また、活性領域の各部と異なるタイミングで第３外周領域を形成することで、活性領域の素子構造の形成方法を変えることなく、第３外周領域の不純物濃度を適宜設定することができる。
【発明の効果】
【0032】
本発明にかかる炭化珪素半導体装置によれば、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【0033】
【図1】実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図4】実験例の耐圧特性をシミュレーションした結果を示す特性図である。
【図5】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0034】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【0035】
（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２，３は、それぞれ図１の切断線Ａ１－Ａ２および切断線Ａ２－Ａ３における断面構造を示す断面図である。図１～３に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０のエッジ終端領域２に、耐圧構造３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。
実施の形態にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２，３は、それぞれ図１の切断線Ａ１－Ａ２および切断線Ａ２－Ａ３における断面構造を示す断面図である。図１～３に示す実施の形態にかかる炭化珪素半導体装置１０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０のエッジ終端領域２に、耐圧構造３０を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。
【0036】
半導体基板４０には、活性領域１の中央部１ａに、ＭＯＳＦＥＴの同一構造（素子構造）の複数の単位セル（素子の機能単位）が隣接して配置されている。活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域である。活性領域１は、略矩形状の平面形状を有し、半導体基板４０の略中央（チップ中央）に配置される。活性領域１は、後述する最も外側（半導体基板４０の端部（チップ端部）側）のｐ++型コンタクト領域１５ａの外側端部から内側（チップ中央側）の部分である。
【0037】
エッジ終端領域２は、活性領域１とチップ端部との間の領域であり、活性領域１の周囲を略矩形状に囲む。エッジ終端領域２には、所定の耐圧構造３０が設けられている。耐圧構造３０は、活性領域１とエッジ終端領域２との境界付近の電界を緩和して耐圧を保持する機能を有する。耐圧構造３０の構成については後述する。耐圧とは、ｐｎ接合でアバランシェ降伏が起きたことでドレイン・ソース間電流が増加してもそれ以上ドレイン・ソース間電圧が増加しない限界の電圧である。
【0038】
半導体基板４０は、炭化珪素からなるｎ+型出発基板４１のおもて面上にｎ-型炭化珪素層４２をエピタキシャル成長させてなる。半導体基板４０は、ｎ-型炭化珪素層４２側の主面をおもて面（第１主面）とし、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。半導体基板４０のおもて面は全域にわたって略平坦面であり、活性領域１とエッジ終端領域２との間に段差は生じていない。略平坦とは、プロセスばらつきによる許容誤差を含む範囲で水平面であることを意味する。
【0039】
ｎ+型出発基板４１はｎ+型ドレイン領域１１である。ｎ-型炭化珪素層４２は、活性領域１の各部を形成する際に、ｎ-型ドリフト領域（第１半導体領域）１２となるｎ-型炭化珪素層４２ａ，４２ｂ，４２ｃを順に多段にエピタキシャル成長されてなる。ｎ-型ドリフト領域１２は、ｎ-型炭化珪素層４２の、イオン注入による拡散領域が形成されずにエピタキシャル成長時の不純物濃度のまま残る部分である。ｎ-型ドリフト領域１２は、ｎ+型出発基板４１に接し、活性領域１からチップ端部にわたって設けられている。
【0040】
トレンチゲート構造は、ｐ型ベース領域（第２半導体領域）１３、ｎ+型ソース領域（第３半導体領域）１４、ｐ++型コンタクト領域１５、トレンチ１６、ゲート絶縁膜１７およびゲート電極１８で構成される。ｐ型ベース領域１３、ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、最上層のｎ-型炭化珪素層４２ｃの内部にイオン注入により形成された拡散領域である。ｐ型ベース領域１３は、活性領域１の中央部１ａにおいて半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に設けられている。
【0041】
ｐ型ベース領域１３は、外側へ延在して、活性領域１の外周部１ｂ内で終端している。ｐ型ベース領域１３の、活性領域１の外周部１ｂに延在する部分（以下、第２外周領域とする）１３ａは、後述するｐ型外周領域２５を構成する。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５は、活性領域１において半導体基板４０のおもて面とｐ型ベース領域１３との間にそれぞれ選択的に設けられ、底部（下面：半導体基板４０の裏面側端部）でｐ型ベース領域１３に接する。
【0042】
ｎ+型ソース領域１４は、活性領域１の中央部１ａにおいて互いに隣り合うトレンチ１６間にのみ設けられている。活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄ（１５）は、互いに隣り合うトレンチ１６間においてｎ+型ソース領域１４よりもトレンチ１６から離れた位置に、ｎ+型ソース領域１４に接して設けられている。ｎ+型ソース領域１４およびｐ++型コンタクト領域１５ｄは、半導体基板４０のおもて面で後述するオーミック電極４３にオーミック接触する。
【0043】
活性領域１の外周部１ｂのｐ++型コンタクト領域１５ｃ（１５），１５ａ（１５）は、それぞれ半導体基板４０のおもて面と第２外周領域１３ａとの間に選択的に設けられ、活性領域１の中央部１ａの周囲を同心状に囲む。活性領域１の外周部１ｂのｐ++型コンタクト領域１５ｃ，１５ａは、活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄと同時に形成されて略同じ不純物濃度を有する。ｐ++型コンタクト領域１５ｄ，１５ｃ，１５ａの各底部は、半導体基板４０のおもて面からの略同じ深さ位置にある。
【0044】
略同じ不純物濃度および略同じ深さ位置とは、それぞれ、プロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度および同じ深さ位置であることを意味する。オーミック電極４３とｐ型ベース領域１３との間のｐ++型コンタクト領域１５ｃ，１５ｄは設けられなくてもよい。ｐ++型コンタクト領域１５ｃ，１５ｄを設けない場合、ｐ++型コンタクト領域１５ｃ，１５ｄに代えて、ｐ型ベース領域１３が半導体基板４０のおもて面まで達して、オーミック電極４３に接する。
【0045】
活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、半導体基板４０のおもて面の面内において内側から外側へ向かう半径方向に外側にトレンチ１６と離れて設けられ、半導体基板４０のおもて面で後述するオーミック電極４３にオーミック接触する。活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、深さ方向に後述するｎ型電流拡散領域２０に対向する。活性領域１の外周部１ｂの最も内側のｐ++型コンタクト領域１５ｃは、深さ方向に後述するｐ+型領域２６の内側端部に対向してもよい。
【0046】
活性領域１の外周部１ｂの最も外側のｐ++型コンタクト領域１５ａは、内側のｐ++型コンタクト領域１５ｃと離れて設けられている。活性領域１の外周部１ｂの最も外側のｐ++型コンタクト領域１５ａは、ｐ型ベース領域１３（すなわち第２外周領域１３ａ）よりも外側へ延在して、活性領域１とエッジ終端領域２との境界で終端している。活性領域１の外周部１ｂの最も外側のｐ++型コンタクト領域（以下、第１外周領域とする）１５ａは、後述するｐ型外周領域２５を構成する。
【0047】
活性領域１の中央部１ａにおいてｎ-型ドリフト領域１２とｐ型ベース領域１３との間には、トレンチ１６の底面よりもｎ+型ドレイン領域１１側（半導体基板４０の裏面側）に深い位置に、ｎ型電流拡散領域２０およびｐ+型領域（第２導電型高濃度領域（第１，２の第２導電型高濃度領域））２１，２２がそれぞれ選択的に設けられている。ｎ型電流拡散領域２０およびｐ+型領域２１，２２は、ｎ-型炭化珪素層４２ａ，４２ｂの内部にイオン注入により形成された拡散領域である。
【0048】
ｎ型電流拡散領域２０は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域２０は、互いに隣り合うｐ+型領域２１，２２間においてこれらの領域に接し、かつ半導体基板４０のおもて面に平行な方向にトレンチ１６まで達して、ゲート絶縁膜１７に接する。ｎ型電流拡散領域２０は、上面でｐ型ベース領域１３に接し、底部でｎ-型ドリフト領域１２に接する。ｎ型電流拡散領域２０は、ｐ+型領域２１，２２よりもｎ+型ドレイン領域１１側に深い位置に達することがよい。
【0049】
ｎ型電流拡散領域２０は、活性領域１の中央部１ａから外側へ延在して活性領域１の外周部１ｂ内で終端し、後述するｐ+型領域２６の内側端部を囲む。ｎ型電流拡散領域２０は設けられていなくてもよい。ｎ型電流拡散領域２０を設けない場合、ｎ型電流拡散領域２０に代えて、ｎ-型ドリフト領域１２が互いに隣り合うｐ+型領域２１，２２間をｐ型ベース領域１３まで達してｐ型ベース領域１３およびｐ+型領域２１，２２に接し、かつ半導体基板４０のおもて面に平行な方向にトレンチ１６まで達して、ゲート絶縁膜１７に接する。
【0050】
ｐ+型領域２１，２２は、後述するソース電極４４の電位に固定されており、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時に空乏化して（もしくはｎ型電流拡散領域２０を空乏化させて、またはその両方）、ゲート絶縁膜１７にかかる電界を緩和させる機能を有する。ｐ+型領域２１は、ｐ型ベース領域１３と離れて設けられ、深さ方向にトレンチ１６の底面に対向する。ｐ+型領域２１は、図示省略する部分でｐ+型領域２２に部分的に連結されることで、ソース電極４４に電気的に接続されている。
【0051】
ｐ+型領域２１は、トレンチ１６の底面でゲート絶縁膜１７に接してもよいし、トレンチ１６の底面から離れていてもよい。ｐ+型領域２１の幅は、トレンチ１６の幅と同じか、またはトレンチ１６の幅よりも広い。ｐ+型領域２１の幅をトレンチ１６の幅よりも広くすることで、ｐ+型領域２１が深さ方向にトレンチ１６の底面コーナー部（側壁と底面との境界）にも対向する。これによって、ｐ+型領域２１によるトレンチ１６の底面付近の電界緩和効果がさらに高くなる。
【0052】
ｐ+型領域２２は、互いに隣り合うトレンチ１６間に、ｐ+型領域２１およびトレンチ１６と離れて設けられている。ｐ+型領域２２は、上面でｐ型ベース領域１３に接する。ｐ+型領域２２は、深さ方向に、ｎ-型炭化珪素層４２ｂの内部に形成される上部（ｎ+型ソース領域１４側の部分）２４と、ｎ-型炭化珪素層４２ａの内部に形成される下部（ｎ+型ドレイン領域１１側の部分）２３と、が隣接してなる。ｐ+型領域２２の上部２４の不純物濃度は、ｐ+型領域２２の下部２３の不純物濃度以上である。
【0053】
トレンチ１６は、深さ方向にｎ+型ソース領域１４およびｐ型ベース領域１３を貫通してｎ型電流拡散領域２０（ｎ型電流拡散領域２０を設けない場合はｎ-型ドリフト領域１２）に達する。トレンチ１６は、ｐ+型領域２１の内部で終端していてもよい。トレンチ１６は、例えば、半導体基板４０のおもて面に平行な方向にストライプ状に延在して、活性領域１の外周部１ｂに達する。トレンチ１６の内部には、ゲート絶縁膜１７を介してゲート電極１８が設けられている。
【0054】
活性領域１の外周部１ｂは、活性領域１の中央部１ａの周囲を略矩形状に囲む。トレンチ１６の長手方向において、活性領域１の外周部１ｂとは、ｎ+型ソース領域１４の最も外側の端部から、活性領域１とエッジ終端領域２との境界までの部分である。トレンチ１６の短手方向において、活性領域１の外周部１ｂとは、最も外側のトレンチ１６の外側の側壁から、活性領域１とエッジ終端領域２との境界までの部分である。活性領域１の外周部１ｂには、ＭＯＳＦＥＴの単位セルは設けられていない。
【0055】
活性領域１の外周部１ｂには、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に、半導体基板４０のおもて面側から順に深さ方向に隣接して、上述した第１外周領域（最も外側のｐ++型コンタクト領域）１５ａ、上述した第２外周領域（ｐ型ベース領域１３の延在部）１３ａおよびｐ+型領域２６が設けられている。これらの領域で、活性領域１の外周部１ｂにおいて半導体基板４０のおもて面とｎ-型ドリフト領域１２との間の全域に１つのｐ型外周領域（第２導電型外周領域）２５が構成される。
【0056】
ｐ型外周領域２５は、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）のオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生して活性領域１へ向かって流れるホール（正孔）電流をソース電極４４へ引き抜くための領域であり、ソース電極４４に電気的に接続されている。ＭＯＳＦＥＴのオフ時にエッジ終端領域２のｎ-型ドリフト領域１２で発生したホール電流がｐ型外周領域２５を介してソース電極４４へ引き抜かれることで、エッジ終端領域２でのアバランシェ降伏時の正孔電流集中が抑制される。
【0057】
また、ｐ型外周領域２５は、活性領域１の外周部１ｂにおける半導体基板４０のおもて面の面内での電界を均一にする機能を有する。第１，２外周領域１５ａ，１３ａは、それぞれ、活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄおよびｐ型ベース領域１３と同時に形成された領域であり、活性領域１の中央部１ａの周囲を囲む。第１外周領域１５ａは、半導体基板４０のおもて面に露出され、半導体基板４０のおもて面上の絶縁層（フィールド酸化膜５１および層間絶縁膜１９をこの順に積層した絶縁層）に接する。
【0058】
第２外周領域１３ａは、第１外周領域１５ａとｎ-型ドリフト領域１２との間に設けられ、第１外周領域１５ａのｎ+型ドレイン領域１１側に隣接する。ｐ+型領域２６は、第２外周領域１３ａとｎ-型ドリフト領域１２との間に、これらの領域に接して設けられている。ｐ+型領域２６は、半径方向に外側にトレンチ１６と離れて設けられ、活性領域１の中央部１ａの周囲を囲む。ｐ+型領域２６には、活性領域１の中央部１ａのすべてのｐ+型領域２１，２２が連結されている。
【0059】
ｐ+型領域２６は、半導体基板４０のおもて面からｐ+型領域２２と略同じ深さ位置に、ｐ+型領域２２と略同じ厚さで設けられている。すなわち、ｐ+型領域２６の上面および下面は、それぞれ、プロセスばらつきによる許容誤差を含む範囲でｐ+型領域２２の上面および下面と同じ深さ位置にある。ｐ+型領域２６は、深さ方向に、ｎ-型炭化珪素層４２ｂの内部に形成される上部（以下、第３外周領域とする）２８と、ｎ-型炭化珪素層４２ａの内部に形成される下部（第４外周領域とする）２７と、が隣接してなる。第３，４外周領域２８，２７の内側端部は略同じ位置にある。
【0060】
第３外周領域２８は、ｐ+型領域２２の上部２４と略同じ深さ位置に略同じ厚さで設けられ、第２外周領域１３ａのｎ+型ドレイン領域１１側に隣接する。すなわち、第３外周領域２８の上面および下面は、それぞれ、プロセスばらつきによる許容誤差を含む範囲でｐ+型領域２２の上部２４の上面および下面と同じ深さ位置にある。第３外周領域２８の不純物濃度は、ｐ+型領域２２の上部２４の不純物濃度よりも低い。具体的には、第３外周領域２８の不純物濃度は、例えばｐ+型領域２２の上部２４の不純物濃度の０．１倍以上０．５倍以下程度の範囲内であることがよく、例えば１×１０19／ｃｍ3以下程度であり、可能な限り低いことがよい。
【0061】
また、第３外周領域２８は、従来構造（図５参照）の第３外周領域１２４ａよりも不純物濃度が低くなっている。すなわち、第３外周領域２８の不純物濃度は、活性領域１の中央部１ａにおけるｐ+型領域２２の上部２４の不純物濃度よりも低い。例えば、活性領域１の中央部１ａに従来構造と同じトレンチゲート構造が配置される場合、本実施の形態のｐ++型コンタクト領域１５ｄ、ｐ型ベース領域１３およびｐ+型領域２２は、それぞれ従来構造のｐ++型コンタクト領域１１５、ｐ型ベース領域１１３およびｐ+型領域１２２と同じ構造となる。本実施の形態のｐ+型領域２２の上部２４および第３外周領域２８はそれぞれ従来構造のｐ+型領域１２２の上部および第３外周領域１２４ａに対応し、上述したように従来構造の第３外周領域１２４ａとｐ+型領域１２２の上部とが同じ不純物濃度となっているからである。
【0062】
第３外周領域２８の不純物濃度をｐ+型領域２２の上部２４の不純物濃度よりも低くすることに代えて、第１外周領域１５ａの不純物濃度を活性領域１の中央部１ａのｐ++型コンタクト領域１５ｄの不純物濃度よりも低くしてもよい。この場合、第１外周領域１５の不純物濃度は、ｐ++型コンタクト領域１５ｄの不純物濃度の例えば０．１倍以上０．５倍以下の範囲内であることがよく、例えば１×１０19／ｃｍ3以下程度である。第３外周領域２８の不純物濃度は、ｐ+型領域２２の上部２４の不純物濃度と同じであってもよい。この場合においても、第３外周領域２８の不純物濃度をｐ+型領域２２の上部２４の不純物濃度よりも低くした場合と同様の効果が得られる。また、第３外周領域２８の不純物濃度と第１外周領域１５ａの不純物濃度ともに、活性領域１の中央部１ａの対応する領域の不純物濃度よりも低くしてもよい。
【0063】
第４外周領域２７は、第３外周領域２８のｎ+型ドレイン領域１１側に隣接する。第４外周領域２７は、ｐ型外周領域２５を構成する複数のｐ型領域のうち、最もｎ+型ドレイン領域１１側に配置されている。第４外周領域２７は、ｐ+型領域２２の下部２３と同時に形成された領域であり、ｐ+型領域２２の下部２３と略同じ深さ位置に略同じ厚さおよび略同じ不純物濃度で設けられている。すなわち、第４外周領域２７の上面および下面は、それぞれ、プロセスばらつきによる許容誤差を含む範囲でｐ+型領域２２の下部２３の上面および下面と同じ深さ位置にある。
【0064】
第１外周領域１５ａ、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７の外側の各端部は異なる位置で終端している。具体的には、第１外周領域１５ａの外側端部は、活性領域１とエッジ終端領域２との境界に位置する。第２外周領域１３ａの外側端部は、第１外周領域１５ａの外側端部よりも所定幅ｗ１だけ内側で終端している。第３外周領域２８の外側端部は、第２外周領域１３ａの外側端部よりも所定幅ｗ２だけ内側で終端している。第４外周領域２７の外側端部は、第３外周領域２８の外側端部よりも所定幅ｗ３だけ内側で終端している。
【0065】
これによって、ｐ型外周領域２５を構成する第１外周領域１５ａ、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７のうち、最も半導体基板４０のおもて面側の第１外周領域１５ａを最も外側まで延在させている。ｐ型外周領域２５の外側端部に、深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ同じ幅ｗ１，ｗ２，ｗ３の複数段の段差が形成される。ｐ型外周領域２５の外側端部の各段差の幅ｗ１，ｗ２，ｗ３は、すべて同じ幅である（ｗ１＝ｗ２＝ｗ３）。
【0066】
ｐ型外周領域２５の外側端部の各段差の幅ｗ１，ｗ２，ｗ３は、例えば１μｍ以上程度であることがよく、可能な限り広いことがよい。また、ｐ型外周領域２５の外側端部の各段差の幅ｗ１，ｗ２，ｗ３は、例えば２μｍ以上４μｍ以下程度であってもよい。ｐ型外周領域２５の外側端部の段差の幅ｗ１，ｗ２，ｗ３とは、それぞれ、第１外周領域１５ａの外側端部から第２外周領域１３ａの外側端部までの半径方向の幅、第２外周領域１３ａの外側端部から第３外周領域２８の外側端部までの半径方向の幅、および、第３外周領域２８の外側端部から第４外周領域２７の外側端部までの半径方向の幅である。
【0067】
このようにｐ型外周領域２５の外側端部に段差を形成することで、ＭＯＳＦＥＴのオフ時に第１外周領域１５ａの底部の外側コーナー部１５ｂが電界集中箇所となるが、当該部分１５ｂでの電界集中は第１外周領域１５ａの外側に隣接する耐圧構造３０によって緩和される。また、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７は、それぞれ直上（半導体基板４０のおもて面側）に隣接するｐ型領域の外側端部よりも内側で終端しているため、底部の外側コーナー部への局所的な電界集中が抑制される。
【0068】
層間絶縁膜１９は、半導体基板４０のおもて面の全面に設けられ、ゲート電極１８およびゲートポリシリコン配線層５２を覆う。活性領域１の外周部１ｂおよびエッジ終端領域２において半導体基板４０のおもて面と層間絶縁膜１９との間に、フィールド酸化膜５１が設けられている。ゲートポリシリコン配線層５２は、活性領域１の外周部１ｂにおいてフィールド酸化膜５１と層間絶縁膜１９との間に配置されている。ゲートポリシリコン配線層５２は、活性領域１の中央部１ａの周囲を囲む。
【0069】
ゲートポリシリコン配線層５２の上には、層間絶縁膜１９のコンタクトホールを介してゲート金属配線層５３が設けられている。ゲートポリシリコン配線層５２およびゲート金属配線層５３は、ゲートランナーを構成する。ゲートポリシリコン配線層５２には、トレンチ１６の長手方向の端部においてゲート電極１８が連結されている。すべてのゲート電極１８は、ゲートポリシリコン配線層５２およびゲート金属配線層５３を介してゲートパッド（電極パッド：不図示）に電気的に接続されている。
【0070】
ゲートランナー直下（ｎ+型ドレイン領域１１側）は同一構造であることが好ましく、ゲートランナー直下において半導体基板４０のおもて面とｎ-型ドリフト領域１２との間には、ｐ型外周領域２５のみが配置されている。すなわち、ゲートランナーの全面が、深さ方向にフィールド酸化膜５１を介して第１外周領域１５ａ、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７のすべてに対向する。ゲートランナーの内側端部は、第１外周領域１５ａの内側端部よりも外側に位置する。ゲートランナーの外側端部は、第４外周領域２７の外側端部よりも内側に位置する。
【0071】
オーミック電極（第１電極）４３は、半導体基板４０のおもて面の、層間絶縁膜１９の各コンタクトホールに露出する部分上にそれぞれ設けられている。オーミック電極４３は、半導体基板４０のおもて面においてｎ+型ソース領域１４およびｐ++型コンタクト領域１５ｄ，１５ｃ（ｐ++型コンタクト領域１５ｄ，１５ｃを設けない場合はｐ型ベース領域１３）にオーミック接触する。オーミック電極４３は、例えばニッケルシリサイド（ＮｉｘＳｉｙ、ｘ，ｙは任意の整数）膜である。
【0072】
ソース電極（第１電極）４４は、層間絶縁膜１９の各コンタクトホールを埋め込むように、層間絶縁膜１９上に設けられている。ソース電極４４は、活性領域１の中央部１ａの略全域に設けられ、ゲート金属配線層５３に達しない程度に活性領域１の外周部１ｂに延在している。ソース電極４４は、活性領域１の中央部１ａにおいてオーミック電極４３を介してｎ+型ソース領域１４、ｐ++型コンタクト領域１５ｄ、ｐ型ベース領域１３、ｐ+型領域２１，２２に電気的に接続されている。
【0073】
ソース電極４４は、活性領域１の外周部１ｂにおいてオーミック電極４３を介してｐ++型コンタクト領域１５ｃ、第１外周領域１５ａ、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７に電気的に接続されている。ドレイン電極（第２電極）４５は、半導体基板４０の裏面（ｎ+型出発基板４１の裏面）全面に設けられて、ｎ+型ドレイン領域１１（ｎ+型出発基板４１）にオーミック接触し、ｎ+型ドレイン領域１１に電気的に接続されている。
【0074】
エッジ終端領域２の耐圧構造３０は、例えばＪＴＥ構造を空間変調構造とした空間変調ＪＴＥ構造であり、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間に選択的に設けられた複数のｐ型領域（第２導電型耐圧領域）３１および複数のｐ-型領域（第２導電型耐圧領域）３２で構成される。ｐ型領域３１およびｐ-型領域３２はｎ-型炭化珪素層４２ｃの表面領域にイオン注入により形成された拡散領域であり、これらの深さｄ１はすべて略同じで半導体基板４０のおもて面から例えば０．５μｍ程度である。
【0075】
ｐ型領域３１およびｐ-型領域３２の各底部の深さ位置は、半導体基板４０のおもて面から第１外周領域１５ａの底部よりも浅い深さ位置にある。このため、第１外周領域１５ａ、第２外周領域１３ａ、第３外周領域２８および第４外周領域２７の各底部の外側コーナー部は、ｎ-型ドリフト領域１２に囲まれている。ｐ型領域３１およびｐ-型領域３２は、半導体基板４０のおもて面上の絶縁層（層間絶縁膜１９およびフィールド酸化膜５１）に接する。
【0076】
複数のｐ型領域３１は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ型領域３１ほど、幅（半導体基板４０のおもて面の面内において内側から外側へ向かう半径方向の幅）が狭く、かつ内側に隣り合うｐ型領域３１との間隔が広い。最も内側のｐ型領域３１は、第１外周領域１５ａの外側に、第１外周領域１５ａに隣接して配置されている。図２，３には、ｐ型領域３１およびｐ-型領域３２にそれぞれ異なるハッチングを付している。
【0077】
複数のｐ-型領域３２は、活性領域１の周囲を囲む同心状に互いに離れて配置されている。外側に配置されたｐ-型領域３２ほど、幅（半径方向の幅）が狭く、かつ内側に互いに隣り合うｐ-型領域３２との間隔が広い。最も外側のｐ-型領域３２の幅は、内側に隣り合うｐ-型領域３２の幅よりも広くてもよい。内側のｐ-型領域３２のいくつかは、互いに隣り合うｐ型領域３１間に配置され、半径方向に両側のｐ型領域３１に隣接して、すべてのｐ型領域３１の底部のコーナー部を囲む。
【0078】
最も内側のｐ-型領域３２の内側端部は、最も内側のｐ型領域３１の外側端部と同じ位置か、または最も内側のｐ型領域３１の外側端部よりも外側で終端している。最も内側のｐ-型領域３２は、最も外側のｐ型領域３１よりも内側へ延在している。何本かの内側のｐ-型領域３２以外のｐ-型領域３２は、ｐ型領域３１よりも外側に配置される。ｐ型領域３１よりも外側において、ｎ-型ドリフト領域１２は、互いに隣り合うすべてのｐ-型領域３２間に延在して半導体基板４０のおもて面に達し、半径方向に両側のｐ-型領域３２に隣接する。
【0079】
すべてのｐ型領域３１および内側のｐ-型領域３２のいくつかは、第１外周領域１５ａを介してソース電極４４の電位に固定される。エッジ終端領域２の電界強度は活性領域１から外側へ離れるにつれて小さくなる傾向にある。このため、エッジ終端領域２の電界強度分布の傾向に合わせて、活性領域１から外側へ離れた位置に配置されるほどＪＴＥ領域３０ａ，３０ｃの不純物濃度を低くすることで、エッジ終端領域２の所定耐圧が安定して確保される。
【0080】
最も内側のｐ型領域３１（ＪＴＥ領域３０ａ）と、ｐ-型領域３２の、最も外側のｐ型領域３１の外側端部に接する部分（ＪＴＥ領域）３０ｃと、でダブルゾーンＪＴＥ構造が構成される。ＪＴＥ領域３０ａ以外のｐ型領域３１と、内側のｐ-型領域３２のいくつかと、でＪＴＥ領域３０ａ，３０ｃ間の空間変調領域３０ｂが構成される。最も内側のｐ-型領域３２以外のｐ-型領域３２と、ｎ-型ドリフト領域１２と、でＪＴＥ領域３０ｃの外側に隣接する空間変調領域３０ｄが構成される。
【0081】
空間変調領域３０ｂは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ａ，３０ｃ）と略同じ不純物濃度の２つの小領域（ｐ型領域３１およびｐ-型領域３２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｄは、自身の両側それぞれに隣接する領域（ＪＴＥ領域３０ｃおよびｎ-型ドリフト領域１２）と略同じ不純物濃度の２つの小領域（ｐ-型領域３２およびｎ-型ドリフト領域１２）を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域３０ｂ，３０ｄ全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。
【0082】
このように、耐圧構造３０は、ＪＴＥ領域３０ａ，３０ｃおよび空間変調領域３０ｂ，３０ｄを備える。この場合、耐圧構造３０は、互いに隣り合うＪＴＥ領域３０ａ，３０ｃ間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｂを配置し、ＪＴＥ領域３０ｃとその外側のｎ-型ドリフト領域１２との間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３０ｄを配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調ＪＴＥ構造である。
【0083】
耐圧構造３０は、１つのＪＴＥ領域のみで構成されたシングルゾーンＪＴＥ構造であってもよい（不図示）。この場合、耐圧構造３０は、１つのＪＴＥ領域とその外側のｎ-型ドリフト領域間に、これら２つの領域の不純物濃度の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置して、全体のｐ型不純物濃度を内側から外側へ向って緩やかに減少させた空間変調ＪＴＥ構造である。空間変調ＪＴＥ構造は、空間変調領域を有していない一般的なＪＴＥ構造と比べて、エッジ終端領域２の所定耐圧をより安定して確保可能である。
【0084】
また、半導体基板４０のおもて面とｎ-型ドリフト領域１２との間において、耐圧構造３０よりも外側に、ｎ+型チャネルストッパ領域３３が選択的に設けられている。ｎ+型チャネルストッパ領域３３は、ｎ-型炭化珪素層４２ｃの表面領域にイオン注入により形成された拡散領域である。ｎ+型チャネルストッパ領域３３は、耐圧構造３０よりも外側に、半径方向に耐圧構造３０と離れて設けられ、耐圧構造３０の周囲を囲む。ｎ+型チャネルストッパ領域３３は、半導体基板４０のおもて面上の絶縁層に接する。
【0085】
ｎ+型チャネルストッパ領域３３は、チップ端部に露出されている。ｎ+型チャネルストッパ領域３３と耐圧構造３０（最も外側のｐ-型領域３２）との間はｎ-型ドリフト領域１２である。ｎ+型チャネルストッパ領域３３は、フローティング（浮遊）電位を有する。エッジ終端領域２における半導体基板４０のおもて面に、フィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）やチャネルストッパ電極は設けられていない。ｎ+型チャネルストッパ領域３３に代えて、ｐ+型チャネルストッパ領域が設けられてもよい。
【0086】
実施の形態にかかる炭化珪素半導体装置１０の動作について説明する。ソース電極４４に対して正の電圧（順方向電圧）がドレイン電極４５に印加された状態で、ゲート電極１８にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域１３のトレンチ１６に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１１からｎ-型ドリフト領域１２およびチャネルを通ってｎ+型ソース領域１４へ向かう電流が流れ、ＭＯＳＦＥＴ（炭化珪素半導体装置１０）がオンする。
【0087】
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極１８にゲート閾値電圧未満の電圧が印加されると、ｐ型ベース領域１３、ｐ+型領域２１，２２およびｐ型外周領域２５と、ｎ型電流拡散領域２０およびｎ-型ドリフト領域１２と、のｐｎ接合（活性領域１の主接合）が逆バイアスされ、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合からｎ-型ドリフト領域１２内に空乏層が広がることで、トレンチ１６の底面のゲート絶縁膜１７にかかる電界が緩和される。
【0088】
また、ＭＯＳＦＥＴのオフ時、空乏層がエッジ終端領域２のｎ-型ドリフト領域１２内を外側（チップ端部側）へ向かって延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（半径方向の幅）に基づく所定耐圧が確保される。また、ＭＯＳＦＥＴのオフ時、ｐ型外周領域２５を構成する第１～４外周領域１５ａ，１３ａ，２８，２７のうち、最も半導体基板４０のおもて面側の第１外周領域１５ａの底部の外側コーナー部１５ｂが電界集中箇所となる。
【0089】
したがって、活性領域１の主接合の最外周端（以下、主接合端とする）での局所的な電界集中が抑制される。活性領域１の主接合端とは、ｐ型外周領域２５の底部の外側コーナー部２５ｂ（ｐ型外周領域２５を構成する第１～４外周領域１５ａ，１３ａ，２８，２７のうち、最も半導体基板４０の裏面側の第４外周領域２７の底部の外側コーナー部２７ｂ）である。第１外周領域１５ａの底部の外側コーナー部１５ｂでの電界集中は、第１外周領域１５ａの外側に隣接する耐圧構造３０によって緩和される。
【0090】
また、ｐ型外周領域２５の外側端部に深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ同じ幅ｗ１，ｗ２，ｗ３の複数段の段差を形成し、かつｐ型外周領域２５を構成する第３外周領域２８の不純物濃度を活性領域１の中央部１ａのｐ+型領域２２の上部２４の不純物濃度よりも低くすることで、ＭＯＳＦＥＴのオフ時にｐ型外周領域２５の下部（第３，４外周領域２８，２７）や外側端部（段差部分）にかかる電界を緩和することができるため、エッジ終端領域２での耐圧低下が抑制される。
【0091】
次に、実施の形態にかかる炭化珪素半導体装置１０の製造方法について説明する。まず、ｎ+型ドレイン領域１１となるｎ+型出発基板（ｎ+型出発ウエハ）４１のおもて面に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ａをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１の中央部１ａにおいてｎ-型炭化珪素層４２ａの表面領域に、ｐ+型領域２１と、ｐ+型領域２２の下部２３と、第４外周領域２７と、を同時にそれぞれ選択的に形成する。
【0092】
また、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域１においてｎ-型炭化珪素層４２ａの表面領域に、ｎ型電流拡散領域２０の下部を形成する。ｐ+型領域２１、ｐ+型領域２２の下部２３および第４外周領域２７と、ｎ型電流拡散領域２０の下部と、の形成順序は入れ替え可能である。第４外周領域２７は、ｐ+型領域２１や、ｐ+型領域２２の下部２３と異なるタイミングで形成してもよい。
【0093】
次に、ｎ-型炭化珪素層４２ａ上に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ｂをエピタキシャル成長させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１の中央部１ａにおけるｎ-型炭化珪素層４２ｂに、ｐ+型領域２２の上部２４を選択的に形成する。このとき、深さ方向にｐ+型領域２２の上部２４と下部２３とを連結させる。
【0094】
また、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１の外周部１ｂにおけるｎ-型炭化珪素層４２ｂに、ｐ+型領域２２の上部２４よりも低い不純物濃度で第３外周領域２８を選択的に形成する。このとき、深さ方向に第３，４外周領域２８，２７同士を連結させてｐ+型領域２６を形成する。第３外周領域２８の外側端部は、第４外周領域２７の外側端部よりも外側で終端させる。
【0095】
また、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域１におけるｎ-型炭化珪素層４２ｂに、ｎ型電流拡散領域２０の上部を形成する。このとき、ｎ型電流拡散領域２０の上部と下部とを連結させる。ｐ+型領域２２の上部２４と、第３外周領域２８と、ｎ型電流拡散領域２０の上部と、の形成順序は入れ替え可能である。
【0096】
次に、ｎ-型炭化珪素層４２ｂ上に、ｎ-型ドリフト領域１２となるｎ-型炭化珪素層４２ｃをエピタキシャル成長させる。ここまでの工程で、内部にｐ+型領域２１，２２，２６およびｎ型電流拡散領域２０を含むｎ-型炭化珪素層４２（４２ａ～４２ｃ）をｎ+型出発基板４１上に積層した所定厚さの半導体基板（半導体ウエハ）４０が完成する。
【0097】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１におけるｎ-型炭化珪素層４２ｃに、ｐ型ベース領域１３および第２外周領域１３ａを同時に形成する。このとき、深さ方向にｐ型ベース領域１３とｐ+型領域２２の上部２４とを連結させる。深さ方向に第２，３外周領域１３ａ，２８同士を連結させる。第２外周領域１３ａの外側端部は、第３外周領域２８の外側端部よりも外側で終端させる。
【0098】
また、フォトリソグラフィおよびｎ型不純物のイオン注入により、活性領域１の中央部１ａにおいてｎ-型炭化珪素層４２ｃの表面領域にｎ+型ソース領域１４を選択的に形成する。また、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１においてｎ-型炭化珪素層４２ｃの表面領域に、ｐ++型コンタクト領域１５ｄ，１５ｃおよび第１外周領域１５ａを同時にそれぞれ選択的に形成する。
【0099】
このとき、深さ方向にｎ+型ソース領域１４およびｐ++型コンタクト領域１５ｄをｐ型ベース領域１３に接触させる。深さ方向にｐ++型コンタクト領域１５ｃを第２外周領域１３ａに接触させる。また、深さ方向に第１，２外周領域１５ａ，１３ａ同士を連結させる。これによって、深さ方向に第１～４外周領域１５ａ，１３ａ，２８，２７が連結され、活性領域１の外周部１ｂにｐ型外周領域２５が形成される。
【0100】
第１外周領域１５ａの外側端部は、第２外周領域１３ａの外側端部よりも外側で終端させる。これによって、第１～４外周領域１５ａ，１３ａ，２８，２７の外側の各端部は半導体基板４０のおもて面から離れるほど内側で終端する。ｐ型外周領域２５の外側端部には、半導体基板４０のおもて面（ｎ-型炭化珪素層４２ｃの表面）から離れるほど段階的に内側に凹んだ同じ幅ｗ１，ｗ２，ｗ３の複数段の段差が形成される。
【0101】
また、フォトリソグラフィおよびｐ型不純物のイオン注入により、エッジ終端領域２においてｎ-型炭化珪素層４２ｃの表面領域に、複数のｐ型領域３１と、複数のｐ-型領域３２と、をそれぞれ選択的に形成する。ｐ型領域３１とｐ-型領域３２とは異なるタイミングで形成される。また、フォトリソグラフィおよびｎ型不純物のイオン注入により、エッジ終端領域２においてｎ-型炭化珪素層４２ｃの表面領域にｎ+型チャネルストッパ領域３３を選択的に形成する。
【0102】
複数のｐ型領域３１および複数のｐ-型領域３２によってエッジ終端領域２に耐圧構造３０が形成される。ｎ-型炭化珪素層４２ｃの内部に各拡散領域を形成する順序は適宜変更可能である。ｎ+型チャネルストッパ領域３３は、ｎ+型ソース領域１４と同時に形成されてもよい。ｎ-型炭化珪素層４２（４２ａ～４２ｃ）のイオン注入されずにエピタキシャル成長時の不純物濃度のまま残る部分がｎ-型ドリフト領域１２となる。
【0103】
次に、ｎ-型炭化珪素層４２にイオン注入した不純物を活性化させるための熱処理を行う。この不純物活性化のための熱処理は、各ｎ-型炭化珪素層４２ａ～４２ｃにそれぞれ不純物をイオン注入するごとに行ってもよい。次に、一般的な方法により、トレンチ１６、ゲート絶縁膜１７、ゲート電極１８、フィールド酸化膜５１およびゲートポリシリコン配線層５２を形成する。
【0104】
次に、半導体基板４０のおもて面の全面に層間絶縁膜１９を形成する。次に、一般的な方法により、ソース電極４４、ゲートパッド（不図示）、ゲート金属配線層５３、パッシベーション膜（表面保護膜：不図示）およびドレイン電極４５を形成する。ソース電極４４の、パッシベーション膜の開口部に露出する部分がソースパッドとなる。その後、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１～３の炭化珪素半導体装置１０が完成する。
【0105】
以上、説明したように、実施の形態によれば、活性領域の外周部のｐ型外周領域の外側端部に半導体基板のおもて面から離れるほど段階的に内側に凹んだ段差が形成されている。このため、ｐ型外周領域を構成する第１～４外周領域のうち、最も半導体基板のおもて面側に配置されて最も外側で終端する第１外周領域の底部の外側コーナー部がＭＯＳＦＥＴのオフ時に電界集中箇所となるが、当該底部の外側コーナー部での電界集中は第１外周領域の外側に隣接する耐圧構造によって緩和される。
【0106】
また、実施の形態によれば、第３外周領域の不純物濃度が活性領域の中央部においてトレンチ底面のゲート絶縁膜にかかる電界を緩和するためのｐ+型領域の上部の不純物濃度よりも低く、かつｐ型外周領域の外側端部に複数段の段差の幅がすべて同じ幅となっている。これによって、第３外周領域の不純物濃度と、第１～４外周領域の外側の各端部位置と、を最適化することができるため、ｐ型外周領域の下部（第３，４外周領域）や外側端部（段差部分）にかかる電界を緩和することができる。
【0107】
ｐ型外周領域の下部や外側端部にかかる電界が緩和されることで、活性領域の主接合端（ｐ型外周領域の底部の外側コーナー部）への局所的な電界集中が抑制されるため、活性領域の主接合端でのアバランシェ降伏耐量を向上させることができる。これによって、エッジ終端領域の耐圧低下を抑制することができ、エッジ終端領域の耐圧が活性領域の耐圧よりも低くなることを抑制することができる。このため、活性領域の耐圧で炭化珪素半導体装置の全体の耐圧を決めることができ、信頼性を向上させることができる。
【0108】
また、実施の形態によれば、イオン注入用マスクパターンを適宜変更することで、活性領域の素子構造の形成方法を変えることなく、ｐ型外周領域の外側端部に段差を形成することができる。また、活性領域の各部と異なるタイミングで第３外周領域を形成することで、活性領域の素子構造の形成方法を変えることなく、第３外周領域の不純物濃度を適宜設定することができる。したがって、簡易に形成可能でかつ所定耐圧を安定して確保可能な信頼性の高い炭化珪素半導体装置を提供することができる。
【0109】
（実験例）
上述した実施の形態１にかかる炭化珪素半導体装置１０（以下、実験例とする：図１～３参照）の耐圧特性について検証した。図４は、実験例の耐圧特性をシミュレーションした結果を示す特性図である。図４の横軸はｐ+型領域２２の上部２４の不純物濃度に対する第３外周領域２８の不純物濃度の比率（以下、第３外周領域２８の不純物濃度比とする）であり、縦軸はエッジ終端領域２の耐圧である。
上述した実施の形態１にかかる炭化珪素半導体装置１０（以下、実験例とする：図１～３参照）の耐圧特性について検証した。図４は、実験例の耐圧特性をシミュレーションした結果を示す特性図である。図４の横軸はｐ+型領域２２の上部２４の不純物濃度に対する第３外周領域２８の不純物濃度の比率（以下、第３外周領域２８の不純物濃度比とする）であり、縦軸はエッジ終端領域２の耐圧である。
【0110】
実験例のエッジ終端領域２の耐圧について、ｐ型外周領域２５の外側端部の段差の幅ｗ１，ｗ２，ｗ３（幅ｗ１＝幅ｗ２＝幅ｗ３）と、第３外周領域２８の不純物濃度と、を種々変更してシミュレーションした結果を図４に示す。図４には、ｐ型外周領域２５の外側端部の段差の幅ｗ１，ｗ２，ｗ３（幅ｗ１＝幅ｗ２＝幅ｗ３）を１μｍ、２μｍ、３μｍおよび４μｍとした４つの実験例のシミュレーション結果を示す。
【0111】
また、図４には、比較として、比較例のエッジ終端領域２の耐圧をシミュレーションした結果を「段差なし」として示す。比較例が実験例と異なる点は、ｐ型外周領域２５を構成する第１～４外周領域の外側の各端部が同じ位置で終端して、半導体基板４０のおもて面に垂直な同一面上にあることである。すなわち、比較例のｐ型外周領域２５の外側端部に段差は形成されていない。
【0112】
図４に示す結果から、比較例では、エッジ終端領域２の耐圧は、第３外周領域２８の不純物濃度比によらずほぼ一定であるが、活性領域１の耐圧の設計値（標準耐圧）と比べて大幅に低く１１８０Ｖとなることが確認された。ここで、比較例の活性領域１の耐圧の設計値は１６００Ｖよりも若干高い耐圧（横破線）である。したがって、比較例は、耐圧１２００ＶクラスのＭＯＳＦＥＴに適用される。
【0113】
一方、実験例においては、ｐ型外周領域２５の外側端部に深さ方向に半導体基板４０のおもて面から離れるほど段階的に内側に凹んだ段差が形成されていることで、エッジ終端領域２の耐圧低下が抑制され、エッジ終端領域２の耐圧が活性領域１の耐圧の設計値に近くなることが確認された。ここで、実験例の活性領域１の耐圧の設計値も１６００Ｖよりも若干高い耐圧（横破線）である。
【0114】
また、実験例においては、ｐ型外周領域２５の外側端部に形成された複数段の段差の幅ｗ１，ｗ２，ｗ３が２μｍ以上でかつすべて同じ幅であり、第３外周領域２８の不純物濃度がｐ+型領域２２の上部２４の不純物濃度の０．１倍以上０．５倍以下の範囲内であるときに、エッジ終端領域２の耐圧が活性領域１の耐圧の設計値以上となり、耐圧１６００ＶクラスのＭＯＳＦＥＴに適用可能であることが確認された。
【0115】
また、実験例においては、ｐ型外周領域２５の外側端部の段差の幅ｗ１，ｗ２，ｗ３が広いほど、かつ第３外周領域２８の不純物濃度が低いほど、エッジ終端領域２の耐圧が高くなることが確認された。具体的には、ｐ型外周領域２５の外側端部の段差の幅ｗ１，ｗ２，ｗ３を４μｍとしたときに、エッジ終端領域２の耐圧を活性領域１の耐圧の設計値よりも最大で８２Ｖ高くなることが確認された。
【0116】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、図２に示す活性領域の構造は一例であり、トレンチゲート構造に代えて、例えばプレーナゲート構造としてもよい。すなわち、活性領域の外周部に、活性領域の中央部の周囲を囲むｐ型外周領域が形成され、当該ｐ型外周領域の外側端部に深さ方向に半導体基板のおもて面から離れるほど段階的に内側に凹んだ複数の段差が形成されていればよく、活性領域の素子構造を適宜変更可能である。
【0117】
また、空間変調ＪＴＥ構造に代えて、活性領域の外周部のｐ型外周領域と、半導体基板のおもて面上の絶縁層と、に接して、一般的なＪＴＥ構造を設けてもよい。一般的なＪＴＥ構造とは、複数のｐ型領域（ＪＴＥ領域）を、内側から外側へ離れるほど不純物濃度の低いＪＴＥ領域が配置されるように、活性領域の周囲を囲む同心状に隣接して配置した構造である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【0118】
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【0119】
１ 活性領域
１ａ 活性領域の中央部
１ｂ 活性領域の外周部
２ エッジ終端領域
１０ 炭化珪素半導体装置
１１ ｎ+型ドレイン領域
１２ ｎ-型ドリフト領域
１３ ｐ型ベース領域
１３ａ 第２外周領域（ｐ型ベース領域の延在部）
１４ ｎ+型ソース領域
１５，１５ｃ，１５ｄ ｐ++型コンタクト領域
１５ａ 第１外周領域（最も外側のｐ++型コンタクト領域）
１５ｂ 第１外周領域の底部の外側コーナー部
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 層間絶縁膜
２０ ｎ型電流拡散領域
２１ トレンチ下のｐ+型領域
２２ 互いに隣り合うトレンチ間のｐ+型領域
２３ 互いに隣り合うトレンチ間のｐ+型領域の下部
２４ 互いに隣り合うトレンチ間のｐ+型領域の上部
２５ ｐ型外周領域
２５ｂ ｐ型外周領域の底部の外側コーナー部
２６ ｐ+型領域
２７ 第４外周領域
２７ｂ 第４外周領域の底部の外側コーナー部
２８ 第３外周領域
３０ 耐圧構造
３０ａ，３０ｃ ＪＴＥ領域
３０ｂ、３０ｄ 空間変調領域
３１ 耐圧構造のｐ型領域
３２ 耐圧構造のｐ-型領域
３３ ｎ+型チャネルストッパ領域
４０ 半導体基板
４１ ｎ+型出発基板
４２，４２ａ，４２ｂ，４２ｃ ｎ-型炭化珪素層
４３ オーミック電極
４４ ソース電極
４５ ドレイン電極
５１ フィールド酸化膜
５２ ゲートポリシリコン配線層
５３ ゲート金属配線層
６１，６２ ｎ型チャネルストッパ領域
ｄ１ 耐圧構造（ｐ型領域およびｐ-型領域）の深さ
ｗ１，ｗ２，ｗ３ ｐ型外周領域の外側端部の段差の幅
１ａ 活性領域の中央部
１ｂ 活性領域の外周部
２ エッジ終端領域
１０ 炭化珪素半導体装置
１１ ｎ+型ドレイン領域
１２ ｎ-型ドリフト領域
１３ ｐ型ベース領域
１３ａ 第２外周領域（ｐ型ベース領域の延在部）
１４ ｎ+型ソース領域
１５，１５ｃ，１５ｄ ｐ++型コンタクト領域
１５ａ 第１外周領域（最も外側のｐ++型コンタクト領域）
１５ｂ 第１外周領域の底部の外側コーナー部
１６ トレンチ
１７ ゲート絶縁膜
１８ ゲート電極
１９ 層間絶縁膜
２０ ｎ型電流拡散領域
２１ トレンチ下のｐ+型領域
２２ 互いに隣り合うトレンチ間のｐ+型領域
２３ 互いに隣り合うトレンチ間のｐ+型領域の下部
２４ 互いに隣り合うトレンチ間のｐ+型領域の上部
２５ ｐ型外周領域
２５ｂ ｐ型外周領域の底部の外側コーナー部
２６ ｐ+型領域
２７ 第４外周領域
２７ｂ 第４外周領域の底部の外側コーナー部
２８ 第３外周領域
３０ 耐圧構造
３０ａ，３０ｃ ＪＴＥ領域
３０ｂ、３０ｄ 空間変調領域
３１ 耐圧構造のｐ型領域
３２ 耐圧構造のｐ-型領域
３３ ｎ+型チャネルストッパ領域
４０ 半導体基板
４１ ｎ+型出発基板
４２，４２ａ，４２ｂ，４２ｃ ｎ-型炭化珪素層
４３ オーミック電極
４４ ソース電極
４５ ドレイン電極
５１ フィールド酸化膜
５２ ゲートポリシリコン配線層
５３ ゲート金属配線層
６１，６２ ｎ型チャネルストッパ領域
ｄ１ 耐圧構造（ｐ型領域およびｐ-型領域）の深さ
ｗ１，ｗ２，ｗ３ ｐ型外周領域の外側端部の段差の幅
【図1】
【図2】
【図3】
【図4】
【図5】