(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173690
(43)【公開日】2023-12-07
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20231130BHJP
【ＦＩ】
H01L27/146 C
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022086121
(22)【出願日】2022-05-26
(71)【出願人】
【識別番号】303018827
【氏名又は名称】Ｔｉａｎｍａ Ｊａｐａｎ株式会社
(74)【代理人】
【識別番号】110001678
【氏名又は名称】藤央弁理士法人
(72)【発明者】
【氏名】山本 祐輔
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA05
4M118CA05
4M118CB06
4M118CB11
4M118CB14
4M118FB03
4M118FB09
4M118FB13
4M118FB16
4M118FB24
4M118HA26
4M118HA30
(57)【要約】
【課題】イメージセンサのノイズを低減する。
【解決手段】イメージセンサは、基板上に配列された画素と、画素から読み出された信号を伝送するデータ線とを含む。画素は、フォトディテクタと、フォトディテクタとデータ線との間のＮ型のスイッチ薄膜トランジスタとを含む。スイッチ薄膜トランジスタは、酸化物半導体部と、ゲート電極と、データ線側のドレイン電極と、フォトディテクタ側のソース電極とを含む。ゲート電極とドレイン電極との間の平面視における重なり領域は、ゲート電極とソース電極との間の平面視における重なり領域より小さい。
【選択図】図４Ｂ
【解決手段】イメージセンサは、基板上に配列された画素と、画素から読み出された信号を伝送するデータ線とを含む。画素は、フォトディテクタと、フォトディテクタとデータ線との間のＮ型のスイッチ薄膜トランジスタとを含む。スイッチ薄膜トランジスタは、酸化物半導体部と、ゲート電極と、データ線側のドレイン電極と、フォトディテクタ側のソース電極とを含む。ゲート電極とドレイン電極との間の平面視における重なり領域は、ゲート電極とソース電極との間の平面視における重なり領域より小さい。
【選択図】図４Ｂ
【特許請求の範囲】
【請求項1】
イメージセンサであって、
基板上に配列された画素と、
前記画素から読み出された信号を伝送するデータ線と、
を含み、
前記画素は、
フォトディテクタと、
前記フォトディテクタと前記データ線との間の、Ｎ型のスイッチ薄膜トランジスタと、を含み、
前記スイッチ薄膜トランジスタは、
酸化物半導体部と、
ゲート電極と、
前記データ線側のドレイン電極と、
前記フォトディテクタ側のソース電極と、
を含み、
前記ゲート電極と前記ドレイン電極との間の平面視における重なり領域は、前記ゲート電極と前記ソース電極との間の平面視における重なり領域より小さい、
イメージセンサ。
基板上に配列された画素と、
前記画素から読み出された信号を伝送するデータ線と、
を含み、
前記画素は、
フォトディテクタと、
前記フォトディテクタと前記データ線との間の、Ｎ型のスイッチ薄膜トランジスタと、を含み、
前記スイッチ薄膜トランジスタは、
酸化物半導体部と、
ゲート電極と、
前記データ線側のドレイン電極と、
前記フォトディテクタ側のソース電極と、
を含み、
前記ゲート電極と前記ドレイン電極との間の平面視における重なり領域は、前記ゲート電極と前記ソース電極との間の平面視における重なり領域より小さい、
イメージセンサ。
【請求項2】
請求項１に記載のイメージセンサであって、
前記ゲート電極は、前記ドレイン電極と平面視において重なっておらず、
前記ゲート電極の一部は、前記ソース電極と平面視において重なっている、
イメージセンサ。
前記ゲート電極は、前記ドレイン電極と平面視において重なっておらず、
前記ゲート電極の一部は、前記ソース電極と平面視において重なっている、
イメージセンサ。
【請求項3】
請求項２に記載のイメージセンサであって、
前記ゲート電極のドレイン電極側端は、前記ドレイン電極のソース電極側端と、前記ソース電極のドレイン電極側端との間の領域内にある、
イメージセンサ。
前記ゲート電極のドレイン電極側端は、前記ドレイン電極のソース電極側端と、前記ソース電極のドレイン電極側端との間の領域内にある、
イメージセンサ。
【請求項4】
請求項２に記載のイメージセンサであって、
前記ゲート電極のドレイン電極側端は、前記ソース電極のドレイン電極側端と一致する、
イメージセンサ。
前記ゲート電極のドレイン電極側端は、前記ソース電極のドレイン電極側端と一致する、
イメージセンサ。
【請求項5】
請求項４に記載のイメージセンサであって、
前記ゲート電極のドレイン電極側端は、前記酸化物半導体部のチャネル幅方向において直線状であり、
前記ソース電極のドレイン電極側端は、前記酸化物半導体部のチャネル幅方向において直線状である、
イメージセンサ。
前記ゲート電極のドレイン電極側端は、前記酸化物半導体部のチャネル幅方向において直線状であり、
前記ソース電極のドレイン電極側端は、前記酸化物半導体部のチャネル幅方向において直線状である、
イメージセンサ。
【請求項6】
請求項１に記載のイメージセンサであって、
前記スイッチ薄膜トランジスタは、前記フォトディテクタのカソード端子と前記データ線との間に接続されている、
イメージセンサ。
前記スイッチ薄膜トランジスタは、前記フォトディテクタのカソード端子と前記データ線との間に接続されている、
イメージセンサ。
【請求項7】
請求項１に記載のイメージセンサであって、
前記ゲート電極は、前記酸化物半導体部と前記基板との間に位置する、
イメージセンサ。
前記ゲート電極は、前記酸化物半導体部と前記基板との間に位置する、
イメージセンサ。
【請求項8】
請求項７に記載のイメージセンサであって、
前記酸化物半導体部の前記ソース電極と前記ドレイン電極間の領域は、エッチストップにより覆われている、
イメージセンサ。
前記酸化物半導体部の前記ソース電極と前記ドレイン電極間の領域は、エッチストップにより覆われている、
イメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、イメージセンサに関する。
【背景技術】
【0002】
Ｘ線の透過像により検体の内部を非破壊で検査する技術は、医療、工業用非破壊検査の分野などにおいて、欠くことのできない技術となっている。特にＸ線の透過像を電子データとして直接取り込むＤＲ（Ｄｉｇｉｔａｌ Ｒａｄｉｏｇｒａｐｈｙ）は、読影の迅速性、画像処理による読影補助などの理由から、広く用いられるようになった。このＤＲで用いられているのは、ＦＰＤ（Ｆｌａｔ Ｐａｎｅｌ Ｄｅｔｅｃｔｏｒ）と呼ばれるイメージセンサで、光電変換素子とスイッチング素子を有する画素がアレイ状に配置された構造を有している。
【0003】
Ｘ線センサ等に用いられるＦｌａｔ Ｐａｎｅｌ Ｄｅｔｅｃｔｏｒ（ＦＰＤ）の高精細化が進展している。Ｘ線センサに利用されるＦＰＤは、一般に、直接変換型と間接変換型に分類される。直接変換型のＦＰＤは、アモルファスセレンやＣｄＴｅ等によりＸ線を直接電気信号に変換する光電変換素子を使用する。間接変換型のＦＰＤは、Ｘ線検出パネルにＸ線を光、例えば可視光や紫外光に変換する蛍光体（シンチレータ）と、光を電気信号に変換するフォトダイオードアレイを用いている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０１５／０３５７４７５号
【特許文献2】米国特許出願公開第２０２０／００５２０８３号
【発明の概要】
【発明が解決しようとする課題】
【0005】
イメージセンサの感度特性の指標として、ＳＮ比が用いられる。高ＳＮ比を実現するためには、高感度化やノイズの低減が求められる。イメージセンサのノイズには、画素で生じるノイズや、データ線で生じるラインノイズなどがある。データ線で生じるラインノイズには、データ線容量Ｃｄａｔａをパラメータとするジョンソンノイズや、アンプの熱ノイズ等がある。データ線容量Ｃｄａｔａを低減させることで、ラインノイズを低減させることができる。
【0006】
データ線容量は、主に以下の要素で構成される。それらは、データ線に接続されている画素内のスイッチ薄膜トランジスタのゲート電極とドレイン電極との間で作られる容量、データ線とゲート線の交差部で作られる容量、そして、データ線とバイアス線との間で作られる容量である。一般的な画素構成において、薄膜トランジスタの容量Ｃｔｆｔは、データ線容量全体Ｃｄａｔａの３０～４０％を占める。Ｃｔｆｔを低減する方法として、薄膜トランジスタのチャネル幅を小さくする、層間絶縁膜の膜厚変更又は誘電率の変更、等が有効である。しかし、これらは、薄膜トランジスタの特性に大きく影響し得る。
【課題を解決するための手段】
【0007】
本開示の一態様のイメージセンサは、基板上に配列された画素と、前記画素から読み出された信号を伝送するデータ線とを含む。前記画素は、フォトディテクタと、前記フォトディテクタと前記データ線との間の、Ｎ型のスイッチ薄膜トランジスタとを含む。前記スイッチ薄膜トランジスタは、酸化物半導体部と、ゲート電極と、前記データ線側のドレイン電極と、前記フォトディテクタ側のソース電極とを含む。前記ゲート電極と前記ドレイン電極との間の平面視における重なり領域は、前記ゲート電極と前記ソース電極との間の平面視における重なり領域より小さい。
【発明の効果】
【0008】
本開示の一態様によれば、イメージセンサのデータ線で生じるラインノイズを低減できる。
【図面の簡単な説明】
【0009】
【図1】実施形態のイメージセンサの構成を示したブロック図である。
【図2】実施形態のイメージセンサの画素の等価回路を示した回路図である。
【図3A】画素、ゲート線及びデータ線の構造を模式的に示す平面図である
【図4A】薄膜トランジスタの構造例を模式的に示す平面図であり、
【図5A】オフセットが０の薄膜トランジスタの断面構造を模式的に示す断面図である。
【図5B】オフセットがＡの薄膜トランジスタの断面構造を模式的に示す断面図である。
【図6】異なるオフセット値での、薄膜トランジスタ１２２のゲート電圧Ｖｇとドレイン電流Ｉｄとの間の関係（Ｉｄ－Ｖｇ特性）のシミュレーション結果を示す。
【図7】ゲート電圧が１５Ｖでのオフセットとドレイン電流Ｉｄとの間の関係のシミュレーション結果を示す。
【図8】薄膜トランジスタのオフセットと、ゲート電極とドレイン電極との間のＴＦＴ容量Ｃｔｆｔとの間の関係のシミュレーション結果を示す。
【図9】ＴＦＴ容量Ｃｔｆｔとデータ線容量Ｃｄａｔａとの間の関係のシミュレーション結果を示す。
【図10】データ線容量とデータ線のノイズ（ラインノイズ）との間の関係のシミュレーション結果を示す。
【図11】エッチストップ型薄膜トランジスタとチャネルエッチ型薄膜トランジスタの、オフセットとＴＦＴ容量Ｃｔｆｔとの間の関係のシミュレーション結果を示す。
【図12】ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。
【図13】ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。
【図14】ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。
【発明を実施するための形態】
【0010】
以下において、本開示の実施形態を、図面を参照して詳細に説明する。各図面における各構成要素の大きさや縮尺は、図の視認性を確保するために適宜変更して記載している。また、各図面におけるハッチングは、各構成要素を区別するためのものであり、必ずしも切断面を意味するものではない。また、スイッチング素子あるいは増幅素子として用いられる非線形素子についてトランジスタという呼称を用いるが、トランジスタはＴｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ）を含む。
【0011】
本明細書の一実施形態は、イメージセンサである。本開示のイメージセンサは、例えば、医療、産業用非破壊検査分野における放射線撮影装置に利用可能である。イメージセンサにより検出される光は、任意の周波数を有する電磁波であり、赤外線や可視光のほか、Ｘ線を含む。
【0012】
イメージセンサの感度特性の指標として、ＳＮ比が用いられる。高ＳＮ比を実現するためには、高感度化やノイズの低減が求められる。イメージセンサのノイズには、画素で生じるノイズや、データ線で生じるラインノイズなどがある。データ線で生じるラインノイズには、データ線容量Ｃｄａｔａをパラメータとするジョンソンノイズや、アンプの熱ノイズ等がある。データ線容量Ｃｄａｔａを低減させることで、ラインノイズを低減させることができる。
【0013】
データ線容量は、主に以下の要素で構成される。それらは、データ線に接続されている画素内のスイッチ薄膜トランジスタのゲート電極とドレイン電極との間で作られる容量、データ線とゲート線の交差部で作られる容量、そして、データ線とバイアス線との間で作られる容量である。一般的な画素構成において、薄膜トランジスタの容量（ＴＦＴ容量Ｃｔｆｔ）は、データ線容量全体Ｃｄａｔａの３０～４０％を占める。Ｃｔｆｔを低減する方法として、薄膜トランジスタのチャネル幅を小さくする、層間絶縁膜の膜厚変更又は誘電率の変更、等が有効である。しかし、これらは、薄膜トランジスタの特性に大きく影響し得る。
【0014】
本明細書の一実施形態に係るイメージセンサは、画素と、画素からの読み取り信号を伝送するデータ線とを含む。画素は、フォトディテクタと、フォトディテクタとデータ線との間に接続された、Ｎ型のスイッチ薄膜トランジスタとを含む。画素からの信号読み取りにおいて、スイッチ薄膜トランジスタのデータ線側の電極がドレイン電極であり、フォトディテクタ側の電極がソース電極である。ゲート電極とドレイン電極との間の平面視における重なり領域は、ゲート電極とソース電極との間の平面視における重なり領域より小さい。これにより、薄膜トランジスタの特性変化を抑制しつつデータ線容量を小さくすることで、イメージセンサのＳＮを向上させることができる。
【0015】
［イメージセンサの構成］
図１は、本明細書の一実施形態に係るイメージセンサの構成例を示したブロック図である。イメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、駆動回路１４、信号検出回路１６、主制御回路１８を含む。
図１は、本明細書の一実施形態に係るイメージセンサの構成例を示したブロック図である。イメージセンサ１０は、センサ基板１１と制御回路を含む。制御回路は、駆動回路１４、信号検出回路１６、主制御回路１８を含む。
【0016】
センサ基板１１は、絶縁基板（たとえばガラス基板）と、絶縁基板上に画素１３が縦横のマトリクス状に配置された画素領域１２を含む。画素１３は、フォトディテクタを含む基板上の素子である。なお、画素１３のレイアウトは図１に示すマトリクスレイアウトに限定されない。Ｘ線イメージセンサの例において、画素領域１２には、検出光である放射線を受けて蛍光を発するシンチレータが配置される。
【0017】
画素１３は、図１における縦方向に延び横方向に配列された複数のデータ線１０６と、横方向に延び縦方向に配列された複数のゲート線（走査線）１０５との各交点に配置されている。画素１３は、それぞれ、図１の縦方向に延び横方向に配列されたバイアス線１０７に接続されている。図１において、一つの画素、一つのデータ線、一つのゲート線及び一つのバイアス線のみが、それぞれ、符号１３、１０６、１０５及び１０７で指示されている。
【0018】
データ線１０６は、それぞれ、異なる画素列に接続されている。ゲート線１０５は、それぞれ、異なる画素行に接続されている。データ線１０６は信号検出回路１６に接続され、ゲート線は駆動回路１４に接続される。バイアス線１０７は、共通バイアス線１０８に接続されている。共通バイアス線１０８のパッド１０９にバイアス電位が与えられる。駆動回路１４は、画素１３による光検出のため、画素１３のゲート線１０５を駆動する。信号検出回路１６は、データ線それぞれからの信号を検出する。主制御回路１８は、駆動回路１４及び信号検出回路１６を制御する。
【0019】
［画素の回路構成］
図２は一つの画素１３の等価回路を示した回路図である。画素１３は、光電変換素子であるフォトダイオード１２１と、スイッチング素子である薄膜トランジスタ（ＴＦＴ）１２２とを含む。薄膜トランジスタ１２２のゲート端子は、ゲート線１０５に接続され、ドレイン端子はデータ線１０６に接続され、ソース端子はフォトダイオード１２１のカソード端子に接続されている。図２の例において、フォトダイオード１２１のアノード端子は、バイアス線１０７に接続されている。
図２は一つの画素１３の等価回路を示した回路図である。画素１３は、光電変換素子であるフォトダイオード１２１と、スイッチング素子である薄膜トランジスタ（ＴＦＴ）１２２とを含む。薄膜トランジスタ１２２のゲート端子は、ゲート線１０５に接続され、ドレイン端子はデータ線１０６に接続され、ソース端子はフォトダイオード１２１のカソード端子に接続されている。図２の例において、フォトダイオード１２１のアノード端子は、バイアス線１０７に接続されている。
【0020】
薄膜トランジスタ１２２は、例えば、酸化物半導体薄膜トランジスタである。酸化物半導体の例は、ＩＧＺＯ（ＩｎＧａＺｎＯ）やＺｎＯである。本明細書の一実施形態において、薄膜トランジスタ１２２の導電型はＮ型である。
【0021】
画素１３は、さらに、フォトダイオード１２１の接合容量１２５及び容量素子１２６を含む。接合容量１２５及び容量素子１２６は、スイッチＴＦＴ１２２とバイアス線１０７との間において、フォトダイオード１２１と並列に接続されている。
【0022】
Ｘ線の撮像装置として用いられるイメージセンサ１０は、フォトダイオード１２１への光の照射量に対応する信号電荷を、接合容量１２５及び容量素子１２６に蓄積する。画素１３が、フォトダイオード１２１の接合容量１２５に加えて、容量素子１２６を含むことで、フォトダイオードの製造条件をほとんど変えることなく飽和信号量を向上できる。なお、容量素子１２６は省略されてもよい。
【0023】
主制御回路１８は、画素１３に配置された薄膜トランジスタ１２２を導通させ、接合容量１２５及び容量素子１２６に蓄積された電荷を外部に取り出すことにより、信号を読み出す。
【0024】
具体的には、駆動回路１４は、ゲート線１０５を順次選択し、薄膜トランジスタ１２２を導通状態とするパルスを印加する。フォトダイオード１２１のアノード端子はバイアス線１０７に接続されており、データ線１０６には、信号検出回路１６によりリファレンス電位が印加される。そのため、フォトダイオード１２１にはバイアス線１０７のバイアス電位とリファレンス電位との差分電圧が充電される。一般に、この差分電圧は、アノード電位に対しカソード電位の方が高くなる逆バイアス電圧に設定される。
【0025】
フォトダイオード１２１を、この逆バイアス電圧にまで再充電するために必要な電荷は、フォトダイオード１２１に照射された光量に依存する。信号検出回路１６は、フォトダイオード１２１が逆バイアスまで再充電される際に流れる電流を積分することで、信号電荷を読み出す。
【0026】
信号電荷の読出しにおいて、薄膜トランジスタ１２２のデータ線１０６に接続される端子の電圧は、フォトダイオード１２１に接続されている端子の電圧以上である。つまり、信号電荷の検出において、薄膜トランジスタ１２２のデータ線１０６に接続される端子がドレインであり、フォトダイオード１２１に接続されている端子がソースである。なお、画素１３は、図２に示す構成要素に不図示の追加構成要素、例えば追加の薄膜トランジスタを含んでもよい。
【0027】
［画素構造例］
以下において、画素１３のデバイス構造のいくつかの例を説明する。画素１３に含まれる、フォトダイオード１２１、薄膜トランジスタ１２２及び容量素子１２６は、それぞれ、絶縁基板上で、積層構造を有している。
以下において、画素１３のデバイス構造のいくつかの例を説明する。画素１３に含まれる、フォトダイオード１２１、薄膜トランジスタ１２２及び容量素子１２６は、それぞれ、絶縁基板上で、積層構造を有している。
【0028】
図３Ａは、画素１３、ゲート線１０５及びデータ線１０６の構造を模式的に示す平面図である。図３Ａにおいて、データ線１０６は縦方向に延び、ゲート線１０５は横方向に延びており、その交差位置に薄膜トランジスタ１２２が配置されている。
【0029】
画素１３は、下部電極３０１及び上部電極３０５を含む。図３Ａの構成例において、上部電極３０５の全域が、平面視において、下部電極３０１と重なっている。つまり、平面視において、上部電極３０５の全域が、下部電極３０１の領域内に含まれている。後述するように、フォトダイオード１２１は、下部電極３０１及び上部電極３０５に挟まれている。
【0030】
画素１３は、さらに、薄膜トランジスタ１２２、及びバイアス線３２１を含む。薄膜トランジスタ１２２は、ゲート電極２５１、島状の半導体部２５２、ソース電極２５３及びドレイン電極２５４を含む。ゲート電極２５１、ソース電極２５３及びドレイン電極２５４は、それぞれ、導体膜の半導体部２５２と対向している領域である。
【0031】
バイアス線３２１は、図３Ａの縦方向において延びている。バイアス線３２１は、上部電極３０５より上層であり、複数の画素１３の上部電極３０５それぞれに、コンタクト部３２３を介して接続されている。バイアス線３２１は、上部電極３０５の上を、上部電極３０５の端から反対側の端まで通過している。バイアス線３２１は、バイアス電位を伝送する。
【0032】
図３Ａの構成例において、下部電極３０１及び上部電極３０５は、平面視において、ゲート線１０５及びデータ線１０６と重なることなく、それらから離間している。下部電極３０１及び上部電極３０５も、平面視において、半導体部２５２と重なることなく、それから離間している。
【0033】
【0034】
図３Ｂを参照して、薄膜トランジスタ１２２は、絶縁性の基板２７１上に形成されているゲート電極２５１、ゲート電極２５１上のゲート絶縁層２７２、ゲート絶縁層２７２上の半導体部２５２を含む。二つの層の関係は、基板２７１に近い層が下層、基板２７１から遠い層を上層と呼ぶ。
【0035】
図３Ａに示すように、ゲート電極２５１は、横方向に延びるゲート線１０５から上方向に突出する部分において、半導体部２５２と積層方向において見て重なる領域である。ゲート電極２５１及びゲート線１０５は絶縁基板（絶縁層）２７１上に形成され、それらは同一の導体層に含まれる。なお、絶縁基板２７１とゲート電極２５１及びゲート線１０５との間に、シリコン絶縁層が存在してもよい。
【0036】
同一導体層に含まれている連続する又は分離された導体部は、同一絶縁層上に、当該絶縁層と直接接触して、同一材料で構成されている。製造において、同一導体層の導体部は同一工程において形成される。導体層は、単一層構造又は積層構造を有し得る。
【0037】
本構成例において、薄膜トランジスタ１２２は、ボトムゲート構造を有しており、ゲート電極２５１は、半導体部２５２の下側、つまり、基板２７１により近い位置に存在する。薄膜トランジスタ１２２は、さらに、ゲート絶縁層２７２上のソース電極２５３及びドレイン電極２５４を含む。ソース電極２５３及びドレイン電極２５４は、同一の導体層に含まれる。
【0038】
フォトダイオード１２１の電荷の検出におけるキャリアの流れに応じて、電極２５３はソース電極となり、電極２５４はドレイン電極となる。ソース電極２５３及びドレイン電極２５４は、それぞれ、導体膜の半導体部２５２と平面視において重なる領域である。ソース電極２５３及びドレイン電極２５４は、それぞれ、半導体部２５２に直接接触している。島状の半導体部２５２の側面、及び、上面の一部に接するようにソース電極２５３及びドレイン電極２５４が形成されている。
【0039】
ゲート絶縁層２７２は、ゲート電極２５１の全面を覆うように形成されている。ゲート絶縁層２７２は、ゲート電極２５１と半導体部２５２との間に形成されている。第１層間絶縁層２７３は、薄膜トランジスタ１２２の全体を覆う。具体的には、第１層間絶縁層２７３は、半導体部２５２の上面、及び、ソース電極２５３及びドレイン電極２５４の上面を覆っている。
【0040】
基板２７１は、例えば、ガラス又は樹脂で形成されている。ゲート電極２５１は導体であり、Ｍｏ、Ｃｒ等の金属、それらの合金、又はそれらの積層体で形成することができる。ゲート絶縁層２７２は、例えば、シリコン熱酸化物で形成される。半導体部２５２を構成する半導体は、例えば、酸化物半導体である。酸化物半導体は、例えば、Ｉｎ、Ｇａ、およびＺｎの少なくともいずれかを含み、その例は、アモルファスＩｎＧａＺｎＯ（ａ－ＩｎＧａＺｎＯ）や微結晶ＩｎＧａＺｎＯである。
【0041】
ソース電極２５３及びドレイン電極２５４は、それぞれ導体であり、例えば、Ｔｉ、Ａｌ等の金属、それらの合金、又はそれらの積層体で形成することができる。第１層間絶縁層２７３は、無機又は有機絶縁体である。
【0042】
下部電極３０１は、第１層間絶縁層２７３のビアホール内のコンタクト部２２７を介して、薄膜トランジスタ１２２のソース電極２５３を含む導体膜に接続されている。下部電極３０１は、導体であり、例えば、Ｃｒ、Ｍｏ、Ａｌ等の金属、それらの合金、又はそれらの積層体で形成することができる。
【0043】
フォトダイオード１２１は、下部電極３０１及び上部電極３０５の間の光電変換部と、当該光電変換部と接触している下部電極３０１及び上部電極３０５の部分で構成されている。図３Ｂに示すフォトダイオード１２１の例は、ＰＩＮダイオードである。ＰＩＮダイオードは、膜厚方向に広い空乏層が形成されることにより、効率的に光を検出することができる。上部電極３０５はシンチレータからの光に対して透明な電極であり、例えば、ＩＴＯである。
【0044】
フォトダイオード１２１の光電変換部は、下部電極３０１上のｎ型アモルファスシリコン層（膜）２０２、Ｎ型アモルファスシリコン層２０２上の真性アモルファスシリコン層（膜）２０３、真性アモルファスシリコン層２０３上のＰ型アモルファスシリコン層（膜）２０４を含む。本構成例において、Ｎ型アモルファスシリコン層２０２は、下部電極３０１に直接接触している。
【0045】
上部電極３０５はＰ型アモルファスシリコン層２０４上に形成されている。本構成例において、上部電極２０５はＰ型アモルファスシリコン層２０４に直接接触している。検出する光は、上部電極３０５側からフォトダイオード１２１に入射する。なお、Ｎ型アモルファスシリコン層２０２とＰ型アモルファスシリコン層２０４の位置が逆でもよく、真性アモルファスシリコン層２０３が省略されてもよい。
【0046】
第２層間絶縁層２７５が、下部電極３０１、シリコン層２０２－２０４、及び上部電極３０５を覆うように形成されている。第２層間絶縁層２７５は、無機又は有機絶縁体である。バイアス線３２１及びデータ線１０６が、第２層間絶縁層２７５上に形成されている。本例において、バイアス線３２１及びデータ線１０６は、第２層間絶縁層２７５に直接接触している。データ線１０６は、第２層間絶縁層２７５及び第１層間絶縁層２７３のビアホール内のコンタクト部２２８を介して、薄膜トランジスタ１２２のドレイン電極２５４を含む導体膜に接続されている。
【0047】
バイアス線３２１は、第２層間絶縁層２７５のビアホールに形成されているコンタクト部３２３によって、上部電極３０５に接続されている。バイアス線３２１は、導体であり、例えば、Ｔｉ、Ａｌ等の金属、それらの合金、又はそれらの積層体で形成することができる。
【0048】
データ線１０６、バイアス線３２１及び第２層間絶縁層２７５を覆うようにパッシベーション層２７６が形成されている。パッシベーション層２７６は、画素領域１２の全域を覆う。パッシベーション層２７６は、無機又は有機絶縁体である。パッシベーション層２７６上に不図示のシンチレータが配置される。
【0049】
不図示のシンチレータは、画素領域１２の全域を覆う。シンチレータは、放射線に励起されることにより発光する。具体的には、シンチレータは、入射したＸ線をフォトダイオード１２１が検出する波長の光に変換する。フォトダイオード１２１は、シンチレータからの光に応じて、信号電荷を生成し、接合容量１２５及び容量素子１２６（図２参照）に蓄積する。
【0050】
［ＴＦＴ構造］
以下において、画素内の薄膜トランジスタ１２２の構造例を説明する。本明細書の一実施形態の薄膜トランジスタ１２２において、ゲート電極とドレイン電極との間の容量値は、ゲート電極とソース電極との間の容量値より小さい。これにより、薄膜トランジスタ１２２の特性への影響を小さくしつつ、データ線容量を小さくすることができる。上述のように、ゲート電極とドレイン電極との間の容量は、データ線容量に含まれる。
以下において、画素内の薄膜トランジスタ１２２の構造例を説明する。本明細書の一実施形態の薄膜トランジスタ１２２において、ゲート電極とドレイン電極との間の容量値は、ゲート電極とソース電極との間の容量値より小さい。これにより、薄膜トランジスタ１２２の特性への影響を小さくしつつ、データ線容量を小さくすることができる。上述のように、ゲート電極とドレイン電極との間の容量は、データ線容量に含まれる。
【0051】
図４Ａは、薄膜トランジスタ１２２の構造例を模式的に示す平面図であり、図４Ｂは、図４ＡにおけるＩＶＢ－ＩＶＢ´切断線での断面構造例を模式的に示す断面図である。図４Ａにおいて、一つの構成要素の他構成要素に覆われている部分は、破線で示されている。
【0052】
図４Ａに示すように、本構造例は、矩形状のソース電極２５３及びドレイン電極２５４を含む。これらの形状は共通であるが、異なっていてもよい。図示の容易のため、符号２５３及び２５４は、それぞれ、ソース電極及びドレイン電極を含む導体膜を指示している。矩形のゲート電極２５１についても同様である。半導体部２５２は矩形である。なお、薄膜トランジスタ１２２の構成要素の形状は、図４Ａ及び４Ｂに示す例と異なっていてもよい。
【0053】
チャネルは、半導体部２５２において、ソース電極２５３とドレイン電極２５４との間にある。チャネル長は、ソース電極２５３とドレイン電極２５４との間の長さであり、チャネル幅はチャネル長に垂直な方向のサイズである。図４Ａにおいて、半導体部２５２のチャネル長は、左右方向のチャネルサイズであり、チャネル幅は上下方向のチャネルサイズである。
【0054】
図４Ａ及び４Ｂに示す薄膜トランジスタ１２２は、チャネル保護型である。ソース電極２５３とドレイン電極２５４との間の空間から露出する半導体部２５２を覆うように、エッチストップ２５５が存在している。エッチストップ２５５は、例えば、シリコン酸化物又はシリコン窒化物で形成することができる。エッチストップ２５５は、ソース電極２５３及びドレイン電極２５４のエッチングにおいて、ソース電極２５３及びドレイン電極２５４から露出した半導体部２５２の部分がエッチングされることを防ぐ。
【0055】
図４Ａ及び４Ｂに示す薄膜トランジスタ１２２は、オフセットゲート構造を有する。オフセットゲート構造は、ゲート電極２５１の位置が、ソース電極２５３又はドレイン電極２５４の一方にずれている構造である。図４Ａ及び４Ｂに示す構造例において、ゲート電極２５１は、ソース電極側にずれている。
【0056】
以下の説明において、ドレイン電極２５４のソース電極側端と、ゲート電極２５１のドレイン電極側端との間で、オフセットの大きさを表す。ゲート電極２５１のソース電極側端は固定されているものとする。ゲート電極２５１のドレイン電極側端と、ドレイン電極２５４のソース電極側端とが一致する場合、オフセットは０とする。
【0057】
ゲート電極２５１のドレイン電極側端がドレイン電極２５４から離れるにつれて、オフセットは増加する。ゲート電極２５１のドレイン電極側端と、ソース電極２５３のドレイン電極側端とが一致する場合、オフセットはＡとする。Ａは正の値である。オフセットの単位は、例えば、μｍである。図４Ａに示す構造例において、オフセットはＡ－ｋである。ｋは正の値である。
【0058】
図４Ａ及び４Ｂに示す構造例において、ドレイン電極２５４のソース電極側端、ゲート電極２５１のドレイン電極側端及びソース電極２５３のドレイン電極側端は平行である。これらは、チャネル幅方向において直線状であり、図４Ａにおいて上下方向に延びている。これらは平行でなくてもよい。ドレイン電極２５４とゲート電極２５１との間のオフセットは、それらの間の最短距離で表してよい。
【0059】
図４Ａ及び４Ｂに示すオフセット０において、ドレイン電極２５４とゲート電極２５１との間の、平面視における重なり面積は０である。ゲート電極２５１とソース電極２５３との間の、平面視における重なり面積は０より大きい。つまり、ゲート電極２５１の少なくとも一部は、ソース電極２５３と平面視において重なっている。さらに、ゲート電極２５１の少なくとも一部は、ソース電極２５３及び半導体部２５２と重なる。
【0060】
図４Ａ及び４Ｂに示す例において、オフセット０からオフセットＡの領域において、ゲート電極２５１は、半導体部２５２と重なり、ソース電極２５３及びドレイン電極２５４とは重ならない。オフセットＡからゲート電極２５１のソース電極側端までの範囲おいて、ゲート電極２５１は、半導体部２５２及びソース電極２５３と重なる。
【0061】
図４Ａ及び４Ｂに示す例において、半導体部２５２のソース電極側端は、ゲート電極２５１のソース電極側端より、ドレイン電極２５４から遠い。半導体部２５２は、ゲート電極２５１より、フォトダイオード側に延びている。これらの関係は、逆であってもよい。
【0062】
図４Ｂに示すように、ゲート絶縁層２７２は、ゲート電極２５１を含む導体膜を覆う。半導体部２５２は、ゲート絶縁層２７２上に形成されている。エッチストップ２５５は、半導体部２５２上に形成されている。図４Ａに示すように、エッチストップ２５５の下面の一部は半導体部２５２に接触し、一部はゲート絶縁層２７２に接触している。
【0063】
ゲート電極２５１及びゲート絶縁層２７２が形成された後、半導体部２５２が形成される。その後、エッチストップ２５５が形成され、さらに、ソース電極２５３及びドレイン電極２５４が形成される。
【0064】
ソース電極２５３を含む導体膜及びドレイン電極２５４を含む導体膜は、半導体部２５２上に形成されている。それらの下面の一部は半導体部２５２と接触し、一部はエッチストップ２５５と接触し、一部はゲート絶縁層２７２と接触している。第１層間絶縁層２７３は、薄膜トランジスタ１２２のこれら構成要素を覆うように形成されている。
【0065】
図３Ａ及び３Ｂに示すように、ソース電極２５３を含む導体膜はフォトダイオードの下部電極３０１と、第１層間絶縁層２７３を貫通するコンタクト部を介して接続されている。ドレイン電極２５４を含む導体膜は、データ線１０６と、第１層間絶縁層２７３を貫通するコンタクト部を介して接続されている。
【0066】
図５Ａは、オフセットが０の薄膜トランジスタ１２２の断面構造を模式的に示す断面図である。上述のように、オフセットは、ドレイン電極２５４のソース電極側端（フォトダイオード側端）を基準に定義されている。オフセットが０の構造において、ゲート電極２５１のドレイン電極側端とドレイン電極２５４のソース電極側端は面一である。
【0067】
図５Ｂは、オフセットがＡの薄膜トランジスタ１２２の断面構造を模式的に示す断面図である。上述のように、オフセットは、ドレイン電極２５４からソース電極２５３に向かって増加する。オフセットがＡの構造において、ゲート電極２５１のドレイン電極側端とソース電極２５３のドレイン電極側端（データ線側端）は面一である。
【0068】
図６は、図４Ａから図５Ｂを参照して説明した構造例における、異なるオフセット値での、薄膜トランジスタ１２２のゲート電圧Ｖｇとドレイン電流Ｉｄとの間の関係（Ｉｄ－Ｖｇ特性）のシミュレーション結果を示す。横軸はゲート電圧を示し、縦軸はドレイン電流を示す。線４０１は、オフセットが０におけるＩｄ－Ｖｇ特性を示す。線４０２は、オフセットがＡ（μｍ）におけるＩｄ－Ｖｇ特性を示す。線４０３は、オフセットがＡ＋３（μｍ）におけるＩｄ－Ｖｇ特性を示す。
【0069】
図６に示すように、オフセットが０及びオフセットがＡの構造は、略同様のＩｄ－Ｖｇ特性を示す。図には示していないが、オフセットが負の値からＡまでの範囲において、薄膜トランジスタ１２２は略同様のＩｄ－Ｖｇ特性を示した。オフセットが負であることは、ゲート電極２５１のドレイン電極側の端部が、ドレイン電極２５４と平面視において重なっていることを意味する。線４０３が示すように、オフセットがＡより大きくなると、正のゲート電圧においてＩｄが徐々に減少する。
【0070】
図７は、ゲート電圧が１５Ｖでのオフセットとドレイン電流Ｉｄとの間の関係のシミュレーション結果を示す。横軸はオフセットを示し、縦軸はドレイン電流Ｉｄを示す。オフセットは、右から左に向かって増加する。破線４１２は、オフセット０からオフセットＡの範囲を示す。図７に示すように、オフセットがＡ以下の範囲において、ドレイン電流は略同様である。
【0071】
図７に示すように、オフセットがＡでのドレイン電流は、オフセットが負でのドレイン電流と略同様である。例えば、点４１１は、ゲート電極２５１とソース電極２５３及びドレイン電極２５４との重なり領域が同様の場合（一般的な従来構造）のドレイン電流を示す。オフセットがＡより大きくなると、ドレイン電流Ｉｄは徐々に減少する。
【0072】
不図示の他のシミュレーション結果は、ゲートオフセット構造のドレイン側とソース側での特性が大きく異なることを示した。具体的には、ゲート電極２５１とソース電極２５３の重なり面積に対して、Ｉｄ－Ｖｇ特性が大きな変化を示した。シミュレーションは、ゲート電極２５１のドレイン電極側端の位置を固定し、ソース電極側端をドレイン電極側に移動させて、ゲート電極を短くした。
【0073】
ゲート電極２５１のソース電極側端がエッチストップ２５５のソース電極側端と一致する構造において、Ｉｄ－Ｖｇ特性が大きな変化を見せ始めた。具体的にはＩｄが低下した。さらに、ゲート電極２５１のソース電極側端が、ソース電極２５３のドレイン電極側端とドレイン電極２５４との間に位置する構造、つまり、ゲート電極２５１とソース電極２５３が重ならない構造において、Ｉｄ－Ｖｇ特性はさらに大きな変化を見せた。
【0074】
上述のように、ゲート電極２５１とソース電極２５３との間の重なり領域の大きさが、薄膜トランジスタ１２２の特性に大きく影響を及ぼす。一方、ゲート電極２５１とドレイン電極２５４との間の重なり領域は、薄膜トランジスタ１２２の特性に実質的に影響を及ぼすことがない。
【0075】
したがって、ゲート電極２５１とソース電極２５３との重なり領域を所望に特性に応じて設定し、ゲート電極２５１とドレイン電極２５４との重なり領域を小さくすることで、薄膜トランジスタ１２２の特性変化を抑制しつつ、ゲート電極２５１とドレイン電極２５４との間の容量（ＴＦＴ容量Ｃｔｆｔ）を小さくすることができる。ＴＦＴ容量Ｃｔｆｔは、データ線容量Ｃｄａｔａの一部であるので、ＴＦＴ容量Ｃｔｆｔを小さくすることで、データ線で発生するノイズを低減することができる。
【0076】
上述のように、薄膜トランジスタゲート電極とドレイン電極をオフセットにしてもＩｄ－Ｖｇ特性が変化しない特性を持つ。イメージセンサの動作では、データ配線側がドレイン、フォトディテクタ側がソースであり、ソースとドレインが反転することがない。そのため、ゲート電極がソース電極と重なり、それらが十分な重なり領域を有することで、薄膜トランジスタ及びフォトディテクタの必要な特性を得ることができる。
【0077】
また、ゲート電極が、ドレイン電極と重ならず、ドレイン電極から離れていていても、ドレイン電流Ｉｄはほとんど変化しない。そのため、ゲート電極とドレイン電極との間の重なり領域を小さくする、さらには、それらが重ならない配置することで、データ線容量のパラメータであるＴＦＴ容量Ｃｔｆｔを低減することができる。これにより、イメージセンサにおいて、データ線容量をパラメータに持つノイズ成分を低減する効果がある。
【0078】
図５Ｂに示すように、ゲート電極のドレイン電極側端とソース電極のドレイン電極側端とが一致する構造（オフセットＡ）は、薄膜トランジスタの特性に対する影響を効果的に抑制することができると共に、ゲート電極とドレイン電極との間の容量を効果的に低減できる。
【0079】
図８は、薄膜トランジスタ１２２のオフセットと、ゲート電極とドレイン電極との間のＴＦＴ容量Ｃｔｆｔとの間の関係のシミュレーション結果を示す。横軸はオフセットを示し、縦軸はＴＦＴ容量Ｃｔｆｔを示す。破線の矩形４２１は、オフセット０からオフセットＡの範囲を示す。ＴＦＴ容量Ｃｔｆｔは、ゲート電極とドレイン電極の重なり領域が小さくなると低減し、オフセット０からオフセットＡの範囲で、飽和傾向を示す。さらに、オフセットがＡより大きくなると、ＴＦＴ容量Ｃｔｆｔは略一定となる。
【0080】
図９は、ＴＦＴ容量Ｃｔｆｔとデータ線容量Ｃｄａｔａとの間の関係のシミュレーション結果を示す。横軸はＴＦＴ容量を示し、縦軸はデータ線容量Ｃｄａｔａを示す。破線の矩形４２２は、オフセット０からオフセットＡに対応する範囲を示す。例えば、オフセットＡにおいて、ＴＦＴ容量Ｃｔｆｔは、従来の２５％程に低減することができる。
【0081】
図１０は、データ線容量とデータ線のノイズ（ラインノイズ）との間の関係のシミュレーション結果を示す。ＴＦＴ容量Ｃｔｆｔがデータ線容量Ｃｄａｔａの４０％を占めるとすると、データ線容量Ｃｄａｔａは、破線矩形４２３で示す、従来の値の６０～７０％程度になる。データ線容量Ｃｄａｔａをパラメータにもつラインノイズは、従来の約８０％に低減することが可能である。
【0082】
上記シミュレーション結果は、図４Ａ及び４Ｂに示すように、エッチストップ型薄膜トランジスタについてのものである。エッチストップを含まないチャネルエッチ型薄膜トランジスタについても、同様のオフセット範囲において、薄膜トランジスタの特性変化を抑制しつつ、ＴＦＴ容量Ｃｔｆｔを低減することができる。
【0083】
図１１は、エッチストップ型薄膜トランジスタとチャネルエッチ型薄膜トランジスタの、オフセットとＴＦＴ容量Ｃｔｆｔとの間の関係のシミュレーション結果を示す。黒丸は、チャネルエッチ型薄膜トランジスタのシミュレーション結果を示す。白丸は、エッチストップ型薄膜トランジスタのシミュレーション結果を示す。破線矩形４２１は、オフセット０からオフセットＡの範囲を示す。
【0084】
図１１に示すように、二つの薄膜トランジスタの間において、オフセットとＴＦＴ容量Ｃｔｆｔとの間の関係は大きな違いを示さず、特に、オフセット０以上において、略同一である。したがって、これらの間においてＩｄ－Ｖｇのオフセット特性は実質的に変わらない。チャネルエッチ型薄膜トランジスタにおいても、ＴＦＴ特性を変化させず、ＴＦＴ容量Ｃｔｆｔを低減させることができる。
【0085】
以下において、ゲート電極形状の他の例を説明する。以下に説明する例において、上記他の構造例と同様に、ゲート電極の一部は、ソース電極の一部と平面視において重なっている。上記他の構造例と異なり、ゲート電極の一部は、ドレイン電極の一部と平面視において重なっている。ドレイン電極のソース電極側端とゲート電極のドレイン電極側端のとの間で定義されるオフセットは負の値である。
【0086】
ゲート電極とドレイン電極との重なり領域の面積は、ゲート電極とソース電極との重なり領域の面積より小さい。これにより、ＴＦＴ特性を変化させず、ＴＦＴ容量Ｃｔｆｔを低減させることができる。以下に説明するゲート電極形状例のドレイン電極が端は、ドレイン電極と平面視において重なっている。それらは、ドレイン電極側に、凹部又は凸部を有する。これにより、ゲート電極とドレイン電極との重なり領域の面積が低減される。
【0087】
図１２は、ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。図４Ａと同様に、各要素の他の要素により覆われている部分は破線で示されている。なお、図４Ａに示す構造例と比較して、形状の異同に関わらず、同一種類の構成要素は同一の符号で指示されている。図４Ａに示す構造例と比較して、ゲート電極２５１以外の構成要素は同一の形状及び位置関係を有する。これらの点は、図１３及び１４について同様である。
【0088】
図１２の構造例において、ゲート電極２５１のドレイン電極側端とドレイン電極２５４のソース電極側端のチャネル長方向における距離は、ゲート電極２５１のソース電極側端とソース電極２５３のドレイン電極側端のチャネル長方向における距離と同一である。ゲート電極２５１のソース電極側端は、チャネル幅方向に延びる直線である。一方、ゲート電極２５１のドレイン電極側端部は、中央に凹部を有する。これにより、ゲート電極とドレイン電極との重なり領域の面積が低減されている。
【0089】
図１３は、ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。図１３の構造例において、ゲート電極２５１のドレイン電極側端とドレイン電極２５４のソース電極側端のチャネル長方向における距離は、ゲート電極２５１のソース電極側端とソース電極２５３のドレイン電極側端のチャネル長方向における距離と同一である。ゲート電極２５１のソース電極側端は、チャネル幅方向に延びる直線である。一方、ゲート電極２５１のドレイン電極側端部は、片側に凹部を有する。これにより、ゲート電極とドレイン電極との重なり領域の面積が低減されている。
【0090】
図１４は、ソース電極側とドレイン電極側とで非対称の形状を有するゲート電極を含む薄膜トランジスタの構造例を示す。図１４の構造例において、ゲート電極２５１のドレイン電極側端とドレイン電極２５４のソース電極側端のチャネル長方向における距離は、ゲート電極２５１のソース電極側端とソース電極２５３のドレイン電極側端のチャネル長方向における距離と同一である。ゲート電極２５１のソース電極側端は、チャネル幅方向に延びる直線である。一方、ゲート電極２５１のドレイン電極側端部は、両側に凹部を有し、それらの間に凸部を有する。これにより、ゲート電極とドレイン電極との重なり領域の面積が低減されている。
【0091】
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
【符号の説明】
【0092】
１０ イメージセンサ
１１ センサ基板
１３ 画素
１４ 駆動回路
１６ 信号検出回路
１８ 主制御回路
１０５ ゲート線
１０６ データ線
１０７ バイアス線
１２１ フォトダイオード
１２２ 薄膜トランジスタ
２５１ ゲート電極
２５２ 半導体部
２５３ ソース電極
２５４ ドレイン電極
２７１ 絶縁基板
２７２－２７６ 絶縁層
３２１ バイアス線
１１ センサ基板
１３ 画素
１４ 駆動回路
１６ 信号検出回路
１８ 主制御回路
１０５ ゲート線
１０６ データ線
１０７ バイアス線
１２１ フォトダイオード
１２２ 薄膜トランジスタ
２５１ ゲート電極
２５２ 半導体部
２５３ ソース電極
２５４ ドレイン電極
２７１ 絶縁基板
２７２－２７６ 絶縁層
３２１ バイアス線
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
