特開 2023-173715 スイッチング回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023173715

(43)【公開日】2023-12-07

(54)【発明の名称】スイッチング回路

(51)【国際特許分類】

   H02M 1/38 20070101AFI20231130BHJP

   H02M 7/48 20070101ALI20231130BHJP

   H02M 1/08 20060101ALI20231130BHJP

   H03K 17/16 20060101ALI20231130BHJP

   H03K 17/695 20060101ALI20231130BHJP

【ＦＩ】

H02M1/38

H02M7/48 M

H02M1/08 A

H03K17/16 L

H03K17/695

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022086160

(22)【出願日】2022-05-26

(71)【出願人】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】杉浦 秀和

【テーマコード（参考）】

5H740

5H770

5J055

【Ｆターム（参考）】

5H740BA11

5H740BA12

5H740BB10

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM12

5H770BA02

5H770CA06

5H770DA03

5H770DA41

5H770GA02

5H770GA17

5H770HA02Y

5H770HA03X

5H770HA12X

5H770JA09X

5H770LB02

5J055AX12

5J055AX27

5J055AX56

5J055BX16

5J055CX20

5J055DX13

5J055DX22

5J055DX43

5J055EY01

5J055EY10

5J055EY12

5J055EZ03

5J055EZ04

5J055EZ09

5J055EZ10

5J055EZ63

5J055FX04

5J055FX05

5J055FX13

5J055FX21

5J055GX01

(57)【要約】

【課題】 正確にデッドタイムを検出して調整する。
【解決手段】 スイッチング回路であって、第１スイッチング素子のゲートに接続された第１ゲート制御回路（２５）と、第２スイッチング素子のゲートに接続された第２ゲート制御回路（２６）を有し、前記第１ゲート制御回路と前記第２ゲート制御回路のうちの還流側素子を制御する還流側ゲート制御回路が、前記還流側素子の高電位主端子と低電位主端子の間の電圧である主電圧（Ｖｄｓ２２）と前記還流側素子のゲート電圧（Ｖｇｓ２２）に基づいてデッドタイムの長さの検出を実施し、検出されたデッドタイムの長さに基づいて前記検出よりも後のデッドタイムの長さの調整を実施する。
【選択図】図５

【特許請求の範囲】

【請求項1】

スイッチング回路であって、
高電位配線（１２）と、
中間配線（１６ａ）と、
低電位配線（１４）と、
前記高電位配線に接続された高電位主端子と、前記中間配線に接続された低電位主端子と、ゲートを有する第１スイッチング素子（２１）と、
前記中間配線に接続された高電位主端子と、前記低電位配線に接続された低電位主端子と、ゲートを有する第２スイッチング素子（２２）と、
前記第１スイッチング素子の前記高電位主端子に接続されたカソードと、前記第１スイッチング素子の前記低電位主端子に接続されたアノードを有する第１ダイオード（２３）と、
前記第２スイッチング素子の前記高電位主端子に接続されたカソードと、前記第２スイッチング素子の前記低電位主端子に接続されたアノードを有する第２ダイオード（２４）と、
前記第１スイッチング素子の前記ゲートに接続された第１ゲート制御回路（２５）と、
前記第２スイッチング素子の前記ゲートに接続された第２ゲート制御回路（２６）と、
前記第１スイッチング素子と前記第２スイッチング素子のいずれが還流側素子であるかを判定する判定回路（３２）であって、前記第１ダイオードに還流電流が流れているときに前記第１スイッチング素子を前記還流側素子であると判定し、前記第２ダイオードに還流電流が流れているときに前記第２スイッチング素子が前記還流側素子であると判定する判定回路、
を有し、
前記第１ゲート制御回路と前記第２ゲート制御回路が、前記第１スイッチング素子がオンしているとともに前記第２スイッチング素子がオフしている第１期間（Ｔ１）と前記第１スイッチング素子がオフしているとともに前記第２スイッチング素子がオンしている第２期間（Ｔ２）とがデッドタイム（Ｔｄ）を挟んで交互に繰り返されるように前記第１スイッチング素子と前記第２スイッチング素子を制御し、
前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側素子を制御する還流側ゲート制御回路が、前記還流側素子の前記高電位主端子と前記低電位主端子の間の電圧である主電圧（Ｖｄｓ２２）と前記還流側素子のゲート電圧（Ｖｇｓ２２）に基づいてデッドタイムの長さの検出を実施し、検出されたデッドタイムの長さに基づいて前記検出よりも後のデッドタイムの長さの調整を実施する、
スイッチング回路。

【請求項2】

前記第１ゲート制御回路が、前記第１スイッチング素子の前記ゲートを定電流で充放電し、
前記第２ゲート制御回路が、前記第２スイッチング素子の前記ゲートを定電流で充放電する、
請求項１に記載のスイッチング回路。

【請求項3】

前記還流側ゲート制御回路が、前記還流側素子がターンオンする前のオン前デッドタイム（Ｔｄ１）を調整するように構成されており、
前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が立ち下がる第１特定タイミング（ｔａ２）からその後に前記還流側素子の前記ゲート電圧が立ち上がる第２特定タイミング（ｔａ３）までの特定期間が長いほど、前記検出よりも後のオン前デッドタイムを短くする、請求項１または２に記載のスイッチング回路。

【請求項4】

前記還流側ゲート制御回路が、
前記特定期間の長さに応じた大きさの特定電圧（Ｖｔｈ１）を出力する特定電圧出力回路（６２ａ）と、
前記特定電圧の大きさに応じて、前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち上がるタイミングを調整する特定タイミング調整回路（５０）、
を有する請求項３に記載のスイッチング回路。

【請求項5】

前記特定電圧出力回路が、
特定電圧出力コンデンサ（６３ｅ）と、
前記特定期間が基準値よりも短いときに前記特定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路（６３ａ）と、
前記特定期間が前記基準値よりも長いときに前記特定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路（６３ｂ）、
を有し、
前記特定電圧が、前記特定電圧出力コンデンサの両端の間の電圧である、
請求項４に記載のスイッチング回路。

【請求項6】

前記特定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号（Ｓｓ２）の入力を受けるように構成されており、
前記特定タイミング調整回路が、
調整電圧出力コンデンサ（５１ｅ）と、
前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路（５１ａ）と、
前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路（５１ｂ）、
を有し、
前記特定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧（Ｖｔｃ）が前記特定電圧よりも高くなったときに前記還流側素子の前記ゲート電圧を上昇させる信号を出力する、
請求項４に記載のスイッチング回路。

【請求項7】

前記還流側ゲート制御回路が、
前記還流側素子の前記主電圧を示す信号を遅延させた第１特定遅延信号を前記特定電圧出力回路に入力する第１特定遅延回路（５８ｂ）と、
前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２特定遅延信号を前記特定電圧出力回路に入力する第２特定遅延回路（５８ａ）、
を有し、
前記特定電圧出力回路が、前記第１特定遅延信号と前記第２特定遅延信号に基づいて前記特定電圧の大きさを調整する、
請求項４に記載のスイッチング回路。

【請求項8】

前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が低下していない状態で前記還流側素子の前記ゲート電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止する、請求項３に記載のスイッチング回路。

【請求項9】

前記還流側ゲート制御回路が、前記還流側素子がターンオフした後のオフ後デッドタイム（Ｔｄ２）を調整するように構成されており、
前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が立ち下がる第１所定タイミング（ｔａ４）からその後に前記還流側素子の前記主電圧が立ち上がる第２所定タイミング（ｔａ１）までの所定期間が長いほど、前記検出よりも後のオフ後デッドタイムを短くする、請求項１または２に記載のスイッチング回路。

【請求項10】

前記還流側ゲート制御回路が、
前記所定期間の長さに応じた大きさの所定電圧（Ｖｔｈ２）を出力する所定電圧出力回路（６２ｂ）と、
前記所定電圧の大きさに応じて、前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち下がるタイミングを調整する所定タイミング調整回路（５０）、
を有する請求項９に記載のスイッチング回路。

【請求項11】

前記所定電圧出力回路が、
所定電圧出力コンデンサ（６３ｅ）と、
前記所定期間が水準値よりも短いときに前記所定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路（６３ａ）と、
前記所定期間が前記水準値よりも長いときに前記所定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路（６３ｂ）、
を有し、
前記所定電圧が、前記所定電圧出力コンデンサの両端の間の電圧である、
請求項１０に記載のスイッチング回路。

【請求項12】

前記所定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号（Ｓｓ２）の入力を受けるように構成されており、
前記所定タイミング調整回路が、
調整電圧出力コンデンサ（５１ｅ）と、
前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路（５１ａ）と、
前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路（５１ｂ）、
を有し、
前記所定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧（Ｖｔｃ）が前記所定電圧よりも低くなったときに前記還流側素子の前記ゲート電圧を低下させる信号を出力する、
請求項１０に記載のスイッチング回路。

【請求項13】

前記還流側ゲート制御回路が、
前記還流側素子の前記主電圧を示す信号を遅延させた第１所定遅延信号を前記所定電圧出力回路に入力する第１所定遅延回路（５８ｃ）と、
前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２所定遅延信号を前記所定電圧出力回路に入力する第２所定遅延回路（５８ｄ）、
を有し、
前記所定電圧出力回路が、前記第１所定遅延信号と前記第２所定遅延信号に基づいて前記所定電圧の大きさを調整する、
請求項１０に記載のスイッチング回路。

【請求項14】

前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が低下していない状態で前記還流側素子の前記主電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止する、請求項９に記載のスイッチング回路。

【請求項15】

前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側ゲート制御回路では無い方が駆動側ゲート制御回路であり、
前記第１ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第１スイッチング素子のゲート電流を大きくし、
前記第２ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第２スイッチング素子のゲート電流を大きくする、
請求項１または２に記載のスイッチング回路。

【請求項16】

前記還流側ゲート制御回路が、前記還流側素子の前記主電圧を検出する主電圧検出回路（４２）を有しており、
前記主電圧検出回路が、
２つのコンデンサ（４７、４８）の直列回路であって前記主電圧が印加される直列回路と、
前記２つのコンデンサの接続点の電圧を出力する出力配線（４６）、
を有する、
請求項１または２に記載のスイッチング回路。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書に開示の技術は、スイッチング回路に関する。

【0002】

特許文献１には、高電位配線と低電位配線の間に直列に接続された第１スイッチング素子と第２スイッチング素子を有するスイッチング回路が開示されている。第１スイッチング素子と第２スイッチング素子の接続点に出力配線が接続されている。また、第１スイッチング素子と第２スイッチング素子のそれぞれに対して並列に、還流用ダイオードが接続されている。第１スイッチング素子と第２スイッチング素子は、交互にオンするように構成されている。また、第１スイッチング素子がオンする期間と第２スイッチング素子がオンする期間の間には、第１スイッチング素子と第２スイッチング素子の両方がオフするデッドタイムが設けられる。デッドタイムが設けられていることで、第１スイッチング素子と第２スイッチング素子の両方がオンして高電位配線と低電位配線の間が短絡することが防止される。

【0003】

特許文献１のスイッチング回路は、デッドタイム調整回路を有する。デッドタイム調整回路は、第１スイッチング素子のゲート信号に基づいて第１スイッチング素子のオン／オフ状態を検出するとともに第２スイッチング素子のゲート信号に基づいて第２スイッチング素子のオン／オフ状態を検出すことで、デッドタイムを検出する。デッドタイム調整回路は、検出したデッドタイムに基づいてデッドタイムを調整する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－１２７１４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１のデッドタイム調整回路は、第１スイッチング素子のゲート信号と第２スイッチング素子のゲート信号とを検出する。第１スイッチング素子のゲート信号の基準電圧と第２スイッチング素子のゲート信号の基準電圧は大きく異なるので、このデッドタイム調整回路では、絶縁素子を介して第１スイッチング素子側の回路と第２スイッチング素子側の回路の間で信号の送受信を行う必要がある。絶縁素子を介した信号の送受信では遅延が生じるため、デッドタイムを正確に検出することがでず、デッドタイムを正確に調整することができない。したがって、本明細書では、正確にデッドタイムを検出して調整できる技術を提案する。

【課題を解決するための手段】

【0006】

本明細書が開示するスイッチング回路は、高電位配線と、中間配線と、低電位配線と、第１スイッチング素子と、第２スイッチング素子と、第１ダイオードと、第２ダイオードと、第１ゲート制御回路と、第２ゲート制御回路と、判定回路を有する。前記第１スイッチング素子は、前記高電位配線に接続された高電位主端子と、前記中間配線に接続された低電位主端子と、ゲートを有する。前記第２スイッチング素子は、前記中間配線に接続された高電位主端子と、前記低電位配線に接続された低電位主端子と、ゲートを有する。前記第１ダイオードは、前記第１スイッチング素子の前記高電位主端子に接続されたカソードと、前記第１スイッチング素子の前記低電位主端子に接続されたアノードを有する。前記第２ダイオードは、前記第２スイッチング素子の前記高電位主端子に接続されたカソードと、前記第２スイッチング素子の前記低電位主端子に接続されたアノードを有する。前記第１ゲート制御回路は、前記第１スイッチング素子の前記ゲートに接続されている。前記第２ゲート制御回路は、前記第２スイッチング素子の前記ゲートに接続されている。前記判定回路は、前記第１スイッチング素子と前記第２スイッチング素子のいずれが還流側素子であるかを判定する。前記判定回路は、前記第１ダイオードに還流電流が流れているときに前記第１スイッチング素子を前記還流側素子であると判定し、前記第２ダイオードに還流電流が流れているときに前記第２スイッチング素子が前記還流側素子であると判定する。前記第１ゲート制御回路と前記第２ゲート制御回路が、前記第１スイッチング素子がオンしているとともに前記第２スイッチング素子がオフしている第１期間と前記第１スイッチング素子がオフしているとともに前記第２スイッチング素子がオンしている第２期間とがデッドタイムを挟んで交互に繰り返されるように前記第１スイッチング素子と前記第２スイッチング素子を制御する。前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側素子を制御する還流側ゲート制御回路が、前記還流側素子の前記高電位主端子と前記低電位主端子の間の電圧である主電圧と前記還流側素子のゲート電圧に基づいてデッドタイムの長さの検出を実施し、検出されたデッドタイムの長さに基づいて前記検出よりも後のデッドタイムの長さの調整を実施する。

【0007】

なお、上記のデッドタイムは、還流側素子がターンオンする前のオン前デッドタイムであってもよいし、還流側素子がターンオフした後のオフ後デッドタイムであってもよいし、これら両方であってもよい。

【0008】

このスイッチング回路では、還流側ゲート制御回路が、還流側素子の主電圧とゲート電圧に基づいてデッドタイムの長さを検出する。還流側素子の主電圧によって、駆動側素子（すなわち、第１スイッチング素子と第２スイッチング素子のうちの還流側素子では無い方のスイッチング素子）がオンしているかオフしているかを検出することができる。また還流側素子のゲート電圧によって、還流側素子がオンしているかオフしているかを検出することができる。したがって、還流側ゲート制御回路は、デッドタイムの長さを検出することができる。すなわち、還流側ゲート制御回路は、還流側素子の主電圧とゲート電圧によってデッドタイムの長さを検出することができる。このため、基準電圧が異なる駆動側素子の回路と還流側素子の回路の間で信号を送受信することなく、還流側ゲート制御回路がデッドタイムの長さを検出する。このため、還流側ゲート制御回路は、デッドタイムの検出のための信号を絶縁素子を介して送受信する必要がなく、正確にデッドタイムの長さを検出できる。還流側ゲート制御回路は、デッドタイムの長さの検出を実施すると、その検出後のデッドタイムの長さの調節を実施する。還流側ゲート制御回路は、正確にデッドタイムを検出できるので、検出後のデッドタイムの長さを正確に調節できる。したがって、デッドタイムが必要以上に長くなることを防止でき、スイッチング回路の消費電力を低減できる。

【図面の簡単な説明】

【0009】

【図1】インバータの回路図。

【図2】ゲート電圧とドレイン電圧の変化を示すグラフ。

【図3】出力電流が流出方向の場合におけるスイッチング回路の動作を示す図。

【図4】出力電流が流入方向の場合におけるスイッチング回路の動作を示す図。

【図5】スイッチング回路２０ａの詳細回路図。

【図6】ドレイン電圧検出回路の回路図。

【図7】ドレイン電圧検出回路の回路図。

【図8】ゲート駆動回路の回路図。

【図9】図８のゲート駆動回路によって制御されるゲート電圧を示すグラフ。

【図10】ゲート駆動回路の回路図。

【図11】図１０のゲート駆動回路によって制御されるゲート電圧を示すグラフ。

【図12】遅延回路の回路図。

【図13】比較電圧出力回路の回路図。

【図14】比較電圧とデッドタイムの長さの関係を示すグラフ。

【図15】比較電圧出力回路の回路図。

【図16】調整電圧出力回路の回路図。

【図17】整流側素子用の信号Ｓｓ２、調整電圧Ｖｔｃ、及び、ゲート駆動信号Ｓａを示すグラフ。

【図18】制御単位期間Ｔｃ１、Ｔｃ２における各値の変化を示すグラフ。

【図19】デッドタイムＴｄ１、Ｔｄ２が長い場合の比較電圧Ｖｔｈ１、Ｖｔｈ２の調整処理を示すグラフ。

【図20】デッドタイムＴｄ１、Ｔｄ２が短い場合の比較電圧Ｖｔｈ１、Ｖｔｈ２の調整処理を示すグラフ。

【図21】比較電圧Ｖｔｈ１、Ｖｔｈ２が高い場合のデッドタイムＴｄ１、Ｔｄ２の調整処理を示すグラフ。

【図22】比較電圧Ｖｔｈ１、Ｖｔｈ２が低い場合のデッドタイムＴｄ１、Ｔｄ２の調整処理を示すグラフ。

【図23】実施例２のゲート駆動回路の回路図。

【発明を実施するための形態】

【0010】

上記のスイッチング回路は、前記第１ゲート制御回路が、前記第１スイッチング素子の前記ゲートを定電流で充放電し、前記第２ゲート制御回路が、前記第２スイッチング素子の前記ゲートを定電流で充放電してもよい。

【0011】

この構成によれば、スイッチング回路の動作状態によるデッドタイムの変動を抑制することができ、より正確にデッドタイムを調整することができる。

【0012】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子がターンオンする前のオン前デッドタイムを調整するように構成されていてもよい。前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が立ち下がる第１特定タイミングからその後に前記還流側素子の前記ゲート電圧が立ち上がる第２特定タイミングまでの特定期間が長いほど、前記検出よりも後のオン前デッドタイムを短くしてもよい。

【0013】

この構成によれば、前記特定期間がオン前デッドタイムに相当し、オン前デッドタイムを正確に検出できる。したがって、検出後にオン前デッドタイムを正確に調整できる。

【0014】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記特定期間の長さに応じた大きさの特定電圧を出力する特定電圧出力回路と、前記特定電圧の大きさに応じて前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち上がるタイミングを調整する特定タイミング調整回路、を有していてもよい。

【0015】

上記のスイッチング回路では、前記特定電圧出力回路が、特定電圧出力コンデンサと、前記特定期間が基準値よりも短いときに前記特定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路と、前記特定期間が前記基準値よりも長いときに前記特定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路、を有していてもよい。前記特定電圧が、前記特定電圧出力コンデンサの両端の間の電圧であってもよい。

【0016】

この構成によれば、特定期間の長さに対して線形に変化するように特定電圧を出力できる。

【0017】

上記のスイッチング回路では、前記特定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号の入力を受けるように構成されていてもよい。前記特定タイミング調整回路が、調整電圧出力コンデンサと、前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路と、前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路を有していてもよい。前記特定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧が前記特定電圧よりも高くなったときに前記還流側素子の前記ゲート電圧を上昇させる信号を出力してもよい。

【0018】

なお、オン電圧は還流側素子をオンさせることを指令する電圧であり、オフ電圧は還流側素子をオフさせることを指令する電圧である。この構成によれば、調整電圧の波形を傾斜角度がほぼ一定の台形波形とすることができ、還流側素子のゲート電圧を上昇させる信号を出力するタイミングを正確に制御することができる。

【0019】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子の前記主電圧を示す信号を遅延させた第１特定遅延信号を前記特定電圧出力回路に入力する第１特定遅延回路と、前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２特定遅延信号を前記特定電圧出力回路に入力する第２特定遅延回路、を有してもよい。前記特定電圧出力回路が、前記第１特定遅延信号と前記第２特定遅延信号に基づいて前記特定電圧の大きさを調整してもよい。

【0020】

この構成によれば、特定電圧出力回路がノイズの影響を受け難くなる。

【0021】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が低下していない状態で前記還流側素子の前記ゲート電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止してもよい。

【0022】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子がターンオフした後のオフ後デッドタイムを調整するように構成されていてもよい。前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が立ち下がる第１所定タイミングからその後に前記還流側素子の前記主電圧が立ち上がる第２所定タイミングまでの所定期間が長いほど、前記検出よりも後のオフ後デッドタイムを短くしてもよい。

【0023】

この構成によれば、前記所定期間がオフ後デッドタイムに相当し、オフ後デッドタイムを正確に検出できる。したがって、検出後にオフ後デッドタイムを正確に調整できる。

【0024】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記所定期間の長さに応じた大きさの所定電圧を出力する所定電圧出力回路と、前記所定電圧の大きさに応じて、前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち下がるタイミングを調整する所定タイミング調整回路、を有していてもよい。

【0025】

上記のスイッチング回路では、前記所定電圧出力回路が、所定電圧出力コンデンサと、前記所定期間が水準値よりも短いときに前記所定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路と、前記所定期間が前記水準値よりも長いときに前記所定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路、を有してもよい。前記所定電圧が、前記所定電圧出力コンデンサの両端の間の電圧であってもよい。

【0026】

この構成によれば、所定期間の長さに対して線形に変化するように所定電圧を出力できる。

【0027】

上記のスイッチング回路では、前記所定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号の入力を受けるように構成されていてもよい。前記所定タイミング調整回路が、調整電圧出力コンデンサと、前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路と、前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路を有していてもおい。前記所定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧が前記所定電圧よりも低くなったときに前記還流側素子の前記ゲート電圧を低下させる信号を出力してもよい。

【0028】

なお、オン電圧は還流側素子をオンさせることを指令する電圧であり、オフ電圧は還流側素子をオフさせることを指令する電圧である。この構成によれば、調整電圧の波形を傾斜角度がほぼ一定の台形波形とすることができ、還流側素子のゲート電圧を低下させる信号を出力するタイミングを正確に制御することができる。

【0029】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子の前記主電圧を示す信号を遅延させた第１所定遅延信号を前記所定電圧出力回路に入力する第１所定遅延回路と、前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２所定遅延信号を前記所定電圧出力回路に入力する第２所定遅延回路、を有していてもよい。前記所定電圧出力回路が、前記第１所定遅延信号と前記第２所定遅延信号に基づいて前記所定電圧の大きさを調整してもよい。

【0030】

この構成によれば、所定電圧出力回路がノイズの影響を受け難くなる。

【0031】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が低下していない状態で前記還流側素子の前記主電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止してもよい。

【0032】

上記のスイッチング回路では、前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側ゲート制御回路では無い方が駆動側ゲート制御回路であってもよい。前記第１ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第１スイッチング素子のゲート電流を大きくしてもよい。前記第２ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第２スイッチング素子のゲート電流を大きくしてもよい。

【0033】

この構成によれば、還流側素子を高速でスイッチングさせることができ、より適切にデッドタイムを調整できる。

【0034】

上記のスイッチング回路では、前記還流側ゲート制御回路が、前記還流側素子の前記主電圧を検出する主電圧検出回路を有していてもよい。前記主電圧検出回路が、２つのコンデンサの直列回路であって前記主電圧が印加される直列回路と、前記２つのコンデンサの接続点の電圧を出力する出力配線、を有していてもよい。

【実施例0035】

図１に示すインバータ１０は、車両に搭載されている。また、車両には、バッテリ８０とモータ８２が搭載されている。モータ８２は、三相モータである。モータ８２は、車両の駆動輪を駆動させて、車両を走行させる。インバータ１０は、高電位配線１２、低電位配線１４、及び、３つの中間配線１６ａ～１６ｃを有している。高電位配線１２は、バッテリ８０の正極に接続されている。低電位配線１４は、バッテリ８０の負極に接続されている。したがって、高電位配線１２と低電位配線１４の間にバッテリ８０の出力電圧（すなわち、直流電圧）が印加される。中間配線１６ａ～１６ｃは、モータ８２に接続されている。インバータ１０は、バッテリ８０によって高電位配線１２と低電位配線１４の間に供給される直流電力を三相交流電力に変換し、三相交流電力を中間配線１６ａ～１６ｃに出力する。インバータ１０によって出力された三相交流電力は、中間配線１６ａ～１６ｃを介してモータ８２に供給される。

【0036】

インバータ１０は、３つのスイッチング回路２０を有する。各スイッチング回路２０は、高電位配線１２と、低電位配線１４に接続されている。また、各スイッチング回路２０は、対応する中間配線１６に接続されている。すなわち、スイッチング回路２０ａは中間配線１６ａに接続されており、スイッチング回路２０ｂは中間配線１６ｂに接続されており、スイッチング回路２０ｃは中間配線１６ｃに接続されている。各スイッチング回路２０は、スイッチング素子２１とスイッチング素子２２を有している。スイッチング素子２１、２２は、ＦＥＴ（すなわち、field effect transistor）である。但し、スイッチング素子２１、２２が、ＩＧＢＴ（すなわち、insulated gate bipolar transistor）であってもよい。スイッチング素子２１のドレインは、高電位配線１２に接続されている。スイッチング素子２１のソースは、対応する中間配線１６に接続されている。スイッチング素子２２のドレインは、対応する中間配線１６に接続されている。スイッチング素子２２のソースは、低電位配線１４に接続されている。各スイッチング回路２０は、ダイオード２３、２４を有している。ダイオード２３、２４は、スイッチング素子２１、２２のボディダイオードであってもよいし、ダイオード２３、２４とは別に設けられたダイオードであってもよい。ダイオード２３は、スイッチング素子２１に対して並列に接続されている。ダイオード２３のアノードはスイッチング素子２１のソースに接続されている。ダイオード２３のカソードはスイッチング素子２１のドレインに接続されている。ダイオード２４は、スイッチング素子２２に対して並列に接続されている。ダイオード２４のアノードはスイッチング素子２２のソースに接続されている。ダイオード２４のカソードはスイッチング素子２２のドレインに接続されている。各スイッチング回路２０は、ゲート制御回路２５、２６を有している。ゲート制御回路２５は、スイッチング素子２１のゲートＧ２１に接続されている。ゲート制御回路２５は、スイッチング素子２１のゲート電圧Ｖｇｓ２１を制御することで、スイッチング素子２１をスイッチングさせる。ゲート制御回路２６は、スイッチング素子２２のゲートＧ２２に接続されている。ゲート制御回路２６は、スイッチング素子２２のゲート電圧Ｖｇｓ２２を制御することで、スイッチング素子２２をスイッチングさせる。インバータ１０は、インバータコントローラ８４を有している。インバータコントローラ８４は、各スイッチング回路２０に、スイッチング素子２１、２２のスイッチングタイミングの指令信号を入力する。各スイッチング回路２０のゲート制御回路２５、２６は、インバータコントローラ８４から入力される指令信号に基づいて、スイッチング素子２１、２２をスイッチングさせる。各スイッチング回路２０の各スイッチング素子２１、２２がスイッチングすることで、中間配線１６ａ～１６ｃに流れる出力電流Ｉｏｕｔ１～Ｉｏｕｔ３の向きと大きさが変化する。その結果、中間配線１６ａ～１６ｃに三相交流電力が出力される。なお、スイッチング回路２０ａ～２０ｃの構造及び動作は互いに等しいので、以下ではスイッチング回路２０ａの構造及び動作について説明する。

【0037】

図２は、スイッチング回路２０ａのスイッチング素子２１、２２のゲート電圧Ｖｇｓ２１、Ｖｇｓ２２を示している。なお、ゲート電圧Ｖｇｓ２１は、スイッチング素子２１のゲートＧ２１のソースに対する電位であり、ゲート電圧Ｖｇｓ２２は、スイッチング素子２２のゲートＧ２２のソースに対する電位である。図２に示すように、ゲート電圧Ｖｇｓ２１、Ｖｇｓ２２は高電圧と低電圧の間で変化する。ゲート電圧Ｖｇｓ２１が高電圧のときにスイッチング素子２１がオンし、ゲート電圧Ｖｇｓ２１が低電圧のときにスイッチング素子２１がオフする。また、ゲート電圧Ｖｇｓ２２が高電圧のときにスイッチング素子２２がオンし、ゲート電圧Ｖｇｓ２２が低電圧のときにスイッチング素子２２がオフする。図２に示すように、ゲート制御回路２５、２６は、スイッチング素子２１がオンしているとともにスイッチング素子２２がオフしている期間Ｔ１、スイッチング素子２１、２２が共にオフしているデッドタイムＴｄ１、スイッチング素子２２がオンしているとともにスイッチング素子２１がオフしている期間Ｔ２、及び、スイッチング素子２１、２２が共にオフしているデッドタイムＴｄ２がこの順序で繰り返されるようにゲート電圧Ｖｇｓ２１、Ｖｇｓ２２を制御する。すなわち、ゲート制御回路２５、２６は、期間Ｔ１と期間Ｔ２がデッドタイムを挟んで交互に繰り返されるように、スイッチング素子２１、２２を制御する。

【0038】

次に、スイッチング回路２０ａ内を流れる電流の経路について説明する。スイッチング回路２０ａ内の電流経路は、図１に示す出力電流Ｉｏｕｔ１（すなわち、中間配線１６ａに流れる電流）の向きに応じて異なる。

【0039】

図３は、出力電流Ｉｏｕｔ１の向きが流出方向（すなわち、スイッチング回路２０ａからモータ８２に向かう方向）である場合の電流経路を示している。図３（ａ）が期間Ｔ１、図３（ｂ）がデッドタイムＴｄ１、図３（ｃ）が期間Ｔ２、図３（ｄ）がデッドタイムＴｄ２を示している。また、図２のグラフＡは、出力電流Ｉｏｕｔ１の向きが流出方向の場合のスイッチング素子２１、２２のドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２を示している。なお、ドレイン電圧Ｖｄｓ２１は、スイッチング素子２１のドレインのソースに対する電位であり、ドレイン電圧Ｖｄｓ２２は、スイッチング素子２２のドレインのソースに対する電位である。

【0040】

図３（ａ）に示すように、期間Ｔ１では、スイッチング素子２１がオンしているとともにスイッチング素子２２がオフしているので、スイッチング素子２１を通って高電位配線１２から中間配線１６ａへ電流Ｉが流れる。この状態では、中間配線１６ａの電位は高電位配線１２の電位と略等しい。したがって、図２のグラフＡに示すように、期間Ｔ１では、ドレイン電圧Ｖｄｓ２１が低電圧となり、ドレイン電圧Ｖｄｓ２１が高電圧となる。次に、デッドタイムＴｄ１（すなわち、図３（ｂ））でスイッチング素子２１がオフする。すると、スイッチング素子２１で電流が停止する。すると、モータ８２のインダクタンスＬによって生じる誘導電圧によって中間配線１６ａの電位が低下し、ダイオード２４がオンする。このため、ダイオード２４を通って低電位配線１４から中間配線１６ａへ電流Ｉ（すなわち、還流電流）が流れる。この状態では、中間配線１６ａの電位は低電位配線１４の電位と略等しい。したがって、図２のグラフＡに示すように、デッドタイムＴｄ１では、ドレイン電圧Ｖｄｓ２１が高電圧となり、ドレイン電圧Ｖｄｓ２２が低電圧となる。次に、期間Ｔ２（すなわち、図３（ｃ））でスイッチング素子２２がオンする。すると、ダイオード２４とスイッチング素子２２の並列回路を通って低電位配線１４から中間配線１６ａへ電流Ｉが流れるようになる。すなわち、スイッチング素子２２がオンすると、電流Ｉの流れる経路がダイオード２４とスイッチング素子２２に分岐する。言い換えると、スイッチング素子２２がオンしても、電流Ｉが低電位配線１４から中間配線１６ａへ流れる状態は変化せず、中間配線１６ａの電位はほとんど変化しない。したがって、図２のグラフＡに示すように、期間Ｔ２では、ドレイン電圧Ｖｄｓ２１が高電圧となり、ドレイン電圧Ｖｄｓ２２が低電圧となる。次に、デッドタイムＴｄ２（すなわち、図３（ｄ））でスイッチング素子２２がオフする。すると、スイッチング素子２２で電流が停止する。この状態では、ダイオード２４を通って低電位配線１４から中間配線１６ａへ電流Ｉが流れる。言い換えると、スイッチング素子２２がオフしても、電流Ｉが低電位配線１４から中間配線１６ａへ流れる状態は変化せず、中間配線１６ａの電位はほとんど変化しない。したがって、図２のグラフＡに示すように、デッドタイムＴｄ２では、ドレイン電圧Ｖｄｓ２１が高電圧となり、ドレイン電圧Ｖｄｓ２２が低電圧となる。次に、スイッチング素子２１がオンして再び期間Ｔ１（すなわち、図３（ａ））となる。このように、出力電流Ｉｏｕｔ１の向きが流出方向の場合には、図３（ａ）～（ｄ）のように電流経路が変化し、図２のグラフＡのようにドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２が変化する。

【0041】

図４は、出力電流Ｉｏｕｔ１の向きが流入方向（すなわち、モータ８２からスイッチング回路２０ａに向かう方向）である場合の電流経路の変化態様を示している。図４（ａ）が期間Ｔ１、図４（ｂ）がデッドタイムＴｄ１、図４（ｃ）が期間Ｔ２、図４（ｄ）がデッドタイムＴｄ２を示している。また、図２のグラフＢは、出力電流Ｉｏｕｔ１の向きが流入方向の場合のドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２を示している。

【0042】

図４（ｃ）に示すように、期間Ｔ２では、スイッチング素子２２がオンしているとともにスイッチング素子２１がオフしているので、スイッチング素子２２を通って中間配線１６ａから低電位配線１４へ電流Ｉが流れる。この状態では、中間配線１６ａの電位は低電位配線１４の電位と略等しい。したがって、図２のグラフＢに示すように、期間Ｔ２では、ドレイン電圧Ｖｄｓ２１が高電圧となり、ドレイン電圧Ｖｄｓ２２が低電圧となる。次に、デッドタイムＴｄ２（すなわち、図４（ｄ））でスイッチング素子２２がオフする。すると、スイッチング素子２２で電流が停止する。すると、モータ８２のインダクタンスＬによって生じる誘導電圧によって中間配線１６ａの電位が上昇し、ダイオード２３がオンする。このため、ダイオード２３を通って中間配線１６ａから高電位配線１２へ電流Ｉ（すなわち、還流電流）が流れる。この状態では、中間配線１６ａの電位は高電位配線１２の電位と略等しい。したがって、図２のグラフＢに示すように、デッドタイムＴｄ２では、ドレイン電圧Ｖｄｓ２１が低電圧となり、ドレイン電圧Ｖｄｓ２２が高電圧となる。次に、期間Ｔ１（すなわち、図４（ａ））でスイッチング素子２１がオンする。すると、ダイオード２３とスイッチング素子２１の並列回路を通って中間配線１６ａから高電位配線１２へ電流Ｉが流れるようになる。すなわち、スイッチング素子２１がオンすると、電流Ｉの流れる経路がダイオード２３とスイッチング素子２１に分岐する。言い換えると、スイッチング素子２１がオンしても、電流Ｉが中間配線１６ａから高電位配線１２へ流れる状態は変化せず、中間配線１６ａの電位はほとんど変化しない。したがって、図２のグラフＢに示すように、期間Ｔ１では、ドレイン電圧Ｖｄｓ２１が低電圧となり、ドレイン電圧Ｖｄｓ２２が高電圧となる。次に、デッドタイムＴｄ１（すなわち、図４（ｂ））でスイッチング素子２１がオフする。すると、スイッチング素子２１で電流が停止する。この状態では、ダイオード２３を通って中間配線１６ａから高電位配線１２へ電流Ｉが流れる。言い換えると、スイッチング素子２１がオフしても、電流Ｉが中間配線１６ａから高電位配線１２へ流れる状態は変化せず、中間配線１６ａの電位はほとんど変化しない。したがって、図２のグラフＢに示すように、デッドタイムＴｄ１では、ドレイン電圧Ｖｄｓ２１が低電圧となり、ドレイン電圧Ｖｄｓ２２が高電圧となる。次に、スイッチング素子２２がオンして再び期間Ｔ２（すなわち、図４（ｃ））となる。このように、出力電流Ｉｏｕｔ１の向きが流入方向の場合には、図４（ａ）～（ｄ）のように電流経路が変化し、図２のグラフＢのようにドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２が変化する。

【0043】

以上に説明したように、デッドタイムＴｄ１、Ｔｄ２においては、ダイオードに還流電流が流れる。出力電流Ｉｏｕｔ１の向きが流出方向の場合（すなわち、図３の場合）には、スイッチング素子２２がオンするときに、還流電流がダイオード２４とスイッチング素子２２に分岐して流れる。また、出力電流Ｉｏｕｔ１の向きが流入方向の場合（すなわち、図４の場合）には、スイッチング素子２１がオンするときに、還流電流がダイオード２３とスイッチング素子２１に分岐して流れる。このように、還流電流が流れているダイオードに対して並列に接続されているスイッチング素子をオンすると、ダイオードとスイッチング素子に還流電流が分岐して流れ、ダイオードのみに還流が流れるとき（すなわち、デッドタイム）よりも還流電流によって生じる損失が低減される。したがって、デッドタイムを短縮すれば、スイッチング回路２０ａで生じる損失を低減することができる。

【0044】

以下では、期間Ｔ１、デッドタイムＴｄ１、期間Ｔ２、及び、デッドタイムＴｄ２からなる期間全体を、制御単位期間という。また、以下では、制御単位期間中に還流電流が流れるダイオードに対して並列に接続されているスイッチング素子を、還流側素子という。また、以下では、スイッチング素子２１とスイッチング素子２２のうちで還流側素子ではない方のスイッチング素子を、駆動側素子という。出力電流Ｉｏｕｔ１の向きが流出方向の場合（すなわち、図３の場合）には、スイッチング素子２１が駆動側素子であり、スイッチング素子２２が還流側素子である。また、出力電流Ｉｏｕｔ１の向きが流入方向の場合（すなわち、図４の場合）には、スイッチング素子２２が駆動側素子であり、スイッチング素子２１が還流側素子である。また、以下では、還流側素子を制御するゲート制御回路を還流側ゲート制御回路といい、駆動側素子を制御するゲート制御回路を駆動側ゲート制御回路という。

【0045】

図５は、スイッチング回路２０ａの詳細を示している。なお、図５において、ゲート制御回路２５内のグランド電位はスイッチング素子２１のソース電位であり、ゲート制御回路２６内のグランド電位はスイッチング素子２２のソース電位である。

【0046】

図５に示すように、スイッチング回路２０ａは、電流センサ３０と判定回路３２を有している。電流センサ３０は、中間配線１６ａに流れる出力電流Ｉｏｕｔ１を検出する。判定回路３２は、電流センサ３０によって検出される出力電流Ｉｏｕｔ１の向きに基づいて、スイッチング素子２１、２２のいずれが還流側素子であっていずれが駆動側素子であるかを示す信号Ｓｋを出力する。判定回路３２は、出力電流Ｉｏｕｔ１の向きが流出方向の場合にはスイッチング素子２２が還流側素子であると判定し、出力電流Ｉｏｕｔ１の向きが流入方向の場合にはスイッチング素子２１が還流側素子であると判定する。判定回路３２が出力する信号Ｓｋは、絶縁素子８６を介してゲート制御回路２５、２６に入力される。

【0047】

図５に示すように、スイッチング回路２０ａは、主電圧検出回路４１、４２を有している。主電圧検出回路４１は、スイッチング素子２１のドレイン電圧Ｖｄｓ２１を検出する。主電圧検出回路４１は、ドレイン電圧Ｖｄｓ２１を示す信号Ｓｄｓ２１をゲート制御回路２５に入力する。主電圧検出回路４２は、スイッチング素子２２のドレイン電圧Ｖｄｓ２２を検出する。主電圧検出回路４２は、ドレイン電圧Ｖｄｓ２２を示す信号Ｓｄｓ２２をゲート制御回路２６に入力する。

【0048】

主電圧検出回路４１、４２は、スイッチング素子のドレイン電圧を検出できればどのような回路であってもよい。図６、７は、主電圧検出回路４１、４２の一例を示している。

【0049】

図６の主電圧検出回路は、ダイオード４３、抵抗４４、ツェナーダイオード４５を有している。ダイオード４３のカソードは、スイッチング素子２１（または２２）のドレインに接続されている。ダイオード４３のアノードは、抵抗４４の一端に接続されている。抵抗４４の他端は、ツェナーダイオード４５のカソードに接続されている。ツェナーダイオード４５のアノードは、グランドに接続されている。抵抗４４とツェナーダイオード４５の接続部に、信号出力配線４６が接続されている。信号出力配線４６には、ドレイン電圧Ｖｄｓに比例するとともにドレイン電圧Ｖｄｓよりも遥かに小さい電圧である信号Ｓｄｓが出力される。

【0050】

図７の主電圧検出回路は、コンデンサ４７、４８を有している。コンデンサ４７の一端は、スイッチング素子２１（または２２）のドレインに接続されている。コンデンサ４７の他端は、コンデンサ４８の一端に接続されている。コンデンサ４８の他端は、グランドに接続されている。コンデンサ４７とコンデンサ４８の接続部に、信号出力配線４６が接続されている。信号出力配線４６には、ドレイン電圧Ｖｄｓに比例するとともにドレイン電圧Ｖｄｓよりも遥かに小さい電圧である信号Ｓｄｓが出力される。

【0051】

図６、７のいずれの主電圧検出回路でも、ドレイン電圧Ｖｄｓに比例する信号Ｓｄｓを好適に出力することができる。但し、図６の主電圧検出回路では、ツェナーダイオード４５が有する寄生容量と抵抗４４によって構成される直列回路の影響によってドレイン電圧Ｖｄｓの変化に対して信号Ｓｄｓの変化がわずかに遅延する場合がある。他方、図７の主電圧検出回路では、図６の主電圧検出回路よりも、信号Ｓｄｓがドレイン電圧Ｖｄｓに対して遅延し難い。

【0052】

図５に示すように、インバータコントローラ８４から絶縁素子８６を介してゲート制御回路２５に、スイッチング素子２１のスイッチングタイミングを指令する指令信号Ｓｓ１が入力される。図１８に示すように、指令信号Ｓｓ１は、高電圧と低電圧の間で変化するパルス信号である。指令信号Ｓｓ１の高電圧はスイッチング素子２１をオンさせることを指令する電圧（すなわち、オン電圧）であり、指令信号Ｓｓ１の低電圧はスイッチング素子２１をオフさせることを指令する電圧（すなわち、オフ電圧）である。また、インバータコントローラ８４から絶縁素子８６を介してゲート制御回路２６に、スイッチング素子２２のスイッチングタイミングを指令する指令信号Ｓｓ２が入力される。図１８に示すように、指令信号Ｓｓ２は、高電圧と低電圧の間で変化するパルス信号である。指令信号Ｓｓ２の高電圧はスイッチング素子２２をオンさせることを指令する電圧（すなわち、オン電圧）であり、指令信号Ｓｓ２の低電圧はスイッチング素子２２をオフさせることを指令する電圧（すなわち、オフ電圧）である。インバータコントローラ８４は、スイッチング素子２１、２２がデッドタイムを挟んで交互にオンするように指令信号Ｓｓ１、Ｓｓ２を生成する。

【0053】

上述したように、ゲート制御回路２５には、信号Ｓｄｓ２１、Ｓｓ１、Ｓｋが入力される。ゲート制御回路２５は、信号Ｓｄｓ２１、Ｓｓ１、Ｓｋに基づいてゲート電圧Ｖｇｓ２１を制御する。また、ゲート制御回路２６には、信号Ｓｄｓ２２、Ｓｓ２、Ｓｋが入力される。ゲート制御回路２６は、信号Ｓｄｓ２２、Ｓｓ２、Ｓｋに基づいてゲート電圧Ｖｇｓ２２を制御する。

【0054】

図５に示すように、ゲート制御回路２６は、ゲート駆動信号出力回路５０、ゲート駆動回路５２、ゲート電圧判定回路５４、ドレイン電圧判定回路５６、遅延回路５８ａ～５８ｄ、フェーズコンパレータ６０ａ、６０ｂ、比較電圧出力回路６２ａ、６２ｂ、比較電圧保持回路６４ａ、６４ｂ、及び、セレクタ回路６６を有している。

【0055】

ゲート駆動信号出力回路５０には、指令信号Ｓｓ２が入力される。ゲート駆動信号出力回路５０は、指令信号Ｓｓ２に基づいてゲート駆動信号Ｓａを出力する。図１７に示すように、ゲート駆動信号Ｓａは、指令信号Ｓｓ２と同様に、高電圧と低電圧の間で変化するパルス信号である。ゲート駆動信号出力回路５０は、スイッチング素子２２が駆動側素子である場合には、指令信号Ｓｓ２と同じ波形の信号をゲート駆動信号Ｓａとして出力する。ゲート駆動信号出力回路５０は、スイッチング素子２２が還流側素子である場合には、指令信号Ｓｓ２から立ち上がりタイミングと立ち下がりタイミングを変更したパルス信号をゲート駆動信号Ｓａとして出力する。

【0056】

ゲート駆動回路５２には、ゲート駆動信号Ｓａが入力される。ゲート駆動回路５２は、ゲート駆動信号Ｓａに応じてゲート電圧Ｖｇｓ２２を制御する。図８は、ゲート駆動回路５２の一例を示している。図８に示すように、ゲート駆動回路５２は、配線５２ｖ、定電流源５２ａ、スイッチング素子５２ｂ、スイッチング素子５２ｃ、及び、定電流源５２ｄを有している。配線５２ｖには、電圧Ｖｉｎ１が印加されている。電圧Ｖｉｎ１は、スイッチング素子２２のゲート閾値よりも高い電圧である。定電流源５２ａとスイッチング素子５２ｂは、配線５２ｖとゲートＧ２２の間に直列に接続されている。スイッチング素子５２ｃと定電流源５２ｄは、ゲートＧ２２とグランドの間に直列に接続されている。スイッチング素子５２ｂとスイッチング素子５２ｃのゲートには、ゲート駆動信号Ｓａ（より詳細には、ゲート駆動信号Ｓａを反転した信号）が入力される。ゲート駆動信号Ｓａが高電位のときにスイッチング素子５２ｂがオンするとともにスイッチング素子５２ｃがオフする。この状態では、定電流源５２ａとスイッチング素子５２ｂを介して配線５２ｖからゲートＧ２２へゲート電流が流れ、ゲートＧ２２が充電される。例えば、図９のグラフＡは、図８のゲート駆動回路５２によって制御されるゲート電圧Ｖｇｓ２２を示している。タイミングｔｘ１でゲート駆動信号Ｓａが低電位から高電位に上昇すると、スイッチング素子５２ｂがオンする。すると、タイミングｔｘ１の後にゲートＧ２２が充電され、ゲート電圧Ｖｇｓ２２が上昇する。このとき、定電流源５２ａによってゲート電流が定電流に制御されるので、ゲート電圧Ｖｇｓ２２は一定の傾きで上昇する。ゲート電圧Ｖｇｓ２２は、ミラー電圧Ｖｍｒに達するとミラー電圧Ｖｍｒで一定値で推移し、その後、電圧Ｖｉｎ１まで上昇する。スイッチング素子２２は、ゲート電圧Ｖｇｓ２２がミラー電圧Ｖｍｒから上昇するタイミングｔｘ２においてオンする。また、ゲート駆動信号Ｓａが低電位のときにスイッチング素子５２ｂがオフするとともにスイッチング素子５２ｃがオンする。この状態では、スイッチング素子５２ｃと定電流源５２ｄを介してゲートＧ２２からグランドへゲート電流が流れ、ゲートＧ２２が放電される。例えば、図９のタイミングｔｘ３でゲート駆動信号Ｓａが高電位から低電位に低下すると、スイッチング素子５２ｃがオンする。すると、タイミングｔｘ３の後にゲートＧ２２が放電され、ゲート電圧Ｖｇｓ２２が低下する。このとき、定電流源５２ｄによってゲート電流が定電流に制御されるので、ゲート電圧Ｖｇｓ２２は一定の傾きで低下する。ゲート電圧Ｖｇｓ２２は、ミラー電圧Ｖｍｒまで低下するとミラー電圧Ｖｍｒで一定値で推移し、その後、０Ｖまで低下する。スイッチング素子２２は、ゲート電圧Ｖｇｓ２２がミラー電圧Ｖｍｒから低下するタイミングｔｘ４においてオフする。

【0057】

また、ミラー電圧Ｖｍｒは、スイッチング素子２２に流れている電流（すなわち、ドレインからソースに流れる電流）に応じて変化する。例えば、図９のグラフＢは、スイッチング素子２２に流れている電流が小さい場合におけるゲート電圧Ｖｇｓ２２の変化を示している。スイッチング素子２２に流れている電流が小さい場合には、グラフＢに示すように、ミラー電圧Ｖｍｒが低くなる。ミラー電圧Ｖｍｒの変化に応じて、スイッチング素子がオン、オフするタイミングｔｘ２、ｔｘ４も変化する。

【0058】

なお、図８の回路に代えて、図１０の回路をゲート駆動回路５２として使用することもできる。図１０の回路には、定電流源が設けられていない。また、図１０の回路では、ゲートＧ２２に繋がる配線に抵抗５２ｅが設けられている。スイッチング素子５２ｂがオンすると、スイッチング素子５２ｂと抵抗５２ｅを介して配線５２ｖからゲートＧ２２にゲート電流が流れ、ゲートＧ２２が充電される。スイッチング素子５２ｃがオンすると、抵抗５２ｅとスイッチング素子５２ｃを介してゲートＧ２２からグランドへゲート電流が流れ、ゲートＧ２２が放電される。この回路では、ゲート電流が定電流にはならず、ゲート電圧Ｖｇ２２に応じて変化する。

【0059】

図１１は、図１０のゲート駆動回路によって制御されるゲート電圧Ｖｇｓ２２を示している。図１１のグラフＡは高電流時を示しており、グラフＢは低電流時を示している。図１０のゲート駆動回路が定電流源を有さないので、図１１ではゲート電圧Ｖｇｓ２２が曲線状に上昇、低下する。このため、図１１では、高電流時（すなわち、グラフＡ）と低電流時（すなわち、グラフＢ）とでスイッチング素子２２がオンするタイミングｔｘ２のずれが図９よりも大きくなる。また、図１１では、高電流時（すなわち、グラフＡ）と低電流時（すなわち、グラフＢ）とでスイッチング素子２２がオフするタイミングｔｘ４のずれが図９よりも大きくなる。このように、ゲート電流を定電流制御しない場合には、ミラー電圧Ｖｍｒの変化によってスイッチング素子２２のオン、オフのタイミングにばらつきが生じ易くなる。図８のようにゲート電流を定電流制御できる回路をゲート駆動回路５２として用いると、スイッチング素子２１、２２のスイッチングタイミングをより正確に制御でき、デッドタイムをより正確に調整できる。

【0060】

なお、図９、１１以外の図では、ミラー電圧の図示を省略している。

【0061】

ゲート電圧判定回路５４は、ゲート電圧Ｖｇｓ２２と参照電圧Ｖｒｅｆ１とを比較し、これらのいずれが大きいかを示すパルス信号である信号Ｓｒ１を出力する。すなわち、信号Ｓｒ１は、ゲート電圧Ｖｇｓ２２の立ち上がり時に立ち上がり、ゲート電圧Ｖｇｓ２２の立ち下がり時に立ち下がるパルス信号である。

【0062】

ドレイン電圧判定回路５６は、信号Ｓｄｓ２２（すなわち、ドレイン電圧Ｖｄｓ２２に比例する電圧）を参照電圧Ｖｒｅｆ２と比較し、これらのいずれが大きいかを示すパルス信号である信号Ｓｒ２を出力する。すなわち、信号Ｓｒ２は、ドレイン電圧Ｖｄｓ２２の立ち上がり時に立ち上がり、ドレイン電圧Ｖｄｓ２２の立ち下がり時に立ち下がるパルス信号である。

【0063】

遅延回路５８ａ～５８ｄは、入力された信号を遅延させて出力する回路である。遅延回路５８ａ、５８ｄには信号Ｓｒ１が入力され、遅延回路５８ｂ、５８ｃには信号Ｓｒ２が入力される。図１２は、遅延回路５８ａ～５８ｄの一例を示している。図１２の遅延回路では、信号Ｓｒ１（またはＳｒ２）が抵抗５９ａとコンデンサ５９ｂの直列回路に印加されてコンデンサ５９ｂが充電される。したがって、コンデンサ５９ｂの両端間の電圧Ｖｃの波形は、信号Ｓｒ１（またはＳｒ２）がなまった波形となる。電圧Ｖｃは、コンパレータ５９ｅの非反転入力端子に入力される。また、コンパレータ５９の反転入力端子には、電圧Ｖｉｎ２を抵抗５９ｃと抵抗５９ｄで分圧することで生成された参照電圧Ｖｒｅｆ３が入力される。コンパレータ５９ｅは、電圧Ｖｃと参照電圧Ｖｒｅｆ３のいずれが大きいかを示す信号を出力する。コンパレータ５９ｅの出力信号は、信号Ｓｒ１（またはＳｒ２）を所定時間遅延させたパルス信号となる。なお、遅延回路５８ａ～５８ｄの回路定数はそれぞれ異なっており、このため、遅延回路５８ａ～５８ｄが信号を遅延させる遅延時間はそれぞれ異なっている。

【0064】

遅延回路５８ａは、信号Ｓｒ１を遅延させた信号Ｓｒ１ｄ１を出力する。遅延回路５８ｂは、信号Ｓｒ２を遅延させた信号Ｓｒ２ｄ１を出力する。遅延回路５８ｂが信号Ｓｒ２を遅延させる遅延時間は、遅延回路５８ａが信号Ｓｒ１を遅延させる遅延時間よりも長い。信号Ｓｒ１ｄ１と信号Ｓｒ２ｄ１は、フェーズコンパレータ６０ａに入力される。遅延回路５８ｃは、信号Ｓｒ２を遅延させた信号Ｓｒ２ｄ２を出力する。遅延回路５８ｄは、信号Ｓｒ１を遅延させた信号Ｓｒ１ｄ２を出力する。遅延回路５８ｄが信号Ｓｒ１を遅延させる遅延時間は、遅延回路５８ｃが信号Ｓｒ２を遅延させる遅延時間よりも長い。信号Ｓｒ２ｄ２と信号Ｓｒ１ｄ２は、フェーズコンパレータ６０ｂに入力される。

【0065】

フェーズコンパレータ６０ａは、信号Ｓｒ２ｄ１の立ち下がりタイミング（すなわち、ドレイン電圧Ｖｄｓ２２の立ち下がりタイミングを遅延させたタイミング）を示す信号Ｓｄｄと、信号Ｓｒ１ｄ１の立ち上がりタイミング（すなわち、ゲート電圧Ｖｇｓ２２の立ち上がりタイミングを遅延させたタイミング）を示す信号Ｓｇｉを出力する。図２のグラフＡから明らかなように、スイッチング素子２２が還流側素子の場合には、ドレイン電圧Ｖｄｓ２２の立ち下がりタイミングはデッドタイムＴｄ１の開始タイミングであり、ゲート電圧Ｖｇｓ２２の立ち上がりタイミングはデッドタイムＴｄ１の終了タイミングである。したがって、信号Ｓｄｄと信号Ｓｇｉは、デッドタイムＴｄ１の長さを示す信号である。

【0066】

フェーズコンパレータ６０ａは、信号Ｓｒ１ｄ２の立ち下がりタイミング（すなわち、ゲート電圧Ｖｇｓ２２の立ち下がりタイミングを遅延させたタイミング）を示す信号Ｓｇｄと、信号Ｓｒ２ｄ２の立ち上がりタイミング（すなわち、ドレイン電圧Ｖｄｓ２２の立ち上がりタイミングを遅延させたタイミング）を示す信号Ｓｄｉを出力する。図２のグラフＡから明らかなように、スイッチング素子２２が還流側素子の場合には、ゲート電圧Ｖｇｓ２２の立ち下がりタイミングはデッドタイムＴｄ２の開始タイミングであり、ドレイン電圧Ｖｄｓ２２の立ち上がりタイミングはデッドタイムＴｄ２の終了タイミングである。したがって、信号Ｓｇｄと信号Ｓｄｉは、デッドタイムＴｄ２の長さを示す信号である。

【0067】

比較電圧出力回路６２ａ、６２ｂは、入力される２つの信号のタイミングのずれに応じた大きさの電圧を出力する回路である。比較電圧出力回路６２ａは、信号Ｓｄｄと信号Ｓｇｉを受信するタイミングのずれに応じた大きさの比較電圧Ｖｔｈ１を出力する。信号Ｓｄｄと信号Ｓｇｉを受信するタイミングのずれはデッドタイムＴｄ１の長さに応じたずれとなるので、比較電圧出力回路６２ａはデッドタイムＴｄ１の長さに応じた大きさの比較電圧Ｖｔｈ１を出力する。比較電圧出力回路６２ｂは、信号Ｓｇｄと信号Ｓｄｉを受信するタイミングのずれに応じた大きさの比較電圧Ｖｔｈ２を出力する。信号Ｓｇｄと信号Ｓｄｉを受信するタイミングのずれはデッドタイムＴｄ２の長さに応じたずれとなるので、比較電圧出力回路６２ｂはデッドタイムＴｄ２の長さに応じた大きさの比較電圧Ｖｔｈ２を出力する。

【0068】

図１３は、比較電圧出力回路６２ａ、６２ｂの一例を示している。図１３の比較電圧出力回路は、カレントミラー回路６３ａと、カレントミラー回路６３ｂと、スイッチング素子６３ｃと、スイッチング素子６３ｄと、コンデンサ６３ｅを有している。カレントミラー回路６３ａ、６３ｂは、ウィルソン型カレントミラー回路である。カレントミラー回路６３ａはコンデンサ６３ｅを充電するための定電流回路であり、カレントミラー回路６３ｂはコンデンサ６３ｅを放電するための定電流回路である。スイッチング素子６３ｃのゲートに信号Ｓｇｉ（またはＳｄｉ）が入力され、スイッチング素子６３ｄのゲートに信号Ｓｄｄ（またはＳｇｄ）が入力される。

【0069】

図１３の回路が比較電圧出力回路６２ａの場合、比較電圧出力回路６２ａに信号Ｓｄｄが信号Ｓｇｉよりも先に入力されると、カレントミラー回路６３ｂが動作し、コンデンサ６３ｅが放電される。その後、比較電圧出力回路６２ａに信号Ｓｇｉが入力されると、カレントミラー回路６３ａが動作し、コンデンサ６３ｅの放電が停止する。また、比較電圧出力回路６２ａに信号Ｓｇｉが信号Ｓｄｄよりも先に入力されると、カレントミラー回路６３ａが動作し、コンデンサ６３ｅが充電される。その後、比較電圧出力回路６２ａに信号Ｓｄｄが入力されると、カレントミラー回路６３ｂが動作し、コンデンサ６３ｅの充電が停止する。したがって、比較電圧出力回路６２ａは、デッドタイムＴｄ１が長いほど低い比較電圧Ｖｔｈ１を出力する。図１４は、デッドタイムＴｄ１と比較電圧Ｖｔｈ１の関係を示している。図１４に示すように、図１３の回路によれば、デッドタイムＴｄ１と比較電圧Ｖｔｈ１が線形の関係となるように、比較電圧Ｖｔｈ１を出力することができる。これは、カレントミラー回路６３ａ、６３ｂが正確に定電流制御を行うためである。図１３の回路が比較電圧出力回路６２ｂの場合も、図１４に示すように、デッドタイムＴｄ２と比較電圧Ｖｔｈ２が線形の関係となるように、比較電圧Ｖｔｈ２を出力することができる。すなわち、比較電圧出力回路６２ｂは、デッドタイムＴｄ２が長いほど低い比較電圧Ｖｔｈ２を出力する。

【0070】

なお、比較電圧出力回路６２ａ、６２ｂを、図１３の回路に代えて、図１５に示す回路により構成してもよい。図１５に示す回路でも、デッドタイムＴｄ１、Ｔｄ２が長いほど低い比較電圧Ｖｔｈ１、Ｖｔｈ２を出力することができる。

【0071】

比較電圧保持回路６４ａには、比較電圧出力回路６２ａから比較電圧Ｖｔｈ１が入力される。比較電圧保持回路６４ａは、比較電圧出力回路６２ａが出力する比較電圧Ｖｔｈ１が固定されると、その比較電圧Ｖｔｈ１を出力電圧として保持する。比較電圧保持回路６４ａが比較電圧Ｖｔｈ１を保持する。比較電圧保持回路６４ｂには、比較電圧出力回路６２ｂから比較電圧Ｖｔｈ２が入力される。比較電圧保持回路６４ｂは、比較電圧出力回路６２ｂが出力する比較電圧Ｖｔｈ２が固定されると、その比較電圧Ｖｔｈ２を出力電圧として保持する。

【0072】

セレクタ回路６６には、比較電圧保持回路６４ａ、６４ｂから比較電圧Ｖｔｈ１、Ｖｔｈ２が入力される。また、セレクタ回路６６には、判定回路３２から信号Ｓｋが入力される。セレクタ回路６６は、信号Ｓｋに応じて動作を変更する。セレクタ回路６６は、信号Ｓｋによってスイッチング素子２２が還流側素子であることが示されている場合には、比較電圧Ｖｔｈ１、Ｖｔｈ２をゲート駆動信号出力回路５０に入力する。セレクタ回路６６は、信号Ｓｋによってスイッチング素子２２が駆動側素子であることが示されている場合には、比較電圧Ｖｔｈ１、Ｖｔｈ２をゲート駆動信号出力回路５０に入力しない。

【0073】

上述したように、ゲート駆動信号出力回路５０は、指令信号Ｓｓ２とセレクタ回路６６から入力される信号に応じて、ゲート駆動信号Ｓａを出力する。ゲート駆動信号出力回路５０は、セレクタ回路６６から比較電圧Ｖｔｈ１、Ｖｔｈ２の入力を受けていない場合（すなわち、スイッチング素子２２が駆動側素子の場合）には、指令信号Ｓｓ２と同じ波形の信号をゲート駆動信号Ｓａとして出力する。

【0074】

ゲート駆動信号出力回路５０は、調整電圧出力回路５１を有している。ゲート駆動信号出力回路５０は、セレクタ回路６６から比較電圧Ｖｔｈ１、Ｖｔｈ２の入力を受けている場合（すなわち、スイッチング素子２２が還流側素子の場合）には、調整電圧出力回路５１の出力電圧と比較電圧Ｖｔｈ１、Ｖｔｈ２を比較して、ゲート駆動信号Ｓａを生成する。ゲート駆動信号出力回路５０は、比較電圧Ｖｔｈ１が高いほどデッドタイムＴｄ１が長くなり、比較電圧Ｖｔｈ２が高いほどデッドタイムＴｄ２が長くなるように、ゲート駆動信号Ｓａを出力する。

【0075】

図１６は、調整電圧出力回路５１の一例を示している。図１５の調整電圧出力回路５１は、カレントミラー回路５１ａと、カレントミラー回路５１ｂと、スイッチング素子５１ｃと、スイッチング素子５１ｄと、コンデンサ５１ｅを有している。カレントミラー回路５１ａ、５１ｂは、ウィルソン型カレントミラー回路である。カレントミラー回路５１ａはコンデンサ５１ｅを充電するための定電流回路であり、カレントミラー回路５１ｂはコンデンサ５１ｅを放電するための定電流回路である。スイッチング素子５１ｃのゲートとスイッチング素子５１ｄのゲートに指令信号Ｓｓ２が印加される。図１７は、調整電圧出力回路５１が出力する調整電圧Ｖｔｃを示している。タイミングｔｙ１で指令信号Ｓｓ２が低電圧から高電圧に切り換わると、スイッチング素子５１ｃがオフし、スイッチング素子５１ｄがオンする。したがって、タイミングｔｙ１以降に、カレントミラー回路５１ａによってコンデンサ５１ｅが充電され、調整電圧Ｖｔｃが一定の傾きで上昇する。調整電圧Ｖｔｃは、電圧Ｖｉｎ１まで上昇する。その後、タイミングｔｙ２で指令信号Ｓｓ２が高電圧から低電圧に切り替わると、スイッチング素子５１ｃがオンし、スイッチング素子５１ｄがオフする。したがって、タイミングｔｙ２以降にカレントミラー回路５１ｂによってコンデンサ５１ｅが放電され、調整電圧Ｖｔｃが一定の傾きで低下する。調整電圧Ｖｔｃは、０Ｖまで低下する。このように、調整電圧出力回路５１は、方形波形の指令信号Ｓｓ２を、台形波形の調整電圧Ｖｔｃに変換する。

【0076】

ゲート駆動信号出力回路５０は、調整電圧出力回路５１の調整電圧Ｖｔｃを、比較電圧Ｖｔｈ１、Ｖｔｈ２と比較する。図１７に示すように、ゲート駆動信号出力回路５０は、調整電圧Ｖｔｃが比較電圧Ｖｔｈ１よりも低い値から比較電圧Ｖｔｈ１よりも高い値に上昇したタイミングｔｚ１に、ゲート駆動信号Ｓａを低電位から高電位に切り換える。また、ゲート駆動信号出力回路５０は、調整電圧Ｖｔｃが比較電圧Ｖｔｈ２よりも高い値から比較電圧Ｖｔｈ２よりも低い値に低下したタイミングｔｚ２に、ゲート駆動信号Ｓａを高電位から低電位に切り換える。従って、ゲート駆動信号Ｓａは、指令信号Ｓｓ２の立ち上がりタイミングと立ち下がりタイミングを変更したパルス信号となる。

【0077】

ゲート制御回路２５は、ゲート制御回路２６と同様に、ゲート駆動信号出力回路５０、ゲート駆動回路５２、ゲート電圧判定回路５４、ドレイン電圧判定回路５６、遅延回路５８ａ～５８ｄ、フェーズコンパレータ６０ａ、６０ｂ、比較電圧出力回路６２ａ、６２ｂ、比較電圧保持回路６４ａ、６４ｂ、セレクタ回路６６を有している。ゲート制御回路２５のゲート駆動信号出力回路５０は、指令信号Ｓｓ１に基づいてゲート駆動信号Ｓａを出力する。ゲート制御回路２５のゲート駆動信号出力回路５０は、スイッチング素子２１が駆動側素子の場合には指令信号Ｓｓ１と同じ波形のゲート駆動信号Ｓａを出力し、スイッチング素子２１が還流側素子の場合には指令信号Ｓｓ１の立ち上がりタイミングと立ち下がりタイミングを変更した信号をゲート駆動信号Ｓａとして出力する。ゲート制御回路２５のゲート駆動回路５２は、ゲート駆動信号Ｓａに基づいてゲート電圧Ｖｇｓ２１を制御する。ゲート制御回路２５のゲート電圧判定回路５４は、ゲート電圧Ｖｇｓ２１を参照電圧Ｖｒｅｆ１と比較する。ゲート制御回路２５のドレイン電圧判定回路５６は、信号Ｓｄｓ２１を参照電圧Ｖｒｅｆ２と比較する。ゲート制御回路２５の遅延回路５８ａ～５８ｄは、ゲート電圧判定回路５４が出力する信号Ｓｒ１とドレイン電圧判定回路５６が出力する信号Ｓｒ２を遅延させた信号Ｓｒ１ｄ１、Ｓｒ２ｄ１、Ｓｒ１ｄ２、Ｓｒ２ｄ２を出力する。ゲート制御回路２５のフェーズコンパレータ６０ａと比較電圧出力回路６２ａは、信号Ｓｒ１ｄ１と信号Ｓｒ２ｄ１に基づいて比較電圧Ｖｔｈ１を出力する。ゲート制御回路２５のフェーズコンパレータ６０ｂと比較電圧出力回路６２ｂは、信号Ｓｒ１ｄ２と信号Ｓｒ２ｄ２に基づいて比較電圧Ｖｔｈ２を出力する。ゲート制御回路２５の比較電圧保持回路６４ａ、６４ｂは、比較電圧Ｖｔｈ１、Ｖｔｈ２を保持する。ゲート制御回路２５のセレクタ回路６６は、スイッチング素子２１が還流側素子の場合に比較電圧Ｖｔｈ１、Ｖｔｈ２をゲート制御回路２６に入力し、スイッチング素子２１が駆動側素子の場合に比較電圧Ｖｔｈ１、Ｖｔｈ２をゲート制御回路２６に入力しない。ゲート制御回路２５のゲート駆動信号出力回路５０は、スイッチング素子２１が還流側素子の場合に、調整電圧出力回路５１の出力電圧（すなわち、台形波形の出力電圧）と比較電圧Ｖｔｈ１、Ｖｔｈ２を比較することで、指令信号Ｓｓ１の立ち上がりタイミングと立ち下がりタイミングを変更したパルス信号を、ゲート駆動信号Ｓａとして出力する。

【0078】

次に、ゲート制御回路２５、２６がデッドタイムを調整する処理について説明する。なお、スイッチング素子２１が還流側素子の場合のゲート制御回路２５の動作はスイッチング素子２２が還流側素子の場合のゲート制御回路２６の動作と等しく、スイッチング素子２１が還流側素子の場合のゲート制御回路２６の動作はスイッチング素子２２が還流側素子の場合のゲート制御回路２５の動作と等しい。したがって、以下では、スイッチング素子２２が還流側素子の場合のゲート制御回路２５、２６の動作について説明する。すなわち、ゲート制御回路２５が駆動側ゲート制御回路であってゲート制御回路２６が還流側ゲート制御回路である場合の動作について、以下に説明する。

【0079】

駆動側制御回路であるゲート制御回路２５は、指令信号Ｓｓ１と同じ波形のゲート駆動信号Ｓａを出力してゲート電圧Ｖｇｓ２１を制御する。したがって、ゲート電圧Ｖｇｓ２１は、指令信号Ｓｓ１の立ち上がりと略同時に立ち上がり、指令信号Ｓｓ１の立ち下がりと略同時に立ち下がる。還流側制御回路であるゲート制御回路２６は、デッドタイムＴｄ１、Ｔｄ２の長さを検出し、検出されたデッドタイムＴｄ１、Ｔｄ２の長さに応じてその後のデッドタイムＴｄ１、Ｔｄ２の長さを調節する。以下に、ゲート制御回路２６（すなわち、還流側ゲート制御回路）の動作について説明する。

【0080】

図１８は、スイッチング素子２２が還流側素子の場合における各値の変化を示している。なお、以下では、デッドタイムＴｄ１の開始タイミングをタイミングｔａ２といい、デッドタイムＴｄ１の終了タイミングをタイミングｔａ３といい、デッドタイムＴｄ２の開始タイミングをタイミングｔａ３といい、デッドタイムＴｄ２の終了タイミングをタイミングｔａ４という。タイミングｔａ２はドレイン電圧Ｖｄｓ２２の立ち下がりタイミングと等しく、タイミングｔａ３はゲート電圧Ｖｇｓ２２の立ち上がりタイミングと等しく、タイミングｔａ４はゲート電圧Ｖｇｓ２２の立ち下がりタイミングと等しく、タイミングｔａ１はドレイン電圧Ｖｄｓ２２の立ち上がりタイミングと等しい。インバータコントローラ８４は、指令信号Ｓｓ１が高電位となる期間Ｔ１と指令信号Ｓｓ２が高電位となる期間Ｔ２が、指令信号Ｓｓ１、Ｓｓ２が共に低電位となる期間を挟んで交互に訪れるように指令信号Ｓｓ１と指令信号Ｓｓ２を出力する。上述したように、ゲート電圧Ｖｇｓ２１は、指令信号Ｓｓ１の立ち上がりと略同時に立ち上がり、指令信号Ｓｓ１の立ち下がりと略同時に立ち下がる。ゲート電圧Ｖｇｓ２２の立ち上がりタイミングと立ち下がりタイミングは、ゲート制御回路２６によって調整される。

【0081】

タイミングｔａ１でスイッチング素子２１（すなわち、駆動側素子）がオンすると、ドレイン電圧Ｖｄｓ２１が低下するとともにドレイン電圧Ｖｄｓ２２が上昇する。タイミングｔａ２にスイッチング素子２１（すなわち、駆動側素子）がオフすると、ドレイン電圧Ｖｄｓ２１が上昇するとともにドレイン電圧Ｖｄｓ２２が低下する。タイミングｔａ３でスイッチング素子２２（すなわち、還流側素子）がオンすると、ドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２はほとんど変化しない。タイミングｔａ４でスイッチング素子２２（すなわち、還流側素子）がオフすると、ドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２はほとんど変化しない。ゲート制御回路２６は、制御単位期間Ｔｃ１においてデッドタイムＴｄ１、Ｔｄ２の長さを検出し、検出したデッドタイムＴｄ１、Ｔｄ２の長さに応じて次の制御単位期間Ｔｃ２のデッドタイムＴｄ１、Ｔｄ２の長さを調節する。以下に、図１８の場合のゲート制御回路２６の動作について詳細に説明する。

【0082】

図１９は、制御単位期間Ｔｃ１におけるゲート制御回路２６内の各信号を示している。図１９に示すように、ゲート電圧判定回路５４が出力する信号Ｓｒ１は、ゲート電圧Ｖｇｓ２２の立ち上がり時に立ち上がり、ゲート電圧Ｖｇｓ２２の立ち下がり時に立ち下がる。すなわち、信号Ｓｒ１は、ゲート電圧Ｖｇｓ２２と略同じ波形となる。また、ドレイン電圧判定回路５６が出力する信号Ｓｒ２は、ドレイン電圧Ｖｄｓ２２の立ち上がり時に立ち上がり、ドレイン電圧Ｖｄｓ２２の立ち下がり時に立ち下がる。すなわち、信号Ｓｒ２は、ドレイン電圧Ｖｄｓ２２と略同じ波形となる。また、遅延回路５８ａ～５８ｄが出力する信号Ｓｒ１ｄ１、Ｓｒ２ｄ１、Ｓｒ１ｄ２、Ｓｒ２ｄ２は、信号Ｓｒ１、Ｓｒ２を遅延させた信号である。信号Ｓｒ１ｄ１の遅延時間ｄ１は、信号Ｓｒ２ｄ１の遅延時間ｄ２よりも短い。図１９に示すデッドタイムＴｄｘ１は、信号Ｓｒ２ｄ１の立ち下がりから信号Ｓｒ１ｄ１の立ち上がりの間の疑似的なデッドタイムである。疑似的なデッドタイムＴｄｘ１は、実際のデッドタイムＴｄ１から遅延時間ｄ２を減算するとともに遅延時間ｄ１を加算した値（すなわち、Ｔｄｘ１＝Ｔｄ１－ｄ２＋ｄ１）である。疑似的なデッドタイムＴｄｘ１は、実際のデッドタイムＴｄ１よりも短い。なお、図１９では、信号Ｓｒ２ｄ１の立ち下がりの後に信号Ｓｒ１ｄ１の立ち上がりが生じており、疑似的なデッドタイムＴｄｘ１の長さが正の値である。しかしながら、これらの順序が逆になり、疑似的なデッドタイムＴｄｘ１の長さが負の値となる場合もある。また、信号Ｓｒ２ｄ２の遅延時間ｄ４は、信号Ｓｒ１ｄ２の遅延時間ｄ３よりも短い。図１９に示すデッドタイムＴｄｘ２は、信号Ｓｒ１ｄ２の立ち下がりと信号Ｓｒ２ｄ２の立ち上がりの間の疑似的なデッドタイムである。疑似的なデッドタイムＴｄｘ２は、実際のデッドタイムＴｄ２から遅延時間ｄ３を減算するとともに遅延時間ｄ４を加算した値（すなわち、Ｔｄｘ２＝Ｔｄ２－ｄ３＋ｄ４）である。疑似的なデッドタイムＴｄｘ２は、実際のデッドタイムＴｄ２よりも短い。なお、図１９では、信号Ｓｒ１ｄ２の立ち下がりの後に信号Ｓｒ２ｄ２の立ち上がりが生じており、疑似的なデッドタイムＴｄｘ２の長さが正の値である。しかしながら、これらの順序が逆になり、疑似的なデッドタイムＴｄｘ２の長さが負の値となる場合もある。疑似的なデッドタイムＴｄｘ１が正の値の場合には、フェーズコンパレータ６０ａと比較電圧出力回路６２ａは、デッドタイムＴｄｘ１の間に比較電圧Ｖｔｈ１を低下させる。また、疑似的なデッドタイムＴｄｘ２が正の値の場合には、フェーズコンパレータ６０ｂと比較電圧出力回路６２ｂは、デッドタイムＴｄｘ２の間に比較電圧Ｖｔｈ２を低下させる。

【0083】

また、図２０は、疑似的なデッドタイムＴｄｘ１、Ｔｄｘ２が負の場合を示している。疑似的なデッドタイムＴｄｘ１が負の値の場合には、フェーズコンパレータ６０ａと比較電圧出力回路６２ａは、デッドタイムＴｄｘ１の間に比較電圧Ｖｔｈ１を上昇させる。また、疑似的なデッドタイムＴｄｘ２が負の値の場合には、フェーズコンパレータ６０ｂと比較電圧出力回路６２ｂは、デッドタイムＴｄｘ２の間に比較電圧Ｖｔｈ２を上昇させる。

【0084】

以上に説明したように、比較電圧出力回路６２ａは、疑似的なデッドタイムＴｄｘ１が０より小さいとき（すなわち、Ｔｄ１＜ｄ２－ｄ１のとき）にカレントミラー回路６３ａでコンデンサ６３ｅを充電して比較電圧Ｖｔｈ１を上昇させ、疑似的なデッドタイムＴｄｘ１が０より大きいとき（すなわち、Ｔｄ１＞ｄ２－ｄ１のとき）にカレントミラー回路６３ａでコンデンサ６３ｅを放電して比較電圧Ｖｔｈ１を低下させる。同様に、比較電圧出力回路６２ｂは、疑似的なデッドタイムＴｄｘ２が０より小さいとき（すなわち、Ｔｄ２＜ｄ３－ｄ４のとき）にカレントミラー回路６３ａでコンデンサ６３ｅを充電して比較電圧Ｖｔｈ２を上昇させ、疑似的なデッドタイムＴｄｘ２が０より大きいとき（すなわち、Ｔｄ２＞ｄ３－ｄ４のとき）にカレントミラー回路６３ｂでコンデンサ６３ｅを放電して比較電圧Ｖｔｈ２を低下させる。すなわち、疑似的なデッドタイムＴｄｘ１、Ｔｄｘ２が正の場合にはＶｔｈ１、Ｖｔｈ２が増加するように調整され、疑似的なデッドタイムＴｄｘ１、Ｔｄｘ２が負の場合にはＶｔｈ１、Ｖｔｈ２が減少するように調整される。したがって、比較電圧Ｖｔｈ１、Ｖｔｈ２は、デッドタイムＴｄ１、Ｔｄ２が長いほど低くなり、デッドタイムＴｄ１、Ｔｄ２が短いほど高くなる。なお、疑似的なデッドタイムＴｄｘ１と疑似的なデッドタイムＴｄｘ２の一方が正の値で他方が負の値となる場合もある。この場合でも、比較電圧Ｖｔｈ１と比較電圧Ｖｔｈ２は独立して調整される。

【0085】

比較電圧出力回路が出力する比較電圧Ｖｔｈ１、Ｖｔｈ２が固定されると、その直後のタイミングｔｈにおいて、比較電圧保持回路６４ａ、６４ｂが、比較電圧Ｖｔｈ１、Ｖｔｈ２をホールドする。すると、その後に比較電圧出力回路６２ａ、６２ｂが出力する比較電圧Ｖｔｈ１、Ｖｔｈ２が変動しても、比較電圧保持回路６４ａ、６４ｂが出力する比較電圧Ｖｔｈ１、Ｖｔｈ２は変動しない。このため、タイミングｔｈの後に、比較電圧出力回路６２ａ、６２ｂは次の制御単位期間Ｔｃ２におけるデッドタイムＴｄ１、Ｔｄ２に基づいて新たな比較電圧Ｖｔｈ１、Ｖｔｈ２を出力することが可能となる。また、比較電圧保持回路６４ａ、６４ｂは、タイミングｔｈから次のタイミングｔｈまで出力電圧を保持し、次のタイミングｔｈにおいて出力電圧を更新する。

【0086】

比較電圧保持回路６４ａ、６４ｂが比較電圧Ｖｔｈ１、Ｖｔｈ２を出力すると、セレクタ回路６６が比較電圧Ｖｔｈ１、Ｖｔｈ２をゲート駆動信号出力回路５０に入力する。すると、ゲート駆動信号出力回路５０は、指令信号Ｓｓ２と比較電圧Ｖｔｈ１、Ｖｔｈ２に基づいてゲート駆動信号Ｓａを生成する。図２１は、制御単位期間Ｔｃ１におけるデッドタイムＴｄ１、Ｔｄ２が短い場合（すなわち、比較電圧Ｖｔｈ１、Ｖｔｈ２が高い場合）において、次の制御単位期間Ｔｃ２でデッドタイムＴｄ１、Ｔｄ２を調整する処理を示している。上述したように、駆動側素子（すなわち、スイッチング素子２１）を制御するゲート制御回路２５は、指令信号Ｓｓ１をそのままゲート駆動信号として出力するので、ゲート電圧Ｖｇｓ２１は指令信号Ｓｓ１と略同じ波形となる。他方、還流側素子（すなわち、スイッチング素子２２）を制御するゲート制御回路２６では、上述したように、調整電圧出力回路５１が、インバータコントローラ８４から入力される指令信号Ｓｓ２に基づいて台形波形の調整電圧Ｖｔｃを生成する。ゲート駆動信号出力回路５０は、調整電圧Ｖｔｃが比較電圧Ｖｔｈ１を超えたタイミングｔｏ１でゲート駆動信号Ｓａが立ち上がり、調整電圧Ｖｔｃが比較電圧Ｖｔｈ２を下回ったタイミングｔｏ２でゲート駆動信号Ｓａが立ち下がるようにゲート駆動信号Ｓａを出力する。したがって、ゲート電圧Ｖｇｓ２２は、タイミングｔｏ１と略一致するタイミングで立ち上がり、タイミングｔｏ２と略一致するタイミングで立ち下がる。このため、ゲート電圧Ｖｇｓ２２は、指令信号Ｓｓ２の立ち上がりタイミングに対して遅延時間ｄｄ１だけ遅れて立ち上がり、指令信号Ｓｓ２の立ち下がりタイミングに対して遅延時間ｄｄ２だけ遅れて立ち下がる。これによって、デッドタイムＴｄ１、Ｔｄ２の長さが調整される。また、図２２は、前回の制御単位期間Ｔｃ１におけるデッドタイムＴｄ１、Ｔｄ２が長い場合（すなわち、比較電圧Ｖｔｈ１、Ｖｔｈ２が低い場合）において、次の制御単位期間Ｔｃ２でデッドタイムＴｄ１、Ｔｄ２を調整する処理を示している。この場合も、ゲート電圧Ｖｇｓ２２は、指令信号Ｓｓ２の立ち上がりタイミングに対して遅延時間ｄｄ１だけ遅れて立ち上がり、指令信号Ｓｓ２の立ち下がりタイミングに対して遅延時間ｄｄ２だけ遅れて立ち下がる。これによって、デッドタイムＴｄ１、Ｔｄ２の長さが調整される。図２１、２２に示すように、比較電圧Ｖｔｈ１が高い場合には、比較電圧Ｖｔｈ１が低い場合よりも、遅延時間ｄｄ１が長くなり、デッドタイムＴｄ１が長くなる。したがって、前回の制御単位期間Ｔｃ１におけるデッドタイムＴｄ１が短い場合には、前回の制御単位期間Ｔｃ１におけるデッドタイムＴｄ１が長い場合よりも、制御単位期間Ｔｃ２におけるデッドタイムＴｄ１が長くなるようにデッドタイムＴｄ１が調整される。また、図２１、２２に示すように、比較電圧Ｖｔｈ２が高い場合には、比較電圧Ｖｔｈ２が低い場合よりも、遅延時間ｄｄ２が短くなり、デッドタイムＴｄ２が長くなる。したがって、前回の制御単位期間Ｔｃ１におけるデッドタイムＴｄ２が短い場合には、前回の制御単位期間Ｔｃ１におけるデッドタイムＴｄ２が長い場合よりも、制御単位期間Ｔｃ２におけるデッドタイムＴｄ２が長くなるようにデッドタイムＴｄ２が調整される。

【0087】

以上に説明したように、ゲート制御回路２６は、前回のデッドタイムＴｄ１、Ｔｄ２が長い場合には次回のデッドタイムＴｄ１、Ｔｄ２が短くなるように調整し、前回のデッドタイムＴｄ１、Ｔｄ２が短い場合には次回のデッドタイムＴｄ１、Ｔｄ２が長くなるように調整する。ゲート制御回路２６は、この処理を制御単位期間毎に繰り返すことで、各デッドタイムＴｄ１、Ｔｄ２を最適な長さに調整する。これにより、デッドタイムＴｄ１、Ｔｄ２が必要以上に長くなることが抑制され、スイッチング回路２０ａで生じる損失が抑制される。

【0088】

また、ゲート制御回路２６は、スイッチング素子２２のドレイン電圧Ｖｄｓ２２とゲート電圧Ｖｇｓ２２に基づいてデッドタイムＴｄ１、Ｔｄ２を検出する。基準電圧が等しい回路（すなわち、スイッチング素子２２、ゲート制御回路２６、及び、主電圧検出回路４２）の内部でデッドタイムＴｄ１、Ｔｄ２を検出できるので、絶縁素子を介することなくデッドタイムを検出するための信号の送受信を行うことができる。したがって、信号の遅延の影響をほとんど受けずにデッドタイムＴｄ１、Ｔｄ２を正確に検出できる。

【0089】

また、ゲート制御回路２６は、デッドタイムＴｄ１、Ｔｄ２の検出にスイッチング素子２１の特性値を使用しない。また、ゲート制御回路２６は、スイッチング素子２２のスイッチングタイミングを変更することでデッドタイムＴｄ１、Ｔｄ２を調整する。このように、デッドタイムの調整処理を、基準電圧が等しい回路（すなわち、スイッチング素子２２、ゲート制御回路２６、及び、主電圧検出回路４２）の内部で完結させることができる。このため、デッドタイムの調整のために基準電圧が異なるゲート制御回路２６とゲート制御回路２５の間で通信を行う必要がない。これにより、絶縁素子の増加を抑制でき、スイッチング回路２０ａの小型化が可能となる。

【0090】

また、比較電圧出力回路６２ａ、６２ｂは、ウィルソン型カレントミラー回路によって比較電圧Ｖｔｈ１、Ｖｔｈ２がデッドタイムＴｄ１、Ｔｄ２の長さに対して線形の関係となるように比較電圧Ｖｔｈ１、Ｖｔｈ２を出力する。また、調整電圧出力回路５１は、ウィルソン型カレントミラー回路によって傾斜部分が直線状である台形波形を調整電圧Ｖｔｃとして出力する。このように、比較電圧Ｖｔｈ１、Ｖｔｈ２及び調整電圧Ｖｔｃを線形の形状で出力することで、デッドタイムをより正確に調整することができる。

【0091】

また、ゲート電圧判定回路５４が出力する信号Ｓｒ１とドレイン電圧判定回路５６が出力する信号Ｓｒ２にノイズが重畳する場合がある。しかしながら、信号Ｓｒ１、Ｓｒ２が遅延回路５８ａ～５８ｄを通過すると、ノイズが除去される。遅延回路５８ａ～５８ｄを通過後の信号をフェーズコンパレータ６０ａ、６０ｂに入力することで、ノイズによる誤検出を防止することができる。

【0092】

また、ゲート制御回路２６は、疑似的なデッドタイムＴｄｘ１、Ｔｄｘ２のいずれかが負の値であってその絶対値が上限値を超えた場合には、デッドタイムの調整処理を中止する。疑似的なデッドタイムＴｄｘ１が負の値であってその絶対値が上限値を超えることは、スイッチング素子２１がオフするよりも前にスイッチング素子２２がオンしていることを意味し、デッドタイムＴｄ１が存在しないことを意味する。また、疑似的なデッドタイムＴｄｘ２が負の値であってその絶対値が上限値を超えることは、スイッチング素子２２がオフするよりも前にスイッチング素子２１がオンしていることを意味し、デッドタイムＴｄ２が存在しないことを意味する。これらの場合、デッドタイムの調整処理が何らかの理由で適切に行われておらず、高電位配線１２と低電位配線１４の間で短絡が生じている。したがって、この場合には、ゲート制御回路２６はデッドタイムの調整処理を中止し、短絡を防止する。

【0093】

なお、上記の説明では、スイッチング素子２２が還流側素子であり、スイッチング素子２１が駆動側素子の場合について説明した。スイッチング素子２１が還流側素子であり、スイッチング素子２２が駆動側素子の場合には、ゲート制御回路２５がデッドタイムの検出とデッドタイムの調整を上記の説明と同様にして行う。この場合、ゲート制御回路２６は、指令信号Ｓｓ２をそのままゲート駆動信号Ｓａとして出力する。

【実施例0094】

実施例２のスイッチング回路は、各ゲート制御回路２５、２６のゲート駆動回路５２の構成が実施例１とは異なる。図２３に示すように、実施例２では、ゲート制御回路２６のゲート駆動回路５２が、図８のゲート駆動回路５２に定電流源１５２ａ、スイッチング素子１５２ｂ、スイッチング素子１５２ｃ、定電流源１５２ｄ、及び、セレクタ回路１５２ｆを付加した構成を有している。定電流源１５２ａとスイッチング素子１５２ｂは、配線５２ｖとゲートＧ２２の間に直列に接続されている。スイッチング素子１５２ｃと定電流源１５２ｄは、ゲートＧ２２とグランドの間に直列に接続されている。定電流源１５２ａの電流の設定値は、定電流源５２ａの電流の設定値よりも高い。また、定電流源１５２ｄの電流の設定値は、定電流源５２ｄの電流の設定値よりも高い。セレクタ回路１５２ｆには、信号Ｓｋとゲート駆動信号Ｓａ（より詳細には、ゲート駆動信号Ｓａを反転した信号）が入力される。セレクタ回路１５２ｆは、信号Ｓｋ（すなわち、スイッチング素子２１、２２のいずれが還流側素子かを示す信号）に基づいて、ゲート駆動信号Ｓａの入力先を切り換える。セレクタ回路１５２ｆは、スイッチング素子２２が還流側素子の場合にはゲート駆動信号Ｓａをスイッチング素子１５２ｂとスイッチング素子１５２ｃのゲートに入力し、スイッチング素子２２が駆動側素子の場合にはゲート駆動信号Ｓａをスイッチング素子５２ｂとスイッチング素子５２ｃのゲートに入力する。したがって、ゲート駆動回路５２は、スイッチング素子２２が還流側素子の場合には高いゲート電流によってスイッチング素子２２のゲートを充放電し、スイッチング素子２２が駆動側素子の場合には低いゲート電流によってスイッチング素子２２のゲートを充放電する。また、図示していないが、ゲート制御回路２５のゲート駆動回路５２も、図２３と同じ構成を有している。ゲート制御回路２５のゲート駆動回路５２は、スイッチング素子２１が還流側素子の場合には高いゲート電流によってスイッチング素子２１のゲートを充放電し、スイッチング素子２１が駆動側素子の場合には低いゲート電流によってスイッチング素子２１のゲートを充放電する。

【0095】

この構成によれば、還流側素子のゲート電圧をより高速で変化させることが可能となり、デッドタイムＴｄ１、Ｔｄ２をより正確に制御することが可能となる。また、上述したように、還流側素子のゲート電圧を変化させる場合には、ドレイン電圧Ｖｄｓ２１、Ｖｄｓ２２がほとんど変化しない。したがって、還流側素子のゲート電圧を高速で変化させても、ノイズはほとんど発生しない。また、駆動側素子のゲート電圧を変化させる場合には、ゲート電圧を低速で変化させることができ、ノイズの発生を抑制できる。このように、実施例２の構成によれば、ノイズの発生を抑制しながら、デッドタイムＴｄ１、Ｔｄ２をより正確に制御することが可能となる。

【0096】

なお、上記の実施例１、２では、判定回路３２が、中間配線１６ａに流れる出力電流Ｉｏｕｔ１の向きに基づいて、スイッチング素子２１、２２のいずれが還流側素子であるかを判定した。しかしながら、ダイオード２３に還流電流が流れているときにスイッチング素子２１を還流側素子として判定し、ダイオード２４に還流電流が流れているときにスイッチング素子２２を還流側素子として判定できれば、判定回路３２はどのような構成であってもよい。例えば、判定回路３２が、ダイオード２３、２４に流れる電流を検出し、その検出結果に基づいてスイッチング素子２１、２２のいずれが還流側素子であるかを判定してもよい。

【0097】

ゲート駆動回路５２は、第１スイッチング素子のゲートを定電流で充放電する回路、及び、第２スイッチング素子のゲートを定電流で充放電する回路の一例である。デッドタイムＴｄ１は、オン前デッドタイムの一例である。図１８のタイミングｔａ２は、第１特定タイミングの一例である。図１８のタイミングｔａ３は、第２特定タイミングの一例である。比較電圧Ｖｔｈ１は、特定電圧の一例である。比較電圧出力回路６２ａは、特定電圧出力回路の一例である。コンデンサ６３ｅは、特定電圧出力コンデンサの一例である。カレントミラー回路６３ａは、第１ウィルソン型カレントミラー回路の一例である。カレントミラー回路６３ｂは、第２ウィルソン型カレントミラー回路の一例である。ゲート駆動信号出力回路５０は、特定タイミング調整回路の一例である。コンデンサ５１ｅは、調整電圧出力コンデンサの一例である。カレントミラー回路５１ａは、第１調整電圧用ウィルソン型カレントミラー回路の一例である。カレントミラー回路５１ｂは、第２調整電圧用ウィルソン型カレントミラー回路の一例である。遅延回路５８ｂは、第１特定遅延回路の一例である。遅延回路５８ａは、第２特定遅延回路の一例である。図１８のタイミングｔａ４は、第１所定タイミングの一例である。図１８のタイミングｔａ１は、第２所定タイミングの一例である。比較電圧Ｖｔｈ２は、所定電圧の一例である。比較電圧出力回路６２ｂは、所定電圧出力回路の一例である。コンデンサ６３ｅは、所定電圧出力コンデンサの一例である。ゲート駆動信号出力回路５０は、所定タイミング調整回路の一例である。遅延回路５８ｃは、第１所定遅延回路の一例である。遅延回路５８ｄは、第２所定遅延回路の一例である。

【0098】

以下に、本願明細書に開示の技術が有する構成を列記する。
（構成１）
スイッチング回路であって、
高電位配線（１２）と、
中間配線（１６ａ）と、
低電位配線（１４）と、
前記高電位配線に接続された高電位主端子と、前記中間配線に接続された低電位主端子と、ゲートを有する第１スイッチング素子（２１）と、
前記中間配線に接続された高電位主端子と、前記低電位配線に接続された低電位主端子と、ゲートを有する第２スイッチング素子（２２）と、
前記第１スイッチング素子の前記高電位主端子に接続されたカソードと、前記第１スイッチング素子の前記低電位主端子に接続されたアノードを有する第１ダイオード（２３）と、
前記第２スイッチング素子の前記高電位主端子に接続されたカソードと、前記第２スイッチング素子の前記低電位主端子に接続されたアノードを有する第２ダイオード（２４）と、
前記第１スイッチング素子の前記ゲートに接続された第１ゲート制御回路（２５）と、
前記第２スイッチング素子の前記ゲートに接続された第２ゲート制御回路（２６）と、
前記第１スイッチング素子と前記第２スイッチング素子のいずれが還流側素子であるかを判定する判定回路（３２）であって、前記第１ダイオードに還流電流が流れているときに前記第１スイッチング素子を前記還流側素子であると判定し、前記第２ダイオードに還流電流が流れているときに前記第２スイッチング素子が前記還流側素子であると判定する判定回路、
を有し、
前記第１ゲート制御回路と前記第２ゲート制御回路が、前記第１スイッチング素子がオンしているとともに前記第２スイッチング素子がオフしている第１期間（Ｔ１）と前記第１スイッチング素子がオフしているとともに前記第２スイッチング素子がオンしている第２期間（Ｔ２）とがデッドタイム（Ｔｄ）を挟んで交互に繰り返されるように前記第１スイッチング素子と前記第２スイッチング素子を制御し、
前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側素子を制御する還流側ゲート制御回路が、前記還流側素子の前記高電位主端子と前記低電位主端子の間の電圧である主電圧（Ｖｄｓ２２）と前記還流側素子のゲート電圧（Ｖｇｓ２２）に基づいてデッドタイムの長さの検出を実施し、検出されたデッドタイムの長さに基づいて前記検出よりも後のデッドタイムの長さの調整を実施する、
スイッチング回路。
（構成２）
前記第１ゲート制御回路が、前記第１スイッチング素子の前記ゲートを定電流で充放電し、
前記第２ゲート制御回路が、前記第２スイッチング素子の前記ゲートを定電流で充放電する、
構成１に記載のスイッチング回路。
（構成３）
前記還流側ゲート制御回路が、前記還流側素子がターンオンする前のオン前デッドタイム（Ｔｄ１）を調整するように構成されており、
前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が立ち下がる第１特定タイミング（ｔａ２）からその後に前記還流側素子の前記ゲート電圧が立ち上がる第２特定タイミング（ｔａ３）までの特定期間が長いほど、前記検出よりも後のオン前デッドタイムを短くする、構成１または２に記載のスイッチング回路。
（構成４）
前記還流側ゲート制御回路が、
前記特定期間の長さに応じた大きさの特定電圧（Ｖｔｈ１）を出力する特定電圧出力回路（６２ａ）と、
前記特定電圧の大きさに応じて、前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち上がるタイミングを調整する特定タイミング調整回路（５０）、
を有する構成３に記載のスイッチング回路。
（構成５）
前記特定電圧出力回路が、
特定電圧出力コンデンサ（６３ｅ）と、
前記特定期間が基準値よりも短いときに前記特定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路（６３ａ）と、
前記特定期間が前記基準値よりも長いときに前記特定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路（６３ｂ）、
を有し、
前記特定電圧が、前記特定電圧出力コンデンサの両端の間の電圧である、
構成４に記載のスイッチング回路。
（構成６）
前記特定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号（Ｓｓ２）の入力を受けるように構成されており、
前記特定タイミング調整回路が、
調整電圧出力コンデンサ（５１ｅ）と、
前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路（５１ａ）と、
前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路（５１ｂ）、
を有し、
前記特定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧（Ｖｔｃ）が前記特定電圧よりも高くなったときに前記還流側素子の前記ゲート電圧を上昇させる信号を出力する、
構成４または５に記載のスイッチング回路。
（構成７）
前記還流側ゲート制御回路が、
前記還流側素子の前記主電圧を示す信号を遅延させた第１特定遅延信号を前記特定電圧出力回路に入力する第１特定遅延回路（５８ｂ）と、
前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２特定遅延信号を前記特定電圧出力回路に入力する第２特定遅延回路（５８ａ）、
を有し、
前記特定電圧出力回路が、前記第１特定遅延信号と前記第２特定遅延信号に基づいて前記特定電圧の大きさを調整する、
構成４～６のいずれか一項に記載のスイッチング回路。
（構成８）
前記還流側ゲート制御回路が、前記還流側素子の前記主電圧が低下していない状態で前記還流側素子の前記ゲート電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止する、構成３～７のいずれか一項に記載のスイッチング回路。
（構成９）
前記還流側ゲート制御回路が、前記還流側素子がターンオフした後のオフ後デッドタイム（Ｔｄ２）を調整するように構成されており、
前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が立ち下がる第１所定タイミング（ｔａ４）からその後に前記還流側素子の前記主電圧が立ち上がる第２所定タイミング（ｔａ１）までの所定期間が長いほど、前記検出よりも後のオフ後デッドタイムを短くする、構成１～８のいずれか一項に記載のスイッチング回路。
（構成１０）
前記還流側ゲート制御回路が、
前記所定期間の長さに応じた大きさの所定電圧（Ｖｔｈ２）を出力する所定電圧出力回路（６２ｂ）と、
前記所定電圧の大きさに応じて、前記検出よりも後に前記還流側素子の前記ゲート電圧が立ち下がるタイミングを調整する所定タイミング調整回路（５０）、
を有する構成９に記載のスイッチング回路。
（構成１１）
前記所定電圧出力回路が、
所定電圧出力コンデンサ（６３ｅ）と、
前記所定期間が水準値よりも短いときに前記所定電圧出力コンデンサを充電する第１ウィルソン型カレントミラー回路（６３ａ）と、
前記所定期間が前記水準値よりも長いときに前記所定電圧出力コンデンサを放電する第２ウィルソン型カレントミラー回路（６３ｂ）、
を有し、
前記所定電圧が、前記所定電圧出力コンデンサの両端の間の電圧である、
構成１０に記載のスイッチング回路。
（構成１２）
前記所定タイミング調整回路が、オン電圧とオフ電圧の間で変化する指令信号（Ｓｓ２）の入力を受けるように構成されており、
前記所定タイミング調整回路が、
調整電圧出力コンデンサ（５１ｅ）と、
前記指令信号がオフ電圧からオン電圧に切り換わったタイミングから前記調整電圧出力コンデンサを充電する第１調整電圧用ウィルソン型カレントミラー回路（５１ａ）と、
前記指令信号がオン電圧からオフ電圧に切り換わったタイミングから前記調整電圧出力コンデンサを放電する第２調整電圧用ウィルソン型カレントミラー回路（５１ｂ）、
を有し、
前記所定タイミング調整回路が、前記調整電圧出力コンデンサの両端の間の電圧（Ｖｔｃ）が前記所定電圧よりも低くなったときに前記還流側素子の前記ゲート電圧を低下させる信号を出力する、
構成１０または１１に記載のスイッチング回路。
（構成１３）
前記還流側ゲート制御回路が、
前記還流側素子の前記主電圧を示す信号を遅延させた第１所定遅延信号を前記所定電圧出力回路に入力する第１所定遅延回路（５８ｃ）と、
前記還流側素子の前記ゲート電圧を示す信号を遅延させた第２所定遅延信号を前記所定電圧出力回路に入力する第２所定遅延回路（５８ｄ）、
を有し、
前記所定電圧出力回路が、前記第１所定遅延信号と前記第２所定遅延信号に基づいて前記所定電圧の大きさを調整する、
構成１０～１２のいずれか一項に記載のスイッチング回路。
（構成１４）
前記還流側ゲート制御回路が、前記還流側素子の前記ゲート電圧が低下していない状態で前記還流側素子の前記主電圧が立ち上がったときに、デッドタイムの長さの前記調整を中止する、構成９～１３のいずれか一項に記載のスイッチング回路。
（構成１５）
前記第１ゲート制御回路と前記第２ゲート制御回路のうちの前記還流側ゲート制御回路では無い方が駆動側ゲート制御回路であり、
前記第１ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第１スイッチング素子のゲート電流を大きくし、
前記第２ゲート制御回路が、自身が前記還流側ゲート制御回路である場合に、自身が前記駆動側ゲート制御回路である場合よりも、前記第２スイッチング素子のゲート電流を大きくする、
構成１～１４のいずれか一項に記載のスイッチング回路。
（構成１６）
前記還流側ゲート制御回路が、前記還流側素子の前記主電圧を検出する主電圧検出回路（４２）を有しており、
前記主電圧検出回路が、
２つのコンデンサ（４７、４８）の直列回路であって前記主電圧が印加される直列回路と、
前記２つのコンデンサの接続点の電圧を出力する出力配線（４６）、
を有する、
構成１～１５のいずれか一項に記載のスイッチング回路。

【0099】

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。