ホーム > 特許ランキング > セイコーエプソン株式会社
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023174039
(43)【公開日】2023-12-07
(54)【発明の名称】半導体装置及び画像読取装置
(51)【国際特許分類】
H04N 25/701 20230101AFI20231130BHJP
H04N 1/031 20060101ALI20231130BHJP
H04N 1/193 20060101ALI20231130BHJP
H04N 1/028 20060101ALI20231130BHJP
【ＦＩ】
H04N5/369 200
H04N1/031
H04N1/193
H04N1/028 A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022086649
(22)【出願日】2022-05-27
(71)【出願人】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100179475
【弁理士】
【氏名又は名称】仲井 智至
(74)【代理人】
【識別番号】100216253
【弁理士】
【氏名又は名称】松岡 宏紀
(74)【代理人】
【識別番号】100225901
【弁理士】
【氏名又は名称】今村 真之
(72)【発明者】
【氏名】関田 真一
(72)【発明者】
【氏名】佐野 賢史
【テーマコード（参考）】
5C024
5C051
5C072
【Ｆターム（参考）】
5C024CX03
5C024GX02
5C024HX35
5C024HX50
5C024HX51
5C051AA01
5C051BA03
5C051DA03
5C051DB01
5C051DB06
5C051DB08
5C051DB11
5C051DB14
5C051DB18
5C051DB29
5C051DC02
5C051DC03
5C072AA01
5C072CA05
5C072EA04
5C072FA05
5C072FB27
(57)【要約】
【課題】電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることが可能な半導体装置を提供すること。
【解決手段】第１の電源配線と、前記第１の電源配線とは異なる第２の電源配線と、前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、前記スイッチ素子を駆動するバッファー回路と、前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、を備え、前記バッファー回路は、前記第２の電源配線と接続されている、半導体装置。
【選択図】図６
【解決手段】第１の電源配線と、前記第１の電源配線とは異なる第２の電源配線と、前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、前記スイッチ素子を駆動するバッファー回路と、前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、を備え、前記バッファー回路は、前記第２の電源配線と接続されている、半導体装置。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１の電源配線と、
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている、半導体装置。
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている、半導体装置。
【請求項2】
請求項１において、
前記第１の電源配線及び前記第２の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている、半導体装置。
前記第１の電源配線及び前記第２の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている、半導体装置。
【請求項3】
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている、半導体装置。
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている、半導体装置。
【請求項4】
請求項２又は３において、
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長い、半導体装置。
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長い、半導体装置。
【請求項5】
請求項１又は３において、
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備える、半導体装置。
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備える、半導体装置。
【請求項6】
請求項１又は３において、
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動される、半導体装置。
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動される、半導体装置。
【請求項7】
請求項２又は３において、
前記第１の領域に設けられており、前記画素回路と接続されている第１の信号配線と、
前記第２の領域に設けられており、前記ロジック回路と接続されている第２の信号配線と、
前記半導体基板の前記第１の短辺に沿った第３の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第３の信号配線と、
前記半導体基板の前記第２の短辺に沿った第４の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第４の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第２の信号配線から前記第３の信号配線及び前記第４の信号配線を介して前記第１の信号配線に伝搬し、前記画素回路に供給される、半導体装置。
前記第１の領域に設けられており、前記画素回路と接続されている第１の信号配線と、
前記第２の領域に設けられており、前記ロジック回路と接続されている第２の信号配線と、
前記半導体基板の前記第１の短辺に沿った第３の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第３の信号配線と、
前記半導体基板の前記第２の短辺に沿った第４の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第４の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第２の信号配線から前記第３の信号配線及び前記第４の信号配線を介して前記第１の信号配線に伝搬し、前記画素回路に供給される、半導体装置。
【請求項8】
請求項１又は２に記載の半導体装置と、
光源と、
を備えた、画像読取装置。
光源と、
を備えた、画像読取装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び画像読取装置に関する。
【背景技術】
【0002】
特許文献１には、受光する光の色毎に一方向に配列され、光を電気信号に変換する複数の画素と、予め定められた数の画素を画素群として、画素がそれぞれ変換した複数の電気信号を周波数拡散クロックに同期して画素群毎に並列処理する並列処理部と、並列処理部が並列処理した複数の電気信号それぞれに対し、画素群毎に共通の値に基づいてオフセットレベルを補正する補正部と、を有する、光電変換素子が記載されている。特許文献１に記載の光電変換素子によれば、回路規模が増大することを抑えつつ、周波数拡散クロックに起因して読取画像にスジが生じることを低減することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１０３６７９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に記載の光電変換素子では、電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることはできない。
【課題を解決するための手段】
【0005】
本発明に係る半導体装置の一態様は、
第１の電源配線と、
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている。
第１の電源配線と、
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている。
【0006】
本発明に係る半導体装置の他の一態様は、
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている。
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている。
【0007】
本発明に係る画像読取装置の一態様は、
前記半導体装置の一態様と、
光源と、
を備える。
前記半導体装置の一態様と、
光源と、
を備える。
【図面の簡単な説明】
【0008】
【図1】本実施形態に係る複合機を示した外観斜視図。
【図2】スキャナーユニットの内部構造を示した斜視図。
【図3】イメージセンサーモジュールの構成を模式的に示す分解斜視図。
【図4】画像読取チップの配置を模式的に示す平面図。
【図5】スキャナーユニットの機能構成を示す図。
【図6】第１実施形態における画像読取チップの回路構成を示す図。
【図7】画像読取チップの回路配置例を示す図。
【図8】画素回路及びラインメモリーの構成を示す図。
【図9】１番目のＣＤＳ回路の構成を示す図。
【図10】２番目～ｎ番目のＣＤＳ回路の構成を示す図。
【図11】バイアス電流生成回路の構成を示す図。
【図12】画像読取チップによる画像の読み取り動作のタイミングを示すタイミングチャート図。
【図14】第１実施形態における画像読取チップの回路配置及び一部の配線パターンを示す図。
【図15】電源電圧変動の伝搬についての説明図。
【図16】第２実施形態における画像読取チップの回路構成を示す図。
【図17】第３実施形態における画像読取チップの回路配置及び一部の配線パターンを示す図。
【図18】第３実施形態におけるクロック信号、読み出し信号及び画素信号のタイミングチャート図。
【発明を実施するための形態】
【0009】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【0010】
以下、添付した図面を参照して、本発明の画像読取装置を適用した複合機１について説明する。
【0011】
１．第１実施形態
１－１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、画像記録装置であるプリンターユニット２と、画像読取装置であるスキャナーユニット３とを含む。具体的には、複合機１は、装置本体であるプリンターユニット２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。
１－１．複合機の構造
図１は、複合機１を示した外観斜視図である。図１に示すように、複合機１は、画像記録装置であるプリンターユニット２と、画像読取装置であるスキャナーユニット３とを含む。具体的には、複合機１は、装置本体であるプリンターユニット２と、プリンターユニット２の上部に配設されたアッパーユニットであるスキャナーユニット３と、を一体に備えている。なお、以下、図１においての前後方向をＸ軸方向とし、左右方向をＹ軸方向として説明する。
【0012】
図１に示すように、プリンターユニット２は、印刷用紙や単票紙等の記録媒体を送り経路に沿って送る不図示の搬送部と、送り経路の上方に配設され、記録媒体にインクジェット方式で印刷処理を行う不図示の印刷部と、前面に配設されたパネル形式の操作部６３と、搬送部、印刷部および操作部６３を搭載した不図示の装置フレームと、これらを覆う装置ハウジング６５と、を備えている。装置ハウジング６５には、印刷を終えた記録媒体が排出される排出口６６が設けられている。また、図示を省略するが、プリンターユニット２の後面下部には、ＵＳＢポートおよび電源ポートが配設されている。すなわち、複合機１は、ＵＳＢポートを介してコンピューター等に接続可能に構成されている。
【0013】
スキャナーユニット３は、後端部のヒンジ部４を介してプリンターユニット２に回動自在に支持されており、プリンターユニット２の上部を開閉自在に覆っている。すなわち、スキャナーユニット３を回動方向に引き上げることで、プリンターユニット２の上面開口部を露出させ、当該上面開口部を介して、プリンターユニット２の内部が露出させる。一方、スキャナーユニット３を回動方向に引き降ろし、プリンターユニット２上に載置することで、スキャナーユニット３によって当該上面開口部を閉塞する。このように、スキャナーユニット３を開放することで、インクカートリッジの交換や紙詰まりの解消等が可能な構成となっている。
【0014】
図２は、スキャナーユニット３の内部構造を示した斜視図である。図１および図２に示されるように、スキャナーユニット３は、筐体であるアッパーフレーム１１と、アッパーフレーム１１に収容された画像読取部１２と、アッパーフレーム１１の上部に回動自在に支持された上蓋１３と、を備えている。図２に示すように、アッパーフレーム１１は、画像読取部１２を収容する箱型の下ケース１６と、下ケース１６の天面を覆う上ケース１７と、を備えている。上ケース１７には、不図示のガラス製の原稿載置板が広く配設されており、被読取面を下にした被読取媒体をこれに載置する。一方、下ケース１６は、上面を開放した浅い箱状に形成されている。
【0015】
図２に示されるように、画像読取部１２は、ラインセンサー方式のセンサーユニット３１と、センサーユニット３１を搭載したセンサーキャリッジ３２と、Ｙ軸方向に延在し、センサーキャリッジ３２をスライド自在に支持するガイド軸３３と、センサーキャリッジ３２をガイド軸３３に沿って移動する自走式のセンサー移動機構３４と、を備えている。センサーユニット３１は、Ｘ軸方向に延在したＣＭＯＳラインセンサーであるイメージセンサーモジュール４１を有し、モーター駆動のセンサー移動機構３４により、ガイド軸３３に沿ってＹ軸方向に往復動する。ＣＭＯＳは、Complementary Metal-Oxide-Semiconductorの略である。これにより、原稿載置板上の被読取媒体の画像を読み取るようになっている。なお、センサーユニット３１は、ＣＣＤラインセンサーであってもよい。ＣＣＤは、Charge Coupled Deviceの略である。
【0016】
図３は、イメージセンサーモジュール４１の構成を模式的に示す分解斜視図である。図３に示される例では、イメージセンサーモジュール４１は、ケース４１１、光源４１２、レンズ４１３、モジュール基板４１４、及び画像を読み取るための半導体装置である画像読取チップ４１５を含んで構成されている。光源４１２、レンズ４１３および画像読取チップ４１５は、ケース４１１とモジュール基板４１４との間に収容されている。ケース４１１にはスリットが設けられている。光源４１２は、例えば、Ｒ，Ｇ，Ｂの各発光ダイオードを有し、Ｒ，Ｇ，Ｂの各発光ダイオード、すなわち、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤを高速に切り換えながら順番に発光させる。ＬＥＤは、Light emitting diodeの略である。光源４１２が発する光は当該スリットを介して被読取媒体へ照射され、被読取媒体からの光は当該スリットを介してレンズ４１３に入力される。レンズ４１３は、入力された光を画像読取チップ４１５へと導く。そして、画像読取チップ４１５は、光源４１２から照射された光が被読取媒体で反射した光に基づき、当該被読取媒体に形成されている画像を読み取る。
【0017】
図４は、画像読取チップ４１５の配置を模式的に示す平面図である。図４に示されるように、複数の画像読取チップ４１５が、モジュール基板４１４上に１次元方向に、具体的にはＸ軸方向に並べて配置されている。各画像読取チップ４１５は、一列に配置された多数の受光素子を有しており、各画像読取チップ４１５が有する受光素子の密度が高いほど、画像を読み取る解像度が高いスキャナーユニット３を実現することができる。また、画像読取チップ４１５の数が多いほど、大きな画像も読み取り可能なスキャナーユニット３を実現することができる。
【0018】
１－２．スキャナーユニットの機能構成
図５は、画像読取装置であるスキャナーユニット３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット３は、制御部３００、アナログフロントエンド３０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部３００及びアナログフロントエンド３０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部３００及びアナログフロントエンド３０２は、それぞれ、集積回路で実現されてもよい。
図５は、画像読取装置であるスキャナーユニット３の機能構成を示す機能ブロック図である。図５に示される例では、スキャナーユニット３は、制御部３００、アナログフロントエンド３０２、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ、青色ＬＥＤ４１２Ｂ及び複数の画像読取チップ４１５を含んで構成されている。前述したように、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは光源４１２に備えられており、複数の画像読取チップ４１５は、モジュール基板４１４上に並べて配置されている。赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂは、それぞれ複数個存在してもよい。また、制御部３００及びアナログフロントエンド３０２は、モジュール基板４１４あるいはモジュール基板４１４とは異なる不図示の基板に備えられている。制御部３００及びアナログフロントエンド３０２は、それぞれ、集積回路で実現されてもよい。
【0019】
制御部３００は、赤色ＬＥＤ４１２Ｒに対して所定のタイミングで一定の露光時間Δｔだけ駆動信号ＤｒｖＲを供給し、赤色ＬＥＤ４１２Ｒを発光させる。同様に、制御部３００は、緑色ＬＥＤ４１２Ｇに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＧを供給して緑色ＬＥＤ４１２Ｇを発光させ、青色ＬＥＤ４１２Ｂに対して所定のタイミングで露光時間Δｔだけ駆動信号ＤｒｖＢを供給して青色ＬＥＤ４１２Ｂを発光させる。制御部３００は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ及び青色ＬＥＤ４１２Ｂを１つずつ発光させる。
【0020】
また、制御部３００は、複数の画像読取チップ４１５に対して、クロック信号ＣＬＫ及びコマンド信号ＣＭＤを供給する。クロック信号ＣＬＫは、画像読取チップ４１５の動作クロック信号であり、コマンド信号ＣＭＤは、スキャナーユニット３による画像の読み取りの解像度を設定するためのコマンド、画像の読み取りの開始や終了を指示するコマンド等の各種のコマンドを含む信号である。以下では、コマンド信号ＣＭＤにより、スキャナーユニット３による画像の読み取りの解像度は、４８００ｄｐｉ、２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ、３００ｄｐｉのいずれかに設定されるものとする。ｄｐｉは、dots per inchの略である。
【0021】
各画像読取チップ４１５は、クロック信号ＣＬＫに同期して動作し、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって、各受光素子が被読取媒体に形成されている画像から受けた光に基づき、設定された解像度の画像情報を有する画像信号ＯＳを生成し、出力する。この画像読取チップ４１５の詳細な回路構成及び動作については後述する。
【0022】
アナログフロントエンド３０２は、各画像読取チップ４１５が出力する複数の画像信号ＯＳを受け取り、各画像信号ＯＳに対して、増幅処理やＡ／Ｄ変換処理を行って、各受光素子の受光量に応じたデジタル値を含むデジタル信号に変換し、各デジタル信号を順番に制御部３００に送信する。
【0023】
制御部３００は、アナログフロントエンド３０２から順番に送信される各デジタル信号を受け取って、イメージセンサーモジュール４１が読み取った画像情報を生成する。
【0024】
１－３．画像読取チップの構成
図６は、画像読取チップ４１５の回路構成を示す図である。図６に示されるように、画像読取チップ４１５は、ロジック回路１０１、走査回路１０２、バッファー回路１０４、Ｎ個の画素回路１１０、Ｎ個のラインメモリー１２０、ｎ個のＣＤＳ回路１３０、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０を備えている。ＣＤＳは、Correlated Double Samplingの略である。これらの各回路は、画像読取チップ４１５の外部端子から電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給されて動作する。電源電圧ＶＤＤは、アナログ電源電圧ＡＶＤＤとデジタル電源電圧ＤＶＤＤに分離される。ロジック回路１０１及びバッファー回路１０４は、デジタル電源電圧ＤＶＤＤが供給されて動作し、その他の各回路は、アナログ電源電圧ＡＶＤＤが供給されて動作する。
図６は、画像読取チップ４１５の回路構成を示す図である。図６に示されるように、画像読取チップ４１５は、ロジック回路１０１、走査回路１０２、バッファー回路１０４、Ｎ個の画素回路１１０、Ｎ個のラインメモリー１２０、ｎ個のＣＤＳ回路１３０、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０を備えている。ＣＤＳは、Correlated Double Samplingの略である。これらの各回路は、画像読取チップ４１５の外部端子から電源電圧ＶＤＤとグラウンド電圧ＶＳＳが供給されて動作する。電源電圧ＶＤＤは、アナログ電源電圧ＡＶＤＤとデジタル電源電圧ＤＶＤＤに分離される。ロジック回路１０１及びバッファー回路１０４は、デジタル電源電圧ＤＶＤＤが供給されて動作し、その他の各回路は、アナログ電源電圧ＡＶＤＤが供給されて動作する。
【0025】
図６において、ｎ個のブロック１０３－１～１０３－ｎはすべて同じ構成であり、それぞれ、ｍ個の画素回路１１０、ｍ個のラインメモリー１２０及び１つのＣＤＳ回路１３０を含んでいる。すなわち、整数Ｎは整数ｎのｍ倍であり、整数ｎ，ｍはそれぞれ１以上である。例えば、Ｎ＝３４５６、ｎ＝２４、ｍ＝１４４であってもよい。
【0026】
バイアス回路１６０は、各種の定電流、基準電圧、バイアス電圧等を生成し、各回路に供給する。バイアス回路１６０は、ＶＲＥＦＨアンプ１６１、バイアス電流生成回路１６２及びカレントミラー回路１６３，１６４を含む。
【0027】
ＶＲＥＦＨアンプ１６１は、アナログ電源電圧ＡＶＤＤとグラウンド電圧ＶＳＳとに基づいて、アナログ電源電圧ＡＶＤＤとグラウンド電圧ＶＳＳとの間の電圧である基準電圧ＶＲＥＦＨを生成して出力する基準電圧回路である。基準電圧ＶＲＥＦＨは、ｎ個のＣＤＳ回路１３０の各々に供給される。
【0028】
バイアス電流生成回路１６２は、アナログ電源電圧ＡＶＤＤとグラウンド電圧ＶＳＳとに基づいて、それぞれ一定のバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２，Ｉｂｉａｓ３，Ｉｂｉａｓ４，Ｉｂｉａｓ５を生成する。バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２は、それぞれカレントミラー回路１６３，１６４に供給される。バイアス電流Ｉｂｉａｓ３は、ｎ個のＣＤＳ回路１３０の各々に供給される。バイアス電流Ｉｂｉａｓ４は、プリアンプ１４０に供給される。バイアス電流Ｉｂｉａｓ５は、出力バッファー１５０に供給される。
【0029】
カレントミラー回路１６３は、バイアス電流生成回路１６２から供給されるバイアス電流Ｉｂｉａｓ１を所定倍した基準電流Ｉｒｅｆ１を生成する。例えば、基準電流Ｉｒｅｆ１はバイアス電流Ｉｂｉａｓ１と同じ大きさであってもよい。基準電流Ｉｒｅｆ１は、Ｎ個の画素回路１１０の各々に供給される。
【0030】
カレントミラー回路１６４は、バイアス電流生成回路１６２から供給されるバイアス電流Ｉｂｉａｓ２を所定倍した基準電流Ｉｒｅｆ２を生成する。例えば、基準電流Ｉｒｅｆ２はバイアス電流Ｉｂｉａｓ２と同じ大きさであってもよい。基準電流Ｉｒｅｆ２は、Ｎ個のラインメモリー１２０の各々に供給される。
【0031】
ロジック回路１０１は、クロック信号ＣＬＫに同期して動作し、Ｎ個の画素回路１１０、Ｎ個のラインメモリー１２０、ｎ個のＣＤＳ回路１３０、プリアンプ１４０、出力バッファー１５０及びＶＲＥＦＨアンプ１６１を制御する。具体的には、ロジック回路１０１は、クロック信号ＣＬＫのパルスをカウントする不図示のカウンターを有し、当該カウンターのカウント値に基づいて、各回路の動作を制御する各種の制御信号を生成する。
【0032】
具体的には、ロジック回路１０１は、パワーダウン信号ＰＤを生成し、ＶＲＥＦＨアンプ１６１に供給する。また、ロジック回路１０１は、画素リセット信号ＰＩＸ＿ＲＳＴを生成し、各画素回路１１０に供給する。また、ロジック回路１０１は、読み出し信号ＲＥＡＤＮ及び読み出し信号ＲＥＡＤＳを生成し、各ラインメモリー１２０に供給する。また、ロジック回路１０１は、読み出し信号ＲＤを生成し、バッファー回路１０４に出力する。また、ロジック回路１０１は、スタンバイ信号ＰＤ＿ＳＴＢＹ、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴ及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤを生成し、各ＣＤＳ回路１３０に供給する。また、ロジック回路１０１は、互いに排他的にハイレベルとなるｎ－１個のスタート信号ＳＴ＿ＢＬＫ［０］～ＳＴ＿ＢＬＫ［ｎ－１］を生成する。スタート信号ＳＴ＿ＢＬＫ［０］はｎ個のＣＤＳ回路１３０に共通に供給され、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］，ＳＴ＿ＢＬＫ［ｉ－１］は、２番目～ｎ番目のＣＤＳ回路１３０のうちのｉ番目のＣＤＳ回路１３０に供給される。また、ロジック回路１０１は、走査回路１０２、プリアンプ１４０及び出力バッファー１５０の動作を制御する各種の制御信号を生成する。
【0033】
バッファー回路１０４は、ロジック回路１０１が生成した読み出し信号ＲＤを遅延させるとともにバッファリングして読み出し信号ＲＥＡＤを生成し、各ラインメモリー１２０に供給する。
【0034】
走査回路１０２は、ロジック回路１０１からの制御信号に基づいて、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。４８００ｄｐｉの解像度に設定された場合、走査回路１０２は、１つずつ順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、２４００ｄｐｉの解像度に設定された場合、走査回路１０２は、２つずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、１２００ｄｐｉの解像度に設定された場合、走査回路１０２は、４つずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、６００ｄｐｉの解像度に設定された場合、走査回路１０２は、８個ずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。また、３００ｄｐｉの解像度に設定された場合、走査回路１０２は、１６個ずつ同時に順番にハイレベルとなるＮ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］を出力する。Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は、Ｎ個のラインメモリー１２０にそれぞれ供給される。
【0035】
Ｎ個の画素回路１１０には、光源４１２から照射された光が被読取媒体で反射した光が入射する。そして、Ｎ個の画素回路１１０は、それぞれ、入射した光を電気信号である画素信号に変換する。具体的には、各画素回路１１０は、赤色ＬＥＤ４１２Ｒ、緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光によって露光時間Δｔの間に被読取媒体から受けた光に応じた電圧の画素信号を出力する。画素信号は、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのときに、所定の電圧にリセットされる。すなわち、画素リセット信号ＰＩＸ＿ＲＳＴは、Ｎ個の画素回路１１０を初期化するリセット信号である。
【0036】
Ｎ個のラインメモリー１２０は、それぞれ、Ｎ個の画素回路１１０から出力される画素信号を所定のタイミングで記憶する記憶回路である。具体的には、各ラインメモリー１２０は、読み出し信号ＲＥＡＤがハイレベルとなる期間に画素回路１１０から出力される画素信号である第１の画素信号を取得し、取得した第１の画素信号を、読み出し信号ＲＥＡＤＮがハイレベルのときに第１の記憶素子に保存する。その後、各ラインメモリー１２０は、次に読み出し信号ＲＥＡＤがハイレベルとなる期間に画素回路１１０から出力される画素信号である第２の画素信号を取得し、取得した第２の画素信号を、読み出し信号ＲＥＡＤＳがハイレベルのときに第２の記憶素子に保存する。そして、ｊ番目のラインメモリー１２０は、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、第１の画素信号及び第２の画素信号を出力する。ｊは１以上Ｎ以下の各整数である。
【0037】
本実施形態では、４８００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は１つずつ順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ１つずつ順番に出力される。また、２４００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は２つずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ２つずつ順番に出力される。また、１２００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は４つずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ４つずつ順番に出力される。また、６００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は８個ずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ８個ずつ順番に出力される。また、３００ｄｐｉの解像度に設定された場合、Ｎ個の選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］は１６個ずつ同時に順番にハイレベルとなるので、Ｎ個のラインメモリー１２０から第１の画素信号及び第２の画素信号がそれぞれ１６個ずつ順番に出力される。
【0038】
ｎ個のＣＤＳ回路１３０は、それぞれ、第１の信号及び第２の信号が入力され、第１の信号と第２の信号とを差動増幅した第３の信号を出力する差動増幅回路である。本実施形態では、４８００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から１つずつ順番に出力される第１の画素信号及び第２の画素信号が入力される。ｉは１以上ｎ以下の各整数である。例えば、Ｎ＝３４５６、ｎ＝２４、ｍ＝１４４であってもよい。すなわち、ｉ番目のＣＤＳ回路１３０は、各ラインメモリー１２０が保存する第１の画素信号及び第２の画素信号がそれぞれ第１の信号及び第２の信号として入力され、第１の画素信号と第２の画素信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。
【0039】
また、２４００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から２つずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、２つの第２の画素信号が電圧加算された第１の信号と２つの第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、１２００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から４つずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、４つの第１の画素信号が電圧加算された第１の信号と４つの第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、６００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から８個ずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、８個の第１の画素信号が電圧加算された第１の信号と８個の第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。また、３００ｄｐｉの解像度に設定された場合、ｉ番目のＣＤＳ回路１３０には、（ｉ－１）×ｍ＋１番目～ｉ×ｍ番目のｍ個のラインメモリー１２０から１６個ずつ順番に出力される第１の画素信号及び第２の画素信号が同時に入力される。したがって、ｉ番目のＣＤＳ回路１３０は、１６個の第１の画素信号が電圧加算された第１の信号と１６個の第２の画素信号が電圧加算された第２の信号とを差動増幅した画素信号ＣＤＳＯ［ｉ－１］を第３の信号として出力する。
【0040】
本実施形態では、各ラインメモリー１２０は、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルからローレベルに変化した後の所定の期間に画素信号を取得して第１の画素信号として第１の記憶素子に保存し、露光終了後の所定の期間に画素信号を取得して第２の画素信号として第２の記憶素子に保存する。そのため、第２の画素信号と第１の画素信号の電圧差が、各画素回路１１０が露光時間Δｔの間に被読取媒体から受けた光に応じた電圧に相当する。したがって、ｉ番目のＣＤＳ回路１３０は、各画素回路１１０から出力される第２の画素信号に含まれる雑音を相関二重サンプリングによって除去し、各画素回路１１０が受けた光に応じた電圧の画素信号ＣＤＳＯ［ｉ－１］を出力する。
【0041】
ｎ個のＣＤＳ回路１３０は、１つずつ順番に動作して画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］を互いに排他的に出力する。
【0042】
このように、Ｎ個のラインメモリー１２０及びｎ個のＣＤＳ回路１３０は、Ｎ個の画素回路１１０から画素信号を読み出して画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］を出力する読み出し回路１７０を構成する。
【0043】
画素信号ＣＤＳＯ［０］～ＣＤＳＯ［ｎ－１］は、順番に画素信号ＣＤＳＯとしてプリアンプ１４０に入力される。プリアンプ１４０は、画素信号ＣＤＳＯを増幅した信号を出力する。プリアンプ１４０から出力される信号は、Ｎ個の画素回路１１０によって読み取られた画像に対応する画像信号ＰＡＯとして、出力バッファー１５０に入力される。
【0044】
出力バッファー１５０は、画像信号ＰＡＯをバッファリングして画像信号ＯＳを出力する。画像信号ＯＳは、画像読取チップ４１５の外部端子から出力され、図５に示したアナログフロントエンド３０２に供給される。
【0045】
１－４．画像読取チップの回路配置
図７は、画像読取チップ４１５の回路配置例を示す図である。図７に示されるように、画像読取チップ４１５を構成する回路は、半導体基板１００上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、本実施形態では、画像読取チップ４１５は、１つのＩＣチップとして構成されている。
図７は、画像読取チップ４１５の回路配置例を示す図である。図７に示されるように、画像読取チップ４１５を構成する回路は、半導体基板１００上に、フォトリソ法を含む半導体プロセスによって一体に形成されている。つまり、本実施形態では、画像読取チップ４１５は、１つのＩＣチップとして構成されている。
【0046】
平面視で、半導体基板１００は矩形状であり、第１の長辺１００ａと、第１の長辺１００ａと対向する第２の長辺１００ｂと、第１の短辺１００ｃと、第１の短辺１００ｃと対向する第２の短辺１００ｄと、を有する。半導体基板１００は、例えばシリコン基板である。
【0047】
Ｎ個の画素回路１１０の各々及びＮ個のラインメモリー１２０の各々は、半導体基板１００の第１の長辺１００ａに沿った第１の領域Ａ１に配置されている。具体的には、第１の領域Ａ１において、Ｎ個の画素回路１１０が、半導体基板１００の第１の長辺１００ａに沿って一列に並んで配置されている。また、第１の領域Ａ１において、Ｎ個のラインメモリー１２０及びｎ個のＣＤＳ回路１３０で構成される読み出し回路１７０が、Ｎ個の画素回路１１０と対向するように配置されている。換言すれば、第１の領域Ａ１において、第１の長辺１００ａと読み出し回路１７０との間にＮ個の画素回路１１０が配置されている。
【0048】
走査回路１０２は、読み出し回路１７０と対向するように配置されている。換言すれば、Ｎ個の画素回路１１０と走査回路１０２との間に読み出し回路１７０が配置されている。
【0049】
ロジック回路１０１及びバッファー回路１０４は、半導体基板１００の第２の長辺１００ｂに沿った第２の領域Ａ２に配置されている。また、第２の領域Ａ２には、複数のパッド１８０、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０も配置されている。具体的には、第２の領域Ａ２において、複数のパッド１８０、ロジック回路１０１、プリアンプ１４０、出力バッファー１５０及びバイアス回路１６０が第２の長辺１００ｂに沿ってほぼ一列に配置されている。
【0050】
複数のパッド１８０のうちの１つは電源電圧ＶＤＤが供給される電源端子であり、複数のパッド１８０のうちの他の１つはグラウンド電圧ＶＳＳが供給されるグラウンド端子である。複数のパッド１８０のうちの他の２つは、クロック信号ＣＬＫとコマンド信号ＣＭＤがそれぞれ入力される入力端子であり、複数のパッド１８０のうちの他の１つは、画像信号ＯＳを出力する出力端子である。
【0051】
１－５．画素回路及びラインメモリーの構成
図６に示したＮ個の画素回路１１０はすべて同じ構成である。同様に、Ｎ個のラインメモリー１２０はすべて同じ構成である。図８は、画素回路１１０及びラインメモリー１２０の構成を示す図である。図８に示されるように、画素回路１１０は、受光素子１１１、反転増幅器１１２、容量素子１１３及びスイッチ素子１１４を備えている。
図６に示したＮ個の画素回路１１０はすべて同じ構成である。同様に、Ｎ個のラインメモリー１２０はすべて同じ構成である。図８は、画素回路１１０及びラインメモリー１２０の構成を示す図である。図８に示されるように、画素回路１１０は、受光素子１１１、反転増幅器１１２、容量素子１１３及びスイッチ素子１１４を備えている。
【0052】
受光素子１１１は、光を受けて電気信号に変換、すなわち光電変換する。具体的には、受光素子１１１は、光源４１２から照射された光が被読取媒体で反射した光を受けて電気信号に変換する。本実施形態では、受光素子１１１は、フォトダイオードで構成されており、アノードは接地され、カソードは反転増幅器１１２の入力端子と接続されている。
【0053】
反転増幅器１１２は、受光素子１１１と接続され、受光素子１１１による光電変換により生成された信号を反転増幅する。具体的には、反転増幅器１１２は、入力端子が受光素子１１１のカソードと接続され、基準電流Ｉｒｅｆ１に基づいて入力端子の電圧を反転増幅した電圧を出力端子から出力する。
【0054】
容量素子１１３は、その両端がそれぞれ反転増幅器１１２の入力端子及び出力端子と接続されている。すなわち、容量素子１１３は、反転増幅器１１２の出力端子から入力端子への信号帰還経路に設けられた帰還容量として機能する。
【0055】
スイッチ素子１１４は、その両端がそれぞれ反転増幅器１１２の入力端子及び出力端子と接続されている。スイッチ素子１１４の制御端子には、画素リセット信号ＰＩＸ＿ＲＳＴが入力され、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのときにスイッチ素子１１４の両端が導通し、画素リセット信号ＰＩＸ＿ＲＳＴがローレベルのときにスイッチ素子１１４の両端が非導通となる。画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルのとき、スイッチ素子１１４の両端が導通するため、容量素子１１３は、その両端がショートされて蓄積された電荷がリセットされる。
【0056】
反転増幅器１１２の出力端子から出力される信号は、画素信号ＰＩＸＯとしてラインメモリー１２０に入力される。
【0057】
画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号の電圧ＶＰＩＸＯ１は式（１）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号の電圧ＶＰＩＸＯ２は式（２）のようになる。式（１）及び式（２）において、Ｖｒｓｔは容量素子１１３の電荷がリセットされた直後の画素信号ＰＩＸＯの電圧である。また、式（２）において、Ｉｐｄは露光により受光素子１１１を流れる電流であり、Δｔは露光時間であり、Ｃｄは容量素子１１３の容量である。
【0058】
【数1】
【0059】
【数2】
【0060】
ラインメモリー１２０は、スイッチ素子１２１、容量素子１２２、ＮＭＯＳトランジスター１２３、定電流源１２４、スイッチ素子１２５、スイッチ素子１２６、容量素子１２７、容量素子１２８、スイッチ素子１２９ｐ及びスイッチ素子１２９ｎを備えている。
【0061】
スイッチ素子１２１は、一端が反転増幅器１１２の出力端子及び容量素子１１３の他端と接続されており、他端が容量素子１２２の一端と接続されている。すなわち、スイッチ素子１１４は、画素回路１１０と容量素子１１３との間に接続されている。スイッチ素子１２１の制御端子には、読み出し信号ＲＥＡＤが入力される。すなわち、読み出し信号ＲＥＡＤは、スイッチ素子１２１の制御信号であり、バッファー回路１０４は、読み出し信号ＲＥＡＤによってスイッチ素子１１４を駆動する。そして、読み出し信号ＲＥＡＤがハイレベルのときにスイッチ素子１２１の両端が導通し、読み出し信号ＲＥＡＤがローレベルのときにスイッチ素子１２１の両端が非導通となる。
【0062】
容量素子１２２は、一端がスイッチ素子１２１の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤがハイレベルのとき、スイッチ素子１２１の両端が導通し、画素回路１１０から出力される画素信号ＰＩＸＯの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２２に蓄積される。すなわち、読み出し信号ＲＥＡＤがハイレベルのとき、容量素子１２２は、画素回路１１０から出力される画素信号ＰＩＸＯを一時的に保存する。ここで、本実施形態では、画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルからローレベルに変化した後の所定の期間に読み出し信号ＲＥＡＤがハイレベルとなり、この読み出し信号ＲＥＡＤがハイレベルとなる期間の画素信号ＰＩＸＯが、第１の画素信号として容量素子１２２に一時的に保存される。また、露光終了後の所定の期間に読み出し信号ＲＥＡＤがハイレベルとなり、この読み出し信号ＲＥＡＤがハイレベルとなる期間の画素信号ＰＩＸＯが、第２の画素信号として容量素子１２２に一時的に保存される。
【0063】
画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号が保存された容量素子１２２の電圧Ｖｍｅｍ１は式（３）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号が保存された容量素子１２２の電圧Ｖｍｅｍ２は式（４）のようになる。
【0064】
【数3】
【0065】
【数4】
【0066】
ＮＭＯＳトランジスター１２３のゲートは、スイッチ素子１２１の他端及び容量素子１２２の一端と接続されている。ＮＭＯＳトランジスター１２３のドレインにはアナログ電源電圧ＡＶＤＤが供給される。ＮＭＯＳトランジスター１２３のソースは、定電流源１２４の一端、スイッチ素子１２５の一端及びスイッチ素子１２６の一端と接続されている。定電流源１２４の他端は接地されている。定電流源１２４は、基準電流Ｉｒｅｆ２に基づいて一定の電流を生成する。このＮＭＯＳトランジスター１２３及び定電流源１２４は、ソースフォロワー回路を構成し、ＮＭＯＳトランジスター１２３のソースは、ＮＭＯＳトランジスター１２３のゲートの電圧に応じた電圧、すなわち、容量素子１２２に蓄積された電荷に応じた電圧となる。
【0067】
スイッチ素子１２５は、一端がＮＭＯＳトランジスター１２３のソース、定電流源１２４の一端及びスイッチ素子１２６の一端と接続され、他端が容量素子１２７の一端と接続されている。スイッチ素子１２５の制御端子には読み出し信号ＲＥＡＤＮが入力され、読み出し信号ＲＥＡＤＮがハイレベルのときに、スイッチ素子１２５の両端が導通し、読み出し信号ＲＥＡＤＮがローレベルのときにスイッチ素子１２５の両端が非導通となる。
【0068】
容量素子１２７は、一端がスイッチ素子１２５の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤＮがハイレベルのとき、スイッチ素子１２５の両端が導通し、ＮＭＯＳトランジスター１２３のソースの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２７に蓄積される。ＮＭＯＳトランジスター１２３のソースは容量素子１２２に蓄積された電荷に応じた電圧となるので、読み出し信号ＲＥＡＤＮがハイレベルのときに、容量素子１２２に蓄積された電荷に応じた電荷が容量素子１２７に蓄積される。ここで、本実施形態では、容量素子１２２に第１の画素信号としての画素信号ＰＩＸＯが一時的に保存されているときに、読み出し信号ＲＥＡＤＮがハイレベルとなり、第１の画素信号としての画素信号ＰＩＸＯが容量素子１２７に保存される。
【0069】
スイッチ素子１２６は、一端がＮＭＯＳトランジスター１２３のソース、定電流源１２４の一端及びスイッチ素子１２５の一端と接続され、他端が容量素子１２８の一端と接続されている。スイッチ素子１２６の制御端子には読み出し信号ＲＥＡＤＳが入力され、読み出し信号ＲＥＡＤＳがハイレベルのときに、スイッチ素子１２６の両端が導通し、読み出し信号ＲＥＡＤＳがローレベルのときにスイッチ素子１２６の両端が非導通となる。
【0070】
容量素子１２８は、一端がスイッチ素子１２６の他端と接続され、他端は接地されている。読み出し信号ＲＥＡＤＳがハイレベルのとき、スイッチ素子１２６の両端が導通し、ＮＭＯＳトランジスター１２３のソースの電圧とグラウンド電圧ＶＳＳとの差に応じた電荷が容量素子１２８に蓄積される。ＮＭＯＳトランジスター１２３のソースは容量素子１２２に蓄積された電荷に応じた電圧となるので、読み出し信号ＲＥＡＤＳがハイレベルのときに、容量素子１２２に蓄積された電荷に応じた電荷が容量素子１２８に蓄積される。ここで、本実施形態では、容量素子１２２に第２の画素信号としての画素信号ＰＩＸＯが一時的に保存されているときに、読み出し信号ＲＥＡＤＳがハイレベルとなり、第２の画素信号としての画素信号ＰＩＸＯが容量素子１２８に保存される。
【0071】
スイッチ素子１２９ｐの一端は、スイッチ素子１２５の他端及び容量素子１２７の一端と接続されている。スイッチ素子１２９ｐの制御端子には選択信号ＳＥＬ［ｊ－１］が入力され、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、スイッチ素子１２９ｐの両端が導通し、選択信号ＳＥＬ［ｊ－１］がローレベルのときにスイッチ素子１２９ｐの両端が非導通となる。選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、スイッチ素子１２９ｐの両端が導通し、スイッチ素子１２９ｐの他端の電圧は、容量素子１２７の一端の電圧と等しくなる。すなわち、選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、容量素子１２７に保存されている第１の画素信号がスイッチ素子１２９ｐの他端から出力される。
【0072】
スイッチ素子１２９ｎの一端は、スイッチ素子１２６の他端及び容量素子１２８の一端と接続されている。スイッチ素子１２９ｎの制御端子には選択信号ＳＥＬ［ｊ－１］が入力され、選択信号ＳＥＬ［ｊ－１］がハイレベルのときに、スイッチ素子１２９ｎの両端が導通し、選択信号ＳＥＬ［ｊ－１］がローレベルのときにスイッチ素子１２９ｎの両端が非導通となる。選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、スイッチ素子１２９ｎの両端が導通し、スイッチ素子１２９ｎの他端の電圧は、容量素子１２８の一端の電圧と等しくなる。すなわち、選択信号ＳＥＬ［ｊ－１］がハイレベルのとき、容量素子１２８に保存されている第２の画素信号がスイッチ素子１２９ｎの他端から出力される。
【0073】
容量素子１２７に、画素リセット信号ＰＩＸ＿ＲＳＴによるリセット直後の画素信号ＰＩＸＯである第１の画素信号が保存された容量素子１２７の電圧ＶＮは式（５）のようになる。また、露光後の画素信号ＰＩＸＯである第２の画素信号が保存された容量素子１２８の電圧ＶＳは式（６）のようになる。式（５）及び式（６）において、ＶｔはＮＭＯＳトランジスター１２３の閾値電圧である。
【0074】
【数5】
【0075】
【数6】
【0076】
１－６．ＣＤＳ回路の構成
図６に示したｎ個のＣＤＳ回路１３０のうち、２番目～ｎ番目のＣＤＳ回路１３０はすべて同じ構成であり、１番目のＣＤＳ回路１３０は２番目～ｎ番目のＣＤＳ回路１３０とは構成が一部異なる。図９は、図６に示した１番目のＣＤＳ回路１３０の構成を示す図である。また、図１０は、図６に示した２番目～ｎ番目のＣＤＳ回路１３０の構成を示す図である。
図６に示したｎ個のＣＤＳ回路１３０のうち、２番目～ｎ番目のＣＤＳ回路１３０はすべて同じ構成であり、１番目のＣＤＳ回路１３０は２番目～ｎ番目のＣＤＳ回路１３０とは構成が一部異なる。図９は、図６に示した１番目のＣＤＳ回路１３０の構成を示す図である。また、図１０は、図６に示した２番目～ｎ番目のＣＤＳ回路１３０の構成を示す図である。
【0077】
図９及び図１０に示されるように、ＣＤＳ回路１３０は、容量素子１３１ｐ、容量素子１３１ｎ、スイッチ素子１３２ｐ、スイッチ素子１３２ｎ、演算増幅器１３３、ＮＭＯＳトランジスター１３４、定電流源１３５、スイッチ素子１３６、スイッチ素子１３７及びロジック回路１３８を備えている。
【0078】
容量素子１３１ｐは、一端が演算増幅器１３３の非反転入力端子及びスイッチ素子１３２ｐの一端と接続され、他端がスイッチ素子１３２ｐの他端及びスイッチ素子１３６の一端と接続されている。スイッチ素子１３６の他端は、基準電圧ノードＮＶＲＥＦＨと接続されている。基準電圧ノードＮＶＲＥＦＨは、ＶＲＥＦＨアンプ１６１が基準電圧ＶＲＥＦＨを出力するノードであり、スイッチ素子１３６の他端には基準電圧ＶＲＥＦＨが供給される。
【0079】
容量素子１３１ｎは、その両端がそれぞれ演算増幅器１３３の反転入力端子及び出力端子と接続されている。すなわち、容量素子１３１ｎは、演算増幅器１３３の出力端子から反転入力端子への信号帰還経路に設けられた帰還容量として機能する。
【0080】
スイッチ素子１３２ｎは、その両端がそれぞれ演算増幅器１３３の反転入力端子及び出力端子と接続されている。スイッチ素子１３２ｐの制御端子及びスイッチ素子１３２ｎの制御端子にはＣＤＳリセット信号ＣＤＳ＿ＲＳＴが入力される。ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのときにスイッチ素子１３２ｐ，１３２ｎの両端が導通し、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときにスイッチ素子１３２ｐ，１３２ｎの両端が非導通となる。ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがハイレベルのとき、スイッチ素子１３２ｐ，１３２ｎの両端が導通するため、容量素子１３１ｐ，１３１ｎは、その両端がショートされて蓄積された電荷がリセットされる。
【0081】
演算増幅器１３３の非反転入力端子は、ｍ個のスイッチ素子１２９ｐの各々が導通するときにｍ個の容量素子１２７の各々の一端と電気的に接続される。また、演算増幅器１３３の反転入力端子は、ｍ個のスイッチ素子１２９ｎの各々が導通するときにｍ個の容量素子１２８の各々の一端と電気的に接続される。
【0082】
４８００ｄｐｉの解像度に設定された場合、ｉ番目のブロック１０３－ｉにおいて、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が１つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが１つずつ順番に導通してｍ個の容量素子１２７が１つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが１つずつ順番に導通してｍ個の容量素子１２８が１つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が１つずつ順番に非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が１つずつ順番に反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。
【0083】
また、２４００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が２つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが２つずつ順番に導通してｍ個の容量素子１２７が２つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが２つずつ順番に導通してｍ個の容量素子１２８が２つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が２つずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が２つずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。
【0084】
また、１２００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が４つずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが４つずつ順番に導通してｍ個の容量素子１２７が４つずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが４つずつ順番に導通してｍ個の容量素子１２８が４つずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が４つずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が４つずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。
【0085】
また、６００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が８個ずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが８個ずつ順番に導通してｍ個の容量素子１２７が８個ずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが８個ずつ順番に導通してｍ個の容量素子１２８が８個ずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が８個ずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が８個ずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。
【0086】
また、３００ｄｐｉの解像度に設定された場合、ｍ個の選択信号ＳＥＬ［（ｉ－１）×ｍ］～ＳＥＬ［ｉ×ｍ－１］が１６個ずつ順番にハイレベルになるので、ｍ個のスイッチ素子１２９ｐが１６個ずつ順番に導通してｍ個の容量素子１２７が１６個ずつ順番にその一端が演算増幅器１３３の非反転入力端子と電気的に接続され、ｍ個のスイッチ素子１２９ｎが１６個ずつ順番に導通してｍ個の容量素子１２８が１６個ずつ順番にその一端が演算増幅器１３３の反転入力端子と電気的に接続される。したがって、ｍ個の容量素子１２７に保存された第１の画素信号が１６個ずつ順番に電圧加算された画素信号が非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］として演算増幅器１３３の非反転入力端子に入力され、ｍ個の容量素子１２８に保存された第２の画素信号が１６個ずつ順番に電圧加算された画素信号が反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］として演算増幅器１３３の反転入力端子に入力される。
【0087】
演算増幅器１３３のスタンバイ端子には、スタンバイ信号ＰＤ＿ＳＴＢＹが入力され、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、演算増幅器１３３の反転入力端子及び非反転入力端子はアナログ電源電圧ＡＶＤＤにプルアップされる。
【0088】
ＮＭＯＳトランジスター１３４のゲートは、演算増幅器１３３の出力端子と接続されている。ＮＭＯＳトランジスター１３４のドレインにはアナログ電源電圧ＡＶＤＤが供給される。ＮＭＯＳトランジスター１３４のソースは、定電流源１３５の一端及びスイッチ素子１３７の一端と接続されている。定電流源１３５の他端は接地されている。定電流源１３５は、バイアス電流Ｉｂｉａｓ３に基づいて一定の電流を生成する。このＮＭＯＳトランジスター１３４及び定電流源１３５は、ソースフォロワー回路を構成し、ＮＭＯＳトランジスター１３４のソースは、ＮＭＯＳトランジスター１３４のゲートの電圧に応じた電圧、すなわち、演算増幅器１３３の出力端子の電圧に応じた電圧となる。
【0089】
図９に示されるように、１番目のブロック１０３－１において、ＣＤＳ回路１３０に含まれるロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹ、スタート信号ＳＴ＿ＢＬＫ［０］及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤに基づいて、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］を生成する。具体的には、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、ローレベルのＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びハイレベルのＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］を生成する。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルからローレベルに変化すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］をローレベルからハイレベルに変化させる。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときに、スタート信号ＳＴ＿ＢＬＫ［０］がローレベルからハイレベルに変化すると、クロック信号ＣＬＫのパルス数のカウントを開始し、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］をハイレベルからローレベルに変化させるとともに、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］をハイレベルからローレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がともにハイレベルからローレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［１］がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路１３８は、ダミーエンド信号ＤＵＭＭＹ＿ＥＮＤがローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］をローレベルからハイレベルに変化させる。
【0090】
ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］は、演算増幅器１３３のイネーブル端子及びスイッチ素子１３７の制御端子に入力される。演算増幅器１３３は、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのときに動作し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がローレベルのときに動作を停止する。また、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのときにスイッチ素子１３７の両端が導通し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がローレベルのときにスイッチ素子１３７の両端が非導通となる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのとき、スイッチ素子１３７の両端が導通し、スイッチ素子１３７の他端の電圧は、ＮＭＯＳトランジスター１３４のソースの電圧と等しくなる。すなわち、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］がハイレベルのとき、演算増幅器１３３の出力端子の電圧に応じた電圧の画素信号ＣＤＳＯ［０］がスイッチ素子１３７の他端から出力される。
【0091】
ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］は、スイッチ素子１３６の制御端子に入力される。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がハイレベルのときにスイッチ素子１３６の両端が導通し、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がローレベルのときにスイッチ素子１３６の両端が非導通となる。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［０］がハイレベルのとき、スイッチ素子１３６の両端が導通し、容量素子１３１ｐの他端の電圧が基準電圧ＶＲＥＦＨと等しくなる。
【0092】
図１０に示されるように、２番目～ｎ番目のブロック１０３－２～１０３－ｎのうちのｉ番目のブロック１０３－ｉにおいて、ＣＤＳ回路１３０に含まれるロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹ、スタート信号ＳＴ＿ＢＬＫ［０］、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］及びダミーエンド信号ＤＵＭＭＹ＿ＥＮＤに基づいて、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］及び出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］を生成する。具体的には、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがハイレベルのとき、ローレベルのＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］及びハイレベルのＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］を生成する。また、ロジック回路１３８は、スタート信号ＳＴ＿ＢＬＫ［０］がローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をハイレベルからローレベルに変化させる。また、ロジック回路１３８は、スタンバイ信号ＰＤ＿ＳＴＢＹがローレベルのときに、スタート信号ＳＴ＿ＢＬＫ［ｉ－２］がローレベルからハイレベルに変化すると、クロック信号ＣＬＫのパルス数のカウントを開始し、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］をローレベルからハイレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がローレベルからハイレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］がローレベルからハイレベルに変化するタイミングよりも所定時間前である。また、ロジック回路１３８は、スタート信号ＳＴ＿ＢＬＫ［ｉ－１］がローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をローレベルからハイレベルに変化させるとともに、クロック信号ＣＬＫのパルス数のカウントを開始する。そして、ロジック回路１３８は、カウント値が所定の値に達すると、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］をハイレベルからローレベルに変化させるとともに、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をハイレベルからローレベルに変化させる。ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］及びＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がともにハイレベルからローレベルに変化するタイミングは、スタート信号ＳＴ＿ＢＬＫ［ｉ］がローレベルからハイレベルに変化するタイミングと一致する。また、ロジック回路１３８は、ダミーエンド信号ＤＵＭＭＹ＿ＥＮＤがローレベルからハイレベルに変化すると、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］をローレベルからハイレベルに変化させる。また、ロジック回路１３８は、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］として、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］との論理積信号を生成する。すなわち、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がともにハイレベルの時に出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］はハイレベルとなり、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］とＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］の少なくとも一方がローレベルのときに出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］はローレベルとなる。
【0093】
ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］は、演算増幅器１３３のイネーブル端子に入力される。演算増幅器１３３は、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がハイレベルのときに動作し、ＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［ｉ－１］がローレベルのときに動作を停止する。
【0094】
ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］は、スイッチ素子１３６の制御端子に入力される。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がハイレベルのときにスイッチ素子１３６の両端が導通し、ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がローレベルのときにスイッチ素子１３６の両端が非導通となる。ＶＲＥＦスイッチ制御信号ＶＲＥＦＳＷ［ｉ－１］がハイレベルのとき、スイッチ素子１３６の両端が導通し、容量素子１３１ｐの他端の電圧が基準電圧ＶＲＥＦＨと等しくなる。
【0095】
出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］は、スイッチ素子１３７の制御端子に入力される。出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのときにスイッチ素子１３７の両端が導通し、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がローレベルのときにスイッチ素子１３７の両端が非導通となる。出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのとき、スイッチ素子１３７の両端が導通し、スイッチ素子１３７の他端の電圧は、ＮＭＯＳトランジスター１３４のソースの電圧と等しくなる。すなわち、出力イネーブル信号ＯＵＴ＿ＥＮ［ｉ－１］がハイレベルのとき、演算増幅器１３３の出力端子の電圧に応じた電圧の画素信号ＣＤＳＯ［ｉ－１］がスイッチ素子１３７の他端から出力される。
【0096】
【0097】
【数7】
【0098】
また、スイッチ素子１３２ｐ，１３２ｎの両端がともに非導通であり、かつ、スイッチ素子１３６の両端が導通するときの演算増幅器１３３の出力端子の電圧ＶＣＤＳ_ｓｉｇは式（８）のようになる。式（８）において、ＣＩＮＰは演算増幅器１３３の非反転入力端子に電気的に接続される１又は複数の容量素子１２７の容量の総和であり、ＣＩＮＮは演算増幅器１３３の反転入力端子に電気的に接続される１又は複数の容量素子１２８の容量の総和である。また、Ｃｆ１は容量素子１３１ｐの容量であり、Ｃｆ２は容量素子１３１ｎの容量である。また、ＶＩＮＰは演算増幅器１３３の非反転入力端子に入力される非反転入力信号ＣＤＳ＿ＩＮＰ［ｉ－１］の電圧であり、ＶＩＮＮは演算増幅器１３３の反転入力端子に入力される反転入力信号ＣＤＳ＿ＩＮＮ［ｉ－１］の電圧である。
【0099】
【数8】
【0100】
式（８）において、ＣＩＮＰ＝ＣＩＮＮ、Ｃｆ１＝Ｃｆ２とすると、演算増幅器１３３の出力端子の電圧ＶＣＤＳ_ｓｉｇは式（９）のようになる。
【0101】
【数9】
【0102】
１－７．バイアス電流生成回路の構成
図１１は、図６に示したバイアス電流生成回路１６２の構成を示す図である。図１１に示されるように、バイアス電流生成回路１６２は、定電流源２０１、ＮＭＯＳトランジスター２０２，２０３，２０４及びＰＭＯＳトランジスター２０５，２０６，２０７，２０８，２０９，２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７を含む。
図１１は、図６に示したバイアス電流生成回路１６２の構成を示す図である。図１１に示されるように、バイアス電流生成回路１６２は、定電流源２０１、ＮＭＯＳトランジスター２０２，２０３，２０４及びＰＭＯＳトランジスター２０５，２０６，２０７，２０８，２０９，２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７を含む。
【0103】
定電流源２０１は、一端にアナログ電源電圧ＡＶＤＤが供給され、他端がＮＭＯＳトランジスター２０２のドレイン及びゲートと接続されている。ＮＭＯＳトランジスター２０２のソースは接地されている。
【0104】
ＮＭＯＳトランジスター２０３は、ゲートがＮＭＯＳトランジスター２０２のゲート及びドレインと接続され、ドレインがＰＭＯＳトランジスター２０５のゲート及びＰＭＯＳトランジスター２０６のドレインと接続され、ソースが接地されている。
【0105】
ＮＭＯＳトランジスター２０４は、ゲートがＮＭＯＳトランジスター２０２のゲート及びドレインと接続され、ドレインがＰＭＯＳトランジスター２０７のドレイン及びＰＭＯＳトランジスター２０６，２０７の各ゲートと接続され、ソースが接地されている。
【0106】
ＰＭＯＳトランジスター２０５は、ゲートがＰＭＯＳトランジスター２０８，２１０，２１２，２１４，２１６の各ゲート及びＰＭＯＳトランジスター２０６のドレインと接続され、ソースにアナログ電源電圧ＡＶＤＤが供給され、ドレインがＰＭＯＳトランジスター２０６のソースと接続されている。
【0107】
ＰＭＯＳトランジスター２０８，２１０，２１２，２１４，２１６の各ソースにはアナログ電源電圧ＡＶＤＤが供給され、ＰＭＯＳトランジスター２０８，２１０，２１２，２１４，２１６の各ドレインは、ＰＭＯＳトランジスター２０９，２１１，２１３，２１５，２１７の各ソースと接続されている。
【0108】
ＰＭＯＳトランジスター２０７のソースにはアナログ電源電圧ＡＶＤＤが供給され、ＰＭＯＳトランジスター２０７のゲートはＰＭＯＳトランジスター２０６，２０９，２１１，２１３，２１５，２１７の各ゲートと接続されている。
【0109】
このように構成されているバイアス電流生成回路１６２は、ＰＭＯＳトランジスター２０９，２１１，２１３，２１５，２１７の各ドレインに流れる電流をそれぞれバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２，Ｉｂｉａｓ３，Ｉｂｉａｓ４，Ｉｂｉａｓ５として出力する。
【0110】
１－８．画像読取チップの動作
図１２は、画像読取チップ４１５による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図１２は、スキャナーユニット３による画像の読み取りの解像度が４８００ｄｐｉに設定された場合のタイミングチャート図である。
図１２は、画像読取チップ４１５による画像の読み取り動作のタイミングを示すタイミングチャート図である。なお、図１２は、スキャナーユニット３による画像の読み取りの解像度が４８００ｄｐｉに設定された場合のタイミングチャート図である。
【0111】
図１２に示されるように、時刻ｔ１から時刻ｔ２の期間において画素リセット信号ＰＩＸ＿ＲＳＴがハイレベルとなり、Ｎ個の画素回路１１０から出力される各画素信号ＰＩＸＯが所定の電圧にリセットされる。
【0112】
時刻ｔ２から時刻ｔ５までの時間Δｔの期間において赤色ＬＥＤ４１２Ｒが発光する。時刻ｔ１から時刻ｔ３の期間において読み出し信号ＲＥＡＤがハイレベルとなり、Ｎ個のラインメモリー１２０の各容量素子１２２にＮ個の画素回路１１０から出力される所定の電圧の各画素信号ＰＩＸＯが一時的に保存される。各容量素子１２２の電圧は、画素リセット信号ＰＩＸ＿ＲＳＴによってリセットされた所定の電圧であり、前出の式（３）のようになる。
【0113】
時刻ｔ４から時刻ｔ５の期間において読み出し信号ＲＥＡＤＮがハイレベルとなり、各ラインメモリー１２０において容量素子１２２に一時的に保存されている画素信号が容量素子１２７に保存される。各容量素子１２７の電圧は、前出の式（５）のようになる。
【0114】
時刻ｔ５から時刻ｔ６の期間において読み出し信号ＲＥＡＤがハイレベルとなり、Ｎ個のラインメモリー１２０の各容量素子１２２にＮ個の画素回路１１０から出力される各画素信号ＰＩＸＯが一時的に保存される。各容量素子１２２の電圧は、赤色ＬＥＤ４１２Ｒの発光によって露光時間Δｔの間に各受光素子１１１が被読取媒体から受けた光に応じた電圧であり、前出の式（４）のようになる。
【0115】
時刻ｔ５から時刻ｔ７の期間において読み出し信号ＲＥＡＤＳがハイレベルとなり、各ラインメモリー１２０において容量素子１２２に一時的に保存されている画素信号が容量素子１２８に保存される。各容量素子１２８の電圧は、前出の式（６）のようになる。
【0116】
【0117】
図１３に示されるように、時刻ｔ８から時刻ｔ９の期間において、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルとハイレベルを周期的に繰り返す。そして、ｎ個のＣＤＳイネーブル信号ＣＤＳ＿ＥＮ［０］～ＣＤＳ＿ＥＮ［ｎ－１］が順番にハイレベルとなり、ＣＤＳリセット信号ＣＤＳ＿ＲＳＴがローレベルのときに選択信号ＳＥＬ［０］～ＳＥＬ［Ｎ－１］が１つずつ順番にハイレベルとなる。選択信号ＳＥＬ［ｉ－１］がハイレベルのとき、ｉ番目のＣＤＳ回路１３０の演算増幅器１３３の出力電圧は前出の式（８）あるいは式（９）のようになる。
【0118】
そして、時刻ｔ８から時刻ｔ９の期間において、赤色ＬＥＤ４１２Ｒの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。
【0119】
なお、時刻ｔ８において、画素リセット信号ＰＩＸ＿ＲＳＴが所定時間ハイレベルとなった後、緑色ＬＥＤ４１２Ｇが発光し、緑色ＬＥＤ４１２Ｇの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。緑色ＬＥＤ４１２Ｇが発光する期間は、赤色ＬＥＤ４１２Ｒの発光によって生成される画像信号ＯＳが出力される期間と一部重複する。また、緑色ＬＥＤ４１２Ｇの発光が終了した後に、画素リセット信号ＰＩＸ＿ＲＳＴが所定時間ハイレベルとなった後、青色ＬＥＤ４１２Ｂが発光し、青色ＬＥＤ４１２Ｂの発光によって各受光素子１１１が受けた光に応じた電圧の時系列である画像信号ＯＳが出力される。青色ＬＥＤ４１２Ｂが発光する期間は、緑色ＬＥＤ４１２Ｇの発光によって生成される画像信号ＯＳが出力される期間と一部重複する。緑色ＬＥＤ４１２Ｇ又は青色ＬＥＤ４１２Ｂの発光が開始してから画像信号ＯＳの出力が終了するまでの動作タイミングは、赤色ＬＥＤ４１２Ｒの発光が開始してから画像信号ＯＳの出力が終了するまでの動作タイミングと同様であるので、その説明を省略する。
【0120】
１－９．画素信号のオフセット変動の低減
読み出し信号ＲＥＡＤがハイレベルからローレベルに変化する立ち下がりタイミングで、ラインメモリー１２０のＮ個のスイッチ素子１２１が導通状態から非導通状態に一斉に変化することにより、Ｎ個の容量素子１２２に保存される画素信号が確定する。例えばＮ＞１０００であれば、数千個のスイッチ素子１２１の状態が一斉に変化するときに、バッファー回路１０４から出力される電流によって各スイッチ素子１２１の寄生容量が充放電される結果、アナログ電源電圧ＡＶＤＤが大きく変動する。このアナログ電源電圧ＡＶＤＤの変動により、各画素回路１１０から出力される画素信号ＰＩＸＯに雑音が混入し、各容量素子１２２に保存される画素信号に雑音に相当するオフセットが生じることになる。一方、ＭＯＳの熱雑音や１／ｆ雑音により、読み出し信号ＲＥＡＤは波打つように立ち下がり、各スイッチ素子１２１が導通状態から非導通状態に変化するタイミングがばらつき、その結果、イメージセンサーモジュール４１が被読取媒体の画像を読み取るライン毎に、各容量素子１２２に保存される画素信号のオフセット量がばらつくことになる。これに対して、Ｎ個の画素回路１１０やＮ個のラインメモリー１２０には、アナログ電源電圧ＡＶＤＤと読み出し信号ＲＥＡＤとが共通に入力されるので、各ラインにおいてＮ個の容量素子１２２に保存されるＮ個の画素信号のオフセット量はほぼ同じになる。したがって、各スイッチ素子１２１が導通状態から非導通状態に変化するタイミングがライン毎にばらつくと、読み取った画像に横筋が生じることになる。特に、解像度が３００ｄｐｉに設定された場合には１６個の画素信号が電圧加算されるが、画像を高速に読み取るために露光時間Δｔを例えば１／１６にすると、各画素回路１１０から出力される画素信号ＰＩＸＯが１／１６になるのに対して、各容量素子１２２に保存される画素信号のオフセット量は変わらないので、電圧加算された画素信号に対してオフセット量が１６倍になり、読み取った画像に生じる横筋がより鮮明になってしまう。
読み出し信号ＲＥＡＤがハイレベルからローレベルに変化する立ち下がりタイミングで、ラインメモリー１２０のＮ個のスイッチ素子１２１が導通状態から非導通状態に一斉に変化することにより、Ｎ個の容量素子１２２に保存される画素信号が確定する。例えばＮ＞１０００であれば、数千個のスイッチ素子１２１の状態が一斉に変化するときに、バッファー回路１０４から出力される電流によって各スイッチ素子１２１の寄生容量が充放電される結果、アナログ電源電圧ＡＶＤＤが大きく変動する。このアナログ電源電圧ＡＶＤＤの変動により、各画素回路１１０から出力される画素信号ＰＩＸＯに雑音が混入し、各容量素子１２２に保存される画素信号に雑音に相当するオフセットが生じることになる。一方、ＭＯＳの熱雑音や１／ｆ雑音により、読み出し信号ＲＥＡＤは波打つように立ち下がり、各スイッチ素子１２１が導通状態から非導通状態に変化するタイミングがばらつき、その結果、イメージセンサーモジュール４１が被読取媒体の画像を読み取るライン毎に、各容量素子１２２に保存される画素信号のオフセット量がばらつくことになる。これに対して、Ｎ個の画素回路１１０やＮ個のラインメモリー１２０には、アナログ電源電圧ＡＶＤＤと読み出し信号ＲＥＡＤとが共通に入力されるので、各ラインにおいてＮ個の容量素子１２２に保存されるＮ個の画素信号のオフセット量はほぼ同じになる。したがって、各スイッチ素子１２１が導通状態から非導通状態に変化するタイミングがライン毎にばらつくと、読み取った画像に横筋が生じることになる。特に、解像度が３００ｄｐｉに設定された場合には１６個の画素信号が電圧加算されるが、画像を高速に読み取るために露光時間Δｔを例えば１／１６にすると、各画素回路１１０から出力される画素信号ＰＩＸＯが１／１６になるのに対して、各容量素子１２２に保存される画素信号のオフセット量は変わらないので、電圧加算された画素信号に対してオフセット量が１６倍になり、読み取った画像に生じる横筋がより鮮明になってしまう。
【0121】
読み出し信号ＲＥＡＤの立ち下がりのスルーレートを短くするほど各スイッチ素子１２１が導通状態から非導通状態に変化するタイミングのばらつきが小さくなるが、瞬時電流量が大きくなるため、逆にアナログ電源電圧ＡＶＤＤの変動量は大きくなってしまう。したがって、読み出し信号ＲＥＡＤの立ち下がりのスルーレートを変更しても、各容量素子１２２に保存される画素信号のオフセット量のばらつきを低減させることは困難である。また、アナログ電源電圧ＡＶＤＤの変動の周波数成分は、例えば１００ＭＨｚ～ＧＨｚオーダーであるため、このような高周波の変動を除去する回路を実現することも一般的に困難である。
【0122】
そこで、本実施形態では、各容量素子１２２に保存される画素信号のオフセット量のばらつきを低減させるための対策として、図６に示したように、読み出し信号ＲＥＡＤを出力するバッファー回路１０４には、アナログ電源電圧ＡＶＤＤではなくデジタル電源電圧ＤＶＤＤが供給されるようにしている。
【0123】
図１４は、第１実施形態における画像読取チップ４１５の回路配置及び一部の配線パターンを示す図である。図１４では、図７に対して第１の電源配線１９１、第２の電源配線１９２及び信号配線１９３が追加されている。図１４に示すように、半導体基板１００において、第１の電源配線１９１及び第２の電源配線１９２は、電源電圧ＶＤＤが供給される電源端子に相当するパッド８０と接続されている。第１の電源配線１９１と第２の電源配線１９２とは、互いに異なる配線であり、電源電圧ＶＤＤが供給されるパッド８０の近傍で分離されている。第１の電源配線１９１はアナログ電源電圧ＡＶＤＤの配線であり、第２の電源配線１９２はデジタル電源電圧ＤＶＤＤの配線である。各画素回路１１０及び各ラインメモリー１２０は、第１の電源配線１９１が接続されており、パッド８０から第１の電源配線１９１を介してアナログ電源電圧ＡＶＤＤが供給される。ロジック回路１０１及びバッファー回路１０４は、第２の電源配線１９２が接続されており、パッド８０から第２の電源配線１９２を介してデジタル電源電圧ＤＶＤＤが供給される。
【0124】
ロジック回路１０１は、第１の領域Ａ１の中央部に配置されており、バッファー回路１０４は、ロジック回路１０１が配置される矩形領域の一部に配置されている。したがって、バッファー回路１０４と各画素回路１１０との距離は、バッファー回路１０４とロジック回路１０１との距離よりも長い。同様に、バッファー回路１０４と各ラインメモリー１２０との距離は、バッファー回路１０４とロジック回路１０１との距離よりも長い。すなわち、第１の電源配線１９１を介してアナログ電源電圧ＡＶＤＤが供給されるＮ個の各画素回路１１０及びＮ個のラインメモリー１２０と、第２の電源配線１９２を介してデジタル電源電圧ＤＶＤＤが供給されるロジック回路１０１及びバッファー回路１０４とが、離れて配置されている。そして、バッファー回路１０４から出力される読み出し信号ＲＥＡＤは、信号配線１９３を伝搬してＮ個のラインメモリー１２０に共通に供給される。
【0125】
このような配置により、バッファー回路１０４から出力される読み出し信号ＲＥＡＤによって各スイッチ素子１２１の寄生容量が充放電されると、図１５の破線に示すように、まずデジタル電源電圧ＤＶＤＤが変動する。このデジタル電源電圧ＤＶＤＤの変動が第２の電源配線１９２を伝搬してパッド８０に到達し、さらに、この変動がパッド８０から第１の電源配線１９１に伝搬してアナログ電源電圧ＡＶＤＤが変動する。そして、アナログ電源電圧ＡＶＤＤの変動が第１の電源配線１９１を伝搬して各画素回路１１０に伝搬することにより、画素信号ＰＩＸＯに雑音が混入する。このように、デジタル電源電圧ＤＶＤＤが変動してからアナログ電源電圧ＡＶＤＤが変動するまでに時間差が生じるため、読み出し信号ＲＥＡＤの立ち下がりタイミングでは、アナログ電源電圧ＡＶＤＤが変動しておらず、画素信号ＰＩＸＯに雑音が混入していない。したがって、ライン毎に各容量素子１２２に保存される画素信号のオフセット量のばらつきが低減される。
【0126】
なお、図１４では、第１の電源配線１９１と第２の電源配線１９２とは、電源電圧ＶＤＤが供給されるパッド８０の近傍で分離されているが、第１の電源配線１９１が接続されるパッド８０と第２の電源配線１９２が接続されるパッド８０とが互いに異なってもよい。すなわち、画像読取チップ４１５は、アナログ電源電圧ＡＶＤＤとデジタル電源電圧ＤＶＤＤとがそれぞれ供給される２つの電源端子を有してもよい。
【0127】
１－１０．作用効果
以上に説明したように、第１実施形態における画像読取チップ４１５では、バッファー回路１０４は第２の電源配線１９２と接続されているので、バッファー回路１０４が各ラインメモリー１２０のスイッチ素子１２１を駆動して容量素子１２２に保存される画素信号が確定する前後で第２の電源配線１９２に供給されるデジタル電源電圧ＤＶＤＤが変動する。このデジタル電源電圧ＤＶＤＤの変動は、第２の電源配線１９２を伝搬して第１の電源配線１９１に到達し、第１の電源配線１９１に供給されるアナログ電源電圧ＡＶＤＤが変動する。各画素回路１１０は第１の電源配線１９１と接続されているので、アナログ電源電圧ＡＶＤＤの変動により、各画素回路１１０から出力される画素信号ＰＩＸＯに雑音が混入するが、デジタル電源電圧ＤＶＤＤが変動してからアナログ電源電圧ＡＶＤＤが変動するまでに時間差が生じる。
以上に説明したように、第１実施形態における画像読取チップ４１５では、バッファー回路１０４は第２の電源配線１９２と接続されているので、バッファー回路１０４が各ラインメモリー１２０のスイッチ素子１２１を駆動して容量素子１２２に保存される画素信号が確定する前後で第２の電源配線１９２に供給されるデジタル電源電圧ＤＶＤＤが変動する。このデジタル電源電圧ＤＶＤＤの変動は、第２の電源配線１９２を伝搬して第１の電源配線１９１に到達し、第１の電源配線１９１に供給されるアナログ電源電圧ＡＶＤＤが変動する。各画素回路１１０は第１の電源配線１９１と接続されているので、アナログ電源電圧ＡＶＤＤの変動により、各画素回路１１０から出力される画素信号ＰＩＸＯに雑音が混入するが、デジタル電源電圧ＤＶＤＤが変動してからアナログ電源電圧ＡＶＤＤが変動するまでに時間差が生じる。
【0128】
特に、各画素回路１１０及び各ラインメモリー１２０は、半導体基板１００の第１の長辺１００ａに沿った第１の領域Ａ１に配置されており、電源端子に相当するパッド８０、ロジック回路１０１及びバッファー回路１０４は、半導体基板１００の第２の長辺１００ｂに沿った第２の領域Ａ２に配置されている。さらに、バッファー回路１０４と各画素回路１１０との距離は、バッファー回路１０４とロジック回路１０１との距離よりも長いので、各画素回路１１０及び各ラインメモリー１２０と電源端子に相当するパッド８０、ロジック回路１０１及びバッファー回路１０４との距離が離れている。そのため、第１の電源配線１９１や第２の電源配線１９２が長くなり、デジタル電源電圧ＤＶＤＤが変動してからアナログ電源電圧ＡＶＤＤが変動するまでに時間差が大きくなる。
【0129】
そのため、各容量素子１２２に保存される画素信号が確定するときにはまだアナログ電源電圧ＡＶＤＤが変動しておらず、画素信号に雑音が混入していない。したがって、第１実施形態における画像読取チップ４１５によれば、各容量素子１２２に保存される画素信号のオフセット量のばらつきが低減される。
【0130】
そして、第１実施形態のスキャナーユニット３は、電源電圧の変動に起因して生じる各画素信号のオフセット量のばらつきを低減させることが可能な画像読取チップ４１５を備えるので、読み取った画像に横筋が生じるおそれを低減させることができる。
【0131】
２．第２実施形態
以下、第２実施形態について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
以下、第２実施形態について、第１実施形態と同様の構成については同じ符号を付し、第１実施形態と同様の説明は省略又は簡略し、主として第１実施形態と異なる内容について説明する。
【0132】
各ラインメモリー１２０の容量素子１２２に保存される画素信号のオフセット量がばらつく要因としては、アナログ電源電圧ＡＶＤＤの変動以外にも、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の熱雑音や１／ｆ雑音が考えられる。熱雑音は、抵抗体内の自由電子の熱振動によって発生する雑音のことであり、出力容量によって帯域が制限される性質がある。一方、１／ｆ雑音はＭＯＳのゲート酸化膜とＳｉＯ２界面に形成されたエネルギー準位に電子が不規則に捕獲される現象のことであり、１／ｆ雑音はゲート容量の平方根に反比例する性質がある。これらの性質を踏まえた上で、第２実施形態では、第１実施形態に対して、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の熱雑音及び１／ｆ雑音を低減させるための対策をさらに行う。
【0133】
図１６は、第２実施形態における画像読取チップ４１５の回路構成を示す図である。図１６に示されるように、第２実施形態における画像読取チップ４１５では、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の熱雑音を低減させるための対策として、バイアス回路１６０に容量素子１６５，１６６が設けられている。
【0134】
容量素子１６５は、一端がバイアス電流Ｉｂｉａｓ１が流れる配線と接続され、他端が接地されている。また、容量素子１６６は、一端がバイアス電流Ｉｂｉａｓ２が流れる配線と接続され、他端が接地されている。容量素子１６５，１６６は、例えば１０００ｐＦである。容量素子１６５，１６６によって、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の熱雑音の帯域が制限される。
【0135】
さらに、第２実施形態における画像読取チップ４１５では、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の１／ｆ雑音を低減させるための対策として、図１１に示したバイアス電流生成回路１６２に含まれるＮＭＯＳトランジスター２０２，２０３，２０４について、各ゲート幅を第１実施形態よりも大きくしている。例えば、第２実施形態におけるＮＭＯＳトランジスター２０２，２０３，２０４の各ゲート幅Ｗ２は、第１実施形態におけるＮＭＯＳトランジスター２０２，２０３，２０４の各ゲート幅Ｗ１の２倍以上、例えば４倍である。ＮＭＯＳトランジスター２０２，２０３，２０４の各ゲート幅を大きくすることにより、ＮＭＯＳトランジスター２０２，２０３，２０４で発生してバイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２に混入する１／ｆ雑音が低減される。
【0136】
第２実施形態における画像読取チップ４１５のその他の構成は、第１実施形態と同じであるため、その説明を省略する。
【0137】
以上に説明したように、第２実施形態のスキャナーユニット３によれば、画像読取チップ４１５において、読み出し信号ＲＥＡＤの立ち下がりにおけるアナログ電源電圧ＡＶＤＤの変動が低減されるとともに、さらに、各画素回路１１０に供給されるバイアス電流Ｉｂｉａｓ１及び各ラインメモリー１２０に供給されるバイアス電流Ｉｂｉａｓ２の熱雑音や１／ｆ雑音が低減される。したがって、各容量素子１２２に保存される画素信号のオフセット量のばらつきが低減される。
【0138】
３．第３実施形態
以下、第３実施形態について、第１実施形態又は第２実施形態と同様の構成については同じ符号を付し、第１実施形態又は第２実施形態と同様の説明は省略又は簡略し、主として第１実施形態及び第２実施形態と異なる内容について説明する。
以下、第３実施形態について、第１実施形態又は第２実施形態と同様の構成については同じ符号を付し、第１実施形態又は第２実施形態と同様の説明は省略又は簡略し、主として第１実施形態及び第２実施形態と異なる内容について説明する。
【0139】
各ラインメモリー１２０の容量素子１２２に保存される画素信号のオフセット量がばらつく要因としては、アナログ電源電圧ＡＶＤＤの変動、バイアス電流Ｉｂｉａｓ１，Ｉｂｉａｓ２の熱雑音や１／ｆ雑音以外にも、ロジック回路１０１が動作するときにクロック信号ＣＬＫに同期して発生する雑音が考えられる。具体的には、クロック信号ＣＬＫに同期して発生する雑音が、すべての画素回路１１０に共通して供給される基準電流Ｉｒｅｆ１及び画素リセット信号ＰＩＸ＿ＲＳＴやすべてのラインメモリー１２０に共通して供給される基準電流Ｉｒｅｆ２に混入し、あるいは、雑音が混入した各画素信号ＰＩＸＯが各容量素子１２２に保存されることで、各容量素子１２２に保存される画素信号のオフセット量がばらつくことになる。そこで、第３実施形態では、第１実施形態又は第２実施形態に対して、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２及び画素リセット信号ＰＩＸ＿ＲＳＴに混入される雑音を低減させるとともに、各容量素子１２２に保存される画素信号に混入する雑音を低減させるための対策をさらに行う。
【0140】
図１７は、第３実施形態における画像読取チップ４１５の回路配置及び一部の配線パターンを示す図である。図１７では、図１４に対して基準電流配線１９４、シールド配線１９５，１９６及び信号配線１９７が追加されている。
【0141】
基準電流配線１９４は、基準電流Ｉｒｅｆ１が流れる配線である。バイアス回路１６０のカレントミラー回路１６３から出力される基準電流Ｉｒｅｆ１は、基準電流配線１９４を伝搬してＮ個の画素回路１１０に供給される。シールド配線１９５，１９６は、基準電流配線１９４と並走しており、基準電流Ｉｒｅｆ１を他の信号に対してシールドする。したがって、基準電流Ｉｒｅｆ１に他の信号との干渉によって混入される雑音が低減される。なお、図示が省略されているが、Ｎ個のラインメモリー１２０に供給される基準電流Ｉｒｅｆ２が流れる基準電流配線に対しても、並走するシールド配線が設けられている。
【0142】
信号配線１９７は、画素リセット信号ＰＩＸ＿ＲＳＴが伝搬する配線であり、第１の信号配線１９７ａと、第２の信号配線１９７ｂと、第３の信号配線１９７ｃと、第４の信号配線１９７ｄと、を含む。第１の信号配線１９７ａは、半導体基板１００の第１の領域Ａ１に設けられており、Ｎ個の画素回路１１０と接続されている。第２の信号配線１９７ｂは、半導体基板１００の第２の領域Ａ２に設けられており、ロジック回路１０１と接続されている。第３の信号配線１９７ｃは、半導体基板１００の第１の短辺１００ｃに沿った第３の領域Ａ３に配置されており、第１の信号配線１９７ａ及び第２の信号配線１９７ｂと接続されている。第４の信号配線１９７ｄは、半導体基板１００の第２の短辺１００ｄに沿った第４の領域Ａ４に配置されており、第１の信号配線１９７ａ及び第２の信号配線１９７ｂと接続されている。そして、画素リセット信号ＰＩＸ＿ＲＳＴは、第２の信号配線１９７ｂから第３の信号配線１９７ｃ及び第４の信号配線１９７ｄを介して第１の信号配線１９７ａに伝搬し、Ｎ個の画素回路１１０に供給される。このように、画素リセット信号ＰＩＸ＿ＲＳＴは、半導体基板１００の中央部ではなく端部を迂回して伝搬するので、他の信号との干渉が少ない。したがって、画素リセット信号ＰＩＸ＿ＲＳＴに他の信号との干渉によって混入される雑音が低減される。
【0143】
また、各容量素子１２２に保存される画素信号に混入する雑音を低減させるための対策として、読み出し信号ＲＥＡＤの立ち下がりタイミングがクロック信号ＣＬＫのエッジと時間的に重ならないようにする。すなわち、第３実施形態では、バッファー回路１０４は、クロック信号ＣＬＫに同期してロジック回路１０１から出力される読み出し信号ＲＤを遅延させた読み出し信号ＲＥＡＤを出力する。例えば、バッファー回路１０４は、偶数個のインバーター素子が直列に接続された遅延回路として実現される。
【0144】
図１８は、クロック信号ＣＬＫ、読み出し信号ＲＤ、読み出し信号ＲＥＡＤ及び画素信号ＰＩＸＯのタイミングチャート図である。図１８に示されるように、読み出し信号ＲＤの立ち上がり及び立ち下がりは、クロック信号ＣＬＫの立ち上がりエッジと同期している。これに対して、読み出し信号ＲＥＡＤの立ち上がり及び立ち下がりは、クロック信号ＣＬＫの立ち上がりエッジに対して、クロック信号ＣＬＫの１／４周期ほどずれている。したがって、図１８において破線で示されるように、クロック信号ＣＬＫのエッジで発生するデジタル電源電圧ＤＶＤＤの変動がアナログ電源電圧ＡＶＤＤに伝搬して各画素信号ＰＩＸＯに雑音が混入しても、読み出し信号ＲＥＡＤの立ち下がりタイミングで各容量素子１２２に保存される画素信号に混入する雑音を低減させることができる。
【0145】
第３実施形態における画像読取チップ４１５のその他の構成は、第１実施形態又は第２実施形態と同じであるため、その説明を省略する。
【0146】
以上に説明したように、第３実施形態のスキャナーユニット３によれば、画像読取チップ４１５において、読み出し信号ＲＥＡＤの立ち下がりにおけるアナログ電源電圧ＡＶＤＤの変動が低減されるとともに、さらに、基準電流Ｉｒｅｆ１，Ｉｒｅｆ２及び画素リセット信号ＰＩＸ＿ＲＳＴに混入される雑音が低減され、各容量素子１２２に保存される画素信号に混入する雑音が低減される。したがって、各容量素子１２２に保存される画素信号のオフセット量のばらつきが低減される。
【0147】
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0148】
例えば、上記の実施形態では、スキャナーユニット３による画像の読み取りの最高解像度は４８００ｄｐｉであり、設定可能な解像度は４８００ｄｐｉ、２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉであるが、最高解像度や設定可能な解像度はこれに限られず、画像読取チップ４１５の構成に応じた各種の解像度の設定が可能である。例えば、最高解像度が１２００ｄｐｉであってもよいし、設定可能な解像度が１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉであってもよい。また、上記の実施形態では、各画像読取チップ４１５は、解像度が最高解像度である４８００ｄｐｉに設定された場合はラインメモリー１２０から画素信号を１つずつ出力し、解像度が２４００ｄｐｉ、１２００ｄｐｉ、６００ｄｐｉ又は３００ｄｐｉに設定された場合は、ラインメモリー１２０から画素信号を２個ずつ、４個ずつ、８個ずつ又は１６個ずつ出力して電圧加算する構成であるが、各画像読取チップ４１５の構成はこれに限られない。例えば、最高解像度を１２００ｄｐｉとし、画像読取チップ４１５は、解像度が１２００ｄｐｉに設定された場合はラインメモリー１２０から画素信号を１つずつ出力し、解像度が６００ｄｐｉ又は３００ｄｐｉに設定された場合は、ラインメモリー１２０から画素信号を２個ずつ又は４個ずつ出力して電圧加算する構成であってもよい。
【0149】
以上、本実施形態あるいは変形例について説明したが、本発明はこれら本実施形態あるいは変形例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態および各変形例を適宜組み合わせることも可能である。
【0150】
本発明の半導体装置及び画像読取装置は、スキャナーやスキャナー用のイメージセンサーに好適であるが、アナログ信号処理により高速な画像読み取りが必要な装置やセンサーにも適用可能である。
【0151】
本発明は、実施形態で説明した構成と実質的に同一の構成、例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【0152】
上述した実施形態および変形例から以下の内容が導き出される。
【0153】
半導体装置の一態様は、
第１の電源配線と、
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている。
第１の電源配線と、
前記第１の電源配線とは異なる第２の電源配線と、
前記第１の電源配線が接続されており、入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記第２の電源配線が接続されており、前記画素回路及び前記記憶回路を制御するロジック回路と、
を備え、
前記バッファー回路は、前記第２の電源配線と接続されている。
【0154】
この半導体装置では、バッファー回路は第２の電源配線と接続されているので、バッファー回路がスイッチ素子を駆動して記憶回路の容量素子に保存される画素信号が確定する前後で第２の電源配線に供給される第２の電源電圧が変動する。この第２の電源電圧の変動は、第２の電源配線を伝搬して第１の電源配線に到達し、第１の電源配線に供給される第１の電源電圧が変動する。画素回路は第１の電源配線と接続されているので、第１の電源電圧の変動により、画素回路から出力される画素信号に雑音が混入するが、第２の電源電圧が変動してから第１の電源電圧が変動するまでに時間差が生じるため、容量素子に保存される画素信号が確定するときにはまだ第１の電源電圧が変動しておらず、画素信号に雑音が混入していない。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0155】
前記半導体装置の一態様は、
前記第１の電源配線及び前記第２の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されていてもよい。
前記第１の電源配線及び前記第２の電源配線が接続される電源端子と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されていてもよい。
【0156】
この半導体装置では、画素回路及び記憶回路は、半導体基板の第１の長辺に沿った第１の領域に配置されており、電源端子、ロジック回路及びバッファー回路は、半導体基板の第２の長辺に沿った第２の領域に配置されているので、画素回路及び記憶回路と電源端子、ロジック回路及びバッファー回路との距離が離れている。そのため、第１の電源配線や第２の電源配線が長くなり、第２の電源電圧が変動してから第１の電源電圧が変動するまでの時間差が大きくなる。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0157】
半導体装置の他の一態様は、
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている。
電源端子と、
入射した光を電気信号に変換する画素回路と、
前記画素回路から出力される画素信号を保存する容量素子及び前記画素回路と前記容量素子との間に接続されるスイッチ素子を有する記憶回路と、
前記スイッチ素子を駆動するバッファー回路と、
前記画素回路及び前記記憶回路を制御するロジック回路と、
矩形状の半導体基板と、
を備え、
前記半導体基板は、第１の長辺と、前記第１の長辺と対向する第２の長辺と、第１の短辺と、前記第１の短辺と対向する第２の短辺と、を有し、
前記画素回路及び前記記憶回路は、前記半導体基板の前記第１の長辺に沿った第１の領域に配置されており、
前記電源端子、前記ロジック回路及び前記バッファー回路は、前記半導体基板の前記第２の長辺に沿った第２の領域に配置されている。
【0158】
この半導体装置では、画素回路及び記憶回路は、半導体基板の第１の長辺に沿った第１の領域に配置されており、電源端子、ロジック回路及びバッファー回路は、半導体基板の第２の長辺に沿った第２の領域に配置されているので、画素回路及び記憶回路と電源端子、ロジック回路及びバッファー回路との距離が離れている。バッファー回路がスイッチ素子を駆動して記憶回路の容量素子に保存される画素信号が確定する前後で、バッファー回路に供給される第２の電源電圧が変動する。この第２の電源電圧の変動により画素回路に供給される第１の電源電圧が変動し、第１の電源電圧の変動により、画素回路から出力される画素信号に雑音が混入するが、画素回路はバッファー回路から離れているので、第２の電源電圧が変動してから第１の電源電圧が変動するまでに時間差が生じる。そのため、容量素子に保存される画素信号が確定するときにはまだ第１の電源電圧が変動しておらず、画素信号に雑音が混入していない。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0159】
前記半導体装置の一態様において、
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長くてもよい。
前記バッファー回路と前記画素回路との距離は、前記バッファー回路と前記ロジック回路との距離よりも長くてもよい。
【0160】
前記半導体装置の一態様は、
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備えてもよい。
前記画素回路に供給される基準電流を生成するバイアス回路と、
前記基準電流が流れる基準電流配線と、
前記基準電流配線と並走するシールド配線と、
を備えてもよい。
【0161】
この半導体装置によれば、基準電流配線と並走するシールド配線により、基準電流配線を流れて画素回路に供給される基準電流に、他の信号との干渉によって混入される雑音が低減されるので、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0162】
前記半導体装置の一態様において、
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動されてもよい。
前記ロジック回路は、クロック信号に同期して動作し、
前記バッファー回路は、前記クロック信号に同期して前記ロジック回路から出力される信号を遅延させた制御信号を出力し、
前記スイッチ素子は、前記制御信号によって駆動されてもよい。
【0163】
この半導体装置によれば、クロック信号のエッジとスイッチ素子を駆動する制御信号によって容量素子に保存される画素信号が確定するタイミングとに時間差が生じるので、クロック信号のエッジで発生する電源電圧の変動に起因して容量素子に保存される画素信号に混入する雑音を低減させることができる。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0164】
前記半導体装置の一態様は、
前記第１の領域に設けられており、前記画素回路と接続されている第１の信号配線と、
前記第２の領域に設けられており、前記ロジック回路と接続されている第２の信号配線と、
前記半導体基板の前記第１の短辺に沿った第３の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第３の信号配線と、
前記半導体基板の前記第２の短辺に沿った第４の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第４の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第２の信号配線から前記第３の信号配線及び前記第４の信号配線を介して前記第１の信号配線に伝搬し、前記画素回路に供給されてもよい。
前記第１の領域に設けられており、前記画素回路と接続されている第１の信号配線と、
前記第２の領域に設けられており、前記ロジック回路と接続されている第２の信号配線と、
前記半導体基板の前記第１の短辺に沿った第３の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第３の信号配線と、
前記半導体基板の前記第２の短辺に沿った第４の領域に配置されており、前記第１の信号配線及び前記第２の信号配線と接続されている第４の信号配線と、
を備え、
前記ロジック回路は、前記画素回路を初期化するリセット信号を出力し、
前記リセット信号は、前記第２の信号配線から前記第３の信号配線及び前記第４の信号配線を介して前記第１の信号配線に伝搬し、前記画素回路に供給されてもよい。
【0165】
この半導体装置によれば、半導体基板の中央部ではなく端部を迂回して画素回路に供給されるリセット信号は他の信号との干渉が少ないので、リセット信号に他の信号との干渉によって混入される雑音が低減される。したがって、この半導体装置によれば、容量素子に保存される画素信号のオフセット量のばらつきが低減される。
【0166】
画像読取装置の一態様は、
前記半導体装置の一態様と、
光源と、
を備える。
前記半導体装置の一態様と、
光源と、
を備える。
【0167】
この画像読取装置によれば、電源電圧の変動に起因して生じる画素信号のオフセット量のばらつきを低減させることが可能な半導体装置を備えるので、読み取った画像に横筋が生じるおそれを低減させることができる。
【符号の説明】
【0168】
１…複合機、２…プリンターユニット、３…スキャナーユニット、４…ヒンジ部、１１…アッパーフレーム、１２…画像読取部、１３…上蓋、１６…下ケース、１７…上ケース、３１…センサーユニット、３２…センサーキャリッジ、３３…ガイド軸、３４…センサー移動機構、４１…イメージセンサーモジュール、６３…操作部、６５…装置ハウジング、６６…排出口、１００…半導体基板、１００ａ…第１の長辺、１００ｂ…第２の長辺、１００ｃ…第１の短辺、１００ｄ…第２の短辺、１０１…ロジック回路、１０２…走査回路、１０３－１～１０３－ｎ…ブロック、１０４…バッファー回路、１１０…画素回路、１１１…受光素子、１１２…反転増幅器、１１３…容量素子、１１４…スイッチ素子、１２０…ラインメモリー、１２１…スイッチ素子、１２２…容量素子、１２３…ＮＭＯＳトランジスター、１２４…定電流源、１２５…スイッチ素子、１２６…スイッチ素子、１２７…容量素子、１２８…容量素子、１２９ｐ…スイッチ素子、１２９ｎ…スイッチ素子、１３０…ＣＤＳ回路、１３１ｐ…容量素子、１３１ｎ…容量素子、１３２ｐ…スイッチ素子、１３２ｎ…スイッチ素子、１３３…演算増幅器、１３４…ＮＭＯＳトランジスター、１３５…定電流源、１３６…スイッチ素子、１３７…スイッチ素子、１３８…ロジック回路、１４０…プリアンプ、１５０…出力バッファー、１６０…バイアス回路、１６１…ＶＲＥＦＨアンプ、１６２…バイアス電流生成回路、１６３…カレントミラー回路、１６４…カレントミラー回路、１７０…読み出し回路、１８０…パッド、１９１…第１の電源配線、１９２…第２の電源配線、１９３…信号配線、１９４…基準電流配線、１９５…シールド配線、１９６…シールド配線、１９７…信号配線、２０１…定電流源、２０２，２０３，２０４…ＮＭＯＳトランジスター、２０５，２０６，２０７，２０８，２０９，２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７…ＰＭＯＳトランジスター、３００…制御部、３０２…アナログフロントエンド、４１１…ケース、４１２…光源、４１２Ｒ…赤色ＬＥＤ、４１２Ｇ…緑色ＬＥＤ、４１２Ｂ…青色ＬＥＤ、４１３…レンズ、４１４…モジュール基板、４１５…画像読取チップ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】