(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023174083
(43)【公開日】2023-12-07
(54)【発明の名称】スイッチング電源用回路及びスイッチング電源装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20231130BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022086741
(22)【出願日】2022-05-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】赤穂 直史
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730AS05
5H730BB13
5H730BB57
5H730DD04
5H730DD16
5H730EE59
5H730FD01
5H730FD51
5H730FF02
5H730FF03
5H730FG05
5H730FG22
5H730XC04
(57)【要約】
【課題】スイッチング電源装置において軽負荷時の効率を向上させる。
【解決手段】出力トランジスタ及び同期整流トランジスタを有する出力段回路のスイッチング駆動を通じて出力インダクタにインダクタ電流を供給することにより入力電圧から出力電圧を生成する。出力電圧に基づく帰還電圧と基準電圧との差分に応じた誤差電圧を、スロープ電圧と比較することで比較結果信号を得る。所定周波数を有するクロック信号及び比較結果信号に基づき出力段回路を制御する。出力トランジスタのオン期間とオフ期間との比率に応じた第１オフセット電圧を生成し、出力トランジスタのオン期間においてスロープ電圧を第１オフセット電圧から入力電圧に応じた傾きで上昇させる。出力トランジスタのオフ期間の内、少なくとも一部の期間において、スロープ電圧を出力電圧に応じた第２オフセット電圧に設定する。
【選択図】図２２
【解決手段】出力トランジスタ及び同期整流トランジスタを有する出力段回路のスイッチング駆動を通じて出力インダクタにインダクタ電流を供給することにより入力電圧から出力電圧を生成する。出力電圧に基づく帰還電圧と基準電圧との差分に応じた誤差電圧を、スロープ電圧と比較することで比較結果信号を得る。所定周波数を有するクロック信号及び比較結果信号に基づき出力段回路を制御する。出力トランジスタのオン期間とオフ期間との比率に応じた第１オフセット電圧を生成し、出力トランジスタのオン期間においてスロープ電圧を第１オフセット電圧から入力電圧に応じた傾きで上昇させる。出力トランジスタのオフ期間の内、少なくとも一部の期間において、スロープ電圧を出力電圧に応じた第２オフセット電圧に設定する。
【選択図】図２２
【特許請求の範囲】
【請求項1】
入力電圧を受けるよう構成された出力トランジスタ及び前記出力トランジスタの低電位側において前記出力トランジスタに直列接続された同期整流トランジスタを有する出力段回路を備え、前記出力トランジスタ及び前記同期整流トランジスタのオン／オフを通じ前記出力トランジスタ又は前記同期整流トランジスタを介して出力インダクタにインダクタ電流を供給することにより前記入力電圧から出力電圧を生成するよう構成されたスイッチング電源用回路であって、
前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するよう構成されたエラーアンプと、
スロープ電圧を生成するよう構成されたスロープ電圧生成回路と、
前記誤差電圧である第１比較電圧と、前記スロープ電圧である又は前記スロープ電圧と前記インダクタ電流に応じた電圧との和である第２比較電圧と、を比較して比較結果信号を生成するよう構成されたコンパレータと、
所定周波数を有するクロック信号を生成するよう構成されたクロック信号生成回路と、
前記クロック信号及び前記比較結果信号に基づき前記出力段回路を制御するよう構成された制御駆動回路と、
前記インダクタ電流の逆流を検出するよう構成された逆流検出回路と、を備え、
前記駆動制御回路は、前記同期整流トランジスタがオンであるときにおいて前記インダクタ電流の逆流が検出されたとき、前記同期整流トランジスタをターンオフさせ、
前記スロープ電圧生成回路は、
前記出力トランジスタのオン期間と前記出力トランジスタのオフ期間との比率に応じた第１オフセット電圧を生成するよう構成された第１オフセット電圧生成回路と、
前記出力電圧に応じた第２オフセット電圧を生成するよう構成された第２オフセット電圧生成回路と、を有し、
前記出力トランジスタのオン期間において、前記スロープ電圧を前記第１オフセット電圧から前記入力電圧に応じた傾きで上昇させ、
前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記スロープ電圧を前記第２オフセット電圧に設定する
、スイッチング電源用回路。
前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するよう構成されたエラーアンプと、
スロープ電圧を生成するよう構成されたスロープ電圧生成回路と、
前記誤差電圧である第１比較電圧と、前記スロープ電圧である又は前記スロープ電圧と前記インダクタ電流に応じた電圧との和である第２比較電圧と、を比較して比較結果信号を生成するよう構成されたコンパレータと、
所定周波数を有するクロック信号を生成するよう構成されたクロック信号生成回路と、
前記クロック信号及び前記比較結果信号に基づき前記出力段回路を制御するよう構成された制御駆動回路と、
前記インダクタ電流の逆流を検出するよう構成された逆流検出回路と、を備え、
前記駆動制御回路は、前記同期整流トランジスタがオンであるときにおいて前記インダクタ電流の逆流が検出されたとき、前記同期整流トランジスタをターンオフさせ、
前記スロープ電圧生成回路は、
前記出力トランジスタのオン期間と前記出力トランジスタのオフ期間との比率に応じた第１オフセット電圧を生成するよう構成された第１オフセット電圧生成回路と、
前記出力電圧に応じた第２オフセット電圧を生成するよう構成された第２オフセット電圧生成回路と、を有し、
前記出力トランジスタのオン期間において、前記スロープ電圧を前記第１オフセット電圧から前記入力電圧に応じた傾きで上昇させ、
前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記スロープ電圧を前記第２オフセット電圧に設定する
、スイッチング電源用回路。
【請求項2】
前記制御駆動回路は、前記出力段回路の状態を、前記出力トランジスタがオン及び前記同期整流トランジスタがオフとなる出力ハイ状態、前記出力トランジスタがオフ及び前記同期整流トランジスタがオンとなる出力ロー状態、又は、前記出力トランジスタ及び前記同期整流トランジスタの双方がオフとなる出力オフ状態の何れかに制御し、
前記クロック信号生成回路は、前記所定周波数にて前記クロック信号のレベルを第１レベルから第２レベルへ変化させ、
前記制御駆動回路は、前記第１比較電圧が前記第２比較電圧よりも高いときに前記クロック信号のレベルの前記第１レベルから前記第２レベルへの変化が発生すると、基本単位動作を実行し、
前記制御駆動回路は、前記基本単位動作において、前記クロック信号のレベルにおける前記第１レベルから前記第２レベルへの変化を契機に、前記出力段回路を前記出力ロー状態又は前記出力オフ状態から前記出力ハイ状態に切り替え、その後、前記第２比較電圧が前記第１比較電圧に達したことを示す前記比較結果信号の入力を契機に前記出力段回路を前記出力ハイ状態から前記出力ロー状態に切り替え、更にその後、前記インダクタ電流の逆流が検出されたならば前記出力段回路を前記出力ロー状態から前記出力オフ状態に切り替え、
前記制御駆動回路は、前記インダクタ電流の逆流の検出を通じて前記出力段回路の状態を前記出力オフ状態に設定した後、前記第１比較電圧が前記第２比較電圧よりも低い期間において、前記クロック信号に依らず前記出力段回路を前記出力オフ状態に維持するスキップ制御を実行する
、請求項１に記載のスイッチング電源用回路。
前記クロック信号生成回路は、前記所定周波数にて前記クロック信号のレベルを第１レベルから第２レベルへ変化させ、
前記制御駆動回路は、前記第１比較電圧が前記第２比較電圧よりも高いときに前記クロック信号のレベルの前記第１レベルから前記第２レベルへの変化が発生すると、基本単位動作を実行し、
前記制御駆動回路は、前記基本単位動作において、前記クロック信号のレベルにおける前記第１レベルから前記第２レベルへの変化を契機に、前記出力段回路を前記出力ロー状態又は前記出力オフ状態から前記出力ハイ状態に切り替え、その後、前記第２比較電圧が前記第１比較電圧に達したことを示す前記比較結果信号の入力を契機に前記出力段回路を前記出力ハイ状態から前記出力ロー状態に切り替え、更にその後、前記インダクタ電流の逆流が検出されたならば前記出力段回路を前記出力ロー状態から前記出力オフ状態に切り替え、
前記制御駆動回路は、前記インダクタ電流の逆流の検出を通じて前記出力段回路の状態を前記出力オフ状態に設定した後、前記第１比較電圧が前記第２比較電圧よりも低い期間において、前記クロック信号に依らず前記出力段回路を前記出力オフ状態に維持するスキップ制御を実行する
、請求項１に記載のスイッチング電源用回路。
【請求項3】
前記第１オフセット電圧生成回路は、前記出力トランジスタのオフ期間に対する前記出力トランジスタのオン期間の比率が低下するにつれて、前記第１オフセット電圧を低下させる
、請求項１に記載のスイッチング電源用回路。
、請求項１に記載のスイッチング電源用回路。
【請求項4】
前記エラーアンプは、前記帰還電圧が前記基準電圧よりも高いとき前記誤差電圧を低下させ、前記帰還電圧が前記基準電圧よりも低いとき前記誤差電圧を上昇させる
、請求項１に記載のスイッチング電源用回路。
、請求項１に記載のスイッチング電源用回路。
【請求項5】
前記第１オフセット電圧生成回路は、第１オフセット用コンデンサと、前記第１オフセット用コンデンサに並列接続された第１オフセット用抵抗と、を有し、
前記第１オフセット用コンデンサの両端間に前記第１オフセット電圧が生じ、
前記スロープ電圧生成回路は、前記出力トランジスタのオン期間において、前記入力電圧に応じた充電電流にて前記第１オフセット用コンデンサを充電し、前記出力トランジスタのオフ期間において、前記充電を停止して前記第１オフセット用コンデンサの蓄積電荷を前記第１オフセット用抵抗を通じて放電させる
、請求項１～４の何れかに記載のスイッチング電源用回路。
前記第１オフセット用コンデンサの両端間に前記第１オフセット電圧が生じ、
前記スロープ電圧生成回路は、前記出力トランジスタのオン期間において、前記入力電圧に応じた充電電流にて前記第１オフセット用コンデンサを充電し、前記出力トランジスタのオフ期間において、前記充電を停止して前記第１オフセット用コンデンサの蓄積電荷を前記第１オフセット用抵抗を通じて放電させる
、請求項１～４の何れかに記載のスイッチング電源用回路。
【請求項6】
前記スロープ電圧生成回路は、第１ノード及び第２ノード間に設けられたスロープ用コンデンサと、所定ノードと前記スロープ用コンデンサとの間に設けられた第１スイッチと、前記スロープ用コンデンサに並列接続された第２スイッチと、前記第１ノードにおける電圧又は前記第２オフセット電圧を前記スロープ電圧として切り替え出力する切り替え回路と、を有し、
前記第２ノードに前記第１オフセット電圧が加わり、
前記スロープ電圧生成回路は、
前記出力トランジスタのオン期間において、前記第２スイッチをオフに維持しつつ、前記第１スイッチをオンに保つことで前記所定ノードから前記第１ノードに向けて前記入力電圧に応じたスロープ用電流を供給し、これによって前記スロープ用コンデンサ及び前記第１オフセット用コンデンサを充電し、
前記出力トランジスタのオン期間において、前記第１ノードにおける電圧を前記スロープ電圧として出力し、
前記出力トランジスタのオフ期間において、前記第１スイッチをオフ状態とすることで前記スロープ用電流の供給を遮断し、且つ、前記出力トランジスタのオフ期間の少なくとも一部において前記第２スイッチをオンにすることで前記スロープ用コンデンサの蓄積電荷を放電させ、
前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記第２オフセット電圧を前記スロープ電圧として出力する
、請求項５に記載のスイッチング電源用回路。
前記第２ノードに前記第１オフセット電圧が加わり、
前記スロープ電圧生成回路は、
前記出力トランジスタのオン期間において、前記第２スイッチをオフに維持しつつ、前記第１スイッチをオンに保つことで前記所定ノードから前記第１ノードに向けて前記入力電圧に応じたスロープ用電流を供給し、これによって前記スロープ用コンデンサ及び前記第１オフセット用コンデンサを充電し、
前記出力トランジスタのオン期間において、前記第１ノードにおける電圧を前記スロープ電圧として出力し、
前記出力トランジスタのオフ期間において、前記第１スイッチをオフ状態とすることで前記スロープ用電流の供給を遮断し、且つ、前記出力トランジスタのオフ期間の少なくとも一部において前記第２スイッチをオンにすることで前記スロープ用コンデンサの蓄積電荷を放電させ、
前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記第２オフセット電圧を前記スロープ電圧として出力する
、請求項５に記載のスイッチング電源用回路。
【請求項7】
前記第２オフセット電圧生成回路は、第２オフセット用抵抗を有し、前記出力電圧に応じた電流を前記第２オフセット用抵抗に供給することで前記第２オフセット用抵抗にて前記第２オフセット電圧を発生させる
、請求項１に記載のスイッチング電源用回路。
、請求項１に記載のスイッチング電源用回路。
【請求項8】
請求項１に記載のスイッチング電源用回路と、
前記出力インダクタと出力コンデンサを有し、前記出力トランジスタ及び前記同期整流トランジスタ間の接続ノードに生じる電圧を整流及び平滑化することで前記出力電圧を生成するよう構成された整流平滑回路と、を備える
、スイッチング電源装置。
前記出力インダクタと出力コンデンサを有し、前記出力トランジスタ及び前記同期整流トランジスタ間の接続ノードに生じる電圧を整流及び平滑化することで前記出力電圧を生成するよう構成された整流平滑回路と、を備える
、スイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スイッチング電源用回路及びスイッチング電源装置に関する。
【背景技術】
【0002】
互いに直列接続された一対のトランジスタを交互にオン、オフすることで入力電圧をスイッチングし、これによって得られる矩形波状の電圧を整流及び平滑化することで出力電圧を生成するスイッチング電源装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１１９３１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
この種のスイッチング電源装置において又は当該スイッチング電源装置を構成するための回路において、効率をなるだけ高めることが要望され、特に例えば軽負荷時における効率向上が要望される。効率向上を図る技術として様々な技術が提案されているが、当該技術に関して改善の余地がある。
【0005】
本開示は、効率の向上（特に例えば軽負荷時の効率向上）に寄与するスイッチング電源用回路及びスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示に係るスイッチング電源用回路は、入力電圧を受けるよう構成された出力トランジスタ及び前記出力トランジスタの低電位側において前記出力トランジスタに直列接続された同期整流トランジスタを有する出力段回路を備え、前記出力トランジスタ及び前記同期整流トランジスタのオン／オフを通じ前記出力トランジスタ又は前記同期整流トランジスタを介して出力インダクタにインダクタ電流を供給することにより前記入力電圧から出力電圧を生成するよう構成されたスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分に応じた誤差電圧を生成するよう構成されたエラーアンプと、スロープ電圧を生成するよう構成されたスロープ電圧生成回路と、前記誤差電圧である第１比較電圧と、前記スロープ電圧である又は前記スロープ電圧と前記インダクタ電流に応じた電圧との和である第２比較電圧と、を比較して比較結果信号を生成するよう構成されたコンパレータと、所定周波数を有するクロック信号を生成するよう構成されたクロック信号生成回路と、前記クロック信号及び前記比較結果信号に基づき前記出力段回路を制御するよう構成された制御駆動回路と、前記インダクタ電流の逆流を検出するよう構成された逆流検出回路と、を備え、前記駆動制御回路は、前記同期整流トランジスタがオンであるときにおいて前記インダクタ電流の逆流が検出されたとき、前記同期整流トランジスタをターンオフさせ、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間と前記出力トランジスタのオフ期間との比率に応じた第１オフセット電圧を生成するよう構成された第１オフセット電圧生成回路と、前記出力電圧に応じた第２オフセット電圧を生成するよう構成された第２オフセット電圧生成回路と、を有し、前記出力トランジスタのオン期間において、前記スロープ電圧を前記第１オフセット電圧から前記入力電圧に応じた傾きで上昇させ、前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記スロープ電圧を前記第２オフセット電圧に設定する。
【発明の効果】
【0007】
本開示によれば、効率の向上（特に例えば軽負荷時の効率向上）に寄与するスイッチング電源用回路及びスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ＩＣとは集積回路（Integrated Circuit）の略称である。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。
【0011】
レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
【0012】
任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。
【0013】
ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。
【0014】
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。
【0015】
以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタ又はスイッチについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。また、任意のトランジスタ又はスイッチについて、トランジスタ又はスイッチがオン状態となっている期間をオン期間と称することがあり、トランジスタ又はスイッチがオフ状態となっている期間をオフ期間と称することがある。
【0016】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
【0017】
本開示の実施形態を説明する。図１は、本開示の実施形態に係るスイッチング電源装置１の全体構成図である。図１のスイッチング電源装置１は、スイッチング電源用回路（スイッチング電源用半導体装置）である電源ＩＣ２と、電源ＩＣ２に対して外付け接続される複数のディスクリート部品と、を備える。スイッチング電源装置１に設けられる複数のディスクリート部品には、出力インダクタＬ０及び出力コンデンサＣ０と、帰還抵抗Ｒ１及びＲ２とが含まれる。スイッチング電源装置１は、外部から供給される入力電圧ＶＩＮより所望の出力電圧ＶＯＵＴを生成する降圧型のスイッチング電源装置（ＤＣ／ＤＣコンバータ）として構成されている。出力端子ＯＵＴに出力電圧ＶＯＵＴが生じる。即ち、出力端子ＯＵＴは出力電圧ＶＯＵＴの印加端（出力電圧ＶＯＵＴが加わる端子）である。出力電圧ＶＯＵＴは出力端子ＯＵＴに接続された負荷ＬＤに供給される。
【0018】
入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは正の直流電圧であって、出力電圧ＶＯＵＴは入力電圧ＶＩＮよりも低い。例えば入力電圧ＶＩＮが１２Ｖであるとき、帰還抵抗Ｒ１及びＲ２の抵抗値を調整することで１２Ｖ未満の所望の正の電圧値（例えば３．３Ｖや５Ｖ）にて出力電圧ＶＯＵＴを安定化させることができる。尚、出力端子ＯＵＴを介して負荷ＬＤに供給される電流を出力電流ＩＯＵＴと称する。出力電流ＩＯＵＴを負荷電流と称することもできる。
【0019】
図２に電源ＩＣ２の外観斜視図を示す。電源ＩＣ２は、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体から電源ＩＣ２の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することで電源ＩＣ２が形成される。尚、図２に示される電源ＩＣ２の外部端子の数及び電源ＩＣ２の筐体の種類は例示に過ぎず、それらを任意に設計可能である。
【0020】
図１では、電源ＩＣ２に設けられる複数の外部端子の一部として、入力端子ＩＮ、スイッチ端子ＳＷ、グランド端子ＧＮＤ及び帰還端子ＦＢのみが示されているが、他の外部端子（例えばイネーブル端子、パワーグッド端子及びブート端子）も電源ＩＣ２に設けられる。
【0021】
電源ＩＣ２の外部構成について説明する。電源ＩＣ２の外部より入力電圧ＶＩＮが入力端子ＩＮに供給される。スイッチ端子ＳＷと出力端子ＯＵＴとの間に出力インダクタＬ０が直列に介在する。即ち、出力インダクタＬ０の一端はスイッチ端子ＳＷに接続され、出力インダクタＬ０の他端は出力端子ＯＵＴに接続される。また、出力端子ＯＵＴは出力コンデンサＣ０を介してグランドに接続される。更に、出力端子ＯＵＴは帰還抵抗Ｒ１の一端に接続され、帰還抵抗Ｒ１の他端は帰還抵抗Ｒ２を介してグランドに接続される。帰還抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続される。グランド端子ＧＮＤはグランドに接続される。尚、出力インダクタＬ０に流れる電流をインダクタ電流ＩＬと称する。スイッチ端子ＳＷから出力端子ＯＵＴに向かう向きのインダクタ電流ＩＬは正の極性を有し、逆向きのインダクタ電流ＩＬは負の極性を有する。
【0022】
電源ＩＣ２の内部構成について説明する。電源ＩＣ２は、出力段回路ＭＭと、エラーアンプ１１と、位相補償回路１２と、スロープ電圧生成回路１３と、コンパレータ１４と、クロック信号生成回路１５と、ロジック回路１６と、駆動回路１７と、逆流検出回路１８と、を備える。
【0023】
出力段回路ＭＭは、Ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)として構成されたトランジスタＭ１及びＭ２を備える。トランジスタＭ１及びＭ２は、入力端子ＩＮとグランド端子ＧＮＤ（換言すればグランド）との間に直列接続された一対のスイッチング素子であり、それらがスイッチング駆動されることで入力電圧ＶＩＮがスイッチングされてスイッチ端子ＳＷに矩形波状のスイッチ電圧ＶＳＷが現れる。トランジスタＭ１はトランジスタＭ２よりも高電位側に設けられる。換言すれば、トランジスタＭ２はトランジスタＭ１よりも低電位側に設けられる。具体的には、トランジスタＭ１のドレインは入力電圧ＶＩＮの印加端である入力端子ＩＮに接続されて、入力電圧ＶＩＮの供給を受ける。トランジスタＭ１のソース及びトランジスタＭ２のドレインはスイッチ端子ＳＷに共通接続される。トランジスタＭ２のソースはグランドに接続される。但し、トランジスタＭ２のソースとグランドとの間に電流検出用の抵抗が挿入される場合もある。
【0024】
トランジスタＭ１は出力トランジスタとして機能し、トランジスタＭ２は同期整流トランジスタとして機能する。以下、適宜、トランジスタＭ１を出力トランジスタと称し、トランジスタＭ２を同期整流トランジスタＭ２と称する。出力インダクタＬ０及び出力コンデンサＣ０は、スイッチ端子ＳＷに現れる矩形波状のスイッチ電圧ＶＳＷを整流及び平滑化して出力電圧ＶＯＵＴを生成する整流平滑回路３を構成する。帰還抵抗Ｒ１及びＲ２は出力電圧ＶＯＵＴを分圧することで出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢを生成する帰還電圧生成回路４を構成する。帰還抵抗Ｒ１及びＲ２間の接続ノードが帰還端子ＦＢに接続されることで帰還電圧ＶＦＢが帰還端子ＦＢに入力される。
【0025】
トランジスタＭ１、Ｍ２のゲートには、駆動信号として夫々ゲート信号Ｇ１、Ｇ２が供給され、トランジスタＭ１及びＭ２はゲート信号Ｇ１及びＧ２に応じてオン、オフされる。ゲート信号Ｇ１がハイレベルであるとき、トランジスタＭ１はオン状態となり、ゲート信号Ｇ１がローレベルであるとき、トランジスタＭ１はオフ状態となる。同様に、ゲート信号Ｇ２がハイレベルであるとき、トランジスタＭ２はオン状態となり、ゲート信号Ｇ２がローレベルであるとき、トランジスタＭ２はオフ状態となる。基本的には、トランジスタＭ１及びＭ２が交互にオン、オフされるが、トランジスタＭ１及びＭ２が共にオフ状態に維持されることもある。即ち、出力段回路ＭＭの状態は、出力ハイ状態と、出力ロー状態と、Ｈｉ－Ｚ状態の何れかとなる。Ｈｉ－Ｚ状態を出力オフ状態と称することもできる。出力ハイ状態では、トランジスタＭ１、Ｍ２が夫々、オン状態、オフ状態である。出力ロー状態では、トランジスタＭ１、Ｍ２が夫々、オフ状態、オン状態である。Ｈｉ－Ｚ状態では、トランジスタＭ１及びＭ２が共にオフ状態である。トランジスタＭ１及びＭ２が共にオン状態とされることは無い。
【0026】
電源ＩＣ２は、帰還電圧ＶＦＢに基づきゲート信号Ｇ１及びＧ２のレベル制御を通じてトランジスタＭ１及びＭ２の夫々のオン／オフ状態を制御し、これによって出力端子ＯＵＴに帰還電圧ＶＦＢに応じた出力電圧ＶＯＵＴを発生させる。
【0027】
尚、特に図示しないが、電源ＩＣ２には入力電圧ＶＩＮに基づき内部電源電圧を生成する内部電源回路が設けられており、電源ＩＣ２内の各回路は内部電源電圧を元に駆動する。また、ゲート信号Ｇ２はグランド電位を基準とする信号であるのに対し、ゲート信号Ｇ１はスイッチ端子ＳＷの電位を基準とする信号である。ローレベルのゲート信号Ｇ１はスイッチ端子ＳＷの電位を有し、ハイレベルのゲート信号Ｇ１はスイッチ端子ＳＷの電位から見て所定電圧だけ高い。ここにおける所定電圧はトランジスタＭ１のゲート閾電圧よりも大きい。周知のブートストラップ回路（不図示）を用いて、ゲート信号Ｇ１を生成するための昇圧電源を生成できる。
【0028】
エラーアンプ１１は、電流出力型のトランスコンダクタンスアンプである。エラーアンプ１１は、反転入力端子、非反転入力端子及び出力端子を備える。エラーアンプ１１の反転入力端子は帰還端子ＦＢに接続されて帰還電圧ＶＦＢを受ける。エラーアンプ１１の非反転入力端子には所定の基準電圧ＶＲＥＦが供給される。基準電圧ＶＲＥＦは、正の所定電圧値を有する直流電圧であり、電源ＩＣ２内の図示されない基準電圧生成回路にて生成される。エラーアンプ１１の出力端子は配線ＷＲ１１に接続される。
【0029】
エラーアンプ１１は、帰還電圧ＶＦＢ及び基準電圧ＶＲＥＦ間の差分に応じた電流信号Ｉ１１を自身の出力端子から出力することで、帰還電圧ＶＦＢ及び基準電圧ＶＲＥＦ間の差分に応じた誤差電圧ＶＣＭＰを配線ＷＲ１１に発生させる。電流信号Ｉ１１による電荷は配線ＷＲ１１に対して入出力される。具体的には、エラーアンプ１１は、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも低いときには配線ＷＲ１１の電位が上がるようエラーアンプ１１から配線ＷＲ１１に向けて電流信号Ｉ１１による電流を出力し、帰還電圧ＶＦＢが基準電圧ＶＲＥＦよりも高いときには配線ＷＲ１１の電位が下がるよう配線ＷＲ１１からエラーアンプ１１に向けて電流信号Ｉ１１による電流を引き込む。帰還電圧ＶＦＢ及び基準電圧ＶＲＥＦ間の差分の絶対値が増大するにつれて、電流信号Ｉ１１による電流の大きさも増大する。
【0030】
尚、電源ＩＣ２の起動時において、０Ｖから基準電圧ＶＲＥＦを超える電圧に向けて緩やかに上昇するソフトスタート電圧が電源ＩＣ２内で生成されて良い。この場合、エラーアンプ１１は、基準電圧ＶＲＥＦとソフトスタート電圧の内、低い方の電圧を帰還電圧ＶＦＢと比較して比較結果に基づき電流信号Ｉ１１を生成する。但し、本実施形態では、ソフトスタート電圧が基準電圧ＶＲＥＦよりも高くなった後の状態を考えるものとし、以下、ソフトスタート電圧の存在を無視する。
【0031】
位相補償回路１２は、配線ＷＲ１１とグランドとの間に設けられ、電流信号Ｉ１１の入力を受けて誤差電圧ＶＣＭＰの位相を補償する。位相補償回路１２は抵抗１２ａ及びコンデンサ１２ｂの直列回路を有する。具体的には抵抗１２ａの一端が配線ＷＲ１１に接続され、抵抗１２ａの他端はコンデンサ１２ｂの一端に接続され、コンデンサ１２ｂの他端はグランドに接続される。抵抗１２ａの抵抗値及びコンデンサ１２ｂの静電容量値を適切に設定することにより誤差電圧ＶＣＭＰの位相を補償して出力帰還ループの発振を防ぐことができる。
【0032】
スロープ電圧生成回路１３はスロープ電圧ＶＳＬＰを生成及び出力する。スロープ電圧生成回路１３の内部構成及びスロープ電圧ＶＳＬＰの特性については後述される。
【0033】
コンパレータ１４は、電圧Ｖ１を受ける反転入力端子と、電圧Ｖ２を受ける非反転入力端子と、出力端子と、を備える。電圧Ｖ１は第１比較電圧であり、電圧Ｖ２は第２比較電圧である。コンパレータ１４は、電圧Ｖ１及びＶ２を比較して、それらの比較結果を示す信号Ｓ２（以下、比較結果信号Ｓ２と称する）を自身の出力端子から出力する。比較結果信号Ｓ２はハイレベル又はローレベルの信号レベルをとる二値信号である。コンパレータ１４は、“Ｖ２＞Ｖ１”の成立時において（即ち電圧Ｖ２が電圧Ｖ１よりも高いときには）ハイレベルの比較結果信号Ｓ２を出力し、“Ｖ２＜Ｖ１”の成立時において（即ち電圧Ｖ１が電圧Ｖ２よりも高いときには）ローレベルの比較結果信号Ｓ２を出力する。“Ｖ２＝Ｖ１”の成立時において、比較結果信号Ｓ２はハイレベル又はローレベルとなる。
【0034】
電源ＩＣ２において誤差電圧ＶＣＭＰが電圧Ｖ１として機能する。つまり、コンパレータ１４の反転入力端子は配線ＷＲ１１に接続されて誤差電圧ＶＣＭＰを電圧Ｖ１として受ける。電源ＩＣ２においてスロープ電圧ＶＳＬＰが電圧Ｖ２として機能する。つまり、コンパレータ１４の非反転入力端子はスロープ電圧ＶＳＬＰを電圧Ｖ２として受ける。但し、スロープ電圧ＶＳＬＰとインダクタ電流ＩＬに応じた電圧との和電圧が電圧Ｖ２として用いられることもある。以下では、特に記述無き限り、スロープ電圧ＶＳＬＰそのものが電圧Ｖ２であると考える。尚、スロープ電圧生成回路１３に比較結果信号Ｓ２が入力される。
【0035】
クロック信号生成回路１５は、所定の周波数ｆＰＷＭを有するクロック信号Ｓ１を生成及び出力する。図３にクロック信号Ｓ１の波形を示す。クロック信号Ｓ１は周波数ｆＰＷＭにてパルスが生じる信号である。即ち、クロック信号Ｓ１の周期ごとに微小時間だけハイレベルとなるパルスがクロック信号Ｓ１に生じる。クロック信号Ｓ１の１周期の長さは周波数ｆＰＷＭの逆数である。周波数ｆＰＷＭの逆数の間隔でクロック信号Ｓ１のレベルがローレベルからハイレベルに遷移し、周波数ｆＰＷＭの逆数の間隔でクロック信号Ｓ１のレベルがハイレベルからローレベルに遷移する。以下、周波数ｆＰＷＭの逆数をＰＷＭ周期と称する。
【0036】
ロジック回路１６は、クロック信号Ｓ１及び比較結果信号Ｓ２に基づき制御信号Ｓ３を生成及び出力する。制御信号Ｓ３はハイレベル又はローレベルの信号レベルをとる二値信号である。図４を参照して信号Ｓ１～Ｓ３間の関係を説明する。ロジック回路１６は、比較結果信号Ｓ２及び制御信号Ｓ３がローレベルであるときにクロック信号Ｓ１のダウンエッジが生じると、クロック信号Ｓ１のダウンエッジに同期して制御信号Ｓ３のレベルをローレベルからハイレベルに切り替える。その後、比較結果信号Ｓ２にアップエッジが生じると、ロジック回路１６は比較結果信号Ｓ２のアップエッジに同期して制御信号Ｓ３のレベルをハイレベルからローレベルに切り替える。
【0037】
駆動回路１７は、制御信号Ｓ３に応じたゲート信号Ｇ１及びＧ２を夫々トランジスタＭ１及びＭ２のゲートに供給することで、トランジスタＭ１及びＭ２を個別にオン又はオフとする。駆動回路１７は、逆流検出信号ＺＸがローレベルであるという前提の下、制御信号Ｓ３のハイレベル期間においてゲート信号Ｇ１をハイレベルとし且つゲート信号Ｇ２をローレベルとすることで出力段回路ＭＭは出力ハイ状態とし、制御信号Ｓ３のローレベル期間においてゲート信号Ｇ１をローレベルとし且つゲート信号Ｇ２をハイレベルとすることで出力段回路ＭＭを出力ロー状態とする。駆動回路１７は、出力段回路ＭＭを出力ロー状態に制御しているときに、逆流検出信号ＺＸがローレベルからハイレベルに切り替わると出力段回路ＭＭの状態を出力ロー状態からＨｉ－Ｚ状態（出力オフ状態）に切り替え、次回に制御信号Ｓ３がハイレベルに切り替わるまで出力段回路ＭＭをＨｉ－Ｚ状態に保つ。
【0038】
ロジック回路１６及び駆動回路１７により、クロック信号Ｓ１及び比較結果信号Ｓ２に基づいて出力段回路ＭＭを制御する駆動制御回路ＣＤが構成される。
【0039】
逆流検出回路１８は、スイッチ端子ＳＷに接続され、スイッチ電圧ＶＳＷに基づいてインダクタ電流ＩＬの逆流を検出し、その検出結果を示す逆流検出信号ＺＸを生成及び出力する。逆流検出信号ＺＸをハイレベル又はローレベルの信号レベルをとる二値信号である。インダクタ電流ＩＬの逆流とは、出力段回路ＭＭが出力ロー状態であるときに出力インダクタＬ０からスイッチ端子ＳＷ及びトランジスタＭ２を通じてグランドに向かう向きにインダクタ電流ＩＬが流れることを指す。逆流検出回路１８は、原則として逆流検出信号ＺＸをローレベルとし、インダクタ電流ＩＬの逆流が検出された時点で逆流検出信号ＺＸのレベルをハイレベルに切り替えてハイレベルにてラッチする。その後、逆流検出回路１８は、制御信号Ｓ３のアップエッジ又はゲート信号Ｇ１のアップエッジを契機に当該ラッチを解除して、逆流検出信号ＺＸのレベルをローレベルに戻す。逆流検出回路１８は、例えば、出力段回路ＭＭが出力ロー状態とされる期間中においてスイッチ電圧ＶＳＷの極性の負から正への切り替わりを監視し、当該切り替わりが検出されたとき、インダクタ電流ＩＬの逆流が発生したと判断できる。インダクタ電流ＩＬの逆流が検出されたときに出力段回路ＭＭを出力ロー状態からＨｉ－Ｚ状態に切り替えることで当該逆流を遮断する動作を、以下、逆流遮断動作と称する。
【0040】
出力段回路ＭＭの状態が出力ハイ状態であるとき、入力端子ＩＮから出力トランジスタＭ１のチャネル及びスイッチ端子ＳＷを通じインダクタ電流ＩＬが出力インダクタＬ０に供給される。その後、出力段回路ＭＭの状態を出力ロー状態に切り替えることで、グランド端子ＧＮＤから同期整流トランジスタＭ２のチャネル及びスイッチ端子ＳＷを通じインダクタ電流ＩＬが出力インダクタＬ０に供給される。出力段回路ＭＭを交互に出力ハイ状態及び出力ロー状態間で切り替えることにより、入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成できる。
【0041】
［第１ＰＷＭ制御（電流連続モード）］
図５を参照して、スイッチング電源装置１及び電源ＩＣ２にて行うことのできる第１ＰＷＭ制御を説明する。図５は第１ＰＷＭ制御のタイミングチャートである。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。第１ＰＷＭ制御は電流連続モードにて行われるＰＷＭ制御であって、逆流遮断動作を伴わないＰＷＭ制御である。第１ＰＷＭ制御では、トランジスタＭ１及びＭ２が交互にオン、オフとされるスイッチング動作が周期的に行われ、スイッチング動作の周期（スイッチング周期）はＰＷＭ周期と一致する（後述の第２ＰＷＭ周期についても同様）。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にインダクタ電流ＩＬが流れる。出力電流ＩＯＵＴが十分に大きな電流値に維持されるとき、電流連続モードによる第１ＰＷＭ制御が継続実行される。
図５を参照して、スイッチング電源装置１及び電源ＩＣ２にて行うことのできる第１ＰＷＭ制御を説明する。図５は第１ＰＷＭ制御のタイミングチャートである。ＰＷＭはパルス幅変調（Pulse Width Modulation）の略称である。第１ＰＷＭ制御は電流連続モードにて行われるＰＷＭ制御であって、逆流遮断動作を伴わないＰＷＭ制御である。第１ＰＷＭ制御では、トランジスタＭ１及びＭ２が交互にオン、オフとされるスイッチング動作が周期的に行われ、スイッチング動作の周期（スイッチング周期）はＰＷＭ周期と一致する（後述の第２ＰＷＭ周期についても同様）。電流連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けて常にインダクタ電流ＩＬが流れる。出力電流ＩＯＵＴが十分に大きな電流値に維持されるとき、電流連続モードによる第１ＰＷＭ制御が継続実行される。
【0042】
第１ＰＷＭ制御において制御信号Ｓ３は周波数ｆＰＷＭを有するパルス幅変調信号である。故に、第１ＰＷＭ制御において、トランジスタＭ１及びＭ２が周波数ｆＰＷＭにてスイッチング駆動され、結果、スイッチ電圧ＶＳＷは周波数ｆＰＷＭを有する。第１ＰＷＭ制御において、各周期における制御信号Ｓ３のオン期間の長さが調整されることで、出力電圧ＶＯＵＴが目標電圧ＶＴＧ（図５において不図示）にて安定化する。目標電圧ＶＴＧは、出力電圧ＶＯＵＴ及び帰還電圧ＶＦＢ間の比と基準電圧ＶＲＥＦとで定まる。尚、図５に示される第１オフセット電圧ＶＯＳＴ１及び第２オフセット電圧ＶＯＳＴ２はスロープ電圧生成回路１３にて生成される。図５の例では、第１ＰＷＭ制御が行われている期間において、オフセット電圧ＶＯＳＴ１及びＶＯＳＴ２が常に誤差電圧ＶＣＭＰよりも低いことが想定されている。ここで“ＶＯＳＴ１＜ＶＯＳＴ２”が成立する。尚、第１オフセット電圧ＶＯＳＴ１は実際には変動するが、図５では第１オフセット電圧ＶＯＳＴ１が一定であるかのように示されている（後述の図６～図９においても同様）。
【0043】
電流連続モードにおいて逆流検出信号ＺＸはローレベルに維持される。タイミングｔＡ０において比較結果信号Ｓ２及び制御信号Ｓ３がローレベルである。タイミングｔＡ０の後のタイミングｔＡ１においてクロック信号Ｓ１にダウンエッジが生じる。クロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジが生じることで出力段回路ＭＭが出力ロー状態から出力ハイ状態に切り替わる。出力段回路ＭＭが出力ハイ状態に維持される期間において（即ち出力トランジスタＭ１のオン期間において）インダクタ電流ＩＬが増大してゆく。電流連続モードでは、出力段回路ＭＭが出力ハイ状態に維持される期間において、“ＩＬ＞０”の状態からインダクタ電流ＩＬが増大してゆく。
【0044】
一方、スロープ電圧生成回路１３は、出力トランジスタＭ１のオン期間においてスロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１から入力電圧ＶＩＮに応じた傾きで単調上昇させる。その結果、タイミングｔＡ１よりも後のタイミングｔＡ２において、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達する。詳細には、タイミングｔＡ２において“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ＞ＶＣＭＰ”の成立状態に切り替わる。この切り替わりに同期して比較結果信号Ｓ２にアップエッジが生じる。尚、タイミングｔＡ１からタイミングｔＡ２の直前までにおいて“ＶＳＬＰ＜ＶＣＭＰ”が継続的に成立している。
【0045】
タイミングｔＡ２での比較結果信号Ｓ２のアップエッジを契機に制御信号Ｓ３にダウンエッジが生じることで出力段回路ＭＭが出力ハイ状態から出力ロー状態に切り替わる。また、スロープ電圧生成回路１３は、比較結果信号Ｓ２のアップエッジを契機にスロープ電圧ＶＳＬＰを第２オフセット電圧ＶＯＳＴ２に設定する。図５の例において“ＶＯＳＴ２＜ＶＣＭＰ”である。このため、タイミングｔＡ２の後、比較結果信号Ｓ２のレベルは速やかにローレベルに戻る。出力段回路ＭＭが出力ロー状態に維持される期間において（即ち同期整流トランジスタＭ２のオン期間において）インダクタ電流ＩＬが減少してゆく。その後、タイミングｔＡ１からＰＷＭ周期分の時間（即ち周波数ｆＰＷＭの逆数分の時間）が経過したタイミングｔＡ１１において、クロック信号Ｓ１に再びダウンエッジが生じる。これにより、クロック信号Ｓ１のダウンエッジを契機とする動作が繰り返される。
【0046】
図５に示す第１ＰＷＭ制御では、出力トランジスタＭ１のオフ期間においてスロープ電圧ＶＳＬＰが第２オフセット電圧ＶＯＳＴ２に固定される。但し、第１ＰＷＭ制御が行われるとき、出力トランジスタＭ１のオフ期間の全部又は一部において、スロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１に設定しても良い。
【0047】
図６に第１ＰＷＭ制御の他の例を示す。図６に示す第１ＰＷＭ制御では、出力トランジスタＭ１のオフ期間の全部において、スロープ電圧ＶＳＬＰに第１オフセット電圧ＶＯＳＴ１が設定されている。つまり、図６の第１ＰＷＭ制御に係るスロープ電圧生成回路１３は、比較結果信号Ｓ２のアップエッジを契機にスロープ電圧ＶＳＬＰを第２オフセット電圧ＶＯＳＴ２ではなく第１オフセット電圧ＶＯＳＴ１へ急峻に低下させる。
【0048】
［第２ＰＷＭ制御（電流不連続モード）］
図７を参照して、スイッチング電源装置１及び電源ＩＣ２にて行うことのできる第２ＰＷＭ制御を説明する。図７は第２ＰＷＭ制御のタイミングチャートである。第２ＰＷＭ制御は電流不連続モードにて行われるＰＷＭ制御であって、逆流遮断動作を伴うＰＷＭ制御である。出力電流ＩＯＵＴが比較的小さい軽負荷状態において、電流不連続モードによる第２ＰＷＭ制御が実行され得る。電流不連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けてインダクタ電流ＩＬが流れる期間と、インダクタ電流ＩＬがゼロとなる期間と、が交互に訪れる。第１ＰＷＭ制御と同様に、第２ＰＷＭ制御において制御信号Ｓ３は周波数ｆＰＷＭを有するパルス幅変調信号である。故に、第２ＰＷＭ制御において、トランジスタＭ１及びＭ２が周波数ｆＰＷＭにてスイッチング駆動され、結果、スイッチ電圧ＶＳＷは周波数ｆＰＷＭを有する。図７の例では、第２ＰＷＭ制御が行われている期間において、オフセット電圧ＶＯＳＴ１及びＶＯＳＴ２が常に誤差電圧ＶＣＭＰよりも低いことが想定されている。ここで“ＶＯＳＴ１＜ＶＯＳＴ２”が成立する。
図７を参照して、スイッチング電源装置１及び電源ＩＣ２にて行うことのできる第２ＰＷＭ制御を説明する。図７は第２ＰＷＭ制御のタイミングチャートである。第２ＰＷＭ制御は電流不連続モードにて行われるＰＷＭ制御であって、逆流遮断動作を伴うＰＷＭ制御である。出力電流ＩＯＵＴが比較的小さい軽負荷状態において、電流不連続モードによる第２ＰＷＭ制御が実行され得る。電流不連続モードでは、スイッチ端子ＳＷから出力端子ＯＵＴに向けてインダクタ電流ＩＬが流れる期間と、インダクタ電流ＩＬがゼロとなる期間と、が交互に訪れる。第１ＰＷＭ制御と同様に、第２ＰＷＭ制御において制御信号Ｓ３は周波数ｆＰＷＭを有するパルス幅変調信号である。故に、第２ＰＷＭ制御において、トランジスタＭ１及びＭ２が周波数ｆＰＷＭにてスイッチング駆動され、結果、スイッチ電圧ＶＳＷは周波数ｆＰＷＭを有する。図７の例では、第２ＰＷＭ制御が行われている期間において、オフセット電圧ＶＯＳＴ１及びＶＯＳＴ２が常に誤差電圧ＶＣＭＰよりも低いことが想定されている。ここで“ＶＯＳＴ１＜ＶＯＳＴ２”が成立する。
【0049】
タイミングｔＢ０において比較結果信号Ｓ２及び制御信号Ｓ３がローレベルであり且つ逆流検出信号ＺＸがハイレベルである。タイミングｔＢ０の後のタイミングｔＢ１においてクロック信号Ｓ１にダウンエッジが生じる。クロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジが生じる。制御信号Ｓ３のアップエッジにより、又は、それに基づくゲート信号Ｇ１のアップエッジにより、逆流検出信号ＺＸのレベルのハイレベルへのラッチが解除され、逆流検出信号ＺＸのレベルがローレベルに遷移する。また、制御信号Ｓ３のアップエッジに基づき出力段回路ＭＭが出力ロー状態から出力ハイ状態に切り替わる。出力段回路ＭＭが出力ハイ状態に維持される期間において（即ち出力トランジスタＭ１のオン期間において）インダクタ電流ＩＬが増大してゆく。電流不連続モードにおける第２ＰＷＭ制御では、出力段回路ＭＭが出力ハイ状態に維持される期間において、インダクタ電流ＩＬがゼロから増大してゆく。
【0050】
一方、スロープ電圧生成回路１３は、出力トランジスタＭ１のオン期間においてスロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１から入力電圧ＶＩＮに応じた傾きで単調上昇させる。その結果、タイミングｔＢ１よりも後のタイミングｔＢ２において、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達する。詳細には、タイミングｔＢ２において“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ＞ＶＣＭＰ”の成立状態に切り替わる。この切り替わりに同期して比較結果信号Ｓ２にアップエッジが生じる。尚、タイミングｔＢ１からタイミングｔＢ２の直前までにおいて“ＶＳＬＰ＜ＶＣＭＰ”が継続的に成立している。
【0051】
タイミングｔＢ２での比較結果信号Ｓ２のアップエッジを契機に制御信号Ｓ３にダウンエッジが生じることで出力段回路ＭＭが出力ハイ状態から出力ロー状態に切り替わる。また、スロープ電圧生成回路１３は、比較結果信号Ｓ２のアップエッジを契機にスロープ電圧ＶＳＬＰを第２オフセット電圧ＶＯＳＴ２に設定する。図７の例において“ＶＯＳＴ２＜ＶＣＭＰ”である。このため、タイミングｔＢ２の後、比較結果信号Ｓ２のレベルは速やかにローレベルに戻る。出力段回路ＭＭが出力ロー状態に維持される期間において（即ち同期整流トランジスタＭ２のオン期間において）インダクタ電流ＩＬが減少してゆく。
【0052】
スイッチ端子ＳＷから出力端子ＯＵＴに向かうインダクタ電流ＩＬの大きさがゼロにまで低下すると、出力インダクタＬ０の作用により、インダクタ電流ＩＬの極性が正から負へと反転する。この反転のタイミングが、タイミングｔＢ２より後のタイミングｔＢ３である。タイミングｔＢ３にて逆流検出回路１８によりインダクタ電流ＩＬの逆流が検出されることで、逆流検出信号ＺＸがローレベルからハイレベルに切り替わり且つハイレベルにてラッチされる。駆動回路１７は、ハイレベルの逆流検出信号ＺＸを受けて出力段回路ＭＭを出力ロー状態からＨｉ－Ｚ状態に切り替える。これにより、インダクタ電流ＩＬの逆流が速やかに遮断されるので、軽負荷時における効率低下を抑制することができる。
【0053】
その後、タイミングｔＢ１からＰＷＭ周期分の時間（即ち周波数ｆＰＷＭの逆数分の時間）が経過したタイミングｔＢ１１において、クロック信号Ｓ１に再びダウンエッジが生じる。これにより、クロック信号Ｓ１のダウンエッジを契機とする動作が繰り返される。
【0054】
図７に示す第２ＰＷＭ制御では、出力トランジスタＭ１のオフ期間においてスロープ電圧ＶＳＬＰが第２オフセット電圧ＶＯＳＴ２に固定される。但し、第２ＰＷＭ制御が行われるとき、出力トランジスタＭ１のオフ期間の全部又は一部において、スロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１に設定しても良い。
【0055】
図８に第２ＰＷＭ制御の他の例を示す。図８に示す第２ＰＷＭ制御では、出力トランジスタＭ１のオフ期間の全部において（従って出力段回路ＭＭの出力ロー状態及びＨｉ－Ｚ状態において）、スロープ電圧ＶＳＬＰに第１オフセット電圧ＶＯＳＴ１が設定されている。つまり、図８の第２ＰＷＭ制御に係るスロープ電圧生成回路１３は、比較結果信号Ｓ２のアップエッジを契機にスロープ電圧ＶＳＬＰを第２オフセット電圧ＶＯＳＴ２ではなく第１オフセット電圧ＶＯＳＴ１へ急峻に低下させる（図９の第２ＰＷＭ制御でも同様）。
【0056】
図９に第２ＰＷＭ制御の更に他の例を示す。図９に示す第２ＰＷＭ制御では、出力トランジスタＭ１のオフ期間の一部において、スロープ電圧ＶＳＬＰに第１オフセット電圧ＶＯＳＴ１が設定されている。詳細には、図９に示す第２ＰＷＭ制御では、出力段回路ＭＭの状態が出力ロー状態であるときにおいてスロープ電圧ＶＳＬＰに第１オフセット電圧ＶＯＳＴ１を設定し、出力段回路ＭＭの状態がＨｉ－Ｚ状態であるときにおいてスロープ電圧ＶＳＬＰに第２オフセット電圧ＶＯＳＴ２を設定している。
【0057】
［基本単位動作］
第１又は第２ＰＷＭ制御においては、スイッチング電源装置１及び電源ＩＣ２にて基本単位動作が繰り返し実行される。基本単位動作は、クロック信号Ｓ１のダウンエッジを契機に開始される動作であって、周波数ｆＰＷＭの逆数分の時間にて実行される動作である。従って例えば、図５又は図６のタイミングｔＡ１からタイミングｔＡ１１の直前までの動作は、第１ＰＷＭ制御に係る基本単位動作であり、図７、図８又は図９のタイミングｔＢ１からタイミングｔＢ１１の直前までの動作は、第２ＰＷＭ制御に係る基本単位動作である。
第１又は第２ＰＷＭ制御においては、スイッチング電源装置１及び電源ＩＣ２にて基本単位動作が繰り返し実行される。基本単位動作は、クロック信号Ｓ１のダウンエッジを契機に開始される動作であって、周波数ｆＰＷＭの逆数分の時間にて実行される動作である。従って例えば、図５又は図６のタイミングｔＡ１からタイミングｔＡ１１の直前までの動作は、第１ＰＷＭ制御に係る基本単位動作であり、図７、図８又は図９のタイミングｔＢ１からタイミングｔＢ１１の直前までの動作は、第２ＰＷＭ制御に係る基本単位動作である。
【0058】
基本単位動作において、制御駆動回路ＣＤは、クロック信号Ｓ１のレベルにおけるハイレベルからローレベルへの変化を契機に、出力段回路ＭＭを出力ロー状態又はＨｉ－Ｚ状態（出力オフ状態）から出力ハイ状態に切り替える。その後、制御駆動回路ＣＤは、電圧Ｖ２（スロープ電圧ＶＳＬＰ）が電圧Ｖ１（誤差電圧ＶＣＭＰ）に達したことを示す比較結果信号Ｓ２の入力を契機に、即ち、比較結果信号Ｓ２のアップエッジを契機に出力段回路ＭＭを出力ハイ状態から出力ロー状態に切り替える。更にその後、制御駆動回路ＣＤは、インダクタ電流ＩＬの逆流が検出されたならば出力段回路ＭＭの状態を出力ロー状態からＨｉ－Ｚ状態（出力オフ状態）に切り替える。この切り替えは、電流不連続モードに係る第２ＰＷＭ制御では行われるが、電流連続モードに係る第１ＰＷＭ制御では行われない。
【0059】
［スキップ制御］
出力電流ＩＯＵＴが相当に小さいときにおいては、出力段回路ＭＭを一度出力ハイ状態に設定しただけで長時間にわたり、出力電圧ＶＯＵＴが目標電圧ＶＴＧ近辺にて維持される。これを考慮し、制御駆動回路ＣＤは以下のスキップ制御を行うことができる。スキップ制御により軽負荷時の効率改善が見込める。
出力電流ＩＯＵＴが相当に小さいときにおいては、出力段回路ＭＭを一度出力ハイ状態に設定しただけで長時間にわたり、出力電圧ＶＯＵＴが目標電圧ＶＴＧ近辺にて維持される。これを考慮し、制御駆動回路ＣＤは以下のスキップ制御を行うことができる。スキップ制御により軽負荷時の効率改善が見込める。
【0060】
図１０を参照してスキップ制御を説明する。図１０はスキップ制御のタイミングチャートであって、スキップ制御が行われる際の各種信号波形が示されている。尚、図５～図９の例では、誤差電圧ＶＣＭＰが略一定に維持されることが想定されているが、実際には、誤差電圧ＶＣＭＰは出力電圧ＶＯＵＴの変動に伴って変動しうる。また、図１０の例では、図示の煩雑化防止及び説明の便宜上、出力段回路ＭＭの出力ロー状態及びＨｉ－Ｚ状態においてスロープ電圧ＶＳＬＰが所定のリセットレベルに維持されると仮定されている。
【0061】
図１０の例では、タイミングｔＣ１においてクロック信号Ｓ１にダウンエッジが生じ、クロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジが生じる。タイミングｔＣ１では“ＶＳＬＰ＜ＶＣＭＰ”であるとする。また、タイミングｔＣ１直前において、逆流検出信号ＺＸはハイレベルにラッチされており、出力段回路ＭＭの状態はＨｉ－Ｚ状態であるとする。タイミングｔＣ１での制御信号Ｓ３のアップエッジにより、又は、それに基づくゲート信号Ｇ１のアップエッジにより、逆流検出信号ＺＸのレベルのハイレベルへのラッチが解除され、逆流検出信号ＺＸのレベルがローレベルに遷移する。また、制御信号Ｓ３のアップエッジに基づき出力段回路ＭＭがＨｉ－Ｚ状態から出力ハイ状態に切り替わる。出力段回路ＭＭが出力ハイ状態に維持される期間において（即ち出力トランジスタＭ１のオン期間において）インダクタ電流ＩＬが増大してゆく。スキップ制御が実行される図１０の例において、出力段回路ＭＭが出力ハイ状態に維持される期間では、インダクタ電流ＩＬがゼロから増大してゆく。
【0062】
一方、スロープ電圧生成回路１３は、出力トランジスタＭ１のオン期間においてスロープ電圧ＶＳＬＰを上述のリセットレベルから入力電圧ＶＩＮに応じた傾きで単調上昇させる。その結果、タイミングｔＣ１よりも後のタイミングｔＣ２において、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達する。詳細には、タイミングｔＣ２において“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ＞ＶＣＭＰ”の成立状態に切り替わる。この切り替わりに同期して比較結果信号Ｓ２にアップエッジが生じる。尚、タイミングｔＣ１からタイミングｔＣ２の直前までにおいて“ＶＳＬＰ＜ＶＣＭＰ”が継続的に成立している。
【0063】
タイミングｔＣ２での比較結果信号Ｓ２のアップエッジを契機に制御信号Ｓ３にダウンエッジが生じることで出力段回路ＭＭが出力ハイ状態から出力ロー状態に切り替わる。また、図１０の例においてスロープ電圧生成回路１３は、比較結果信号Ｓ２のアップエッジを契機にスロープ電圧ＶＳＬＰをリセットレベルまで急峻に低下させる。このため、タイミングｔＣ２の後、比較結果信号Ｓ２のレベルは速やかにローレベルに戻る。出力段回路ＭＭが出力ロー状態に維持される期間において（即ち同期整流トランジスタＭ２のオン期間において）インダクタ電流ＩＬが減少してゆく。
【0064】
スイッチ端子ＳＷから出力端子ＯＵＴに向かうインダクタ電流ＩＬの大きさがゼロにまで低下すると、出力インダクタＬ０の作用によりインダクタ電流ＩＬの極性が正から負へと反転する。この反転のタイミングが、タイミングｔＣ２より後のタイミングｔＣ３である。タイミングｔＣ３にて逆流検出回路１８によりインダクタ電流ＩＬの逆流が検出されることで、逆流検出信号ＺＸがローレベルからハイレベルに切り替わり且つハイレベルにてラッチされる。駆動回路１７は、ハイレベルの逆流検出信号ＺＸを受けて出力段回路ＭＭを出力ロー状態からＨｉ－Ｚ状態に切り替える。
【0065】
他方、タイミングｔＣ１及びｔＣ２間において出力電圧ＶＯＵＴが目標電圧ＶＴＧを超えて上昇することで、タイミングｔＣ２の後、後述のタイミングｔＣ１１に至る前に、“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ＞ＶＣＭＰ”の成立状態に再び切り替わり、“ＶＳＬＰ＞ＶＣＭＰ”の成立に基づき比較結果信号Ｓ２のレベルがハイレベルに再び遷移する。比較結果信号Ｓ２のハイレベルは後述のタイミングｔＣ１１においても継続する。
【0066】
タイミングｔＣ１からＰＷＭ周期分の時間（即ち周波数ｆＰＷＭの逆数分の時間）が経過したタイミングｔＣ１１において、クロック信号Ｓ１に再びダウンエッジが生じる。ロジック回路１６は、比較結果信号Ｓ２がハイレベルであるときには、クロック信号Ｓ１にダウンエッジが生じても制御信号Ｓ３にアップエッジを生じさせない。これがスキップ制御に対応する。図１０の例では、タイミングｔＣ１１において比較結果信号Ｓ２がハイレベルであるため、ロジック回路１６はタイミングｔＣ１１でのクロック信号Ｓ１のダウンエッジを無効とし、タイミングｔＣ１１以降も制御信号Ｓ３をローレベルに維持する。
【0067】
タイミングｔＣ１１からＰＷＭ周期分の時間（即ち周波数ｆＰＷＭの逆数分の時間）が経過したタイミングｔＣ２１において、クロック信号Ｓ１に再びダウンエッジが生じる。タイミングｔＣ２からタイミングｔＣ２１までの出力電圧ＶＯＵＴの低下に連動して、タイミングｔＣ１１の後、タイミングｔＣ２１に至る前に“ＶＳＬＰ＞ＶＣＭＰ”の成立状態から“ＶＳＬＰ＜ＶＣＭＰ”の成立状態へと遷移しており、タイミングｔＣ２１では比較結果信号Ｓ２がローレベルであるとする。故に、ロジック回路１６は、タイミングｔＣ２１でのクロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジを生じさせる。タイミングｔＣ２１での制御信号Ｓ３のアップエッジにより、又は、それに基づくゲート信号Ｇ１のアップエッジにより、逆流検出信号ＺＸのレベルのハイレベルへのラッチが解除され、逆流検出信号ＺＸのレベルがローレベルに遷移する。タイミングｔＣ２１における制御信号Ｓ３のアップエッジに同期して出力段回路ＭＭがＨｉ－Ｚ状態から出力ハイ状態に切り替わる。出力電流ＩＯＵＴが不変であるなら、タイミングｔＣ１からタイミングｔＣ２１の直前までの動作が、タイミングｔＣ２１以降も繰り返し実行される。
【0068】
図１０の例において、タイミングｔＣ１からタイミングｔＣ２１の直前までの動作においてスキップ制御が実行される。スキップ制御は、インダクタ電流ＩＬの逆流の検出を通じて出力段回路ＭＭの状態をＨｉ－Ｚ状態に設定した後、比較結果信号Ｓ２がハイレベルとなる期間において、即ち電圧Ｖ１（誤差電圧ＶＣＭＰ）が電圧Ｖ２（スロープ電圧ＶＳＬＰ）よりも低い期間において、クロック信号Ｓ１に依らず出力段回路ＭＭをＨｉ－Ｚ状態に維持する制御である。
【0069】
スキップ制御ではクロック信号Ｓ１におけるパルスがスキップされる。パルスのスキップとは、クロック信号Ｓ１のダウンエッジを無効として制御信号Ｓ３をローレベルに維持することを指す。図１０の例では、パルスのスキップ数が１であるが、出力電流ＩＯＵＴに応じ、パルスのスキップ数は１以上の任意の値をとり得る。
【0070】
スキップ制御が継続的に行われる期間において、制御信号Ｓ３の１回当たりのハイレベル期間の長さが一定であれば、電源ＩＣ２にてＰＦＭ制御が実行されることになる。ＰＦＭはパルス周波数変調（Pulse Frequency Modulation）の略称である。スキップ制御が継続的に行われる期間において、制御信号Ｓ３の１回当たりのハイレベル期間の長さは変動しうるので、スキップ制御を伴うスイッチング制御を擬似ＰＦＭ制御と称することもできる。
【0071】
［第１仮想動作］
ここで、第１仮想動作を説明する。第１仮想動作並びに後述の第２及び第３仮想動作は、本実施形態に係るスイッチング電源装置１の動作との対比に供される仮想動作であって、スイッチング電源装置１にて実際に実行される動作とは異なるが、説明の具体化のため、上述してきた符号等を参照しつつ、各仮想動作を説明する。
ここで、第１仮想動作を説明する。第１仮想動作並びに後述の第２及び第３仮想動作は、本実施形態に係るスイッチング電源装置１の動作との対比に供される仮想動作であって、スイッチング電源装置１にて実際に実行される動作とは異なるが、説明の具体化のため、上述してきた符号等を参照しつつ、各仮想動作を説明する。
【0072】
図１１は第１仮想動作に係るタイミングチャートである。図１１には、第１仮想動作におけるスイッチング電源装置１内の各信号波形が示されている。図１１の例において、タイミングｔ１１までは出力電流ＩＯＵＴが相対的に小さく、タイミングｔ１１を境に出力電流ＩＯＵＴが急峻に増大する。図１１の例において、タイミングｔ１１までの各スイッチング周期ではインダクタ電流ＩＬの逆流検出に伴うハイレベルの逆流検出信号ＺＸが現れる。第１仮想動作では、出力段回路ＭＭの出力ロー状態及びＨｉ－Ｚ状態においてスロープ電圧ＶＳＬＰが所定のリセットレベルに維持される。第１仮想動作及び後述の第２仮想動作において、リセットレベルはバイアス電圧Ｖｂのレベルに相当する。軽負荷時には出力トランジスタＭ１をオフにしても出力電圧ＶＯＵＴがなかなか目標電圧ＶＴＧを下回らない。このため、第１仮想動作では、誤差電圧ＶＣＭＰが非常に低い電圧レベル（リセットレベル近傍）で変動する。
【0073】
タイミングｔ１１を含むスイッチング周期での逆流検出の結果、タイミングｔ１１ではトランジスタＭ１及びＭ２が共にオフとされている。従って、タイミングｔ１１以降、次のスイッチング周期が到来するまで、比較的大きな出力電流ＩＯＵＴにより出力電圧ＶＯＵＴが低下してゆく。また、出力電圧ＶＯＵＴの低下に伴い誤差電圧ＶＣＭＰが上昇してゆく。タイミングｔ１１の直後のスイッチング周期において、クロック信号Ｓ１のダウンエッジに同期して出力トランジスタＭ１がターンオンされるが、この段階における誤差電圧ＶＣＭＰは、以前、リセットレベルに近い。このため、スロープ電圧ＶＳＬＰが短時間で誤差電圧ＶＣＭＰに達することになる。つまり、出力トランジスタＭ１のオン期間が理想的なオン期間よりも短くなるので、出力電圧ＶＯＵＴを十分に引き上げることができない。以後、誤差電圧ＶＣＭＰが上昇する過程での各スイッチング周期において、出力トランジスタＭ１のオン期間が増大してゆき理想的なオン期間に近づいていくものの、当該過程では出力電圧ＶＯＵＴの引き上げは不十分となる。
【0074】
このように、第１仮想動作では、軽負荷時に誤差電圧ＶＣＭＰがスロープ電圧ＶＳＬＰのリセットレベル近傍まで低下するため、出力電流ＩＯＵＴが急激に増大したときにおける応答性（負荷応答性）が悪くなる。
【0075】
［第２仮想動作］
これを考慮し、出力トランジスタＭ１のオフ期間の全部又は一部において（例えば逆流検出信号ＺＸのハイレベル期間において）、スロープ電圧ＶＳＬＰに対し出力電圧ＶＯＵＴに応じたオフセット電圧を設定することが検討される。第１仮想動作に対してオフセット電圧の設定動作を追加したものが第２仮想動作である。図１２は第２仮想動作に係るタイミングチャートである。図１２の第２仮想動作では、各スイッチング周期においてクロック信号Ｓ１のダウンエッジを契機にスロープ電圧ＶＳＬＰをリセットレベル（Ｖｂ）から入力電圧ＶＩＮに応じた傾きにて上昇させ、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達した後はスロープ電圧ＶＳＬＰを出力電圧ＶＯＵＴに応じたオフセット電圧Ｖｏｓｔに設定して維持する。
これを考慮し、出力トランジスタＭ１のオフ期間の全部又は一部において（例えば逆流検出信号ＺＸのハイレベル期間において）、スロープ電圧ＶＳＬＰに対し出力電圧ＶＯＵＴに応じたオフセット電圧を設定することが検討される。第１仮想動作に対してオフセット電圧の設定動作を追加したものが第２仮想動作である。図１２は第２仮想動作に係るタイミングチャートである。図１２の第２仮想動作では、各スイッチング周期においてクロック信号Ｓ１のダウンエッジを契機にスロープ電圧ＶＳＬＰをリセットレベル（Ｖｂ）から入力電圧ＶＩＮに応じた傾きにて上昇させ、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達した後はスロープ電圧ＶＳＬＰを出力電圧ＶＯＵＴに応じたオフセット電圧Ｖｏｓｔに設定して維持する。
【0076】
オフセット電圧Ｖｏｓｔを適正に設定すれば、軽負荷時においてもスロープ電圧ＶＳＬＰがリセットレベル近傍に低下せず、誤差電圧ＶＣＭＰを意図的に引き上げることが可能である。結果、出力電流ＩＯＵＴが急峻に増大するタイミングｔ１１の直後において誤差電圧ＶＣＭＰを理想的なレベル又はそれに近似するレベルにすることができ、タイミングｔ１１の直後のスイッチング周期から出力トランジスタＭ１のオン期間を十分に稼ぐことができる。故に、負荷応答性の改善が見込める。
【0077】
ここで、オフセット電圧Ｖｏｓｔを高めすぎるとタイミングｔ１１以後の動作が不安定になることがある。例えば、オフセット電圧Ｖｏｓｔを高めすぎると、タイミングｔ１１直後のスイッチング周期において制御信号Ｓ３のハイレベル期間の長さ（以下、制御信号Ｓ３のパルス幅と称する）が理想幅よりも大きくなりすぎて、出力電圧ＶＯＵＴのオーバーシュートが生じ得る。これを考慮して、第２仮想動作では、逆流遮断動作を伴わないＰＷＭ制御（図１２の時刻ｔ１１以降のＰＷＭ制御）における誤差電圧ＶＣＭＰのレベルよりも、オフセット電圧Ｖｏｓｔが低く設定される。
【0078】
そうすると、図１２において、タイミングｔ１１以前の制御信号Ｓ３とタイミングｔ１１以降の制御信号Ｓ３との比較からも理解されるよう、制御信号Ｓ３のパルス幅は、逆流遮断動作が行われる期間において（タイミングｔ１１以前において）、そうでない期間よりも（タイミングｔ１１以降よりも）短くなる。図１２は、タイミングｔ１１以前においてスキップ制御が行われる様子が示されていないが、タイミングｔ１１以前においてスキップ制御が行われる場合も同様であり、第２仮想動作を用いた場合、スキップ制御を伴う軽負荷状態において出力トランジスタＭ１のオン時間を長くしにくい。
【0079】
［第３仮想動作］
他方、スキップ制御を伴う軽負荷状態での効率（擬似ＰＦＭ制御での効率）を改善するためには、クロック信号Ｓ１のパルスをスキップする時間（以下、スキップ時間と称され得る）を長くすることが有効である。第３仮想動作では、バーストモードが利用される。バーストモードでは、スキップ制御を伴う軽負荷状態において、クロック信号Ｓ１の１回のダウンエッジに対し連続パルスを生成して制御信号Ｓ３に含め、連続パルス中の各パルス期間において出力トランジスタＭ１をオンとする。
他方、スキップ制御を伴う軽負荷状態での効率（擬似ＰＦＭ制御での効率）を改善するためには、クロック信号Ｓ１のパルスをスキップする時間（以下、スキップ時間と称され得る）を長くすることが有効である。第３仮想動作では、バーストモードが利用される。バーストモードでは、スキップ制御を伴う軽負荷状態において、クロック信号Ｓ１の１回のダウンエッジに対し連続パルスを生成して制御信号Ｓ３に含め、連続パルス中の各パルス期間において出力トランジスタＭ１をオンとする。
【0080】
バーストモードの利用により、クロック信号Ｓ１の１回のダウンエッジに対して出力電圧ＶＯＵＴが大きく持ち上がり、比較的長い時間、出力電圧ＶＯＵＴを目標電圧ＶＴＧ以上に保つことができる。このため、スキップ時間を長くすることが可能となる。
【0081】
但し、バーストモードでは、連続パルスにてトランジスタＭ１及びＭ２をオン、オフするたびにゲートに対する電荷の充放電が必要となる。このため、スイッチング損失の低減効果が無い又は少ない。
【0082】
［目標及び提案］
スキップ制御を伴う軽負荷状態において、制御信号Ｓ３のパルス幅を大きくすることができれば、即ち出力トランジスタＭ１の１回分のオン期間を長くすることができれば、スキップ時間は長くなる。スキップ時間の増大により、軽負荷状態におけるスイッチング損失を低減することができ、結果、スイッチング電源装置１の効率向上が見込める。例えば、スキップ制御を伴う軽負荷状態において、出力電流ＩＯＵＴが一定であるという仮定の下、制御信号Ｓ３のパルス幅を２倍にすることができれば、出力トランジスタＭ１の１回分のオン期間に対する出力端子ＯＵＴへのエネルギ伝達量は４倍になるので、スキップ時間は４倍となる。結果、上記軽負荷状態におけるスイッチング損失を１／４にまで低減することができる。
スキップ制御を伴う軽負荷状態において、制御信号Ｓ３のパルス幅を大きくすることができれば、即ち出力トランジスタＭ１の１回分のオン期間を長くすることができれば、スキップ時間は長くなる。スキップ時間の増大により、軽負荷状態におけるスイッチング損失を低減することができ、結果、スイッチング電源装置１の効率向上が見込める。例えば、スキップ制御を伴う軽負荷状態において、出力電流ＩＯＵＴが一定であるという仮定の下、制御信号Ｓ３のパルス幅を２倍にすることができれば、出力トランジスタＭ１の１回分のオン期間に対する出力端子ＯＵＴへのエネルギ伝達量は４倍になるので、スキップ時間は４倍となる。結果、上記軽負荷状態におけるスイッチング損失を１／４にまで低減することができる。
【0083】
本実施形態に係るスイッチング電源装置１では、スロープ電圧生成回路１３の構成を工夫することで、軽負荷状態におけるスイッチング損失の低減を図る。
【0084】
以下、複数の実施例の中で、スイッチング電源装置１（特にスロープ電圧生成回路１３）に関わる幾つかの具体的な構成例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される（但し、第１～第３仮想動作を除く）。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
【0085】
【0086】
図１３のスロープ電圧生成回路１３＿１は、抵抗Ｒ１１、Ｒ２１、Ｒ２２及びＲ３１と、コンデンサＣ１１、Ｃ２１及びＣ３１と、スイッチＳＷ１及びＳＷ２と、切り替え回路２３０と、スロープ制御回路２４０と、を備える。
【0087】
抵抗Ｒ１１、コンデンサＣ１１は、夫々、第１オフセット用抵抗、第１オフセット用コンデンサである。抵抗Ｒ１１及びコンデンサＣ１１により第１オフセット電圧生成回路２１０が構成される。コンデンサＣ１１の両端間に生じる電圧が第１オフセット電圧ＶＯＳＴ１である（ＶＯＳＴ１≧０）。抵抗Ｒ２１は第２オフセット用抵抗である。抵抗Ｒ２１及びＲ２２並びにコンデンサＣ２１により第２オフセット電圧生成回路２２０が構成される。抵抗Ｒ２１の両端間に生じる電圧が第２オフセット電圧ＶＯＳＴ２である（ＶＯＳＴ２＞０）。常に“ＶＯＳＴ２＞ＶＯＳＴ１”が成立するようスロープ電圧生成回路１３＿１が構成されると良い。コンデンサＣ３１はスロープ用コンデンサである。
【0088】
図１３の各回路素子の接続関係を説明する。抵抗Ｒ３１の一端は入力電圧ＶＩＮが加わるノードＮＤ５に接続され、抵抗Ｒ３１の他端はスイッチＳＷ１の一端に接続される。スイッチＳＷ１の他端はノードＮＤ１に接続される。コンデンサＣ３１の一端はノードＮＤ１に接続され、コンデンサＣ３１の他端はノードＮＤ２に接続される。スイッチＳＷ２はコンデンサＣ３１に並列接続される。従って、スイッチＳＷ２の一端はノードＮＤ１に接続され、スイッチＳＷ２の他端はノードＮＤ２に接続される。コンデンサＣ１１の一端はノードＮＤ２に接続され、コンデンサＣ１１の他端はグランドに接続される。抵抗Ｒ１１はコンデンサＣ１１に並列接続される。従って、抵抗Ｒ１１の一端はノードＮＤ２に接続され、抵抗Ｒ１１の他端はグランドに接続される。ノードＮＤ２に第１オフセット電圧ＶＯＳＴ１が加わる。
【0089】
抵抗Ｒ２２の一端は出力電圧ＶＯＵＴが加わるノードＮＤ６に接続され、抵抗Ｒ２２の他端はノードＮＤ３に接続される。抵抗Ｒ２１の一端はノードＮＤ３に接続され、抵抗Ｒ２１の他端はグランドに接続される。コンデンサＣ２１は抵抗Ｒ２１に並列接続される。従って、コンデンサＣ２１の一端はノードＮＤ３に接続され、コンデンサＣ２１の他端はグランドに接続される。ノードＮＤ３に第２オフセット電圧ＶＯＳＴ２が加わる。即ち、第２オフセット電圧生成回路２２０では、出力電圧ＶＯＵＴに応じた電流が抵抗Ｒ２１に供給されることで抵抗Ｒ２１に第２オフセット電圧ＶＯＳＴ２が生じる。
【0090】
切り替え回路２３０は、ノードＮＤ１、ＮＤ３及びＮＤ４に接続され、ノードＮＤ１及びＮＤ３の何れか一方をノードＮＤ４に接続する。ノードＮＤ４における電圧がスロープ電圧ＶＳＬＰである。即ち、切り替え回路２３０は、ノードＮＤ１における電圧又はノードＮＤ３における電圧（従って第２オフセット電圧ＶＯＳＴ２）をスロープ電圧ＶＳＬＰとして切り替え出力する。切り替え回路２３０をセレクタと称することもできる。
【0091】
スロープ制御回路２４０は、制御信号Ｓ３及び逆流検出信号ＺＸに基づき、スイッチＳＷ１及びＳＷ２のオン、オフを制御すると共に切り替え回路２３０の状態を制御する。尚、上述したように、制御信号Ｓ３のハイレベル期間は出力段回路ＭＭが出力ハイ状態とされる期間（出力トランジスタＭ１のオン期間）に相当し、制御信号Ｓ３のローレベル期間は出力段回路ＭＭが出力ロー状態又はＨｉ－Ｚ状態とされる期間（出力トランジスタＭ１のオフ期間）に相当する。
【0092】
図１４に示す如く、スロープ制御回路２４０は、制御信号Ｓ３のハイレベル期間において、スイッチＳＷ１をオン状態とする一方でスイッチＳＷ２をオフ状態とし、且つ、切り替え回路２３０によりノードＮＤ１をノードＮＤ４に接続させる。このため、制御信号Ｓ３のハイレベル期間においてはノードＮＤ１の電圧がスロープ電圧ＶＳＬＰとして生成及び出力される。尚、制御信号Ｓ３のハイレベル期間においては常に逆流検出信号ＺＸはローレベルである。
【0093】
制御信号Ｓ３のハイレベル期間（出力トランジスタＭ１のオン期間）では、スイッチＳＷ１のオン及びスイッチＳＷ２のオフにより、ノードＮＤ５からノードＮＤ１に向けて入力電圧ＶＩＮに応じた電流（スロープ用電流）が供給されることでコンデンサＣ３１及びＣ１１が充電される。より具体的には、制御信号Ｓ３のハイレベル期間では、ノードＮＤ５からノードＮＤ１に向けて入力電圧ＶＩＮに応じた電流（スロープ用電流）がコンデンサＣ３１に対する充電電流として流れてノードＮＤ１の電位が上昇してゆくと共に、コンデンサＣ３１を通じてコンデンサＣ１１にも充電電流が流れるためノードＮＤ２の電位（即ち第１オフセット電圧ＶＯＳＴ１）も上昇してゆく。
【0094】
制御信号Ｓ３のローレベル期間において、スロープ制御回路２４０は以下の第１制御パターンにて、スイッチＳＷ１及びＳＷ２並びに切り替え回路２３０の状態を制御して良い。図１５は第１制御パターンに対応する。
【0095】
図１５に示す如く、第１制御パターンに係るスロープ制御回路２４０は、制御信号Ｓ３のローレベル期間において、逆流検出信号ＺＸのレベルに依らず、スイッチＳＷ１をオフ状態とする一方でスイッチＳＷ２をオン状態とし、且つ、切り替え回路２３０によりノードＮＤ３をノードＮＤ４に接続させる。このため、第１制御パターンにおける制御信号Ｓ３のローレベル期間では、逆流検出信号ＺＸのレベルに依らず、ノードＮＤ３の電圧（即ち第２オフセット電圧ＶＯＳＴ２）がスロープ電圧ＶＳＬＰとして生成及び出力される。また、スイッチＳＷ１のオフによりノードＮＤ５からノードＮＤ１に向けた電流（スロープ用電流）の供給が遮断される。スイッチＳＷ２のオンによりコンデンサＣ３１の蓄積電荷が放電される。
【0096】
或いは、制御信号Ｓ３のローレベル期間において、スロープ制御回路２４０は以下の第２制御パターンにて、スイッチＳＷ１及びＳＷ２並びに切り替え回路２３０の状態を制御して良い。図１６及び図１７は第２制御パターンに対応する。
【0097】
第２制御パターンに係るスロープ制御回路２４０は、制御信号Ｓ３のローレベル期間において、図１６に示す如く逆流検出信号ＺＸがローレベルであれば、スイッチＳＷ１をオフ状態とする一方でスイッチＳＷ２をオン状態とし、且つ、切り替え回路２３０によりノードＮＤ３をノードＮＤ４に接続させる。第２制御パターンに係るスロープ制御回路２４０は、制御信号Ｓ３のローレベル期間において、図１７に示す如く逆流検出信号ＺＸがハイレベルであれば、スイッチＳＷ１及びＳＷ２を共にオフ状態とし、且つ、切り替え回路２３０によりノードＮＤ３をノードＮＤ４に接続させる。このため、第２制御パターンにおける制御信号Ｓ３のローレベル期間では、逆流検出信号ＺＸのレベルに依らず、ノードＮＤ３の電圧（即ち第２オフセット電圧ＶＯＳＴ２）がスロープ電圧ＶＳＬＰとして生成及び出力される。また、スイッチＳＷ１のオフによりノードＮＤ５からノードＮＤ１に向けた電流（スロープ用電流）の供給が遮断される。スイッチＳＷ２のオン期間ではコンデンサＣ３１の蓄積電荷が放電される。
【0098】
或いは、制御信号Ｓ３のローレベル期間において、スロープ制御回路２４０は以下の第３制御パターンにて、スイッチＳＷ１及びＳＷ２並びに切り替え回路２３０の状態を制御して良い。図１８及び図１９は第３制御パターンに対応する。
【0099】
第３制御パターンに係るスロープ制御回路２４０は、制御信号Ｓ３のローレベル期間において、図１８に示す如く逆流検出信号ＺＸがローレベルであれば、スイッチＳＷ１をオフ状態とする一方でスイッチＳＷ２をオン状態とし、且つ、切り替え回路２３０によりノードＮＤ１をノードＮＤ４に接続させる。第３制御パターンに係るスロープ制御回路２４０は、制御信号Ｓ３のローレベル期間において、図１９に示す如く逆流検出信号ＺＸがハイレベルであれば、スイッチＳＷ１及びＳＷ２を共にオフ状態とし、且つ、切り替え回路２３０によりノードＮＤ３をノードＮＤ４に接続させる。このため、第３制御パターンにおける制御信号Ｓ３のローレベル期間では、逆流検出信号ＺＸがローレベルであればノードＮＤ１の電圧がスロープ電圧ＶＳＬＰとして生成及び出力され、逆流検出信号ＺＸがハイレベルであればノードＮＤ３の電圧（即ち第２オフセット電圧ＶＯＳＴ２）がスロープ電圧ＶＳＬＰとして生成及び出力される。また、スイッチＳＷ１のオフによりノードＮＤ５からノードＮＤ１に向けた電流（スロープ用電流）の供給が遮断される。スイッチＳＷ２のオン期間ではコンデンサＣ３１の蓄積電荷が放電される。第３制御パターンにおいて、制御信号Ｓ３及び逆流検出信号ＺＸが共にローレベルであるとき、ノードＮＤ１の電圧は第１オフセット電圧ＶＯＳＴ１に等しい。
【0100】
尚、第３制御パターンにおいて、制御信号Ｓ３がローレベルであれば逆流検出信号ＺＸのレベルに依らずスイッチＳＷ２がオンに維持されるようにしても良い。
【0101】
制御信号Ｓ３のローレベル期間において、第１～第３制御パターンの何れか１つが固定的に使用されるようにして良い。或いは、ＰＷＭ制御（第１又は第２ＰＷＭ制御）が行われている期間においては第３制御パターンを使用し、スキップ制御が行われている期間においては第１又は第２制御パターンを使用するようにしても良い。
【0102】
第１～第３制御パターンの何れが使用されたとしても、出力トランジスタＭ１のオフ期間の少なくとも一部においてスイッチＳＷ２がオンとされることでコンデンサＣ３１の蓄積電荷が放電される。
【0103】
図２０に第１オフセット電圧ＶＯＳＴ１の波形例を示す。制御信号Ｓ３のハイレベル期間（即ち出力トランジスタＭ１のオン期間）では、スイッチＳＷ１のオンにより（図１４参照）、ノードＮＤ５からの入力電圧ＶＩＮに応じた電流がコンデンサＣ３１を通じてコンデンサＣ１１に供給されることで、第１オフセット電圧ＶＯＳＴ１が上昇してゆく。そして、第１～第３制御パターンの何れが使用されたとしても、制御信号Ｓ３のローレベル期間（即ち出力トランジスタＭ１のオフ期間）ではスイッチＳＷ１がオフとされるため、スイッチＳＷ１を通じたコンデンサＣ１１への充電電流の供給が停止される一方でコンデンサＣ１１の蓄積電荷が抵抗Ｒ１１を通じて放電され、結果、第１オフセット電圧ＶＯＳＴ１が低下してゆく。出力電流ＩＯＵＴが一定であれば、第１オフセット電圧ＶＯＳＴ１の最小値は一定レベルに保たれ、当該最小値をボトム値ＶＯＳＴ１＿ＢＴＭと称する。
【0104】
以上の説明から明らかなように、第１オフセット電圧ＶＯＳＴ１は、出力トランジスタＭ１のオン期間と出力トランジスタＭ１のオフ期間との比率に応じた電圧となる。出力トランジスタＭ１のオフ期間に対する出力トランジスタＭ１のオン期間の比率を、記号“ＲＴＯＮ”で表す。第１オフセット電圧ＶＯＳＴ１及びボトム値ＶＯＳＴ１＿ＢＴＭは、比率ＲＴＯＮの増大により高くなり、比率ＲＴＯＮの低下により低くなる。但し、第１オフセット電圧ＶＯＳＴ１及びボトム値ＶＯＳＴ１＿ＢＴＭには下限があり、当該下限は、ここでは０Ｖ（ボルト）である。
【0105】
図２０にはスロープ電圧ＶＳＬＰの波形も示されている。尚、図２０におけるスロープ電圧ＶＳＬＰの波形は、第１又は第２制御パターンが使用されたときの波形である。第１～第３制御パターンの何れが使用されたとしても、制御信号Ｓ３にアップエッジが生じる直前ではコンデンサＣ３１に電荷は蓄積されていないので、ノードＮＤ１の電圧は第１オフセット電圧ＶＯＳＴ１に等しい。そして、制御信号Ｓ３のアップエッジを契機にスイッチＳＷ１及びＳＷ２並びに切り替え回路２３０の状態が図１４の状態に設定されることで、スロープ電圧ＶＳＬＰは第１オフセット電圧ＶＯＳＴ１（詳細にはボトム値ＶＯＳＴ１＿ＢＴＭ）から入力電圧ＶＩＮに応じた傾きで上昇してゆく。つまり、スロープ電圧生成回路１３＿１は、出力トランジスタＭ１のオン期間においてスロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１（詳細にはボトム値ＶＯＳＴ１＿ＢＴＭ）から入力電圧ＶＩＮに応じた傾きで上昇させてゆく（後述の他の実施例に係るスロープ電圧生成回路についても同様）。
【0106】
その後、制御信号Ｓ３にダウンエッジが生じると、切り替え回路２３０によりノードＮＤ４にノードＮＤ３に接続されることで（図１５又は図１６参照）、図２０に示す如く、スロープ電圧ＶＳＬＰは第２オフセット電圧ＶＯＳＴ２に設定され、制御信号Ｓ３に次回のアップエッジが生じるまで第２オフセット電圧ＶＯＳＴ２に維持される。
【0107】
上述したように図２０は第１又は第２制御パターンの使用を前提としている。仮に、第３制御パターンが使用されるならば（図１８及び図１９参照）、制御信号Ｓ３のダウンエッジを契機にノードＮＤ１及びＮＤ４間の導通を維持しつつスイッチＳＷ２がターンオンされるので、図２１に示す如く、スロープ電圧ＶＳＬＰは急峻に第１オフセット電圧ＶＯＳＴ１まで低下し、その後、逆流検出信号ＺＸのアップエッジを契機にスロープ電圧ＶＳＬＰは第２オフセット電圧ＶＯＳＴ２に設定される（図２１では逆流遮断動作が行われる軽負荷状態を想定）。以後は、制御信号Ｓ３に次回のアップエッジが生じるまでスロープ電圧ＶＳＬＰは第２オフセット電圧ＶＯＳＴ２に維持される。
【0108】
このように、スロープ電圧生成回路１３＿１は、出力トランジスタＭ１のオフ期間の内、少なくとも一部の期間において、スロープ電圧ＶＳＬＰを第２オフセット電圧ＶＯＳＴ２に設定する（後述の他の実施例に係るスロープ電圧生成回路についても同様）。
【0109】
図２２は第１実施例に係る動作を説明するためのタイミングチャートであって、スキップ制御が行われる際の各種信号波形が示されている。時間の経過につれて、タイミングｔＤ１、ｔＤ２、ｔＤ３、ｔＤ４、ｔＤ５、ｔＤ６、ｔＤ７が、この順番で訪れるものとする。
【0110】
図２２の例では、タイミングｔＤ１においてクロック信号Ｓ１にダウンエッジが生じ、クロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジが生じる。タイミングｔＤ１では“ＶＳＬＰ＜ＶＣＭＰ”であるとする。また、タイミングｔＤ１直前において、逆流検出信号ＺＸはハイレベルにラッチされており、出力段回路ＭＭの状態はＨｉ－Ｚ状態であるとする。タイミングｔＤ１での制御信号Ｓ３のアップエッジにより、又は、それに基づくゲート信号Ｇ１のアップエッジにより、逆流検出信号ＺＸのレベルのハイレベルへのラッチが解除され、逆流検出信号ＺＸのレベルがローレベルに遷移する。また、制御信号Ｓ３のアップエッジに基づき出力段回路ＭＭがＨｉ－Ｚ状態から出力ハイ状態に切り替わる。出力段回路ＭＭが出力ハイ状態に維持される期間において（即ち出力トランジスタＭ１のオン期間において）インダクタ電流ＩＬが増大してゆく。スキップ制御が実行される図２２の例において、出力段回路ＭＭが出力ハイ状態に維持される期間では、インダクタ電流ＩＬがゼロから増大してゆく。
【0111】
一方、スロープ電圧生成回路１３＿１は、タイミングｔＤ１を起点にスロープ電圧ＶＳＬＰを第１オフセット電圧ＶＯＳＴ１（詳細にはボトム値ＶＯＳＴ１＿ＢＴＭ）から入力電圧ＶＩＮに応じた傾きで単調上昇させる。その結果、タイミングｔＤ１よりも後のタイミングｔＤ２において、スロープ電圧ＶＳＬＰが誤差電圧ＶＣＭＰに達する。詳細には、タイミングｔＤ２において“ＶＳＬＰ＜ＶＣＭＰ”の成立状態から“ＶＳＬＰ＞ＶＣＭＰ”の成立状態に切り替わる。この切り替わりに同期して比較結果信号Ｓ２にアップエッジが生じる。
【0112】
タイミングｔＤ２での比較結果信号Ｓ２のアップエッジを契機に制御信号Ｓ３にダウンエッジが生じることで出力段回路ＭＭが出力ハイ状態から出力ロー状態に切り替わる。図２２では、第１又は第２制御パターン（図１５～図１７）の使用が前提されている。このため、タイミングｔＤ２にてノードＮＤ４の接続先がノードＮＤ１からノードＮＤ３に切り替えられることで、スロープ電圧ＶＳＬＰに対して第２オフセット電圧ＶＯＳＴ２が設定される。スロープ電圧ＶＳＬＰは、次回、制御信号Ｓ３にアップエッジが生じるタイミングｔＤ７まで第２オフセット電圧ＶＯＳＴ２にて維持される。
【0113】
タイミングｔＤ２以後、出力段回路ＭＭが出力ロー状態に維持される期間において（即ち同期整流トランジスタＭ２のオン期間において）インダクタ電流ＩＬが減少してゆく。インダクタ電流ＩＬの大きさがゼロにまで低下すると、出力インダクタＬ０の作用によりインダクタ電流ＩＬの極性が正から負へと反転する。この反転のタイミングが、タイミングｔＤ２より後のタイミングｔＤ３である。タイミングｔＤ３にて逆流検出回路１８によりインダクタ電流ＩＬの逆流が検出されることで、逆流検出信号ＺＸがローレベルからハイレベルに切り替わり且つハイレベルにてラッチされる。駆動回路１７は、ハイレベルの逆流検出信号ＺＸを受けて出力段回路ＭＭを出力ロー状態からＨｉ－Ｚ状態に切り替える。
【0114】
他方、タイミングｔＤ１及びｔＤ２間において出力電圧ＶＯＵＴが目標電圧ＶＴＧを超えて上昇することで、タイミングｔＤ２の後、暫くの値、“ＶＳＬＰ＞ＶＣＭＰ”が成立する。タイミングｔＤ２の後、出力電圧ＶＯＵＴの低下に伴い、何れかのタイミングで誤差電圧ＶＣＭＰは上昇に転じる。図２２の例では、タイミングｔＤ６にて“ＶＳＬＰ＞ＶＣＭＰ”の成立状態から“ＶＳＬＰ＜ＶＣＭＰ”の成立状態に切り替わる。このため、図２２の例において、比較結果信号Ｓ２はタイミングｔＤ２からタイミングｔＤ６の直前までハイレベルであり、タイミングｔＤ６にてローレベルに遷移する。
【0115】
タイミングｔＤ１から、１ＰＷＭ周期分の時間が経過したタイミング、２ＰＷＭ周期分の時間が経過したタイミング、３ＰＷＭ周期分の時間が経過したタイミングが、夫々、タイミングｔＤ４、ｔＤ５、ｔＤ７である。タイミングｔＤ４及びｔＤ５の夫々にてクロック信号Ｓ１にダウンエッジが生じるが、タイミングｔＤ４及びｔＤ５では比較結果信号Ｓ２がハイレベルであるため（“ＶＳＬＰ＞ＶＣＭＰ”であるため）、スキップ制御により、それらのダウンエッジは無効とされる。
【0116】
タイミングｔＤ６より後のタイミングｔＤ７では、比較結果信号Ｓ２がローレベルであるため（“ＶＳＬＰ＜ＶＣＭＰ”であるため）、ロジック回路１６は、タイミングｔＤ７でのクロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジを生じさせる。タイミングｔＤ７での制御信号Ｓ３のアップエッジにより、又は、それに基づくゲート信号Ｇ１のアップエッジにより、逆流検出信号ＺＸのレベルのハイレベルへのラッチが解除され、逆流検出信号ＺＸのレベルがローレベルに遷移する。結果、タイミングｔＤ７にて出力段回路ＭＭがＨｉ－Ｚ状態から出力ハイ状態に切り替わる。出力電流ＩＯＵＴが不変であるなら、タイミングｔＤ１からタイミングｔＤ７の直前までの動作が、タイミングｔＤ７以降も繰り返し実行される。
【0117】
尚、図２２の例において、第３制御パターン（図１８及び図１９参照）が使用されたならば、特に図示しないが、タイミングｔＤ２及びｔＤ３間においてスロープ電圧ＶＳＬＰは第１オフセット電圧ＶＯＳＴ１に設定されることになる。
【0118】
図２３に第１～第４負荷状態におけるスロープ電圧ＶＳＬＰの波形６１１～６１４を示す。尚、図２３では、第１又は第２制御パターン（図１５～図１７）が使用されることが想定されている。第１～第４負荷状態の内、第１負荷状態が最も出力電流ＩＯＵＴが大きい状態であり、第１負荷状態では電流連続モードにてインダクタ電流ＩＬが供給される。第１負荷状態における出力トランジスタＭ１のスイッチング周波数は周波数ｆＰＷＭである。第２～第４負荷状態は軽負荷状態に相当し、第２～第４負荷状態の夫々においてスキップ制御が実行される。このため、第２～第４負荷状態における出力トランジスタＭ１のスイッチング周波数は周波数ｆＰＷＭよりも小さい。第２負荷状態での出力電流ＩＯＵＴよりも第３負荷状態での出力電流ＩＯＵＴの方が小さく、第３負荷状態での出力電流ＩＯＵＴよりも第４負荷状態での出力電流ＩＯＵＴの方が更に小さい。このため、出力トランジスタＭ１のスイッチング周波数は、第２、第３、第４負荷状態の順に小さくなる。換言すれば、スキップ制御によるクロック信号Ｓ１のパルスのスキップ数は、第２、第３、第４負荷状態の順に大きくなる。
【0119】
図２３において、表６２１～６２４は、夫々、第１～第４負荷状態における出力段回路ＭＭの状態を表す。表６２１～６２４において、“Ｈ”は出力段回路ＭＭが出力ハイ状態にあることを意味し、“Ｌ”は出力段回路ＭＭが出力ロー状態にあることを意味し、“Ｈｉ－Ｚ”は出力段回路ＭＭがＨｉ－Ｚ状態にあることを意味する。
【0120】
第１～第４負荷状態におけるボトム値ＶＯＳＴ１＿ＢＴＭは、夫々、ボトム値ＶＯＳＴ１＿ＢＴＭ１～ＶＯＳＴ１＿ＢＴＭ４である。出力トランジスタＭ１のオフ期間に対する出力トランジスタＭ１のオン期間の比率ＲＴＯＮは、第１負荷状態において最も高く、第１、第２、第３、第４負荷状態の順に小さくなるので、“ＶＯＳＴ１＿ＢＴＭ１＞ＶＯＳＴ１＿ＢＴＭ２＞ＶＯＳＴ１＿ＢＴＭ３＞ＶＯＳＴ１＿ＢＴＭ４”が成立する。図２３の例では、第４負荷状態におけるボトム値ＶＯＳＴ１＿ＢＴＭ４はゼロ又は略ゼロである。各負荷状態のボトム値ＶＯＳＴ１＿ＢＴＭは入力電圧ＶＩＮに依存すると共に制御信号Ｓ３のデューティに依存する。ＰＷＭ制御が行われる際において、制御信号Ｓ３のデューティはパルス幅変調でのデューティに相当し、ボトム値ＶＯＳＴ１＿ＢＴＭ１は出力電圧ＶＯＵＴに依存することになる。
【0121】
第１～第４負荷状態において、出力トランジスタＭ１のオフ期間ではスロープ電圧ＶＳＬＰに共通の第２オフセット電圧ＶＯＳＴ２が設定される。このため、第１～第４負荷状態の何れにおいても、誤差電圧ＶＣＭＰは第２オフセット電圧ＶＯＳＴ２近辺に維持される（図２３では誤差電圧ＶＣＭＰの図示を省略）。図２３において、時間ＴＯＮ１～ＴＯＮ４は、夫々、第１～第４負荷状態における制御信号Ｓ３のパルス幅（即ち出力トランジスタＭ１の１回分のオン時間）を表す。つまり、第１負荷状態において出力トランジスタＭ１がターンオンしてからターンオフするまでの時間は時間ＴＯＮ１に相当し、第２負荷状態において出力トランジスタＭ１がターンオンしてからターンオフするまでの時間は時間ＴＯＮ２に相当する。第３及び第４負荷状態についても同様である。
【0122】
第１～第４負荷状態において第２オフセット電圧ＶＯＳＴ２は共通であり、且つ、“ＶＯＳＴ１＿ＢＴＭ１＞ＶＯＳＴ１＿ＢＴＭ２＞ＶＯＳＴ１＿ＢＴＭ３＞ＶＯＳＴ１＿ＢＴＭ４”であるので、“ＴＯＮ１＜ＴＯＮ２＜ＴＯＮ３＜ＴＯＮ４”である。つまり、負荷が軽くなるほど（出力電流ＩＯＵＴが小さくなるほど）制御信号Ｓ３のパルス幅が増大する。これは、軽負荷時のＰＦＭ制御においてスイッチング周波数が低くなるほど、制御信号Ｓ３のパルス幅が増大することを意味する。
【0123】
例えば、図１３に示す構成において抵抗Ｒ１１の値を調整することでボトム値ＶＯＳＴ１＿ＢＴＭを調整できる。この際例えば、波形６１１におけるボトム値ＶＯＳＴ１＿ＢＴＭ１の大きさとスロープ電圧ＶＳＬＰの振幅とが同程度となるように抵抗Ｒ１１の値を調整したならば時間ＴＯＮ４を時間ＴＯＮ１の２倍にすることができる。
【0124】
本実施例によれば、出力トランジスタＭ１のオフ期間において第２オフセット電圧ＶＯＳＴ２をスロープ電圧ＶＳＬＰに設定することにより良好な負荷応答性を確保できる。その上で、スキップ制御が行われるような軽負荷状態において、負荷が軽くなるほどスキップ時間が増大し（従ってＰＦＭ制御でのスイッチング周波数が低くなり）、スイッチング損失の低減が図られる。
【0125】
＜＜第２実施例＞＞
第２実施例を説明する。図１３の構成において、ノードＮＤ１に向けて入力電圧ＶＩＮに応じた電流を供給する回路は任意に変更可能である。但し、スイッチＳＷ１のオン期間においてノードＮＤ１に向けて供給される電流の大きさは、入力電圧ＶＩＮの増大につれて大きくなる。例えば、図２４に示すスロープ電圧生成回路１３＿２を図１のスロープ電圧生成回路１３として用いても良い。
第２実施例を説明する。図１３の構成において、ノードＮＤ１に向けて入力電圧ＶＩＮに応じた電流を供給する回路は任意に変更可能である。但し、スイッチＳＷ１のオン期間においてノードＮＤ１に向けて供給される電流の大きさは、入力電圧ＶＩＮの増大につれて大きくなる。例えば、図２４に示すスロープ電圧生成回路１３＿２を図１のスロープ電圧生成回路１３として用いても良い。
【0126】
図１３のスロープ電圧生成回路１３＿１を基準に、抵抗Ｒ３１及びノードＮＤ５を可変電流源ＣＣ１及びノードＮＤ５ａに置換することで、図２４のスロープ電圧生成回路１３＿２が得られる。当該置換を除き、スロープ電圧生成回路１３＿２はスロープ電圧生成回路１３＿１と同様の構成を有する。
【0127】
可変電流源ＣＣ１は、内部電源電圧ＶＲＥＧが加わるノードＮＤ５ａとスイッチＳＷ１の一端に接続され、内部電源電圧ＶＲＥＧに基づき入力電圧ＶＩＮに比例する電流値を持つ電流ＩＣＣ１を生成する。内部電源電圧ＶＲＥＧは、入力電圧ＶＩＮに基づき電源ＩＣ２内の内部電源回路（不図示）にて生成される正の直流電圧である。可変電流源ＣＣ１は、ノードＮＤ５ａとスイッチＳＷ１の一端との間に設けられ、スイッチＳＷ１がオンであるときにのみ、電流ＩＣＣ１をノードＮＤ５ａからノードＮＤ１に向けて供給する。このため、スイッチＳＷ１がオン且つスイッチＳＷ２がオフであるときに、入力電圧ＶＩＮに応じた電流にてコンデンサＣ３１及びＣ１１が充電される。
【0128】
＜＜第３実施例＞＞
第３実施例を説明する。図１３の構成において、ノードＮＤ３に向けて出力電圧ＶＯＵＴに応じた電流を供給する回路は任意に変更可能である。但し、ノードＮＤ３に向けて供給される電流の大きさは、出力電圧ＶＯＵＴの増大につれて大きくなる。例えば、図２５に示すスロープ電圧生成回路１３＿３を図１のスロープ電圧生成回路１３として用いても良い。
第３実施例を説明する。図１３の構成において、ノードＮＤ３に向けて出力電圧ＶＯＵＴに応じた電流を供給する回路は任意に変更可能である。但し、ノードＮＤ３に向けて供給される電流の大きさは、出力電圧ＶＯＵＴの増大につれて大きくなる。例えば、図２５に示すスロープ電圧生成回路１３＿３を図１のスロープ電圧生成回路１３として用いても良い。
【0129】
図１３のスロープ電圧生成回路１３＿１を基準に、抵抗Ｒ２２及びノードＮＤ６を可変電流源ＣＣ２及びノードＮＤ６ａに置換することで、図２５のスロープ電圧生成回路１３＿３が得られる。当該置換を除き、スロープ電圧生成回路１３＿３はスロープ電圧生成回路１３＿１と同様の構成を有する。
【0130】
可変電流源ＣＣ２は、内部電源電圧ＶＲＥＧが加わるノードＮＤ６ａとノードＮＤ３に接続され、内部電源電圧ＶＲＥＧに基づき出力電圧ＶＯＵＴに比例する電流値を持つ電流ＩＣＣ２を生成する。可変電流源ＣＣ２は電流ＩＣＣ２をノードＮＤ６ａからノードＮＤ３に向けて供給する。このため、出力電圧ＶＯＵＴに応じた第２オフセット電圧ＶＯＳＴ２がノードＮＤ３に生じる。
【0131】
【0132】
＜＜第４実施例＞＞
第４実施例を説明する。電源ＩＣ２において出力段回路ＭＭを電流モードにてスイッチング制御するようにしても良い。この場合、図２６に示す如く、図１の電源ＩＣ２に対して電流検出回路１９及び加算器２０を追加し、スロープ電圧ＶＳＬＰとインダクタ電流ＩＬに応じた電圧ＩＳＮＳとの和電圧を電圧Ｖ２としてコンパレータ１４の非反転入力端子に入力すれば良い。電流検出回路１９は、出力トランジスタＭ１のオン期間において出力トランジスタＭ１に流れる電流（即ちインダクタ電流ＩＬ）を検出し、検出した電流に比例する電圧を電圧ＩＳＮＳとして生成する。加算器２０は、スロープ電圧生成回路１３からのスロープ電圧ＶＳＬＰに対して電圧ＩＳＮＳを加算することにより電圧Ｖ２を生成する。故に、第４実施例に係る図２６の構成では、“Ｖ２＝ＶＳＬＰ＋ＩＳＮＳ”となる。
第４実施例を説明する。電源ＩＣ２において出力段回路ＭＭを電流モードにてスイッチング制御するようにしても良い。この場合、図２６に示す如く、図１の電源ＩＣ２に対して電流検出回路１９及び加算器２０を追加し、スロープ電圧ＶＳＬＰとインダクタ電流ＩＬに応じた電圧ＩＳＮＳとの和電圧を電圧Ｖ２としてコンパレータ１４の非反転入力端子に入力すれば良い。電流検出回路１９は、出力トランジスタＭ１のオン期間において出力トランジスタＭ１に流れる電流（即ちインダクタ電流ＩＬ）を検出し、検出した電流に比例する電圧を電圧ＩＳＮＳとして生成する。加算器２０は、スロープ電圧生成回路１３からのスロープ電圧ＶＳＬＰに対して電圧ＩＳＮＳを加算することにより電圧Ｖ２を生成する。故に、第４実施例に係る図２６の構成では、“Ｖ２＝ＶＳＬＰ＋ＩＳＮＳ”となる。
【0133】
＜＜第５実施例＞＞
第５実施例を説明する。第５実施例では、上述の各構成又は各動作に対する補足事項又は変形技術を説明する。
第５実施例を説明する。第５実施例では、上述の各構成又は各動作に対する補足事項又は変形技術を説明する。
【0134】
出力電圧ＶＯＵＴが電源ＩＣ２のダイナミックレンジ内に収まるのであれば、出力電圧ＶＯＵＴそのものを帰還電圧ＶＦＢとして帰還端子ＦＢに与えても良く、この場合、帰還電圧生成回路４は不要である。何れにせよ、帰還電圧ＶＦＢは出力電圧ＶＯＵＴに応じた電圧（出力電圧ＶＯＵＴに比例する電圧）である。
【0135】
出力段回路ＭＭは電源ＩＣ２の外部に設けられて電源ＩＣ２に対して外付け接続されるものであっても良い。
【0136】
各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。例えば、出力トランジスタＭ１をＰチャネル型のＭＯＳＦＥＴにて構成しても良い。
【0137】
本開示に係るスイッチング電源装置の例として降圧型のスイッチング電源装置を説明したが、本開示に係るスイッチング電源装置は、昇圧型のスイッチング電源装置又は昇降圧型のスイッチング電源装置であっても良い。
【0138】
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。クロック信号Ｓ１のダウンエッジを契機に制御信号Ｓ３にアップエッジを生じさせる構成を例示したが、クロック信号Ｓ１のアップエッジを契機に制御信号Ｓ３にアップエッジを生じさせる構成が採用されても良い。
【0139】
不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
【0140】
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
【0141】
＜＜付記＞＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。
【0142】
本開示の一側面に係るスイッチング電源用回路（２）は、入力電圧（ＶＩＮ）を受けるよう構成された出力トランジスタ（Ｍ１）及び前記出力トランジスタの低電位側において前記出力トランジスタに直列接続された同期整流トランジスタ（Ｍ２）を有する出力段回路（ＭＭ）を備え、前記出力トランジスタ及び前記同期整流トランジスタのオン／オフを通じ前記出力トランジスタ又は前記同期整流トランジスタを介して出力インダクタ（Ｌ０）にインダクタ電流（ＩＬ）を供給することにより前記入力電圧から出力電圧（ＶＯＵＴ）を生成するよう構成されたスイッチング電源用回路であって、前記出力電圧に応じた帰還電圧（ＶＦＢ）と所定の基準電圧（ＶＲＥＦ）との差分に応じた誤差電圧（ＶＣＭＰ）を生成するよう構成されたエラーアンプ（１１）と、 スロープ電圧（ＶＳＬＰ）を生成するよう構成されたスロープ電圧生成回路（１３）と、 前記誤差電圧である第１比較電圧（Ｖ１）と、前記スロープ電圧である又は前記スロープ電圧と前記インダクタ電流に応じた電圧（ＩＳＮＳ）との和である第２比較電圧（Ｖ２）と、を比較して比較結果信号（Ｓ２）を生成するよう構成されたコンパレータ（１４）と、所定周波数を有するクロック信号（Ｓ１）を生成するよう構成されたクロック信号生成回路（１５）と、 前記クロック信号及び前記比較結果信号に基づき前記出力段回路を制御するよう構成された制御駆動回路（ＣＤ）と、前記インダクタ電流の逆流を検出するよう構成された逆流検出回路（１８）と、を備え、前記駆動制御回路は、前記同期整流トランジスタがオンであるときにおいて前記インダクタ電流の逆流が検出されたとき、前記同期整流トランジスタをターンオフさせ、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間と前記出力トランジスタのオフ期間との比率に応じた第１オフセット電圧（ＶＯＳＴ１）を生成するよう構成された第１オフセット電圧生成回路（２１０）と、前記出力電圧に応じた第２オフセット電圧（ＶＯＳＴ２）を生成するよう構成された第２オフセット電圧生成回路（２２０）と、を有し、前記出力トランジスタのオン期間において、前記スロープ電圧を前記第１オフセット電圧から前記入力電圧に応じた傾きで上昇させ、前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記スロープ電圧を前記第２オフセット電圧に設定する構成（第１の構成）である。
【0143】
出力トランジスタのオフ期間の内、少なくとも一部の期間において、スロープ電圧を出力電圧に応じた第２オフセット電圧に設定することにより、負荷応答性を高めることができる。また、出力トランジスタのオン期間において、スロープ電圧を第１オフセット電圧から入力電圧に応じた傾きで上昇させるようにし、第１オフセット電圧を出力トランジスタのオン期間と出力トランジスタのオフ期間との比率に応じた電圧とする。これにより、軽負荷時におけるスイッチング周波数の低下に連動して出力トランジスタのオン時間を増大させることが可能であり、スイッチング周波数の低下によりスイッチング損失を低減することが可能となる。スイッチング損失の低減によりスイッチング電源用回路及びスイッチング電源装置の効率向上（軽負荷時の効率向上）が図られる。
【0144】
上記第１の構成に係るスイッチング電源用回路において、前記制御駆動回路は、前記出力段回路の状態を、前記出力トランジスタがオン及び前記同期整流トランジスタがオフとなる出力ハイ状態、前記出力トランジスタがオフ及び前記同期整流トランジスタがオンとなる出力ロー状態、又は、前記出力トランジスタ及び前記同期整流トランジスタの双方がオフとなる出力オフ状態の何れかに制御し、前記クロック信号生成回路は、前記所定周波数にて前記クロック信号のレベルを第１レベルから第２レベルへ変化させ、前記制御駆動回路は、前記第１比較電圧が前記第２比較電圧よりも高いときに前記クロック信号のレベルの前記第１レベルから前記第２レベルへの変化が発生すると、基本単位動作を実行し、前記制御駆動回路は、前記基本単位動作において、前記クロック信号のレベルにおける前記第１レベルから前記第２レベルへの変化を契機に、前記出力段回路を前記出力ロー状態又は前記出力オフ状態から前記出力ハイ状態に切り替え、その後、前記第２比較電圧が前記第１比較電圧に達したことを示す前記比較結果信号の入力を契機に前記出力段回路を前記出力ハイ状態から前記出力ロー状態に切り替え、更にその後、前記インダクタ電流の逆流が検出されたならば前記出力段回路を前記出力ロー状態から前記出力オフ状態に切り替え、前記制御駆動回路は、前記インダクタ電流の逆流の検出を通じて前記出力段回路の状態を前記出力オフ状態に設定した後、前記第１比較電圧が前記第２比較電圧よりも低い期間において、前記クロック信号に依らず前記出力段回路を前記出力オフ状態に維持するスキップ制御（図１０参照）を実行する構成（第２の構成）であっても良い。
【0145】
これにより、スキップ制御が行われるような軽負荷時では負荷の大きさに応じてスイッチング周波数が変化する。本構成では、軽負荷時におけるスイッチング周波数の低下に連動して出力トランジスタのオン時間を増大させることが可能であり、スイッチング周波数の低下によりスイッチング損失を低減することが可能となる。
【0146】
上記第１又は第２の構成に係るスイッチング電源用回路において、前記第１オフセット電圧生成回路は、前記出力トランジスタのオフ期間に対する前記出力トランジスタのオン期間の比率が低下するにつれて、前記第１オフセット電圧を低下させる構成（第３の構成）であっても良い。
【0147】
上記第１～第３の構成の何れかに係るスイッチング電源用回路において、前記エラーアンプは、前記帰還電圧が前記基準電圧よりも高いとき前記誤差電圧を低下させ、前記帰還電圧が前記基準電圧よりも低いとき前記誤差電圧を上昇させる構成（第４の構成）であっても良い。
【0148】
上記第１～第４の構成の何れかに係るスイッチング電源用回路において、前記第１オフセット電圧生成回路は、第１オフセット用コンデンサ（Ｃ１１）と、前記第１オフセット用コンデンサに並列接続された第１オフセット用抵抗（Ｒ１１）と、を有し、前記第１オフセット用コンデンサの両端間に前記第１オフセット電圧が生じ、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間において、前記入力電圧に応じた充電電流にて前記第１オフセット用コンデンサを充電し、前記出力トランジスタのオフ期間において、前記充電を停止して前記第１オフセット用コンデンサの蓄積電荷を前記第１オフセット用抵抗を通じて放電させる構成（第５の構成）であっても良い。
【0149】
これにより、出力トランジスタのオン期間と出力トランジスタのオフ期間との比率に応じた第１オフセット電圧を生成することが可能となる。
【0150】
上記第５の構成に係るスイッチング電源用回路において、前記スロープ電圧生成回路は、第１ノード（ＮＤ１）及び第２ノード（ＮＤ２）間に設けられたスロープ用コンデンサ（Ｃ３１）と、所定ノード（ＮＤ５、ＮＤ５ａ）と前記スロープ用コンデンサとの間に設けられた第１スイッチ（ＳＷ１）と、前記スロープ用コンデンサに並列接続された第２スイッチ（ＳＷ２）と、前記第１ノードにおける電圧又は前記第２オフセット電圧を前記スロープ電圧として切り替え出力する切り替え回路（２３０）と、を有し、前記第２ノードに前記第１オフセット電圧が加わり、前記スロープ電圧生成回路は、前記出力トランジスタのオン期間において、前記第２スイッチをオフに維持しつつ、前記第１スイッチをオンに保つことで前記所定ノードから前記第１ノードに向けて前記入力電圧に応じたスロープ用電流を供給し、これによって前記スロープ用コンデンサ及び前記第１オフセット用コンデンサを充電し、前記出力トランジスタのオン期間において、前記第１ノードにおける電圧を前記スロープ電圧として出力し、前記出力トランジスタのオフ期間において、前記第１スイッチをオフ状態とすることで前記スロープ用電流の供給を遮断し、且つ、前記出力トランジスタのオフ期間の少なくとも一部において前記第２スイッチをオンにすることで前記スロープ用コンデンサの蓄積電荷を放電させ、前記出力トランジスタのオフ期間の内、少なくとも一部の期間において、前記第２オフセット電圧を前記スロープ電圧として出力する構成（第６の構成）であっても良い。
【0151】
上記第１～第６の構成の何れかに係るスイッチング電源用回路において、前記第２オフセット電圧生成回路は、第２オフセット用抵抗（Ｒ２１）を有し、前記出力電圧に応じた電流を前記第２オフセット用抵抗に供給することで前記第２オフセット用抵抗にて前記第２オフセット電圧を発生させる構成（第７の構成）であっても良い。
【0152】
本開示の一側面に係るスイッチング電源装置（１）は、上記第１～第７の構成の何れかに係るスイッチング電源用回路（２）と、前記出力インダクタ（Ｌ０）と出力コンデンサ（Ｃ０）を有し、前記出力トランジスタ及び前記同期整流トランジスタ間の接続ノードに生じる電圧を整流及び平滑化することで前記出力電圧を生成するよう構成された整流平滑回路（３）と、を備える構成（第８の構成）である。
【符号の説明】
【0153】
１ スイッチング電源装置
２ 電源ＩＣ（スイッチング電源用回路）
３ 整流平滑回路
４ 帰還電圧生成回路
１１ エラーアンプ
１２ 位相補償回路
１３ スロープ電圧生成回路
１４ コンパレータ
１５ クロック信号生成回路
１６ ロジック回路
１７ 駆動回路
１８ 逆流検出回路
１９ 電流検出回路
２０ 加算器
ＣＤ 制御駆動回路
ＭＭ 出力段回路
Ｍ１ 出力トランジスタ
Ｍ２ 同期整流トランジスタ
Ｌ０ 出力インダクタ
Ｃ０ 出力コンデンサ
Ｒ１、Ｒ２ 帰還抵抗
ＬＤ 負荷
ＩＮ 入力端子
ＯＵＴ 出力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＦＢ 帰還端子
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＳＷ スイッチ電圧
ＶＦＢ 帰還電圧
ＶＲＥＦ 基準電圧
ＶＣＭＰ 誤差電圧
ＶＳＬＰ スロープ電圧
Ｖ１ 第１比較電圧
Ｖ１ 第２比較電圧
ＩＬ インダクタ電流
ＩＯＵＴ 出力電流
Ｓ１ クロック信号
Ｓ２ 比較結果信号
Ｓ３ 制御信号
ＺＸ 逆流検出信号
Ｇ１、Ｇ２ ゲート信号
１３＿１、１３＿２、１３＿３ スロープ電圧生成回路
２１０ 第１オフセット電圧生成回路
２２０ 第２オフセット電圧生成回路
２３０ 切り替え回路
２４０ スロープ制御回路
Ｃ１１ コンデンサ（第１オフセット用コンデンサ）
Ｒ１１ 抵抗（第１オフセット用抵抗）
Ｒ２１ 抵抗（第２オフセット用抵抗）
Ｃ３１ コンデンサ（スロープ用コンデンサ）
ＳＷ１、ＳＷ２ スイッチ
ＣＣ１、ＣＣ２ 可変電流源
２ 電源ＩＣ（スイッチング電源用回路）
３ 整流平滑回路
４ 帰還電圧生成回路
１１ エラーアンプ
１２ 位相補償回路
１３ スロープ電圧生成回路
１４ コンパレータ
１５ クロック信号生成回路
１６ ロジック回路
１７ 駆動回路
１８ 逆流検出回路
１９ 電流検出回路
２０ 加算器
ＣＤ 制御駆動回路
ＭＭ 出力段回路
Ｍ１ 出力トランジスタ
Ｍ２ 同期整流トランジスタ
Ｌ０ 出力インダクタ
Ｃ０ 出力コンデンサ
Ｒ１、Ｒ２ 帰還抵抗
ＬＤ 負荷
ＩＮ 入力端子
ＯＵＴ 出力端子
ＳＷ スイッチ端子
ＧＮＤ グランド端子
ＦＢ 帰還端子
ＶＩＮ 入力電圧
ＶＯＵＴ 出力電圧
ＶＳＷ スイッチ電圧
ＶＦＢ 帰還電圧
ＶＲＥＦ 基準電圧
ＶＣＭＰ 誤差電圧
ＶＳＬＰ スロープ電圧
Ｖ１ 第１比較電圧
Ｖ１ 第２比較電圧
ＩＬ インダクタ電流
ＩＯＵＴ 出力電流
Ｓ１ クロック信号
Ｓ２ 比較結果信号
Ｓ３ 制御信号
ＺＸ 逆流検出信号
Ｇ１、Ｇ２ ゲート信号
１３＿１、１３＿２、１３＿３ スロープ電圧生成回路
２１０ 第１オフセット電圧生成回路
２２０ 第２オフセット電圧生成回路
２３０ 切り替え回路
２４０ スロープ制御回路
Ｃ１１ コンデンサ（第１オフセット用コンデンサ）
Ｒ１１ 抵抗（第１オフセット用抵抗）
Ｒ２１ 抵抗（第２オフセット用抵抗）
Ｃ３１ コンデンサ（スロープ用コンデンサ）
ＳＷ１、ＳＷ２ スイッチ
ＣＣ１、ＣＣ２ 可変電流源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】