特開 2023-174086 制御回路、力率改善回路、及び電気機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023174086

(43)【公開日】2023-12-07

(54)【発明の名称】制御回路、力率改善回路、及び電気機器

(51)【国際特許分類】

   H02M 7/12 20060101AFI20231130BHJP

   H02M 3/155 20060101ALI20231130BHJP

【ＦＩ】

H02M7/12 P

H02M3/155 H

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022086744

(22)【出願日】2022-05-27

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】伊藤 愛恵

(72)【発明者】

【氏名】前島 聡

【テーマコード（参考）】

5H006

5H730

【Ｆターム（参考）】

5H006AA02

5H006AA07

5H006CA02

5H006DA02

5H006DA03

5H006DB01

5H006DC05

5H006FA01

5H730AA18

5H730AS04

5H730BB14

5H730CC04

5H730EE57

5H730EE59

5H730FD01

5H730FD41

5H730FG02

(57)【要約】

【課題】力率改善回路が低電力出力であるときのＴＨＤを低くすることができる制御回路を提供する。
【解決手段】制御回路（７００）は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路である。前記制御回路は、前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を増幅するように構成される増幅部（７１０）と、前記増幅部の出力電圧と前記ＤＣ／ＤＣコンバータ内のスイッチング素子を流れる電流に応じたスロープ電圧とを比較するように構成される比較部（７１２）と、前記比較部の出力電圧に基づき、前記スイッチング素子（Ｍ１）を駆動するように構成される駆動部（ＤＲＶ１）と、を有する。前記制御回路は、前記ＤＣ／ＤＣコンバータの負荷電力に応じて、前記増幅部のゲイン及び前記スロープ電圧の傾きの少なくとも一方を調整するように構成される。
【選択図】図２

【特許請求の範囲】

【請求項1】

ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を増幅するように構成される増幅部と、
前記増幅部の出力電圧と前記ＤＣ／ＤＣコンバータ内のスイッチング素子を流れる電流に応じたスロープ電圧とを比較するように構成される比較部と、
前記比較部の出力電圧に基づき、前記スイッチング素子を駆動するように構成される駆動部と、
を有し、
前記ＤＣ／ＤＣコンバータの負荷電力に応じて、前記増幅部のゲイン及び前記スロープ電圧の傾きの少なくとも一方を調整するように構成される、制御回路。

【請求項2】

前記ＤＣ／ＤＣコンバータの負荷電力が所定範囲内であるときに、前記駆動部は、前記スイッチング素子のスイッチング動作を停止させるように構成される、請求項１に記載の制御回路。

【請求項3】

前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、
前記ゲインが２段階に切り替え可能である、請求項１に記載の制御回路。

【請求項4】

前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、
前記ゲインが３段階以上に切り替え可能である、請求項１に記載の制御回路。

【請求項5】

前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、
前記ゲインがリニアに切り替え可能である、請求項１に記載の制御回路。

【請求項6】

前記増幅部は、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧と、基準電圧との誤差を増幅するように構成されるエラーアンプの出力電圧に応じた電流を生成するように構成される電流生成部と、
前記電流生成部の出力電流を電圧変換するように構成される抵抗部と、
を有し、
前記抵抗部の抵抗値は、前記ＤＣ／ＤＣコンバータの負荷電力に応じて可変する、請求項３～５のいずれか一項に記載の制御回路。

【請求項7】

前記抵抗部の抵抗値は、前記エラーアンプの出力電圧に応じて可変する、請求項６に記載の制御回路。

【請求項8】

請求項１に記載の制御回路と、
前記ＤＣ／ＤＣコンバータと、
を有する、力率改善回路。

【請求項9】

交流電圧を全波整流するように構成される整流回路と、
前記整流回路の出力電圧を受けるように構成される請求項８に記載の力率改善回路と、
を有する、電気機器。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、制御回路、並びにこれを用いた力率改善回路及び電気機器に関する。

【背景技術】

【0002】

力率改善回路は、ＡＣ／ＤＣ（交流／直流）変換する電源装置の交流入力電圧と交流入力電流をモニタし、それらの位相を略一致させて力率を１（すなわち１００％）に近い状態に近づける。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－０６０６９２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

交流入力電流の歪は、全高調波歪（ＴＨＤ：Total Harmonic Distortion）として表される。ＴＨＤが高いと、停電などを引き起こす要因となり、力率改善回路を搭載する電子機器以外の他機器に悪影響が及ぶおそれがある。つまり、力率改善回路においてＴＨＤを低くする制御が望まれている。

【0005】

特許文献１に開示されている力率改善回路の制御回路によると、ＴＨＤを抑制することができる。しかしながら、通常、ＰＦＣ回路では、ＰＦＣ回路の負荷が軽負荷時に、スイッチング素子のスイッチング動作を停止させる動作（バースト動作）が実行され、軽負荷時における出力電圧の上昇が抑制される。

【0006】

バースト動作では、交流入力電流が零になるためＴＨＤが高くなる。そのため、特許文献１に開示されている力率改善回路の制御回路では、低電力出力時にＴＨＤを低くすることができない。

【課題を解決するための手段】

【0007】

本明細書中に開示されている制御回路は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路である。前記制御回路は、前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を増幅するように構成される増幅部と、前記増幅部の出力電圧と前記ＤＣ／ＤＣコンバータ内のスイッチング素子を流れる電流に応じたスロープ電圧とを比較するように構成される比較部と、前記比較部の出力電圧に基づき、前記スイッチング素子を駆動するように構成される駆動部と、を有する。前記制御回路は、前記ＤＣ／ＤＣコンバータの負荷電力に応じて、前記増幅部のゲイン及び前記スロープ電圧の傾きの少なくとも一方を調整するように構成される。

【0008】

本明細書中に開示されている力率改善回路は、上記構成の制御回路と、前記ＤＣ／ＤＣコンバータと、を有する。

【0009】

本明細書中に開示されている電気機器は、交流電圧を全波整流するように構成される整流回路と、前記整流回路の出力電圧を受けるように構成される上記構成の力率改善回路と、を有する。

【発明の効果】

【0010】

本明細書中に開示されている発明によれば、力率改善回路が低電力出力であるときのＴＨＤを低くすることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、一実施形態に係る電気機器の構成を示す図である。

【図2】図２は、力率改善回路の一例を示す図である。

【図3】図３は、第１変換回路の構成を示す図である。

【図4】図４は、第２変換回路の構成を示す図である。

【図5】図５は、電流演算部等の構成を示す図である。

【図6】図６は、第１構成例に係る演算回路を有するＩＣの各部電圧波形を示すタイミングチャートである。

【図7】図７は、第２構成例に係る演算回路の一部を示す図である。

【図8】図８は、第２構成例に係る演算回路のゲイン特性を示す図である。

【図9】図９は、第３構成例に係る演算回路の一部を示す図である。

【図10】図１０は、第３構成例に係る演算回路のゲイン特性を示す図である。

【発明を実施するための形態】

【0012】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0013】

本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0014】

本明細書において、定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。

【0015】

＜電気機器＞
図１は、一実施形態に係る電気機器１の構成を示す回路図である。電気機器１としては、例えばテレビ、冷蔵庫、空気調和機などの家電製品、コンピュータ、コンピュータの付属品であるＡＣアダプターなどを挙げることができる。電気機器１は、ヒューズ２、コンデンサ３、フィルタ４、整流回路５、コンデンサ６、及び力率改善（ＰＦＣ：Power Factor Correction）回路７を備える。電気機器１は、ＤＣ／ＤＣコンバータ８、マイコン９、及び信号処理回路１０をさらに備える。電気機器１は、ＤＣ／ＤＣコンバータ８の絶縁トランス（不図示）を境界として、互いに絶縁される１次側と２次側に分けられる。

【0016】

整流回路５は、例えばダイオードブリッジの整流回路である。商用交流電圧などの交流電圧Ｖ_ＡＣは、ヒューズ２、コンデンサ３、及びフィルタ４を経由して整流回路５に供給される。整流回路５は、交流電圧Ｖ_ＡＣを全波整流して第１電圧Ｖ_Ｈを生成する。したがって、第１電圧Ｖ_Ｈは、全波整流波形を有する。

【0017】

第１電圧Ｖ_Ｈは、コンデンサ６を経由してＰＦＣ回路７に供給される。ＰＦＣ回路７は、第１電圧Ｖ_Ｈから出力電圧Ｖ_ＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を有する。ＰＦＣ回路７は、第１電圧Ｖ_Ｈと入力電流Ｉ_ＡＣの位相を略一致させることにより力率を改善する。

【0018】

ＤＣ／ＤＣコンバータ８は、ＰＦＣ回路７の出力電圧Ｖ_ＤＣを受け、これを降圧して負荷であるマイコン９及び信号処理回路１０それぞれに供給する。

【0019】

マイコン９は、電気機器１全体を統合的に制御する。信号処理回路１０は、特定の信号処理を行うブロックであり、例えば外部機器との通信を行うインタフェース回路、画像処理回路、音声処理回路などを挙げることができる。現実の電気機器１においては、その機能に応じて複数の信号処理回路１０が設けられることはいうまでもない。

【0020】

以上が電気機器１の構成に関する説明である。このように、交流電圧Ｖ_ＡＣを全波整流する整流回路５と、全波整流された第１電圧Ｖ_Ｈを昇圧して出力電圧Ｖ_ＤＣを生成するＰＦＣ回路７と、を備える電気機器によりＡＣ／ＤＣ変換を行う。

【0021】

＜力率改善回路＞
以下は、電気機器１に搭載されるＰＦＣ回路７の詳細に関する説明である。図２は、一実施形態に係るＰＦＣ回路７の構成を示す回路図である。ＰＦＣ回路７は、上述した通り昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を有する。なお、本実施形態とは異なり、ＰＦＣ回路７は、昇圧型以外のＤＣ／ＤＣコンバータを有してもよい。

【0022】

ＰＦＣ回路７は、ＩＣ（integrated circuit）７００と、抵抗Ｒ１～Ｒ１１と、キャパシタＣ１～Ｃ５と、ダイオードＤ１～Ｄ３と、インダクタＬ１及びＬ２と、スイッチングトランジスタＭ１と、を備える。本実施形態では、スイッチングトランジスタＭ１は、ＮＭＯＳ（negative-channel MOS）電界効果トランジスタである。

【0023】

ＩＣ７００は、ＰＦＣ回路７の制御回路である。ＩＣ７００は、端子ＶＣＣと、端子ＧＮＤと、端子ＺＣＤと、端子ＯＵＴと、端子ＣＳと、端子ＭＵＬＴと、端子ＥＯと、端子ＶＳと、を備える。

【0024】

抵抗Ｒ１の一端に第１電圧Ｖ_Ｈが印加される。抵抗Ｒ１の他端は、抵抗Ｒ２の一端、キャパシタＣ４の一端、及び端子ＭＵＬＴに接続される。抵抗Ｒ２の他端及びキャパシタＣ４の他端はグラウンド電位に接続される。このような構成により、第１電圧Ｖ_Ｈの抵抗Ｒ１及びＲ２による分圧である交流電圧Ｖ_ＭＵＬＴが端子ＭＵＬＴに供給される。

【0025】

抵抗Ｒ１の一端は、インダクタＬ１の一端及びダイオードＤ１のアノードに接続される。インダクタＬ１の他端はダイオードＤ２のアノード及びスイッチングトランジスタＭ１のドレインに接続される。ダイオードＤ１及びＤ２の各カソードは、キャパシタＣ１の一端に接続される。キャパシタＣ１の他端はグラウンド電位に接続され、スイッチングトランジスタＭ１のゲートは抵抗Ｒ１０を介して端子ＯＵＴに接続され、スイッチングトランジスタＭ１のソースは抵抗Ｒ１１を介してグラウンド電位に接続される。このような構成により、ＰＦＣ回路７は、昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を備えることになる。昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）の出力電圧である電圧Ｖ_ＤＣはキャパシタＣ１の一端から出力される。

【0026】

インダクタＬ１とインダクタＬ２とは磁気結合する。インダクタＬ２の一端は抵抗Ｒ９を介して端子ＺＣＤに接続される。インダクタＬ２の他端はグラウンド電位に接続される。このような構成により、ＩＣ７００は、端子ＺＣＤに供給される電圧を監視することでインダクタＬ１を流れる電流のゼロクロスを検出することが可能となる。

【0027】

抵抗Ｒ３の一端に電圧Ｖ_ＤＣが印加される。抵抗Ｒ３の他端は、抵抗Ｒ４の一端、キャパシタＣ２の一端、抵抗Ｒ７の一端、及び端子ＶＳに接続される。抵抗Ｒ４の他端はグラウンド電位に接続される。抵抗Ｒ７の他端は、キャパシタＣ３の一端に接続される。キャパシタＣ２及びＣ３の各他端は、端子ＥＯに接続される。このような構成により、電圧Ｖ_ＤＣの抵抗Ｒ３及びＲ４による分圧である電圧Ｖ_Ｓが端子ＶＳに供給される。

【0028】

抵抗Ｒ１１の両端間には、スイッチングトランジスタＭ１に流れる電流（スイッチングトランジスタＭ１のドレイン電流）に比例した電圧が生ずる。抵抗Ｒ８、キャパシタＣ５、及び抵抗Ｒ１１は、スイッチングトランジスタＭ１を流れる電流に応じた傾きを有するスロープ電圧Ｖ_ＣＳを生成し、スロープ電圧Ｖ_ＣＳを端子ＣＳに供給する。スイッチング素子Ｍ１を流れる電流が大きいほど、スロープ電圧Ｖ_ＣＳの傾きが大きくなる。

【0029】

抵抗Ｒ５の一端は、インダクタＬ２の一端及び抵抗Ｒ９の一端に接続される。抵抗Ｒ５の他端は、ダイオードＤ３のアノードに接続される。ダイオードＤ３のカソード及び抵抗Ｒ６の一端に第１電圧Ｖ_Ｈが印加される。抵抗Ｒ６の他端が端子ＶＣＣに接続される。抵抗Ｒ５、ダイオードＤ３、及び抵抗Ｒ６によって電源電圧Ｖ_ＣＣが生成される。電源電圧Ｖ_ＣＣは、端子ＶＣＣに供給される。端子ＧＮＤは、グラウンド電位に接続される。

【0030】

＜制御回路＞
以下は、ＩＣ７００の具体的な構成に関する説明である。ＩＣ７００は、ツェナーダイオード７０１、コンパレータ７０２、バンドギャップ基準電圧回路７０３、定電圧回路７０４、及び過熱保護回路７０５を備える。ツェナーダイオード７０１のアノードはグラウンド電位に接続され、ツェナーダイオード７０１のカソードは端子ＶＣＣに接続される。

【0031】

ツェナーダイオード７０１は、電源電圧Ｖ_ＣＣをツェナー電圧にクランプする。コンパレータ７０２の反転入力端子、バンドギャップ基準電圧回路７０３、及び定電圧回路７０４は端子ＶＣＣに接続される。

【0032】

コンパレータ７０２は、ヒステリシスコンパレータであり、電源電圧Ｖ_ＣＣを閾値電圧と比較し、比較結果を示す低電圧ロックアウト信号ＵＶＬＯを出力する。電源電圧Ｖ_ＣＣが閾値電圧以上であれば低電圧ロックアウト信号ＵＶＬＯはローレベル（正常状態を示すレベル）になり、電源電圧Ｖ_ＣＣが閾値電圧未満であれば低電圧ロックアウト信号ＵＶＬＯはハイレベル（異常状態を示すレベル）になる。コンパレータ７０２で用いられる閾値電圧は、低電圧ロックアウト信号ＵＶＬＯのレベルに応じて、第１閾値電圧Ｖ_ＴＨ１（例えば８［Ｖ］）と第２閾値電圧Ｖ_ＴＨ２（例えば１３［Ｖ］）とを遷移する。

【0033】

バンドギャップ基準電圧回路７０３は、電源電圧Ｖ_ＣＣを用いて基準電圧を生成して定電圧回路７０４に供給する。

【0034】

定電圧回路７０４は、電源電圧Ｖ_ＣＣ及び基準電圧を用いて定電圧を生成し、ＩＣ７００の各部に供給する。

【0035】

過熱保護回路７０５は、周辺温度を検知し、周辺温度が閾値温度以上であればハイレベル（異常状態を示すレベル）の過熱保護信号ＴＳＤを出力し、周辺温度が閾値温度未満であればローレベル（正常状態を示すレベル）の過熱保護信号ＴＳＤを出力する。

【0036】

ＩＣ７００は、コンパレータ７０６をさらに備える。

【0037】

コンパレータ７０６は、電圧Ｖ_Ｓを第３閾値電圧Ｖ_ＴＨ３（例えば０．３［Ｖ］）と比較し、比較結果である短絡保護信号ＳＰを出力する。電圧Ｖ_Ｓが第３閾値電圧Ｖ_ＴＨ３以上であれば短絡保護信号ＳＰはローレベル（正常状態を示すレベル）になり、電圧Ｖ_Ｓが第３閾値電圧Ｖ_ＴＨ３未満であれば短絡保護信号ＳＰはハイレベル（異常状態を示すレベル）になる。

【0038】

ＩＣ７００は、誤差増幅回路７０７、過電圧保護回路７０８、ＮＭＯＳ電界効果トランジスタ７０９、演算回路７１０、ツェナーダイオード７１１、コンパレータ７１２、及び駆動回路ＤＲＶ１をさらに備える。

【0039】

誤差増幅回路７０７は、ＰＦＣ回路７に設けられる昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）の出力電圧Ｖ_ＤＣに応じた電圧Ｖ_Ｓと、基準電圧Ｖ_ＲＥＦとの誤差を増幅し、第２電圧Ｖ_ＥＯを生成する。なお、誤差増幅回路７０７での増幅率は１であっても構わない。誤差増幅回路７０７は、第２電圧Ｖ_ＥＯを端子ＥＯ及び演算回路７１０に過電圧保護回路７０８を介して供給する。

【0040】

過電圧保護回路７０８は、静的過電圧保護信号ＳＯＶＰを出力する。過電圧保護回路７０８は、第２電圧Ｖ_ＥＯが第４閾値電圧Ｖ_ＴＨ４まで上昇すると、第２電圧Ｖ_ＥＯが下降して定電圧Ｖ_{ＢＵＲＳＴ}になるまで、静的過電圧保護信号ＳＯＶＰをハイレベル（異常状態を示すレベル）にし、それ以外のときには静的過電圧保護信号ＳＯＶＰをローレベル（正常状態を示すレベル）にする。静的過電圧保護信号ＳＯＶＰがハイレベルであるときは、ＩＣ７００は、スイッチングトランジスタＭ１のスイッチング動作を停止させる動作（バースト動作）を実行する。

【0041】

ＮＭＯＳ電界効果トランジスタ７０９のゲートには、低電圧ロックアウト信号ＵＶＬＯが供給される。ＮＭＯＳ電界効果トランジスタ７０９のドレインは端子ＥＯに接続され、ＮＭＯＳ電界効果トランジスタ７０９のソースはグラウンド電位に接続される。ＮＭＯＳ電界効果トランジスタ７０９は、端子ＥＯに印加される第２電圧Ｖ_ＥＯを放電するためのスイッチである。したがって、低電圧ロックアウト信号ＵＶＬＯがローベルであるときに、ＮＭＯＳ電界効果トランジスタ７０９がオンになって第２電圧Ｖ_ＥＯが下降する。

【0042】

演算回路７１０は、交流電圧Ｖ_ＭＵＬＴと第２電圧Ｖ_ＥＯとに応じた第３電圧Ｖ３を生成する。第２電圧Ｖ_ＥＯは、電圧Ｖ_Ｓひいては電圧Ｖ_ＤＣに応じた電圧である。したがって、演算回路７１０は、交流電圧Ｖ_ＭＵＬＴと電圧Ｖ_ＤＣとに応じた電圧を増幅した第３電圧Ｖ３を生成する。つまり、演算回路７１０は、電圧Ｖ_ＤＣに応じた電圧を増幅した第３電圧Ｖ３を生成する。

【0043】

第３電圧Ｖ３は、コンパレータ７１２の反転入力端子に接続される。ツェナーダイオード７１１のカソードはコンパレータ７１２の反転入力端子に接続され、ツェナーダイオード７１１のアノードはグラウンド電位に接続される。ツェナーダイオード７１１は、第３電圧Ｖ３をツェナー電圧にクランプする。

【0044】

コンパレータ７１２は、スイッチングトランジスタＭ１に流れる電流に応じたスロープ電圧Ｖ_ＣＳと第３電圧Ｖ３とを比較し、比較結果を示す電圧Ｖ_ＣＯＭＰを出力する。

【0045】

駆動回路ＤＲＶ１は、コンパレータ７１２の出力である電圧Ｖ_ＣＯＭＰに基づきスイッチングトランジスタＭ１を駆動する。より詳細には、駆動回路ＤＲＶ１は、スイッチングトランジスタＭ１をオン／オフ駆動し、コンパレータ７１２の出力である電圧Ｖ_ＣＯＭＰに応じて、スロープ電圧Ｖ_ＣＳが第３電圧Ｖ３より高くなるごとにスイッチングトランジスタＭ１をオフする。すなわち、駆動回路ＤＲＶ１は、コンパレータ７１２の出力である電圧Ｖ_ＣＯＭＰに基づき、スイッチングトランジスタＭ１をオフする。駆動回路ＤＲＶ１の構成は特に限定されず、公知の技術を用いればよい。

【0046】

図２には、駆動回路ＤＲＶ１の一例が示される。駆動回路ＤＲＶ１は、コンパレータ７１３、ワンショット回路７１４、タイマー７１５、ＯＲゲート７１６、フリップフロップ７１７、ＡＮＤゲート７１８、プリドライバ７１９、ゲートクランプ回路７２０、ＰＭＯＳ（positive-channel MOS）電界効果トランジスタ７２１、ＮＭＯＳ電界効果トランジスタ７２２、及び抵抗７２３を含む。

【0047】

コンパレータ７１３は、ヒステリシスコンパレータであり、端子ＺＣＤに印加される電圧を閾値電圧と比較し、比較結果をワンショット回路７１４に出力する。端子ＺＣＤに印加される電圧が閾値電圧以上であればコンパレータ７１３の出力信号はローレベルになり、端子ＺＣＤに印加される電圧が閾値電圧未満であればコンパレータ７１３の出力信号はハイレベルになる。コンパレータ７１３で用いられる閾値電圧は、コンパレータ７１３の出力信号のレベルに応じて、第５閾値電圧Ｖ_ＴＨ５（例えば０．６７［Ｖ］）と第６閾値電圧Ｖ_ＴＨ６（例えば０．９［Ｖ］）とを遷移する。

【0048】

ワンショット回路７１４は、コンパレータ７１３の出力信号はハイレベルになると、ワンショットパルスをＯＲゲート７１６の第１入力端子に供給する。

【0049】

タイマー７１５は、一定時間を計時すると、ハイレベルの信号をＯＲゲート７１６の第２入力端子に供給する。タイマー７１５の計時は、プリドライバ７１９がＡＮＤゲート７１８からハイレベルの信号を受け取る度にリセットされる。

【0050】

ＯＲゲート７１６は、ワンショット回路７１４の出力信号とタイマー７１５の論理和をＲＳフリップフロップ７１７のセット端子（Ｓ）に供給する。ＲＳフリップフロップ７１７のリセット端子（Ｒ）にはコンパレータ７１２の出力である電圧Ｖ_ＣＯＭＰが供給される。ＲＳフリップフロップ７１７の出力（Ｑ）は、セット端子（Ｓ）に印加される電圧のポジティブエッジごとにハイレベルに遷移し、リセット端子（Ｒ）に印加される電圧のポジティブエッジごとにローレベルに遷移する。

【0051】

ＡＮＤゲート７１８は、低電圧ロックアウト信号ＵＶＬＯの反転信号と、ＲＳフリップフロップ７１７の出力信号と、静的過電圧保護信号ＳＯＶＰの反転信号と、短絡保護信号ＳＰの反転信号と、過熱保護信号ＴＳＤの反転信号との論理積をプリドライバ７１９に供給する。

【0052】

プリドライバ７１９は、ＡＮＤゲート７１８の出力に基づき、ＰＭＯＳ電界効果トランジスタ７２１及びＮＭＯＳ電界効果トランジスタ７２２を相補的にオン／オフ駆動する。

【0053】

ＰＭＯＳ電界効果トランジスタ７２１のソースはゲートクランプ回路７２０に接続され、ＰＭＯＳ電界効果トランジスタ７２１のドレインはＮＭＯＳ電界効果トランジスタ７２２のドレイン、端子ＯＵＴ、及び抵抗７２３の一端に接続される。ＮＭＯＳ電界効果トランジスタ７２２のソースはグラウンド電位及び抵抗７２３の他端に接続される。ゲートクランプ回路７２０は、電源電圧Ｖ_ＣＣから端子ＯＵＴに印加されるハイレベルの電圧を生成する。ゲートクランプ回路７２０は、端子ＯＵＴに印加されるハイレベルの電圧を一定電圧にクランプして、電源電圧Ｖ_ＣＣが上昇した際に、端子ＯＵＴに印加されるハイレベルの電圧がスイッチングトランジスタＭ１のゲート-ソース間耐圧を超えないようにする。

【0054】

以上がＰＦＣ回路７の構成に関する説明である。以下は、演算回路７１０の詳細に関する説明である。

【0055】

＜演算回路の第１構成例＞
第１構成例に係る演算回路７１０は、図３に示す第１変換回路７１０Ａと、図４に示す第２変換回路７１０Ｂと、図５に示す電流演算部７１０Ｃ、抵抗部７１０Ｄ、及びコンパレータ７１０Ｅと、を有する。

【0056】

図３に示す第１変換回路７１０Ａは、演算増幅器ＯＰ１、抵抗Ｒ１２、及びＮＰＮバイポーラトランジスタＭ２を含む。演算増幅器ＯＰ１の非反転入力端子には電圧（Ｖ_ＥＯ－Ｖ_{ＢＵＲＳＴ}）が印加される。演算増幅器ＯＰ１の反転入力端子及び出力端子には抵抗Ｒ１２の一端が接続される。抵抗Ｒ１２の他端にはグラウンド電位が接続される。演算増幅器ＯＰ１の電源端子にはＮＰＮバイポーラトランジスタＭ２のコレクタ及びベースが接続される。ＮＰＮバイポーラトランジスタＭ２のエミッタはグラウンド電位に接続される。第１変換回路７１０Ａは、電圧（Ｖ_ＥＯ－Ｖ_{ＢＵＲＳＴ}）を電流（Ｉ_ＥＯ－Ｉ_{ＢＵＲＳＴ}）に変換し、電流（Ｉ_ＥＯ－Ｉ_{ＢＵＲＳＴ}）をＮＰＮバイポーラトランジスタＭ２のベース電流として出力する。

【0057】

図４に示す第２変換回路７１０Ｂは、演算増幅器ＯＰ２、抵抗Ｒ１３、及びＮＰＮバイポーラトランジスタＭ３を含む。演算増幅器ＯＰ２の非反転入力端子には交流電圧Ｖ_ＭＵＬＴが印加される。演算増幅器ＯＰ２の反転入力端子及び出力端子には抵抗Ｒ１３の一端が接続される。抵抗Ｒ１３の他端にはグラウンド電位が接続される。演算増幅器ＯＰ２の電源端子にはＮＰＮバイポーラトランジスタＭ３のコレクタ及びベースが接続される。ＮＰＮバイポーラトランジスタＭ３のエミッタはグラウンド電位に接続される。第２変換回路７１０Ｂは、交流電圧Ｖ_ＭＵＬＴを電流Ｉ_ＭＵＬＴに変換し、電流Ｉ_ＭＵＬＴをＮＰＮバイポーラトランジスタＭ３のベース電流として出力する。

【0058】

図５に示す電流演算部７１０Ｃは、抵抗Ｒ１４～Ｒ２０、電流源ＩＳ１、ＮＰＮバイポーラトランジスタＭ４～Ｍ１３、ＰＭＯＳ電界効果トランジスタＭ１４及びＭ１５、ＮＭＯＳ電界効果トランジスタＭ１６及びＭ１７、ＰＮＰバイポーラトランジスタＭ１８、並びにＮＯＴゲートＮＧ１を含む。

【0059】

定電圧回路７０４から出力される定電圧Ｖ_ＤＤは、抵抗Ｒ１４～Ｒ１８の各一端、ＮＰＮバイポーラトランジスタＭ５のコレクタ、ＰＭＯＳ電界効果トランジスタＭ１４のソース及びバックゲート、ＰＭＯＳ電界効果トランジスタＭ１５のソース及びバックゲート、ＰＮＰバイポーラトランジスタＭ１８のエミッタに印加される。抵抗Ｒ１４の他端はＮＰＮバイポーラトランジスタＭ４のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ４のエミッタは、電流源ＩＳ１の一端及びＮＰＮバイポーラトランジスタＭ８のベースに接続される。電流源ＩＳ１の他端はグラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ５のベース及びエミッタは、ＰＮＰバイポーラトランジスタＭ１８のベース及びＮＰＮバイポーラトランジスタＭ６のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ６のエミッタは、ＮＰＮバイポーラトランジスタＭ８のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ８のエミッタは、ＮＰＮバイポーラトランジスタＭ９のエミッタに接続される。抵抗Ｒ１５の他端は、ＮＰＮバイポーラトランジスタＭ７のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ７のエミッタは、ＮＰＮバイポーラトランジスタＭ４のベース及びＮＰＮバイポーラトランジスタＭ９のコレクタに接続される。抵抗Ｒ１６の他端は、ＮＰＮバイポーラトランジスタＭ１０のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１０のエミッタは、ＮＰＮバイポーラトランジスタＭ９のベース及びＮＰＮバイポーラトランジスタＭ１１のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１１のエミッタは、グラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ１１のベースは、第２変換回路７１０Ｂ内のＮＰＮバイポーラトランジスタＭ３のベース及びコレクタに接続される。ＮＰＮバイポーラトランジスタＭ３及びＭ１１は、カレントミラー回路を構成する。抵抗Ｒ１７の他端は、ＮＰＮバイポーラトランジスタＭ１２のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１２のエミッタは、ＮＰＮバイポーラトランジスタＭ１０のベース及びＮＰＮバイポーラトランジスタＭ１３のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１３のエミッタは、グラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ１３のベースは、第１変換回路７１０Ａ内のＮＰＮバイポーラトランジスタＭ２のベース及びコレクタに接続される。ＮＰＮバイポーラトランジスタＭ２及びＭ１３は、カレントミラー回路を構成する。抵抗Ｒ１８の他端は、抵抗Ｒ１９の一端、ＮＰＮバイポーラトランジスタＭ６のゲート、ＮＰＮバイポーラトランジスタＭ７のゲート、及びＮＰＮバイポーラトランジスタＭ１２のゲートに接続される。抵抗Ｒ１９の他端は、グラウンド電位に接続される。ＰＭＯＳ電界効果トランジスタＭ１４のゲート及びドレインは、ＰＭＯＳ電界効果トランジスタＭ１５のゲートに接続される。ＰＭＯＳ電界効果トランジスタＭ１４及びＭ１５は、カレントミラー回路を構成する。ＰＭＯＳ電界効果トランジスタＭ１５のドレインは、ＮＭＯＳ電界効果トランジスタＭ１６のドレイン及びＮＯＴゲートＮＧ１の入力端子に接続される。ＮＭＯＳ電界効果トランジスタＭ１６のゲートにはイネーブル信号ＥＮが供給される。ＮＭＯＳ電界効果トランジスタＭ１６のソース及びバッグゲートは、グラウンド電位に接続される。ＮＯＴゲートＮＧ１の出力端子は、ＮＭＯＳ電界効果トランジスタＭ１７のゲートに接続される。ＮＭＯＳ電界効果トランジスタＭ１７のソース及びバックゲートは、グラウンド電位に接続される。ＮＭＯＳ電界効果トランジスタＭ１７のドレインは、抵抗Ｒ２０の一端に接続される。抵抗Ｒ２０の他端は、ＰＮＰバイポーラトランジスタＭ１８のコレクタに接続される。

【0060】

電流演算部７１０Ｃは、電流（Ｉ_ＥＯ－Ｉ_{ＢＵＲＳＴ}）と電流Ｉ_ＭＵＬＴとを乗算し、その乗算結果を電流源ＩＳ１から出力される電流で割った結果である出力電流Ｉ_ＯＵＴを抵抗部７１０Ｄに出力する。

【0061】

抵抗部７１０Ｄは、抵抗Ｒ２１及びＲ２２と、ＮＭＯＳ電界効果トランジスタＭ１９と、を有する。抵抗Ｒ２１及びＲ２２の各一端は、ＰＮＰバイポーラトランジスタＭ１８のコレクタ及び抵抗Ｒ２０の他端に接続される。抵抗Ｒ２１の他端は、グラウンド電位に接続される。抵抗Ｒ２２の他端は、ＮＭＯＳ電界効果トランジスタＭ１９のドレインに接続される。ＮＭＯＳ電界効果トランジスタＭ１９のソース及びバックゲートは、グラウンド電位に接続される。

【0062】

抵抗部７１０Ｄは、出力電流Ｉ_ＯＵＴを電圧Ｋ×Ｖ_ＭＵＬＴ×（Ｖ_ＥＯ－Ｖ_{ＢＵＲＳＴ}）に変換する。なお、ゲインＫは、第１変換回路７１０Ａ内の抵抗Ｒ１２の抵抗値と抵抗部７１０Ｄの抵抗値との比及び第２変換回路７１０Ｂ内の抵抗Ｒ１３の抵抗値と抵抗部７１０Ｄの抵抗値との比によって定まる。電流演算部７１０Ｃ内の電流源ＩＳ１が出力する電流は、電圧Ｖ_ＭＵＬＴのピーク値（最大値）に比例する電圧である。なお、電流演算部７１０Ｃは、イネーブル信号ＥＮによってイネーブル状態とディセーブル状態とを切り替えることができる。

【0063】

抵抗部７１０Ｄの抵抗値ひいてはゲインＫは、ＮＭＯＳ電界効果トランジスタＭ１９のオン／オフによって２段階で切り替わる。ＮＭＯＳ電界効果トランジスタＭ１９がオフであるとき、抵抗部７１０Ｄの抵抗値は抵抗Ｒ２１の抵抗値になる。一方、ＮＭＯＳ電界効果トランジスタＭ１９がオンであるとき、抵抗部７１０Ｄの抵抗値は抵抗Ｒ２１と抵抗Ｒ２２の合成抵抗値になる。したがって、ＮＭＯＳ電界効果トランジスタＭ１９がオンであるときのゲインＫは、ＮＭＯＳ電界効果トランジスタＭ１９がオフであるときのゲインＫよりも小さくなる。

【0064】

ＮＭＯＳ電界効果トランジスタＭ１９のゲートは、コンパレータ７１０Ｅの出力端子に接続される。第７閾値電圧Ｖ_ＴＨ７（例えば０．９［Ｖ］）がコンパレータ７１０Ｅの非反転入力端子に供給され、第２電圧Ｖ_ＥＯがコンパレータ７１０Ｅの反転入力端子に供給される。

【0065】

ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が大きいときに電圧Ｖ_Ｓが小さくなって第２電圧Ｖ_ＥＯが大きくなる。一方、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が小さいときに電圧Ｖ_Ｓが大きくなって第２電圧Ｖ_ＥＯが小さくなる。したがって、抵抗部７１０Ｄの抵抗値ひいてはゲインＫは、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力に応じて調整される。具体的には、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が小さいときのゲインＫは、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が大きいときのゲインＫよりも小さくなる。

【0066】

図６は、第１構成例に係る演算回路７１０を有するＩＣ７００の各部電圧波形を示すタイミングチャートである。第１期間Ｐ１は、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が大きくてＮＭＯＳ電界効果トランジスタＭ１９がオフである期間である。第２期間Ｐ２は、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が小さくてＮＭＯＳ電界効果トランジスタＭ１９がオンである期間である。なお、第２期間Ｐ２における太い点線は、抵抗部７１０Ｄの抵抗値を抵抗Ｒ２１の抵抗値に固定した比較例を示している。

【0067】

ＩＣ７００は、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が大きいときにゲインＫを高くしている。これにより、ＰＦＣ回路７の大電力出力が可能となる。

【0068】

ＩＣ７００は、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が小さいときにゲインＫを低くしている。これにより、スイッチングトランジスタＭ１のオン時間が短くなり、バースト動作が入ることなくスイッチングが動作し、ＴＨＤが低くなる。つまり、ＩＣ７００は、ＰＦＣ回路７が低電力出力であるときのＴＨＤを低くすることができる。

【0069】

＜演算回路の第２構成例＞
第２構成例に係る演算回路７１０は、第１構成例に係る演算回路７１０と同様に、図３に示す第１変換回路７１０Ａ、図４に示す第２変換回路７１０Ｂ、及び図５に示す電流演算部７１０Ｃを有する。第２構成例に係る演算回路７１０は、電流演算部７１０Ｃよりも後段の構成が第１構成例に係る演算回路７１０と異なる。

【0070】

図７は、第２構成例に係る演算回路７１０の一部の構成を示す図である。第２構成例に係る演算回路７１０は、電流演算部７１０Ｃよりも後段に、抵抗部７１０Ｄと、コンパレータ７１０Ｅ及び７１０Ｆと、を有する。

【0071】

抵抗部７１０Ｄは、抵抗Ｒ２１～Ｒ２３と、ＮＭＯＳ電界効果トランジスタＭ１９及びＭ２０と、を有する。抵抗Ｒ２１～Ｒ２３の各一端は、ＰＮＰバイポーラトランジスタＭ１８のコレクタ及び抵抗Ｒ２０（図５参照）の他端に接続される。抵抗Ｒ２１の他端は、グラウンド電位に接続される。抵抗Ｒ２２の他端は、ＮＭＯＳ電界効果トランジスタＭ１９のドレインに接続される。抵抗Ｒ２３の他端は、ＮＭＯＳ電界効果トランジスタＭ２０のドレインに接続される。ＮＭＯＳ電界効果トランジスタＭ１９及びＭ２０の各ソース及び各バックゲートは、グラウンド電位に接続される。

【0072】

コンパレータ７１０Ｅは、ＮＭＯＳ電界効果トランジスタＭ１９をオン／オフ制御する。コンパレータ７１０Ｅの非反転入力端子には第７閾値電圧Ｖ_ＴＨ７が供給され、コンパレータ７１０Ｅの反転入力端子には第２電圧Ｖ_ＥＯが供給される。コンパレータ７１０Ｆは、ＮＭＯＳ電界効果トランジスタＭ２０をオン／オフ制御する。コンパレータ７１０Ｆの非反転入力端子には第８閾値電圧Ｖ_ＴＨ８が供給され、コンパレータ７１０Ｆの反転入力端子には第２電圧Ｖ_ＥＯが供給される。

【0073】

図８は、第２構成例に係る演算回路７１０のゲイン特性を示す図である。図８に示す通り、ゲインＫは、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力に応じて、ＮＭＯＳ電界効果トランジスタＭ１９及びＭ２０のオン／オフによって３段階で切り替わる。第２構成例に係る演算回路７１０は、第１構成例に係る演算回路７１０よりもゲインＫを細かく調整することができる。なお、第１構成例及び本構成例とは異なり、ゲインＫは４段階以上に切り替わってもよい。

【0074】

＜演算回路の第３構成例＞
第３構成例に係る演算回路７１０は、第１構成例に係る演算回路７１０と同様に、図３に示す第１変換回路７１０Ａ、図４に示す第２変換回路７１０Ｂ、及び図５に示す電流演算部７１０Ｃを有する。第３構成例に係る演算回路７１０は、電流演算部７１０Ｃよりも後段の構成が第１構成例に係る演算回路７１０と異なる。

【0075】

図９は、第３構成例に係る演算回路７１０の一部の構成を示す図である。第３構成例に係る演算回路７１０は、電流演算部７１０Ｃよりも後段に、抵抗部７１０Ｄと、演算増幅器ＯＰ３と、を有する。

【0076】

抵抗部７１０Ｄは、ＮＭＯＳ電界効果トランジスタＭ１９を有する。ＮＭＯＳ電界効果トランジスタＭ１９のドレインは、ＰＮＰバイポーラトランジスタＭ１８のコレクタ及び抵抗Ｒ２０（図５参照）の他端に接続される。ＮＭＯＳ電界効果トランジスタＭ１９のソース及びバックゲートは、グラウンド電位に接続される。

【0077】

演算増幅器ＯＰ３は、ＮＭＯＳ電界効果トランジスタＭ１９のオン抵抗をリニア制御する。演算増幅器ＯＰ３の非反転入力端子には第９閾値電圧Ｖ_ＴＨ９が供給され、演算増幅器ＯＰ３の反転入力端子には第２電圧Ｖ_ＥＯが供給される。

【0078】

図１０は、第３構成例に係る演算回路７１０のゲイン特性を示す図である。図１０に示す通り、ゲインＫは、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力に応じてリニアに切り替わる。第３構成例に係る演算回路７１０は、第１構成例に係る演算回路７１０及び第２構成例に係る演算回路７１０よりもゲインＫを滑らかに調整することができる。

【0079】

＜その他＞
発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0080】

例えば、上述した実施形態では、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力に応じて、演算回路７１０のゲインが調整されたが、演算回路７１０のゲイン調整の代わりに、又は、演算回路７１０のゲイン調整に加えて、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力に応じて、スロープ電圧Ｖ_ＳＬＰの傾きが調整されてもよい。具体的には、ＰＦＣ回路７に設けられるＤＣ／ＤＣコンバータの負荷電力が小さいときに、スロープ電圧Ｖ_ＳＬＰの傾きが大きくなるようにすればよい。スロープ電圧Ｖ_ＳＬＰの傾きを調整する構成としては、例えば、キャパシタ、及び、当該キャパシタと端子ＣＳとの電気的接続と遮断とを切り替えるスイッチをＩＣ７００に内蔵する構成を挙げることができる。

【0081】

以上説明した制御回路（７００）は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、前記ＤＣ／ＤＣコンバータの出力電圧に応じた電圧を増幅するように構成される増幅部（７１０）と、前記増幅部の出力電圧と前記ＤＣ／ＤＣコンバータ内のスイッチング素子を流れる電流に応じたスロープ電圧とを比較するように構成される比較部（７１２）と、前記比較部の出力電圧に基づき、前記スイッチング素子（Ｍ１）を駆動するように構成される駆動部（ＤＲＶ１）と、を有し、前記ＤＣ／ＤＣコンバータの負荷電力に応じて、前記増幅部のゲイン及び前記スロープ電圧の傾きの少なくとも一方を調整するように構成される構成（第１の構成）である。

【0082】

上記第１の構成の制御回路は、力率改善回路が低電力出力であるときのＴＨＤを低くすることができる。

【0083】

上記第１の構成の制御回路において、前記ＤＣ／ＤＣコンバータの負荷電力が所定範囲内であるときに、前記駆動部は、前記スイッチング素子のスイッチング動作を停止させるように構成される構成（第２の構成）であってもよい。

【0084】

上記第２の構成の制御回路は、力率改善回路の負荷が軽負荷時に、ＤＣ／ＤＣコンバータの出力電圧が上昇することを抑制することができる。

【0085】

上記第１又は第２の構成の制御回路において、前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、前記ゲインが２段階に切り替え可能である構成（第３の構成）であってもよい。

【0086】

上記第３の構成の制御回路は、増幅部のゲイン調整を簡単な回路構成で実現することができる。

【0087】

上記第１又は第２の構成の制御回路において、前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、前記ゲインが３段階以上に切り替え可能である構成（第４の構成）であってもよい。

【0088】

上記第４の構成の制御回路は、増幅部のゲインを細かく調整することができる。

【0089】

上記第１又は第２の構成の制御回路において、前記ＤＣ／ＤＣコンバータの負荷電力に応じて前記増幅部のゲインが調整され、前記ゲインがリニアに切り替え可能である構成（第５の構成）であってもよい。

【0090】

上記第５の構成の制御回路は、増幅部のゲインを滑らかに調整することができる。

【0091】

上記第３～第５いずれかの構成の制御回路において、前記増幅部は、前記エラーアンプの出力電圧に応じた電流を生成するように構成される電流生成部（７１０～７１０Ｃ）と、前記電流生成部の出力電流を電圧変換するように構成される抵抗部（Ｒ２１、Ｒ２２、Ｍ１８）と、を有し、前記抵抗部の抵抗値は、前記ＤＣ／ＤＣコンバータの負荷電力に応じて可変する構成（第６の構成）であってもよい。

【0092】

上記第６の構成の制御回路は、抵抗部の抵抗値によって増幅部のゲインが決まるため、増幅部のゲイン調整が容易である。

【0093】

上記第６の構成の制御回路において、前記抵抗部の抵抗値は、前記エラーアンプの出力電圧に応じて可変する構成（第７の構成）であってもよい。

【0094】

上記第７の構成の制御回路は、ＤＣ／ＤＣコンバータの負荷電力に応じた増幅部のゲイン調整を簡単な回路構成で実現することができる。

【0095】

以上説明した力率改善回路（７）は、上記第１～第７いずれかの構成の制御回路と、前記ＤＣ／ＤＣコンバータと、を有する構成（第８の構成）である。

【0096】

上記第８の構成の力率改善回路は、低電力出力であるときのＴＨＤを低くすることができる。

【0097】

以上説明した電気機器（１）は、交流電圧を全波整流するように構成される整流回路と、前記整流回路の出力電圧を受けるように構成される上記第８の構成の力率改善回路と、を有する構成（第９の構成）である。

【0098】

上記第９の構成の電気機器は、力率改善回路が低電力出力であるときのＴＨＤを低くすることができる。

【符号の説明】

【0099】

１ 電気機器
２ ヒューズ
３ コンデンサ
４ フィルタ
５ 整流回路
６ コンデンサ
７ 力率改善回路
８ ＤＣ／ＤＣコンバータ
９ マイコン
１０ 信号処理回路
７００ ＩＣ
７０１ ツェナーダイオード
７０２、７０６、７１０Ｅ、７１０Ｆ、７１２、７１３ コンパレータ
７０３ バンドギャップ基準電圧回路
７０４ 定電圧回路
７０５ 過熱保護回路
７０７ 誤差増幅回路
７０８ 過電圧保護回路
７０９、７２２、Ｍ１６、Ｍ１７、Ｍ１９、Ｍ２０ ＮＭＯＳ電界効果トランジスタ
７１０ 演算回路
７１０Ａ 第１変換回路
７１０Ｂ 第２変換回路
７１０Ｃ 電流演算部
７１０Ｄ 抵抗部
７２３、Ｒ１～Ｒ２３ 抵抗
７１１ ツェナーダイオード
７１４ ワンショット回路
７１５ タイマー
７１６ ＯＲゲート
７１７ フリップフロップ
７１８ ＡＮＤゲート
７１９ プリドライバ
７２０ ゲートクランプ回路
７２１、Ｍ１４、Ｍ１５ ＰＭＯＳ電界効果トランジスタ
Ｃ１～Ｃ５ キャパシタ
ＣＳ、ＥＯ、ＧＮＤ、ＭＵＬＴ、ＯＵＴ、ＶＣＣ、ＶＳ、ＺＣＤ 端子
Ｄ１～Ｄ３ ダイオード
ＤＲＶ１ 駆動回路
ＩＳ１ 電流源
Ｌ１、Ｌ２ インダクタ
Ｍ１ スイッチングトランジスタ
Ｍ２～Ｍ１３ ＮＰＮバイポーラトランジスタ
Ｍ１８ ＰＮＰバイポーラトランジスタ
ＮＧ１ ＮＯＴゲート
ＯＰ１～ＯＰ３ 演算増幅器
Ｒ１～Ｒ２２ 抵抗

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】