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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023174144
(43)【公開日】2023-12-07
(54)【発明の名称】ＤＣＤＣ回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20231130BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022086837
(22)【出願日】2022-05-27
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】テー チェンコン
(72)【発明者】
【氏名】畢 特
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS05
5H730BB03
5H730BB11
5H730BB57
5H730DD04
5H730FG05
(57)【要約】
【課題】変換効率を向上させることができる。
【解決手段】 実施形態のＤＣＤＣ回路は、キャパシタ網と、第１のコイルと、第２のコイルと、前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、前記キャパシタ網は、前記複数のスイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１のキャパシタを接続し、前記配線経路上の前記第１のキャパシタ同士の接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間及び前記第２のキャパシタの他端と基準電位点との間にそれぞれ前記第１のキャパシタを接続する第２の状態とを有する。
【選択図】図１
【解決手段】 実施形態のＤＣＤＣ回路は、キャパシタ網と、第１のコイルと、第２のコイルと、前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、前記キャパシタ網は、前記複数のスイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１のキャパシタを接続し、前記配線経路上の前記第１のキャパシタ同士の接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間及び前記第２のキャパシタの他端と基準電位点との間にそれぞれ前記第１のキャパシタを接続する第２の状態とを有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
２個以上の第１のキャパシタと１個以上の第２のキャパシタと複数のスイッチとを含むキャパシタ網と、
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記複数のスイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１のキャパシタを接続し、前記配線経路上の前記第１のキャパシタ同士の接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間及び前記第２のキャパシタの他端と基準電位点との間にそれぞれ前記第１のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記複数のスイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１のキャパシタを接続し、前記配線経路上の前記第１のキャパシタ同士の接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間及び前記第２のキャパシタの他端と基準電位点との間にそれぞれ前記第１のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
【請求項2】
前記キャパシタ網は、前記複数のスイッチにより、前記第１のコイルの一端及び前記第２のコイルの一端を基準電位点に接続する第３の状態を有する、
請求項１に記載のＤＣＤＣ回路。
請求項１に記載のＤＣＤＣ回路。
【請求項3】
前記キャパシタ網は、前記複数のスイッチにより、前記第１の状態、前記第３の状態、前記第１の状態及び前記第３の状態を循環的に繰り返す、
請求項２に記載のＤＣＤＣ回路。
請求項２に記載のＤＣＤＣ回路。
【請求項4】
前記キャパシタ網は、前記複数のスイッチにより、前記第１の状態において、前記第１のコイルの一端と基準電位点との間に前記第２のキャパシタを更に接続し、前記第２の状態において、前記第２のキャパシタと前記前記第２のコイルとの間に前記第２のキャパシタを更に接続する、
請求項１に記載のＤＣＤＣ回路。
請求項１に記載のＤＣＤＣ回路。
【請求項5】
前記キャパシタ網は、前記複数のスイッチにより、前記第１のコイルの一端及び前記第２のコイルの一端を基準電位点に接続する第３の状態を有し、
前記キャパシタ網は、前記複数のスイッチにより、前記第１の状態、前記第３の状態、前記第１の状態及び前記第３の状態を循環的に繰り返す、
請求項４に記載のＤＣＤＣ回路。
前記キャパシタ網は、前記複数のスイッチにより、前記第１の状態、前記第３の状態、前記第１の状態及び前記第３の状態を循環的に繰り返す、
請求項４に記載のＤＣＤＣ回路。
【請求項6】
第１から第３のキャパシタと第１から第８スイッチとを含むキャパシタ網と、
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記第１から第８スイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１及び第３のキャパシタを接続し、前記配線経路上の前記第１のキャパシタと前記第３のキャパシタとの接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間に前記第１のキャパシタを接続し前記第２のキャパシタの他端と基準電位点との間に前記第３のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記第１から第８スイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１及び第３のキャパシタを接続し、前記配線経路上の前記第１のキャパシタと前記第３のキャパシタとの接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間に前記第１のキャパシタを接続し前記第２のキャパシタの他端と基準電位点との間に前記第３のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
【請求項7】
前記第１から第４スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間及び前記第３ノードと前記第２のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと前記第２のコイルの一端との間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第３ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと前記第１のコイルの一端との間を接続し、
前記第７スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第８スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５スイッチは、同時にオン、オフし、前記第２，４，６スイッチは、前記第１，３，５スイッチとは異なるタイミングで同時にオン、オフし、前記第７及び第８スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと前記第２のコイルの一端との間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第３ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと前記第１のコイルの一端との間を接続し、
前記第７スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第８スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５スイッチは、同時にオン、オフし、前記第２，４，６スイッチは、前記第１，３，５スイッチとは異なるタイミングで同時にオン、オフし、前記第７及び第８スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
【請求項8】
前記キャパシタ網は、第９及び第１０スイッチを更に具備し、
前記第１から第４スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間及び前記第３ノードと前記第２のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第５ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第２ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第５ノードと基準電位点との間を接続し、
前記第８スイッチは、前記第５ノードと前記第３ノードとの間を接続し、
前記第９スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１０スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７スイッチは、同時にオン、オフし、前記第２，４，６，８スイッチは、前記第１，３，５，７スイッチとは異なるタイミングで同時にオン、オフし、前記第９及び第１０スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
前記第１から第４スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間及び前記第３ノードと前記第２のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第５ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第２ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第５ノードと基準電位点との間を接続し、
前記第８スイッチは、前記第５ノードと前記第３ノードとの間を接続し、
前記第９スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１０スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７スイッチは、同時にオン、オフし、前記第２，４，６，８スイッチは、前記第１，３，５，７スイッチとは異なるタイミングで同時にオン、オフし、前記第９及び第１０スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
【請求項9】
前記第１から第４スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間及び前記第３ノードと前記第２のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと前記第２のコイルの一端との間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第２ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第８スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５スイッチは、同時にオン、オフし、前記第２，４，６スイッチは、前記第１，３，５スイッチとは異なるタイミングで同時にオン、オフし、前記第７及び第８スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
前記第１のキャパシタは、前記第１ノードと第４ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと前記第２のコイルの一端との間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第５スイッチは、前記第４ノードと前記第２ノードとの間を接続し、
前記第６スイッチは、前記第４ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第８スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５スイッチは、同時にオン、オフし、前記第２，４，６スイッチは、前記第１，３，５スイッチとは異なるタイミングで同時にオン、オフし、前記第７及び第８スイッチは、相互に異なるタイミングでオン、オフする、
請求項６に記載のＤＣＤＣ回路。
【請求項10】
第１から第４のキャパシタと第１から第１１スイッチとを含むキャパシタ網と、
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記第１から第１１スイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１及び第３のキャパシタを接続し、前記配線経路上の前記第１のキャパシタと前記第３のキャパシタとの接続点と基準電位点との間に前記第２のキャパシタを接続し、前記第２のコイルの一端と基準電位点との間に前記第４のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第４のキャパシタ及び第２のキャパシタを直列に接続し、前記第２のキャパシタの一端と基準電位点との間に前記第１のキャパシタを接続し前記第２のキャパシタの他端と基準電位点との間に前記第３のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
一端が前記キャパシタ網に接続される第１のコイルと、
一端が前記キャパシタ網に接続される第２のコイルと、
前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、
前記キャパシタ網は、前記第１から第１１スイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１及び第３のキャパシタを接続し、前記配線経路上の前記第１のキャパシタと前記第３のキャパシタとの接続点と基準電位点との間に前記第２のキャパシタを接続し、前記第２のコイルの一端と基準電位点との間に前記第４のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第４のキャパシタ及び第２のキャパシタを直列に接続し、前記第２のキャパシタの一端と基準電位点との間に前記第１のキャパシタを接続し前記第２のキャパシタの他端と基準電位点との間に前記第３のキャパシタを接続する第２の状態とを有する、
ＤＣＤＣ回路。
【請求項11】
前記第１から第５スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間、前記第３ノードと第４ノードとの間及び前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第５ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第６ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第４のキャパシタは、前記第４ノードと前記第２のコイルの一端との間に接続され、
前記第６スイッチは、前記第５ノードと前記第１のコイルの一端との間を接続し、
前記第７スイッチは、前記第５ノードと前記第２ノードとの間を接続し、
前記第８スイッチは、前記第６ノードと前記第４ノードとの間を接続し、
前記第９スイッチは、前記第６ノードと前記第２のコイルの一端との間を接続し、
前記第１０スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１１スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７，９スイッチは、同時にオン、オフし、前記第２，４，６，８スイッチは、前記第１，３，５，７，９スイッチとは異なるタイミングで同時にオン、オフし、前記第１０及び第１１スイッチは、相互に異なるタイミングでオン、オフする、
請求項１０に記載のＤＣＤＣ回路。
前記第１のキャパシタは、前記第１ノードと第５ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第６ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第４のキャパシタは、前記第４ノードと前記第２のコイルの一端との間に接続され、
前記第６スイッチは、前記第５ノードと前記第１のコイルの一端との間を接続し、
前記第７スイッチは、前記第５ノードと前記第２ノードとの間を接続し、
前記第８スイッチは、前記第６ノードと前記第４ノードとの間を接続し、
前記第９スイッチは、前記第６ノードと前記第２のコイルの一端との間を接続し、
前記第１０スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１１スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７，９スイッチは、同時にオン、オフし、前記第２，４，６，８スイッチは、前記第１，３，５，７，９スイッチとは異なるタイミングで同時にオン、オフし、前記第１０及び第１１スイッチは、相互に異なるタイミングでオン、オフする、
請求項１０に記載のＤＣＤＣ回路。
【請求項12】
前記キャパシタ網は、第１２及び第１３スイッチを更に具備し、
前記第１から第５スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間、前記第３ノードと第４ノードとの間及び前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第５ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第６ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと第７ノードとの間に接続され、
前記第４のキャパシタは、前記第４ノードと前記第２のコイルの一端との間に接続され、
前記第６スイッチは、前記第５ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第５ノードと前記第２ノードとの間を接続し、
前記第８スイッチは、前記第６ノードと前記第３ノードとの間を接続し、
前記第９スイッチは、前記第６ノードと前記基準電位点との間を接続し、
前記第１０スイッチは、前記第７ノードと基準電位点との間を接続し、
前記第１１スイッチは、前記第７ノードと前記第４ノードとの間を接続し、
前記第１２スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１３スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７，９，１１スイッチは、同時にオン、オフし、前記第２，４，６，８，１０スイッチは、前記第１，３，５，７，９，１１スイッチとは異なるタイミングで同時にオン、オフし、前記第１０及び第１１スイッチは、相互に異なるタイミングでオン、オフする、
請求項１０に記載のＤＣＤＣ回路。
前記第１から第５スイッチは、それぞれ、入力電圧が印加される入力ノードと第１ノードとの間、前記第１ノードと第２ノードとの間、前記第２ノードと第３ノードとの間、前記第３ノードと第４ノードとの間及び前記第３ノードと前記第１のコイルの一端との間に接続され、
前記第１のキャパシタは、前記第１ノードと第５ノードとの間に接続され、
前記第２のキャパシタは、前記第２ノードと第６ノードとの間に接続され、
前記第３のキャパシタは、前記第３ノードと第７ノードとの間に接続され、
前記第４のキャパシタは、前記第４ノードと前記第２のコイルの一端との間に接続され、
前記第６スイッチは、前記第５ノードと基準電位点との間を接続し、
前記第７スイッチは、前記第５ノードと前記第２ノードとの間を接続し、
前記第８スイッチは、前記第６ノードと前記第３ノードとの間を接続し、
前記第９スイッチは、前記第６ノードと前記基準電位点との間を接続し、
前記第１０スイッチは、前記第７ノードと基準電位点との間を接続し、
前記第１１スイッチは、前記第７ノードと前記第４ノードとの間を接続し、
前記第１２スイッチは、前記第１のコイルと基準電位点との間を接続し、
前記第１３スイッチは、前記第２のコイルと基準電位点との間を接続し、
前記第１，３，５，７，９，１１スイッチは、同時にオン、オフし、前記第２，４，６，８，１０スイッチは、前記第１，３，５，７，９，１１スイッチとは異なるタイミングで同時にオン、オフし、前記第１０及び第１１スイッチは、相互に異なるタイミングでオン、オフする、
請求項１０に記載のＤＣＤＣ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、ＤＣＤＣ回路に関する。
【背景技術】
【0002】
従来、ＤＣＤＣ回路として、コイル及びキャパシタとスイッチを用いた降圧型の回路が知られている。このＤＣＤＣ回路は、スイッチのスイッチング動作により、コイルに印加する入力電圧のデューティ比を変化させることで、所望の出力電圧を得る。
【0003】
しかしながら、入力電圧に対して出力電圧を比較的大きく低下させる場合、例えば、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎとの関係を、Ｖｏｕｔ＜０．１×Ｖｉｎにした場合には、スイッチングのオン時間が極めて短くなり、スイッチング損失が増大して変換効率が悪化するという欠点がある。
【0004】
また、トランスを利用して入力電圧を低下させた後、コイルに印加することにより、変換効率を向上させる方法も考えられる。しかしながら、この場合には、トランスが必要となり、ＤＣＤＣ回路の体積が増大するという欠点がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第５０５９１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
実施形態は、変換効率を向上させることができるＤＣＤＣ回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
実施形態のＤＣＤＣ回路は、２個以上の第１のキャパシタと、１個以上の第２のキャパシタと、複数のスイッチとを含むキャパシタ網と、一端が前記キャパシタ網に接続される第１のコイルと、一端が前記キャパシタ網に接続される第２のコイルと、前記第１のコイルの他端及び前記第２のコイルの他端と基準電位点との間に接続される平滑用キャパシタと、を具備し、前記キャパシタ網は、前記複数のスイッチにより、入力電圧が印加される入力ノードと前記第１のコイルの一端との間の配線経路上に前記第１のキャパシタを接続し、前記配線経路上の前記第１のキャパシタ同士の接続点と基準電位点との間に前記第２のキャパシタを接続する第１の状態と、前記第２のコイルの一端に前記第２のキャパシタを接続し、前記第２のキャパシタの一端と基準電位点との間及び前記第２のキャパシタの他端と基準電位点との間にそれぞれ前記第１のキャパシタを接続する第２の状態とを有する。
【図面の簡単な説明】
【0008】
【図1】本発明の第１の実施形態に係るＤＣＤＣ回路を示す回路図。
【図2】制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャート。
【図3】各Ｓｔｅｐ１～Ｓｔｅｐ４におけるキャパシタ網Ｃｎの接続関係を示す説明図。
【図4】各Ｓｔｅｐ１～Ｓｔｅｐ４におけるキャパシタ網Ｃｎの各キャパシタＣ１～Ｃ３とコイルＬ１，Ｌ２との接続関係を、スイッチＳを省略して示す説明図。
【図5】比較例を示す回路図。
【図6】本実施形態における出力及び効果を説明するための説明図。
【図7】本発明の第２の実施形態を示す回路図。
【図8】本発明の第３の実施形態を示す回路図。
【図9】本発明の第４の実施形態を示す回路図。
【図10】制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャート。
【図11】各Ｓｔｅｐ１～Ｓｔｅｐ４におけるキャパシタ網Ｃｎ１１の各キャパシタＣ１１～Ｃ１４とコイルＬ１，Ｌ２との接続関係を、スイッチＳを省略して示す説明図。
【図12】本発明の第５の実施形態を示す回路図。
【発明を実施するための形態】
【0009】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【0010】
（第１の実施の形態）
図１は本発明の第１の実施形態に係るＤＣＤＣ回路を示す回路図である。本実施形態は、複数のキャパシタによるスイッチトキャパシタ回路を利用することで、変換効率を改善するものである。
図１は本発明の第１の実施形態に係るＤＣＤＣ回路を示す回路図である。本実施形態は、複数のキャパシタによるスイッチトキャパシタ回路を利用することで、変換効率を改善するものである。
【0011】
図１に示すように、ＤＣＤＣ回路１は、３つのキャパシタＣ１，Ｃ２，Ｃ３を含むキャパシタ網Ｃｎ、２つのコイルＬ１，Ｌ２及びコイルＬ１，Ｌ２と共に平滑回路を構成するキャパシタＣｓを含む。また、キャパシタ網Ｃｎは、各キャパシタＣ１～Ｃ３とコイルＬ１，Ｌ２との接続関係を変更するためのスイッチＳ１ｐ＿１，Ｓ１ｐ＿２，Ｓ１ｐ＿３（以下、これらを区別しない場合には、スイッチＳ１ｐという），スイッチＳ２ｐ＿１，Ｓ２ｐ＿２，Ｓ２ｐ＿３（以下、これらを区別しない場合には、スイッチＳ２ｐという）及びスイッチＳ１ｎ，Ｓ２ｎを有する。以下、スイッチＳ１ｐ，Ｓ２ｐ，Ｓ１ｎ，Ｓ２ｎを総称して、スイッチＳという。
【0012】
スイッチＳ１ｐは、制御信号φ１に基づいて、オン，オフし、スイッチＳ２ｐは、制御信号φ２に基づいて、オン，オフする。また、スイッチＳ１ｎは、制御信号φ１を反転させた制御信号／φ１に基づいて、オン，オフし、スイッチＳ２ｎは、制御信号φ２を反転させた制御信号／φ２に基づいて、オン，オフする。なお、スイッチＳとしては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタやＧａＮ（窒化ガリウム）トランジスタ等の各種スイッチを採用することができる。
【0013】
ＤＣＤＣ回路１は、制御回路２によって制御されるようになっている。制御回路２は、ＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよい。制御回路２は、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。制御回路２は、制御信号φ１，φ２，／φ１，／φ２（以下、これらを代表して制御信号φという）を生成し、生成した制御信号φを各スイッチＳに供給して各スイッチＳのオン，オフを制御するようになっている。制御回路２には、出力電圧Ｖｏｕｔが入力される。制御回路２は、出力電圧Ｖｏｕｔが所望の電圧となるように、制御信号φのデューティ比を調整するようになっている。
【0014】
（キャパシタ網Ｃｎの構成）
入力電圧Ｖｉｎが供給されるノード（以下、ノードＮｉｎという）とコイルＬ２の一端に接続されるノード（以下、ノードＮＬ２という）との間には、スイッチＳ１ｐ＿１，Ｓ２ｐ＿１，Ｓ１ｐ＿２，Ｓ２ｐ＿２が直列に接続される。スイッチＳ１ｐ＿１とスイッチＳ２ｐ＿１との接続点をノードＮ１といい、スイッチＳ２ｐ＿１とスイッチＳ１ｐ＿２との接続点をノードＮ２といい、スイッチＳ１ｐ＿２とスイッチＳ２ｐ＿２との接続点をノードＮ３という。
入力電圧Ｖｉｎが供給されるノード（以下、ノードＮｉｎという）とコイルＬ２の一端に接続されるノード（以下、ノードＮＬ２という）との間には、スイッチＳ１ｐ＿１，Ｓ２ｐ＿１，Ｓ１ｐ＿２，Ｓ２ｐ＿２が直列に接続される。スイッチＳ１ｐ＿１とスイッチＳ２ｐ＿１との接続点をノードＮ１といい、スイッチＳ２ｐ＿１とスイッチＳ１ｐ＿２との接続点をノードＮ２といい、スイッチＳ１ｐ＿２とスイッチＳ２ｐ＿２との接続点をノードＮ３という。
【0015】
ノードＮ１は、キャパシタＣ１及びスイッチＳ２ｐ＿３を介してコイルＬ１の一端に接続されるノード（以下、ノードＮＬ１という）に接続される。ノードＮＬ１は、スイッチＳ１ｎを介して基準電位点に接続される。キャパシタＣ１とスイッチＳ２ｐ＿３との接続点（以下、ノードＮ４という）は、スイッチＳ１ｐ＿３を介してノードＮ３に接続され、ノードＮ３は、キャパシタＣ３を介してノードＮＬ１に接続される。
【0016】
ノードＮ２は、キャパシタＣ２を介してノードＮＬ２に接続され、ノードＮＬ２は、スイッチＳ２ｎを介して基準電位点に接続される。
【0017】
コイルＬ１の他端及びコイルＬ２の他端は共通接続されて、出力電圧Ｖｏｕｔを出力するノード（以下、ノードＮｏｕｔという）に接続されると共に、キャパシタＣｓを介して基準電位点に接続される。
【0018】
（各ステップにおける接続状態）
図２は制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャートである。
図２は制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャートである。
【0019】
なお、以下の説明では、スイッチＳ１ｐは制御信号φ１のハイレベル（以下、Ｈレベルという）でオンし、ロウレベル（以下、Ｌレベルという）でオフするものとする。また、スイッチＳ２ｐは制御信号φ２のＨレベルでオンし、Ｌレベルでオフするものとする。また、スイッチＳ１ｎは制御信号／φ１のＨレベルでオンし、Ｌレベルでオフするものとする。また、スイッチＳ２ｎは制御信号／φ２のＨレベルでオンし、Ｌレベルでオフするものとする。
【0020】
本実施形態においては、制御回路２は、制御信号φにより４つのステップ（Ｓｔｅｐ１～Ｓｔｅｐ４）を設定する。図２のＳｔ１～Ｓｔ４はそれぞれ４つのＳｔｅｐ１～Ｓｔｅｐ４の期間を示している。制御信号φ１は、期間Ｓｔ１においてＨレベルであり、他の期間はＬレベルである。制御信号／φ１は、期間Ｓｔ１においてＬレベルであり、他の期間はＨレベルである。制御信号φ２は、期間Ｓｔ３においてＨレベルであり、他の期間はＬレベルである。制御信号／φ２は、期間Ｓｔ３においてＬレベルであり、他の期間はＨレベルである。なお、Ｓｔｅｐ１の期間Ｓｔ１とＳｔｅｐ３の期間Ｓｔ３とは位相が１８０度ずれており、同様に、Ｓｔｅｐ２の期間Ｓｔ２とＳｔｅｐ４の期間Ｓｔ４とは位相が１８０度ずれている。
【0021】
従って、Ｓｔｅｐ１の期間Ｓｔ１には、スイッチＳ１ｐ，Ｓ２ｎがオンで、スイッチＳ２ｐ，Ｓ１ｎがオフである。Ｓｔｅｐ２の期間Ｓｔ２には、スイッチＳ１ｎ，Ｓ２ｎがオンで、スイッチＳ１ｐ，Ｓ２ｐがオフである。Ｓｔｅｐ３の期間Ｓｔ３には、スイッチＳ２ｐ，Ｓ１ｎがオンで、スイッチＳ１ｐ，Ｓ２ｎがオフである。Ｓｔｅｐ４の期間Ｓｔ４には、スイッチＳ１ｎ，Ｓ２ｎがオンで、スイッチＳ１ｐ，Ｓ２ｐがオフである。
【0022】
【0023】
図３の左上欄に示すように、Ｓｔｅｐ１では、スイッチＳ１ｐ，Ｓ２ｎがオンとなって、太線で示す接続が行われる。図３の右上欄に示すように、Ｓｔｅｐ２では、スイッチＳ１ｎ，Ｓ２ｎがオンとなって、太線に示す接続が行われる。図３の左下欄に示すように、Ｓｔｅｐ３では、スイッチＳ２ｐ，Ｓ１ｎがオンとなって、太線で示す接続が行われる。図３の右下欄に示すように、Ｓｔｅｐ４では、スイッチＳ１ｎ，Ｓ２ｎがオンとなって、太線に示す接続が行われる。
【0024】
図４は各Ｓｔｅｐ１～Ｓｔｅｐ４におけるキャパシタ網Ｃｎの各キャパシタＣ１～Ｃ３とコイルＬ１，Ｌ２との接続関係を、スイッチＳを省略して示す説明図である。
【0025】
Ｓｔｅｐ１においては、図４の左上欄に示すように、ノードＮｉｎは、キャパシタＣ１を経由しノードＮ２～Ｎ４に接続され、更にキャパシタＣ３を介してコイルＬ１の一端（ノードＮＬ１）に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮｉｎとノードＮＬ１との間には、奇数番のキャパシタＣ１，Ｃ３が直列に接続される。キャパシタＣ１，Ｃ３相互の接続点であるノードＮ２～Ｎ４と基準電位点との間には、偶数番のキャパシタＣ２が接続される。なお、コイルＬ２に接続されたノードＮＬ２は、基準電位点に接続される。
【0026】
Ｓｔｅｐ２においては、図４の右上欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0027】
Ｓｔｅｐ３においては、図４の右下欄に示すように、ノードＮ１，Ｎ２は、キャパシタＣ２を経由しノードＮ３，ＮＬ２を介してコイルＬ２の一端に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮ１，Ｎ２とノードＮＬ２との間には、偶数番のキャパシタＣ２が直列に接続される。ノードＮ１，Ｎ２と基準電位点との間には、奇数番のキャパシタＣ１が接続され、ノードＮ３，ＮＬ２と基準電位点との間には、奇数番のキャパシタＣ３が接続される。なお、コイルＬ１に接続されたノードＮＬ１は、基準電位点に接続される。
【0028】
Ｓｔｅｐ４においては、図４の左下欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0029】
（作用）
次に、このように構成された実施形態の作用について図５及び図６を参照して説明する。図５は比較例を示す回路図であり、図６は本実施形態における出力及び効果を説明するための説明図である。なお、図６において、矢印は電流の向きを示している。
次に、このように構成された実施形態の作用について図５及び図６を参照して説明する。図５は比較例を示す回路図であり、図６は本実施形態における出力及び効果を説明するための説明図である。なお、図６において、矢印は電流の向きを示している。
【0030】
図５の比較例は一般的なＤＣＤＣ回路を示している。比較例のＤＣＤＣ回路は、電源ＰとコイルＬの一端との間にスイッチＳＷ１が設けられると共に、コイルＬの一端がスイッチＳＷ２を介して基準電位点に接続される。コイルＬの他端はコンデンサＣを介して基準電位点に接続される。コイルＬの他端から出力Ｖｏｕｔが得られる。
【0031】
スイッチＳＷ１，ＳＷ２は、交互にオンオフする。電源Ｐに発生する電圧Ｖｉｎは、スイッチＳＷ１により断続的にコイルＬに印加される。ＳＷ１のオン期間には、電源ＰからスイッチＳＷ１及びコイルＬを経由して出力端に電流が流れる。この期間にはコイルＬにエネルギが蓄積される。ＳＷ１のオフ期間には、コイルＬの逆起電力によって、基準電位点からコイルＬを経由して出力端に電流が流れる。コイルＬ及びキャパシタＣによって、入力電圧Ｖｉｎは平滑されて出力電圧Ｖｏｕｔが得られる。
【0032】
スイッチＳＷ１の切換周期におけるオン期間の割合（デューティ比）をＤｕｔｙａとすると、Ｖｏｕｔ＝Ｖｉｎ×Ｄｕｔｙａが成立する。つまり、Ｄｕｔｙａ＝Ｖｏｕｔ／Ｖｉｎとなる。
【0033】
図６の左上欄に示すＳｔｅｐ１において、ノードＮｉｎからの入力電圧Ｖｉｎにより、ノードＮｉｎからキャパシタ網Ｃｎを経由してコイルＬ１に電流が流れる。これにより、コイルＬ１にエネルギが蓄積される。Ｓｔｅｐ２において、コイルＬ１，コイルＬ２の一端は基準電位点に接続される。Ｓｔｅｐ２では、コイルＬ１，Ｌ２に発生する逆起電力によって、基準電位点からコイルＬ１，Ｌ２を経由してノードＮｏｕｔに電流が流れる。
【0034】
Ｓｔｅｐ３においては、キャパシタ網ＣｎはコイルＬ２に接続され、キャパシタ網Ｃｎの充電電圧により、コイルＬ２に電流が流れる。これにより、コイルＬ２にエネルギが蓄積される。Ｓｔｅｐ４において、コイルＬ１，コイルＬ２の一端は基準電位点に接続される。この場合には、コイルＬ１，Ｌ２に発生する逆起電力によって、基準電位点からコイルＬ１，Ｌ２を経由してノードＮｏｕｔに電流が流れる。
【0035】
制御回路２は、制御信号φ１，φ２，／φ１，／φ２を発生して、各スイッチＳを制御することで、Ｓｔｅｐ１，Ｓｔｅｐ２，Ｓｔｅｐ３，Ｓｔｅｐ４，Ｓｔｅｐ１，…を循環的に繰り返す。これにより、ノードＮｏｕｔから、入力電圧Ｖｉｎ及びスイッチＳの周期に応じた出力電圧Ｖｏｕｔが得られる。
【0036】
いま、定常状態において、キャパシタＣ１とキャパシタＣ３との接続点（ノードＮ２～Ｎ４）の電圧をＶａとし、コイルＬ１の一端の電圧をＶｃとする。キャパシタＣ１の端子電圧をＶｂ、キャパシタＣ３の端子電圧をＶｄとする。Ｓｔｅｐ１において、ノードＮｉｎに入力電圧Ｖｉｎが与えられて、キャパシタ網Ｃｎの各キャパシタＣ１，Ｃ２，Ｃ３は充電される。Ｓｔｅｐ３においては、キャパシタＣ１～Ｃ３の充電電圧により、コイルＬ１，Ｌ２に電流が流れる。
キャパシタＣ１～Ｃ３について電荷保存則により、下記（１）～（３）式が成立する。
Ｖｉｎ－Ｖａ＝Ｖｂ …（１）
Ｖａ ＝Ｖｂ－Ｖｄ …（２）
Ｖａ－Ｖｃ ＝Ｖｄ …（３）
いま、Ｓｔｅｐ１～Ｓｔｅｐ４の周期を１として、Ｓｔｅｐ１の期間、即ち、入力電圧Ｖｉｎにより、コイルＬ１，Ｌ２に電流が流れる期間をＤｕｔｙとすると、Ｓｔｅｐ１の期間とＳｔｅｐ１以外の期間とにおけるコイルＬ１についての磁束変化率保存則（Ｖｏｌｔ－Ｓｅｃｏｎｄ－Ｂａｌａｎｃｅ－Ｐｒｉｎｃｉｐｌｅ）により、下記（４）式が成立する。
Ｄｕｔｙ×（Ｖｃ－Ｖｏｕｔ）＝（１－Ｄｕｔｙ）×Ｖｏｕｔ
Ｄｕｔｙ×Ｖｃ＝Ｖｏｕｔ …（４）
また、Ｓｔｅｐ３の期間もＳｔｅｐ１の期間と同じＤｕｔｙであるものとする。コイルＬ２についての磁束変化率保存則により、下記（５）式が成立する。
Ｄｕｔｙ×（Ｖｄ－Ｖｏｕｔ）＝（１－Ｄｕｔｙ）×Ｖｏｕｔ
Ｄｕｔｙ×Ｖｄ＝Ｖｏｕｔ …（５）
上記（４），（５）式により、下記（６）式が得られる。
Ｖｃ＝Ｖｄ …（６）
上記（１）～（３），（６）式により、下記（７）式が得られる。
Ｖｉｎ＝５×Ｖｃ …（７）
上記（４），（７）式によって、下記（８）式が得られる。
Ｄｕｔｙ＝５×（Ｖｏｕｔ／Ｖｉｎ） …（８）
上記（８）は比較例におけるＤｕｔｙａに対して、本実施形態のＤｕｔｙは、５倍の時間であることが分かる。即ち、本実施形態は、比較例と同一の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの関係を得る場合において、比較例よりもスイッチのオン時間を５倍にすることが可能である。従って、スイッチング損失を低減して、高効率のＤＣＤＣ回路を得ることができる。
キャパシタＣ１～Ｃ３について電荷保存則により、下記（１）～（３）式が成立する。
Ｖｉｎ－Ｖａ＝Ｖｂ …（１）
Ｖａ ＝Ｖｂ－Ｖｄ …（２）
Ｖａ－Ｖｃ ＝Ｖｄ …（３）
いま、Ｓｔｅｐ１～Ｓｔｅｐ４の周期を１として、Ｓｔｅｐ１の期間、即ち、入力電圧Ｖｉｎにより、コイルＬ１，Ｌ２に電流が流れる期間をＤｕｔｙとすると、Ｓｔｅｐ１の期間とＳｔｅｐ１以外の期間とにおけるコイルＬ１についての磁束変化率保存則（Ｖｏｌｔ－Ｓｅｃｏｎｄ－Ｂａｌａｎｃｅ－Ｐｒｉｎｃｉｐｌｅ）により、下記（４）式が成立する。
Ｄｕｔｙ×（Ｖｃ－Ｖｏｕｔ）＝（１－Ｄｕｔｙ）×Ｖｏｕｔ
Ｄｕｔｙ×Ｖｃ＝Ｖｏｕｔ …（４）
また、Ｓｔｅｐ３の期間もＳｔｅｐ１の期間と同じＤｕｔｙであるものとする。コイルＬ２についての磁束変化率保存則により、下記（５）式が成立する。
Ｄｕｔｙ×（Ｖｄ－Ｖｏｕｔ）＝（１－Ｄｕｔｙ）×Ｖｏｕｔ
Ｄｕｔｙ×Ｖｄ＝Ｖｏｕｔ …（５）
上記（４），（５）式により、下記（６）式が得られる。
Ｖｃ＝Ｖｄ …（６）
上記（１）～（３），（６）式により、下記（７）式が得られる。
Ｖｉｎ＝５×Ｖｃ …（７）
上記（４），（７）式によって、下記（８）式が得られる。
Ｄｕｔｙ＝５×（Ｖｏｕｔ／Ｖｉｎ） …（８）
上記（８）は比較例におけるＤｕｔｙａに対して、本実施形態のＤｕｔｙは、５倍の時間であることが分かる。即ち、本実施形態は、比較例と同一の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの関係を得る場合において、比較例よりもスイッチのオン時間を５倍にすることが可能である。従って、スイッチング損失を低減して、高効率のＤＣＤＣ回路を得ることができる。
【0037】
なお、実使用時には、制御回路２は、現在の出力電圧Ｖｏｕｔが目標となる出力電圧Ｖｏｕｔに一致するように、制御信号φのオン時間（デューティ比）を調整すればよい。
【0038】
なお、図１において、ノードＮ４は、２つのスイッチＳ２ｐ＿３，Ｓ１ｎを介して基準電位点に接続される。また、ノードＮ４は、２つのスイッチＳ１ｐ＿３，Ｓ１Ｐ＿２を介してノードＮ２に接続される。従って、ノードＮ４を１つのスイッチによって基準電位点又はノードＮ２に接続する場合に比べて、スイッチＳ２ｐ＿３，Ｓ１ｐ＿３の耐圧を下げることが可能である。
【0039】
このように本実施形態においては、入力電圧をキャパシタ網を経由してコイルに供給しており、入力電圧をスイッチを経由してコイルに供給する場合に比べて、必要な出力を得るためのスイッチのオン時間を長くすることができる。これにより、スイッチング損失を低減することが可能であり、高効率のＤＣＤＣ回路を得ることができる。
【0040】
【0041】
本実施形態においては、キャパシタ網Ｃｎ１を採用する。キャパシタ網Ｃｎ１は、スイッチＳ１ｐ＿４，Ｓ２ｐ＿４を追加すると共に、スイッチＳ１ｐ＿３，Ｓ２ｐ＿３の接続先を変更した点が、図１のキャパシタ網Ｃｎと異なる。
【0042】
スイッチＳ１ｐ＿１，Ｓ１ｐ＿２，Ｓ１ｐ＿３及びＳ１ｐ＿４（以下、これらを区別しない場合には、スイッチＳ１ｐという）は、制御信号φ１によってオン，オフし、スイッチＳ２ｐ＿１，Ｓ２ｐ＿２，Ｓ２ｐ＿３及びＳ２ｐ＿４（以下、これらを区別しない場合には、スイッチＳ２ｐという）は、制御信号φ２によってオン，オフする。また、スイッチＳ１ｐ，Ｓ２ｐ，Ｓ１ｎ，Ｓ２ｎを総称して、スイッチＳという。スイッチＳとしては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタやＧａＮ（窒化ガリウム）トランジスタ等の各種スイッチを採用することができる。
【0043】
ノードＮ４は、スイッチＳ２ｐ＿３を介して基準電位点に接続されると共に、スイッチＳ１ｐ＿３を介してノードＮ２に接続される。ノードＮ２は、キャパシタＣ２及びスイッチＳ１ｐ＿４を介して基準電位点に接続される。キャパシタＣ２とスイッチＳ１ｐ＿４との接続点（以下、ノードＮ５という）は、スイッチＳ２ｐ＿４を介してノードＮ３に接続される。
【0044】
このように構成された実施形態においても、各スイッチＳに対する制御回路２の制御は、第１実施形態と同様である。即ち、制御回路２は、図２に示す制御信号φを各スイッチＳに与えてオン，オフ制御する。Ｓｔｅｐ１では、スイッチＳ１ｐ，Ｓ２ｎがオンとなる。Ｓｔｅｐ２では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。Ｓｔｅｐ３では、スイッチＳ２ｐ，Ｓ１ｎがオンとなる。Ｓｔｅｐ４では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。
【0045】
即ち、Ｓｔｅｐ１においては、ノードＮｉｎは、キャパシタＣ１を経由しノードＮ２～Ｎ４に接続され、更にキャパシタＣ３を介してコイルＬ１の一端（ノードＮＬ１）に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮｉｎとノードＮＬ１との間には、奇数番のキャパシタＣ１，Ｃ３が直列に接続される。キャパシタＣ１，Ｃ３相互の接続点であるノードＮ２は、偶数番のキャパシタＣ２の一端が接続され、キャパシタＣ２の他端は、スイッチＳ１ｐ＿４を経由して基準電位点に接続される。なお、コイルＬ２に接続されたノードＮＬ２は、基準電位点に接続される。即ち、図４の左上欄と同じ接続状態となる。
【0046】
Ｓｔｅｐ２においては、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。即ち、図４の右上欄と同じ接続状態となる。
【0047】
Ｓｔｅｐ３においては、ノードＮ１，Ｎ２は、キャパシタＣ２を経由しノードＮ５，Ｎ３，ＮＬ２を介してコイルＬ２の一端に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮ１，Ｎ２とノードＮＬ２との間には、偶数番のキャパシタＣ２が直列に接続される。ノードＮ１，Ｎ２と基準電位点との間には、奇数番のキャパシタＣ１が接続され、ノードＮ２，Ｎ３，ＮＬ２と基準電位点との間には、奇数番のキャパシタＣ３が接続される。なお、コイルＬ１に接続されたノードＮＬ１は、基準電位点に接続される。即ち、図４の右下欄と同じ接続状態となる。
【0048】
Ｓｔｅｐ４においては、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。即ち、図４の左下欄と同じ接続状態となる。
【0049】
即ち、本実施形態においても、各Ｓｔｅｐ１～Ｓｔｅｐ４は、第１の実施形態と同じ接続状態となる。従って、本実施形態においても、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの関係は、上記（８）式で与えられる。つまり、比較例に対して、必要な出力を得るためのスイッチのオン時間を長くすることができる。これにより、スイッチング損失を低減することが可能であり、高効率のＤＣＤＣ回路を得ることができる。
【0050】
このように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【0051】
【0052】
本実施形態においては、キャパシタ網Ｃｎ２を採用する。キャパシタ網Ｃｎ２は、スイッチＳ１ｐ＿３によりノードＮ４とノードＮ３との間を接続するのではなく、スイッチＳ１ｐ＿３によりノードＮ４とノードＮ２とを接続すると共に、ノードＮ４をスイッチＳ２ｐ＿３を経由してノードＮＬ１に接続するのではなく、Ｎ４をスイッチＳ２ｐ＿３を介して基準電位点に接続するようにした点が、図１のキャパシタ網Ｃｎと異なる。
【0053】
このように構成された実施形態においても、各スイッチＳに対する制御回路２の制御は、第１実施形態と同様である。即ち、制御回路２は、図２に示す制御信号φを各スイッチＳに与えてオン，オフ制御する。Ｓｔｅｐ１では、スイッチＳ１ｐ，Ｓ２ｎがオンとなる。Ｓｔｅｐ２では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。Ｓｔｅｐ３では、スイッチＳ２ｐ，Ｓ１ｎがオンとなる。Ｓｔｅｐ４では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。
【0054】
即ち、Ｓｔｅｐ１においては、ノードＮｉｎは、キャパシタＣ１を経由しノードＮ２～Ｎ４に接続され、更にキャパシタＣ３を介してコイルＬ１の一端（ノードＮＬ１）に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮｉｎとノードＮＬ１との間には、奇数番のキャパシタＣ１，Ｃ３が直列に接続される。キャパシタＣ１，Ｃ３相互の接続点であるノードＮ２～Ｎ４は、偶数番のキャパシタＣ２の一端が接続され、キャパシタＣ２の他端は、スイッチＳ２ｎを経由して基準電位点に接続される。なお、コイルＬ２に接続されたノードＮＬ２は、基準電位点に接続される。即ち、図４の左上欄と同じ接続状態となる。
【0055】
Ｓｔｅｐ２においては、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。即ち、図４の右上欄と同じ接続状態となる。
【0056】
Ｓｔｅｐ３においては、ノードＮ１，Ｎ２は、キャパシタＣ２を経由しノードＮＬ２を介してコイルＬ２の一端に接続される。即ち、キャパシタ網Ｃｎのうち、ノードＮ１，Ｎ２とノードＮＬ２との間には、偶数番のキャパシタＣ２が直列に接続される。ノードＮ１，Ｎ２と基準電位点との間には、奇数番のキャパシタＣ１が接続され、ノードＮ３，ＮＬ２と基準電位点との間には、奇数番のキャパシタＣ３が接続される。なお、コイルＬ１に接続されたノードＮＬ１は、基準電位点に接続される。即ち、図４の右下欄と同じ接続状態となる。
【0057】
Ｓｔｅｐ４においては、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。即ち、図４の左下欄と同じ接続状態となる。
【0058】
即ち、本実施形態においても、各Ｓｔｅｐ１～Ｓｔｅｐ４は、第１の実施形態と同じ接続状態となる。従って、本実施形態においても、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの関係は、上記（８）式で与えられる。つまり、比較例に対して、必要な出力を得るためのスイッチのオン時間を長くすることができる。これにより、スイッチング損失を低減することが可能であり、高効率のＤＣＤＣ回路を得ることができる。
【0059】
このように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【0060】
【0061】
図９に示すように、ＤＣＤＣ回路１０は、４つのキャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４を含むキャパシタ網Ｃｎ１１、２つのコイルＬ１，Ｌ２及びコイルＬ１，Ｌ２と共に平滑回路を構成するキャパシタＣｓを含む。また、キャパシタ網Ｃｎ１１は、各キャパシタＣ１１～Ｃ１４とコイルＬ１，Ｌ２との接続関係を変更するためのスイッチＳ１ｐ＿１１～Ｓ１ｐ＿１６（以下、これらを区別しない場合には、スイッチＳ１ｐという）、スイッチＳ２ｐ＿１１～Ｓ２ｐ＿１６（以下、これらを区別しない場合には、スイッチＳ２ｐという）及びスイッチＳ１ｎ，Ｓ２ｎを有する。以下、スイッチＳ１ｐ，Ｓ２ｐ，Ｓ１ｎ，Ｓ２ｎを総称して、スイッチＳという。
【0062】
スイッチＳ１ｐは、制御信号φ１に基づいて、オン，オフし、スイッチＳ２ｐは、制御信号φ２に基づいて、オン，オフする。また、スイッチＳ１ｎは、制御信号φ１を反転させた制御信号／φ１に基づいて、オン，オフし、スイッチＳ２ｎは、制御信号φ２を反転させた制御信号／φ２に基づいて、オン，オフする。なお、スイッチＳとしては、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタやＧａＮ（窒化ガリウム）トランジスタ等の各種スイッチを採用することができる。
【0063】
ＤＣＤＣ回路１０は、制御回路２によって制御されるようになっている。制御回路２は、制御信号φを生成し、生成した制御信号φを各スイッチＳに供給して各スイッチＳのオン，オフを制御するようになっている。
【0064】
入力電圧Ｖｉｎが供給されるノードＮｉｎとコイルＬ１の一端に接続されるノード（ノードＮＬ１）との間には、スイッチＳ１ｐ＿１１，Ｓ２ｐ＿１１，Ｓ１ｐ＿１２，Ｓ２ｐ＿１２，Ｓ１ｐ＿１３が直列に接続される。スイッチＳ１ｐ＿１１とスイッチＳ２ｐ＿１１との接続点をノードＮ１１といい、スイッチＳ２ｐ＿１１とスイッチＳ１ｐ＿１２との接続点をノードＮ１２といい、スイッチＳ１ｐ＿１２とスイッチＳ２ｐ＿１２との接続点をノードＮ１３といい、スイッチＳ２ｐ＿１２とスイッチＳ１ｐ＿１３との接続点をノードＮ１４という。
【0065】
ノードＮ１１は、キャパシタＣ１１及びスイッチＳ１ｐ＿１４を介してノードＮ１２に接続される。キャパシタＣ１１とスイッチＳ１ｐ＿１４との接続点（以下、ノードＮ１５という）は、スイッチＳ２ｐ＿１４を介して基準電位点に接続される。
【0066】
ノードＮ１２は、キャパシタＣ１２及びスイッチＳ２ｐ＿１５を介してノードＮ１３に接続される。キャパシタＣ１２とスイッチＳ２ｐ＿１５との接続点（以下、ノードＮ１６という）は、スイッチＳ１ｐ＿１５を介して基準電位点に接続される。
【0067】
ノードＮ１３は、キャパシタＣ１３及びスイッチＳ１ｐ＿１６を介してノードＮ１４に接続される。キャパシタＣ１３とスイッチＳ１ｐ＿１６との接続点（以下、ノードＮ１７という）は、スイッチＳ２ｐ＿１６を介して基準電位点に接続される。
【0068】
ノードＮ１４は、キャパシタＣ１４を介してコイルＬ２の一端に接続されるノード（ノードＮＬ２）に接続され、ノードＮＬ２は、スイッチＳ２ｎを介して基準電位点に接続される。
【0069】
ノードＮＬ１は、スイッチＳ１ｎを介して基準電位点に接続される。コイルＬ１の他端及びコイルＬ２の他端は共通接続されて、出力電圧Ｖｏｕｔを出力するノード（以下、ノードＮｏｕｔという）に接続されると共に、キャパシタＣｓを介して基準電位点に接続される。
【0070】
（各ステップにおける接続状態）
図１０は制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャートである。
図１０は制御信号φ１，φ２，／φ１，／φ２を説明するためのタイミングチャートである。
【0071】
本実施形態においても、各スイッチＳは、制御信号φのＨレベルでオンし、制御信号φのＬレベルでオフするものとする。また、本実施形態においても、制御回路２は、制御信号φにより４つのステップ（Ｓｔｅｐ１～Ｓｔｅｐ４）を設定する。図１０のＳｔ１～Ｓｔ４はそれぞれ４つのＳｔｅｐ１～Ｓｔｅｐ４の期間を示している。制御信号φ１は、期間Ｓｔ１においてＨレベルであり、他の期間はＬレベルである。制御信号／φ１は、期間Ｓｔ１においてＬレベルであり、他の期間はＨレベルである。制御信号φ２は、期間Ｓｔ３においてＨレベルであり、他の期間はＬレベルである。制御信号／φ２は、期間Ｓｔ３においてＬレベルであり、他の期間はＨレベルである。
【0072】
従って、本実施形態においても、Ｓｔｅｐ１の期間Ｓｔ１には、スイッチＳ１ｐ，Ｓ２ｎがオンで、スイッチＳ２ｐ，Ｓ１ｎがオフである。Ｓｔｅｐ２の期間Ｓｔ２には、スイッチＳ１ｎ，Ｓ２ｎがオンで、スイッチＳ１ｐ，Ｓ２ｐがオフである。Ｓｔｅｐ３の期間Ｓｔ３には、スイッチＳ２ｐ，Ｓ１ｎがオンで、スイッチＳ１ｐ，Ｓ２ｎがオフである。Ｓｔｅｐ４の期間Ｓｔ４には、スイッチＳ１ｎ，Ｓ２ｎがオンで、スイッチＳ１ｐ，Ｓ２ｐがオフである。
【0073】
図１１は各Ｓｔｅｐ１～Ｓｔｅｐ４におけるキャパシタ網Ｃｎ１１の各キャパシタＣ１１～Ｃ１４とコイルＬ１，Ｌ２との接続関係を、スイッチＳを省略して示す説明図である。
【0074】
Ｓｔｅｐ１では、スイッチＳ１ｐ，Ｓ２ｎがオンとなる。これにより、ノードＮｉｎは、キャパシタＣ１１を経由しノードＮ１５からノードＮ１２，Ｎ１３を介してキャパシタＣ１２，Ｃ１３に接続される。キャパシタＣ１２は、スイッチＳ１ｐ＿１５を介して基準電位点に接続される。また、キャパシタＣ１３は、ノードＮ１７，Ｎ１４を介してキャパシタＣ１４に接続されると共にノードＮＬ１を介してコイルＬ１の一端に接続される。キャパシタＣ１４は、スイッチＳ２ｎを介して基準電位点に接続される。即ち、図１１の左上欄に示すように、ノードＮｉｎとコイルＬ１に接続されるノードＮＬ１との間に、奇数番のキャパシタＣ１１，Ｃ１３が接続され、キャパシタＣ１３の両端と基準電位点との間には、それぞれ偶数番のＣ１２，キャパシタＣ１４が接続される。
【0075】
Ｓｔｅｐ２では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。これにより、図１１の右上欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0076】
Ｓｔｅｐ３では、スイッチＳ２ｐ，Ｓ１ｎがオンとなる。これにより、キャパシタＣ１１の一端は、ノードＮ１１，Ｎ１２を介してキャパシタＣ１２に接続される。キャパシタＣ１１の他端は、スイッチＳ２ｐ＿１４を介して基準電位点に接続される。キャパシタＣ１２は、ノードＮ１６，Ｎ１３を介してキャパシタＣ１３に接続され、キャパシタＣ１３は、スイッチＳ２ｐ＿１６を介して基準電位点に接続される。また、ノードＮ１３は、ノードＮ１４を介してキャパシタＣ１４の一端に接続され、キャパシタＣ１４の他端はノードＮＬ２を介してコイルＬ２の一端に接続される。また、コイルＬ１の一端はスイッチＳ１ｎを介して基準電位点に接続される。即ち、図１１の右下欄に示すように、ノードＮ１２，Ｎ１５とコイルＬ２に接続されるノードＮＬ２との間には、偶数番のキャパシタＣ１２，Ｃ１４が接続され、キャパシタＣ１２の両端と基準電位点との間には、それぞれキャパシタＣ１１，Ｃ１３が接続される。
【0077】
Ｓｔｅｐ４では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。これにより、図１１の左下欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0078】
【0079】
各Ｓｔｅｐ１～Ｓｔｅｐ４における動作は、第１の実施形態と同様である。本実施形態においては、入力電圧Ｖｉｎに対して出力電圧Ｖｏｕｔを得るために必要なオン時間が第１の実施形態と異なる。即ち、Ｓｔｅｐ１～Ｓｔｅｐ４の周期を１として、Ｓｔｅｐ１の期間、即ち、入力電圧Ｖｉｎにより、コイルＬ１，Ｌ２に電流が流れる期間をＤｕｔｙ２とすると、Ｄｕｔｙ２は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを用いて下記（９）式により表される。
Ｄｕｔｙ２＝８×（Ｖｏｕｔ／Ｖｉｎ） …（９）
上記（８）は比較例におけるＤｕｔｙａに対して、本実施形態のＤｕｔｙ２は、６倍の時間であることが分かる。即ち、本実施形態は、比較例と同一の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの関係を得る場合において、比較例よりもスイッチのオン時間を８倍にすることが可能である。従って、スイッチング損失を低減して、高効率のＤＣＤＣ回路を得ることができる。
Ｄｕｔｙ２＝８×（Ｖｏｕｔ／Ｖｉｎ） …（９）
上記（８）は比較例におけるＤｕｔｙａに対して、本実施形態のＤｕｔｙ２は、６倍の時間であることが分かる。即ち、本実施形態は、比較例と同一の入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの関係を得る場合において、比較例よりもスイッチのオン時間を８倍にすることが可能である。従って、スイッチング損失を低減して、高効率のＤＣＤＣ回路を得ることができる。
【0080】
このように本実施形態においては、ノードＮｉｎとコイルＬ１に接続されるノードＮＬ１との間に奇数番の２つのキャパシタを接続し、この接続ラインと基準電位点との間に偶数番の２つのキャパシタを接続するキャパシタ網によって、入力電圧Ｖｉｎを降圧した後コイルＬ１に印加することが可能である。これにより、入力電圧をスイッチを経由してコイルに供給する場合に比べて、必要な出力を得るためのスイッチのオン時間をより長くすることができる。このように、本実施形態においても上記各実施形態と同様の効果を得ることができる。
【0081】
【0082】
図１２に示すように、ＤＣＤＣ回路２０は、スイッチＳ１ｐ＿１６，Ｓ２ｐ＿１６を省略すると共に、ノードＮ１５をスイッチＳ２ｐ＿１４を介してノードＮＬ１に接続し、ノードＮ１６をスイッチＳ１ｐ＿１５を介してノードＮＬ２に接続し、ノードＮ１６をスイッチＳ２ｐ＿１５を介してノードＮ１４に接続し、ノードＮ１３をキャパシタＣ１３を介してノードＮＬ１に接続した点が、図９のＤＣＤＣ回路１０と異なる。
【0083】
Ｓｔｅｐ１では、スイッチＳ１ｐ，Ｓ２ｎがオンとなる。これにより、ノードＮｉｎは、キャパシタＣ１１を経由しノードＮ１５からノードＮ１２，Ｎ１３を介してキャパシタＣ１２，Ｃ１３に接続される。キャパシタＣ１２は、スイッチＳ１ｐ＿１５，Ｓ２ｎを介して基準電位点に接続される。また、キャパシタＣ１３は、ノードＮＬ１，Ｎ１４を介してキャパシタＣ１４に接続されると共にノードＮＬ１を介してコイルＬ１の一端に接続される。キャパシタＣ１４は、スイッチＳ２ｎを介して基準電位点に接続される。即ち、Ｓｔｅｐ１においては、図１１の左上欄に示すように、ノードＮｉｎとコイルＬ１に接続されるノードＮＬ１との間に、奇数番のキャパシタＣ１１，Ｃ１３が接続され、キャパシタＣ１３の両端と基準電位点との間には、それぞれ偶数番のＣ１２，キャパシタＣ１４が接続される。
【0084】
Ｓｔｅｐ２では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。これにより、図１１の右上欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0085】
Ｓｔｅｐ３では、スイッチＳ２ｐ，Ｓ１ｎがオンとなる。これにより、キャパシタＣ１１の一端は、ノードＮ１１，Ｎ１２を介してキャパシタＣ１２に接続される。キャパシタＣ１１の他端は、スイッチＳ２ｐ＿１４，Ｓ１ｎを介して基準電位点に接続される。キャパシタＣ１２は、ノードＮ１６，Ｎ１４，Ｎ１３を介してキャパシタＣ１３の一端に接続され、キャパシタＣ１３の他端は、スイッチＳ１ｎを介して基準電位点に接続される。また、キャパシタＣ１３は、ノードＮ１３，Ｎ１４を介してキャパシタＣ１４に接続され、キャパシタＣ１４はノードＮＬ２を介してコイルＬ２の一端に接続される。また、コイルＬ１の一端はスイッチＳ１ｎを介して基準電位点に接続される。即ち、図１１の右下欄に示すように、ノードＮ１２，Ｎ１５とコイルＬ２に接続されるノードＮＬ２との間には、偶数番のキャパシタＣ１２，Ｃ１４が接続され、キャパシタＣ１２の両端と基準電位点との間には、それぞれキャパシタＣ１１，Ｃ１３が接続される。
【0086】
Ｓｔｅｐ４では、スイッチＳ１ｎ，Ｓ２ｎがオンとなる。これにより、図１１の左下欄に示すように、コイルＬ１の一端に接続されたノードＮＬ１及びコイルＬ２の一端に接続されたノードＮＬ２は、いずれも基準電位点に接続される。
【0087】
このように、本実施形態においては、各Ｓｔｅｐ１～Ｓｔｅｐ４における接続状態は図１１と同じとなる。従って、本実施形態においても、第４の実施形態と同様の作用及び効果を奏する。
【0088】
なお、ノードＮ１５は、２つのスイッチＳ２ｐ＿１４，Ｓ１ｎを経由して基準電位点に接続されており、図９の例に比べてスイッチＳ２ｐ＿１４の耐圧を低下させることが可能である。
【0089】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0090】
１…ＤＣＤＣ回路、２…制御回路、Ｃ１～Ｃ３，Ｃｓ，Ｃ１１～Ｃ１４…キャパシタ、Ｃｎ…キャパシタ網、Ｌ１，Ｌ２…コイル、Ｓ，Ｓ１ｎ，Ｓ１ｐ，Ｓ２ｎ，Ｓ２ｐ…スイッチ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】