特開 2023-174194 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023174194

(43)【公開日】2023-12-07

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03L 7/197 20060101AFI20231130BHJP

   H03L 7/08 20060101ALI20231130BHJP

   H03M 1/74 20060101ALI20231130BHJP

【ＦＩ】

H03L7/197 160

H03L7/08 250

H03M1/74

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022086908

(22)【出願日】2022-05-27

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】今中 有介

(72)【発明者】

【氏名】元澤 篤史

【テーマコード（参考）】

5J022

5J106

【Ｆターム（参考）】

5J022AB06

5J022CF04

5J106AA04

5J106CC01

5J106CC21

5J106CC41

5J106CC52

5J106CC58

5J106DD02

5J106DD08

5J106DD13

5J106DD24

5J106DD35

5J106GG09

5J106HH02

5J106JJ05

5J106JJ06

5J106KK02

5J106KK38

5J106QQ02

5J106RR06

5J106RR15

5J106RR20

(57)【要約】

【課題】小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供する。
【解決手段】半導体装置は、Ｎビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有する。制御ロジック回路は、位相補間動作が終了したことをインバーターの出力結果を用いて検知して、電流デジタルアナログ変換回路をオフにする第１制御信号を出力する。また、制御ロジック回路は、位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、インバーターをオフにする第２制御信号を出力する。
【選択図】図３

【特許請求の範囲】

【請求項1】

Ｎビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、比較回路と、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記比較回路の出力結果を用いて検知して、前記比較回路をオフにする制御信号を出力し、
前記比較回路は、入力電圧の値を比較する動作モードと、入力電圧の値に関係なく固定された電圧レベルを出力する停止モードを備える、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記比較回路が前記制御信号に基づいて前記停止モードに入った時に、前記比較回路の電源電位または接地電位を遮断し、前記比較回路を構成するＭＯＳＦＥＴのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記比較回路はインバーターで構成される、半導体装置。

【請求項4】

Ｎビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記電流デジタルアナログ変換回路をオフにする第１制御信号を出力し、
前記インバーターをオフにする第２制御信号を出力する、半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記インバーターが前記第２制御信号に基づいてオフにされた時、
前記インバーターの電源電位または接地電位が遮断され、
前記インバーターを構成するＭＯＳＦＥＴのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。

【請求項6】

Ｎビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有し、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記電流デジタルアナログ変換回路をオフにする第１制御信号を出力する、半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記制御ロジック回路は、
位相補間動作が終了したことを前記インバーターの出力結果を用いて検知して、
前記インバーターをオフにする第２制御信号を出力する、半導体装置。

【請求項8】

請求項７に記載の半導体装置において、
前記インバーターが前記第２制御信号に基づいてオフにされた時、
前記インバーターの接地電位が遮断され、
前記インバーターを構成するＭＯＳＦＥＴのゲートソース間電圧とドレインソース間電圧に動作時電圧が印加されないように構成される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特に位相補間回路を有する半導体装置に適用して有効な技術である。

【背景技術】

【0002】

半導体装置に用いられる位相同期回路（ＰＬＬ：ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）として、フラクショナル分周器を有する小数逓倍型のＰＬＬ回路（フラクショナルＰＬＬ回路とも言う）が知られている。フラクショナルＰＬＬ回路は、入力されたクロック信号を小数逓倍したフラクショナルクロックを生成する機能を有する。フラクショナルＰＬＬ回路としては、例えば、特開２００８－１８７５５６号公報が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８－１８７５５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示者らは、フラクショナル分周器の位相補間回路について検討を行った。この位相補間回路は、公知の回路構成ではなく、本開示者らにより検討された回路構成である。この位相補間回路は、複数の電流源（Ｎ個の電流スイッチを含む電流ＤＡＣ）、容量素子およびインバーターを組み合わせたアナログ回路により構成され、高精度かつ高分解能な構成とされている。

【0005】

本開示者らの検討の結果、電流源を構成するＭＯＳＦＥＴのゲートのバイアス電圧（ＶＢ）の変動によって位相補間の精度が劣化することが分かった。また、バイアス電圧（ＶＢ）の変動を抑制するために、電流源を構成するＭＯＳＦＥＴのゲートに安定化容量（Ｃｓ）を接続する構成を検討したが、大きな安定化容量を必要とするため面積が増加すること、安定化容量（Ｃｓ）により時定数増加し高速動作が困難となることが分かった。高速動作が出来ない場合、ジッタが増加することも分かった。

【0006】

本開示の課題は、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することにある。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本開示のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0009】

一実施の形態にかかる半導体装置は、Ｎビットの電流デジタルアナログ変換回路と、スイッチ回路と、容量素子と、インバーターと、制御ロジック回路と、を含む位相補間回路を有する。制御ロジック回路は、位相補間動作が終了したことをインバーターの出力結果を用いて検知して、電流デジタルアナログ変換回路をオフにする第１制御信号を出力する。

【発明の効果】

【0010】

上記一実施の形態に係る半導体装置によれば、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施例に係る位相補間回路（ＰＩ）を含む位相同期回路（ＰＬＬ）のブロック図である。

【図2】図２は、図１の位相補間回路（ＰＩ）の動作を説明する図である。

【図3】図３は、図１の位相補間回路（ＰＩ）の回路構成を示す図である。

【図4】図４は、図３のインバーターの回路構成を説明する図である。

【図5】図５は、図３の電流ＤＡＣ（ＣＤＡＣ）の回路構成を説明する図である。

【図6】図６は、位相補間回路ＰＩの動作概要を説明する図である。

【図7】図７は、電圧Ｖｃと出力信号ＯＵＴとを説明する図である。

【図8】図８は、比較例にかかる位相補間回路（ＰＩｐ）の回路図である。

【図9】図９は、比較例にかかるインバーター（ＩＮＶｐ）の回路図である。

【図10】図１０は、比較例にかかる電流ＤＡＣ（ＣＤＡＣｐ）の回路図である。

【図11】図１１は、比較例に係る位相補間回路（ＰＩｐ）の等価回路を示す図である。

【図12】図１２は、図１１の比較例に係る位相補間回路（ＰＩｐ）の課題を説明する図である。

【図13】図１３は、図１１の位相補間回路（ＰＩｐ）に安定化容量Ｃｓを設けた場合の等価回路を示している。

【図14】図１４は、図１３の比較例に係る位相補間回路（ＰＩｐ）の動作波形を説明する図である。

【図15】図１５は、実施例に係る位相補間回路（ＰＩ）の等価回路を示す図である。

【図16】図１６は、図１５の位相補間回路（ＰＩ）の動作波形を説明する図である。

【図17】図１７は、エージング（ａｇｉｎｇ）による特性劣化の検証結果を説明する図である。

【図18】図１８は、位相補間回路（ＰＩ）の動作マージン（電圧Ｖｍ）を説明する図である。

【図19】図１９は、エージングによる特性劣化のメカニズムを説明する図である。

【図20】図２０は、インバーターＩＮＶｐのＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓを説明する図である。

【図21】図２１は、エージングによる特性劣化の影響を低減するメカニズムを説明する図である。

【図22】図２２は、インバーターＩＮＶのＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓを説明する図である。

【図23】図２３は、実施例２に係る位相補間回路（ＰＩａ）の回路構成を示す図である。

【図24】図２４は、実施例３に係る位相補間回路（ＰＩｂ）の回路構成を示す図である。

【発明を実施するための形態】

【0012】

以下、実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。

【実施例0013】

図１は、実施例に係る位相補間回路（ＰＩ）を含む位相同期回路（ＰＬＬ）のブロック図である。図２は、図１の位相補間回路（ＰＩ）の動作を説明する図である。図３は、図１の位相補間回路（ＰＩ）の回路構成を示す図である。図４は、図３のインバーターの回路構成を説明する図である。図５は、図３の電流ＤＡＣ（ＣＤＡＣ）の回路構成を説明する図である。

【0014】

図１には、半導体装置ＩＣまたは半導体チップに形成された位相同期回路（以下、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）回路という）１が示されている。位相同期回路１の出力は、半導体装置に形成された信号処理装置や通信装置の動作時のクロック信号などに利用される。

【0015】

位相同期回路１は、フラクショナル分周器ＦＤＩＶを有する小数逓倍型のＰＬＬ回路（フラクショナルＰＬＬ回路とも言う）である。ＰＬＬ回路１は、位相比較器（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）、チャージポンプＣＰ、ループフィルタ（ＬＦ）、電圧制御型発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、フラクショナル分周器ＦＤＩＶを含む。フラクショナル分周器ＦＤＩＶは、分周器ＤＩＶと、位相補間回路ＰＩ、ＰＩクロック生成回路ＰＩＣＬＫと、ΔΣ変調回路（ΔΣ）と、加算器ＡＤＤと、を含む。

【0016】

ＰＬＬ回路１は、入力クロックＦｉｎの位相と位相補間回路ＰＩの出力クロックＣＬＫｏｕｔ（ＰＩ）の位相とが同期するように、電圧制御型発振器ＶＣＯを制御して出力クロックＦｏｕｔを生成する。ループフィルタ（ＬＦ）はpassive型、active型どちらでも使用できる。電圧制御型発振器ＶＣＯはＬＣ型、ring型どちらでも使用できる。

【0017】

フラクショナル分周器ＦＤＩＶは、出力クロックＦｏｕｔを入力クロックＦｉｎの位相を比較できるような周波数設定で分周する。ここでは一例として、フラクショナル分周器（ΔΣ型フラクショナルＮ）を用いる例を示しているが、同様の機能、すなわち、分周数を時分割で切り替え、平均的には分数で信号を分周する機能を備える分周器であれば、これ以外のものであってもよい。フラクショナル分周器は、複数の分周数を時分割で切り替えて（動的に切り替えて）、結果として分数で信号を分周する。

【0018】

分周器ＤＩＶは、整数ＮＩの分周数で出力クロックＦｏｕｔを分周する。ＰＩクロック生成回路ＰＩＣＬＫは、分周器ＤＩＶの出力クロック信号に基づいて第１クロックＣＬＫ１、第２クロックＣＬＫ２を生成し、位相補間回路ＰＩへ供給する。

【0019】

ΔΣ変調回路（ΔΣ）は、フラクショナル分周器ＦＤＩＶにおいて、切り替える分周数をより多くに分散させる。ΔΣ変調回路（ΔΣ）は、分数（少数点）部分を表すので分周数ＮＦを受けるように構成されている。加算器ＡＤＤは、ΔΣ変調回路（ΔΣ）の出力と分周数ＮＦとを加算して、複数ビットのデータＤａｔａを位相補間回路ＰＩへ出力する。位相補間回路ＰＩは、データＤａｔａに基づいて、位相補間を行って出力クロックＣＬＫｏｕｔ（ＰＩ）を生成して、位相比較器ＰＦＤへ供給する。

【0020】

位相比較器ＰＦＤは、原発振器（不図示）から出力された入力クロックＦｉｎとフラクショナル分周器ＦＤＩＶで分周された出力クロックＣＬＫｏｕｔ（ＰＩ）との位相を比較し、比較した位相差に基づきパルス幅が設定されるアップ信号及びダウン信号を出力する。

【0021】

チャージポンプＣＰは、位相比較器ＰＦＤから出力されたアップ信号及びダウン信号に基づいてチャージポンプ出力電圧を出力する。ループフィルタＬＦは、チャージポンプＣＰの出力電圧のノイズを除去したフィルタ電圧を出力する。電圧制御型発振器ＶＣＯは、フィルタ電圧に基づいて、出力クロックＦｏｕｔを生成する。

【0022】

図２には、位相補間回路ＰＩの動作の概要を示している。位相補間回路ＰＩの入力クロックＣＬＫｉｎ（ＰＩ）は、１周期がＴｐであり、１周期Ｔｐは、この例では、６つの期間（１－６）で構成されているものとする。入力クロックＣＬＫｉｎ（ＰＩ）は、この例では、期間１でロウレベルからハイレベルへ立ち上がり、期間４でハイレベルからロウレベルへ立ち下がる。

【0023】

一方、位相補間回路ＰＩの出力クロックＣＬＫｏｕｔ（ＰＩ）は、この例では、期間２でロウレベルからハイレベルへ立ち上がり、期間５でハイレベルからロウレベルへ立ち下がり、次に、期間４でロウレベルからハイレベルへ立ち上がる。位相補間回路ＰＩの出力クロックＣＬＫｏｕｔ（ＰＩ）の１周期は、（１＋１／Ｎ）Ｔｐの様にされ、入力クロックＣＬＫｉｎ（ＰＩ）をＮ分割して、小数分周（１／Ｎ）を実現する。

【0024】

図３に示すように、位相補間回路ＰＩは、Ｎビットの電流デジタルアナログ変換回路（以下、ＣＤＡＣという）と、スイッチ回路ＳＷと、容量素子Ｃと、インバーターＩＮＶと、制御ロジック回路ＣＬＧとを含む。

【0025】

ＣＤＡＣは、第１クロックＣＬＫ１、第２クロックＣＬＫ２およびＮビットのデータＤａｔａを受けるように構成される。ＣＤＡＣは第１クロックＣＬＫ１、第２クロックＣＬＫ２およびＮビットのデータＤａｔａに基づいて電圧Ｖｃを出力するように構成されている。

【0026】

スイッチ回路ＳＷと容量素子Ｃとは、第１参照電位である電源電位Ｖｄｄが供給される電源配線と第２参照電位である接地電位Ｖｓｓが供給される接地配線との間に直列に接続されている。接地電位Ｖｓｓは電源電位Ｖｄｄより小さい値である（Ｖｓｓ＜Ｖｄｄ）。スイッチ回路ＳＷと容量素子Ｃとの接続点に、電圧Ｖｃが供給される。

【0027】

インバーターＩＮＶは、その入力がスイッチ回路ＳＷと容量素子Ｃとの接続点に接続されて電圧Ｖｃが供給され、その出力から出力信号ＯＵＴを生成する。出力信号ＯＵＴは、出力クロックＣＬＫｏｕｔ（ＰＩ）に対応する。インバーターＩＮＶは電圧Ｖｃとしきい値電圧ＩＶｔｈを比較して、電圧Ｖｃがしきい値電圧ＩＶｔｈ以下となったことを検知した時に、出力信号ＯＵＴをロウレベルからハイレベルへ変更する比較回路と見なすことも可能である。インバーターＩＮＶは、また、入力電圧Ｖｃの値を比較する動作モード（後述の第２制御信号Φ１がハイレベルの時）と、入力電圧Ｖｃの値に関係なく固定された電圧レベルを出力する停止モード（後述の第２制御信号Φ１がロウレベルの時）とを有する。

【0028】

制御ロジック回路ＣＬＧは、出力信号ＯＵＴをその入力に受けて、出力信号ＯＵＴの信号レベルを監視(モニタリング）または判定し、第１制御信号Φ、第２制御信号Φ１を出力する。第１制御信号ΦはＣＤＡＣに供給され、第２制御信号Φ１はインバーターＩＮＶに供給される。制御ロジック回路ＣＬＧは、出力信号ＯＵＴの信号レベルが、例えば、ロウレベルからハイレベルへ反転したことに基づいて、第１制御信号Φ、第２制御信号Φ１を例えば、活性化レベルであるハイレベルから非活性化レベルであるロウレベルへ反転させる。これにより、制御信号Φを受けるＣＤＡＣは、電圧Ｖｃをホールド状態とする。また、制御信号Φ１を受けるインバーターＩＮＶは、出力信号ＯＵＴを電源電位Ｖｄｄとする。つまり、制御ロジック回路ＣＬＧは、位相補間動作が終了したことインバーターＩＮＶの出力結果を用いて検知して、電流デジタルアナログ変換回路ＣＤＡＣをオフにする第１制御信号Φを出力し、インバーターＩＮＶをオフにする第２制御信号Φ１を出力する。

【0029】

図４に示すように、インバーターＩＮＶは、Ｐｃｈ型ＭＯＳＦＥＴＭｐ０、Ｎｃｈ型ＭＯＳＦＥＴＭｎ０、Ｐｃｈ型ＭＯＳＦＥＴＭｐ１、Ｎｃｈ型ＭＯＳＦＥＴＭｎ１、を有する。Ｐｃｈ型ＭＯＳＦＥＴＭｐ０のゲートとＮｃｈ型ＭＯＳＦＥＴＭｎ０のゲートとは、共通に接続され、電圧Ｖｃを供給されるように接続されている。Ｐｃｈ型ＭＯＳＦＥＴＭｐ１のゲートとＮｃｈ型ＭＯＳＦＥＴＭｎ１のゲートとは、共通に接続され、制御信号Φ１を供給されるように接続されている。Ｐｃｈ型ＭＯＳＦＥＴＭｐ０のドレインソース経路とＮｃｈ型ＭＯＳＦＥＴＭｎ０のドレインソース経路とＮｃｈ型ＭＯＳＦＥＴＭｎ１のドレインソース経路とは、この順で、電源電位Ｖｄｄの電源配線と接地電位Ｖｓｓの接地配線との間に直列に接続されている。Ｐｃｈ型ＭＯＳＦＥＴＭｐ０のドレインソース経路とＮｃｈ型ＭＯＳＦＥＴＭｎ０のドレインソース経路との接続点は、出力信号ＯＵＴを生成するように接続されている。Ｐｃｈ型ＭＯＳＦＥＴＭｐ１のドレインソース経路は、電源電位ＶｄｄとＰｃｈ型ＭＯＳＦＥＴＭｐ０のドレインソース経路とＮｃｈ型ＭＯＳＦＥＴＭｎ０のドレインソース経路との接続点との間に接続されている。

【0030】

制御信号Φ１がハイレベルの場合（ＭＯＳＦＥＴＭｐ１がオフ、ＭＯＳＦＥＴＭｎ１がオン）、電圧ＶｃがインバーターＩＮＶのしきい値電位（ＩＶｔｈ）以上の時、ＭＯＳＦＥＴＭｐ０がオフし、ＭＯＳＦＥＴＭｎ０がオンするので、出力信号ＯＵＴはロウレベルとされる。また、電圧ＶｃがインバーターＩＮＶのしきい値電位（ＩＶｔｈ）以下の時、ＭＯＳＦＥＴＭｐ０がオンし、ＭＯＳＦＥＴＭｎ０がオフするので、出力信号ＯＵＴはハイレベルとされる。

【0031】

制御信号Φ１がロウレベルの場合（ＭＯＳＦＥＴＭｐ１がオン、ＭＯＳＦＥＴＭｎ１がオフ）、出力信号ＯＵＴがハイレベル（Ｖｄｄレベル）とされ、ＭＯＳＦＥＴＭｐ０およびＭＯＳＦＥＴＭｎ０はオフされる。したがって、ＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓはほぼ閾値電圧Ｖｔｈとされ、ＭＯＳＦＥＴＭｎ０のドレインソース間電位ＶｄｓはＶｄｄ以下（Ｖｄｓ＜Ｖｄｄ）とされる。これにより、ＭＯＳＦＥＴＭｎ０のしきい値の劣化を少なくすることができる。また、制御信号Φ１がロウレベルで、出力信号ＯＵＴがハイレベル（Ｖｄｄレベル）とされるので、誤動作を抑制することができる。

【0032】

図５に示すように、電流ＤＡＣ（ＣＤＡＣ）は、Ｎ個の電流スイッチ回路ＣＳＷ１－ＣＳＷＮを有する。Ｎ個の電流スイッチ回路ＣＳＷ１－ＣＳＷＮの各々の構成は、マルチプレクサＭＵＸに入力されるデータＤａｔａのビットが異なる他は同じであるので、代表例として、電流スイッチ回路ＣＳＷ１の構成を説明し、他の電流スイッチ回路ＣＳＷ２－ＣＳＷＮの構成の説明は省略する。

【0033】

電流スイッチ回路ＣＳＷ１は、マルチプレクサＭＵＸと、Ｎｃｈ型ＭＯＳＦＥＴＭ１、Ｎｃｈ型ＭＯＳＦＥＴＭ２、インバーターＩＶ、Ｎｃｈ型ＭＯＳＦＥＴＭｂｃａｓ、Ｎｃｈ型ＭＯＳＦＥＴＭ１を含む。

【0034】

マルチプレクサＭＵＸは、第１クロックＣＬＫ１、第２クロックＣＬＫ２、データＤａｔａ０および制御信号Φを受けるように構成される。制御信号Φがロウレベルとされると、マルチプレクサＭＵＸの出力がロウレベルとされ、ＭＯＳＦＥＴＭ１がオフ、ＭＯＳＦＥＴＭ２はオンする。制御信号Φがハイレベルのとき、マルチプレクサＭＵＸの出力は、第１クロックＣＬＫ１、第２クロックＣＬＫ２、データＤａｔａ０に基づいて制御されるように構成されている。

【0035】

マルチプレクサＭＵＸの出力は、ＭＯＳＦＥＴＭ１のゲートとインバーターＩＶの入力とに接続される。ＭＯＳＦＥＴＭ１のソースはＭＯＳＦＥＴＭ２のソースに接続され、ＭＯＳＦＥＴＭ１のドレインはスイッチ回路ＳＷと容量素子Ｃとの接続点に接続されて電圧Ｖｃを供給するように接続されている。

【0036】

ＭＯＳＦＥＴＭ２のドレインは電源電位Ｖｄｄが供給されるように電源配線に接続され、ＭＯＳＦＥＴＭ２のゲートはインバーターＩＶの出力に接続される。

【0037】

ＭＯＳＦＥＴＭ１とＭＯＳＦＥＴＭ２の共通ソースと接地電位Ｖｓｓの接地配線との間には、ＭＯＳＦＥＴＭｂｃａｓのドレインソース経路とＭＯＳＦＥＴＭ１のドレイソース経路とが直接に接続されている。ＭＯＳＦＥＴＭｂｃａｓのゲートにはバイアス電位Ｖｂｃａｓが供給され、ＭＯＳＦＥＴＭｂにはバイアス電位Ｖｂが供給される。

【0038】

次に、図６、７を用いて、位相補間回路ＰＩの動作概要を説明する。図６は、位相補間回路ＰＩの動作概要を説明する図である。図７は、電圧Ｖｃと出力信号ＯＵＴとを説明する図である。なお、図６では、電流ＤＡＣ（ＣＤＡＣ）のＮ個の電流スイッチ回路ＣＳＷ１－ＣＳＷＮが示されており、電流スイッチ回路ＣＳＷ１－ＣＳＷＮのおのおのは、図５のＭＯＳＦＥＴＭ１を１つのスイッチ（Ｓ）とし、ＭＯＳＦＥＴＭｂｃａｓを１つの電流源（Ｉ）として記載している。

【0039】

図６に示すように、位相補間回路ＰＩの動作は、３つの状態（第１状態ＳＴ１、第２状態ＳＴ２、第３状態ＳＴ３）を有する。

【0040】

第１状態ＳＴ１は、クロック待機の状態であり、容量素子Ｃは電源電位Ｖｄｄに接続されている（図３のスイッチ回路ＳＷがオン状態）。電流スイッチ回路ＣＳＷ１－ＣＳＷＮのＮ個のスイッチＳはオフ状態である。そのため、容量素子Ｃの電荷は保持される。図７に示すように、第１状態ＳＴ１において、電圧Ｖｃはハイレベル（Ｖｄｄレベル）となる。

【0041】

第２状態ＳＴ２は第１放電動作の状態である。第２状態ＳＴ２において、この例では、電流スイッチ回路ＣＳＷ１－ＣＳＷＮのＮ個のスイッチＳの内、Ｍ個のスイッチＳがオン状態であり、Ｎ－Ｍ個のスイッチＳがオフ状態である。Ｍ個のスイッチＳのオン状態により、容量素子Ｃの電荷はＭ個の電流Ｉ（Ｍ×Ｉ）による放電が開始される。図７に示すように、第２状態ＳＴ２は期間Ｔだけ続き、Ｍの値（オン状態のスイッチＳの個数）に応じて、容量素子Ｃの電荷の放電時の電圧slopeが変化する。図７には、Ｍ＝１の場合とＭ＝２の場合とが描かれている。電圧差Δｖは、Δｖ＝（Ｉ・Ｔ）／Ｃの（式１）で表される。

【0042】

第３状態ＳＴ３は第２放電動作および出力生成の状態である。第３状態ＳＴ３では、電流スイッチ回路ＣＳＷ１－ＣＳＷＮのＮ個のスイッチＳすべてがオン状態となり、Ｎ個の電流Ｉ（Ｎ×Ｉ）を用いて容量素子Ｃの電荷を放電する。図７の第３状態ＳＴ３に示すように、この時はＭの値に依らず、電圧slopeは一定である。その後、電圧ＶｃがインバーターＩＮＶの閾値（ＩＶｔｈ）を下回り、出力信号ＯＵＴが立上る。Ｍの値に応じてインバーターＩＮＶの閾値（ＩＶｔｈ）をクロスする時間が異なる。Ｍ＝１の場合の出力信号ＯＵＴ（Ｍ＝１）とＭ＝２の場合の出力信号ＯＵＴ（Ｍ＝２）からわかるように、出力信号ＯＵＴ（Ｍ＝１）がロウレベルからハイレベルへ立ち上がる時間と出力信号ＯＵＴ（Ｍ＝２）がロウレベルからハイレベルへ立ち上がる時間との差はＴ／Ｎである。つまり、Ｔ／Ｎの時間分解能でタイミング制御ができるように構成されている。Ｔ／Ｎは、電圧差Δｖと時間差Δｔとによって計算される。

【0043】

時間差Δｔは、Δｔ＝（Δｖ・Ｃ）／（Ｎ・Ｉ）の式で表されるので、電圧差Δｖの（式１）を代入すると、Δｔ＝Ｔ／Ｎとなる。

【0044】

つぎに、図を用いて、比較例の回路構成および課題を説明する。

【0045】

図８は、比較例にかかる位相補間回路（ＰＩｐ）の回路図である。図９は、比較例にかかるインバーター（ＩＮＶｐ）の回路図である。図１０は、比較例にかかる電流ＤＡＣ（ＣＤＡＣｐ）の回路図である。

【0046】

図８に示すように、比較例にかかる位相補間回路ＰＩｐは、Ｎビットの電流デジタルアナログ変換回路ＣＤＡＣｐと、スイッチ回路ＳＷと、容量素子Ｃと、インバーターＩＮＶｐとを有する。しかし、位相補間回路ＰＩｐには、図３に示す第１制御信号Φおよび第２制御信号Φ１を生成する制御ロジック回路ＣＬＧが設けられていない。

【0047】

図９に示すように、比較例にかかるインバーターＩＮＶｐは、Ｐｃｈ型ＭＯＳＦＥＴＭｐ０とＮｃｈ型ＭＯＳＦＥＴＭｎ０とを有する。インバーターＩＮＶｐには、図４に示す第２制御信号Φ１が供給されるＰｃｈ型ＭＯＳＦＥＴＭｐ１、Ｎｃｈ型ＭＯＳＦＥＴＭｎ１が設けられていない。

【0048】

図１０に示すように、電流ＤＡＣ（ＣＤＡＣｐ）は、Ｎ個の電流スイッチ回路ＣＳＷ１－ＣＳＷＮを有する。電流ＤＡＣ（ＣＤＡＣｐ）のマルチプレクサＭＵＸには、図５に示すマルチプレクサＭＵＸに供給されていた第１制御信号Φが供給されていない。

【0049】

図１１は、比較例に係る位相補間回路（ＰＩｐ）の等価回路を示す図である。ここで、図８では、電流ＤＡＣ（ＣＤＡＣｐ）のＮ個の電流スイッチ回路ＣＳＷ１－ＣＳＷＮが示されており、電流スイッチ回路ＣＳＷ１－ＣＳＷＮのおのおのは、図１０のＭＯＳＦＥＴＭ１を１つのスイッチ（Ｓ）とし、ＭＯＳＦＥＴＭｂｃａｓを１つの電流源（Ｉ）として記載している。また、拡大図として、１つの電流スイッチ回路ＣＳＷの回路構成とインバーターＩＮＶｐと容量素子Ｃとが示されている（スイッチ回路ＳＷは省略されている）。

【0050】

図１２は、図１１の比較例に係る位相補間回路（ＰＩｐ）の課題を説明する図である。図１２には、図１１の制御信号Φｐ、電圧（Ｖｃ、Ｖｃｍ、Ｖｃｍｓ）の変化、ＭＯＳＦＥＴＭｂのゲートバイアス電位ＶｂおよびＭＯＳＦＥＴＭｂの動作領域と、を示している。図１３は、図１１の位相補間回路（ＰＩｐ）に安定化容量Ｃｓを設けた場合の等価回路を示している。

【0051】

図１２に示すように、Ａ１）電圧Ｖｃの電圧が減少し、インバーターＩＮＶｐの出力信号ＯＵＴが反転した後も、電圧Ｖｃが下がり続ける。Ａ２）電圧Ｖｃが下がり続けるとやがて電圧Ｖｃｍｓも低下する。Ａ３）電圧Ｖｃｍｓが低下して、ＭＯＳＦＥＴＭｂが線形領域で動作する。ＭＯＳＦＥＴＭｂのゲートドレイン間容量Ｃｇｄが大きくなるので、ＭＯＳＦＥＴＭｂのゲートに印加されるバイアス電圧Ｖｂが変動（ΔＶｂ）してしまう。その結果、バイアス電圧Ｖｂの変動（ΔＶｂ）が次の位相補間動作の開始時までに残っており、位相補間回路（ＰＩｐ）の位相補間の精度が劣化する。

【0052】

このバイアス電圧Ｖｂの変動ΔＶｂの課題を解決するには、安定化容量ＣｓをＭＯＳＦＥＴＭｂのゲートと接地電位Ｖｓｓの接地配線との間に接続すればよい。図１３は、図１１の位相補間回路（ＰＩｐ）に安定化容量Ｃｓを設けた場合の等価回路を示している。図１４は、図１３の比較例に係る位相補間回路（ＰＩｐ）の動作波形を説明する図である。

【0053】

図１３に示すように、安定化容量ＣｓをＭＯＳＦＥＴＭｂのゲートと接地電位Ｖｓｓの接地配線との間に接続することで、図１４に示すように、バイアス電圧Ｖｂの変動(ΔＶｂｃｓ）の大きさを、図１２のバイアス電圧Ｖｂが変動（ΔＶｂ）の大きさと比較して、抑えることができる。

【0054】

しかしながら、安定化容量Ｃｓを設けた場合には、下記の課題も考えられる。

【0055】

１）容量値の大きな安定化容量Ｃｓを必要とするため、位相補間回路の面積が増加する。

【0056】

２）バイアス電圧Ｖｂのバイアスノード（ｎＶｂ）の時定数が安定化容量Ｃｓにより増加するので、位相補間回路の高速動作が困難となる。また、高速動作が困難な場合に、ジッタが増加する。

【0057】

図１５は、実施例に係る位相補間回路（ＰＩ）の等価回路を示す図である。図１６は、図１５の位相補間回路（ＰＩ）の動作波形を説明する図である。

【0058】

図１５に示すように、位相補間回路（ＰＩ）には、図３で説明した制御ロジック回路ＣＬＧが設けられている。制御ロジック回路ＣＬＧは、出力信号ＯＵＴをその入力に受けて、出力信号ＯＵＴの信号レベルを監視(モニタリング）または判定し、第１制御信号Φ、第２制御信号Φ１を出力する。第１制御信号ΦはＣＤＡＣに供給され、第２制御信号Φ１はインバーターＩＮＶに供給される。図１５には、ＣＤＡＣに供給される制御信号Φが描かれており、制御信号Φ１については、その記載を省略している。また、安定化容量ＣｓがＭＯＳＦＥＴＭｂのゲートと接地電位Ｖｓｓの接地配線との間に接続される。安定化容量Ｃｓの値は、例えば、３００ｆＦ程度である。図１３の安定化容量Ｃｓの値を、例えば、５ｐＦ程度とすると、図１５の安定化容量Ｃｓの値３００ｆＦは、６／１００の大きさであるので、安定化容量Ｃｓの面積は６／１００程度に低減できることになる。

【0059】

図１６に示すように、Ｂ１）電圧Ｖｃが減少し、インバーターＩＮＶの出力信号ＯＵＴが反転する。インバーターＩＮＶの出力信号ＯＵＴの反転後、制御ロジック回路ＣＬＧから出力された制御信号ΦのロウレベルでスイッチＳを制御して、電圧Ｖｃｍを電源電位Ｖｄｄが供給されるように電源配線に接続する。これにより、電圧Ｖｃの電位がホールド状態にされる。また、Ｂ２）電圧Ｖｃの電位がホールド状態にされることにより、電圧Ｖｃｍｓが低下するのを防げるため、ＭＯＳＦＥＴＭｂが飽和領域で動作可能となる。これにより、バイアス電圧Ｖｂの電圧変動が低減される。なお、図１６の二点鎖線で示した電位Ｖｃｍｐの電位変化は図１２の電圧Ｖｃｍの電位変化を示している。

【0060】

実施例１に係る位相補間回路（ＰＩ）によれば、必要な安定化容量Ｃｓが小さくて済む。また、比較例より小面積、時定数小(高速動作可能で低ノイズ化)である。さらに、制御ロジック回路ＣＬＧの出力を用いてスイッチ制御するため、誤検出の恐れがない。

【0061】

図１７は、エージング（ａｇｉｎｇ）による特性劣化の検証結果を説明する図である。半導体装置の製造プロセス技術において、更なるプロセスの微細化が進むと、ＭＯＳＦＥＴのゲート長が縮小され、エージングによるＭＯＳＦＥＴの特性劣化がより問題になる。

【0062】

図１７には、下記の３つのケースに特性劣化の検証を行っている。ここで、図５の構成を特徴１とし、図４の構成を特徴２として説明することがある。

【0063】

ケース１（Ｃａｓｅ１）：あるプロセスによる形成した位相補間回路（ＰＩ）であり、制御ロジック回路ＣＬＧの制御信号ΦがＣＤＡＣに供給される（図５参照）。ただし、第２制御信号Φ１はインバーターＩＮＶに供給されておらず、インバーターＩＮＶは図９に示したインバーターＩＮＶｐの構成である。このケース１は、特徴１のみが採用された位相補間回路である。

【0064】

ケース２（Ｃａｓｅ２）：Ｃａｓｅ１より１世代微細なプロセスによる形成した位相補間回路（ＰＩ）であるで、制御ロジック回路ＣＬＧの制御信号ΦがＣＤＡＣに供給される（図５参照）。ただし、第２制御信号Φ１はインバーターＩＮＶに供給されておらず、インバーターＩＮＶは図９に示したインバーターＩＮＶｐの構成である。このケース２は、特徴１のみ特徴１のみが採用された位相補間回路である。

【0065】

ケース３（Ｃａｓｅ３）：Ｃａｓｅ２と同様のプロセスによる形成した位相補間回路（ＰＩ）であるで、制御ロジック回路ＣＬＧの制御信号ΦがＣＤＡＣに供給され（図５参照）、制御ロジック回路ＣＬＧの第２制御信号Φ１はインバーターＩＮＶに供給されている（図４参照）。このケース３は、特徴１と特徴２の両方が採用された位相補間回路である。

【0066】

図１７には、各ケースについて、インバーターＩＮＶのしきい値ＩＶｔｈと、インバーターＩＮＶのしきい値ＩＶｔｈのシフト分Ｖｔｈｓｆｔと、インバーターＩＮＶのしきい値ＩＶｔｈのクライテリア(基準）（ＩＶｔｈ ｃｒｉｔｅｒｉａ）が示されている。しきい値ＩＶｔｈのクライテリア(基準）（ＩＶｔｈ ｃｒｉｔｅｒｉａ）とシフト分Ｖｔｈｓｆｔとの間の電圧Ｖｍが位相補間回路（ＰＩ）の動作マージンを示している。

【0067】

電圧Ｖｍの値が、Ｖｍ≦０となってしまうと、位相補間回路（ＰＩ）が正常動作できなくなり、位相補間回路（ＰＩ）の精度の大幅な劣化となる。ケース１では、電圧Ｖｍは問題ない。特徴１のみのケース２では、十分な電圧Ｖｍの値を確保できていない。ケース３では、特徴１と特徴２の適応により、ケース２の電圧Ｖｍと比較して、電圧Ｖｍを出来る限り増加させることができることが分かる。つまり、エージングによる特性劣化を抑える特徴２の技術は、プロセスの微細化が進むと必須となり得る技術であると考えられる。

【0068】

図１８は、位相補間回路（ＰＩ）の動作マージン（電圧Ｖｍ）を説明する図である。位相補間回路ＰＩの設計クライテリア（基準）では、位相補間回路ＰＩの位相補間動作の開始時において、電圧Ｖｃの最小電圧（Ｃｒｉｔｅｒｉａ）とインバーターＩＮＶのしきい値ＩＶｔｈとの関係は、次式とされる。

【0069】

電圧Ｖｃの最小電圧（Ｃｒｉｔｅｒｉａ）－ＩＶｔｈ＞０
ここで、電圧Ｖｃの最小電圧（Ｃｒｉｔｅｒｉａ）は、図６において、例えば、第３状態ＳＴ３であり、電流スイッチ回路ＣＳＷ１－ＣＳＷＮのＮ個のスイッチＳすべてがオン状態となり、Ｎ個の電流Ｉ（Ｎ×Ｉ）を用いて容量素子Ｃの電荷の放電を完了した時の電圧Ｖｃの値である。この「電圧Ｖｃの最小電圧（Ｃｒｉｔｅｒｉａ）－ＩＶｔｈ」の項が、位相補間回路（ＰＩ）の動作マージンであり、電圧Ｖｍである（電圧Ｖｃの最小電圧（Ｃｒｉｔｅｒｉａ）－ＩＶｔｈ＝Ｖｍ：図１８参照）。

【0070】

位相補間回路（ＰＩ）の動作マージン（Ｖｍ）がゼロ以上（Ｖｍ＞０）の場合（図１８において、ＯＫで示す領域）、Ｃ１で示すように、位相を等分割できる。

【0071】

位相補間回路（ＰＩ）の動作マージン（Ｖｍ）がゼロ以下（Ｖｍ＜０）の場合（図１８において、ＮＧで示す領域）、位相を等分割できず、位相補間回路（ＰＩ）は正常に動作しない。また、ノイズ特性も大幅に劣化する。

【0072】

図１９は、エージングによる特性劣化のメカニズムを説明する図である。図２０は、インバーターＩＮＶｐのＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓを説明する図である。図１９および図２０には、ケース１またはケース２の位相補間回路（ＰＩ）の場合が示されており、インバーターは図９のインバーターＩＮＶｐである(ＣＤＡＣは図５参照）。

【0073】

この場合、図１９に示すように、インバーターＩＮＶｐのＮＭＯＳＦＥＴＭｎ０は、ゲートソース間電位Ｖｇｓが閾値電圧Ｖｔｈ以上で、ドレインソース間電位Ｖｄｓが電源電位Ｖｄｄとされる（Ｖｄｓ＝Ｖｄｄ）と、ホットキャリア注入（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ：以下、ＨＣＩ）の影響を受けてしまう。これにより、ＮＭＯＳＦＥＴＭｎ０のしきい値Ｖｔｈｎが劣化してしまう。

【0074】

図２０に示すように、ＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓは、電圧Ｖｃと同じ電圧である。出力電圧ＯＵＴがロウレベルからハイレベルへ反転した後は、電圧Ｖｃは特徴１（図５参照）によりホールド状態となる。電圧Ｖｃのホールド状態の電圧ＶｃＨＯＬＤは閾値電圧Ｖｔｈ以上である。そのため、ＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓは閾値電圧Ｖｔｈ以上（Ｖｇｓ＞Ｖｔｈ）となる。一方、出力電圧ＯＵＴはハイレベル（Ｖｄｄレベル）なので、ＮＭＯＳＦＥＴＭｎ０のドレインソース間電位Ｖｄｓが電源電位Ｖｄｄとなる（Ｖｄｓ＝Ｖｄｄ）。これにより、ＮＭＯＳＦＥＴＭｎ０はＨＣＩの影響を受けて、ＮＭＯＳＦＥＴＭｎ０のしきい値Ｖｔｈｎが劣化してしまう。

【0075】

図２１は、エージングによる特性劣化の影響を低減するメカニズムを説明する図である。図２２は、インバーターＩＮＶのＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓを説明する図である。図２１および図２２には、ケース３の位相補間回路（ＰＩ）の場合が示されており、インバーターは図４のインバーターＩＮＶである(ＣＤＡＣは図５参照）。

【0076】

この場合、図２１に示すように、ＭＯＳＦＥＴＭｐ１およびＭＯＳＦＥＴＭｎ１は制御信号Φ１のハイレベルからロウレベルへの変化に基づいて，オン状態およびオフ状態となる。したがって、ＮＭＯＳＦＥＴＭｎ０は、ゲートソース間電位Ｖｇｓが閾値電圧Ｖｔｈ程度で、ドレインソース間電位Ｖｄｓが電源電位Ｖｄｄ以下とされる（Ｖｄｓ＜Ｖｄｄ）とされる。これにより、ＮＭＯＳＦＥＴＭｎ０のしきい値Ｖｔｈｎの劣化が小さくされる。つまり、インバーターＩＮＶが制御信号Φ１のロウレベルに基づいて停止モードに入った時に、インバーターＩＮＶの接地電位ＶｓｓをＭＯＳＦＥＴＭｎ１で遮断し、インバーターＩＮＶを構成するＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓとドレインソース間電位Ｖｄｓに動作時電圧が印加されないように構成される。なお、インバーターＩＮＶが制御信号Φ１のロウレベルに基づいて停止モードに入った時に、インバーターＩＮＶの電源電位Ｖｄｄを遮断するように構成してもよい。

【0077】

図２２に示すように、出力電圧ＯＵＴがロウレベルからハイレベルへ反転したことを、制御ロジック回路ＣＬＧは検出して制御信号Φ１をハイレベルからロウレベルとする。ＭＯＳＦＥＴＭｎ１は制御信号Φ１のロウレベルによりオフ状態とされる。これにより、インバーターＩＮＶはセルフオフする。電圧Ｖｃがホールド状態（電圧ＶｃＨＯＬＤ）の時、電圧ホールド時のＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓは閾値電圧Ｖｔｈ程度で、ドレインソース間電圧はＶＤＤ以下なので、ＮＭＯＳＦＥＴＭｎ０のしきい値Ｖｔｈｎの劣化が少なくできる。インバーターＩＮＶのセルフオフ後、出力電圧ＯＵＴの電位はＶｄｄレベルに固定されているので、誤動作しない。

【0078】

なお、容量素子ＣはＶｄｄに接続してもよい。また、ＣＤＡＣはＰｃｈＭＯＳＦＥＴで構成してもよい。セルフオフするインバーターＩＮＶはＶｄｄ側のＰＭＯＳＦＥＴＭｐ０を遮断する構成も可能である。また、セルフオフするインバーターＩＮＶの出力電圧ＯＵＴの固定電位は接地電位Ｖｓｓとすることも可能である。

【0079】

実施例１によれば、以下の効果を得ることができる。

【0080】

１）特徴１：位相補間動作終了後に、制御ロジック回路ＣＬＧで、電流源は常にオンさせつつ、電流スイッチ回路ＣＳＷのＭＯＳＦＥＴＭ１とＭＯＳＦＥＴＭ２の制御により電流のパスを切り替えるので、電流源のバイアス電圧の変動を低減することができる。これにより、面積の増加とノイズ性能の悪化を引き起こさずに、位相補間回路の高精度化が可能となる。

【0081】

２）特徴２：位相補間動作終了後に閾値判定するインバーターＩＮＶを制御ロジック回路ＣＬＧでオフにするので、閾値判定するＮＭＯＳＦＥＴＭｎ０のゲートソース間電位Ｖｇｓとドレインソース間電位Ｖｄｓを小さくできる。これにより、ＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ：トランジスタの経年劣化現象）とＨＣＩによるＮＭＯＳＦＥＴＭｎ０のしきい値の劣化を抑えることが可能である。

【0082】

３）これにより、小面積かつ高速動作が可能な位相補間回路を有する半導体装置を提供することができる。

【実施例0083】

次に、図２３を用いて実施例２を説明する。図２３は、実施例２に係る位相補間回路（ＰＩａ）の回路構成を示す図である。図２３に示す位相補間回路（ＰＩａ）が、図３に示す位相補間回路（ＰＩ）と異なる点は、制御ロジック回路ＣＬＧがインバーターＩＮＶに制御信号Φ１を発生しない点である。図２３において、ＣＤＡＣは図５に示す構成であり、インバーターＩＮＶは図９に示す構成である。図２３の位相補間回路（ＰＩａ）の他の構成および効果は、図３に示す位相補間回路（ＰＩ）の他の構成および効果と同じであるので、繰り返しの説明は省略する。これにより、位相補間回路（ＰＩａ）の補間動作を高精度化することができる。容量素子ＣはＶｄｄに接続してもよい。また、ＣＤＡＣはＰｃｈＭＯＳＦＥＴで構成してもよい。