(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023174214
(43)【公開日】2023-12-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/48 20060101AFI20231130BHJP
H01L 23/28 20060101ALI20231130BHJP
【ＦＩ】
H01L23/48 H
H01L23/28 A
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022086950
(22)【出願日】2022-05-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(72)【発明者】
【氏名】大森 謙伍
【テーマコード（参考）】
4M109
【Ｆターム（参考）】
4M109AA01
4M109BA01
(57)【要約】
【課題】内部インダクタンスの低減を図った半導体装置を提供する。
【解決手段】半導体装置Ａ１は、素子主面２ａを有するスイッチング素子２と、複数のリード１と、複数の接合層３と、封止樹脂４と、を備える。スイッチング素子２は、各々が素子主面２ａに形成された第１電極２１、第２電極２２および第３電極２３を有する。複数のリード１は、第１リード１１、第２リード１２および第３リード１３を含む。複数の接合層３は、第１リード１１と第１電極２１とを接合する第１接合層３１、第２リード１２と第２電極２１とを接合する第２接合層３２、および、第３リード１３と第３電極２３とを接合する第３接合層３３を含む。封止樹脂４は、素子主面２ａと同じ方向を向く樹脂第１面４１を有する。第１リード１１、第２リード１２および第３リード１３はそれぞれ、樹脂第１面４１において露出する第１端子部１１３、第２端子部１２３、第３端子部１３３を含む。
【選択図】図８
【解決手段】半導体装置Ａ１は、素子主面２ａを有するスイッチング素子２と、複数のリード１と、複数の接合層３と、封止樹脂４と、を備える。スイッチング素子２は、各々が素子主面２ａに形成された第１電極２１、第２電極２２および第３電極２３を有する。複数のリード１は、第１リード１１、第２リード１２および第３リード１３を含む。複数の接合層３は、第１リード１１と第１電極２１とを接合する第１接合層３１、第２リード１２と第２電極２１とを接合する第２接合層３２、および、第３リード１３と第３電極２３とを接合する第３接合層３３を含む。封止樹脂４は、素子主面２ａと同じ方向を向く樹脂第１面４１を有する。第１リード１１、第２リード１２および第３リード１３はそれぞれ、樹脂第１面４１において露出する第１端子部１１３、第２端子部１２３、第３端子部１３３を含む。
【選択図】図８
【特許請求の範囲】
【請求項1】
厚さ方向の一方を向く素子主面を有するスイッチング素子と、
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、
前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、
前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、
前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、
前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、
前記第３リードは、前記樹脂第１面において露出する第３端子部を含む、半導体装置。
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、
前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、
前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、
前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、
前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、
前記第３リードは、前記樹脂第１面において露出する第３端子部を含む、半導体装置。
【請求項2】
前記第１電極は、前記素子主面において互いに離間する複数の第１パッド部を含み、
前記第２電極は、前記素子主面において互いに離間する複数の第２パッド部を含み、
前記複数の第１パッド部と前記複数の第２パッド部とは、前記厚さ方向に直交する第１方向において、交互に配列される、請求項１に記載の半導体装置。
前記第２電極は、前記素子主面において互いに離間する複数の第２パッド部を含み、
前記複数の第１パッド部と前記複数の第２パッド部とは、前記厚さ方向に直交する第１方向において、交互に配列される、請求項１に記載の半導体装置。
【請求項3】
前記複数の第１パッド部の各々および前記複数の第２パッド部の各々は、前記厚さ方向に見て、前記厚さ方向および前記第１方向に直交する第２方向に延びる帯状である、請求項２に記載の半導体装置。
【請求項4】
前記第３電極は、前記素子主面において複数の第１パッド部および複数の第２パッド部から離間する第３パッド部を含み、
前記第３パッド部は、前記複数の第１パッド部および前記複数の第２パッド部のうちの前記第１方向の少なくとも一方側において最も外側に配置されたものに対して、前記第２方向の一方側に位置する、請求項３に記載の半導体装置。
前記第３パッド部は、前記複数の第１パッド部および前記複数の第２パッド部のうちの前記第１方向の少なくとも一方側において最も外側に配置されたものに対して、前記第２方向の一方側に位置する、請求項３に記載の半導体装置。
【請求項5】
前記第１リードは、前記厚さ方向に見て前記第２方向に延びる複数の第１帯状部を有し、
前記少なくとも１つの第１接合層は、複数の第１接合層を含み、
前記複数の第１帯状部は、前記複数の第１接合層により、前記複数の第１パッド部にそれぞれ個別に接合される、請求項３に記載の半導体装置。
前記少なくとも１つの第１接合層は、複数の第１接合層を含み、
前記複数の第１帯状部は、前記複数の第１接合層により、前記複数の第１パッド部にそれぞれ個別に接合される、請求項３に記載の半導体装置。
【請求項6】
前記複数の第１帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項５に記載の半導体装置。
【請求項7】
前記第２リードは、前記厚さ方向に見て前記第２方向に延びる複数の第２帯状部を有し、
前記少なくとも１つの第２接合層は、複数の第２接合層を含み、
前記複数の第２帯状部は、前記複数の第２接合層により、前記複数の第２パッド部にそれぞれ個別に接合される、請求項５に記載の半導体装置。
前記少なくとも１つの第２接合層は、複数の第２接合層を含み、
前記複数の第２帯状部は、前記複数の第２接合層により、前記複数の第２パッド部にそれぞれ個別に接合される、請求項５に記載の半導体装置。
【請求項8】
前記複数の第２帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、請求項７に記載の半導体装置。
【請求項9】
前記スイッチング素子は、素子本体を含み、
前記封止樹脂は、前記厚さ方向において前記樹脂第１面と反対側を向く樹脂第２面と、前記樹脂第２面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
前記封止樹脂は、前記厚さ方向において前記樹脂第１面と反対側を向く樹脂第２面と、前記樹脂第２面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項10】
前記素子本体は、基板と、前記厚さ方向において前記基板に対して前記素子主面側に位置し、かつ前記第１電極、前記第２電極および前記第３電極に導通する半導体層と、を有し、
前記基板は、前記厚さ方向において、前記樹脂第２面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、請求項９に記載の半導体装置。
前記基板は、前記厚さ方向において、前記樹脂第２面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、請求項９に記載の半導体装置。
【請求項11】
前記基面は、前記樹脂第２面と面一である、請求項１０に記載の半導体装置。
【請求項12】
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面から遠ざかる側に位置する、請求項１０に記載の半導体装置。
【請求項13】
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面に近づく側に位置する、請求項１０に記載の半導体装置。
【請求項14】
前記スイッチング素子は、窒化物半導体を含む、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項15】
前記第１電極は、ドレインであり、
前記第２電極は、ソースであり、
前記第３電極は、ゲートである、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
前記第２電極は、ソースであり、
前記第３電極は、ゲートである、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項16】
前記スイッチング素子の素子耐圧は、２００Ｖ以下である、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【請求項17】
前記複数の接合層の各々は、はんだ、Ａｇ、ＣｕまたはＡｕのいずれかを含む、請求項１ないし請求項８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
従来、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などの半導体素子を備える半導体装置が知られている。たとえば、特許文献１には、従来の半導体装置が開示されている。特許文献１に記載の半導体装置は、複数のリードと、半導体素子と、複数のワイヤと、を備える。複数のリードは、半導体素子を支持するとともに、半導体素子と導通している。半導体素子は、トランジスタである。半導体素子は、複数のリードのいずれかに搭載される。複数のワイヤはそれぞれ、半導体素子と複数のリードのいずれかとに接合される。このような構成では、半導体素子は、ワイヤを介して、複数のリードのいずれかに導通する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－２０１６７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体素子のスイッチング時にサージ電圧が発生することがある。発生したサージ電圧が半導体素子の耐電圧を超えると、半導体素子が劣化し破損に至るおそれがある。サージ電圧は、半導体装置の内部インダクタンスが大きいほど大きくなるため、サージ電圧の低減には、半導体装置の内部インダクタンスを低減させることが望ましい。特許文献１に記載の半導体装置においては、内部インダクタンスを低減する上で、未だ改善の余地があった。
【0005】
本開示は、上記事情に鑑みて考え出されたものであり、その目的は、内部インダクタンスの低減を図った半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
本開示によって提供される半導体装置は、厚さ方向の一方を向く素子主面を有するスイッチング素子と、互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、を備え、前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、前記第３リードは、前記樹脂第１面において露出する第３端子部を含む。
【発明の効果】
【0007】
本開示の半導体装置によれば、内部インダクタンスを低減することができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
本開示の半導体装置の好ましい実施の形態について、図面を参照して、以下に説明する。以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
【0010】
本開示において、「ある物Ａがある物Ｂに形成されている」および「ある物Ａがある物Ｂ（の）上に形成されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接形成されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに形成されていること」を含む。同様に、「ある物Ａがある物Ｂに配置されている」および「ある物Ａがある物Ｂ（の）上に配置されている」とは、特段の断りのない限り、「ある物Ａがある物Ｂに直接配置されていること」、および、「ある物Ａとある物Ｂとの間に他の物を介在させつつ、ある物Ａがある物Ｂに配置されていること」を含む。同様に、「ある物Ａがある物Ｂ（の）上に位置している」とは、特段の断りのない限り、「ある物Ａがある物Ｂに接して、ある物Ａがある物Ｂ（の）上に位置していること」、および、「ある物Ａとある物Ｂとの間に他の物が介在しつつ、ある物Ａがある物Ｂ（の）上に位置していること」を含む。また、「ある方向に見てある物Ａがある物Ｂに重なる」とは、特段の断りのない限り、「ある物Ａがある物Ｂのすべてに重なること」、および、「ある物Ａがある物Ｂの一部に重なること」を含む。また、「ある物Ａ（の材料）がある材料Ｃを含む」とは、「ある物Ａ（の材料）がある材料Ｃからなる場合」、および、「ある物Ａ（の材料）の主成分がある材料Ｃである場合」を含む。
【0011】
図１～図１１は、第１実施形態にかかる半導体装置Ａ１を示している。半導体装置Ａ１は、複数のリード１、スイッチング素子２、複数の接合層３および封止樹脂４を備える。半導体装置Ａ１は、表面実装型の電子部品である。図示された例では、半導体装置Ａ１は、ノンリード型のパッケージ構造（たとえばＤＦＮ：Dual Flatpack No-leaded型）であり、平面視において、封止樹脂４から複数のリード１のいずれも突き出ていない。この例とは異なり、複数のリード１がガルウィング状に突き出たパッケージ構造（たとえばＳＯＰ：Small Outline Package型）であってもよいし、ＢＧＡ(Ball Grid Array)、あるいは、ＬＧＡ(Land Grid Array)などのパッケージ構造であってもよい。本開示の半導体装置のパッケージ構造は、技術的な矛盾が生じない範囲において、何ら限定されない。
【0012】
説明の便宜上、半導体装置Ａ１の厚さ方向を「厚さ方向ｚ」という。以下の説明では、厚さ方向ｚの一方側をｚ１側、他方側をｚ２側ということがある。また、厚さ方向ｚの一方を上方といい、他方を下方ということがある。なお、「上」、「下」、「上方」、「下方」、「上面」および「下面」などの記載は、厚さ方向ｚにおける各部品等の相対的位置関係を示すものであり、必ずしも重力方向との関係を規定する用語ではない。また、「平面視」とは、厚さ方向ｚに見たときをいう。厚さ方向ｚに対して直交する方向を「第１方向ｘ」という。厚さ方向ｚおよび第１方向ｘに直交する方向を「第２方向ｙ」という。以下の説明では、第１方向ｘの一方側をｘ１側、他方側のｘ２側といい、第２方向ｙの一方側をｙ１側、他方側をｙ２側ということがある。
【0013】
複数のリード１は、図１～図１１に示すように、スイッチング素子２を支持するとともに、半導体装置Ａ１を、電子機器などの回路基板に実装するための端子をなしている。図１～図１１に示すように、複数のリード１の各々の一部ずつは、封止樹脂４に覆われている。複数のリード１は、厚さ方向ｚにおいて、スイッチング素子２よりもｚ２側に位置する。複数のリード１は、単一のリードフレームから形成される。当該リードフレームは、たとえば、銅（Ｃｕ）または銅合金を含む。複数のリード１の各厚さ（厚さ方向ｚの寸法）は、たとえば０．１５ｍｍ以上０．２５ｍｍ以下である。この厚さとは、各リード１において、厚さ方向ｚにおいて最も大きい部位（後述の第１端子部１１３、第２端子部１２３、第３端子部１３３）の寸法である。複数のリード１は、第１リード１１、第２リード１２および第３リード１３を含む。
【0014】
【0015】
第１基部１１１は、図３に示すように、平面視において、第１方向ｘを長手方向とする矩形状である。第１基部１１１は、図２および図３に示すように、平面視において、スイッチング素子２に重なりつつ、スイッチング素子２から第２方向ｙのｙ１側に突き出ている。第１基部１１１は、封止樹脂４に覆われている。
【0016】
複数の第１帯状部１１２の各々は、第１基部１１１から第２方向ｙのｙ２側に延出する。複数の第１帯状部１１２の各々は、平面視において、第２方向ｙを長手方向とする。複数の第１帯状部１１２は、間隔を空けて、第１方向ｘに並んで配置される。複数の第１帯状部１１２のうち、第１方向ｘの両側において、最も外側に位置する２つは、その他のものよりも、第２方向ｙの寸法が短い。複数の第１帯状部１１２の各々は、平面視において、スイッチング素子２に重なる。図８および図１１に示すように、複数の第１帯状部１１２の各々は、封止樹脂４に覆われている。
【0017】
複数の第１端子部１１３の各々は、第１基部１１１よりも肉厚の部位であり厚さ方向ｚにおいて、第１基部１１１よりも厚さ方向ｚのｚ２側に突き出る。図示された例では、複数の第１端子部１１３の各々の一部は、平面視において、第１基部１１１よりも第２方向ｙのｙ１側に突き出る。複数の第１端子部１１３の各々の一部は、封止樹脂４から露出する。本実施形態では、複数の第１端子部１１３は、封止樹脂４の下面（後述の樹脂第１面４１）および封止樹脂４の第２方向ｙのｙ１側の側面（後述の一対の樹脂第４面４４の一方）から露出する。
【0018】
【0019】
第２基部１２１は、図３に示すように、平面視において、第１方向ｘを長手方向とする矩形状である。第２基部１２１は、図２および図３に示すように、平面視において、スイッチング素子２に重なりつつ、スイッチング素子２から第２方向ｙのｙ２側に突き出ている。第２基部１２１は、封止樹脂４に覆われている。
【0020】
複数の第２帯状部１２２の各々は、第２基部１２１から第２方向ｙのｙ１側に延出する。複数の第２帯状部１２２の各々は、平面視において、第２方向ｙを長手方向とする。複数の第２帯状部１２２は、間隔を空けて、第１方向ｘに並んで配置される。図３に示すように、複数の第１帯状部１１２と複数の第２帯状部１２２とは、第１方向ｘに交互に配置される。複数の第２帯状部１２２の各々は、平面視において、スイッチング素子２に重なる。図８および図１０に示すように、複数の第２帯状部１２２の各々は、封止樹脂４に覆われている。
【0021】
複数の第２端子部１２３の各々は、第２基部１２１よりも肉厚の部位であり、厚さ方向ｚにおいて、第２基部１２１よりも厚さ方向ｚのｚ２側に突き出る。図示された例では、複数の第２端子部１２３の各々の一部は、平面視において、第２基部１２１よりも第２方向ｙのｙ２側に突き出る。複数の第２端子部１２３の各々の一部は、封止樹脂４から露出する。本実施形態では、複数の第２端子部１２３は、封止樹脂４の下面（後述の樹脂第１面４１）および封止樹脂４の第２方向ｙのｙ２側の側面（後述の一対の樹脂第４面４４の他方）から露出する。
【0022】
【0023】
第３基部１３１は、図３に示すように、矩形状である。第３基部１３１は、図２および図３に示すように、平面視において、スイッチング素子２に重なりつつ、スイッチング素子２から第２方向ｙのｙ２側に突き出ている。第３基部１３１は、封止樹脂４に覆われている。
【0024】
第３帯状部１３２は、第３基部１３１から第２方向ｙのｙ１側に延出する。第３帯状部１３２に平面視において、スイッチング素子２に重なる。図１１に示すように、第３帯状部１３２は、封止樹脂４に覆われている。第３帯状部１３２は、複数の第１帯状部１１２のうち、第１方向ｘのｘ１側において最も外側に位置する第１帯状部１１２に対して、第２方向ｙのｙ２側に位置する。
【0025】
第３端子部１３３は、第３基部１３１よりも肉厚の部位であり、厚さ方向ｚにおいて、第３基部１３１よりも厚さ方向ｚのｚ２側に突き出る。図示された例では、第３端子部１３３の一部は、平面視において、第３基部１３１よりも第２方向ｙのｙ２側に突き出る。第３端子部１３３は、封止樹脂４から露出する。本実施形態では、第３端子部１３３は、封止樹脂４の下面（後述の樹脂第１面４１）および封止樹脂４の第２方向ｙのｙ２側の側面（後述の一対の樹脂第４面４４の他方）から露出する。
【0026】
スイッチング素子２は、半導体装置Ａ１の電気的機能を発揮する要素である。スイッチング素子２は、窒化物半導体を含む。当該窒化物半導体は、たとえば窒化ガリウム（ＧａＮ）である。この例とは異なり、スイッチング素子２は、ケイ素（Ｓｉ）あるいは炭化ケイ素（ＳｉＣ）などの他の半導体材料を含んでいてもよい。本実施形態では、スイッチング素子２は、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）である。この例とは異なり、スイッチング素子２は、ＭＯＳＦＥＴあるいはＩＧＢＴなどの他のトランジスタであってもよい。スイッチング素子２の平面視形状は、たとえば矩形である。スイッチング素子２の厚さ（厚さ方向ｚの寸法）は、たとえば５０μｍ以上３５０μｍ以下である。スイッチング素子２の素子耐圧は、何ら限定されないが、たとえば２００Ｖ以下である。
【0027】
スイッチング素子２は、素子主面２ａおよび素子裏面２ｂを有する。図８、図１０および図１１に示すように、素子主面２ａおよび素子裏面２ｂは、厚さ方向ｚにおいて互いに反対側を向く。本実施形態では、素子主面２ａは、厚さ方向ｚの下方（ｚ２側）を向き、複数のリード１（第１リード１１、第２リード１２および第３リード１３）に対向する。素子裏面２ｂは、厚さ方向ｚの上方（ｚ１側）を向く。
【0028】
【0029】
【0030】
基板２０１は、厚さ方向ｚのｚ２側において、半導体層２０２と、第１電極２１、第２電極２２および第３電極２３とを支持する。基板２０１は、半導体材料を含む。当該半導体材料は、たとえばケイ素（Ｓｉ）または炭化ケイ素（ＳｉＣ）である。図８、図１０および図１１に示すように、基板２０１は、基面２０１ａを有する。基面２０１ａは、厚さ方向ｚの上方（ｚ１側）を向く。半導体装置Ａ１では、基面２０１ａによって、素子裏面２ｂが構成される。半導体装置Ａ１では、基面２０１ａは、封止樹脂４に覆われている。
【0031】
半導体層２０２は、厚さ方向ｚにおいて、基板２０１に対して、複数のリード１に対向する側に位置する。半導体層２０２は、厚さ方向ｚにおいて、基面２０１ａと反対側を向く基板２０１の面に積層されている。半導体層２０２は、素子本体２０のうち、バッファ層および窒化物層（いずれも図示略）が積層された部位である。半導体層２０２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。スイッチング素子２のＨＥＭＴとしてのスイッチング機能は、このｐ型半導体およびｎ型半導体により構成される。
【0032】
第１電極２１、第２電極２２および第３電極２３の各々は、図８、図１０および図１１に示すように、素子主面２ａに形成されている。よって、第１電極２１、第２電極２２および第３電極２３の各々は、厚さ方向ｚにおいて、複数のリード１に対向する側に位置する。第１電極２１、第２電極２２および第３電極２３はそれぞれ、素子本体２０に繋がる。半導体装置Ａ１では、たとえば、第１電極２１は、ドレイン電極であり、第２電極２２は、ソース電極であり、第３電極２３は、ゲート電極である。この例とは異なり、第１電極２１はソース電極であり、第２電極２２はドレイン電極であってもよい。
【0033】
第１電極２１は、図２および図８に示すように、複数の第１パッド部２１１を含む。図示された例では、第１電極２１は、５つの第１パッド部２１１を含むが、第１パッド部２１１の数は、特に限定されない。複数の第１パッド部２１１の各々は、平面視において、第２方向ｙに延びる。図示された例では、複数の第１パッド部２１１の各々は、平面視において、第２方向ｙのｙ１側からｙ２側に向かうほど先細りした形状である。この例とは異なり、各第１パッド部２１１の平面視形状は、矩形であってもよい。先述の複数の第１帯状部１１２は、複数の第１パッド部２１１にそれぞれ個別に対応するように設けられる。つまり、第１帯状部１１２の数は、第１パッド部２１１の数と同数である。なお、各第１パッド部２１１の形状に応じて、各第１帯状部１１２の少なくとも先端を、第２方向ｙのｙ１側からｙ２側に向かうほど先細りした形状としてもよい。
【0034】
第２電極２２は、図２および図８に示すように、複数の第２パッド部２２１を含む。図示された例では、第２電極２２は、４つの第２パッド部２２１を含むが、第２パッド部２２１の数は、特に限定されない。各第２パッド部２２１は、複数の第１パッド部２１１から離間する。複数の第２パッド部２２１の各々は、平面視において、第２方向ｙに延びる。図示された例では、複数の第２パッド部２２１の各々は、平面視において、第２方向ｙのｙ２側からｙ１側に向かうほど先細りした形状である。この例とは異なり、各第２パッド部２２１の平面視形状は、矩形であってもよい。先述の複数の第２帯状部１２２は、複数の第２パッド部２２１にそれぞれ個別に対応するように設けられる。つまり、第２帯状部１２２の数は、第２パッド部２２１の数と同数である。なお、各第２パッド部２２１の形状に応じて、各第２帯状部１２２の少なくとも先端を、第２方向ｙのｙ２側からｙ１側に向かうほど先細りした形状としてもよい。
【0035】
複数の第１パッド部２１１と複数の第２パッド部２２１とは、第１方向ｘにおいて交互に配置される。図示された例では、複数の第１パッド部２１１と複数の第２パッド部２２１とのうち、第１方向ｘの両側において最も外側に配置されるものは、第１パッド部２１１である。
【0036】
第３電極２３は、図２に示すように、２つの第３パッド部２３１を含む。この例とは異なり、第３電極２３は、１つの第３パッド部２３１を含んだ構成であってもよい。各第３パッド部２３１は、平面視において、矩形状である。各第３パッド部２３１は、複数の第１パッド部２１１および複数の第２パッド部２２１から離間する。各第３パッド部２３１は、平面視において、スイッチング素子２の四隅のうちの、第２方向ｙのｙ１側の端縁と第１方向ｘのｘ１側の端縁とが繋がる角部、および、第２方向ｙのｙ１側の端縁と第１方向ｘのｘ２側の端縁とが繋がる角部にそれぞれ配置される。２つの第３パッド部２３１は、複数の第１パッド部２１１および複数の第２パッド部２２１のうちの、第１方向ｘの両側のそれぞれにおいて最も外側に配置されたもの（半導体装置Ａ１では第１パッド部２１１）に対して、第２方向ｙのｙ２側に位置する。
【0037】
複数の接合層３は、複数のリード１とスイッチング素子２とを接合する。複数の接合層３の各々は、導電性の接合材により構成される。複数の接合層３の各々は、たとえばはんだである。複数の接合層３の各々は、はんだではなく、金属ペーストまたは焼結金属であってもよい。金属ペーストまたは焼結金属は、たとえば銀（Ａｇ）、銅または金を含む。複数の接合層３の各厚さ（厚さ方向ｚの寸法）は、たとえば５μｍ以上５０μｍ以下である。複数の接合層３は、複数の第１接合層３１と、複数の第２接合層３２と、第３接合層３３とを含む。
【0038】
複数の第１接合層３１の各々は、第１リード１１と第１電極２１とを導通接合する。よって、第１リード１１は、各第１接合層３１を介して、第１電極２１に導通する。半導体装置Ａ１では、第１電極２１はドレイン電極であるので、第１リード１１の第１端子部１１３は、ドレイン端子である。複数の第１接合層３１の各々は、複数の第１帯状部１１２と複数の第１パッド部２１１とをそれぞれ個別に接合する。
【0039】
複数の第２接合層３２の各々は、第２リード１２と第２電極２２とを導通接合する。よって、第２リード１２は、各第２接合層３２を介して、第２電極２２に導通する。半導体装置Ａ１では、第２電極２２はソース電極であるので、第２リード１２の第２端子部１２３は、ソース端子である。複数の第２接合層３２の各々は、複数の第２帯状部１２２と複数の第２パッド部２２１とをそれぞれ個別に接合する。
【0040】
第３接合層３３は、第３リード１３と第３電極２３とを導通接合する。よって、第３リード１３は、第３接合層３３を介して第３電極２３に導通する。半導体装置Ａ１では、第３電極２３はゲート電極であるので、第３リード１３の第３端子部１３３は、ゲート端子である。第３接合層３３は、第３帯状部１３２と、２つの第３パッド部２３１のうちのいずれか（半導体装置Ａ１ではｘ１側の第３パッド部２３１）とを接合する。
【0041】
封止樹脂４は、複数のリード１の一部ずつ、スイッチング素子２および複数の接合層３をそれぞれ覆う。封止樹脂４は、たとえば絶縁性樹脂材料を含む。当該絶縁性樹脂材料は、たとえばエポキシ樹脂である。封止樹脂４の平面視形状は、たとえば矩形である。封止樹脂４は、たとえばモールド成形により形成される。なお、このモールド成形前に、アンダーフィル剤によって、スイッチング素子２と複数のリード１の間に封止樹脂４の一部を形成しておいてもよい。
【0042】
【0043】
樹脂第１面４１と樹脂第２面４２とは、図５および図６に示すように、厚さ方向ｚにおいて互いに離間し、且つ、厚さ方向ｚにおいて互いに反対側を向く。図１０および図１１に示すように、樹脂第１面４１は、素子主面２ａと同じ方向を向き、樹脂第２面４２は、素子裏面２ｂと同じ方向を向く。図４に示すように、樹脂第１面４１からは、複数の第１端子部１１３と、複数の第２端子部１２３と、第３端子部１３３とが露出する。
【0044】
一対の樹脂第３面４３および一対の樹脂第４面４４は、厚さ方向ｚにおいて、樹脂第１面４１および樹脂第２面４２に挟まれ、且つ、樹脂第１面４１および樹脂第２面４２に繋がる。一対の樹脂第３面４３および一対の樹脂第４面４４はそれぞれ、平坦である。一対の樹脂第３面４３は、図１～図４および図５～図９に示すように、第１方向ｘにおいて互いに離間し、且つ、第１方向ｘにおいて互いに反対側を向く。一対の樹脂第４面４４は、図１～図４、図１０および図１１に示すように、第２方向ｙにおいて互いに離間し、且つ、第２方向ｙにおいて互いに反対側を向く。図６に示すように、一対の樹脂第４面４４の一方（第２方向ｙのｙ１側の樹脂第４面４４）からは、複数の第１端子部１１３が露出する。図５に示すように、一対の樹脂第４面４４の他方（第２方向ｙのｙ２側の樹脂第４面４４）からは、複数の第２端子部１２３および第３端子部１３３が露出する。
【0045】
半導体装置Ａ１の作用および効果は、次の通りである。
【0046】
半導体装置Ａ１では、第１リード１１と第１電極２１とが第１接合層３１によって接合され、第２リード１２と第２電極２２とが第２接合層３２によって接合され、第３リード１３と第３電極２３とが第３接合層３３によって接合される。この構成によれば、第１リード１１と第１電極２１とが、第２リード１２と第２電極２２とが、および、第３リード１３と第３電極２３とがそれぞれ、ボンディングワイヤを介することなく導通する。したがって、半導体装置Ａ１は、従来の半導体装置（特許文献１に記載の半導体装置）よりも、内部インダクタンスを低減させることができる。
【0047】
半導体装置Ａ１では、スイッチング素子２は、窒化物半導体（たとえばＧａＮ）を含む。このような構成では、スイッチング素子２がＳｉを含む場合（すなわち、スイッチング素子２がＳｉデバイスである場合）と比較して、最大定格電圧が低いので、サージ電圧への耐性が低い。したがって、スイッチング素子２が窒化物半導体を含む構成において、半導体装置Ａ１の内部インダクタンスを低減させることは、スイッチング素子２の破壊を抑制する上で非常に有効である。たとえば、半導体装置Ａ１において、スイッチング素子２の素子耐圧は、２００Ｖ以下とすることが可能である。
【0048】
半導体装置Ａ１では、第１リード１１は複数の第１帯状部１１２を含む。この構成によれば、スイッチング素子２の第１電極２１の構成（複数の第１パッド部２１１を含む構成）に応じて、複数の第１帯状部１１２と複数の第１パッド部２１１とをそれぞれ個別に接合することができる。また、第２リード１２は複数の第２帯状部１２２を含む。この構成によれば、スイッチング素子２の第２電極２２の構成（複数の第２パッド部２２１を含む構成）に応じて、複数の第２帯状部１２２と複数の第２パッド部２２１とをそれぞれ個別に接合することができる。
【0049】
半導体装置Ａ１では、複数の第１帯状部１１２の各々は、厚さ方向ｚの両側において、封止樹脂４に覆われている。この構成によれば、第１リード１１が封止樹脂４から抜けることを抑制できる。さらに、半導体装置Ａ１では、第１基部１１１が封止樹脂４に覆われている。これにより、半導体装置Ａ１は、第１リード１１が封止樹脂４から抜けることをさらに抑制できる。
【0050】
半導体装置Ａ１では、複数の第２帯状部１２２の各々は、厚さ方向ｚの両側において、封止樹脂４に覆われている。この構成によれば、第２リード１２が封止樹脂４から抜けることを抑制できる。さらに、半導体装置Ａ１では、第２基部１２１が封止樹脂４に覆われている。これにより、半導体装置Ａ１は、第２リード１２が封止樹脂４から抜けることをさらに抑制できる。
【0051】
半導体装置Ａ１では、第３帯状部１３２は、厚さ方向ｚの両側において、封止樹脂４に覆われている。この構成によれば、第３リード１３が封止樹脂４から抜けることを抑制できる。さらに、半導体装置Ａ１では、第３基部１３１が封止樹脂４に覆われている。これにより、半導体装置Ａ１は、第３リード１３が封止樹脂４から抜けることをさらに抑制できる。
【0052】
以下に、本開示の半導体装置の他の実施形態および変形例について、説明する。なお、各実施形態および各変形例における各部の構成は、技術的な矛盾が生じない範囲において相互に組み合わせ可能である。
【0053】
図１２および図１３は、第２実施形態にかかる半導体装置Ａ２を示している。同図に示すように、半導体装置Ａ２は、半導体装置Ａ１と比較して、スイッチング素子２の素子本体２０が封止樹脂４から露出する点で異なる。
【0054】
半導体装置Ａ２において、封止樹脂４の樹脂第２面４２は、開口４２ａを有する。スイッチング素子２の素子裏面２ｂ（すなわち基板２０１の基面２０１ａ）は、当該開口４２ａから露出する。この構成により、素子本体２０は、封止樹脂４の樹脂第２面４２から露出する。スイッチング素子２の素子裏面２ｂは、樹脂第２面４２と面一である。つまり、基板２０１の基面２０１ａは、樹脂第２面４２と面一である。
【0055】
図１４は、第２実施形態の第１変形例にかかる半導体装置Ａ２１を示している。同図に示すように、半導体装置Ａ２１は、半導体装置Ａ２と比較して、スイッチング素子２の一部が封止樹脂４の樹脂第２面４２よりも厚さ方向ｚのｚ１側に突き出ている点で異なる。
【0056】
半導体装置Ａ２１においては、封止樹脂４の素子裏面２ｂ（すなわち基板２０１の基面２０１ａ）は、厚さ方向ｚにおいて、樹脂第２面４２に対して樹脂第１面４１から遠ざかる側に位置する。つまり、封止樹脂４の素子裏面２ｂは、封止樹脂４の樹脂第２面４２よりも厚さ方向ｚのｚ１側に位置する。
【0057】
図１５および図１６は、第２実施形態の第２変形例にかかる半導体装置Ａ２２を示している。半導体装置Ａ２２は、半導体装置Ａ２１と比較して、次の点で異なる。それは、封止樹脂４の樹脂第２面４２に窪みがあり、当該窪みからスイッチング素子２の素子裏面２ｂが露出している点である。
【0058】
半導体装置Ａ２２においては、封止樹脂４の素子裏面２ｂ（すなわち基板２０１の基面２０１ａ）は、厚さ方向ｚにおいて、樹脂第２面４２に対して樹脂第１面４１に近づく側に位置する。つまり、封止樹脂４の素子裏面２ｂは、封止樹脂４の樹脂第２面４２よりも厚さ方向ｚのｚ２側に位置する。また、半導体装置Ａ２２においては、図１５に示すように、開口４２ａは、平面視において、スイッチング素子２よりも大きい。この例とは異なり、開口４２ａは、平面視において、スイッチング素子２と同じ大きさであってもよいし、スイッチング素子２よりも小さくてもよい。
【0059】
図１７は、第２実施形態の第３変形例にかかる半導体装置Ａ２３を示している。半導体装置Ａ２３は、半導体装置Ａ２２と比較して、開口４２ａの壁面が厚さ方向ｚに対して傾斜している点で異なる。
【0060】
半導体装置Ａ２３においては、開口４２ａの平面が傾斜することから、開口４２ａは、厚さ方向ｚのｚ２側からｚ１側に向かうほど、厚さ方向ｚに直交する断面の面積が大きい。
【0061】
半導体装置Ａ２，Ａ２１，Ａ２２，Ａ２３は、半導体装置Ａ１と同様に、第１リード１１と第１電極２１とが第１接合層３１によって接合され、第２リード１２と第２電極２２とが第２接合層３２によって接合され、第３リード１３と第３電極２３とが第３接合層３３によって接合される。したがって、半導体装置Ａ２，Ａ２１，Ａ２２，Ａ２３は、半導体装置Ａ１と同様に、従来の半導体装置（特許文献１に記載の半導体装置）よりも、内部インダクタンスを低減させることができる。
【0062】
半導体装置Ａ２，Ａ２１，Ａ２２，Ａ２３では、スイッチング素子２の素子裏面２ｂが封止樹脂４から露出する。この構成によれば、スイッチング素子２の通電時において発生する熱を、素子裏面２ｂから放出することができる。したがって、半導体装置Ａ２，Ａ２１，Ａ２２，Ａ２３は、半導体装置Ａ１と比較して、放熱性を向上できる。
【0063】
【0064】
半導体装置Ａ３の第１リード１１は、複数の第１帯状部１１２、第１端子部１１３および複数の第１連結部１１４を含む。第１端子部１１３は、平面視において矩形状である。図１９に示すように、第１端子部１１３の下面（厚さ方向ｚのｚ２側を向く面）は、その上面（厚さ方向ｚのｚ１側を向く面）と同じ大きさで封止樹脂４の樹脂第１面４１から露出する。第１端子部１１３の厚さ（厚さ方向ｚの寸法）は、複数の第１帯状部１１２の各厚さ（厚さ方向ｚの寸法）と同じである。図示された例では、第１端子部１１３は、スイッチング素子２よりも第２方向ｙのｙ１側に位置する。複数の第１帯状部１１２の各々は、図２１に示すように、第１端子部１１３よりも厚さ方向ｚの上方（ｚ１側）に位置する。複数の第１帯状部１１２の各々は、厚さ方向ｚの両側において封止樹脂４に覆われている。複数の第１連結部１１４の各々は、第１端子部１１３と、複数の第１帯状部１１２のうちの対応する１つとを繋ぐ。複数の第１連結部１１４は、図２１に示すように、厚さ方向ｚに直交する平面（ｘ－ｙ平面）に対して、傾斜する。このような各第１連結部１１４の構成により、第１リード１１のうちの第１端子部１１３と各第１帯状部１１２とを繋ぐ部位は、厚さ方向ｚに屈曲した形状となる。
【0065】
半導体装置Ａ３の第２リード１２は、複数の第２帯状部１２２、第２端子部１２３および複数の第２連結部１２４を含む。第２端子部１２３は、平面視において矩形状である。図１９に示すように、第２端子部１２３の下面（厚さ方向ｚのｚ２側を向く面）は、その上面（厚さ方向ｚのｚ１側を向く面）と同じ大きさで封止樹脂４の樹脂第１面４１から露出する。第２端子部１２３の厚さ（厚さ方向ｚの寸法）は、複数の第２帯状部１２２の各厚さ（厚さ方向ｚの寸法）と同じである。図示された例では、第２端子部１２３は、スイッチング素子２よりも第２方向ｙのｙ２側に位置する。複数の第２帯状部１２２の各々は、図２０に示すように、第２端子部１２３よりも厚さ方向ｚの上方（ｚ１側）に位置する。複数の第２帯状部１２２の各々は、図２０に示すように、厚さ方向ｚの両側において封止樹脂４に覆われている。複数の第２連結部１２４の各々は、第２端子部１２３と、複数の第２帯状部１２２のうちの対応する１つとを繋ぐ。複数の第２連結部１２４は、図２０に示すように、ｘ－ｙ平面に対して、傾斜する。このような各第２連結部１２４の構成により、第２リード１２のうちの第２端子部１２３と各第２帯状部１２２とを繋ぐ部位は、厚さ方向ｚに屈曲した形状となる。
【0066】
同様に、半導体装置Ａ３の第３リード１３は、第３帯状部１３２、第３端子部１３３および第３連結部１３４を含む。第３端子部１３３は、平面視において矩形状である。図１９に示すように、第３端子部１３３の下面（厚さ方向ｚのｚ２側を向く面）は、その上面（厚さ方向ｚのｚ１側を向く面）と同じ大きさで封止樹脂４の樹脂第１面４１から露出する。第３端子部１３３の厚さ（厚さ方向ｚの寸法）は、第３帯状部１３２の厚さ（厚さ方向ｚの寸法）と同じである。図示された例では、第３端子部１３３は、スイッチング素子２よりも第２方向ｙのｙ２側に位置する。第３帯状部１３２は、図２１に示すように、第３端子部１３３よりも厚さ方向ｚの上方（ｚ１側）に位置する。第３帯状部１３２は、図２１に示すように、厚さ方向ｚの両側において封止樹脂４に覆われている。第３連結部１３４は、第３端子部１３３と、第３帯状部１３２とを繋がる。第３連結部１３４は、図２１に示すように、ｘ－ｙ平面に対して、傾斜する。このような第３連結部１３４の構成により、第３リード１３のうちの第３端子部１３３と第３帯状部１３２とを繋ぐ部位は、厚さ方向ｚに屈曲した形状となる。
【0067】
半導体装置Ａ３は、半導体装置Ａ１と同様に、第１リード１１と第１電極２１とが第１接合層３１によって接合され、第２リード１２と第２電極２２とが第２接合層３２によって接合され、第３リード１３と第３電極２３とが第３接合層３３によって接合される。したがって、半導体装置Ａ３は、半導体装置Ａ１と同様に、従来の半導体装置（特許文献１に記載の半導体装置）よりも、内部インダクタンスを低減させることができる。また、半導体装置Ａ３は、半導体装置Ａ１と同様に、各第１帯状部１１２、各第２帯状部１２２および第３帯状部１３２のそれぞれが、厚さ方向ｚの両側において封止樹脂４に覆われている。したがって、半導体装置Ａ３は、半導体装置Ａ１と同様に、第１リード１１、第２リード１２および第３リード１３が封止樹脂４から抜けることを抑制できる。
【0068】
半導体装置Ａ３は、半導体装置Ａ１と比較して、第１端子部１１３、第２端子部１２３および第３端子部１３３の平面視面積が大きい。この構成によれば、半導体装置Ａ３を電子機器などの回路基板に実装した際、当該回路基板との導通を良好にできる。また、半導体装置Ａ３は、半導体装置Ａ１と比較して実装面積が大きくなるので、回路基板への接合強度も向上する。
【0069】
第１実施形態ないし第３実施形態では、スイッチング素子２がトランジスタ（たとえばＨＥＭＴ）である例を示したが、これに限定されず、スイッチング素子２は、トランジスタとして機能するスイッチング回路と、当該スイッチング回路を制御する制御回路とを含む構成であってもよい。つまり、スイッチング素子２は、制御回路を内蔵する複合型の素子であってもよい。あるいは、スイッチング素子２とは別に、先述の制御回路が構成された制御素子（たとえばＩＣ）をさらに備えていてもよい。この変形例において制御素子は、スイッチング素子２と同様に、フリップチップ接合により複数のリードに導通する構成であってもよいし、ボンディングワイヤを介して、複数のリードに導通する構成であってもよい。
【0070】
本開示にかかる半導体装置は、上記した実施形態に限定されるものではない。本開示の半導体装置の各部の具体的な構成は、種々に設計変更自在である。たとえば、本開示の半導体装置は、以下の付記に関する実施形態を含む。
付記１．
厚さ方向の一方を向く素子主面を有するスイッチング素子と、
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、
前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、
前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、
前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、
前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、
前記第３リードは、前記樹脂第１面において露出する第３端子部を含む、半導体装置。
付記２．
前記第１電極は、前記素子主面において互いに離間する複数の第１パッド部を含み、
前記第２電極は、前記素子主面において互いに離間する複数の第２パッド部を含み、
前記複数の第１パッド部と前記複数の第２パッド部とは、前記厚さ方向に直交する第１方向において、交互に配列される、付記１に記載の半導体装置。
付記３．
前記複数の第１パッド部の各々および前記複数の第２パッド部の各々は、前記厚さ方向に見て、前記厚さ方向および前記第１方向に直交する第２方向に延びる帯状である、付記２に記載の半導体装置。
付記４．
前記第３電極は、前記素子主面において複数の第１パッド部および複数の第２パッド部から離間する第３パッド部を含み、
前記第３パッド部は、前記複数の第１パッド部および前記複数の第２パッド部のうちの前記第１方向の少なくとも一方側において最も外側に配置されたものに対して、前記第２方向の一方側に位置する、付記３に記載の半導体装置。
付記５．
前記第１リードは、前記厚さ方向に見て前記第２方向に延びる複数の第１帯状部を有し、
前記少なくとも１つの第１接合層は、複数の第１接合層を含み、
前記複数の第１帯状部は、前記複数の第１接合層により、前記複数の第１パッド部にそれぞれ個別に接合される、付記３または付記４に記載の半導体装置。
付記６．
前記複数の第１帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、付記５に記載の半導体装置。
付記７．
前記第２リードは、前記厚さ方向に見て前記第２方向に延びる複数の第２帯状部を有し、
前記少なくとも１つの第２接合層は、複数の第２接合層を含み、
前記複数の第２帯状部は、前記複数の第２接合層により、前記複数の第２パッド部にそれぞれ個別に接合される、付記５または付記６に記載の半導体装置。
付記８．
前記複数の第２帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、付記７に記載の半導体装置。
付記９．
前記スイッチング素子は、素子本体を含み、
前記封止樹脂は、前記厚さ方向において前記樹脂第１面と反対側を向く樹脂第２面と、前記樹脂第２面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、付記１ないし付記８のいずれかに記載の半導体装置。
付記１０．
前記素子本体は、基板と、前記厚さ方向において前記基板に対して前記素子主面側に位置し、かつ前記第１電極、前記第２電極および前記第３電極に導通する半導体層と、を有し、
前記基板は、前記厚さ方向において、前記樹脂第２面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、付記９に記載の半導体装置。
付記１１．
前記基面は、前記樹脂第２面と面一である、付記１０に記載の半導体装置。
付記１２．
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面から遠ざかる側に位置する、付記１０に記載の半導体装置。
付記１３．
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面に近づく側に位置する、付記１０に記載の半導体装置。
付記１４．
前記スイッチング素子は、窒化物半導体を含む、付記１ないし付記１３のいずれかに記載の半導体装置。
付記１５．
前記第１電極は、ドレインであり、
前記第２電極は、ソースであり、
前記第３電極は、ゲートである、付記１ないし付記１４のいずれかに記載の半導体装置。
付記１６．
前記スイッチング素子の素子耐圧は、２００Ｖ以下である、付記１ないし付記１５のいずれかに記載の半導体装置。
付記１７．
前記複数の接合層の各々は、はんだ、Ａｇ、ＣｕまたはＡｕのいずれかを含む、付記１ないし付記１６のいずれかに記載の半導体装置。
付記１．
厚さ方向の一方を向く素子主面を有するスイッチング素子と、
互いに離間し、各々が前記厚さ方向において前記素子主面に対向する複数のリードと、
各々が前記スイッチング素子と前記複数のリードとの間に個別に介在する複数の接合層と、
前記複数のリードの一部ずつを露出させつつ、前記スイッチング素子および前記複数の接合層の各々を覆う封止樹脂と、
を備え、
前記スイッチング素子は、各々が前記素子主面に形成された第１電極、第２電極および第３電極を有し、
前記複数のリードは、前記第１電極に導通する第１リード、前記第２電極に導通する第２リード、および、前記第３電極に導通する第３リードを含み、
前記複数の接合層は、前記第１リードと前記第１電極とを接合する少なくとも１つの第１接合層、前記第２リードと前記第２電極とを接合する少なくとも１つの第２接合層、および、前記第３リードと前記第３電極とを接合する少なくとも１つの第３接合層を含み、
前記封止樹脂は、前記素子主面と同じ方向を向く樹脂第１面を有し、
前記第１リードは、前記樹脂第１面において露出する第１端子部を含み、
前記第２リードは、前記樹脂第１面において露出する第２端子部を含み、
前記第３リードは、前記樹脂第１面において露出する第３端子部を含む、半導体装置。
付記２．
前記第１電極は、前記素子主面において互いに離間する複数の第１パッド部を含み、
前記第２電極は、前記素子主面において互いに離間する複数の第２パッド部を含み、
前記複数の第１パッド部と前記複数の第２パッド部とは、前記厚さ方向に直交する第１方向において、交互に配列される、付記１に記載の半導体装置。
付記３．
前記複数の第１パッド部の各々および前記複数の第２パッド部の各々は、前記厚さ方向に見て、前記厚さ方向および前記第１方向に直交する第２方向に延びる帯状である、付記２に記載の半導体装置。
付記４．
前記第３電極は、前記素子主面において複数の第１パッド部および複数の第２パッド部から離間する第３パッド部を含み、
前記第３パッド部は、前記複数の第１パッド部および前記複数の第２パッド部のうちの前記第１方向の少なくとも一方側において最も外側に配置されたものに対して、前記第２方向の一方側に位置する、付記３に記載の半導体装置。
付記５．
前記第１リードは、前記厚さ方向に見て前記第２方向に延びる複数の第１帯状部を有し、
前記少なくとも１つの第１接合層は、複数の第１接合層を含み、
前記複数の第１帯状部は、前記複数の第１接合層により、前記複数の第１パッド部にそれぞれ個別に接合される、付記３または付記４に記載の半導体装置。
付記６．
前記複数の第１帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、付記５に記載の半導体装置。
付記７．
前記第２リードは、前記厚さ方向に見て前記第２方向に延びる複数の第２帯状部を有し、
前記少なくとも１つの第２接合層は、複数の第２接合層を含み、
前記複数の第２帯状部は、前記複数の第２接合層により、前記複数の第２パッド部にそれぞれ個別に接合される、付記５または付記６に記載の半導体装置。
付記８．
前記複数の第２帯状部の各々は、前記厚さ方向の両側において前記封止樹脂に覆われている、付記７に記載の半導体装置。
付記９．
前記スイッチング素子は、素子本体を含み、
前記封止樹脂は、前記厚さ方向において前記樹脂第１面と反対側を向く樹脂第２面と、前記樹脂第２面に形成された開口と、を有し、
前記素子本体は、前記開口から露出する、付記１ないし付記８のいずれかに記載の半導体装置。
付記１０．
前記素子本体は、基板と、前記厚さ方向において前記基板に対して前記素子主面側に位置し、かつ前記第１電極、前記第２電極および前記第３電極に導通する半導体層と、を有し、
前記基板は、前記厚さ方向において、前記樹脂第２面と同じ方向を向く基面を有し、
前記基面は、前記開口から露出する、付記９に記載の半導体装置。
付記１１．
前記基面は、前記樹脂第２面と面一である、付記１０に記載の半導体装置。
付記１２．
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面から遠ざかる側に位置する、付記１０に記載の半導体装置。
付記１３．
前記基面は、前記厚さ方向において、前記樹脂第２面に対して前記樹脂第１面に近づく側に位置する、付記１０に記載の半導体装置。
付記１４．
前記スイッチング素子は、窒化物半導体を含む、付記１ないし付記１３のいずれかに記載の半導体装置。
付記１５．
前記第１電極は、ドレインであり、
前記第２電極は、ソースであり、
前記第３電極は、ゲートである、付記１ないし付記１４のいずれかに記載の半導体装置。
付記１６．
前記スイッチング素子の素子耐圧は、２００Ｖ以下である、付記１ないし付記１５のいずれかに記載の半導体装置。
付記１７．
前記複数の接合層の各々は、はんだ、Ａｇ、ＣｕまたはＡｕのいずれかを含む、付記１ないし付記１６のいずれかに記載の半導体装置。
【符号の説明】
【0071】
Ａ１，Ａ２，Ａ２１，Ａ２２，Ａ２３，Ａ３：半導体装置
１ ：リード
１１ ：第１リード
１１１ ：第１基部
１１２ ：第１帯状部
１１３ ：第１端子部
１１４ ：第１連結部
１２ ：第２リード
１２１ ：第２基部
１２２ ：第２帯状部
１２３ ：第２端子部
１２４ ：第２連結部
１３ ：第３リード
１３１ ：第３基部
１３２ ：第３帯状部
１３３ ：第３端子部
１３４ ：第３連結部
２ ：半導体素子
２ａ ：素子主面
２ｂ ：素子裏面
２０ ：素子本体
２０１ ：基板
２０１ａ ：基面
２０２ ：半導体層
２１ ：第１電極
２１１ ：第１パッド部
２２ ：第２電極
２２１ ：第２パッド部
２３ ：第３電極
２３１ ：第３パッド部
３ ：接合層
３１ ：第１接合層
３２ ：第２接合層
３３ ：第３接合層
４ ：封止樹脂
４１ ：樹脂第１面
４２ ：樹脂第２面
４２ａ ：開口
４３ ：樹脂第３面
４４ ：樹脂第４面
１ ：リード
１１ ：第１リード
１１１ ：第１基部
１１２ ：第１帯状部
１１３ ：第１端子部
１１４ ：第１連結部
１２ ：第２リード
１２１ ：第２基部
１２２ ：第２帯状部
１２３ ：第２端子部
１２４ ：第２連結部
１３ ：第３リード
１３１ ：第３基部
１３２ ：第３帯状部
１３３ ：第３端子部
１３４ ：第３連結部
２ ：半導体素子
２ａ ：素子主面
２ｂ ：素子裏面
２０ ：素子本体
２０１ ：基板
２０１ａ ：基面
２０２ ：半導体層
２１ ：第１電極
２１１ ：第１パッド部
２２ ：第２電極
２２１ ：第２パッド部
２３ ：第３電極
２３１ ：第３パッド部
３ ：接合層
３１ ：第１接合層
３２ ：第２接合層
３３ ：第３接合層
４ ：封止樹脂
４１ ：樹脂第１面
４２ ：樹脂第２面
４２ａ ：開口
４３ ：樹脂第３面
４４ ：樹脂第４面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】