特開 2023-174548 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023174548

(43)【公開日】2023-12-07

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20231130BHJP

   G09G 3/20 20060101ALI20231130BHJP

   G09F 9/30 20060101ALI20231130BHJP

   G09F 9/33 20060101ALI20231130BHJP

   H10K 59/12 20230101ALI20231130BHJP

   H10K 59/131 20230101ALI20231130BHJP

   G09G 3/32 20160101ALI20231130BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 623Y

G09G3/20 641T

G09F9/30 365

G09F9/33

H10K59/12

H10K59/131

G09G3/32 A

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2023076135

(22)【出願日】2023-05-02

(31)【優先権主張番号】P 2022086125

(32)【優先日】2022-05-26

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2023029818

(32)【優先日】2023-02-28

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】521515757

【氏名又は名称】厦門天馬顕示科技有限公司

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】河内 玄士朗

【テーマコード（参考）】

3K107

5C080

5C094

5C380

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107CC31

3K107CC41

3K107DD39

3K107EE04

3K107HH04

3K107HH05

5C080AA06

5C080BB05

5C080CC03

5C080EE29

5C080FF11

5C080HH09

5C080JJ02

5C080JJ03

5C080JJ04

5C080JJ06

5C080KK02

5C080KK43

5C094AA02

5C094AA21

5C094BA03

5C094BA23

5C094BA27

5C094CA19

5C094DB01

5C094DB04

5C094FB02

5C094FB14

5C094FB19

5C380AA01

5C380AA02

5C380AB06

5C380AB24

5C380AB34

5C380AC07

5C380AC08

5C380BB02

5C380CA12

5C380CA57

5C380CC26

5C380CC33

5C380CC63

5C380CD024

5C380CD034

5C380CD044

5C380DA06

(57)【要約】

【課題】表示品質を向上する。
【解決手段】画素回路は、第１ゲート電極と第２ゲート電極とを含み、前記発光素子へ供給する駆動電流を制御する駆動トランジスタと、第１データ線と第１ゲート電極に接続され、走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第１スイッチトランジスタと、第２データ線と第２ゲート電極に接続され、走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第２スイッチトランジスタとを含む。制御回路は、各画素回路において、第２データ信号の電圧を予め設定された関係に従って第１データ信号の電圧に応じて変化させる。
【選択図】図２

【特許請求の範囲】

【請求項1】

表示装置であって、
表示パネルと、
前記表示パネルを制御する制御回路と、
を含み、
前記表示パネルは、
複数の発光素子と前記複数の発光素子の各発光素子の発光を制御する画素回路と、
前記画素回路に第１データ信号を供給する第１データ線と、
前記画素回路に第２データ信号を供給する第２データ線と、
前記画素回路を制御するための１つ以上の走査線と、
を含み、
前記画素回路は、
半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、前記半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極とを含み、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタと、
前記第１データ線と前記第１ゲート電極に接続され、前記走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第１スイッチトランジスタと、
前記第２データ線と前記第２ゲート電極に接続され、前記走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第２スイッチトランジスタと、
を含み、
前記制御回路は、
前記第１スイッチトランジスタがＯＮの状態で前記第１ゲート電極に前記第１データ線を介して第１データ信号を供給した後、前記第１スイッチトランジスタをＯＦＦし、
前記第２スイッチトランジスタがＯＮの状態で前記第２ゲート電極に前記第２データ線を介して第２データ信号を供給した後、前記第２スイッチトランジスタをＯＦＦし、
各画素回路において、前記第２データ信号の電圧を予め設定された関係に従って前記第１データ信号の電圧に応じて変化させる、
表示装置。

【請求項2】

表示装置であって、
表示パネルと、
前記表示パネルを制御する制御回路と、
を含み、
前記表示パネルは、
複数の発光素子と前記複数の発光素子の各発光素子の発光を制御する画素回路と、
前記画素回路に第１データ信号及び第２データ信号を供給するデータ線と、
前記画素回路を制御するための第１走査線及び第２走査線と
を含み、
前記画素回路は、
半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、前記半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極とを含み、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタと、
前記データ線と前記第１ゲート電極に接続され、前記第１走査線に与えられた第１走査信号によってＯＮまたはＯＦＦに制御される第１スイッチトランジスタと、
前記データ線と前記第２ゲート電極に接続され、前記第２走査線に与えられた第２走査信号によってＯＮまたはＯＦＦに制御される第２スイッチトランジスタと、
を含み、
前記制御回路は、
前記第１スイッチトランジスタがＯＮの状態で前記第１ゲート電極に前記データ線を介して第１データ信号を供給した後、前記第１スイッチトランジスタをＯＦＦし、
前記第２スイッチトランジスタがＯＮの状態で前記第２ゲート電極に前記データ線を介して第２データ信号を供給した後、前記第２スイッチトランジスタをＯＦＦし、
各画素回路において、前記第２データ信号の電圧を予め設定された関係に従って前記第１データ信号の電圧に応じて変化させる、
表示装置。

【請求項3】

請求項１又は２に記載の表示装置であって、
前記制御回路は、前記発光素子の最低階調レベルを含む、最低階調レベルから最高階調レベルに至る階調範囲の少なくとも一部において、前記第２データ信号に、前記第１データ信号の電圧変化に対して、逆方向の電圧変化を持たせる、表示装置。

【請求項4】

請求項１又は２に記載の表示装置であって、
前記駆動トランジスタはＮ型薄膜トランジスタであり、
前記画素回路は、
前記第１ゲート電極と前記駆動トランジスタのソース領域との間に接続された第１容量素子と、
前記第２ゲート電極と前記駆動トランジスタの前記ソース領域との間に接続された第２容量素子と、
をさらに含む、
表示装置。

【請求項5】

請求項４に記載の表示装置であって、
前記駆動トランジスタは、酸化物半導体薄膜トランジスタである、
表示装置。

【請求項6】

請求項４に記載の表示装置であって、
前記画素回路は、前記第１ゲート電極と前記駆動トランジスタのドレイン領域との間に接続された第３容量素子をさらに含む、
表示装置。

【請求項7】

請求項６に記載の表示装置であって、
前記画素回路は、前記第２ゲート電極と前記駆動トランジスタの前記ドレイン領域との間に接続された第４容量素子をさらに含む、
表示装置。

【請求項8】

請求項７に記載の表示装置であって、
前記第４容量素子の容量値は、前記第３容量素子の容量値より小さい、
表示装置。

【請求項9】

表示装置であって、
表示パネルと、
前記表示パネルを制御する制御回路と、
を含み、
前記表示パネルは、
複数の発光素子と、前記複数の発光素子の各発光素子の発光を制御する画素回路と、を含み、
前記画素回路は、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタを含み、
前記駆動トランジスタは、半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、前記半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極と、を含み、
前記第１ゲート電極に第１データ信号が与えられ、前記第２ゲート電極に第２データ信号が与えられた状態で、前記発光素子へ供給する駆動電流を制御し、
前記制御回路は、各画素回路を、複数の表示モードから選択した一つの表示モードによって制御し、
前記複数の表示モードは、前記第１データ信号と前記第２データ信号との間のそれぞれ異なる関係及び前記第１データ信号と前記発光素子の輝度レベルとの間のそれぞれ異なる関係により定義され、
前記制御回路は、前記第１データ信号及び前記第２データ信号を制御して各画素回路の前記駆動電流を生成する、
表示装置。

【請求項10】

請求項９に記載の表示装置であって、
前記複数の表示モードにおいて、映像データと前記第１データ信号との関係は共通である、
表示装置。

【請求項11】

請求項９又は１０に記載の表示装置であって、
前記複数の表示モードにおいて、前記発光素子の最低階調レベルを含む、最低階調レベルから最高階調レベルに至る階調範囲の少なくとも一部において、前記第２データ信号が、前記第１データ信号の電圧変化に対して、逆方向の電圧変化を持つ、
表示装置。

【請求項12】

請求項９又は１０に記載の表示装置であって、
前記複数の表示モードの内の一つにおいて、前記発光素子の最高階調レベルを含む、最低階調レベルから最高階調レベルに至る階調範囲の少なくとも一部において、前記第２データ信号が、前記第１データ信号の電圧の変化に対して、超線形な関係をもって変化する、
表示装置。

【請求項13】

請求項１、２又は９に記載の表示装置であって、
前記制御回路は、前記第１データ信号と表示モード制御信号とに基づき、前記第２データ信号を生成する、
表示装置。

【請求項14】

請求項１、２又は９に記載の表示装置であって、
前記発光素子は、無機ＬＥＤ又は有機ＬＥＤである、
表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示装置に関する。

【背景技術】

【0002】

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

【0003】

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴや、酸化物半導体ＴＦＴが使用される。業務用モニタ、ＰＣ用モニタ、ＴＶ等の中型から大型のＯＬＥＤ表示装置においては、アレイ工程のプロセス温度が低く、大型のマザーガラスで製造が可能な、酸化物半導体ＴＦＴで構成されたバックプレーンを採用することが多い。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０２０／０１２６４８５号

【特許文献2】韓国特許出願公開第２０１９－００７８７５０号

【特許文献3】米国特許出願公開第２０２１／００２７７０９号

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＯＬＥＤ素子に与えられる発光電流量は、駆動トランジスタによって制御される。そのため、階調レベルに応じて駆動トランジスタの制御信号を適切に生成することが重要である。

【課題を解決するための手段】

【0006】

本開示の一態様の表示装置は、表示パネルと、前記表示パネルを制御する制御回路と、を含む。前記表示パネルは、複数の発光素子と前記複数の発光素子の各発光素子の発光を制御する画素回路と、前記画素回路に第１データ信号を供給する第１データ線と、前記画素回路に第２データ信号を供給する第２データ線と、前記画素回路を制御するための１つ以上の走査線と、を含む。前記画素回路は、半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極とを含み、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタと、前記第１データ線と前記第１ゲート電極に接続され、前記走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第１スイッチトランジスタと、前記第２データ線と前記第２ゲート電極に接続され、前記走査線に与えられた走査信号によってＯＮまたはＯＦＦに制御される第２スイッチトランジスタとを含む。前記制御回路は、前記第１スイッチトランジスタがＯＮの状態で前記第１ゲート電極に前記第１データ線を介して第１データ信号を供給した後、前記第１スイッチトランジスタをＯＦＦし、前記第２スイッチトランジスタがＯＮの状態で前記第２ゲート電極に前記第２データ線を介して第２データ信号を供給した後、前記第２スイッチトランジスタをＯＦＦし、各画素回路において、前記第２データ信号の電圧を予め設定された関係に従って前記第１データ信号の電圧に応じて変化させる。

【0007】

本開示の一態様の表示装置は、表示パネルと、前記表示パネルを制御する制御回路と、を含む。前記表示パネルは、複数の発光素子と前記複数の発光素子の各発光素子の発光を制御する画素回路と、前記画素回路に第１データ信号及び第２データ信号を供給するデータ線と、前記画素回路を制御するための第１走査線及び第２走査線とを含む。前記画素回路は、半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極とを含み、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタと、前記データ線と前記第１ゲート電極に接続され、前記第１走査線に与えられた第１走査信号によってＯＮまたはＯＦＦに制御される第１スイッチトランジスタと、前記データ線と前記第２ゲート電極に接続され、前記第２走査線に与えられた第２走査信号によってＯＮまたはＯＦＦに制御される第２スイッチトランジスタとを含む。前記制御回路は、前記第１スイッチトランジスタがＯＮの状態で前記第１ゲート電極に前記データ線を介して第１データ信号を供給した後、前記第１スイッチトランジスタをＯＦＦし、前記第２スイッチトランジスタがＯＮの状態で前記第２ゲート電極に前記データ線を介して第２データ信号を供給した後、前記第２スイッチトランジスタをＯＦＦし、各画素回路において、前記第２データ信号の電圧を予め設定された関係に従って前記第１データ信号の電圧に応じて変化させる。

【0008】

本開示の一態様の表示装置は、表示パネルと、前記表示パネルを制御する制御回路とを含む。前記表示パネルは、複数の発光素子と、前記複数の発光素子の各発光素子の発光を制御する画素回路と、を含む。前記画素回路は、前記発光素子へ供給する駆動電流を制御する、駆動トランジスタを含む。前記駆動トランジスタは、半導体層に第１ゲート絶縁層を介して対向する第１ゲート電極と、前記半導体層に第２ゲート絶縁層を介して対向する第２ゲート電極と、を含み、前記第１ゲート電極に第１データ信号が与えられ、前記第２ゲート電極に第２データ信号が与えられた状態で、前記発光素子へ供給する駆動電流を制御する。前記制御回路は、各画素回路を、複数の表示モードから選択した一つの表示モードによって制御する。前記複数の表示モードは、前記第１データ信号と前記第２データ信号との間のそれぞれ異なる関係及び前記第１データ信号と前記発光素子の輝度レベルとの間のそれぞれ異なる関係により定義される。前記制御回路は、前記第１データ信号及び前記第２データ信号を制御して各画素回路の前記駆動電流を生成する。

【発明の効果】

【0009】

本開示の一態様によれば、表示装置の表示品質を改善できる。

【図面の簡単な説明】

【0010】

【図1】表示装置であるＯＬＥＤ表示装置の構成例を模式的に示す。

【図2】本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。

【図3】駆動トランジスタの断面構造を模式的に示す断面図である。

【図4】図２に示す画素回路を制御する信号のタイミングチャートを示す。

【図5】異なる第２データ信号Ｖｄａｔａ２における、第１データ信号Ｖｄａｔａ１と駆動トランジスタがＯＬＥＤ素子に与える発光電流との関係のシミュレーション結果を示す。

【図6】図２に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。

【図7】図６におけるＶＩＩ－ＶＩＩ´切断線での断面構造を模式的に示す。

【図8】図６におけるＶＩＩＩ－ＶＩＩＩ´切断線での断面構造を模式的に示す。

【図9】本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。

【図10】図９に示す画素回路の駆動タイミングチャートを示す。

【図11】図９に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。

【図12】表示装置の回路構成例を模式的に示す。

【図13】データドライバに含まれる、一つの画素回路列に対する第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２を出力するための回路構成例を示す。

【図14】第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２との間の関係の例を示す。

【図15】本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。

【図16】画素回路の他の構成例を示す。

【図17】図１６に示す画素回路の駆動タイミングチャートを示す。

【図18】図１６に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。

【図19】第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２との間の関係の例を示す。

【図20】図１９に示す第１と第２データ信号との関係による効果を示すグラフである。

【図21】階調レベルと第１データ信号Ｖｄａｔａ１との関係の例を示す。

【図22】ＨＤＲ駆動しない場合の、制御電圧Ｖｄａｔａ２と階調電圧Ｖｄａｔａ１との間の関係の例を示す。

【図23】ＨＤＲモードにおける、制御電圧Ｖｄａｔａ２と階調電圧Ｖｄａｔａ１の関係の例を示す。

【図24】ＨＤＲモードにおける階調電圧Ｖｄａｔａ１と階調電流（輝度）Ｉ＿ｏｌｅｄとの関係の例と、標準モードにおける階調電圧Ｖｄａｔａ１と階調電流（輝度）Ｉ＿ｏｌｅｄとの関係の例を示す。

【図25】マイクロＬＥＤ画素回路の構成例を示す。

【図26】マイクロＬＥＤ画素回路の構造例を模式的に示す平面図である。

【図27】図２６のＹ－Ｙ´切断線での断面図を示す。

【図28】マイクロＬＥＤ表示装置の表示部を模式的に示す斜視図である。

【図29】図２８におけるＡ－Ａ´切断線での断面図である。

【図30】データドライバの例を示す。

【図31】一枚の画像内に、標準モード表示領域とＨＤＲモード表示領域といった、異なる階調特性を持つ画像を混在させる例を示す。

【発明を実施するための形態】

【0011】

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

【0012】

以下において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置のように、発光電流により発光する発光素子を使用する発光型表示装置における、発光素子の発光電流制御を改善するための技術を開示する。

【0013】

本明細書の一実施形態において、駆動トランジスタは、デュアルゲート構造を有する。つまり、駆動トランジスタは、チャネル領域を挟む第１ゲート電極と第２ゲート電極とを含む。第１ゲート電極及び第２ゲート電極とチャネル領域との間にはゲート絶縁層が介在する。

【0014】

駆動トランジスタは、階調レベルに応じた発光電流を発光素子に与えることで、その輝度を制御する。発光電流は、駆動トランジスタの第１ゲート電極及び第２ゲート電極のゲート電圧に応じて変化する。

【0015】

表示パネルを制御する制御回路は、第１ゲート電極に第１データ信号（第１ゲート電圧）を与えると共に、第２ゲート電極に第２データ信号（第２ゲート電圧）を与える。第１ゲート電圧は、所望の階調レベル応じた値を有する。階調レベルは、発光素子の輝度レベルに対応付けられる。より低い階調レベルはより暗い輝度を示し、より高い階調レベルはより明るい輝度を示す。

【0016】

少なくとも一部の階調範囲（輝度範囲）において、第２データ信号は、第１データ信号の変化と共に変化する。第１データ信号依存して変化する第２データ信号は、駆動トランジスタのスレッショルド係数を所望の値に制御することを可能とする。

【0017】

本明細書の一実施形態は、各画素回路において、第２データ信号の電圧を予め設定された関係に従って、第１データ信号の電圧に応じて変化させる。階調レベルに応じた第２データ信号の変化の態様は、第１データ信号の変化の態様と異なる。

【0018】

本明細書の一実施形態において、第２データ信号は、第１データ信号と逆極性の変化を示す。つまり、第２データ信号は、第１データ信号の増加と共に減少し、第１データ信号の減少と共に増加する。本明細書の一実施形態において、一部の範囲は、最低階調レベルから、より高い第１階調レベルまでの連続範囲（低階調範囲と呼ぶ）である。第１階調レベルは、最高階調レベルあり、全階調範囲で第２データ信号は、第１データ信号と逆極性の変化を示してもよい。第１階調レベル以上の範囲において、例えば、第２データ信号は一定であってもよく、第１データ信号と同極性の変化を示してもよい。

【0019】

第１データ信号をＶｄａｔａ１、第２データ信号をＶｄａｔａ２と表す。低階調範囲において、例えば、Ｖｄａｔａ１とＶｄｔａ２とは、次の関係を有してもよい。Ｖｄａｔａ２＝Ｖ０＋ｋ×Ｖｄａｔａ１。ここで、Ｖ０は定数であり、ｋは負の係数である。Ｖｄａｔａ１とＶｄａｔａ２との関係は、ＯＬＥＤ表示装置の設計に従って任意の関数で表され得る。

【0020】

デュアルゲート構造の駆動トランジスタに、変化が逆極性を示すゲート電圧を二つのゲート電極に与えることで、駆動トランジスタのスレッショルド係数を大きくし、階調レベルに応じたより正確な発光電流を発光素子に与えることができる。特に、低階調範囲における当該制御は、階調レベル間の電位差（電圧差）を大きくし、低階調範囲の発光制御をより容易として、表示ムラを効果的に抑制することが可能となる。

【0021】

酸化物半導体ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）は、特に小さいスレッショルド係数を示し、一般に０．２Ｖ／ｄｅｃａｄｅより小さい。そのため、酸化物半導体ＴＦＴを駆動トランジスタとして使用する画素回路において、上記ゲート電圧制御は特に大きな効果を奏することができる。

【0022】

駆動トランジスタは、１フレーム期間又はそれより長い期間において、第１データ信号及び第２データ信号を保持し続けることが重要である。本明細書の一実施形態に係る画素回路は、第１スイッチトランジスタ及び第２スイッチトランジスタを含む。第１スイッチトランジスタは、第１ゲート電極と、第１データ信号を伝送するデータ線との間の導通をＯＮ／ＯＦＦする。第２スイッチトランジスタは、第２ゲート電極と、第２データ信号を伝送するデータ線との間の導通をＯＮ／ＯＦＦする。

【0023】

第１データ信号を伝送するデータ線と第２データ信号を伝送するデータ線とは共通であってもよく、異なっていてもよい。第１スイッチトランジスタは、ＯＮ状態において第１データ信号をデータ線から第１ゲート電極に与えた後、ＯＦＦされる。第２スイッチトランジスタは、ＯＮ状態において第２データ信号をデータ線から第２ゲート電極に与えた後、ＯＦＦされる。

【0024】

これにより、第１データ信号及び第２データ信号は、それぞれ、第１ゲート電極及び第２ゲート電極において、１フレームの間保持される。表示装置は、１フレームの間において、画素行を順次選択して全ての画素行にデータ信号を書き込み、次のデータ信号の書き込みまで全ての画素行でデータ信号を維持して、表示画像を維持する。画像表示のためのデータ信号は、外部から受信した映像データのフレームに基づき生成される。

【0025】

なお、本開示において説明するデュアルゲート構造を有する駆動トランジスタの制御方法及びそれを含む画素回路は、ＯＬＥＤ素子と異なる種類の自発光素子の表示装置に適用することができる。

【0026】

［表示装置構成］
図１は、表示装置であるＯＬＥＤ表示装置１０の構成例を模式的に示す。図１における横方向はＸ軸方向であり、縦方向はＸ軸方向に垂直なＹ軸方向である。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子（発光素子）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板１５０と、を含んで構成されている。

【0027】

ＴＦＴ基板１００と封止基板１５０との間には、例えば、乾燥窒素などの不活性ガスが封入されており、封止されている。他の構造の封止構造部、例えば、封止基板１５０に代えて薄膜封止を使用する封止構造部が利用されてもよい。

【0028】

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査回路１３１、１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の装置と接続される。走査回路１３１、１３２はＴＦＴ基板１００の走査線を駆動する。

【0029】

ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１３４は、走査回路１３１、１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、データ信号を与える。

【0030】

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

【0031】

表示領域１２５は、複数のＯＬＥＤ素子及び複数のＯＬＥＤ素子それぞれの発光を制御する複数の画素回路を含む。カラーＯＬＥＤ表示装置において、各ＯＬＥＤ素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。複数のＯＬＥＤ素子及び複数の画素回路は、例えば、マトリックス状に配列される。

【0032】

後述するように、各画素回路は、デュアルゲート構造を有する駆動ＴＦＴ（駆動トランジスタ）と、駆動ＴＦＴの二つゲート電極それぞれと共通データ線又は異なるデータ線との間に接続された二つのスイッチトランジスタと、を含む。二つのスイッチトランジスタは、それぞれ、対応するゲート電極にデータ信号を与えると共に、データ信号がゲート電電極で１フレーム期間維持されるようにＯＮ／ＯＦＦされる。二つのゲート電極のデータ信号（ゲート電圧）は、駆動ＴＦＴのコンダクタンスをアナログ的に変化させ、階調レベルに対応した順バイアス電流をＯＬＥＤ素子に供給する。

【0033】

［画素回路構成］
図２は、本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。画素回路は、ｌ段目（ｌは整数）の画素回路行に含まれている。画素回路は、ゲート電極、ソース領域及びドレイン領域を持った４つのトランジスタ（ＴＦＴ）Ｍ１～Ｍ４を含む。本例において、全てのトランジスタＭ１～Ｍ４はＮ型ＴＦＴである。Ｎ型ＴＦＴは、例えば、酸化物半導体ＴＦＴである。

【0034】

トランジスタＭ１は、ＯＬＥＤ素子Ｅ１への発光電流量を制御する駆動トランジスタである。トランジスタＭ１は、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を含む、デュアルゲート構造を有する。駆動トランジスタＭ１のドレイン領域は、正電源電位ＰＶＤＤを伝送する電源線２４１に接続されている。駆動トランジスタＭ１は、電源線２４１からＯＬＥＤ素子Ｅ１に与える発光電流量を、ゲート電極Ｇ１及びＧ２におけるゲート電圧に応じて制御する。

【0035】

画素回路は、保持容量素子Ｃｓｔ１及びＣｓｔ２を含む。保持容量素子Ｃｓｔ１は、第３容量素子であり、正電源電位ＰＶＤＤを伝送する電源線２４１と駆動トランジスタＭ１の第１ゲート電極Ｇ１との間に接続されている。保持容量素子Ｃｓｔ１は、駆動トランジスタＭ１の第１ゲート電極Ｇ１と電源線２４１との間の電圧を保持する。駆動トランジスタＭ１のドレイン領域は電源線２４１に接続され、ドレイン電位は正電源電位ＰＶＤＤである。

【0036】

保持容量素子Ｃｓｔ１と、第１ゲート電極Ｇ１のゲート容量に蓄積される電荷によって、第１ゲート電極Ｇ１のゲート電圧を保持する。第１ゲート電極Ｇ１のゲート電圧は、第１データ線２０１により伝送される第１データ信号Ｖｄａｔａ１に応じた値である。設計によっては、保持容量素子Ｃｓｔ１は省略してもよい。

【0037】

保持容量素子Ｃｓｔ２は、第４容量素子であり、正電源電位ＰＶＤＤを伝送する電源線２４１と駆動トランジスタＭ１の第２ゲート電極Ｇ２との間に接続されている。保持容量素子Ｃｓｔ２は、駆動トランジスタＭ１の第２ゲート電極Ｇ２と電源線２４１との間の電圧を保持する。

【0038】

保持容量素子Ｃｓｔ２と、第２ゲート電極Ｇ２のゲート容量に蓄積される電荷によって、第２ゲート電極Ｇ２のゲート電圧を保持する。第２ゲート電極Ｇ２のゲート電圧は、第２データ線２０２により伝送される第２データ信号Ｖｄａｔａ２に応じた値である。本明細書の一実施形態において、保持容量素子Ｃｓｔ２の容量値及び面積は、保持容量素子Ｃｓｔ１より小さい。これにより、駆動トランジスタＭ１を適切に制御しつつ、画素回路の実装がより容易となる。設計によっては、保持容量素子Ｃｓｔ２は省略してもよい。

【0039】

トランジスタＭ２は、第１データ信号Ｖｄａｔａ１を供給する画素回路を選択し、第１ゲート電極Ｇ１に対して第１データ信号（電圧）Ｖｄａｔａ１を与えるための第１スイッチトランジスタである。トランジスタＭ２のソース／ドレイン領域（ソース領域又はドレイン領域）の一方は、第１ゲート電極Ｇ１と第１保持容量素子Ｃｓｔ１との間のノードに接続され、他方は第１データ信号Ｖｄａｔａ１を伝送するデータ線２０１に接続されている。

【0040】

トランジスタＭ２のゲート電極は、例えば、走査回路１３１からの選択信号Ｓ２を伝送する伝送線２１２に接続されている。トランジスタＭ２は、選択信号Ｓ２により制御される。トランジスタＭ２がＯＮのとき、トランジスタＭ２は、ドライバＩＣ１３４からデータ線２０１を介して供給される第１データ信号Ｖｄａｔａ１を、第１ゲート電極Ｇ１及び第１保持容量素子Ｃｓｔ１に与える。

【0041】

トランジスタＭ４は、第２データ信号Ｖｄａｔａ２を供給する画素回路を選択し、第２ゲート電極Ｇ２に対して第２データ信号（電圧）Ｖｄａｔａ２を与えるための第２スイッチトランジスタである。トランジスタＭ４のソース／ドレイン領域の一方は、第２ゲート電極Ｇ２と第２保持容量素子Ｃｓｔ２との間のノードに接続され、他方は第２データ信号Ｖｄａｔａ２を伝送するデータ線２０２に接続されている。

【0042】

トランジスタＭ４のゲート電極は、例えば、走査回路１３１からの選択信号Ｓ２を伝送する伝送線２１２に接続されている。トランジスタＭ４は、選択信号Ｓ２により制御される。トランジスタＭ４がＯＮのとき、トランジスタＭ４は、ドライバＩＣ１３４からデータ線２０２を介して供給される第２データ信号Ｖｄａｔａ２を、第２ゲート電極Ｇ２及び第２保持容量素子Ｃｓｔ２に与える。

【0043】

ＯＬＥＤ素子Ｅ１のカソードは、カソード電源電位ＰＶＥＥを与える電源線２０４に接続されている。図２の例において、ＯＬＥＤ素子Ｅ１のアノードは駆動トランジスタＭ１のソース領域と接続されている。トランジスタＭ３は、駆動トランジスタＭ１のソース領域及びＯＬＥＤ素子Ｅ１のアノードへのリセット電位Ｖｒｓｔの供給のために動作する。

【0044】

トランジスタＭ３のソース／ドレイン領域の一方はリセット電位Ｖｒｓｔを伝送する電源線２４２に接続され、他方は駆動トランジスタＭ１のソース領域及びＯＬＥＤ素子Ｅ１のアノードに接続されている。リセット電位Ｖｒｓｔは、例えばカソード電源電位ＰＶＥＥと同電位又はそれより低い電位でもよい。これらが同電位（例えば接地電位）である場合、リセット電位Ｖｒｓｔとカソード電源電位ＰＶＥＥの伝送線（電源線）を共用できる。カソード電源電位ＰＶＥＥを、正電源電位ＰＶＤＤと比較して負電源電位と呼ぶことがある。

【0045】

トランジスタＭ３のゲート電極は選択信号Ｓ３を伝送する制御信号線２１３に接続され、トランジスタＭ３は、選択信号Ｓ３により制御される。トランジスタＭ３は、走査回路１３１からの選択信号Ｓ３によりＯＮにされると、電源線２４２により伝送されたリセット電位Ｖｒｓｔを、駆動トランジスタＭ１のソース領域及びＯＬＥＤ素子Ｅ１のアノードへ与える。

【0046】

画素回路は、容量素子Ｃ１及びＣ２を含む。これらの容量値及び面積は他例えば同一である。容量素子Ｃ１は、第１容量素子であり、駆動トランジスタＭ１の第１ゲート電極Ｇ１とソース領域との間に接続されている。容量素子Ｃ２は、第２容量素子であり、駆動トランジスタＭ１の第２ゲート電極Ｇ２とソース領域との間に接続されている。

【0047】

上述のように、駆動トランジスタＭ１のソース電位はリセット電位Ｖｒｓｔに一旦充電される。ＯＬＥＤ素子Ｅ１の発光期間中、駆動トランジスタＭ１のソース電位は、発光電流値（駆動電流値）で定まる電位ＶＡまで上昇する。そのため、電位変化分（ＶＡ－Ｖｒｓｔ）を容量素子Ｃ１、Ｃ２によって駆動トランジスタＭ１のゲート電位に追加する（Ｂｏｏｔｓｔｒａｐ）ことで、駆動トランジスタＭ１の定電流動作を実現できる。

【0048】

［駆動トランジスタの構造］
図３は、駆動トランジスタＭ１の断面構造を模式的に示す断面図である。絶縁性基板ＳＵＢ上に下地層ＵＬが積層され、その上に、駆動トランジスタＭ１が形成されている。本明細書において、基板からより遠い側を上側、基板により近い側を下側と呼ぶ。

【0049】

駆動トランジスタＭ１は、第２ゲート電極Ｇ２と、第２ゲート電極Ｇ２と酸化物半導体層ＯＳとの間のゲート絶縁層ＧＩ２を含む。第２ゲート電極Ｇ２は、ボトムゲート電極であり、絶縁層ＧＩ２を第２ゲート絶縁層又はボトムゲート絶縁層とも呼ぶ。酸化物半導体層ＯＳは、金属酸化物で形成されている。

【0050】

酸化物半導体層ＯＳは、ソース領域ＳＲ、ドレイン領域ＤＲ、面内方向においてソース領域ＳＲ及びドレイン領域ＤＲの間のチャネル領域ＣＲを含む。第２ゲート絶縁層ＧＩ２は、例えば、シリコン酸化物層、又は、シリコン酸化物（上側）／シリコン窒化物（下側）の積層である。

【0051】

酸化物半導体層ＯＳは、第２ゲート絶縁層ＧＩ２上に直接（接触して）形成されている。金属酸化物は、例えば、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。ソース領域ＳＲ、ドレイン領域ＤＲは、低抵抗化された金属酸化物で形成されている。チャネル領域ＣＲは、低抵抗化されていない金属酸化物（半導体）で形成されている。

【0052】

第２ゲート電極Ｇ２は、第２ゲート絶縁層ＧＩ２を挟んでチャネル領域ＣＲと対向している。第２ゲート電極Ｇ２、第２ゲート絶縁層ＧＩ２及びチャネル領域ＣＲは、この順で下から（基板側から）並ぶように積層されている。第２ゲート絶縁層ＧＩ２は、チャネル領域ＣＲ及び第２ゲート電極Ｇ２と接触している。第２ゲート電極Ｇ２には、第２データ信号Ｖｄａｔａ２に応じた信号電圧が与えられる。

【0053】

駆動トランジスタＭ１は、さらに、第１ゲート電極Ｇ１と、積層方向において第１ゲート電極Ｇ１とチャネル領域ＣＲとの間に存在するゲート絶縁層ＧＩ１を含む。第１ゲート電極Ｇ１は、トップゲート電極であり、絶縁層ＧＩ１を第１ゲート絶縁層又はトップゲート絶縁層とも呼ぶ。

【0054】

第１ゲート絶縁層ＧＩ１は、例えば、シリコン酸化膜、シリコン窒化膜、又はこれらの積層膜である。チャネル領域ＣＲ、第１ゲート絶縁層ＧＩ１及び第１ゲート電極Ｇ１は、この順で下から（基板側から）並ぶように積層されており、第１ゲート絶縁層ＧＩ１は、チャネル領域ＣＲ及び第１ゲート電極Ｇ１と接触している。

【0055】

第１ゲート電極Ｇ１には、第１データ信号Ｖｄａｔａ１に応じた信号電圧が与えられる。第１ゲート電極Ｇ１は、ソース領域ＳＲ、ドレイン領域ＤＲの形成のためのマスクとして使用され得る（セルフアライン）。また、第１ゲート電極Ｇ１は、チャネル領域ＣＲへの外光を遮蔽できる。

【0056】

第１ゲート電極Ｇ１及びそれより下の層は、層間絶縁層ＩＬＤ及びその上のパッシベーション層ＰＡＳで覆われている。これらは、絶縁層である。ソース電極ＳＥは、層間絶縁層ＩＬＤ及び第１ゲート絶縁層ＧＩ１を貫通して、ソース領域ＳＲに接触している。ドレイン電極ＤＥは、層間絶縁層ＩＬＤ及び第１ゲート絶縁層ＧＩ１を貫通して、ドレイン領域ＤＲに接触している。

【0057】

［画素回路動作］
図４は、図２に示す画素回路を制御する信号のタイミングチャートを示す。図４は、ｌ番目の行を選択し、データ信号を画素回路に書き込むためのタイミングチャートを示す。具体的には、図４は、選択信号Ｓ２、選択信号Ｓ３、第１データ信号Ｖｄａｔａ１、第２データ信号Ｖｄａｔａ２を示す。上下に延びる破線の間隔は一定であり、１Ｈ期間を示す。

【0058】

時刻Ｔ０より前の期間は発光期間である。選択信号Ｓ２、選択信号Ｓ３はＬｏｗである。この期間において、トランジスタＭ２～Ｍ４はＯＦＦである。そのため、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート電圧が維持され、駆動トランジスタＭ１を介して、データ信号の階調に応じた一定の発光電流が、電源線２４１からＯＬＥＤ素子Ｅ１に与えられ、ＯＬＥＤ素子Ｅ１は発光している。

【0059】

時刻Ｔ０からＴ１は、リセット期間である。時刻Ｔ０の直後、選択信号Ｓ３が、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ２はＬｏｗのままである。選択信号Ｓ３に変化に応じて、トランジスタＭ３はＯＮとなる。トランジスタＭ２及びＭ４はＯＦＦのままである。トランジスタＭ３はＯＮであるので、駆動トランジスタＭ１のソース領域及びＯＬＥＤ素子Ｅ１のアノードがリセット電位Ｖｒｓｔとなる。

【0060】

時刻Ｔ１の直前に、選択信号Ｓ３が、ＨｉｇｈからＬｏｗに変化し、トランジスタＭ３はＯＦＦとなる。時刻Ｔ１の直後に、選択信号Ｓ２が、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ２に変化に応じて、トランジスタＭ２及びＭ４はＯＮとなる。

【0061】

ＯＮ状態のトランジスタＭ２を介して、第１データ信号Ｖｄａｔａ１が、第１ゲート電極Ｇ１に与えられる。同時に、ＯＮ状態のトランジスタＭ４を介して、第２データ信号Ｖｄａｔａ２が、第２ゲート電極Ｇ２に与えられる。第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２は、１Ｈ周期で、対応する画素行への電圧に変化する。上述のように、各画素に対する第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２は、逆極性の変化を示す。

【0062】

図５は、異なる第２データ信号Ｖｄａｔａ２における、第１データ信号Ｖｄａｔａ１と駆動トランジスタＭ１がＯＬＥＤ素子に与える発光電流との関係のシミュレーション結果を示す。グラフの横軸は第１データ信号Ｖｄａｔａ１を示し、縦軸は発光電流のｌｏｇ値を示す。

【0063】

線３５１は、第２データ信号Ｖｄａｔａ２＝６．０＋Ｖｄａｔａ１における、第１データ信号Ｖｄａｔａ１と発光電流との関係を示す。線３５２は、第２データ信号Ｖｄａｔａ２＝６．０における、第１データ信号Ｖｄａｔａ１と発光電流との関係を示す。線３５３は、第２データ信号Ｖｄａｔａ２＝６．０－０．５＊Ｖｄａｔａ１における、第１データ信号Ｖｄａｔａ１と発光電流との関係を示す。線３５４は、第２データ信号Ｖｄａｔａ２＝６．０－Ｖｄａｔａ１における、第１データ信号Ｖｄａｔａ１と発光電流との関係を示す。

【0064】

図５に示す例において、各線の第２データ信号Ｖｄａｔａ２は、Ｖ０＋ｋ＊Ｖｄａｔａ１で与えられる。Ｖ０は６．０であり、ｋは、線に応じた値を示す。ｋの値が小さくなるほど、線の傾きは小さくなる、つまり、駆動トランジスタの閾値電圧Ｖｔｈが増大し、スレッショルド係数（Ｓ係数）は大きくなる。このように、第１データ信号Ｖｄａｔａ１の大きさに依存し、かつ、閾値電圧Ｖｔｈが増大する性質を第２データ信号Ｖｄａｔａ２に持たせることで、駆動トランジスタのＳ係数を大きくすることができる。このように、Ｓ係数の大きさは、比例係数ｋの値によって制御でき、表示性能上最も適切な値を任意に選択が可能である。

【0065】

［画素回路のデバイス構造］
図６は、図２に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。図６において、保持容量素子Ｃｓｔ２は省略されている。また、トランジスタＭ２、Ｍ３及びＭ４は、それぞれ、デュアルゲート構造を有し、上下のゲート電極には同一の制御信号が与えられる。

【0066】

図６は、画素回路における酸化物半導体層ＯＳ及び導体層を示す。斜線を含む矩形は、異なる導体層のコンタクト部を示す。コンタクト部は、積層方向に絶縁層を貫通するビアホール内に形成された導体部である。同一材料からなる同一層のパターンの含まれる要素は、同一タイプの線で表されている。

【0067】

伝送線２１２Ｔ、２１２Ｂは、選択信号Ｓ２を伝送する。伝送線２１３Ｔ、２１３Ｂは、選択信号Ｓ３を伝送する。第１データ線２０１は、第１データ信号Ｖｄａｔａ１を伝送し、第２データ線２０２は、第２データ信号Ｖｄａｔａ２を伝送する。電源線２４１は、正電源電位ＰＶＤＤを伝送し、電源線２４２はリセット電位Ｖｒｓｔを伝送する。

【0068】

図２を参照して説明したように、画素回路は、トランジスタＭ１～Ｍ４を含む。トランジスタそれぞれの半導体層は、酸化物半導体層ＯＳである。上述のように、駆動トランジスタＭ１は、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を含む。第２ゲート電極Ｇ２、伝送線２１２Ｂ、２１３Ｂは、第１金属層のパターンに含まれる。第１ゲート電極Ｇ１、伝送線２１２Ｔ、２１３Ｔ及び電源線２４２は、第２金属層のパターンに含まれる。データ線２０１、２０２及び電源線２４１は、第３金属層のパターンに含まれる。絶縁基板から、第１金属層、第２金属層及び第３金属層の順に、これらは積層されている。

【0069】

コンタクト部ＣＯＮＴ１は、トランジスタＭ２のソース／ドレイン領域と第１データ線２０１とのコンタクト部である。コンタクト部ＣＯＮＴ２は、トランジスタＭ４のソース／ドレイン領域と第２データ線２０２とのコンタクト部である。コンタクト部ＣＯＮＴ３は、ＯＬＥＤ素子のアノード電極ＲＥと、画素回路とのコンタクト部である。アノード電極ＲＥは、第３金属層より上層である。

【0070】

図７は、図６におけるＶＩＩ－ＶＩＩ´切断線での断面構造を模式的に示す。図７は、主に、トランジスタＭ１、Ｍ２及びＭ４を示す。ポリイミドやガラスで形成された基板ＳＵＢ上に、画素回路の積層構造が形成されている。基板ＳＵＢ上に、例えばシリコン窒化物層である、下地層ＵＬが形成されている。

【0071】

第１金属層が、下地層ＵＬ上に積層されている。具体的には、選択信号Ｓ２を伝送する伝送線２１２Ｂ、駆動トランジスタＭ１の第２ゲート電極Ｇ２が図示されている。図７に示すように、伝送線２１２Ｂの一部は、トランジスタＭ２及びＭ４それぞれのボトムゲート電極を構成する。第１金属層は、例えば、Ｗ、Ｍｏ、Ｔａ等の金属又はこれらの合金で形成することができる。

【0072】

ゲート絶縁層ＧＩ２が、第１金属層を覆うように積層されている。ゲート絶縁層ＧＩ２は、例えば、シリコン酸化物やシリコン窒化物で形成される。酸化物半導体層ＯＳが、ゲート絶縁層ＧＩ２上に積層されている。酸化物半導体層ＯＳは、低抵抗化された二つのソース／ドレイン領域及びそれらの間の高抵抗のチャネル領域を含む。さらに、ゲート絶縁層ＧＩ１が、酸化物半導体層ＯＳを覆うように積層されている。ゲート絶縁層ＧＩ１は、例えば、シリコン酸化物やシリコン窒化物で形成される。

【0073】

第２金属層が、ゲート絶縁層ＧＩ１上に積層されている。具体的には、選択信号Ｓ２を伝送する伝送線２１２Ｔ、駆動トランジスタＭ１の第１ゲート電極Ｇ１が図示されている。図７に示すように、伝送線２１２Ｔの一部は、トランジスタＭ２及びＭ４それぞれのトップゲート電極を構成する。第２金属層は、例えば、Ｗ、Ｍｏ、Ｔａ等の金属又はこれらの合金で形成することができる。

【0074】

層間絶縁層ＩＬＤが、第２金属層を覆うように積層されている。層間絶縁層ＩＬＤは、例えば、シリコン酸化物又はシリコン窒化物で形成できる。第３金属層が、層間絶縁層ＩＬＤ上に形成されている。第３金属層は、例えば、Ａｌ単層又はＴｉ／Ａｌ／Ｔｉの積層構造を有することができる。

【0075】

第３金属層に含まれる要素として、図７は、第１データ信号Ｖｄａｔａ１の伝送線２０１、第２データ信号Ｖｄａｔａ２の伝送線２０２、電源線２４１を示す。さらに、トランジスタＭ２のソース／ドレイン領域と駆動トランジスタＭ１の第１ゲート電極Ｇ１との間の接続部ＩＣ１及び、トランジスタＭ４のソース／ドレイン領域と駆動トランジスタＭ１の第２ゲート電極Ｇ２との間の接続部ＩＣ２を示す。

【0076】

伝送線２０１及び２０２は、それぞれ、層間絶縁層ＩＬＤ及びゲート絶縁層ＧＩ１を貫通するコンタクトホールを介して、酸化物半導体層ＯＳと直接接触している。相互接続部ＩＣ１は、層間絶縁層ＩＬＤ及びゲート絶縁層ＧＩ１を貫通するコンタクトホールを介して、トランジスタＭ２の酸化物半導体層ＯＳと直接接触し、ゲート絶縁層ＧＩ１を貫通するコンタクトホールを介して、駆動トランジスタＭ１の第１ゲート電極Ｇ１と直接接触している。

【0077】

相互接続部ＩＣ２は、層間絶縁層ＩＬＤ及びゲート絶縁層ＧＩ１を貫通するコンタクトホールを介して、トランジスタＭ４の酸化物半導体層ＯＳと直接接触し、層間絶縁層ＩＬＤ、ゲート絶縁層ＧＩ１、ゲート絶縁層ＧＩ２を貫通するコンタクトホールを介して、駆動トランジスタＭ１の第２ゲート電極Ｇ２と直接接触している。

【0078】

パッシベーション層ＰＡＳ及びその上の平坦化層ＰＬＮが、それらの下層を覆うように形成されている。これらは、有機又は無機絶縁体で形成することができる。ＯＬＥＤ素子のアノード電極ＲＥが、平坦化層ＰＬＮ上に形成されている。アノード電極ＲＥは、例えば、ＩＴＯ／Ａｇ／ＩＴＯ構造又はＩＺＯ／Ａｇ／ＩＺＯ構造を有する。

【0079】

図８は、図６におけるＶＩＩＩ－ＶＩＩＩ´切断線での断面構造を模式的に示す。図８は、主に、トランジスタＭ３、容量素子Ｃ２、保持容量素子Ｃｓｔ１及び駆動トランジスタＭ１を示す。以下においては、図７に示されていない構成要素について主に説明する。

【0080】

第１金属層は、選択信号Ｓ３を伝送する伝送線２１３Ｂ及び容量素子Ｃ２の電極を含む。伝送線２１３Ｂの一部は、トランジスタＭ３のボトムゲート電極を構成する。容量素子Ｃ２は、第１金属層内の電極、トランジスタＭ３のソース／ドレイン領域及びそれらの間のゲート絶縁層ＧＩ２で構成される。

【0081】

第２金属層は、リセット電位Ｖｒｓｔを伝送する電源線２４２、選択信号Ｓ３を伝送する伝送線２１３Ｔを含む。伝送線２１３Ｔの一部は、トランジスタＭ３のトップゲート電極を構成する。

【0082】

第３金属層は、電源線２４２とトランジスタＭ３のソース／ドレイン領域との間の相互接続部ＩＣ３を含む。相互接続部ＩＣ３は、層間絶縁層ＩＬＤ及びゲート絶縁層ＧＩ１を貫通するコンタクトホールを介して、トランジスタＭ３の酸化物半導体層ＯＳと直接接触し、層間絶縁層ＩＬＤを貫通するコンタクトホールを介して、電源線２４２と直接接触している。

【0083】

正電源電位の電源線２４１の一部は、保持容量素子Ｃｓｔ１の電極を構成する。保持容量素子Ｃｓｔ１は、電源線２４１、駆動トランジスタＭ１の第１ゲート電極Ｇ１及びそれらの間の層間絶縁層ＩＬＤで構成されている。

【0084】

［画素回路構成例］
図９は、本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。この画素回路は、駆動トランジスタＭ１の閾値電圧Ｖｔｈを補償する。図２に示す画素回路構成との相違を主に説明する。この画素回路は、図２の画素回路構成に加えて、トランジスタＭ５及びＭ６を含む。これらは、Ｎ型ＴＦＴである。また、選択信号Ｓ４を伝送する伝送線２１４及び基準電源電位Ｖｒｅｆを伝送する電源線２４３が追加されている。基準電源電位Ｖｒｅｆの値は、例えば、正電源電位ＰＶＤＤとリセット電源電位Ｖｒｓｔとの間の値であり、リセット電源電位Ｖｒｓｔより数Ｖ高い電位であってもよい。

【0085】

トランジスタＭ５は、駆動トランジスタＭ１の第１ゲート電極Ｇ１（図９において符号省略）と基準電源電位の電源線２４３との間に接続されている。そのゲート電極は選択信号Ｓ４の伝送線２１４に接続されている。トランジスタＭ６は、駆動トランジスタＭ１の第２ゲート電極Ｇ２（図９において符号省略）と基準電源電位の電源線２４３との間に接続されている。そのゲート電極は選択信号Ｓ４の伝送線２１４に接続されている。

【0086】

図１０は、図９に示す画素回路の駆動タイミングチャートを示す。具体的には、図１０は、（ｎ－１）行目、ｎ行目、ｎ＋１行目の画素回路行それぞれの、制御信号Ｓ２、Ｓ３、Ｓ４及びデータ信号Ｖｄａｔａ１、Ｖｄａｔａ２の時間変化を示す。隣接画素回路行の間において、同種の制御信号は、１Ｈだけ位相がずれている。

【0087】

ｎ行目の画素回路の制御を例として説明する。時刻Ｔ１０において、選択信号Ｓ４（ｎ）が、ＬｏｗからＨｉｇｈに変化する。これにより、トランジスタＭ５及びＭ６がＯＮになる。また、選択信号Ｓ３（ｎ）が、ＬｏｗからＨｉｇｈに変化する。これにより、トランジスタＭ３がＯＮになる。選択信号Ｓ２（ｎ）はＬｏｗのままであり、トランジスタＭ２及びＭ４はＯＦＦのままである。

【0088】

時刻Ｔ１０から２Ｈ後の時刻Ｔ１１において、選択信号Ｓ３（ｎ）が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ４（ｎ）はＨｉｇｈのままであり、選択信号Ｓ２（ｎ）はＬｏｗのままである。選択信号Ｓ３（ｎ）の変化に応答して、トランジスタＭ３がＯＦＦになる。

【0089】

時刻Ｔ１１から５Ｈ後の時刻Ｔ１２において、選択信号Ｓ４（ｎ）は、Ｈｉｇｈを維持する。選択信号Ｓ３（ｎ）、Ｓ２（ｎ）はＬｏｗのままである。時刻Ｔ１１からＴ１２の期間において、保持容量素子Ｃｓｔ１、Ｃｓｔ２には、駆動トランジスタＭ１の第１ゲート側及び第２ゲート側の閾値電圧Ｖｔｈを補償する電圧が充電される。

【0090】

時刻Ｔ１２から１Ｈ後の時刻Ｔ１３において、選択信号Ｓ４（ｎ）が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ４（ｎ）の変化に応答して、トランジスタＭ５及びＭ６がＯＦＦになる。選択信号Ｓ２（ｎ）が、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３（ｎ）はＬｏｗのままである。選択信号Ｓ２（ｎ）の変化に応答して、トランジスタＭ２及びＭ４がＯＮになる。データ信号Ｖｄａｔａ１、Ｖｄａｔａ２が画素回路に書き込まれる。

【0091】

時刻Ｔ１３から１Ｈ後の時刻Ｔ１４において、選択信号Ｓ２（ｎ）が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ４（ｎ）、Ｓ３（ｎ）はＬｏｗのままである。選択信号Ｓ２（ｎ）の変化に応答して、トランジスタＭ２及びＭ４がＯＦＦになる。時刻Ｔ１４に、ｎ行目の画素回路行の発光期間が開始する。

【0092】

図１１は、図９に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。図１１において、保持容量素子Ｃｓｔ２は省略されている。図６に示す画素回路例と同一の構成要素は、異なる形状を有していても、同一符号で指示されている。図１１は、図６に示す画素回路の構成要素に加えて、トランジスタＭ５、Ｍ６、選択信号Ｓ４の伝送線２１４Ｔ、２１４Ｂ、及び基準電源電位Ｖｒｅｆの電源線２４３を示す。トランジスタＭ５、Ｍ６は酸化物半導体ＴＦＴである。

【0093】

トランジスタＭ５及びＭ６は、それぞれ、デュアルゲート構造を有し、上下のゲート電極には同一の制御信号が与えられる。伝送線２１４Ｔ、２１４Ｂは、選択信号Ｓ４を伝送する。伝送線２１４Ｔの一部は、トランジスタＭ５のトップゲート電極を構成し、他の一部はトランジスタＭ６のトップゲート電極を構成する。伝送線２１４Ｂの一部は、トランジスタＭ５のボトムゲート電極を構成し、他の一部はトランジスタＭ６のボトムゲート電極を構成する。伝送線２１４Ｂは第１金属層に含まれ、伝送線２１４Ｔは第２金属層に含まれる。

【0094】

基準電源電位Ｖｒｅｆの電源線２４３は、第２金属層に含まれる。相互接続部ＩＣ４は、電源線２４３とトランジスタＭ５のソース／ドレイン領域とをコンタクト部を介して接続する。相互接続部ＩＣ５は、電源線２４３とトランジスタＭ６のソース／ドレイン領域とをコンタクト部を介して接続する。

【0095】

図１２は、表示装置の回路構成例を模式的に示す。画素回路は、図９に示す構成を有する。表示装置は、表示領域はマトリックス状に配列された画素回路３７０を含む。図１２は、例として、一つの画素回路を符号３７０で指示している。画素回路の数及びサイズは、実際の構成とは異なる。

【0096】

制御回路は、表示領域の外側に配置されたデータドライバ３５１、及び電源回路３５２、走査回路３６１、３６２、３６３、を含む。データドライバ３５１は、画素回路列それぞれに第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２を出力する。電源回路３５２は、画素回路３７０に、正電源電位ＰＶＤＤ、基準電源電位Ｖｒｅｆ及びリセット電源電位Ｖｒｓｔを供給する。データドライバ３５１、及び電源回路３５２は、例えば、ドライバＩＣ１３４に含まれる。

【0097】

走査回路３６１は、画素回路行それぞれの選択信号Ｓ２を順次出力する。走査回路３６２は、画素回路行それぞれの選択信号Ｓ４を順次出力する。走査回路３６３は、画素回路行それぞれの選択信号Ｓ３を順次出力する。

【0098】

図１３は、データドライバ３５１に含まれる、一つの画素回路列に対する第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２を出力するための回路構成例を示す。データドライバ３５１は、第１ＤＡコンバータ（ＤＡＣ１）４０１及び第２ＤＡコンバータ（ＤＡＣ２）４０２、第１バッファアンプ４０５、及び第２バッファアンプ４０６を含む。第１ＤＡコンバータ４０１は、ＤＡ変換のために基準電位（Ｖｏ）及び接地電位が与えられている。第２ＤＡコンバータ４０２は、ＤＡ変換のために基準電位（－Ｖｏ）及び接地電位が与えられている。

【0099】

第１ＤＡコンバータ４０１は、デジタルデータをアナログ信号に変換する。バッファアンプ４０５は第１ＤＡコンバータ４０１からのアナログ信号を増幅して（等倍を含む）、第１データ信号Ｖｄａｔａ１をデータ線に出力する。第２ＤＡコンバータ４０２は、上記デジタルデータをアナログ信号に変換する。バッファアンプ４０６は第２ＤＡコンバータ４０２からのアナログ信号を増幅して（等倍を含む）、第２データ信号Ｖｄａｔａ２をデータ線に出力する。第２ＤＡコンバータ４０２に与える基準電位の選び方で、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２の関係として、望ましい特性を選択することが可能である。

【0100】

図１４は、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２との間の関係の例を示す。グラフの横軸は第１データ信号Ｖｄａｔａ１を示し、縦軸は第２データ信号Ｖｄａｔａ２を示す。実線４５１は、Ｖｄａｔａ２＝Ｖ０－Ｖｄａｔａ１の関係を示す。また、破線４５２は、Ｖｄａｔａ２＝Ｖ０＋ｋ＊Ｖｄａｔａ１（ｋ＜－１）の関係を示す。二点鎖線４５３に示す関係において、低階調領域において、Ｖｄａｔａ２は、Ｖｄａｔａ１の増加と共に線形に減少し、特定の階調レベルからは、一定である。

【0101】

本明細書の一実施形態において、Ｖｄａｔａ２は、映像表示のためのＯＬＥＤ素子の階調（輝度）範囲において、最低階調を含む少なくとも一部の連続領域において、Ｖｄａｔａ１と逆極性の変化を示す。つまり、ＯＬＥＤ素子の最低輝度を含む少なくとも一部の範囲において、Ｖｄａｔａ２のＶｄａｔａ１に対する変化率は、０未満である。これにより、特に低階調において、階調レベル間の電位差（電圧差）を大きくし、低階調範囲の発光制御をより容易として、表示ムラを効果的に抑制することが可能となる。

【0102】

Ｖｄａｔａ２とＶｄａｔａ１との関係は、図１４に示す例に限定されるものではない。例えば、Ｖｄａｔａ２は、少なくとも一部の階調範囲において、Ｖｄａｔａ１の増加と共に非線形に減少し、減少と共に非線形に増加してもよい。Ｖｄａｔａ２のＶｄａｔａ１に対する変化率は、最低階調から最大階調の全域で０以下であってもよく、一部の階調範囲において、Ｖｄａｔａ２のＶｄａｔａ１に対する変化率は、正であってもよい。

【0103】

図１５は、本明細書の一実施形態に係る画素回路及び制御信号の構成例を示す。画素回路は、ｌ段目（ｌは整数）の画素回路行に含まれている。以下において、図２に示す画素回路との相違を主に説明する。

【0104】

図１５の画素回路は、図２の画素回路において、駆動トランジスタＭ１を、Ｐ型ＴＦＴの駆動トランジスタＭ１１に置き換え、保持容量素子Ｃｓｔ１及びＣｓｔ２を、保持容量素子Ｃｓｔ１１及びＣｓｔ１２に置き換える。容量素子Ｃ１及びＣ２は省かれている。

【0105】

トランジスタＭ１１は、ＯＬＥＤ素子Ｅ１への発光電流量を制御する駆動トランジスタである。トランジスタＭ１１は、デュアルゲート構造を有する。駆動トランジスタＭ１１のソース領域は、正電源電位ＰＶＤＤを伝送する電源線２４１に接続されている。駆動トランジスタＭ１１は、電源線２４１からＯＬＥＤ素子Ｅ１に与える発光電流量を、二つのゲート電極Ｇ１１、Ｇ１２におけるゲート電圧に応じて制御する。

【0106】

画素回路は、保持容量素子Ｃｓｔ１１及びＣｓｔ１２を含む。保持容量素子Ｃｓｔ１１は、正電源電位ＰＶＤＤを伝送する電源線２４１と駆動トランジスタＭ１１の第１ゲート電極Ｇ１１との間に接続されている。保持容量素子Ｃｓｔ１１は、駆動トランジスタＭ１１の第１ゲート電極Ｇ１１と電源線２４１との間の電圧を保持する。駆動トランジスタＭ１１のソース領域は電源線２４１に接続され、ソース電位は正電源電位ＰＶＤＤである。

【0107】

保持容量素子Ｃｓｔ１１は、第１ゲート電極Ｇ１１のゲート電圧を、第１ゲート電極Ｇ１１のゲート容量と共に、保持する。第１ゲート電極Ｇ１１のゲート電圧は、第１データ線２０１により伝送される第１データ信号Ｖｄａｔａ１に応じた値である。設計によっては、保持容量素子Ｃｓｔ１１は省略してもよい。

【0108】

保持容量素子Ｃｓｔ１２は、正電源電位ＰＶＤＤを伝送する電源線２４１と駆動トランジスタＭ１の第２ゲート電極Ｇ１２との間に接続されている。保持容量素子Ｃｓｔ１２は、駆動トランジスタＭ１１の第２ゲート電極Ｇ１２と電源線２４１との間の電圧を保持する。

【0109】

保持容量素子Ｃｓｔ１２は、第２ゲート電極Ｇ１２のゲート電圧を、第２ゲート電極Ｇ１２のゲート容量と共に、保持する。第２ゲート電極Ｇ１２のゲート電圧は、第２データ線２０２により伝送される第２データ信号Ｖｄａｔａ２に応じた値である。本明細書の一実施形態において、保持容量素子Ｃｓｔ１２の容量値及び面積は、保持容量素子Ｃｓｔ１１より小さい。これにより、駆動トランジスタＭ１１を適切に制御しつつ、画素回路の実装がより容易となる。設計によっては、保持容量素子Ｃｓｔ１２は省略してもよい。

【0110】

トランジスタＭ２のソース／ドレイン領域（ソース領域又はドレイン領域）の一方は、第１ゲート電極Ｇ１１と第１保持容量素子Ｃｓｔ１１との間のノードに接続され、他方は第１データ信号Ｖｄａｔａ１を伝送するデータ線２０１に接続されている。トランジスタＭ２がＯＮのとき、トランジスタＭ２は、ドライバＩＣ１３４からデータ線２０１を介して供給される第１データ信号Ｖｄａｔａ１を、第１ゲート電極Ｇ１１及び第１保持容量素子Ｃｓｔ１１に与える。

【0111】

トランジスタＭ４のソース／ドレイン領域の一方は、第２ゲート電極Ｇ１２と第２保持容量素子Ｃｓｔ１２との間のノードに接続され、他方は第２データ信号Ｖｄａｔａ２を伝送するデータ線２０２に接続されている。トランジスタＭ４がＯＮのとき、トランジスタＭ４は、ドライバＩＣ１３４からデータ線２０２を介して供給される第２データ信号Ｖｄａｔａ２を、第２ゲート電極Ｇ１２及び第２保持容量素子Ｃｓｔ１２に与える。

【0112】

図１５の例において、ＯＬＥＤ素子Ｅ１のアノードは駆動トランジスタＭ１１のドレイン領域と接続されている。トランジスタＭ３のソース／ドレイン領域の一方はリセット電位Ｖｒｓｔを伝送する電源線２４２に接続され、他方は駆動トランジスタＭ１１のドレイン領域及びＯＬＥＤ素子Ｅ１のアノードに接続されている。トランジスタＭ３は、走査回路１３１からの選択信号Ｓ３によりＯＮにされると、電源線２４２により伝送されたリセット電位Ｖｒｓｔを、駆動トランジスタＭ１１のドレイン領域及びＯＬＥＤ素子Ｅ１のアノードへ与える。

【0113】

図１５に示す画素回路を制御する信号のタイミングチャートは、図４に示すタイミングチャートと同様でよい。

【0114】

次に、画素回路の他の構成例を説明する。図１６は、画素回路の他の構成例を示す。図１６の画素回路は、共通のデータ線を介して、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２を受信する。これにより、データ線の数を低減することができる。以下において、図２に示す画素回路との相違を主に説明する。

【0115】

トランジスタＭ４のゲート電極は、選択信号Ｓ１を伝送する伝送線２１１に接続され、選択信号Ｓ１により、ＯＮ／ＯＦＦされる。選択信号Ｓ１は、不図示の走査回路から与えられ得る。伝送線２１１は、選択信号Ｓ２の伝送線２１２及び選択信号Ｓ３の伝送線２１３とは異なる。共通データ線２０５は、時分割によって、第１データ信号Ｖｄａｔａ１及び第２データ信号Ｖｄａｔａ２を伝送する。トランジスタＭ２及びＭ４それぞれの一つのソース／ドレイン領域は、共通データ線２０５に接続されている。図２に示す保持容量素子Ｃｓｔ２は、省略されている。

【0116】

図１７は、図１６に示す画素回路の駆動タイミングチャートを示す。具体的には、図１７は、（ｎ－１）行目、ｎ行目、（ｎ＋１）行目の画素回路行それぞれの、制御信号Ｓ１、Ｓ２、Ｓ３及びデータ信号Ｖｄａｔａ１、Ｖｄａｔａ２の時間変化を示す。隣接画素回路行の間において、同種の制御信号は、２Ｈだけ位相がずれている。

【0117】

ｎ行目の画素回路の制御を例として説明する。時刻Ｔ２０において、選択信号Ｓ３（ｎ）が、ＬｏｗからＨｉｇｈに変化する。これにより、トランジスタＭ３がＯＮになる。また、選択信号Ｓ１（ｎ）、Ｓ２（ｎ）はＬｏｗのままであり、トランジスタＭ２及びＭ４はＯＦＦのままである。

【0118】

時刻Ｔ２０から１Ｈ後の時刻Ｔ２１において、選択信号Ｓ１（ｎ）が、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３（ｎ）はＨｉｇｈのままであり、選択信号Ｓ２（ｎ）はＬｏｗのままである。選択信号Ｓ１（ｎ）の変化に応答して、トランジスタＭ４がＯＮになる。第２データ信号Ｖｄａｔａ２が、トランジスタＭ４を介して画素回路に書き込まれる。

【0119】

時刻Ｔ２１から１Ｈ後の時刻Ｔ２２において、選択信号Ｓ１（ｎ）が、ＨｉｇｈからＬｏｗに変化し、選択信号Ｓ２（ｎ）は、ＬｏｗからＨｉｇｈに変化する。選択信号Ｓ３（ｎ）はＨｉｇｈのままである。選択信号Ｓ１（ｎ）に変化に応答して、トランジスタＭ４がＯＦＦになる。選択信号Ｓ２（ｎ）に変化に応答して、トランジスタＭ２がＯＮになる。第１データ信号Ｖｄａｔａ１が、トランジスタＭ２を介して、画素回路に書き込まれる。

【0120】

時刻Ｔ２２から１Ｈ後の時刻Ｔ２３において、選択信号Ｓ２（ｎ）が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ１（ｎ）はＬｏｗのままであり、選択信号Ｓ３（ｎ）はＨｉｇｈのままである。選択信号Ｓ２（ｎ）の変化に応答して、トランジスタＭ２がＯＦＦになる。

【0121】

時刻Ｔ２３から１Ｈ後の時刻Ｔ２４において、選択信号Ｓ３（ｎ）が、ＨｉｇｈからＬｏｗに変化する。選択信号Ｓ１（ｎ）、Ｓ２（ｎ）はＬｏｗのままである。選択信号Ｓ３（ｎ）の変化に応答して、トランジスタＭ３がＯＦＦになる。時刻Ｔ２４に、ｎ行目の画素回路行の発光期間が開始する。

【0122】

図１８は、図１６に示す画素回路のデバイスを積層方向において見た平面構造を模式的に示す、平面図である。図６に示す画素回路例と同一の構成要素は、異なる形状を有していても、同一符号で指示されている。図１８は、図６に示すデータ線２０１、２０２に代えて、共通データ線２０５を示し、さらに、選択信号Ｓ１の伝送線２１１Ｂ、２１１Ｔを示す。

【0123】

トランジスタＭ２のソース／ドレイン領域は、コンタクト部ＣＯＮＴ５を介して、共通データ線２０５と接続される。トランジスタＭ４のソース／ドレイン領域は、コンタクト部ＣＯＮＴ６を介して、共通データ線２０５と接続される。

【0124】

伝送線２１１Ｔ、２１１Ｂは、選択信号Ｓ１を伝送する。伝送線２１１Ｔの一部は、トランジスタＭ４のトップゲート電極を構成し、伝送線２１１Ｂの一部は、トランジスタＭ４のボトムゲート電極を構成する。伝送線２１１Ｂは第１金属層に含まれ、伝送線２１１Ｔは第２金属層に含まれる。

【0125】

図１９は、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２との間の関係の例を示す。グラフの横軸は第１データ信号Ｖｄａｔａ１を示し、縦軸は第２データ信号Ｖｄａｔａ２を示す。図１９に示す例において、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２との間の関係を示す関数は、連続する二つの線形関数で構成されている。具体的には、それらは、低階調領域における実線４７１で表される関数と、高階調領域における実線４７２で表される関数で構成されている。

【0126】

実線４７１の関係は、Ｖｄａｔａ２＝Ｖ０＋η０＊Ｖｄａｔａ１（η０＜０）で表される。実線４７２の関係は、Ｖｄａｔａ２＝Ｖ１＋η１＊Ｖｄａｔａ１（η１＞０）で表される。実線４７１に示す関係において、Ｖｄａｔａ２は、Ｖｄａｔａ１の増加と共に線形に減少する。実線４７２に示す関係において、Ｖｄａｔａ２は、Ｖｄａｔａ１の増加と共に線形に増加する。

【0127】

図１９に示す例において、映像表示のためのＯＬＥＤ素子の低階調範囲、すなわちＶｄａｔａ１が０Ｖ～４Ｖの範囲において、Ｖｄａｔａ２の変化はＶｄａｔａ１とは逆極性となる。これにより、低階調において、階調レベル間の電位差（電圧差）を大きくし、低階調範囲の発光制御をより容易として、表示ムラを効果的に抑制することが可能となる。また、高階調範囲で、Ｖｄａｔａ２は、Ｖｄａｔａ１と同極性の変化を示す。これにより、最大輝度の低下を抑制できる。このように、図１９に示す関係例は、最大輝度の低下を抑制しつつ、低階調領域だけ、データレンジを拡大し輝度変化を緩やかにすることができる。

【0128】

図２０は、図１９に示す第１と第２データ信号との関係による効果を示すグラフである。横軸は第１データ信号Ｖｄａｔａ１を示し、縦軸はＯＬＥＤ素子へ供給される電流Ｉ＿ｏｌｅｄを示す。電流Ｉ＿ｏｌｅｄが大きい程、ＯＬＥＤ素子の輝度は大きい。線４８１は、図１９に示す第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２と関係での、第１データ信号Ｖｄａｔａ１と電流Ｉ＿ｏｌｅｄとの関係を示す。図１９に示す第１及び第２データ信号は、低階調域のみデータレンジを拡大することができる。

【0129】

以下において、高ダイナミックレンジ（ＨＤＲ）モードでのデータ信号を説明する。ＨＤＲモードは、暗い画素の輝度を変化させることなく明るい画素の輝度を選択的に増大させ、表示画像のダイナミックレンジを拡大する。標準モードにおいて、明暗差の大きい映像の明るい部分を見やすくすると暗い部分がつぶれ、暗い部分を見やすくすると明るい部分が白飛びする。ＨＤＲモードは、暗い部分及び明るい部分のどちらも犠牲にすることがない表示が可能である。ドライバＩＣ１３４を含む制御回路は、外部システムからの指示に従って、複数のモードから一つのモードと画素毎に選択する。なお、モード選択は表示領域全体に対して実行されてもよい。なお、３以上のモードが定義されていてもよく、それらの間において、第１データ信号と第２データ信号との関係が異なっていてよい。

【0130】

上述のように、本明細書の一実施形態の駆動方法は、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２の組み合わせを画素毎に決定することで、画素毎に固有の電圧－発光特性を持たせることができる。つまり、ＨＤＲ駆動（ＨＤＲモード）へ応用が可能となる。以下において、ＨＤＲ駆動の例を、以下に説明する。

【0131】

図２１は、階調レベルと第１データ信号Ｖｄａｔａ１との関係の例を示す。図２１に示す例において、第１データ信号Ｖｄａｔａ１は、階調レベルの増加に対して線形増加する関係を持つ。この関係は、例えば、通常モードとＨＤＲモードに共通であってよい。つまり、全てのモードにおいて、映像データ（から決まる階調レベル）と第１データ信号との間の関係は共通であってよい。

【0132】

図２２は、ＨＤＲ駆動しない場合、ここでは、標準的なγ値＝２．２の階調表示をする場合の、制御電圧Ｖｄａｔａ２と階調電圧Ｖｄａｔａ１との間の関係の例を示す。第１データ信号Ｖｄａｔａ１を階調電圧、第２データ信号Ｖｄａｔａ２を制御電圧と呼ぶ。上述のように、第１データ信号Ｖｄａｔａ１は、映像データから決定される各画素の階調レベルに応じて決定される。制御電圧（第２データ信号）Ｖｄａｔａ２は、予め設定された関数に従って、階調電圧Ｖｄａｔａ１に基づき決まる。

【0133】

図２２の例において、特定値以上の階調電圧範囲では、制御電圧Ｖｄａｔａ２の増加率は略一定（線形変化）である。また、特定値以下において、制御電圧Ｖｄａｔａ２は、階調電圧Ｖｄａｔａ１の増加に対して線形増加する関係を持つ。その変化率は、高階調領域での変化率より大きい。

【0134】

図２３は、ＨＤＲモードにおける、制御電圧Ｖｄａｔａ２と階調電圧Ｖｄａｔａ１の関係の例を示す。階調電圧Ｖｄａｔａ１が２Ｖ～４Ｖの範囲において、制御電圧Ｖｄａｔａ２は減少し、Ｖｄａｔａ１とは逆極性（逆方向）の変化をする。階調電圧Ｖｄａｔａ１が４Ｖより大きく最も高い階調レベルを含む高階調範囲では、Ｖｄａｔａ２はＶｄａｔａ１の増加に対し、超線形（スーパリニア）な関係性をもって増大変化する。スーパリニアは線形（直線）を越えており、スーパリニアは線形関数よりも最終的に速く増加する関数を意味する。図２２に示す標準モードと比較して、制御電圧Ｖｄａｔａ２の最大値と最小値との差分が、より大きい。

【0135】

図２４は、ＨＤＲモードにおける階調電圧Ｖｄａｔａ１と階調電流（輝度）Ｉ＿ｏｌｅｄとの関係の例４９１と、標準モードにおける階調電圧Ｖｄａｔａ１と階調電流（輝度）Ｉ＿ｏｌｅｄとの関係の例４９２を示す。ＨＤＲモードでは、標準モードに比べ最大輝度が増大し、階調電圧Ｖｄａｔａ１に対する階調電流の変化率の変化が緩やかになっている。階調電流の変化が緩やかであることにより、低～中輝度領域で目立つ表示のムラを低減し、かつ高い最大輝度を持つ表示が可能となる。上述のように、異なる表示モードは、第１データ信号と第２データ信号の間の異なる関係及び第１データ信号と発光素子の輝度レベルとの間の異なる関係により定義される。

【0136】

なお、第１データ信号Ｖｄａｔａ１と第２データ信号Ｖｄａｔａ２の組み合わせを画素毎に異ならせ、また、図２２と図２３の特性を切り替えることで、画素毎に異なる電圧－発光特性（モード）を持たせることが可能である。例えば、夜景の花火のような全体的には暗いが一部に非常に明るい部分がある画像の場合、暗い画素の輝度を変化させることなく、明るい画素の輝度だけを増大させて、表示画像のダイナミックレンジを拡大することが可能となるので、より臨場感が高い画像を表示することができる。

【0137】

以下において、発光素子として、ＯＬＥＤ素子の代わりに、マイクロＬＥＤチップ（素子）を使用する構成例を説明する。マイクロＬＥＤチップは、無機化合物半導体を発光材料とする素子であり、ＯＬＥＤ素子に比べ、信頼性が高く、高輝度で発光させる駆動を続けても発光効率の低下が小さい。このため、ダイナミックレンジの広い発光型表示装置として有望である。上記第１データ信号及び第２データ信号による発光素子の制御は、マイクロＬＥＤチップを発光素子として用いたマイクロＬＥＤ表示装置に適用可能である。

【0138】

図２５は、マイクロＬＥＤ画素回路の構成例を示す。図９に示す画素回路との相違を主に説明する。マイクロＬＥＤ画素回路は、図９に示す画素回路のＯＬＥＤ素子Ｅ１に代えて、ＬＥＤチップＬ１を含む。ＬＥＤチップＬ１は、パッド２４７、２４８によって画素回路に接続されている。パッド２４７は、ＬＥＤチップＬ１のアノードと容量素子Ｃ１、Ｃ２及びトランジスタＭ１の接続ノードとを接続する。

【0139】

パッド２４８は、ＬＥＤチップＬ１のカソードとカソード電源電位ＰＶＥＥを伝送するカソード配線ＣＡとを接続する。上記他の構成例のように、第１データ信号を伝送するデータ線と第２データ信号を伝送するデータ線とは共通であってもよく、異なっていてもよい。共通データ線は、時分割で第１データ信号をと第２データ信号を伝送する。

【0140】

図２６は、マイクロＬＥＤ画素回路の構造例を模式的に示す平面図である。図２７は、図２６のＹ－Ｙ´切断線での断面図を示す。図２６において、伝送線Ｓ３１及びＳ３２は、選択信号Ｓ３を伝送する。伝送線Ｓ２１及びＳ２２は、選択信号Ｓ２を伝送する。ＴＦＴ基板にカソード配線ＣＡが形成され、ＴＦＴ基板とＬＥＤチップＬ１はＴＦＴ基板上に形成されたパッド２４７、２４８によって電気的に接続される。

【0141】

図２７を参照して、コンタクト部ＣＯＮＴ７は接続電極ＣＴと、トランジスタＭ１、Ｍ３他のソース／ドレイン等とを相互接続する。コンタクト部ＣＯＮＴ８は、パッド２４７と接続電極ＣＴとを相互接続する。コンタクト部ＣＯＮＴ９は、パッド２４８とカソード配線ＣＡとを相互接続する。

【0142】

ＬＥＤチップＬ１は、アノードＡＥ、カソードＣＥ及びそれらを覆う発光層Ｅ５を含む。アノードＡＥ及びカソードＣＥは、それぞれ、半田ＳＯＬによって、パッド２４７及びＰＡＤ２４８に物理的及び電気的に接続されている。

【0143】

ＴＦＴ基板の絶縁基板ＳＵＢとＬＥＤチップＬ１との間にカソード配線ＣＡが形成されている。ＬＥＤチップＬ１は、パッド２４７、２４８によって画素回路に電気的に接続される。接続はパターニングされた異方性導電フィルム（ＡＣＦ）やソルダが使用される。パッドのない部分の空隙は、樹脂ＦＩＬによって充填される。

【0144】

図２８は、マイクロＬＥＤ表示装置の表示部を模式的に示す斜視図である。ＴＦＴ基板６０５上に、赤のＬＥＤチップ６０１Ｒ、緑のＬＥＤチップ６０１Ｇ、及び青のＬＥＤチップ６０１Ｂが、マトリックス状に配列されている。また、図２８において、データ線又は電源線６１１及び伝送線６１２が例示されている。ＬＥＤチップを除いた場合に露出するパッド２４７、２４８が、説明のために示されている。図２９は、図２８におけるＡ－Ａ´切断線での断面図である。ＴＦＴ基板６０５上に実装されたＬＥＤチップ６０１Ｒ、６０１Ｇ、６０１Ｂの間の領域は、隔壁材６０３が充填されている。隔壁材６０３には、例えば、表面反射率を下げるため黒色レジン等の黒色材が使われる。

【0145】

図３０は、データドライバの例を示す。ここでは、階調電圧Ｖｄａｔａ１は全ての画素で同一とし、制御電圧Ｖｄａｔａ２を変化させることで階調特性を制御する例を説明する。演算器６５１は、表示モード制御信号に従って、画素単位で標準特性またはＨＤＲ特性を決定し、階調データＤ１とあらかじめ保持している変換テーブルＴＢＬに従って制御データＤ２を生成する。

【0146】

変換テーブルＴＢＬは、階調データＤ１と制御データＤ２の関係を規定し、表示モード毎に設定されている。その内容は、図２２又は図２３に示される関数関係をデジタル形式で表す。

【0147】

第１ＤＡコンバータ４０１は、ＤＡ変換のために最大電位Ｖｍａｘ１及び最小電位Ｖｍｉｎ１が与えられている。第２ＤＡコンバータ４０２は、ＤＡ変換のために最大電位Ｖｍａｘ２及び最小電位Ｖｍｉｎ２が与えられている。第１ＤＡコンバータ４０１は、入力された階調データＤ１に従って階調電圧Ｖｄａｔａ１を出力する。第２ＤＡコンバータ４０２は、入力された制御データＤ２に従って制御電圧Ｖｄａｔａ２を出力する。

【0148】

本実施形態の駆動方法を採用したＴＦＴ基板と高信頼なマイクロＬＥＤを組み合わせることにより、輝度ダイナミックレンジの広い発光型表示装置を実現できる。図３１のように、一枚の画像内に、標準モード表示領域７０１とＨＤＲモード表示領域７０２といった、異なる階調特性を持つ画像を混在させることも可能となる。

【0149】

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

【符号の説明】

【0150】

１０ ＯＬＥＤ表示装置
１００ ＴＦＴ基板
１２５ 表示領域
１３１、１３２ 走査回路
１３４ ドライバＩＣ
１３６ デマルチプレクサ
Ｍ３ 駆動トランジスタ
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
Ｃ１、Ｃ２、Ｃｓｔ１、Ｃｓｔ２ 容量素子
Ｍ２、Ｍ４ スイッチトランジスタ
２０１、２０２、２０５ データ線
２１１、２１２ 選択信号の伝送線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】