(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023174626
(43)【公開日】2023-12-07
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09G 3/3233 20160101AFI20231130BHJP
G09G 3/36 20060101ALI20231130BHJP
G09G 3/20 20060101ALI20231130BHJP
G09F 9/30 20060101ALI20231130BHJP
H01L 21/336 20060101ALI20231130BHJP
H01L 29/786 20060101ALI20231130BHJP
【ＦＩ】
G09G3/3233
G09G3/36
G09G3/20 611A
G09G3/20 611H
G09G3/20 624B
G09G3/20 642A
G09G3/20 650C
G09F9/30 338
H01L29/78 612Z
H01L29/78 613Z
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2023149062
(22)【出願日】2023-09-14
(62)【分割の表示】P 2022145811の分割
【原出願日】2018-11-21
(31)【優先権主張番号】P 2017225270
(32)【優先日】2017-11-23
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】川島 進
(72)【発明者】
【氏名】楠本 直人
(57)【要約】
【課題】画像品質を高めることができる表示装置を提供する。
【解決手段】各画素には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持す
ることができる。第１のデータには容量結合によって第２のデータが付加され、表示素子
に供給することができる。したがって、表示装置では補正された画像を表示することがで
きる。また、容量結合動作を行うための基準電位を電源線等から供給する構成とするため
、第１のデータおよび第２のデータを共用の信号線で供給することができる。
【選択図】図１
【解決手段】各画素には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持す
ることができる。第１のデータには容量結合によって第２のデータが付加され、表示素子
に供給することができる。したがって、表示装置では補正された画像を表示することがで
きる。また、容量結合動作を行うための基準電位を電源線等から供給する構成とするため
、第１のデータおよび第２のデータを共用の信号線で供給することができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、回路ブロックと、第１の配線と、第２の配線と、を有する表示装置であって、
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記回路ブロックと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記回路ブロックは、表示素子を有し、
前記第１のトランジスタは、チャネル形成領域に金属酸化物を有し、
前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、
前記第３のトランジスタは、チャネル形成領域に金属酸化物を有する表示装置。
前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のトランジスタのソースまたはドレインの一方は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方は、前記回路ブロックと電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記回路ブロックは、表示素子を有し、
前記第１のトランジスタは、チャネル形成領域に金属酸化物を有し、
前記第２のトランジスタは、チャネル形成領域に金属酸化物を有し、
前記第３のトランジスタは、チャネル形成領域に金属酸化物を有する表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、表示装置に関する。
【0002】
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明
の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・
オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明
の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装
置、蓄電装置、記憶装置、撮像装置、それらの駆動方法、または、それらの製造方法、を
一例として挙げることができる。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、
表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
【背景技術】
【0004】
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが
、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、
酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も
知られている。多元系金属の酸化物の中でも、特にＩｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧ
ＺＯとも呼ぶ）に関する研究が盛んに行われている。
、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、
酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も
知られている。多元系金属の酸化物の中でも、特にＩｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧ
ＺＯとも呼ぶ）に関する研究が盛んに行われている。
【0005】
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもないＣＡＡ
Ｃ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎ
ｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。
非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトラ
ンジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも
結晶性の低い酸化物半導体でさえも微小な結晶を有することが非特許文献４および非特許
文献５に示されている。
Ｃ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎ
ｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照）。
非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトラ
ンジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも
結晶性の低い酸化物半導体でさえも微小な結晶を有することが非特許文献４および非特許
文献５に示されている。
【0006】
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特
許文献６参照）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特
許文献７および非特許文献８参照）。
許文献６参照）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特
許文献７および非特許文献８参照）。
【0007】
また、オフ電流が極めて低いトランジスタをメモリセルに用いる構成の記憶装置が特許文
献１に開示されている。
献１に開示されている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開２０１１－１１９６７４号公報
【非特許文献】
【0009】
【非特許文献1】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１２， ｖｏｌｕｍｅ ４３， ｉｓｓｕｅ １， ｐ．１８３－１８６
【非特許文献2】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， ２０１４， ｖｏｌｕｍｅ ５３， Ｎｕｍｂｅｒ ４Ｓ， ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０
【非特許文献3】Ｓ． Ｉｔｏ ｅｔ ａｌ．， “Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１３， ｐ．１５１－１５４
【非特許文献4】Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， “ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ”， ２０１４， ｖｏｌｕｍｅ ３， ｉｓｓｕｅ ９， ｐ．Ｑ３０１２－Ｑ３０２２
【非特許文献5】Ｓ． Ｙａｍａｚａｋｉ， “ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ”，２０１４， ｖｏｌｕｍｅ ６４， ｉｓｓｕｅ １０， ｐ．１５５－１６４
【非特許文献6】Ｋ． Ｋａｔｏ ｅｔ ａｌ．， “Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ”， ２０１２， ｖｏｌｕｍｅ ５１， ｐ．０２１２０１－１－０２１２０１－７
【非特許文献7】Ｓ． Ｍａｔｓｕｄａ ｅｔ ａｌ．， “２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１５， ｐ．Ｔ２１６－Ｔ２１７
【非特許文献8】Ｓ． Ａｍａｎｏ ｅｔ ａｌ．， “ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”， ２０１０， ｖｏｌｕｍｅ ４１， ｉｓｓｕｅ １， ｐ．６２６－６２９
【発明の概要】
【発明が解決しようとする課題】
【0010】
表示装置では高解像度化が進み、８Ｋ４Ｋ（画素数：７６８０×４３２０）解像度または
それ以上の解像度で表示を行うことができるハードウェアが開発されている。また、輝度
調整によって画像品質を高めるＨＤＲ（ハイダイナミックレンジ）表示技術の導入も進ん
でいる。
それ以上の解像度で表示を行うことができるハードウェアが開発されている。また、輝度
調整によって画像品質を高めるＨＤＲ（ハイダイナミックレンジ）表示技術の導入も進ん
でいる。
【0011】
表示装置で適切な表示を行うためには、画像データを表示装置の解像度に合わせる必要が
ある。例えば、表示装置の解像度が８Ｋ４Ｋであって画像データが４Ｋ２Ｋ（画素数：３
８４０×２１６０）用である場合は、データ数を４倍に変換しなければ全画面表示をする
ことができない。逆に、表示装置の解像度が４Ｋ２Ｋであって画像データが８Ｋ４Ｋ用で
ある場合は、データ数を１／４に変換する必要がある。
ある。例えば、表示装置の解像度が８Ｋ４Ｋであって画像データが４Ｋ２Ｋ（画素数：３
８４０×２１６０）用である場合は、データ数を４倍に変換しなければ全画面表示をする
ことができない。逆に、表示装置の解像度が４Ｋ２Ｋであって画像データが８Ｋ４Ｋ用で
ある場合は、データ数を１／４に変換する必要がある。
【0012】
また、ＨＤＲ処理による画像データの生成やデータ数の変換には専用の回路が必要となり
、消費電力も高めてしまう問題がある。少なくとも元の画像データは変換せずに表示装置
の画素に入力できることが好ましい。
、消費電力も高めてしまう問題がある。少なくとも元の画像データは変換せずに表示装置
の画素に入力できることが好ましい。
【0013】
したがって、本発明の一態様では、画像品質を高めることができる表示装置を提供するこ
とを目的の一つとする。または、画像データを変換せずに適切な表示が行える表示装置を
提供することを目的の一つとする。または、ＨＤＲ表示を行うことができる表示装置を提
供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供
することを目的の一つとする。または、表示画像の輝度を高めることができる表示装置を
提供することを目的の一つとする。または、二つの画像を重ねて表示できる表示装置を提
供することを目的の一つとする。
とを目的の一つとする。または、画像データを変換せずに適切な表示が行える表示装置を
提供することを目的の一つとする。または、ＨＤＲ表示を行うことができる表示装置を提
供することを目的の一つとする。または、アップコンバート動作が行える表示装置を提供
することを目的の一つとする。または、表示画像の輝度を高めることができる表示装置を
提供することを目的の一つとする。または、二つの画像を重ねて表示できる表示装置を提
供することを目的の一つとする。
【0014】
または、低消費電力の表示装置を提供することを目的の一つとする。または、信頼性の高
い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供する
ことを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つ
とする。または、新規な半導体装置などを提供することを目的の一つとする。
い表示装置を提供することを目的の一つとする。または、新規な表示装置などを提供する
ことを目的の一つとする。または、上記表示装置の駆動方法を提供することを目的の一つ
とする。または、新規な半導体装置などを提供することを目的の一つとする。
【0015】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0016】
本発明の一態様は、画像品質を高めることができる表示装置に関する。または、画像処理
を行うことができる表示装置に関する。
を行うことができる表示装置に関する。
【0017】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタ
と、第１の容量素子と、回路ブロックと、第１の配線と、第２の配線と、を有する表示装
置であって、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタ
のソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたは
ドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の
他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
第３のトランジスタのソースまたはドレインの一方は、回路ブロックと電気的に接続され
、第１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され
、第３のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され
、第２のトランジスタのゲートは、第２の配線と電気的に接続され、第３のトランジスタ
のゲートは、第２の配線と電気的に接続され、回路ブロックは、表示素子を有する表示装
置である。
と、第１の容量素子と、回路ブロックと、第１の配線と、第２の配線と、を有する表示装
置であって、第１のトランジスタのソースまたはドレインの一方は、第２のトランジスタ
のソースまたはドレインの一方と電気的に接続され、第２のトランジスタのソースまたは
ドレインの一方は、第１の容量素子の一方の電極と電気的に接続され、第１の容量素子の
他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
第３のトランジスタのソースまたはドレインの一方は、回路ブロックと電気的に接続され
、第１のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され
、第３のトランジスタのソースまたはドレインの他方は、第１の配線に電気的に接続され
、第２のトランジスタのゲートは、第２の配線と電気的に接続され、第３のトランジスタ
のゲートは、第２の配線と電気的に接続され、回路ブロックは、表示素子を有する表示装
置である。
【0018】
また、本発明の他の一態様は、第１のトランジスタと、第２のトランジスタと、第１の回
路および第２の回路と、第１の配線と、第２の配線と、を有する表示装置であって、第１
の回路および第２の回路のそれぞれは、第３のトランジスタと、第１の容量素子と、回路
ブロックと、を有し、第３のトランジスタのソースまたはドレインの一方は、第１の容量
素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、回路ブロックと
電気的に接続され、第１の容量素子の他方の電極は、第１のトランジスタのソースまたは
ドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方
は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の回路
が有する第３のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接
続され、第１のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接
続され、第１の回路が有する第３のトランジスタのゲートは、第２の配線と電気的に接続
され、第２の回路が有する第３のトランジスタのゲートは、第２の配線と電気的に接続さ
れ、第２のトランジスタのゲートは、第２の配線と電気的に接続され、回路ブロックは表
示素子を有する表示装置である。
路および第２の回路と、第１の配線と、第２の配線と、を有する表示装置であって、第１
の回路および第２の回路のそれぞれは、第３のトランジスタと、第１の容量素子と、回路
ブロックと、を有し、第３のトランジスタのソースまたはドレインの一方は、第１の容量
素子の一方の電極と電気的に接続され、第１の容量素子の一方の電極は、回路ブロックと
電気的に接続され、第１の容量素子の他方の電極は、第１のトランジスタのソースまたは
ドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの一方
は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１の回路
が有する第３のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接
続され、第１のトランジスタのソースまたはドレインの他方は、第１の配線と電気的に接
続され、第１の回路が有する第３のトランジスタのゲートは、第２の配線と電気的に接続
され、第２の回路が有する第３のトランジスタのゲートは、第２の配線と電気的に接続さ
れ、第２のトランジスタのゲートは、第２の配線と電気的に接続され、回路ブロックは表
示素子を有する表示装置である。
【0019】
回路ブロックは、第４のトランジスタと、第５のトランジスタと、第２の容量素子と、表
示素子として有機ＥＬ素子と、を有し、有機ＥＬ素子の一方の電極は、第５のトランジス
タのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまた
はドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子
の一方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され
、第４のトランジスタのゲートは、第２の容量素子の他方の電極と電気的に接続され、第
２の容量素子の他方の電極は、第１の容量素子の一方の電極と電気的に接続された構成と
することができる。
示素子として有機ＥＬ素子と、を有し、有機ＥＬ素子の一方の電極は、第５のトランジス
タのソースまたはドレインの一方と電気的に接続され、第５のトランジスタのソースまた
はドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子
の一方の電極は、第４のトランジスタのソースまたはドレインの一方と電気的に接続され
、第４のトランジスタのゲートは、第２の容量素子の他方の電極と電気的に接続され、第
２の容量素子の他方の電極は、第１の容量素子の一方の電極と電気的に接続された構成と
することができる。
【0020】
上記構成において、第４のトランジスタのソースまたはドレインの他方は、第２のトラン
ジスタのソースまたはドレインの他方と電気的に接続することができる。
ジスタのソースまたはドレインの他方と電気的に接続することができる。
【0021】
また、回路ブロックは、第６のトランジスタと、第３の容量素子と、表示素子として液晶
素子と、を有し、液晶素子の一方の電極は、第３の容量素子の一方の電極と電気的に接続
され、第３の容量素子の一方の電極は、第６のトランジスタのソースまたはドレインの一
方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第１の容
量素子の一方の電極と電気的に接続された構成としてもよい。
素子と、を有し、液晶素子の一方の電極は、第３の容量素子の一方の電極と電気的に接続
され、第３の容量素子の一方の電極は、第６のトランジスタのソースまたはドレインの一
方と電気的に接続され、第６のトランジスタのソースまたはドレインの他方は、第１の容
量素子の一方の電極と電気的に接続された構成としてもよい。
【0022】
上記構成において、第３の容量素子の他方の電極は、第２のトランジスタのソースまたは
ドレインの他方と電気的に接続することができる。
ドレインの他方と電気的に接続することができる。
【0023】
第３のトランジスタは、チャネル形成領域に金属酸化物を有し、金属酸化物は、Ｉｎと、
Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と
、を有することが好ましい。
Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と
、を有することが好ましい。
【発明の効果】
【0024】
本発明の一態様を用いることで、画像品質を高めることができる表示装置を提供すること
ができる。または、画像データを変換せずに適切な表示が行える表示装置を提供すること
ができる。または、ＨＤＲ表示を行うことができる表示装置を提供することができる。ま
たは、アップコンバート動作が行える表示装置を提供することができる。または、表示画
像の輝度を高めることができる表示装置を提供することができる。または、二つの画像を
重ねて表示できる表示装置を提供することができる。
ができる。または、画像データを変換せずに適切な表示が行える表示装置を提供すること
ができる。または、ＨＤＲ表示を行うことができる表示装置を提供することができる。ま
たは、アップコンバート動作が行える表示装置を提供することができる。または、表示画
像の輝度を高めることができる表示装置を提供することができる。または、二つの画像を
重ねて表示できる表示装置を提供することができる。
【0025】
または、低消費電力の表示装置を提供することができる。または、信頼性の高い表示装置
を提供することができる。または、新規な表示装置などを提供することができる。または
、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提
供することができる。
を提供することができる。または、新規な表示装置などを提供することができる。または
、上記表示装置の駆動方法を提供することができる。または、新規な半導体装置などを提
供することができる。
【図面の簡単な説明】
【0026】
【図1】画素回路を説明する図。
【図2】画素回路の動作を説明するタイミングチャート。
【図3】画像データの補正および画像の合成を説明する図。
【図4】回路ブロックを説明する図。
【図5】回路ブロックを説明する図。
【図6】画素回路を説明する図。
【図7】画素アレイを説明する図。
【図8】画素アレイの動作を説明するタイミングチャート。
【図9】表示装置を説明するブロック図。
【図10】ニューラルネットワークの構成例を説明する図。
【図11】シミュレーションに用いる画素アレイの構成を説明する図。
【図12】シミュレーションの結果を説明する図。
【図13】シミュレーションの結果を説明する図。
【図14】シミュレーションの結果を説明する図。
【図15】画素の構成を説明する図。
【図16】表示装置を説明する図。
【図17】タッチパネルを説明する図。
【図18】表示装置を説明する図。
【図19】トランジスタを説明する図。
【図20】トランジスタを説明する図。
【図21】トランジスタを説明する図。
【図22】トランジスタを説明する図。
【図23】電子機器を説明する図。
【発明を実施するための形態】
【0027】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定さ
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
れず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変
更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成
において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハ
ッチングを異なる図面間で適宜省略または変更する場合もある。
【0028】
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
本実施の形態では、本発明の一態様である表示装置について、図面を参照して説明する。
【0029】
本発明の一態様は、画素内で画像データを補正する機能を有する表示装置である。各画素
には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持することができる。第
１のデータには容量結合によって第２のデータが付加され、表示素子に供給することがで
きる。または、当該記憶ノードに第２のデータを書き込んだ後に第１のデータを容量結合
で付加することもできる。
には記憶ノードが設けられ、当該記憶ノードに第１のデータを保持することができる。第
１のデータには容量結合によって第２のデータが付加され、表示素子に供給することがで
きる。または、当該記憶ノードに第２のデータを書き込んだ後に第１のデータを容量結合
で付加することもできる。
【0030】
したがって、表示装置では補正された画像を表示することができる。当該補正によって、
画像のアップコンバートを行うことができる。または、表示部における一部または全体の
画像を補正し、ＨＤＲ表示を行うことができる。または、第１のデータおよび第２のデー
タとして同じ画像データを用いることで、表示画像の輝度を大幅に向上させることができ
る。または、第１のデータおよび第２のデータとして異なる画像データを用いることで、
任意の画像を重ねあわせて表示することができる。
画像のアップコンバートを行うことができる。または、表示部における一部または全体の
画像を補正し、ＨＤＲ表示を行うことができる。または、第１のデータおよび第２のデー
タとして同じ画像データを用いることで、表示画像の輝度を大幅に向上させることができ
る。または、第１のデータおよび第２のデータとして異なる画像データを用いることで、
任意の画像を重ねあわせて表示することができる。
【0031】
また、本発明の一態様を用いることで、高解像度用および低解像度用の二つの画像データ
に対して、アップコンバートまたはダウンコンバートすることなく適切な表示を行うこと
ができる。高解像度で表示する場合は、各画素が有する第１のトランジスタを経路して各
画素に個別のデータを供給する。低解像度で表示する場合は、複数の画素と電気的に接続
する第２のトランジスタを経路して当該複数の画素に同一のデータを供給する。
に対して、アップコンバートまたはダウンコンバートすることなく適切な表示を行うこと
ができる。高解像度で表示する場合は、各画素が有する第１のトランジスタを経路して各
画素に個別のデータを供給する。低解像度で表示する場合は、複数の画素と電気的に接続
する第２のトランジスタを経路して当該複数の画素に同一のデータを供給する。
【0032】
ここで、高解像度用の画像データとは、例えば、８Ｋ４Ｋ（画素数：７６８０×４３２０
）に対応するデータに相当する。また、低解像度用の画像データとは、例えば、４Ｋ２Ｋ
（画素数：３８４０×２１６０）に対応するデータに相当する。すなわち、高解像度用画
像データと低解像度用画像データの有効なデータ数（有効な画素数に対応）の比率は４：
１であることを前提とする。
）に対応するデータに相当する。また、低解像度用の画像データとは、例えば、４Ｋ２Ｋ
（画素数：３８４０×２１６０）に対応するデータに相当する。すなわち、高解像度用画
像データと低解像度用画像データの有効なデータ数（有効な画素数に対応）の比率は４：
１であることを前提とする。
【0033】
なお、データ数（画素数）の比率が４：１であれば、上記の例に限らず、高解像度用の画
像データが４Ｋ２Ｋに対応するデータ、低解像度用の画像データがＦｕｌｌＨＤ（画素数
：１９２０×１０８０）に対応するデータであってもよい。または、高解像度用の画像デ
ータが１６Ｋ８Ｋ（画素数：１５３６０×８６４０）に対応するデータ、低解像度用の画
像データが８Ｋ４Ｋに対応するデータであってもよい。
像データが４Ｋ２Ｋに対応するデータ、低解像度用の画像データがＦｕｌｌＨＤ（画素数
：１９２０×１０８０）に対応するデータであってもよい。または、高解像度用の画像デ
ータが１６Ｋ８Ｋ（画素数：１５３６０×８６４０）に対応するデータ、低解像度用の画
像データが８Ｋ４Ｋに対応するデータであってもよい。
【0034】
図１は、本発明の一態様の表示装置に用いることができる画素１０を説明する図である。
画素１０は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容
量素子１０４と、回路ブロック１１０を有する。回路ブロック１１０は、トランジスタ、
容量素子、および表示素子などを有することができ、詳細は後述する。
画素１０は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容
量素子１０４と、回路ブロック１１０を有する。回路ブロック１１０は、トランジスタ、
容量素子、および表示素子などを有することができ、詳細は後述する。
【0035】
トランジスタ１０１のソースまたはドレインの一方は、トランジスタ１０２のソースまた
はドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの
一方は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の他方の電
極は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トラン
ジスタ１０３のソースまたはドレインの一方は、回路ブロック１１０と電気的に接続され
る。
はドレインの一方と電気的に接続される。トランジスタ１０２のソースまたはドレインの
一方は、容量素子１０４の一方の電極と電気的に接続される。容量素子１０４の他方の電
極は、トランジスタ１０３のソースまたはドレインの一方と電気的に接続される。トラン
ジスタ１０３のソースまたはドレインの一方は、回路ブロック１１０と電気的に接続され
る。
【0036】
ここで、トランジスタ１０３のソースまたはドレインの一方、容量素子１０４の他方の電
極、および回路ブロック１１０が接続される配線をノードＮＭとする。なお、ノードＮＭ
と接続する回路ブロック１１０の要素は、ノードＮＭをフローティングにすることができ
る。
極、および回路ブロック１１０が接続される配線をノードＮＭとする。なお、ノードＮＭ
と接続する回路ブロック１１０の要素は、ノードＮＭをフローティングにすることができ
る。
【0037】
トランジスタ１０１のゲートは、配線１２２と電気的に接続される。トランジスタ１０２
のゲートおよびトランジスタ１０３のゲートは、配線１２１と電気的に接続される。トラ
ンジスタ１０１のソースまたはドレインの他方およびトランジスタ１０３のソースまたは
ドレインの他方は、配線１２３と電気的に接続される。トランジスタ１０２のソースまた
はドレインの他方は、特定の電位“Ｖｒｅｆ”を供給することのできる配線と電気的に接
続される。
のゲートおよびトランジスタ１０３のゲートは、配線１２１と電気的に接続される。トラ
ンジスタ１０１のソースまたはドレインの他方およびトランジスタ１０３のソースまたは
ドレインの他方は、配線１２３と電気的に接続される。トランジスタ１０２のソースまた
はドレインの他方は、特定の電位“Ｖｒｅｆ”を供給することのできる配線と電気的に接
続される。
【0038】
配線１２１、１２２は、トランジスタの動作を制御するための信号線としての機能を有す
ることができる。配線１２３は、第１のデータまたは第２のデータを供給する信号線とし
ての機能を有することができる。“Ｖｒｅｆ”を供給することのできる配線としては、例
えば回路ブロック１１０の要素と電気的に接続される電源線などを用いることができる。
ることができる。配線１２３は、第１のデータまたは第２のデータを供給する信号線とし
ての機能を有することができる。“Ｖｒｅｆ”を供給することのできる配線としては、例
えば回路ブロック１１０の要素と電気的に接続される電源線などを用いることができる。
【0039】
なお、後に説明する容量結合動作を行うには、画素に“Ｖｒｅｆ”および第１のデータ（
例えば、補正データ）を同じ期間に供給する必要がある。そのため、“Ｖｒｅｆ”を信号
線から供給する場合は、少なくとも、第１のデータを供給する信号線と、“Ｖｒｅｆ”ま
たは第２のデータ（例えば、画像データ）を供給する信号線が必要となる。
例えば、補正データ）を同じ期間に供給する必要がある。そのため、“Ｖｒｅｆ”を信号
線から供給する場合は、少なくとも、第１のデータを供給する信号線と、“Ｖｒｅｆ”ま
たは第２のデータ（例えば、画像データ）を供給する信号線が必要となる。
【0040】
一方、本発明の一態様の表示装置では“Ｖｒｅｆ”の供給を電源線等から行うため、タイ
ミングを切り替えることにより、第１のデータの供給または第２のデータの供給を一つの
信号線（配線１２３）から行うことができる。すなわち、少ない配線数で構成することが
できる。
ミングを切り替えることにより、第１のデータの供給または第２のデータの供給を一つの
信号線（配線１２３）から行うことができる。すなわち、少ない配線数で構成することが
できる。
【0041】
ノードＮＭは記憶ノードであり、トランジスタ１０３を導通させることで、配線１２３に
供給されたデータをノードＮＭに書き込むことができる。また、トランジスタ１０３を非
導通とすることで、当該データをノードＮＭに保持することができる。トランジスタ１０
３に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持
することが可能となる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域
に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
供給されたデータをノードＮＭに書き込むことができる。また、トランジスタ１０３を非
導通とすることで、当該データをノードＮＭに保持することができる。トランジスタ１０
３に極めてオフ電流の低いトランジスタを用いることで、ノードＮＭの電位を長時間保持
することが可能となる。当該トランジスタには、例えば、金属酸化物をチャネル形成領域
に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることができる。
【0042】
なお、トランジスタ１０３だけでなく、画素を構成するその他のトランジスタにＯＳトラ
ンジスタを適用してもよい。また、トランジスタ１０３にＳｉをチャネル形成領域に有す
るトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジス
タと、Ｓｉトランジスタとの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては
、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポ
リシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
ンジスタを適用してもよい。また、トランジスタ１０３にＳｉをチャネル形成領域に有す
るトランジスタ（以下、Ｓｉトランジスタ）を適用してもよい。または、ＯＳトランジス
タと、Ｓｉトランジスタとの両方を用いてもよい。なお、上記Ｓｉトランジスタとしては
、アモルファスシリコンを有するトランジスタ、結晶性のシリコン（代表的には、低温ポ
リシリコン、単結晶シリコン）を有するトランジスタなどが挙げられる。
【0043】
ＯＳトランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ま
しくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができ
る。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ
－ＯＳまたはＣＡＣ－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する
原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは
、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
しくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができ
る。代表的には、インジウムを含む酸化物半導体などであり、例えば、後述するＣＡＡＣ
－ＯＳまたはＣＡＣ－ＯＳなどを用いることができる。ＣＡＡＣ－ＯＳは結晶を構成する
原子が安定であり、信頼性を重視するトランジスタなどに適する。また、ＣＡＣ－ＯＳは
、高移動度特性を示すため、高速駆動を行うトランジスタなどに適する。
【0044】
ＯＳトランジスタはエネルギーギャップが大きいため、極めて低いオフ電流特性を示す。
また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル
効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形
成することができる。
また、ＯＳトランジスタは、インパクトイオン化、アバランシェ降伏、および短チャネル
効果などが生じないなどＳｉトランジスタとは異なる特徴を有し、信頼性の高い回路を形
成することができる。
【0045】
ＯＳトランジスタが有する半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム
、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム
、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記され
る膜とすることができる。
、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム
、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ－Ｍ－Ｚｎ系酸化物で表記され
る膜とすることができる。
【0046】
半導体層を構成する酸化物半導体がＩｎ－Ｍ－Ｚｎ系酸化物の場合、Ｉｎ－Ｍ－Ｚｎ酸化
物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ
、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の
原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ
：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：
１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ
、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の
原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ
：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：
１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタ
リングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
【0047】
半導体層としては、キャリア密度の低い酸化物半導体を用いる。例えば、半導体層は、キ
ャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに
好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さら
に好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上のキャリア密
度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は、欠陥準位密度が低く、
安定な特性を有する酸化物半導体であるといえる。
ャリア密度が１×１０１７／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下、さらに
好ましくは１×１０１３／ｃｍ３以下、より好ましくは１×１０１１／ｃｍ３以下、さら
に好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上のキャリア密
度の酸化物半導体を用いることができる。そのような酸化物半導体を、高純度真性または
実質的に高純度真性な酸化物半導体と呼ぶ。当該酸化物半導体は、欠陥準位密度が低く、
安定な特性を有する酸化物半導体であるといえる。
【0048】
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥
密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好まし
い。
果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とす
るトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥
密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好まし
い。
【0049】
半導体層を構成する酸化物半導体において、第１４族元素の一つであるシリコンや炭素が
含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコ
ンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
含まれると、酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコ
ンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0050】
また、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生
成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半
導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法によ
り得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａ
ｔｏｍｓ／ｃｍ３以下にする。
成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、半
導体層におけるアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法によ
り得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａ
ｔｏｍｓ／ｃｍ３以下にする。
【0051】
また、半導体層を構成する酸化物半導体に窒素が含まれていると、キャリアである電子が
生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半
導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層におけ
る窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／
ｃｍ３以下にすることが好ましい。
生じてキャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半
導体を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層におけ
る窒素濃度（二次イオン質量分析法により得られる濃度）は、５×１０１８ａｔｏｍｓ／
ｃｍ３以下にすることが好ましい。
【0052】
また、半導体層は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、ｃ軸に配向
した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉ
ｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非
晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡ
Ｃ－ＯＳは最も欠陥準位密度が低い。
した結晶を有するＣＡＡＣ－ＯＳ（Ｃ－Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉ
ｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、または非
晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡ
Ｃ－ＯＳは最も欠陥準位密度が低い。
【0053】
非晶質構造の酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない
。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さな
い。
。または、非晶質構造の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さな
い。
【0054】
なお、半導体層が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ
－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合
膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層
構造を有する場合がある。
－ＯＳの領域、単結晶構造の領域のうち、二種以上を有する混合膜であってもよい。混合
膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層
構造を有する場合がある。
【0055】
以下では、非単結晶の半導体層の一態様であるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃ
ｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
ｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
【0056】
ＣＡＣ－ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以
下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が
偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ
以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状
ともいう。
下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構
成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が
偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ
以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状
ともいう。
【0057】
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムお
よび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イッ
トリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含
まれていてもよい。
よび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イッ
トリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含
まれていてもよい。
【0058】
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳ（ＣＡＣ－ＯＳの中でもＩｎ－Ｇ
ａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする
。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、および
Ｚ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状とな
り、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した
構成（以下、クラウド状ともいう。）である。
ａ－Ｚｎ酸化物を、特にＣＡＣ－ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物
（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸
化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）
とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする
。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、および
Ｚ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状とな
り、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した
構成（以下、クラウド状ともいう。）である。
【0059】
つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、
またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。
またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体
である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比
が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第
２の領域と比較して、Ｉｎの濃度が高いとする。
【0060】
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（
１＋ｘ０）Ｇａ（１－ｘ０）Ｏ３（ＺｎＯ）ｍ０（－１≦ｘ０≦１、ｍ０は任意数）で表
される結晶性の化合物が挙げられる。
【0061】
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、
ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面において
は配向せずに連結した結晶構造である。
ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ－ｂ面において
は配向せずに連結した結晶構造である。
【0062】
一方、ＣＡＣ－ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ－ＯＳとは、Ｉｎ、Ｇ
ａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観
察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれ
モザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、
結晶構造は副次的な要素である。
ａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観
察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれ
モザイク状にランダムに分散している構成をいう。したがって、ＣＡＣ－ＯＳにおいて、
結晶構造は副次的な要素である。
【0063】
なお、ＣＡＣ－ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。
例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含ま
ない。
【0064】
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が
主成分である領域とは、明確な境界が観察できない場合がある。
主成分である領域とは、明確な境界が観察できない場合がある。
【0065】
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部
に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とする
ナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成を
いう。
、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン
、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネ
シウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ－ＯＳは、一部
に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とする
ナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成を
いう。
【0066】
ＣＡＣ－ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成
することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれた
いずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素
ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ま
しくは０％以上１０％以下とすることが好ましい。
することができる。また、ＣＡＣ－ＯＳをスパッタリング法で形成する場合、成膜ガスと
して、不活性ガス（代表的にはアルゴン）、酸素ガス、および窒素ガスの中から選ばれた
いずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素
ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ま
しくは０％以上１０％以下とすることが好ましい。
【0067】
ＣＡＣ－ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ－ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひ
とつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定
領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
とつであるＯｕｔ－ｏｆ－ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに
、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定
領域のａ－ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
【0068】
また、ＣＡＣ－ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－
ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎ
ｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該
リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、ＣＡＣ－
ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎ
ｏ－ｃｒｙｓｔａｌ）構造を有することがわかる。
【0069】
また、例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ
線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。
線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合
している構造を有することが確認できる。
【0070】
ＣＡＣ－ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧ
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分で
ある領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互い
に相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ－ＯＳは、ＧａＯＸ３などが主成分で
ある領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互い
に相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
【0071】
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３
などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ
２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化
物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎ
ＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界
効果移動度（μ）が実現できる。
などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ
２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化
物半導体としての導電性が発現する。したがって、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎ
ＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界
効果移動度（μ）が実現できる。
【0072】
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ
１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが
主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なス
イッチング動作を実現できる。
１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが
主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なス
イッチング動作を実現できる。
【0073】
したがって、ＣＡＣ－ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用す
ることにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現するこ
とができる。
と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用す
ることにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現するこ
とができる。
【0074】
また、ＣＡＣ－ＯＳを用いた半導体素子は、信頼性が高い。したがって、ＣＡＣ－ＯＳは
、様々な半導体装置の構成材料として適している。
、様々な半導体装置の構成材料として適している。
【0075】
図２（Ａ）、（Ｂ）に示すタイミングチャートを用いて、画像データに補正データを付加
する画素１０の動作の一例を説明する。なお、以下の説明においては、高電位を“Ｈ”、
低電位を“Ｌ”で表す。また、補正データを“Ｖｐ”、画像データを“Ｖｓ”、特定の電
位を“Ｖｒｅｆ”とする。“Ｖｒｅｆ”としては、例えば０Ｖ、ＧＮＤ電位または特定の
基準電位を用いることができる。なお、“Ｖｐ”は任意の第１のデータ、“Ｖｓ”は任意
の第２のデータということもできる。
する画素１０の動作の一例を説明する。なお、以下の説明においては、高電位を“Ｈ”、
低電位を“Ｌ”で表す。また、補正データを“Ｖｐ”、画像データを“Ｖｓ”、特定の電
位を“Ｖｒｅｆ”とする。“Ｖｒｅｆ”としては、例えば０Ｖ、ＧＮＤ電位または特定の
基準電位を用いることができる。なお、“Ｖｐ”は任意の第１のデータ、“Ｖｓ”は任意
の第２のデータということもできる。
【0076】
まず、図２（Ａ）を用いて補正データ“Ｖｐ”をノードＮＭに書き込む動作を説明する。
なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなど
に起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給
側の容量比に依存するが、説明を明瞭にするため、ノードＮＭの容量値は十分に小さい値
に仮定する。
なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミングなど
に起因する詳細な変化は勘案しない。また、容量結合による電位の変化は供給側と被供給
側の容量比に依存するが、説明を明瞭にするため、ノードＮＭの容量値は十分に小さい値
に仮定する。
【0077】
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“Ｖｐ”とすると、トランジスタ１０２が導通し、容量素子１０４の一方の電極の電位は
“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセット
動作である。
“Ｖｐ”とすると、トランジスタ１０２が導通し、容量素子１０４の一方の電極の電位は
“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセット
動作である。
【0078】
また、トランジスタ１０３が導通し、ノードＮＭに配線１２３の電位（補正データ“Ｖｐ
”）が書き込まれる。
”）が書き込まれる。
【0079】
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“Ｌ”とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノード
ＮＭに補正データ“Ｖｐ”が保持される。また、容量素子１０４には、“Ｖｐ－Ｖｒｅｆ
”が保持される。
“Ｌ”とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノード
ＮＭに補正データ“Ｖｐ”が保持される。また、容量素子１０４には、“Ｖｐ－Ｖｒｅｆ
”が保持される。
【0080】
ここまでが補正データ“Ｖｐ”の書き込み動作である。なお、補正を行わない場合は、上
記動作において、補正データ“Ｖｐ”として“Ｖｒｅｆ”と同じ電位を供給すればよい。
記動作において、補正データ“Ｖｐ”として“Ｖｒｅｆ”と同じ電位を供給すればよい。
【0081】
続いて、図２（Ｂ）を用いて、画像データ“Ｖｓ”の補正動作および回路ブロック１１０
が有する表示素子での表示動作を説明する。
が有する表示素子での表示動作を説明する。
【0082】
図２（Ａ）、（Ｂ）の動作は、１水平期間内で連続して行うことができる。または、図２
（Ａ）の動作を第ｋのフレームで行い（ｋは自然数）、図２（Ｂ）の動作を第ｋ＋１のフ
レームで行ってもよい。または、図２（Ａ）の動作の後、図２（Ｂ）の動作を複数回行っ
てもよい。
（Ａ）の動作を第ｋのフレームで行い（ｋは自然数）、図２（Ｂ）の動作を第ｋ＋１のフ
レームで行ってもよい。または、図２（Ａ）の動作の後、図２（Ｂ）の動作を複数回行っ
てもよい。
【0083】
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２３の電位
を“Ｖｓ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合によりノ
ードＮＭの電位に配線１２３の電位“Ｖｓ”が付加される。このとき、ノードＮＭの電位
は“Ｖｐ－Ｖｒｅｆ＋Ｖｓ”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの電位は、
“Ｖｐ＋Ｖｓ”となる。
を“Ｖｓ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合によりノ
ードＮＭの電位に配線１２３の電位“Ｖｓ”が付加される。このとき、ノードＮＭの電位
は“Ｖｐ－Ｖｒｅｆ＋Ｖｓ”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの電位は、
“Ｖｐ＋Ｖｓ”となる。
【0084】
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位
を“Ｌ”とすると、トランジスタ１０３が非導通となり、ノードＮＭの電位は、“Ｖｐ＋
Ｖｓ”に保持される。
を“Ｌ”とすると、トランジスタ１０３が非導通となり、ノードＮＭの電位は、“Ｖｐ＋
Ｖｓ”に保持される。
【0085】
その後、回路ブロック１１０が有する表示素子において、ノードＮＭの電位に応じた表示
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１または時刻Ｔ１１から表示
動作を行う場合もある。
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１または時刻Ｔ１１から表示
動作を行う場合もある。
【0086】
ここで、画像データの補正動作について、図３（Ａ）を用いて説明する。
【0087】
図３（Ａ）に示す図は水平垂直方向の４画素（Ｐ１乃至Ｐ４）を示しており、左から、入
力される画像データ（Ｖｓ１、Ｖｓ２、Ｖｓ３）、入力される補正データ（＋Ｖｐ１、Ｖ
ｐ０、－Ｖｐ１）、生成される補正後の画像データである。なお、以下の説明において、
表示素子では、画像データの電位が相対的に高いときに高輝度、低いときに低輝度の表示
が行えることとする。
力される画像データ（Ｖｓ１、Ｖｓ２、Ｖｓ３）、入力される補正データ（＋Ｖｐ１、Ｖ
ｐ０、－Ｖｐ１）、生成される補正後の画像データである。なお、以下の説明において、
表示素子では、画像データの電位が相対的に高いときに高輝度、低いときに低輝度の表示
が行えることとする。
【0088】
例えば、画素Ｐ１において、画像データ“Ｖｓ１”に対してプラスの補正データ“＋Ｖｐ
１”が適用されると、画像データは“Ｖｓ１＋Ｖｐ１”となり、輝度が上昇する。画素Ｐ
２およびＰ３において、画像データＶｓ２に対して実質的に補正なしとなる補正データ“
Ｖｐ０”が適用されると、画像データは“Ｖｓ２＋Ｖｐ０＝Ｖｓ１”となり、輝度は変化
しない。画素Ｐ４において、画像データ“Ｖｓ３”に対してマイナスの補正データ“－Ｖ
ｐ１”が適用されると、画像データは“Ｖｓ１－Ｖｐ１”となり、輝度が低下する。
１”が適用されると、画像データは“Ｖｓ１＋Ｖｐ１”となり、輝度が上昇する。画素Ｐ
２およびＰ３において、画像データＶｓ２に対して実質的に補正なしとなる補正データ“
Ｖｐ０”が適用されると、画像データは“Ｖｓ２＋Ｖｐ０＝Ｖｓ１”となり、輝度は変化
しない。画素Ｐ４において、画像データ“Ｖｓ３”に対してマイナスの補正データ“－Ｖ
ｐ１”が適用されると、画像データは“Ｖｓ１－Ｖｐ１”となり、輝度が低下する。
【0089】
このような画像データと補正データとの組み合わせにおいては、アップコンバート、ＨＤ
Ｒ表示、表示装置固有の表示ムラの補正、画素が有するトランジスタのしきい値電圧の補
正などを行うことができる。
Ｒ表示、表示装置固有の表示ムラの補正、画素が有するトランジスタのしきい値電圧の補
正などを行うことができる。
【0090】
アップコンバート動作では、例えば、４画素全てに同じ画像データを供給する。補正によ
りそれぞれの画素で異なる画像の表示を行うことができる。例えば、８Ｋ４Ｋの画素数を
有する表示装置の特定の４画素に４Ｋ２Ｋの画素数を有する表示装置の特定の１画素に適
用されるデータを入力し、解像度を向上させた表示を行うことができる。
りそれぞれの画素で異なる画像の表示を行うことができる。例えば、８Ｋ４Ｋの画素数を
有する表示装置の特定の４画素に４Ｋ２Ｋの画素数を有する表示装置の特定の１画素に適
用されるデータを入力し、解像度を向上させた表示を行うことができる。
【0091】
また、広義では画像データの補正であるが、異なる画像を重ねて表示させることができる
。図３（Ｂ）は、表示部全体の画像を示しており、左から、画像データ“Ｖｓ”で構成す
る第１の画像、補正データ“Ｖｐ”で構成する第２の画像、第１の画像および第２の画像
が合成された画像である。
。図３（Ｂ）は、表示部全体の画像を示しており、左から、画像データ“Ｖｓ”で構成す
る第１の画像、補正データ“Ｖｐ”で構成する第２の画像、第１の画像および第２の画像
が合成された画像である。
【0092】
このような画像データと補正データとの組み合わせにおいては、異なる画像の合成表示の
ほか、表示画像全体の輝度向上などを行うことができる。例えば、文字の挿入やＡＲ（Ａ
ｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）表示などに適用することができる。
ほか、表示画像全体の輝度向上などを行うことができる。例えば、文字の挿入やＡＲ（Ａ
ｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）表示などに適用することができる。
【0093】
図４（Ａ）乃至（Ｃ）は、回路ブロック１１０に適用でき、表示素子としてＥＬ素子を含
む構成の例である。
む構成の例である。
【0094】
図４（Ａ）に示す構成は、トランジスタ１１１と、容量素子１１３と、ＥＬ素子１１４を
有する。トランジスタ１１１のソースまたはドレインの一方は、ＥＬ素子１１４の一方の
電極と電気的に接続される。ＥＬ素子１１４の一方の電極は、容量素子１１３の一方の電
極と電気的に接続される。容量素子１１３の他方の電極は、トランジスタ１１１のゲート
と電気的に接続される。トランジスタ１１１のゲートは、ノードＮＭに電気的に接続され
る。
有する。トランジスタ１１１のソースまたはドレインの一方は、ＥＬ素子１１４の一方の
電極と電気的に接続される。ＥＬ素子１１４の一方の電極は、容量素子１１３の一方の電
極と電気的に接続される。容量素子１１３の他方の電極は、トランジスタ１１１のゲート
と電気的に接続される。トランジスタ１１１のゲートは、ノードＮＭに電気的に接続され
る。
【0095】
トランジスタ１１１のソースまたはドレインの他方は、配線１２８と電気的に接続される
。ＥＬ素子１１４の他方の電極は、配線１２９と電気的に接続される。配線１２８、１２
９は電源を供給する機能を有する。例えば、配線１２８は、高電位電源を供給することが
できる。また、配線１２９は、低電位電源を供給することができる。
。ＥＬ素子１１４の他方の電極は、配線１２９と電気的に接続される。配線１２８、１２
９は電源を供給する機能を有する。例えば、配線１２８は、高電位電源を供給することが
できる。また、配線１２９は、低電位電源を供給することができる。
【0096】
ここで、図１に示した“Ｖｒｅｆ”を供給するためのトランジスタ１０３のソースまたは
ドレインの他方は、配線１２８と電気的に接続することができる。“Ｖｒｅｆ”は０Ｖ、
ＧＮＤまたは低電位であることが好ましいため、配線１２８は、少なくともそれらの電位
のいずれかを供給する機能も有する。配線１２８には、ノードＮＭにデータを書き込むタ
イミングでは“Ｖｒｅｆ”を供給し、ＥＬ素子１１４を発光させるタイミングでは高電位
電源を供給すればよい。
ドレインの他方は、配線１２８と電気的に接続することができる。“Ｖｒｅｆ”は０Ｖ、
ＧＮＤまたは低電位であることが好ましいため、配線１２８は、少なくともそれらの電位
のいずれかを供給する機能も有する。配線１２８には、ノードＮＭにデータを書き込むタ
イミングでは“Ｖｒｅｆ”を供給し、ＥＬ素子１１４を発光させるタイミングでは高電位
電源を供給すればよい。
【0097】
図４（Ａ）に示す構成では、ノードＮＭの電位がトランジスタ１１１のしきい値電圧以上
となったときにＥＬ素子１１４に電流が流れる。したがって、図２（Ａ）に示すタイミン
グチャートの時刻Ｔ１の段階でＥＬ素子１１４の発光が始まる場合があり、用途が限定さ
れることがある。
となったときにＥＬ素子１１４に電流が流れる。したがって、図２（Ａ）に示すタイミン
グチャートの時刻Ｔ１の段階でＥＬ素子１１４の発光が始まる場合があり、用途が限定さ
れることがある。
【0098】
図４（Ｂ）は、図４（Ａ）の構成にトランジスタ１１２を付加した構成である。トランジ
スタ１１２のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレイ
ンの一方と電気的に接続される。トランジスタ１１２のソースまたはドレインの他方は、
ＥＬ素子１１４と電気的に接続される。トランジスタ１１２のゲートは、配線１２６と電
気的に接続される。配線１２６は、トランジスタ１１２の導通を制御する信号線としての
機能を有することができる。
スタ１１２のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレイ
ンの一方と電気的に接続される。トランジスタ１１２のソースまたはドレインの他方は、
ＥＬ素子１１４と電気的に接続される。トランジスタ１１２のゲートは、配線１２６と電
気的に接続される。配線１２６は、トランジスタ１１２の導通を制御する信号線としての
機能を有することができる。
【0099】
当該構成では、ノードＮＭの電位がトランジスタ１１１のしきい値電圧以上であって、ト
ランジスタ１１２が導通したときにＥＬ素子１１４に電流が流れる。したがって、図２（
Ｂ）に示すタイミングチャートの時刻Ｔ１２以降にＥＬ素子１１４の発光を開始すること
ができ、補正を伴う動作に適している。
ランジスタ１１２が導通したときにＥＬ素子１１４に電流が流れる。したがって、図２（
Ｂ）に示すタイミングチャートの時刻Ｔ１２以降にＥＬ素子１１４の発光を開始すること
ができ、補正を伴う動作に適している。
【0100】
図４（Ｃ）は、図４（Ｂ）の構成にトランジスタ１１５を付加した構成である。トランジ
スタ１１５のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレイ
ンの一方と電気的に接続される。トランジスタ１１５のソースまたはドレインの他方は、
配線１３０と電気的に接続される。トランジスタ１１５のゲートは、配線１３１と電気的
に接続される。配線１３１は、トランジスタ１１５の導通を制御する信号線としての機能
を有することができる。なお、トランジスタ１１５のゲートは、配線１２２と電気的に接
続してもよい。
スタ１１５のソースまたはドレインの一方は、トランジスタ１１１のソースまたはドレイ
ンの一方と電気的に接続される。トランジスタ１１５のソースまたはドレインの他方は、
配線１３０と電気的に接続される。トランジスタ１１５のゲートは、配線１３１と電気的
に接続される。配線１３１は、トランジスタ１１５の導通を制御する信号線としての機能
を有することができる。なお、トランジスタ１１５のゲートは、配線１２２と電気的に接
続してもよい。
【0101】
配線１３０は、基準電位などの特定の電位の供給源と電気的に接続することができる。配
線１３０からトランジスタ１１１のソースまたはドレインの一方に特定の電位を供給する
ことで、画像データの書き込みを安定化させることもできる。
線１３０からトランジスタ１１１のソースまたはドレインの一方に特定の電位を供給する
ことで、画像データの書き込みを安定化させることもできる。
【0102】
また、配線１３０は回路１２０と接続することができ、モニタ線としての機能を有するこ
ともできる。回路１２０は、上記特定の電位の供給源、トランジスタ１１１の電気特性を
取得する機能、および補正データを生成する機能の一つ以上を有することができる。
ともできる。回路１２０は、上記特定の電位の供給源、トランジスタ１１１の電気特性を
取得する機能、および補正データを生成する機能の一つ以上を有することができる。
【0103】
配線１３０をモニタ線として機能させる場合、前述した補正データ“Ｖｐ”として、トラ
ンジスタ１１１のしきい値電圧を補正する電位を回路１２０で生成することができる。
ンジスタ１１１のしきい値電圧を補正する電位を回路１２０で生成することができる。
【0104】
図５（Ａ）乃至（Ｃ）は、回路ブロック１１０に適用でき、表示素子として液晶素子を含
む構成の例である。
む構成の例である。
【0105】
図５（Ａ）に示す構成は、容量素子１１６および液晶素子１１７を有する。液晶素子１１
７の一方の電極は、容量素子１１６の一方の電極と電気的に接続される。容量素子１１６
の一方の電極は、ノードＮＭに電気的に接続される。
７の一方の電極は、容量素子１１６の一方の電極と電気的に接続される。容量素子１１６
の一方の電極は、ノードＮＭに電気的に接続される。
【0106】
容量素子１１６の他方の電極は、配線１３２と電気的に接続される。液晶素子１１７の他
方の電極は、配線１３３と電気的に接続される。配線１３２、１３３は電源を供給する機
能を有する。例えば、配線１３２、１３３は、ＧＮＤや０Ｖなどの基準電位や任意の電位
を供給することができる。
方の電極は、配線１３３と電気的に接続される。配線１３２、１３３は電源を供給する機
能を有する。例えば、配線１３２、１３３は、ＧＮＤや０Ｖなどの基準電位や任意の電位
を供給することができる。
【0107】
ここで、図１に示した“Ｖｒｅｆ”を供給するためのトランジスタ１０３のソースまたは
ドレインの他方は、配線１３２と電気的に接続することができる。
ドレインの他方は、配線１３２と電気的に接続することができる。
【0108】
当該構成では、ノードＮＭの電位が液晶素子１１７の動作しきい値以上になったときに液
晶素子１１７の動作が開始される。したがって、図２（Ａ）に示すタイミングチャートの
時刻Ｔ１の段階で表示動作が始まる場合があり、用途が限定されることがある。ただし、
透過型液晶表示装置の場合は、図２（Ｂ）に示す時刻Ｔ１２までバックライトを消灯する
などの動作を併用することで、不必要な表示動作が行われても視認を抑制することができ
る。
晶素子１１７の動作が開始される。したがって、図２（Ａ）に示すタイミングチャートの
時刻Ｔ１の段階で表示動作が始まる場合があり、用途が限定されることがある。ただし、
透過型液晶表示装置の場合は、図２（Ｂ）に示す時刻Ｔ１２までバックライトを消灯する
などの動作を併用することで、不必要な表示動作が行われても視認を抑制することができ
る。
【0109】
図５（Ｂ）は、図５（Ａ）の構成にトランジスタ１１８を付加した構成である。トランジ
スタ１１８のソースまたはドレインの一方は、容量素子１１６の一方の電極と電気的に接
続される。トランジスタ１１８のソースまたはドレインの他方は、ノードＮＭと電気的に
接続される。トランジスタ１１８のゲートは、配線１２６と電気的に接続される。配線１
２６は、トランジスタ１１８の導通を制御する信号線としての機能を有することができる
。
スタ１１８のソースまたはドレインの一方は、容量素子１１６の一方の電極と電気的に接
続される。トランジスタ１１８のソースまたはドレインの他方は、ノードＮＭと電気的に
接続される。トランジスタ１１８のゲートは、配線１２６と電気的に接続される。配線１
２６は、トランジスタ１１８の導通を制御する信号線としての機能を有することができる
。
【0110】
当該構成では、トランジスタ１１８の導通に伴って液晶素子１１７にノードＮＭの電位が
印加される。したがって、図２（Ｂ）に示すタイミングチャートの時刻Ｔ１２以降に液晶
素子の動作を開始することができ、補正を伴う動作に適している。
印加される。したがって、図２（Ｂ）に示すタイミングチャートの時刻Ｔ１２以降に液晶
素子の動作を開始することができ、補正を伴う動作に適している。
【0111】
なお、トランジスタ１１８が非導通の状態では容量素子１１６および液晶素子１１７に供
給された電位が保持され続けるため、画像データを書き換える前に容量素子１１６および
液晶素子１１７に供給された電位をリセットすることが好ましい。当該リセットは、例え
ば、配線１２３にリセット電位を供給し、トランジスタ１０３およびトランジスタ１１８
を同時に導通させればよい。
給された電位が保持され続けるため、画像データを書き換える前に容量素子１１６および
液晶素子１１７に供給された電位をリセットすることが好ましい。当該リセットは、例え
ば、配線１２３にリセット電位を供給し、トランジスタ１０３およびトランジスタ１１８
を同時に導通させればよい。
【0112】
図５（Ｃ）は、図５（Ｂ）の構成にトランジスタ１１９を付加した構成である。トランジ
スタ１１９のソースまたはドレインの一方は、液晶素子１１７の一方の電極と電気的に接
続される。トランジスタ１１９のソースまたはドレインの他方は、配線１３０と電気的に
接続される。トランジスタ１１９のゲートは、配線１３１と電気的に接続される。配線１
３１はトランジスタ１１９の導通を制御する信号線としての機能を有することができる。
なお、トランジスタ１１９のゲートは、配線１２２と電気的に接続してもよい。
スタ１１９のソースまたはドレインの一方は、液晶素子１１７の一方の電極と電気的に接
続される。トランジスタ１１９のソースまたはドレインの他方は、配線１３０と電気的に
接続される。トランジスタ１１９のゲートは、配線１３１と電気的に接続される。配線１
３１はトランジスタ１１９の導通を制御する信号線としての機能を有することができる。
なお、トランジスタ１１９のゲートは、配線１２２と電気的に接続してもよい。
【0113】
【0114】
また、図４、図５では“Ｖｒｅｆ”を電源線から供給する例を示したが、走査線から供給
することもできる。例えば、図６（Ａ）に示すように配線１２２から“Ｖｒｅｆ”を供給
してもよい。図６（Ａ）に示すように、補正データの書き込み時（トランジスタ１０３の
導通時）に配線１２２は“Ｌ”に相当する電位が供給されているため、当該電位を“Ｖｒ
ｅｆ”として利用することができる。
することもできる。例えば、図６（Ａ）に示すように配線１２２から“Ｖｒｅｆ”を供給
してもよい。図６（Ａ）に示すように、補正データの書き込み時（トランジスタ１０３の
導通時）に配線１２２は“Ｌ”に相当する電位が供給されているため、当該電位を“Ｖｒ
ｅｆ”として利用することができる。
【0115】
また、図６（Ｂ）、（Ｃ）に示すようにトランジスタ１０１、１０２、１０３は、バック
ゲートを設けた構成であってもよい。図６（Ｂ）は、バックゲートがフロントゲートと電
気的に接続された構成を示しており、オン電流を高める効果を有する。図６（Ｃ）は、バ
ックゲートが定電位を供給できる配線１３４と電気的に接続された構成を示しており、ト
ランジスタのしきい値電圧を制御することができる。なお、図４（Ａ）乃至（Ｃ）および
図５（Ａ）乃至（Ｃ）に示す回路ブロック１１０が有するトランジスタにもバックゲート
を設けてもよい。
ゲートを設けた構成であってもよい。図６（Ｂ）は、バックゲートがフロントゲートと電
気的に接続された構成を示しており、オン電流を高める効果を有する。図６（Ｃ）は、バ
ックゲートが定電位を供給できる配線１３４と電気的に接続された構成を示しており、ト
ランジスタのしきい値電圧を制御することができる。なお、図４（Ａ）乃至（Ｃ）および
図５（Ａ）乃至（Ｃ）に示す回路ブロック１１０が有するトランジスタにもバックゲート
を設けてもよい。
【0116】
図７は、画素１０の基本構成を適用した画素１１を有する画素アレイの一部（４画素分）
を表す図である。画素１１には、トランジスタ１０３と、容量素子１０４と、回路ブロッ
ク１１０が設けられる。なお、符号に付記する括弧内のｎ、ｍは特定の行、ｉは特定の列
（ｎ、ｍ、ｉは自然数）を表す。
を表す図である。画素１１には、トランジスタ１０３と、容量素子１０４と、回路ブロッ
ク１１０が設けられる。なお、符号に付記する括弧内のｎ、ｍは特定の行、ｉは特定の列
（ｎ、ｍ、ｉは自然数）を表す。
【0117】
画素１１のそれぞれはマトリクス状に配置され、ｎ行ｉ列目、ｎ行（ｉ＋ｘ）列目（ｘは
自然数）、（ｎ＋１）行ｉ列目および（ｎ＋１）行（ｉ＋ｘ）列目に配置することができ
る。なお、図７では、ｘ＝１のときの配置を示している。
自然数）、（ｎ＋１）行ｉ列目および（ｎ＋１）行（ｉ＋ｘ）列目に配置することができ
る。なお、図７では、ｘ＝１のときの配置を示している。
【0118】
また、画素アレイには、４つの画素１１と電気的に接続されるトランジスタ１０１、トラ
ンジスタ１０２ａおよびトランジスタ１０２ｂが設けられる。トランジスタ１０２ａ、１
０２ｂは、画素１０におけるトランジスタ１０２の機能を有する。
ンジスタ１０２ａおよびトランジスタ１０２ｂが設けられる。トランジスタ１０２ａ、１
０２ｂは、画素１０におけるトランジスタ１０２の機能を有する。
【0119】
なお、トランジスタ１０１は、各画素１１の要素であって、４つの画素で共有していると
もいえる。トランジスタ１０２ａは、画素１１［ｎ，ｉ］および画素１１［ｎ，ｉ＋１］
の要素であって、２つの画素で共有しているともいえる。トランジスタ１０２ｂは、画素
１１［ｎ＋１，ｉ］および画素１１［ｎ＋１，ｉ＋１］の要素であって、２つの画素で共
有しているともいえる。なお、トランジスタ１０１、１０２ａ、１０２ｂは、いずれかの
画素の領域に分散して配置してもよい。
もいえる。トランジスタ１０２ａは、画素１１［ｎ，ｉ］および画素１１［ｎ，ｉ＋１］
の要素であって、２つの画素で共有しているともいえる。トランジスタ１０２ｂは、画素
１１［ｎ＋１，ｉ］および画素１１［ｎ＋１，ｉ＋１］の要素であって、２つの画素で共
有しているともいえる。なお、トランジスタ１０１、１０２ａ、１０２ｂは、いずれかの
画素の領域に分散して配置してもよい。
【0120】
各画素１１において、トランジスタ１０３のソースまたはドレインの一方は、容量素子１
０４の一方の電極と電気的に接続される。容量素子１０４の一方の電極は、回路ブロック
１１０と電気的に接続される。容量素子１０４の他方の電極は、トランジスタ１０１のソ
ースまたはドレインの一方と電気的に接続される。トランジスタ１０１のソースまたはド
レインの一方は、トランジスタ１０２ａのソースまたはドレインの一方と電気的に接続さ
れる。また、トランジスタ１０１のソースまたはドレインの一方は、トランジスタ１０２
ｂのソースまたはドレインの一方と電気的に接続される。
０４の一方の電極と電気的に接続される。容量素子１０４の一方の電極は、回路ブロック
１１０と電気的に接続される。容量素子１０４の他方の電極は、トランジスタ１０１のソ
ースまたはドレインの一方と電気的に接続される。トランジスタ１０１のソースまたはド
レインの一方は、トランジスタ１０２ａのソースまたはドレインの一方と電気的に接続さ
れる。また、トランジスタ１０１のソースまたはドレインの一方は、トランジスタ１０２
ｂのソースまたはドレインの一方と電気的に接続される。
【0121】
当該画素アレイでは、画素１０を単純にマトリクス状に配置した構成よりも、配線数およ
びトランジスタ数が少ない構成でいくつかの同じ動作を行うことができる。
びトランジスタ数が少ない構成でいくつかの同じ動作を行うことができる。
【0122】
また、表示装置と画像データの解像度が異なる場合であっても、画像データおよび補正デ
ータの入力経路を切り替えることで、アップコンバートまたはダウンコンバートすること
なく適切な表示を行うことができる。
ータの入力経路を切り替えることで、アップコンバートまたはダウンコンバートすること
なく適切な表示を行うことができる。
【0123】
図８（Ａ１）、（Ａ２）に示すタイミングチャートを用いて、それぞれの画素１１に異な
るデータを書き込む動作の一例を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対
応した表示装置であって、高解像度用の画像データ（８Ｋ４Ｋデータ）を入力する場合に
相当する。なお、説明は一つの画素１１について行うが、その他の画素１１も同様の動作
を適用できる。
るデータを書き込む動作の一例を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対
応した表示装置であって、高解像度用の画像データ（８Ｋ４Ｋデータ）を入力する場合に
相当する。なお、説明は一つの画素１１について行うが、その他の画素１１も同様の動作
を適用できる。
【0124】
以下の説明においては、高電位を“Ｈ”、低電位を“Ｌ”、高電位と低電位の間の特定の
電位を“Ｍ”、で表す。なお、“Ｍ”としては、例えば０ＶやＧＮＤなどの基準電位とす
ることができるが、他の電位であってもよい。また、高解像度用の画像データを“ＶｓＨ
”、高解像度用の補正データを“Ｖｐ１”とする。なお、“Ｖｐ１”は任意の第１のデー
タ、“ＶｓＨ”は任意の第２のデータということもできる。
電位を“Ｍ”、で表す。なお、“Ｍ”としては、例えば０ＶやＧＮＤなどの基準電位とす
ることができるが、他の電位であってもよい。また、高解像度用の画像データを“ＶｓＨ
”、高解像度用の補正データを“Ｖｐ１”とする。なお、“Ｖｐ１”は任意の第１のデー
タ、“ＶｓＨ”は任意の第２のデータということもできる。
【0125】
まず、図８（Ａ１）を用いて画像データ“ＶｓＨ”をノードＮＭに書き込む動作を説明す
る。なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミング
などに起因する詳細な変化は勘案しない。
る。なお、ここでは電位の分配、結合または損失において、回路の構成や動作タイミング
などに起因する詳細な変化は勘案しない。
【0126】
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“ＶｓＨ”とすると、トランジスタ１０２が導通し、容量素子１０４の他方の電極の電位
は“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセッ
ト動作である。
“ＶｓＨ”とすると、トランジスタ１０２が導通し、容量素子１０４の他方の電極の電位
は“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセッ
ト動作である。
【0127】
また、トランジスタ１０３が導通し、ノードＮＭに配線１２３の電位（画像データ“Ｖｓ
Ｈ”）が書き込まれる。
Ｈ”）が書き込まれる。
【0128】
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“Ｍ”、とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノー
ドＮＭに画像データ“ＶｓＨ”が保持される。また、容量素子１０４には“ＶｓＨ－Ｖｒ
ｅｆ”が保持される。
“Ｍ”、とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノー
ドＮＭに画像データ“ＶｓＨ”が保持される。また、容量素子１０４には“ＶｓＨ－Ｖｒ
ｅｆ”が保持される。
【0129】
【0130】
図８（Ａ１）、（Ａ２）の動作は、１水平期間内で連続して行うことができる。または、
図８（Ａ１）の動作を第ｋのフレームで行い（ｋは自然数）、図８（Ａ２）の動作を第ｋ
＋１のフレームで行ってもよい。または、図８（Ａ１）の動作の後、図８（Ａ２）の動作
を複数回行ってもよい。
図８（Ａ１）の動作を第ｋのフレームで行い（ｋは自然数）、図８（Ａ２）の動作を第ｋ
＋１のフレームで行ってもよい。または、図８（Ａ１）の動作の後、図８（Ａ２）の動作
を複数回行ってもよい。
【0131】
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２３の電位
を“Ｖｐ１”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合により
ノードＮＭの電位に配線１２３の電位“Ｖｐ１”が付加される。このとき、ノードＮＭの
電位は“ＶｓＨ－Ｖｒｅｆ＋Ｖｐ１”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの
電位は、“ＶｓＨ＋Ｖｐ１”となる。なお、補正を行わない場合は、上記動作において、
補正データ“Ｖｐ１”として“Ｖｒｅｆ”と同じ電位を供給すればよい。
を“Ｖｐ１”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合により
ノードＮＭの電位に配線１２３の電位“Ｖｐ１”が付加される。このとき、ノードＮＭの
電位は“ＶｓＨ－Ｖｒｅｆ＋Ｖｐ１”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの
電位は、“ＶｓＨ＋Ｖｐ１”となる。なお、補正を行わない場合は、上記動作において、
補正データ“Ｖｐ１”として“Ｖｒｅｆ”と同じ電位を供給すればよい。
【0132】
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位
を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は“ＶｓＨ＋
Ｖｐ１”に保持される。
を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は“ＶｓＨ＋
Ｖｐ１”に保持される。
【0133】
その後、回路ブロック１１０が有する表示素子において、ノードＮＭの電位に応じた表示
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１または時刻Ｔ１１から表示
動作を行う場合もある。
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１または時刻Ｔ１１から表示
動作を行う場合もある。
【0134】
このように選択した画素で補正を行うことで、ＨＤＲ表示などを行うことができる。なお
、補正データ“Ｖｐ１”は４画素に対して同じ値となるが、明暗の視覚的効果を得るには
十分である。また、補正を行わない場合は、時刻Ｔ１１において、配線１２３の電位を“
Ｍ”に維持すればよい。または、配線１２２の電位を“Ｌ”として、トランジスタ１０１
を導通させなければよい。
、補正データ“Ｖｐ１”は４画素に対して同じ値となるが、明暗の視覚的効果を得るには
十分である。また、補正を行わない場合は、時刻Ｔ１１において、配線１２３の電位を“
Ｍ”に維持すればよい。または、配線１２２の電位を“Ｌ”として、トランジスタ１０１
を導通させなければよい。
【0135】
次に、図８（Ｂ１）、（Ｂ２）に示すタイミングチャートを用いて、４つの画素１１に同
じデータを書き込む動作を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対応した
表示装置であって、低解像度用の画像データ（４Ｋ２Ｋデータ）を入力する場合に相当す
る。
じデータを書き込む動作を説明する。当該動作は、例えば、画素数が８Ｋ４Ｋに対応した
表示装置であって、低解像度用の画像データ（４Ｋ２Ｋデータ）を入力する場合に相当す
る。
【0136】
まず、図８（Ｂ１）を用いて補正データ“Ｖｐ２”をノードＮＭに書き込む動作を説明す
る。以下では、低解像度用の画像データを“ＶｓＬ”、低解像度用の補正データを“Ｖｐ
２”とする。なお、“Ｖｐ２”は任意の第１のデータ、“ＶｓＬ”は任意の第２のデータ
ということもできる。
る。以下では、低解像度用の画像データを“ＶｓＬ”、低解像度用の補正データを“Ｖｐ
２”とする。なお、“Ｖｐ２”は任意の第１のデータ、“ＶｓＬ”は任意の第２のデータ
ということもできる。
【0137】
時刻Ｔ１に配線１２１の電位を“Ｈ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“Ｖｐ２”とすると、トランジスタ１０２が導通し、容量素子１０４の他方の電極の電位
は“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセッ
ト動作である。
“Ｖｐ２”とすると、トランジスタ１０２が導通し、容量素子１０４の他方の電極の電位
は“Ｖｒｅｆ”となる。当該動作は、後の補正動作（容量結合動作）を行うためのリセッ
ト動作である。
【0138】
また、トランジスタ１０３が導通し、ノードＮＭに配線１２３の電位（補正データ“Ｖｐ
２”）が書き込まれる。
２”）が書き込まれる。
【0139】
時刻Ｔ２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位を
“Ｍ”とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノード
ＮＭに補正データ“Ｖｐ２”が保持される。また、容量素子１０４には、“Ｖｐ２－Ｖｒ
ｅｆ”が保持される。
“Ｍ”とすると、トランジスタ１０２およびトランジスタ１０３が非導通となり、ノード
ＮＭに補正データ“Ｖｐ２”が保持される。また、容量素子１０４には、“Ｖｐ２－Ｖｒ
ｅｆ”が保持される。
【0140】
ここまでが補正データ“Ｖｐ２”の書き込み動作である。なお、補正を行わない場合は、
上記動作において、補正データ“Ｖｐ２”として“Ｖｒｅｆ”同じ電位を供給すればよい
。
上記動作において、補正データ“Ｖｐ２”として“Ｖｒｅｆ”同じ電位を供給すればよい
。
【0141】
続いて、図８（Ｂ２）を用いて、画像データ“ＶｓＬ”の補正動作および回路ブロック１
１０が有する表示素子での表示動作を説明する。
１０が有する表示素子での表示動作を説明する。
【0142】
図８（Ｂ１）、（Ｂ２）の動作は１水平期間内で連続して行うことができる。または、図
８（Ｂ１）の動作を第ｋのフレームで行い、図８（Ｂ２）の動作を第ｋ＋１のフレームで
行ってもよい。または、図８（Ｂ１）の動作の後、図８（Ｂ２）の動作を複数回行っても
よい。
８（Ｂ１）の動作を第ｋのフレームで行い、図８（Ｂ２）の動作を第ｋ＋１のフレームで
行ってもよい。または、図８（Ｂ１）の動作の後、図８（Ｂ２）の動作を複数回行っても
よい。
【0143】
時刻Ｔ１１に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｈ”、配線１２３の電位
を“ＶｓＬ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合により
ノードＮＭの電位に配線１２３の電位“ＶｓＬ”が付加される。このとき、ノードＮＭの
電位は“Ｖｐ２－Ｖｒｅｆ＋ＶｓＬ”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの
電位は、“Ｖｐ２＋ＶｓＬ”となる。
を“ＶｓＬ”とすると、トランジスタ１０１が導通し、容量素子１０４の容量結合により
ノードＮＭの電位に配線１２３の電位“ＶｓＬ”が付加される。このとき、ノードＮＭの
電位は“Ｖｐ２－Ｖｒｅｆ＋ＶｓＬ”であり、“Ｖｒｅｆ”＝０であれば、ノードＮＭの
電位は、“Ｖｐ２＋ＶｓＬ”となる。
【0144】
時刻Ｔ１２に配線１２１の電位を“Ｌ”、配線１２２の電位を“Ｌ”、配線１２３の電位
を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は“Ｖｐ２＋
ＶｓＬ”に保持される。
を“Ｍ”とすると、トランジスタ１０１が非導通となり、ノードＮＭの電位は“Ｖｐ２＋
ＶｓＬ”に保持される。
【0145】
その後、回路ブロック１１０が有する表示素子において、ノードＮＭの電位に応じた表示
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１１から表示動作を行う場合
もある。
動作を行う。なお、回路ブロックの構成によっては、時刻Ｔ１１から表示動作を行う場合
もある。
【0146】
補正データ“Ｖｐ２”としては、各画素１１に異なる値を入力することができるため、画
像データ“ＶｓＬ”は同じであっても各画素１１で異なる表示を行うことができる。すな
わち、アップコンバートが可能となる。なお、補正を行わない場合は、４画素で同じ画像
が表示される。
像データ“ＶｓＬ”は同じであっても各画素１１で異なる表示を行うことができる。すな
わち、アップコンバートが可能となる。なお、補正を行わない場合は、４画素で同じ画像
が表示される。
【0147】
以上のように動作させることで、元の画像データをアップコンバートすることなく表示装
置に入力することができ、適切な表示を行うことができる。または、画像表示に適切な補
正を行うことができる。
置に入力することができ、適切な表示を行うことができる。または、画像表示に適切な補
正を行うことができる。
【0148】
図９（Ａ）は、本発明の一態様の表示装置のブロック図の一例である。当該表示装置は、
画素１１がマトリクス状に設けられた画素アレイ１２と、ロードライバ１３と、カラムド
ライバ１４と、回路１５と、選択回路１６を有する。なお、図９（Ａ）では、トランジス
タ１０２ａおよびトランジスタ１０２ｂを一つのブロックで表し、電位“Ｖｒｅｆ”を供
給する配線との接続形態を省略している。
画素１１がマトリクス状に設けられた画素アレイ１２と、ロードライバ１３と、カラムド
ライバ１４と、回路１５と、選択回路１６を有する。なお、図９（Ａ）では、トランジス
タ１０２ａおよびトランジスタ１０２ｂを一つのブロックで表し、電位“Ｖｒｅｆ”を供
給する配線との接続形態を省略している。
【0149】
ロードライバ１３は、例えば、シフトレジスタ２０およびバッファ回路２１を組み合わせ
た構成とすることができる。バッファ回路２１の導通を制御することにより、配線１２１
または配線１２２にデータを出力することができる。
た構成とすることができる。バッファ回路２１の導通を制御することにより、配線１２１
または配線１２２にデータを出力することができる。
【0150】
カラムドライバ１４は、例えば、シフトレジスタ２２およびバッファ回路２３を組み合わ
せた構成とすることができる。バッファ回路２３の導通を制御することにより、配線１２
３にデータを出力することができる。
せた構成とすることができる。バッファ回路２３の導通を制御することにより、配線１２
３にデータを出力することができる。
【0151】
回路１５は、補正データを生成する機能を有する。なお、回路１５は、補正データを生成
するための外部機器ということもできる。
するための外部機器ということもできる。
【0152】
ロードライバ１３は、トランジスタ１０１およびトランジスタ１０２ａ、１０２ｂの導通
を制御することができる。カラムドライバ１４は、配線１２３に補正データまたは画像デ
ータを供給することができる。
を制御することができる。カラムドライバ１４は、配線１２３に補正データまたは画像デ
ータを供給することができる。
【0153】
回路１５には、高解像度用の画像データ“ＶｓＨ”（例えば、８Ｋ４Ｋデータ）または低
解像度用の画像データ“ＶｓＬ”（例えば、４Ｋ２Ｋデータ）が入力される。画像データ
“ＶｓＨ”が入力されたときは補正データ“Ｖｐ１”が生成され、画像データ“ＶｓＬ”
が入力されたときは、補正データ“Ｖｐ２”が生成される。
解像度用の画像データ“ＶｓＬ”（例えば、４Ｋ２Ｋデータ）が入力される。画像データ
“ＶｓＨ”が入力されたときは補正データ“Ｖｐ１”が生成され、画像データ“ＶｓＬ”
が入力されたときは、補正データ“Ｖｐ２”が生成される。
【0154】
選択回路１６は、回路１５で生成された補正データ“Ｖｐ１”、“Ｖｐ２”の他に、外部
で生成した補正データ“Ｖｐ１”、“Ｖｐ２”または画像データ“ＶｓＨ”、“ＶｓＬ”
をカラムドライバ１４に出力することができる。
で生成した補正データ“Ｖｐ１”、“Ｖｐ２”または画像データ“ＶｓＨ”、“ＶｓＬ”
をカラムドライバ１４に出力することができる。
【0155】
図９（Ａ）に示す構成では、例えば低解像度で補正なしの表示動作を行う場合に各ドライ
バの出力段を半数にすることができるため、消費電力を低減することができる。
バの出力段を半数にすることができるため、消費電力を低減することができる。
【0156】
回路１５は、ニューラルネットワークを有していてもよい。例えば、膨大な画像を教師デ
ータとして学習したディープニューラルネットワークを用いることで、精度の高い補正デ
ータを生成することができる。
ータとして学習したディープニューラルネットワークを用いることで、精度の高い補正デ
ータを生成することができる。
【0157】
図１０（Ａ）に示すように、ニューラルネットワークＮＮは入力層ＩＬ、出力層ＯＬ、中
間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層Ｈ
Ｌはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１
層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラル
ネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープ
ニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
間層（隠れ層）ＨＬによって構成することができる。入力層ＩＬ、出力層ＯＬ、中間層Ｈ
Ｌはそれぞれ、１または複数のニューロン（ユニット）を有する。なお、中間層ＨＬは１
層であってもよいし２層以上であってもよい。２層以上の中間層ＨＬを有するニューラル
ネットワークはＤＮＮ（ディープニューラルネットワーク）と呼ぶこともでき、ディープ
ニューラルネットワークを用いた学習は深層学習と呼ぶこともできる。
【0158】
入力層ＩＬの各ニューロンには入力データが入力され、中間層ＨＬの各ニューロンには前
層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層の
ニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロ
ンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
層または後層のニューロンの出力信号が入力され、出力層ＯＬの各ニューロンには前層の
ニューロンの出力信号が入力される。なお、各ニューロンは、前後の層の全てのニューロ
ンと結合されていてもよいし（全結合）、一部のニューロンと結合されていてもよい。
【0159】
図１０（Ｂ）に、ニューロンによる演算の例を示す。ここでは、ニューロンＮと、ニュー
ロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層
のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニュー
ロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗
算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂ
が加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈに
よって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
ロンＮに信号を出力する前層の２つのニューロンを示している。ニューロンＮには、前層
のニューロンの出力ｘ１と、前層のニューロンの出力ｘ２が入力される。そして、ニュー
ロンＮにおいて、出力ｘ１と重みｗ１の乗算結果（ｘ１ｗ１）と出力ｘ２と重みｗ２の乗
算結果（ｘ２ｗ２）の総和ｘ１ｗ１＋ｘ２ｗ２が計算された後、必要に応じてバイアスｂ
が加算され、値ａ＝ｘ１ｗ１＋ｘ２ｗ２＋ｂが得られる。そして、値ａは活性化関数ｈに
よって変換され、ニューロンＮから出力信号ｙ＝ｈ（ａ）が出力される。
【0160】
このように、ニューロンによる演算には、前層のニューロンの出力と重みの積を足し合わ
せる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は
、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われて
もよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができ
る。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いて
もよい。
せる演算、すなわち積和演算が含まれる（上記のｘ１ｗ１＋ｘ２ｗ２）。この積和演算は
、プログラムを用いてソフトウェア上で行ってもよいし、ハードウェアによって行われて
もよい。積和演算をハードウェアによって行う場合は、積和演算回路を用いることができ
る。この積和演算回路としては、デジタル回路を用いてもよいし、アナログ回路を用いて
もよい。
【0161】
積和演算回路は、Ｓｉトランジスタによって構成してもよいし、ＯＳトランジスタによっ
て構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回
路のアナログメモリを構成するトランジスタとして好適である。なお、Ｓｉトランジスタ
とＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
て構成してもよい。特に、ＯＳトランジスタはオフ電流が極めて小さいため、積和演算回
路のアナログメモリを構成するトランジスタとして好適である。なお、Ｓｉトランジスタ
とＯＳトランジスタの両方を用いて積和演算回路を構成してもよい。
【0162】
なお、補正データの生成は、回路１５に限らず前述した回路１２０で行うこともできる（
図９（Ｂ）参照）。また、表示部でグレースケールの表示を行い、当該表示の輝度を輝度
計で読み取ったデータや当該表示の写真を読み取ったデータを元に補正データを生成して
もよい。また、表示の輝度を検出できるセンサ２４を設け、表示素子の劣化を検出して補
正データを生成できる回路２５を設けてもよい（図９（Ｃ）参照）。
図９（Ｂ）参照）。また、表示部でグレースケールの表示を行い、当該表示の輝度を輝度
計で読み取ったデータや当該表示の写真を読み取ったデータを元に補正データを生成して
もよい。また、表示の輝度を検出できるセンサ２４を設け、表示素子の劣化を検出して補
正データを生成できる回路２５を設けてもよい（図９（Ｃ）参照）。
【0163】
次に、図７に示す画素アレイに図４（Ａ）に示す回路ブロックを適用した構成（図１１参
照）のシミュレーション結果を説明する。パラメータは以下の通りであり、トランジスタ
サイズはＬ／Ｗ＝６μｍ／６μｍ（トランジスタ１１１）、Ｌ／Ｗ＝４μｍ／４μｍ（そ
の他のトランジスタ）、容量素子１０４の容量値１５０ｆＦ、容量素子１１３の容量値５
０ｆＦ、ＥＬ素子１１４はＦＮダイオードモデル、配線１２８はアノード電位として＋１
０Ｖ、“Ｖｒｅｆ”として＋１Ｖ、配線１２９はカソード電位として－５Ｖ、画像データ
および補正データの最小値は＋１Ｖ、最大値は＋８Ｖとした。なお、回路シミュレーショ
ンソフトウェアにはＳＰＩＣＥを用いた。
照）のシミュレーション結果を説明する。パラメータは以下の通りであり、トランジスタ
サイズはＬ／Ｗ＝６μｍ／６μｍ（トランジスタ１１１）、Ｌ／Ｗ＝４μｍ／４μｍ（そ
の他のトランジスタ）、容量素子１０４の容量値１５０ｆＦ、容量素子１１３の容量値５
０ｆＦ、ＥＬ素子１１４はＦＮダイオードモデル、配線１２８はアノード電位として＋１
０Ｖ、“Ｖｒｅｆ”として＋１Ｖ、配線１２９はカソード電位として－５Ｖ、画像データ
および補正データの最小値は＋１Ｖ、最大値は＋８Ｖとした。なお、回路シミュレーショ
ンソフトウェアにはＳＰＩＣＥを用いた。
【0164】
図１２（Ａ）乃至（Ｃ）は、高解像度の表示（補正なし）を検証するシミュレーション結
果である。図１２（Ａ）は、検証に用いたタイミングチャートである。図１２（Ａ）にお
ける時刻Ｔ１乃至Ｔ２でトランジスタ１０３を導通させることにより、配線１２３から画
像データ“Ｖｓ”（ｓ［ｎ］）の書き込みを行う。また、時刻Ｔ３乃至Ｔ４では、画像デ
ータ“Ｖｓ”（ｓ［ｎ＋１］）の書き込みを行う。このとき、配線１２８は、アノード電
位とする。
果である。図１２（Ａ）は、検証に用いたタイミングチャートである。図１２（Ａ）にお
ける時刻Ｔ１乃至Ｔ２でトランジスタ１０３を導通させることにより、配線１２３から画
像データ“Ｖｓ”（ｓ［ｎ］）の書き込みを行う。また、時刻Ｔ３乃至Ｔ４では、画像デ
ータ“Ｖｓ”（ｓ［ｎ＋１］）の書き込みを行う。このとき、配線１２８は、アノード電
位とする。
【0165】
図１２（Ｂ）は、画像データ“Ｖｓ”に対してＥＬ素子１１４が流す電流（ＩＬＥＤ）を
シミュレーションした結果である。図１２（Ｂ）は一つの画素におけるシミュレーション
結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認さ
れている。
シミュレーションした結果である。図１２（Ｂ）は一つの画素におけるシミュレーション
結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認さ
れている。
【0166】
また、図１２（Ｃ）は、画像データ“Ｖｓ”に対するノードＮＭの電位“ＶＮＭ”の変化
をシミュレーションした結果である。いずれの画素でもノードＮＭの電位“ＶＮＭ”が画
像データ“Ｖｓ”と比例することが確認されている。
をシミュレーションした結果である。いずれの画素でもノードＮＭの電位“ＶＮＭ”が画
像データ“Ｖｓ”と比例することが確認されている。
【0167】
すなわち、配線１２３から供給する高解像度用の画像データ“Ｖｓ”を表示できることが
確認された。
確認された。
【0168】
図１３（Ａ）乃至（Ｄ）は、低解像度の表示（補正なし）を検証するシミュレーション結
果である。図１３（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、配
線１２３の電位を最小値（＋１Ｖ）とし、図１３（Ａ）における時刻Ｔ１乃至Ｔ４で全て
の画素に補正データ“Ｖｐ”（ｐ）の書き込みを行う。このとき、配線１２８は電位“Ｖ
ｒｅｆ”（＋１Ｖ）としておくため、容量素子１０４に保持される差分電位は０である。
すなわち、補正なしとなる。
果である。図１３（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、配
線１２３の電位を最小値（＋１Ｖ）とし、図１３（Ａ）における時刻Ｔ１乃至Ｔ４で全て
の画素に補正データ“Ｖｐ”（ｐ）の書き込みを行う。このとき、配線１２８は電位“Ｖ
ｒｅｆ”（＋１Ｖ）としておくため、容量素子１０４に保持される差分電位は０である。
すなわち、補正なしとなる。
【0169】
その後、図１３（Ｂ）に示す時刻Ｔ１乃至Ｔ２において、トランジスタ１０１を導通させ
ることにより配線１２３から画像データ“Ｖｓ”（ｓ［ｍ］）の書き込みを行う。
ることにより配線１２３から画像データ“Ｖｓ”（ｓ［ｍ］）の書き込みを行う。
【0170】
図１３（Ｃ）は、画像データ“Ｖｓ”に対してＥＬ素子１１４が流す電流（ＩＬＥＤ）を
シミュレーションした結果である。図１３（Ｃ）は、一つの画素におけるシミュレーショ
ン結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認
されている。
シミュレーションした結果である。図１３（Ｃ）は、一つの画素におけるシミュレーショ
ン結果であるが、いずれの画素（ｐｉｘ１乃至ｐｉｘ４）でも階調表示できることが確認
されている。
【0171】
また、図１３（Ｄ）は、画像データ“Ｖｓ”に対するノードＮＭの電位“ＶＮＭ”の変化
をシミュレーションした結果である。いずれの画素でもノードＮＭの電位“ＶＮＭ”が画
像データ“Ｖｓ”と比例することが確認されている。
をシミュレーションした結果である。いずれの画素でもノードＮＭの電位“ＶＮＭ”が画
像データ“Ｖｓ”と比例することが確認されている。
【0172】
すなわち、配線１２３から供給する低解像度用の画像データ“Ｖｓ”を表示できることが
確認された。
確認された。
【0173】
図１４（Ａ）乃至（Ｄ）は、低解像度の表示（補正あり）を検証するシミュレーション結
果である。図１４（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、配
線１２３に所望の補正データ“Ｖｐ”を供給し、図１４（Ａ）における時刻Ｔ１乃至Ｔ２
で補正データ“Ｖｐ”（ｐ［ｎ］）の書き込みを行う。また、時刻Ｔ３乃至Ｔ４で補正デ
ータ“Ｖｐ”（ｐ［ｎ＋１］）の書き込みを行う。このとき、配線１２８は電位“Ｖｒｅ
ｆ”（＋１Ｖ）としておくため、容量素子１０４に保持される差分電位は“Ｖｐ－１”で
ある。
果である。図１４（Ａ）、（Ｂ）は、検証に用いたタイミングチャートである。まず、配
線１２３に所望の補正データ“Ｖｐ”を供給し、図１４（Ａ）における時刻Ｔ１乃至Ｔ２
で補正データ“Ｖｐ”（ｐ［ｎ］）の書き込みを行う。また、時刻Ｔ３乃至Ｔ４で補正デ
ータ“Ｖｐ”（ｐ［ｎ＋１］）の書き込みを行う。このとき、配線１２８は電位“Ｖｒｅ
ｆ”（＋１Ｖ）としておくため、容量素子１０４に保持される差分電位は“Ｖｐ－１”で
ある。
【0174】
その後、図１４（Ｂ）に示す時刻Ｔ１乃至Ｔ２において、トランジスタ１０１を導通させ
ることにより配線１２３から画像データ“Ｖｓ”の書き込みを行い、画像データに補正デ
ータを付加する。このとき、配線１２８は、アノード電位とする。
ることにより配線１２３から画像データ“Ｖｓ”の書き込みを行い、画像データに補正デ
ータを付加する。このとき、配線１２８は、アノード電位とする。
【0175】
図１４（Ｃ）は、画像データ“Ｖｓ”に対してＥＬ素子１１４が流す電流（ＩＬＥＤ）を
補正データ毎にシミュレーションした結果である。補正データ“Ｖｐ”として１Ｖ乃至８
Ｖを書き込み、画像データ“Ｖｓ”と結合させたいずれの場合においても階調表示できる
ことが確認されている。
補正データ毎にシミュレーションした結果である。補正データ“Ｖｐ”として１Ｖ乃至８
Ｖを書き込み、画像データ“Ｖｓ”と結合させたいずれの場合においても階調表示できる
ことが確認されている。
【0176】
また、図１４（Ｄ）は、画像データ“Ｖｓ”に対するノードＮＭの電位“ＶＮＭ”の変化
を補正データ“Ｖｐ”ごとにシミュレーションした結果である。補正データ“Ｖｐ”とし
て１Ｖ乃至８Ｖを書き込み、画像データ“Ｖｓ”と結合させたいずれの場合においてもノ
ードＮＭの電位“ＶＮＭ”が比例傾向にあることが確認されている。
を補正データ“Ｖｐ”ごとにシミュレーションした結果である。補正データ“Ｖｐ”とし
て１Ｖ乃至８Ｖを書き込み、画像データ“Ｖｓ”と結合させたいずれの場合においてもノ
ードＮＭの電位“ＶＮＭ”が比例傾向にあることが確認されている。
【0177】
すなわち、配線１２３から供給する補正データ“Ｖｐ”および低解像度用の画像データ“
Ｖｓ”を結合させて有効な表示ができることが確認された。
Ｖｓ”を結合させて有効な表示ができることが確認された。
【0178】
図１５は、本発明の一態様の画素をカラー表示が行えるＥＬ表示装置に適用した場合の一
例である。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）、Ｂ（青
）のそれぞれの色を発する副画素の組み合わせを有する。図１５では、水平方向に並ぶ副
画素１０Ｒ、副画素１０Ｇ、副画素１０Ｂの各色３つの副画素が一つの画素を構成するこ
とになり、水平垂直方向の４画素を表している。なお、図１５では、トランジスタ１０２
ａおよびトランジスタ１０２ｂを一つのブロックで表している。
例である。一般的にカラー表示が行える表示装置の画素は、Ｒ（赤）、Ｇ（緑）、Ｂ（青
）のそれぞれの色を発する副画素の組み合わせを有する。図１５では、水平方向に並ぶ副
画素１０Ｒ、副画素１０Ｇ、副画素１０Ｂの各色３つの副画素が一つの画素を構成するこ
とになり、水平垂直方向の４画素を表している。なお、図１５では、トランジスタ１０２
ａおよびトランジスタ１０２ｂを一つのブロックで表している。
【0179】
前述したように、本発明の一態様では、トランジスタ１０１を介してマトリクス状に配置
された４画素（ここでは、同色を発する４副画素に相当）に補正データ“Ｖｐ１”または
画像データ“ＶｓＬ”を入力することができる。また、トランジスタ１０２ａ、１０２ｂ
を介して水平方向に配置された２画素（ここでは、同色を発する２副画素に相当）に電位
“Ｖｒｅｆ”を供給することができる。
された４画素（ここでは、同色を発する４副画素に相当）に補正データ“Ｖｐ１”または
画像データ“ＶｓＬ”を入力することができる。また、トランジスタ１０２ａ、１０２ｂ
を介して水平方向に配置された２画素（ここでは、同色を発する２副画素に相当）に電位
“Ｖｒｅｆ”を供給することができる。
【0180】
ストライプ配列では、それぞれの副画素は等間隔に配置されることが好ましいが、各副画
素で配線やトランジスタを共有する場合は、各副画素の間隔（同一の機能を有する要素の
間隔）を一定とすることが困難となる場合がある。
素で配線やトランジスタを共有する場合は、各副画素の間隔（同一の機能を有する要素の
間隔）を一定とすることが困難となる場合がある。
【0181】
そのため、副画素１０Ｒ、副画素１０Ｇ、副画素１０Ｂと接続される画素電極をそれぞれ
、電極２６Ｒ、２６Ｇ、２６Ｂとしたとき、図１５に示すように電極２６Ｒ、２６Ｇ、２
６Ｂを等間隔に配置する構成とすることが好ましい。なお、画素電極は各副画素の要素と
もいえるが、ここでは説明を明瞭にするために別の要素としている。当該構成はトップエ
ミッション型のＥＬ表示装置、または反射型の液晶表示装置に有効である。
、電極２６Ｒ、２６Ｇ、２６Ｂとしたとき、図１５に示すように電極２６Ｒ、２６Ｇ、２
６Ｂを等間隔に配置する構成とすることが好ましい。なお、画素電極は各副画素の要素と
もいえるが、ここでは説明を明瞭にするために別の要素としている。当該構成はトップエ
ミッション型のＥＬ表示装置、または反射型の液晶表示装置に有効である。
【0182】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
可能である。
【0183】
（実施の形態２）
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の
構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した表示
装置の要素、動作および機能の説明は省略する。
本実施の形態では、液晶素子を用いた表示装置の構成例と、ＥＬ素子を用いた表示装置の
構成例について説明する。なお、本実施の形態においては、実施の形態１で説明した表示
装置の要素、動作および機能の説明は省略する。
【0184】
図１６（Ａ）乃至（Ｃ）は、本発明の一態様を用いることのできる表示装置の構成を示す
図である。
図である。
【0185】
【0186】
【0187】
図１６（Ａ）では、走査線駆動回路２２１ａ、信号線駆動回路２３１ａ、信号線駆動回路
２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設け
られた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶
半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実
施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の
形態１に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１
に示した電源を供給する配線やＶｒｅｆを供給する配線に規定の電位を供給する機能を有
する。
２３２ａ、および共通線駆動回路２４１ａは、それぞれがプリント基板４０４１上に設け
られた集積回路４０４２を複数有する。集積回路４０４２は、単結晶半導体または多結晶
半導体で形成されている。信号線駆動回路２３１ａおよび信号線駆動回路２３２ａは、実
施の形態１に示したカラムドライバの機能を有する。走査線駆動回路２２１ａは、実施の
形態１に示したロードライバの機能を有する。共通線駆動回路２４１ａは、実施の形態１
に示した電源を供給する配線やＶｒｅｆを供給する配線に規定の電位を供給する機能を有
する。
【0188】
走査線駆動回路２２１ａ、共通線駆動回路２４１ａ、信号線駆動回路２３１ａ、および信
号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。
号線駆動回路２３２ａに与えられる各種信号および電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８を介して供給される。
【0189】
走査線駆動回路２２１ａおよび共通線駆動回路２４１ａが有する集積回路４０４２は、表
示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆
動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能
を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲ま
れている領域とは異なる領域に実装されている。
示部２１５に選択信号を供給する機能を有する。信号線駆動回路２３１ａおよび信号線駆
動回路２３２ａが有する集積回路４０４２は、表示部２１５に画像データを供給する機能
を有する。集積回路４０４２は、第１の基板４００１上のシール材４００５によって囲ま
れている領域とは異なる領域に実装されている。
【0190】
なお、集積回路４０４２の接続方法は、特に限定されるものではなく、ワイヤボンディン
グ法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる
。
グ法、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ
Ｐａｃｋａｇｅ）法、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法などを用いることができる
。
【0191】
図１６（Ｂ）は、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａに含まれる集積
回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全
体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することがで
きる。
回路４０４２をＣＯＧ法により実装する例を示している。また、駆動回路の一部または全
体を表示部２１５と同じ基板上に一体形成して、システムオンパネルを形成することがで
きる。
【0192】
図１６（Ｂ）では、走査線駆動回路２２１ａおよび共通線駆動回路２４１ａを、表示部２
１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同
時に形成することで、部品点数を削減することができる。よって、生産性を高めることが
できる。
１５と同じ基板上に形成する例を示している。駆動回路を表示部２１５内の画素回路と同
時に形成することで、部品点数を削減することができる。よって、生産性を高めることが
できる。
【0193】
また、図１６（Ｂ）では、第１の基板４００１上に設けられた表示部２１５と、走査線駆
動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５
が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路
２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆
動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４０
０５と第２の基板４００６とによって、表示素子と共に封止されている。
動回路２２１ａおよび共通線駆動回路２４１ａと、を囲むようにして、シール材４００５
が設けられている。また表示部２１５、走査線駆動回路２２１ａ、および共通線駆動回路
２４１ａの上に第２の基板４００６が設けられている。よって、表示部２１５、走査線駆
動回路２２１ａ、および共通線駆動回路２４１ａは、第１の基板４００１とシール材４０
０５と第２の基板４００６とによって、表示素子と共に封止されている。
【0194】
また、図１６（Ｂ）では、信号線駆動回路２３１ａおよび信号線駆動回路２３２ａを別途
形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない
。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線
駆動回路の一部を別途形成して実装しても良い。また、図１６（Ｃ）に示すように、信号
線駆動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成し
てもよい。
形成し、第１の基板４００１に実装している例を示しているが、この構成に限定されない
。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線
駆動回路の一部を別途形成して実装しても良い。また、図１６（Ｃ）に示すように、信号
線駆動回路２３１ａおよび信号線駆動回路２３２ａを表示部２１５と同じ基板上に形成し
てもよい。
【0195】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
を含むＩＣ等を実装した状態にあるモジュールとを含む場合がある。
【0196】
また第１の基板上に設けられた表示部および走査線駆動回路は、トランジスタを複数有し
ている。当該トランジスタとして、上記実施の形態で示したトランジスタを適用すること
ができる。
ている。当該トランジスタとして、上記実施の形態で示したトランジスタを適用すること
ができる。
【0197】
周辺駆動回路が有するトランジスタと、表示部の画素回路が有するトランジスタの構造は
同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て
同じ構造のトランジスタであってもよく、２種類以上の構造のトランジスタを有していて
もよい。同様に、画素回路が有するトランジスタは、全て同じ構造のトランジスタであっ
てもよく、２種類以上の構造のトランジスタを有していてもよい。
同じであってもよく、異なっていてもよい。周辺駆動回路が有するトランジスタは、全て
同じ構造のトランジスタであってもよく、２種類以上の構造のトランジスタを有していて
もよい。同様に、画素回路が有するトランジスタは、全て同じ構造のトランジスタであっ
てもよく、２種類以上の構造のトランジスタを有していてもよい。
【0198】
【0199】
本発明の一態様のタッチパネルが有する検知素子（センサ素子ともいう）に限定は無い。
指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを
、検知素子として適用することができる。
指やスタイラスなどの被検知体の近接または接触を検知することのできる様々なセンサを
、検知素子として適用することができる。
【0200】
センサの方式としては、例えば、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方
式、光学方式、感圧方式など様々な方式を用いることができる。
式、光学方式、感圧方式など様々な方式を用いることができる。
【0201】
本実施の形態では、静電容量方式の検知素子を有するタッチパネルを例に挙げて説明する
。
。
【0202】
静電容量方式としては、表面型静電容量方式、投影型静電容量方式等がある。また、投影
型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いる
と、同時多点検知が可能となるため好ましい。
型静電容量方式としては、自己容量方式、相互容量方式等がある。相互容量方式を用いる
と、同時多点検知が可能となるため好ましい。
【0203】
本発明の一態様のタッチパネルは、別々に作製された表示装置と検知素子とを貼り合わせ
る構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する
電極等を設ける構成等、様々な構成を適用することができる。
る構成、表示素子を支持する基板および対向基板の一方または双方に検知素子を構成する
電極等を設ける構成等、様々な構成を適用することができる。
【0204】
図１７（Ａ）、（Ｂ）に、タッチパネルの一例を示す。図１７（Ａ）は、タッチパネル４
２１０の斜視図である。図１７（Ｂ）は、入力装置４２００の斜視概略図である。なお、
明瞭化のため、代表的な構成要素のみを示している。
２１０の斜視図である。図１７（Ｂ）は、入力装置４２００の斜視概略図である。なお、
明瞭化のため、代表的な構成要素のみを示している。
【0205】
タッチパネル４２１０は、別々に作製された表示装置と検知素子とを貼り合わせた構成で
ある。
ある。
【0206】
タッチパネル４２１０は、入力装置４２００と、表示装置とを有し、これらが重ねて設け
られている。
られている。
【0207】
入力装置４２００は、基板４２６３、電極４２２７、電極４２２８、複数の配線４２３７
、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線
４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配
線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７
および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７
３ｂを設けることができる。
、複数の配線４２３８および複数の配線４２３９を有する。例えば、電極４２２７は配線
４２３７または配線４２３９と電気的に接続することができる。また、電極４２２８は配
線４２３９と電気的に接続することができる。ＦＰＣ４２７２ｂは、複数の配線４２３７
および複数の配線４２３８の各々と電気的に接続する。ＦＰＣ４２７２ｂにはＩＣ４２７
３ｂを設けることができる。
【0208】
または、表示装置の第１の基板４００１と第２の基板４００６との間にタッチセンサを設
けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場
合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサ
を適用してもよい。
けてもよい。第１の基板４００１と第２の基板４００６との間にタッチセンサを設ける場
合は、静電容量方式のタッチセンサのほか、光電変換素子を用いた光学式のタッチセンサ
を適用してもよい。
【0209】
図１８（Ａ）および図１８（Ｂ）は、図１６（Ｂ）中でＮ１－Ｎ２の鎖線で示した部位の
断面図である。図１８（Ａ）および図１８（Ｂ）に示す表示装置は電極４０１５を有して
おり、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電
気的に接続されている。また、図１８（Ａ）および図１８（Ｂ）では、電極４０１５は、
絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線
４０１４と電気的に接続されている。
断面図である。図１８（Ａ）および図１８（Ｂ）に示す表示装置は電極４０１５を有して
おり、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電
気的に接続されている。また、図１８（Ａ）および図１８（Ｂ）では、電極４０１５は、
絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線
４０１４と電気的に接続されている。
【0210】
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、ト
ランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同
じ導電層で形成されている。
ランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同
じ導電層で形成されている。
【0211】
また、第１の基板４００１上に設けられた表示部２１５と走査線駆動回路２２１ａは、ト
ランジスタを複数有しており、図１８（Ａ）、および図１８（Ｂ）では、表示部２１５に
含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ
４０１１を例示している。なお、図１８（Ａ）および図１８（Ｂ）では、トランジスタ４
０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示している
が、トップゲート型のトランジスタであってもよい。
ランジスタを複数有しており、図１８（Ａ）、および図１８（Ｂ）では、表示部２１５に
含まれるトランジスタ４０１０、および走査線駆動回路２２１ａに含まれるトランジスタ
４０１１を例示している。なお、図１８（Ａ）および図１８（Ｂ）では、トランジスタ４
０１０およびトランジスタ４０１１としてボトムゲート型のトランジスタを例示している
が、トップゲート型のトランジスタであってもよい。
【0212】
【0213】
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けら
れている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１
上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能する
ことができる。
れている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１１１
上に形成された電極４０１７を有する。電極４０１７はバックゲート電極として機能する
ことができる。
【0214】
また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、容量素子４０２０を有する。
容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４
０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。そ
れぞれの電極は、絶縁層４１０３を介して重なっている。
容量素子４０２０は、トランジスタ４０１０のゲート電極と同じ工程で形成された電極４
０２１と、ソース電極およびドレイン電極と同じ工程で形成された電極と、を有する。そ
れぞれの電極は、絶縁層４１０３を介して重なっている。
【0215】
一般に、表示装置の画素部に設けられる容量素子の容量は、画素部に配置されるトランジ
スタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容
量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
スタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容
量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
【0216】
表示部２１５に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図１８
（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１８（Ａ）に
おいて、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０
３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜とし
て機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は
第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶
層４００８を介して重畳する。
（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図１８（Ａ）に
おいて、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０
３１、および液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜とし
て機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は
第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶
層４００８を介して重畳する。
【0217】
また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペー
サであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制
御するために設けられている。なお球状のスペーサを用いていても良い。
サであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制
御するために設けられている。なお球状のスペーサを用いていても良い。
【0218】
また、必要に応じて、ブラックマトリクス（遮光層）、着色層（カラーフィルタ）、偏光
部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。
例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドラ
イトとして、マイクロＬＥＤなどを用いても良い。
部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。
例えば、偏光基板および位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。また、上記バックライト、およびサイドラ
イトとして、マイクロＬＥＤなどを用いても良い。
【0219】
図１８（Ａ）に示す表示装置では、第２の基板４００６と第２の電極層４０３１の間に、
遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
遮光層４１３２、着色層４１３１、絶縁層４１３３が設けられている。
【0220】
遮光層として用いることのできる材料としては、カーボンブラック、チタンブラック、金
属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は
、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また
、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光
を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を
含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、
装置を共通化できるほか工程を簡略化できるため好ましい。
属、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等が挙げられる。遮光層は
、樹脂材料を含む膜であってもよいし、金属などの無機材料の薄膜であってもよい。また
、遮光層に、着色層の材料を含む膜の積層膜を用いることもできる。例えば、ある色の光
を透過する着色層に用いる材料を含む膜と、他の色の光を透過する着色層に用いる材料を
含む膜との積層構造を用いることができる。着色層と遮光層の材料を共通化することで、
装置を共通化できるほか工程を簡略化できるため好ましい。
【0221】
着色層に用いることのできる材料としては、金属材料、樹脂材料、顔料または染料が含ま
れた樹脂材料などが挙げられる。遮光層および着色層は、例えば、インクジェット法など
を用いて形成することができる。
れた樹脂材料などが挙げられる。遮光層および着色層は、例えば、インクジェット法など
を用いて形成することができる。
【0222】
また、図１８（Ａ）および図１８（Ｂ）に示す表示装置は、絶縁層４１１１と絶縁層４１
０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁
層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、
外部からの不純物の浸入を防ぐことができる。
０４を有する。絶縁層４１１１と絶縁層４１０４として、不純物元素を透過しにくい絶縁
層を用いる。絶縁層４１１１と絶縁層４１０４でトランジスタの半導体層を挟むことで、
外部からの不純物の浸入を防ぐことができる。
【0223】
また、表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素
子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物
を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧より
も大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が
注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光性
の化合物が発光する。
子（ＥＬ素子）を適用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物
を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧より
も大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が
注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光性
の化合物が発光する。
【0224】
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別さ
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
れ、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【0225】
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔
がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合す
ることにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る
際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素
子と呼ばれる。
がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合す
ることにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る
際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素
子と呼ばれる。
【0226】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質
、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ
性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ
性の物質（電子輸送性および正孔輸送性が高い物質）などを有していてもよい。
【0227】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法な
どの方法で形成することができる。
どの方法で形成することができる。
【0228】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【0229】
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そし
て、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取
り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出
（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッショ
ン）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
て、基板上にトランジスタおよび発光素子を形成し、当該基板とは逆側の面から発光を取
り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出
（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッショ
ン）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
【0230】
図１８（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」とも
いう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられた
トランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の
電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成
に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５
１３の構成は適宜変えることができる。
いう。）の一例である。表示素子である発光素子４５１３は、表示部２１５に設けられた
トランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の
電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成
に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５
１３の構成は適宜変えることができる。
【0231】
隔壁４５１０は、有機絶縁材料、または無機絶縁材料を用いて形成する。特に感光性の樹
脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した
曲率を持って形成される傾斜面となるように形成することが好ましい。
脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した
曲率を持って形成される傾斜面となるように形成することが好ましい。
【0232】
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。
ていてもどちらでも良い。
【0233】
発光素子４５１３の発光色は、発光層４５１１を構成する材料によって、白、赤、緑、青
、シアン、マゼンタ、または黄などとすることができる。
、シアン、マゼンタ、または黄などとすることができる。
【0234】
カラー表示を実現する方法としては、発光色が白色の発光素子４５１３と着色層を組み合
わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者
の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１
を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では
、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光
素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めること
ができる。
わせて行う方法と、画素毎に発光色の異なる発光素子４５１３を設ける方法がある。前者
の方法は後者の方法よりも生産性が高い。一方、後者の方法では画素毎に発光層４５１１
を作り分ける必要があるため、前者の方法よりも生産性が劣る。ただし、後者の方法では
、前者の方法よりも色純度の高い発光色を得ることができる。後者の方法に加えて、発光
素子４５１３にマイクロキャビティ構造を付与することにより色純度をさらに高めること
ができる。
【0235】
なお、発光層４５１１は、量子ドットなどの無機化合物を有していてもよい。例えば、量
子ドットを発光層に用いることで、発光材料として機能させることもできる。
子ドットを発光層に用いることで、発光材料として機能させることもできる。
【0236】
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成
することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４
００５によって封止された空間には充填材４５１４が設けられ密封されている。このよう
に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好
ましい。
４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコ
ン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、
窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成
することができる。また、第１の基板４００１、第２の基板４００６、およびシール材４
００５によって封止された空間には充填材４５１４が設けられ密封されている。このよう
に、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフ
ィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好
ましい。
【0237】
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂また
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、
ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４
に乾燥剤が含まれていてもよい。
は熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル系樹脂、
ポリイミド、エポキシ系樹脂、シリコーン系樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４
に乾燥剤が含まれていてもよい。
【0238】
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常
温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることが
できる。また、シール材４００５に乾燥剤が含まれていてもよい。
温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることが
できる。また、シール材４００５に乾燥剤が含まれていてもよい。
【0239】
また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けても
よい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸に
より反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【0240】
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すこと
ができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り
込みが低減し、表示画像の視認性を高めることができる。
ができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り
込みが低減し、表示画像の視認性を高めることができる。
【0241】
表示素子に電圧を印加する第１の電極層および第２の電極層（画素電極層、共通電極層、
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、お
よび電極層のパターン構造によって透光性、反射性を選択すればよい。
対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、お
よび電極層のパターン構造によって透光性、反射性を選択すればよい。
【0242】
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化
物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
【0243】
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属
、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる
。
（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎ
ｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタ
ン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属
、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる
。
【0244】
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリ
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくは
その誘導体などがあげられる。
マーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子として
は、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若
しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導
体、または、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくは
その誘導体などがあげられる。
【0245】
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【0246】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
可能である。
【0247】
（実施の形態３）
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることので
きるトランジスタの一例について、図面を用いて説明する。
本実施の形態では、上記実施の形態に示した各トランジスタに置き換えて用いることので
きるトランジスタの一例について、図面を用いて説明する。
【0248】
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トラン
ジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の
製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換える
ことができる。
ジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の
製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換える
ことができる。
【0249】
〔ボトムゲート型トランジスタ〕
図１９（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラン
ジスタ８１０のチャネル長方向の断面図である。図１９（Ａ１）において、トランジスタ
８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に
絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して
半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲ
ート絶縁層として機能できる。
図１９（Ａ１）は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトラン
ジスタ８１０のチャネル長方向の断面図である。図１９（Ａ１）において、トランジスタ
８１０は基板７７１上に形成されている。また、トランジスタ８１０は、基板７７１上に
絶縁層７７２を介して電極７４６を有する。また、電極７４６上に絶縁層７２６を介して
半導体層７４２を有する。電極７４６はゲート電極として機能できる。絶縁層７２６はゲ
ート絶縁層として機能できる。
【0250】
また、半導体層７４２のチャネル形成領域上に絶縁層７４１を有する。また、半導体層７
４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極
７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、
ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電
極７４４ｂの一部は、絶縁層７４１上に形成される。
４２の一部と接して、絶縁層７２６上に電極７４４ａおよび電極７４４ｂを有する。電極
７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極７４４ｂは、
ソース電極またはドレイン電極の他方として機能できる。電極７４４ａの一部、および電
極７４４ｂの一部は、絶縁層７４１上に形成される。
【0251】
絶縁層７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層７４１
を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露
出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層
７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様
によれば、電気特性の良好なトランジスタを実現することができる。
を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体層７４２の露
出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時に、半導体層
７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様
によれば、電気特性の良好なトランジスタを実現することができる。
【0252】
また、トランジスタ８１０は、電極７４４ａ、電極７４４ｂおよび絶縁層７４１上に絶縁
層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
層７２８を有し、絶縁層７２８の上に絶縁層７２９を有する。
【0253】
半導体層７４２に酸化物半導体を用いる場合、電極７４４ａおよび電極７４４ｂの、少な
くとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損
を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が
生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。
したがって、当該領域はソース領域またはドレイン領域として機能することができる。半
導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を
生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができ
る。
くとも半導体層７４２と接する部分に、半導体層７４２の一部から酸素を奪い、酸素欠損
を生じさせることが可能な材料を用いることが好ましい。半導体層７４２中の酸素欠損が
生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。
したがって、当該領域はソース領域またはドレイン領域として機能することができる。半
導体層７４２に酸化物半導体を用いる場合、半導体層７４２から酸素を奪い、酸素欠損を
生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができ
る。
【0254】
半導体層７４２にソース領域およびドレイン領域が形成されることにより、電極７４４ａ
および電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界
効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることが
できる。
および電極７４４ｂと半導体層７４２の接触抵抗を低減することができる。よって、電界
効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることが
できる。
【0255】
半導体層７４２にシリコンなどの半導体を用いる場合は、半導体層７４２と電極７４４ａ
の間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として
機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、
トランジスタのソース領域またはドレイン領域として機能することができる。
の間、および半導体層７４２と電極７４４ｂの間に、ｎ型半導体またはｐ型半導体として
機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、
トランジスタのソース領域またはドレイン領域として機能することができる。
【0256】
絶縁層７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能
を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略
することもできる。
を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層７２９を省略
することもできる。
【0257】
図１９（Ａ２）に示すトランジスタ８１１は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極
７４６と同様の材料および方法で形成することができる。
機能できる電極７２３を有する点が、トランジスタ８１０と異なる。電極７２３は、電極
７４６と同様の材料および方法で形成することができる。
【0258】
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲー
ト電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしき
い値電圧を変化させることができる。
層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電
極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位と
してもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲー
ト電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしき
い値電圧を変化させることができる。
【0259】
電極７４６および電極７２３は、どちらもゲート電極として機能することができる。よっ
て、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層とし
て機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設け
てもよい。
て、絶縁層７２６、絶縁層７２８、および絶縁層７２９は、それぞれがゲート絶縁層とし
て機能することができる。なお、電極７２３は、絶縁層７２８と絶縁層７２９の間に設け
てもよい。
【0260】
なお、電極７４６または電極７２３の一方を、「ゲート電極」という場合、他方を「バッ
クゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電
極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲー
ト電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一
種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１
のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
クゲート電極」という。例えば、トランジスタ８１１において、電極７２３を「ゲート電
極」と言う場合、電極７４６を「バックゲート電極」と言う。また、電極７２３を「ゲー
ト電極」として用いる場合は、トランジスタ８１１をトップゲート型のトランジスタの一
種と考えることができる。また、電極７４６および電極７２３のどちらか一方を、「第１
のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
【0261】
半導体層７４２を挟んで電極７４６および電極７２３を設けることで、更には、電極７４
６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
６および電極７２３を同電位とすることで、半導体層７４２においてキャリアの流れる領
域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、ト
ランジスタ８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
【0262】
したがって、トランジスタ８１１は、占有面積に対して大きいオン電流を有するトランジ
スタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現する
ことができる。
スタである。すなわち、求められるオン電流に対して、トランジスタ８１１の占有面積を
小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくす
ることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現する
ことができる。
【0263】
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく
形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる
。
生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気
などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく
形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる
。
【0264】
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極
側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防
ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる
。
側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防
ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる
。
【0265】
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、
信頼性の良好な半導体装置を実現することができる。
信頼性の良好な半導体装置を実現することができる。
【0266】
図１９（Ｂ１）は、図１９（Ａ１）とは異なる構成のチャネル保護型のトランジスタ８２
０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ
同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異な
る。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口
部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７
４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導
体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域
と重なる領域は、チャネル保護層として機能できる。
０のチャネル長方向の断面図である。トランジスタ８２０は、トランジスタ８１０とほぼ
同様の構造を有しているが、絶縁層７４１が半導体層７４２の端部を覆っている点が異な
る。また、半導体層７４２と重なる絶縁層７４１の一部を選択的に除去して形成した開口
部において、半導体層７４２と電極７４４ａが電気的に接続している。また、半導体層７
４２と重なる絶縁層７４１の一部を選択的に除去して形成した他の開口部において、半導
体層７４２と電極７４４ｂが電気的に接続している。絶縁層７４１の、チャネル形成領域
と重なる領域は、チャネル保護層として機能できる。
【0267】
図１９（Ｂ２）に示すトランジスタ８２１は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
機能できる電極７２３を有する点が、トランジスタ８２０と異なる。
【0268】
絶縁層７４１を設けることで、電極７４４ａおよび電極７４４ｂの形成時に生じる半導体
層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時
に半導体層７４２の薄膜化を防ぐことができる。
層７４２の露出を防ぐことができる。よって、電極７４４ａおよび電極７４４ｂの形成時
に半導体層７４２の薄膜化を防ぐことができる。
【0269】
また、トランジスタ８２０およびトランジスタ８２１は、トランジスタ８１０およびトラ
ンジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７
４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を
小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さ
くすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現で
きる。
ンジスタ８１１よりも、電極７４４ａと電極７４６の間の距離と、電極７４４ｂと電極７
４６の間の距離が長くなる。よって、電極７４４ａと電極７４６の間に生じる寄生容量を
小さくすることができる。また、電極７４４ｂと電極７４６の間に生じる寄生容量を小さ
くすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現で
きる。
【0270】
図１９（Ｃ１）は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型の
トランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７
４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａお
よび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合があ
る。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
トランジスタ８２５のチャネル長方向の断面図である。トランジスタ８２５は、絶縁層７
４１を用いずに電極７４４ａおよび電極７４４ｂを形成する。このため、電極７４４ａお
よび電極７４４ｂの形成時に露出する半導体層７４２の一部がエッチングされる場合があ
る。一方、絶縁層７４１を設けないため、トランジスタの生産性を高めることができる。
【0271】
図１９（Ｃ２）に示すトランジスタ８２６は、絶縁層７２９上にバックゲート電極として
機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
機能できる電極７２３を有する点が、トランジスタ８２５と異なる。
【0272】
図２０（Ａ１）乃至（Ｃ２）にトランジスタ８１０、８１１、８２０、８２１、８２５、
８２６のチャネル幅方向の断面図をそれぞれ示す。
８２６のチャネル幅方向の断面図をそれぞれ示す。
【0273】
図２０（Ｂ２）、（Ｃ２）に示す構造では、ゲート電極とバックゲート電極とが接続され
、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲ
ート電極とバックゲート電極と挟まれている。
、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層７４２は、ゲ
ート電極とバックゲート電極と挟まれている。
【0274】
ゲート電極およびバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層７４
２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層
７２６、７４１、７２８、７２９を間に挟んでゲート電極またはバックゲート電極に覆わ
れた構成である。
２のチャネル幅方向の長さよりも長く、半導体層７４２のチャネル幅方向全体は、絶縁層
７２６、７４１、７２８、７２９を間に挟んでゲート電極またはバックゲート電極に覆わ
れた構成である。
【0275】
当該構成とすることで、トランジスタに含まれる半導体層７４２を、ゲート電極およびバ
ックゲート電極の電界によって電気的に取り囲むことができる。
ックゲート電極の電界によって電気的に取り囲むことができる。
【0276】
トランジスタ８２１またはトランジスタ８２６のように、ゲート電極およびバックゲート
電極の電界によって、チャネル形成領域が形成される半導体層７４２を電気的に取り囲む
トランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎ
ｅｌ）構造と呼ぶことができる。
電極の電界によって、チャネル形成領域が形成される半導体層７４２を電気的に取り囲む
トランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎ
ｅｌ）構造と呼ぶことができる。
【0277】
Ｓ－ｃｈａｎｎｅｌ構造とすることで、ゲート電極およびバックゲート電極の一方または
双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加すること
ができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可
能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化する
ことが可能となる。また、Ｓ－ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的
強度を高めることができる。
双方によってチャネルを誘起させるための電界を効果的に半導体層７４２に印加すること
ができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可
能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化する
ことが可能となる。また、Ｓ－ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的
強度を高めることができる。
【0278】
〔トップゲート型トランジスタ〕
図２１（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つ
である。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成し
た開口部において半導体層７４２と電気的に接続する。
図２１（Ａ１）に例示するトランジスタ８４２は、トップゲート型のトランジスタの１つ
である。電極７４４ａおよび電極７４４ｂは、絶縁層７２８および絶縁層７２９に形成し
た開口部において半導体層７４２と電気的に接続する。
【0279】
また、電極７４６と重ならない絶縁層７２６の一部を除去し、電極７４６と残りの絶縁層
７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層
７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。ト
ランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。
半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、
絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導
体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）領域が形成される。
７２６をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層
７４２中に自己整合（セルフアライメント）的に不純物領域を形成することができる。ト
ランジスタ８４２は、絶縁層７２６が電極７４６の端部を越えて延伸する領域を有する。
半導体層７４２の絶縁層７２６を介して不純物７５５が導入された領域の不純物濃度は、
絶縁層７２６を介さずに不純物７５５が導入された領域よりも小さくなる。よって、半導
体層７４２は、電極７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）領域が形成される。
【0280】
図２１（Ａ２）に示すトランジスタ８４３は、電極７２３を有する点がトランジスタ８４
２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。
電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３
は、バックゲート電極として機能することができる。
２と異なる。トランジスタ８４３は、基板７７１の上に形成された電極７２３を有する。
電極７２３は、絶縁層７７２を介して半導体層７４２と重なる領域を有する。電極７２３
は、バックゲート電極として機能することができる。
【0281】
また、図２１（Ｂ１）に示すトランジスタ８４４および図２１（Ｂ２）に示すトランジス
タ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。
また、図２１（Ｃ１）に示すトランジスタ８４６および図２１（Ｃ２）に示すトランジス
タ８４７のように、絶縁層７２６を残してもよい。
タ８４５のように、電極７４６と重ならない領域の絶縁層７２６を全て除去してもよい。
また、図２１（Ｃ１）に示すトランジスタ８４６および図２１（Ｃ２）に示すトランジス
タ８４７のように、絶縁層７２６を残してもよい。
【0282】
トランジスタ８４２乃至トランジスタ８４７も、電極７４６を形成した後に、電極７４６
をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２
中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特
性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積
度の高い半導体装置を実現することができる。
をマスクとして用いて不純物７５５を半導体層７４２に導入することで、半導体層７４２
中に自己整合的に不純物領域を形成することができる。本発明の一態様によれば、電気特
性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積
度の高い半導体装置を実現することができる。
【0283】
図２２（Ａ１）乃至（Ｃ２）にトランジスタ８４２、８４３、８４４、８４５、８４６、
８４７のチャネル幅方向の断面図をそれぞれ示す。
８４７のチャネル幅方向の断面図をそれぞれ示す。
【0284】
トランジスタ８４３、トランジスタ８４５、およびトランジスタ８４７は、それぞれ先に
説明したＳ－ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４
３、トランジスタ８４５、およびトランジスタ８４７をＳ－ｃｈａｎｎｅｌ構造としなく
てもよい。
説明したＳ－ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ８４
３、トランジスタ８４５、およびトランジスタ８４７をＳ－ｃｈａｎｎｅｌ構造としなく
てもよい。
【0285】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
可能である。
【0286】
（実施の形態４）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソ
ナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯
型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメ
ラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写
機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自
動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソ
ナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯
型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメ
ラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーショ
ンシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写
機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自
動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。
【0287】
図２３（Ａ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９
６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９
６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、様々な画像
の表示を行うことができる。
６３、スピーカ９６７、表示部９６５、操作キー９６６、ズームレバー９６８、レンズ９
６９等を有する。表示部９６５に本発明の一態様の表示装置を用いることで、様々な画像
の表示を行うことができる。
【0288】
図２３（Ｂ）はデジタルサイネージであり、大型の表示部９２２を有する。例えば柱９２
１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、
様々な画像の表示を行うことができる。
１の側面に取り付けられる。表示部９２２に本発明の一態様の表示装置を用いることで、
様々な画像の表示を行うことができる。
【0289】
図２３（Ｃ）は携帯電話機であり、筐体９５１、表示部９５２、操作ボタン９５３、外部
接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯
電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力する
などのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことがで
きる。また、筐体９５１および表示部９５２は可撓性を有し、図示するように折り曲げて
使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、様々
な画像の表示を行うことができる。
接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯
電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力する
などのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことがで
きる。また、筐体９５１および表示部９５２は可撓性を有し、図示するように折り曲げて
使用することができる。表示部９５２に本発明の一態様の表示装置を用いることで、様々
な画像の表示を行うことができる。
【0290】
図２３（Ｄ）は携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カ
メラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行
うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、様々な画像
の表示を行うことができる。
メラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行
うことができる。表示部９１２に本発明の一態様の表示装置を用いることで、様々な画像
の表示を行うことができる。
【0291】
図２３（Ｅ）はテレビであり、筐体９７１、表示部９７３、操作キー９７４、スピーカ９
７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセン
サが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置
を用いることで、様々な画像の表示を行うことができる。
７５、通信用接続端子９７６、光センサ９７７等を有する。表示部９７３にはタッチセン
サが設けられ、入力操作を行うこともできる。表示部９７３に本発明の一態様の表示装置
を用いることで、様々な画像の表示を行うことができる。
【0292】
図２３（Ｆ）は情報処理端末であり、筐体９０１、表示部９０２、表示部９０３、センサ
９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓
性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用すること
ができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０
４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９
０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９
０３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる
。
９０４等を有する。表示部９０２および表示部９０３は一つの表示パネルから成り、可撓
性を有する。また、筐体９０１も可撓性を有し、図示するように折り曲げて使用すること
ができるほか、タブレット端末のように平板状にして使用することもできる。センサ９０
４は筐体９０１の形状を感知することができ、例えば、筐体が曲げられたときに表示部９
０２および表示部９０３の表示を切り替えることができる。表示部９０２および表示部９
０３に本発明の一態様の表示装置を用いることで、様々な画像の表示を行うことができる
。
【0293】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが
可能である。
可能である。
【符号の説明】
【0294】
１０ 画素
１０Ｂ 副画素
１０Ｇ 副画素
１０Ｒ 副画素
１１ 画素
１２ 画素アレイ
１３ ロードライバ
１４ カラムドライバ
１５ 回路
１６ 選択回路
２０ シフトレジスタ
２１ バッファ回路
２２ シフトレジスタ
２３ バッファ回路
２４ センサ
２５ 回路
２６Ｂ 電極
２６Ｇ 電極
２６Ｒ 電極
１０１ トランジスタ
１０２ トランジスタ
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１０ 回路ブロック
１１１ トランジスタ
１１２ トランジスタ
１１３ 容量素子
１１４ ＥＬ素子
１１５ トランジスタ
１１６ 容量素子
１１７ 液晶素子
１１８ トランジスタ
１１９ トランジスタ
１２０ 回路
１２１ 配線
１２２ 配線
１２３ 配線
１２６ 配線
１２８ 配線
１２９ 配線
１３０ 配線
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
２１５ 表示部
２２１ａ 走査線駆動回路
２３１ａ 信号線駆動回路
２３２ａ 信号線駆動回路
２４１ａ 共通線駆動回路
７２３ 電極
７２６ 絶縁層
７２８ 絶縁層
７２９ 絶縁層
７４１ 絶縁層
７４２ 半導体層
７４４ａ 電極
７４４ｂ 電極
７４６ 電極
７５５ 不純物
７７１ 基板
７７２ 絶縁層
８１０ トランジスタ
８１１ トランジスタ
８２０ トランジスタ
８２１ トランジスタ
８２５ トランジスタ
８２６ トランジスタ
８４２ トランジスタ
８４３ トランジスタ
８４４ トランジスタ
８４５ トランジスタ
８４６ トランジスタ
８４７ トランジスタ
９０１ 筐体
９０２ 表示部
９０３ 表示部
９０４ センサ
９１１ 筐体
９１２ 表示部
９１３ スピーカ
９１９ カメラ
９２１ 柱
９２２ 表示部
９５１ 筐体
９５２ 表示部
９５３ 操作ボタン
９５４ 外部接続ポート
９５５ スピーカ
９５６ マイク
９５７ カメラ
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ 表示部
９６６ 操作キー
９６７ スピーカ
９６８ ズームレバー
９６９ レンズ
９７１ 筐体
９７３ 表示部
９７４ 操作キー
９７５ スピーカ
９７６ 通信用接続端子
９７７ 光センサ
４００１ 基板
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４１ プリント基板
４０４２ 集積回路
４１０２ 絶縁層
４１０３ 絶縁層
４１０４ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４１３１ 着色層
４１３２ 遮光層
４１３３ 絶縁層
４２００ 入力装置
４２１０ タッチパネル
４２２７ 電極
４２２８ 電極
４２３７ 配線
４２３８ 配線
４２３９ 配線
４２６３ 基板
４２７２ｂ ＦＰＣ
４２７３ｂ ＩＣ
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
１０Ｂ 副画素
１０Ｇ 副画素
１０Ｒ 副画素
１１ 画素
１２ 画素アレイ
１３ ロードライバ
１４ カラムドライバ
１５ 回路
１６ 選択回路
２０ シフトレジスタ
２１ バッファ回路
２２ シフトレジスタ
２３ バッファ回路
２４ センサ
２５ 回路
２６Ｂ 電極
２６Ｇ 電極
２６Ｒ 電極
１０１ トランジスタ
１０２ トランジスタ
１０２ａ トランジスタ
１０２ｂ トランジスタ
１０３ トランジスタ
１０４ 容量素子
１１０ 回路ブロック
１１１ トランジスタ
１１２ トランジスタ
１１３ 容量素子
１１４ ＥＬ素子
１１５ トランジスタ
１１６ 容量素子
１１７ 液晶素子
１１８ トランジスタ
１１９ トランジスタ
１２０ 回路
１２１ 配線
１２２ 配線
１２３ 配線
１２６ 配線
１２８ 配線
１２９ 配線
１３０ 配線
１３１ 配線
１３２ 配線
１３３ 配線
１３４ 配線
２１５ 表示部
２２１ａ 走査線駆動回路
２３１ａ 信号線駆動回路
２３２ａ 信号線駆動回路
２４１ａ 共通線駆動回路
７２３ 電極
７２６ 絶縁層
７２８ 絶縁層
７２９ 絶縁層
７４１ 絶縁層
７４２ 半導体層
７４４ａ 電極
７４４ｂ 電極
７４６ 電極
７５５ 不純物
７７１ 基板
７７２ 絶縁層
８１０ トランジスタ
８１１ トランジスタ
８２０ トランジスタ
８２１ トランジスタ
８２５ トランジスタ
８２６ トランジスタ
８４２ トランジスタ
８４３ トランジスタ
８４４ トランジスタ
８４５ トランジスタ
８４６ トランジスタ
８４７ トランジスタ
９０１ 筐体
９０２ 表示部
９０３ 表示部
９０４ センサ
９１１ 筐体
９１２ 表示部
９１３ スピーカ
９１９ カメラ
９２１ 柱
９２２ 表示部
９５１ 筐体
９５２ 表示部
９５３ 操作ボタン
９５４ 外部接続ポート
９５５ スピーカ
９５６ マイク
９５７ カメラ
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ 表示部
９６６ 操作キー
９６７ スピーカ
９６８ ズームレバー
９６９ レンズ
９７１ 筐体
９７３ 表示部
９７４ 操作キー
９７５ スピーカ
９７６ 通信用接続端子
９７７ 光センサ
４００１ 基板
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１４ 配線
４０１５ 電極
４０１７ 電極
４０１８ ＦＰＣ
４０１９ 異方性導電層
４０２０ 容量素子
４０２１ 電極
４０３０ 電極層
４０３１ 電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４１ プリント基板
４０４２ 集積回路
４１０２ 絶縁層
４１０３ 絶縁層
４１０４ 絶縁層
４１１０ 絶縁層
４１１１ 絶縁層
４１１２ 絶縁層
４１３１ 着色層
４１３２ 遮光層
４１３３ 絶縁層
４２００ 入力装置
４２１０ タッチパネル
４２２７ 電極
４２２８ 電極
４２３７ 配線
４２３８ 配線
４２３９ 配線
４２６３ 基板
４２７２ｂ ＦＰＣ
４２７３ｂ ＩＣ
４５１０ 隔壁
４５１１ 発光層
４５１３ 発光素子
４５１４ 充填材
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】