特開 2023-174774 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023174774

(43)【公開日】2023-12-08

(54)【発明の名称】表示装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20231201BHJP

   G02F 1/1368 20060101ALI20231201BHJP

【ＦＩ】

H01L29/78 612B

H01L29/78 612C

H01L29/78 618B

H01L29/78 618E

G02F1/1368

【審査請求】有

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023174321

(22)【出願日】2023-10-06

(62)【分割の表示】P 2022098967の分割

【原出願日】2009-12-21

(31)【優先権主張番号】P 2008333788

(32)【優先日】2008-12-26

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】坂田 淳一郎

(72)【発明者】

【氏名】小山 潤

【テーマコード（参考）】

2H192

5F110

【Ｆターム（参考）】

2H192AA24

2H192BC31

2H192CB05

2H192CB35

2H192CB37

2H192CB83

2H192DA12

2H192FA73

2H192FB03

2H192FB05

2H192FB15

2H192FB27

2H192FB33

2H192FB42

2H192FB46

2H192FB72

2H192GD06

2H192HA90

2H192JA06

2H192JA13

2H192JA17

2H192JA23

2H192JA25

2H192JA33

2H192JA64

5F110AA05

5F110BB02

5F110BB03

5F110CC03

5F110CC07

5F110DD06

5F110EE02

5F110EE03

5F110EE04

5F110EE06

5F110EE14

5F110EE36

5F110EE38

5F110FF01

5F110FF02

5F110FF03

5F110FF04

5F110FF28

5F110FF29

5F110GG01

5F110GG19

5F110GG22

5F110GG43

5F110HK01

5F110HK02

5F110HK03

5F110HK04

5F110HK06

5F110HK21

5F110HK42

5F110HM02

5F110HM17

5F110NN71

5F110NN73

5F110NN74

(57)【要約】

【課題】酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置
を提供することを課題の一とする。また、同一基板上に複数種類の薄膜トランジスタの構
造を作製して複数種類の回路を構成し、増加する工程数が少ない半導体装置の作製方法を
提供することを課題の一とする。
【解決手段】絶縁表面上に金属薄膜を成膜した後、酸化物半導体層を積層し、その後、加
熱処理などの酸化処理を行うことで金属薄膜の一部または全部を酸化させる。また、論理
回路などの高速動作を優先する回路と、マトリクス回路とで異なる構造の薄膜トランジス
タを配置する。
【選択図】図１

【特許請求の範囲】

【請求項1】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタは、第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第４のトランジスタは、前記第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに前記第３の配線の電圧が与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項2】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタは、前記第１のトランジスタをオフにするための第１の電圧が与えられる第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第４のトランジスタは、前記第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第１のトランジスタをオンにするための第２の電圧は、前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項3】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、第２の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに前記第３の配線の電圧が与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項4】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタをオフにするための第１の電圧が与えられる第２の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第１のトランジスタをオンにするための第２の電圧は、前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項5】

請求項１乃至請求項４のいずれか一において、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも導電率が高く、
断面視において、前記第２の酸化物半導体層の下部は、前記第２の酸化物半導体層の上部よりも端部が突出した形状を有する、
表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置および
その作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素
子を有する発光表示装置を部品として搭載した電子機器に関する。

【0002】

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

【背景技術】

【0003】

金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知ら
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。

【0004】

金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物
半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体である
。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わ
せによっては、半導体となることが知られている。

【0005】

例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛など
は半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体
層をチャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、非
特許文献１）。

【0006】

ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するＩｎＧａＯ_３（ＺｎＯ）_ｍ（ｍ：自然数）は公知の材料である（非
特許文献２乃至４）。

【0007】

そして、上記のようなＩｎ－Ｇａ－Ｚｎ系酸化物を薄膜トランジスタのチャネル層として
適用可能であることが確認されている（特許文献５、非特許文献５及び６）。

【0008】

また、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイスに応
用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛、Ｉｎ－Ｇａ－Ｚ
ｎ－Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチング
素子などに用いる技術が特許文献６及び特許文献７で開示されている。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開昭６０－１９８８６１号公報

【特許文献2】特開平８－２６４７９４号公報

【特許文献3】特表平１１－５０５３７７号公報

【特許文献4】特開２０００－１５０９００号公報

【特許文献5】特開２００４－１０３９５７号公報

【特許文献6】特開２００７－１２３８６１号公報

【特許文献7】特開２００７－０９６０５５号公報

【非特許文献】

【0010】

【非特許文献1】Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ－Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０－３６５２

【非特許文献2】Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３－Ｇａ２ＺｎＯ４－ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８－３１５

【非特許文献3】Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ－Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３－ＺｎＧａ２Ｏ４－ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０－１７８

【非特許文献4】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７－３２７

【非特許文献5】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ－ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９－１２７２

【非特許文献6】Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ－ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ－ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８－４９２

【発明の概要】

【発明が解決しようとする課題】

【0011】

酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を提供す
ることを課題の一つとする。

【0012】

また、同一基板上に複数種類の薄膜トランジスタの構造を作製して複数種類の回路を構成
し、増加する工程数が少ない半導体装置の作製方法を提供することを課題の一つとする。

【課題を解決するための手段】

【0013】

絶縁表面上に金属薄膜を成膜した後、金属薄膜よりも膜厚の厚い酸化物半導体層を積層し
、その後、加熱処理などの酸化処理を行うことで金属薄膜の一部または全部を酸化させる
。金属薄膜としては、酸化処理により半導体を示す材料、例えばインジウム、亜鉛、錫、
モリブデン、またはタングステンなどを用いることが好ましい。酸化させた金属薄膜は、
第１の酸化物半導体層となり、その上に設けられている第２の酸化物半導体層との積層が
得られる。なお、第１の酸化物半導体層は、第２の酸化物半導体層に比べて電気抵抗率が
低い（即ち、導電率が高い）とする。また、第１の酸化物半導体層は、ゲート電極までの
間隔距離が近い側に配置し、少なくともゲート絶縁膜に接する。この積層を用いて薄膜ト
ランジスタを作製することによって、電気特性（例えば電界効果移動度など）の優れた薄
膜トランジスタを実現することができる。

【0014】

本明細書で開示する発明の構成の一つは、絶縁表面上にゲート電極を形成し、ゲート電極
上に絶縁層を形成し、絶縁層上に金属薄膜を形成し、金属薄膜上に酸化物半導体層を形成
し、酸化物半導体層を形成した後、金属薄膜の少なくとも一部を酸化する酸化処理を行う
ことを特徴とする半導体装置の作製方法である。

【0015】

上記構成は、上記課題の少なくとも一つを解決する。

【0016】

金属薄膜は、スパッタリング法、真空蒸着法、または塗布法などを用いて形成する。金属
薄膜の膜厚は、０ｎｍよりも厚く１０ｎｍ以下、好ましくは３ｎｍ以上５ｎｍ以下とする
。また、異なる金属薄膜の積層を用いてもよく、その合計膜厚は１０ｎｍ以下とする。な
お、金属薄膜の少なくとも一部を酸化するとは、薄膜トランジスタとして機能し、スイッ
チング特性を示す程度に酸化する。即ち、ゲート電圧印加時とゲート電圧無印加状態とで
ソース電極とドレイン電極間に流れる電流がほとんど変化しない状態、またはソース電極
とドレイン電極が導通状態となる状態とならないように金属薄膜を酸化させる。

【0017】

また、酸化処理は、酸素を含む雰囲気下、大気雰囲気下、窒素雰囲気下のいずれか一での
加熱処理（２００℃～６００℃）とする。窒素雰囲気下においても、加熱処理を行うこと
で、金属薄膜は、金属薄膜の上に接して形成されている酸化物半導体層（第２の酸化物半
導体層）の酸素と結合し、酸化する。この場合、金属薄膜の存在により第２の酸化物半導
体層の酸素が引き抜かれ、第２の酸化物半導体層に酸素欠損領域を形成することもできる
。また、窒素雰囲気下の加熱処理に限らず、酸素を含む雰囲気下や大気雰囲気下で加熱す
ることによっても金属薄膜の存在により、第２の酸化物半導体層の酸素が引き抜かれ、第
２の酸化物半導体層に酸素欠損領域を形成することもできる。第２の酸化物半導体層に酸
素欠損領域を形成することによって、電界効果移動度を向上させることができる。また、
金属薄膜の材料によっては、この加熱処理により上に形成されている酸化物半導体層との
界面が不明確になる場合もあるが、ゲート絶縁層側の酸化物半導体層、即ち酸化物半導体
層の下層部と、酸化物半導体層の上層部とで異なる電気特性を示す。

【0018】

なお、第２の酸化物半導体層は、Ｉｎ、Ｍ、またはＺｎを含む酸化物半導体であり、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ、またはＣｏなどから選ばれた一の金属元素又は複数の金属元
素を示す。ただし、Ｍは、ＣｄやＨｇの如き元素、即ち、人体にとって有毒な物質を含ま
ないものとする。本明細書において、ＭとしてＧａを用いる場合は、この薄膜をＩｎ－Ｇ
ａ－Ｚｎ－Ｏ系非単結晶膜とも呼ぶ。また、本明細書において、Ｉｎ、Ｇａ、及びＺｎを
含む酸化物半導体膜を用いて形成された半導体層を「ＩＧＺＯ半導体層」とも記す。また
、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ
、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。また
、第２の酸化物半導体層には絶縁性の不純物を含ませても良い。当該不純物として、酸化
シリコン、酸化ゲルマニウム、酸化アルミニウムなどに代表される絶縁性酸化物、窒化シ
リコン、窒化アルミニウムなどに代表される絶縁性窒化物、若しくは酸窒化シリコン、酸
窒化アルミニウムなどの絶縁性酸窒化物が適用される。これらの絶縁性酸化物、絶縁性窒
化物、若しくは絶縁性酸化窒化物は、酸化物半導体の電気伝導性を損なわない濃度で添加
される。酸化物半導体に絶縁性の不純物を含ませることにより、該酸化物半導体の結晶化
を抑制することができる。酸化物半導体の結晶化を抑制することにより、薄膜トランジス
タの特性を安定化することが可能となる。

【0019】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体に酸化シリコンなどの不純物を含ませておくことで
、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶粒の生
成を防ぐことができる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層をチャネル形成領域とす
る薄膜トランジスタの製造過程では、熱処理を行うことでＳ値（ｓｕｂｔｈｒｅｓｈｏｌ
ｄ ｓｗｉｎｇ ｖａｌｕｅ）や電界効果移動度を向上させることが可能であるが、その
ような場合でも薄膜トランジスタがノーマリーオンになってしまうのを防ぐことができる
。また、当該薄膜トランジスタに熱ストレス、バイアスストレスが加わった場合でもしき
い値電圧の変動を防ぐことができる。

【0020】

薄膜トランジスタのチャネル形成領域に適用する酸化物半導体として上記の他にも、Ｉｎ
－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－
Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚ
ｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ系、Ｚｎ－Ｏ系の酸化物半導体を適用することができる
。すなわち、これらの酸化物半導体に結晶化を抑制し非晶質状態を保持させる不純物を加
えることによって、薄膜トランジスタの特性を安定化させることができる。当該不純物は
、酸化シリコン、酸化ゲルマニウム、酸化アルミニウムなどに代表される絶縁性酸化物、
窒化シリコン、窒化アルミニウムなどに代表される絶縁性窒化物、若しくは酸窒化シリコ
ン、酸窒化アルミニウムなどの絶縁性酸窒化物などである。

【0021】

例えば、酸化シリコンを添加したＩｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体をスパッタ法で成
膜する場合には、ターゲットとしてＩｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯ、ＳｉＯ_２を所定の割
合で焼結させたターゲットを用いる。また、酸化シリコンを添加したＩｎ－Ａｌ－Ｚｎ－
Ｏ系酸化物半導体の場合には、ターゲットとしてＩｎ_２Ｏ_３、Ａｌ_２Ｏ_３、ＺｎＯ、Ｓｉ
Ｏ_２を所定の割合で焼結させたターゲットを用いて成膜する。

【0022】

また、薄膜トランジスタのｎ^＋層に適用する酸化物半導体としては、窒素を含ませたＩｎ
－Ｇａ－Ｚｎ－Ｏ系非単結晶膜、即ちＩｎ－Ｇａ－Ｚｎ－Ｏ―Ｎ系非単結晶膜（ＩＧＺＯ
Ｎ膜とも呼ぶ）を用いてもよい。このＩｎ－Ｇａ－Ｚｎ－Ｏ―Ｎ系非単結晶膜は、窒素ガ
スを含む雰囲気中でインジウム、ガリウム、及び亜鉛を含む酸化物を成分とするターゲッ
トを用いて成膜して得たインジウム、ガリウム、及び亜鉛を含む酸窒化物膜を加熱処理す
ることで得られる。

【0023】

また、第２の酸化物半導体層の膜厚は、少なくとも金属薄膜の膜厚よりも厚くすることが
好ましく、例えば金属薄膜の膜厚の２倍以上、具体的には３０ｎｍ以上とし、好ましくは
６０ｎｍ以上１５０ｎｍ以下とする。また、第２の酸化物半導体層は、金属薄膜と同じ元
素を少なくとも一含むことが好ましく、第２の酸化物半導体層中に金属薄膜と同じ元素を
少なくとも一含んでいれば、同じエッチング溶液やエッチングガスで第２の酸化物半導体
層と金属薄膜とを同じエッチング工程で除去することができるため、工程数を減らすこと
ができる。

【0024】

また、同一基板上にマトリクス回路と駆動回路を作製することで半導体装置の製造コスト
を削減する。駆動回路は、例えば、論理回路などの高速動作を優先する回路を含んでいる
。このような回路には、第１の酸化物半導体層と第２の酸化物半導体層の積層を用いる薄
膜トランジスタを用いて構成し、画素部を構成するマトリクス回路は第３の酸化物半導体
層の単層を用いる薄膜トランジスタを用いて構成する。こうすることで、論理回路などの
高速動作を優先する回路と、マトリクス回路とで異なる構造の薄膜トランジスタを配置す
ることができる。

【0025】

また、他の発明の構成の一つは、絶縁表面上にマトリクス回路と、該マトリクス回路を
駆動する駆動回路とを有し、駆動回路は、第１のゲート絶縁膜を介して第１のゲート電極
と重なる第１の酸化物半導体層と第２の酸化物半導体層の積層を有する第１の薄膜トラン
ジスタを有し、マトリクス回路は、第２のゲート絶縁膜を介して第２のゲート電極と重な
る第３の酸化物半導体層を有する第２の薄膜トランジスタを有し、第１の酸化物半導体層
と第２の酸化物半導体層の材料は異なり、第２の酸化物半導体層と第３の酸化物半導体層
の材料は同一である半導体装置である。

【0026】

上記構成は、上記課題の少なくとも一つを解決する。

【0027】

上記構成において、第１の薄膜トランジスタは、第１のゲート電極上に第１のゲート絶縁
膜を有し、第１のゲート絶縁膜上に第１の酸化物半導体層を有し、第１の酸化物半導体層
上に第２の酸化物半導体層を有し、第１の酸化物半導体層の電気抵抗率は、第２の酸化物
半導体層の電気抵抗率よりも低い。また、上記構成において、第２の薄膜トランジスタは
、第２のゲート電極上に第２のゲート絶縁膜を有し、第２のゲート絶縁膜上に第３の酸化
物半導体層を有する。

【0028】

また、上記構成を得るための作製工程も発明の一つであり、その構成は、同一基板上にマ
トリクス回路と、該マトリクス回路を駆動する駆動回路とを有する半導体装置の作製方法
であり、基板のマトリクス回路領域及び駆動回路領域上に第１の酸化物半導体層を形成し
、マトリクス回路領域上の第１の酸化物半導体層を除去するエッチングを行い、駆動回路
領域の第１の酸化物半導体層上に第２の酸化物半導体層と、マトリクス回路領域上に第３
の酸化物半導体層を形成し、駆動回路領域に第１の酸化物半導体層と第２の酸化物半導体
層の積層を用いた第１の薄膜トランジスタと、マトリクス回路領域に第３の酸化物半導体
層を用いた第２の薄膜トランジスタとを形成する半導体装置の作製方法である。

【0029】

また、選択的に形成した金属薄膜を酸化して第１の酸化物半導体層を形成することもでき
る。この作製工程も発明の一つであり、その構成は、同一基板上にマトリクス回路と、該
マトリクス回路を駆動する駆動回路とを有する半導体装置の作製方法であり、基板のマト
リクス回路領域及び駆動回路領域上に金属薄膜を形成し、マトリクス回路領域上の金属薄
膜を除去するエッチングを行い、酸化物半導体層を駆動回路領域の金属薄膜上と、マトリ
クス回路領域上に形成し、酸化物半導体層を形成した後、金属薄膜の酸化処理を行って駆
動回路領域に第１の酸化物半導体層と第２の酸化物半導体層の積層を用いた第１の薄膜ト
ランジスタと、マトリクス回路領域に第３の酸化物半導体層を用いた第２の薄膜トランジ
スタとを形成する半導体装置の作製方法である。

【0030】

上記作製方法に関する各構成において、第１の酸化物半導体層の電気抵抗率は、第２の酸
化物半導体層の電気抵抗率よりも低い。また、上記作製方法に関する各構成において、第
１の酸化物半導体層と第２の酸化物半導体層の材料は異なり、第２の酸化物半導体層と第
３の酸化物半導体層の材料は同一である。

【0031】

本明細書において、上、下、側、水平、垂直等の方向を表す文言は、基板表面の上にデバ
イスを配置した場合の基板面を基準とする方向を指す。

【発明の効果】

【0032】

積層の酸化物半導体層を用い、電気特性の優れた薄膜トランジスタを備えた半導体装置を
実現できる。

【0033】

また、同一基板上に積層の酸化物半導体層を有する薄膜トランジスタと、単層の酸化物半
導体層を有する薄膜トランジスタを作製して複数種類の回路を構成することができる。

【図面の簡単な説明】

【0034】

【図1】半導体装置の作製工程の一例を示す断面図。

【図2】半導体装置の一例を示す断面図及び等価回路図および上面図。

【図3】半導体装置の一例を示す等価回路図。

【図4】半導体装置のブロック図の一例を説明する図。

【図5】信号線駆動回路の構成の一例を説明する図。

【図6】信号線駆動回路の動作の一例を説明するタイミングチャート。

【図7】信号線駆動回路の動作の一例を説明するタイミングチャート。

【図8】シフトレジスタの構成の一例を説明する図。

【図9】図８に示すフリップフロップの接続構成の一例を説明する図。

【図10】半導体装置の画素等価回路の一例を説明する図。

【図11】半導体装置の一例を説明する断面図。

【図12】半導体装置の一例を説明する上面図及び断面図。

【図13】半導体装置の作製工程の一例を示す断面図。

【図14】画素の一例を示す上面図。

【図15】画素部、容量部、端子部の一例を示す断面図。

【図16】端子部の一例を示す上面図および断面図。

【図17】画素の一例を示す上面図。

【図18】半導体装置の一例を説明する上面図及び断面図。

【図19】半導体装置の一例を説明する断面図。

【図20】半導体装置の作製工程の一例を示す断面図。

【図21】半導体装置の作製工程の一例を示す断面図。

【図22】半導体装置の一例を説明する断面図及び電子機器の外観図。

【図23】電子機器の一例を示す図。

【図24】電子機器の一例を示す図。

【発明を実施するための形態】

【0035】

本発明の実施形態の一について、以下に説明する。

【0036】

実施の形態の一について、図面を用いて詳細に説明する。但し、以下の説明に限定されず
、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当
業者であれば容易に理解される。従って、以下に示す実施の形態の記載内容に限定して解
釈されるものではない。なお、以下に説明する構成において、同一部分又は同様な機能を
有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略す
る。

【0037】

（実施の形態１）
図１（Ａ）、図１（Ｂ）、図１（Ｃ）、及び図１（Ｄ）に駆動回路に用いる第１の薄膜ト
ランジスタ４３０と、画素部（マトリクス回路とも呼ぶ）に用いる第２の薄膜トランジス
タ１７０とを同一基板上に設ける作製例の一を示す。

【0038】

本実施の形態では、同一基板上に異なる構造の薄膜トランジスタを形成し、高速動作可能
な駆動回路と大きなオンオフ比の薄膜トランジスタを有する画素部とを有する新規構造及
び新規の作製方法を提供する。また、本実施の形態では、酸化物半導体層の積層をチャネ
ル形成領域とする薄膜トランジスタの新規の作製方法も提供する。

【0039】

画素部を駆動するための駆動回路は、高速駆動が必要とされ、インバータ回路、容量、ま
たは抵抗などを用いて構成する。２つのｎチャネル型ＴＦＴを組み合わせてインバータ回
路を形成する場合、エンハンスメント型トランジスタとデプレッション型トランジスタと
を組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメント型Ｔ
ＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。なお、ｎチャネル型Ｔ
ＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義し、ｎチャネ
ル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと定義し、本明
細書を通してこの定義に従うものとする。

【0040】

また、画素部の薄膜トランジスタは、画素電極への電圧印加のオンオフを切り替えるため
、大きなオンオフ比が必要とされる。オンオフ比とは、オフ電流とオン電流の比率（Ｉ_Ｏ
Ｎ／Ｉ_ＯＦＦ）であり、大きいほどスイッチング特性に優れていると言え、表示のコント
ラスト向上に寄与する。なお、オン電流とは、トランジスタがオン状態のときに、ソース
電極とドレイン電極の間に流れる電流をいう。また、オフ電流とは、トランジスタがオフ
状態のときに、ソース電極とドレイン電極の間に流れる電流をいう。例えば、ｎ型のトラ
ンジスタの場合には、ゲート電圧がトランジスタのしきい値電圧よりも低いときにソース
電極とドレイン電極との間に流れる電流である。このように、高コントラスト、及び低消
費電力駆動を実現するためには、画素部にエンハンスメント型トランジスタを用いること
が好ましい。

【0041】

このように、画素部と駆動回路とでは優先される電気特性が異なるため、それぞれ異なる
構造の薄膜トランジスタを用いることが好ましく、本実施の形態では、その作製方法の一
例を以下に示す。

【0042】

まず、絶縁表面を有する基板４００上に第１のゲート電極４０１及び第２のゲート電極１
０１を設ける。第１のゲート電極４０１及び第２のゲート電極１０１の材料は、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成
することができる。

【0043】

例えば、第１のゲート電極４０１及び第２のゲート電極１０１の２層の積層構造としては
、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブ
デン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層
した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい
。また、Ｃａを含む銅層上にバリア層となるＣａを含む酸化銅層の積層や、Ｍｇを含む銅
層上にバリア層となるＭｇを含む酸化銅層の積層もある。また、３層の積層構造としては
、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金層または
アルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とする
ことが好ましい。

【0044】

次いで、第１のゲート電極４０１及び第２のゲート電極１０１上を覆うゲート絶縁層４０
３を形成する。ゲート絶縁層４０３はスパッタ法、ＰＣＶＤ法などを用い、膜厚を５０～
４００ｎｍとする。

【0045】

例えば、ゲート絶縁層４０３としてスパッタ法により酸化シリコン膜を用い、１００ｎｍ
の厚さで形成する。勿論、ゲート絶縁層４０３はこのような酸化シリコン膜に限定される
ものでなく、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニ
ウム膜、酸化窒化アルミニウム膜、酸化タンタル膜などの他の絶縁膜を用い、これらの材
料から成る単層または積層構造として形成しても良い。積層する場合、例えば、ＰＣＶＤ
法により窒化シリコン膜を形成し、その上にスパッタ法で酸化シリコン膜を成膜すればよ
い。また、ゲート絶縁層４０３として酸化窒化シリコン膜、または窒化シリコン膜などを
用いる場合、ガラス基板からの不純物、例えばナトリウムなどが拡散し、後に上方に形成
する酸化物半導体に侵入することをブロックすることができる。

【0046】

また、ゲート絶縁層４０３として、有機シランガスを用いたＣＶＤ法により酸化シリコン
層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学
式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、
テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキ
サン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（Ｓｉ
Ｈ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等
のシリコン含有化合物を用いることができる。

【0047】

次に、ゲート絶縁層４０３上に、インジウム、亜鉛、錫、モリブデン、またはタングステ
ンなどの金属薄膜を形成する。また、これらの合金薄膜、またはこれらの積層膜を用いる
こともできる。金属薄膜は、スパッタリング法、真空蒸着法、または塗布法を用いて形成
する。ここでは、蒸着法を用いてインジウム膜を０ｎｍよりも厚く１０ｎｍ以下、好まし
くは３ｎｍ以上５ｎｍ以下で形成する。なお、金属薄膜としては、後の加熱処理によって
後に金属薄膜上に接して形成される酸化物半導体層よりも電気抵抗率の低い酸化物となる
材料を用いる。また、金属薄膜の材料や成膜条件によっては、ゲート絶縁層４０３の表面
を覆う膜ではなく、ゲート絶縁層４０３の一部が露出する状態、例えば金属がクラスター
状に分散して存在する場合もある。金属がクラスター状に分散して存在する場合であって
も、後の酸化処理により酸化物半導体となるのであれば、薄膜トランジスタの電界移動度
を向上させることができる。また、クラスター状に金属を分散させる場合、その金属とし
て上述した材料に限らず、アルミニウムや銅などを用いることができ、さらにその上にイ
ンジウムの金属薄膜を成膜することによって薄膜トランジスタの電気特性向上を図っても
よい。

【0048】

次いで、フォトリソグラフィ技術を用いて金属薄膜を選択的に除去する。この除去工程と
してはウェットエッチングやドライエッチングを用いることができる。こうして駆動回路
領域に金属薄膜４７０を設ける。この段階での状態を示す断面工程図が図１（Ａ）に相当
する。なお、フォトリソグラフィ技術を用いる場合、金属薄膜は大気に曝されるため、金
属薄膜の材料によっては、表面に自然酸化膜が形成される。なお、自然酸化膜が形成され
たとしても酸化物半導体層の一部として機能させることができる。

【0049】

また、シャドーマスクを用いるスパッタ法により所望の領域以外を遮蔽し、所望の領域に
のみ金属薄膜を形成してもよい。また、シャドーマスクを用いるスパッタ法により大気に
曝すことなく、金属薄膜上に酸化物半導体層を成膜することもできる。こうすることによ
って金属薄膜と酸化物半導体層の界面を清浄に保つことができ、フォトマスク数を低減す
ることもできる。

【0050】

次いで、金属薄膜４７０上及びゲート絶縁層４０３上に酸化物半導体層を形成する。酸化
物半導体層の膜厚は、金属薄膜４７０の膜厚よりも厚くすることが好ましく、具体的には
、３０ｎｍ以上とし、好ましくは６０ｎｍ以上１５０ｎｍ以下とする。本実施の形態では
酸化物半導体層として第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を成膜する。直径８イン
チのＩｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ター
ゲット（モル数比でＩｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１）を用いて、基板とタ
ーゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、ア
ルゴン又は酸素雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが
軽減でき、膜厚分布も均一となるために好ましい。

【0051】

スパッタ法によりＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を形成する場合において、Ｉｎ
、Ｇａ、及びＺｎを含む酸化物半導体ターゲットに、絶縁性の不純物を含ませておいても
良い。当該不純物は、酸化シリコン、酸化ゲルマニウム、酸化アルミニウムなどに代表さ
れる絶縁性酸化物、窒化シリコン、窒化アルミニウムなどに代表される絶縁性窒化物、若
しくは酸窒化シリコン、酸窒化アルミニウムなどの絶縁性酸窒化物などである。例えば、
酸化物半導体ターゲットに、ＳｉＯ_２を０．１重量％以上１０重量％以下、好ましくは１
重量％以上６重量％以下の割合で含ませておくことが好ましい。

【0052】

酸化物半導体に絶縁性の不純物を含ませることにより、成膜される酸化物半導体をアモル
ファス化することが容易となる。また、酸化物半導体膜を熱処理した場合に、結晶化して
しまうのを抑制することができる。

【0053】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の酸化物半導体の他にも、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系、Ｉｎ－Ａｌ
－Ｚｎ－Ｏ系、Ｓｎ－Ｇａ－Ｚｎ－Ｏ系、Ａｌ－Ｇａ－Ｚｎ－Ｏ系、Ｓｎ－Ａｌ－Ｚｎ－
Ｏ系、Ｉｎ－Ｚｎ－Ｏ系、Ｓｎ－Ｚｎ－Ｏ系、Ａｌ－Ｚｎ－Ｏ系、Ｉｎ－Ｏ系、Ｓｎ－Ｏ
系、Ｚｎ－Ｏ系の酸化物半導体に絶縁性の不純物を含ませることで同様な効果を得ること
ができる。

【0054】

例えば、酸化シリコンを添加したＩｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体をスパッタ法で成
膜する場合には、ターゲットとしてＩｎ_２Ｏ_３、ＳｎＯ_２、ＺｎＯ、ＳｉＯ_２を所定の割
合で焼結させたターゲットを用いる。また、酸化シリコンを添加したＩｎ－Ａｌ－Ｚｎ－
Ｏ系酸化物半導体の場合には、ターゲットとしてＩｎ_２Ｏ_３、Ａｌ_２Ｏ_３、ＺｎＯ、Ｓｉ
Ｏ_２を所定の割合で焼結させたターゲットを用いて成膜する。

【0055】

次いで、大気に曝すことなく、第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜よりも低抵抗の
酸化物半導体膜（本実施の形態では第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をスパッ
タ法で成膜する。ここでは、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１としたターゲ
ットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温
とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。Ｉｎ_２Ｏ_３：Ｇａ
_２Ｏ_３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成膜
直後で大きさ１ｎｍ～１０ｎｍの結晶粒を含むＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜が形成
されることがある。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ～２．０Ｐａ）、
電力（２５０Ｗ～３０００Ｗ：８インチφ）、温度（室温～１００℃）、反応性スパッタ
の成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは、
１ｎｍ～１０ｎｍの範囲で調節されうると言える。第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結
晶膜の膜厚は、５ｎｍ～２０ｎｍとする。勿論、膜中に結晶粒が含まれる場合、含まれる
結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では第２のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜の膜厚は、５ｎｍとする。

【0056】

第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜は、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜
の成膜条件と異ならせる。例えば、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単
結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、第
２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、又はヘリウム
など）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、第１のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量とアル
ゴンガス流量の比１：１以上）とする。

【0057】

なお、本実施の形態では、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を設ける例を示した
が特に限定されず、設けなくともよい。

【0058】

スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。

【0059】

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。

【0060】

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。

【0061】

また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。

【0062】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜及び第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜をエッチングする。
ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要な部分
を除去して第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜４８５ａ、４
８５ｂ、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜４８６ａ、４８
６ｂを形成する。また、金属薄膜４７０として、インジウム膜や亜鉛膜や錫膜を用いた場
合、同じＩＴＯ０７Ｎ（関東化学社製）によってエッチングされる。本実施の形態ではイ
ンジウム膜を用いる例であるため、金属薄膜４７０は、第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非
単結晶膜である酸化物半導体膜４８５ａとほぼ同じ上面形状となる。なお、ここでのエッ
チングは、ウェットエッチングに限定されずドライエッチングを用いてもよい。この段階
での断面図を図１（Ｂ）に示す。

【0063】

また、上記エッチング工程で金属薄膜４７０が残る場合には、上記エッチング工程用いた
レジストマスクをそのまま用いて、エッチャントやエッチングガスを変更して金属薄膜を
選択的に除去するエッチング工程を行えばよい。

【0064】

次いで、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより
不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホール
を形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。
例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接
接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合
にコンタクトホールを形成する。なお、ここではフォトリソグラフィー工程を行って、後
に形成する導電膜と直接接続するためのコンタクトホールを形成する例を示したが、特に
限定されず、後で画素電極との接続のためのコンタクトホールと同じ工程でゲート電極層
に達するコンタクトホールを形成し、画素電極と同じ材料で電気的な接続を行ってもよい
。画素電極と同じ材料で電気的な接続を行う場合にはマスク数を１枚削減することができ
る。

【0065】

次に、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜４８６ａ、４８６
ｂ及びゲート絶縁層４０３上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形成
する。

【0066】

導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上
述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。ま
た、２００℃～６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に
持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があ
るので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導電性材料
としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ
）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元素、また
は上述した元素を成分とする合金か、上述した元素を組み合わせた合金、または上述した
元素を成分とする窒化物で形成する。

【0067】

ここでは、導電膜としてチタン膜の単層構造とする。また、導電膜は、２層構造としても
よく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてＴｉ膜と、そ
のＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ－Ｎｄ）膜を積層し、さらにその上に
Ｔｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単
層構造としてもよい。

【0068】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して画素部にソース電極層又はドレイン電極層１０５ａ、１０５ｂ、ソー
ス領域又はドレイン領域として機能するｎ^＋層１０４ａ、１０４ｂを形成し、駆動回路部
にソース電極層又はドレイン電極層として機能する第１配線４０９、第２配線４１０、ソ
ース領域又はドレイン領域として機能するｎ^＋層４０６ａ、４０６ｂを形成する。この際
のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば導
電膜としてアルミニウム膜、又はアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸
を混ぜた溶液を用いたウェットエッチングを行うことができる。ここでは、アンモニア過
水（過酸化水素：アンモニア：水＝５：２：２）を用いたウェットエッチングにより、Ｔ
ｉ膜である導電膜をエッチングしてソース電極層又はドレイン電極層を形成し、第２のＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜をエッチングしてｎ^＋層１０４ａ、１０４ｂを形成する
。このエッチング工程において、酸化物半導体層の露出領域も一部エッチングされ、酸化
物半導体層１０３となる。よってｎ^＋層１０４ａ、１０４ｂの間の酸化物半導体層１０３
のチャネル領域は膜厚の薄い領域となる。ソース電極層又はドレイン電極層１０５ａ、１
０５ｂ、ｎ^＋層１０４ａ、１０４ｂのエッチングをアンモニア過水のエッチング材によっ
て同一工程で行うため、図１（Ｃ）に示すように、ソース電極層又はドレイン電極層１０
５ａ、１０５ｂ及びｎ^＋層１０４ａ、１０４ｂの端部は一致し、連続的な構造となってい
る。以上の工程で画素部には、酸化物半導体層１０３をチャネル形成領域とする第２の薄
膜トランジスタ１７０が作製できる。

【0069】

次いで、２００℃～６００℃、代表的には３００℃～５００℃の熱処理（光アニールも含
む）を行う。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この
熱処理は、金属薄膜４７０の一部または全部を酸化する酸化処理とも呼ぶ。本実施の形態
では、酸化インジウム膜となり第１の酸化物半導体層４７１となる。以上の工程で駆動回
路には、第１の酸化物半導体層４７１と第２の酸化物半導体層４０５の積層を有する第１
の薄膜トランジスタ４３０が作製できる。この段階での断面図を図１（Ｃ）に示した。ま
た、この熱処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レベルの再配列が行われ
る。なお、熱処理を行うタイミングは、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の成膜
後であれば特に限定されず、例えば画素電極形成後に行ってもよい。

【0070】

なお、図１（Ｃ）では熱処理前後で金属薄膜４７０の膜厚と、その金属薄膜が酸化した後
の第１の酸化物半導体層の膜厚はほぼ同一として図示しているが、酸化によって熱処理前
の金属薄膜の膜厚よりも第１の酸化物半導体層４７１の膜厚が厚くなることもある。また
、第１の酸化物半導体層４７１の膜厚が厚くなることによって、上の第２の酸化物半導体
層４０５の膜厚が熱処理前よりも薄くなる場合もある。

【0071】

次いで、レジストマスクを除去し、第１の薄膜トランジスタ４３０及び第２の薄膜トラン
ジスタ１７０を覆う保護絶縁層４１２を形成する。保護絶縁層４１２はスパッタ法などを
用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウ
ム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または酸化タンタル膜などの単層
またはこれらの積層を用いることができる。保護絶縁層４１２は、膜厚を５０～４００ｎ
ｍとする。

【0072】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層４１２の
エッチングによりソース電極層又はドレイン電極層１０５ｂに達するコンタクトホールを
形成する。

【0073】

次いで、レジストマスクを除去し、導電膜を形成した後、フォトリソグラフィー工程を行
い、レジストマスクを形成し、導電膜のエッチングによりソース電極層又はドレイン電極
層１０５ｂと電気的に接続する第１の電極４７２を形成する。次いで、隣り合う画素の第
１の電極との絶縁を図るための隔壁として機能する絶縁層４７３を形成する。次いで、第
１の電極４７２上に発光層を含む有機化合物層４７５を形成し、さらにその上に第２の電
極４７４を形成する。発光素子は、少なくとも第１の電極４７２と、発光層を含む有機化
合物層４７５と、第２の電極４７４とを有する。この段階での断面図を図１（Ｄ）に示し
た。

【0074】

なお、本実施の形態では発光素子を用いた発光表示装置の一例を示したが特に限定されず
、液晶表示装置や電子ペーパーを作製することができる。

【0075】

液晶表示装置や発光表示装置や電子ペーパーに用いるゲート線駆動回路またはソース線駆
動回路などの周辺回路に対して、積層の酸化物半導体を用いた薄膜トランジスタを用い、
高速駆動や、低消費電力化を図ることができる。また、工程数を大幅に増加させることな
く、同一基板上に画素部と駆動回路との両方を設けることができる。同一基板上に、画素
部以外の様々な回路を設けることにより、表示装置の製造コストを低減することができる
。

【0076】

（実施の形態２）
本実施の形態では、２つのｎチャネル型の薄膜トランジスタを用いてインバータ回路を構
成する例を以下に説明する。このインバータ回路は駆動回路の一部として用いる。なお、
実施の形態１に示す第１の薄膜トランジスタ４３０と図２（Ａ）に示す第１の薄膜トラン
ジスタ４３０は同一であるため、詳細な説明は省略することとする。

【0077】

本実施の形態では、絶縁表面を有する基板上に高速動作可能な駆動回路を有する新規構造
及び新規の作製方法を提供する。また、同一基板上に酸化物半導体層の積層をチャネル形
成領域とする第１の薄膜トランジスタと、酸化物半導体層の単層をチャネル形成領域とす
る第２の薄膜トランジスタの新規の作製方法も提供する。

【0078】

駆動回路のインバータ回路の断面構造を図２（Ａ）に示す。図２（Ａ）において、基板４
００上に第１のゲート電極４０１及び第２のゲート電極４０２を設ける。

【0079】

また、第１のゲート電極４０１及び第２のゲート電極４０２を覆うゲート絶縁層４０３を
有する。ゲート絶縁層４０３上には、第１のゲート電極４０１と重なる位置に第１の酸化
物半導体層４７１と第２の酸化物半導体層４０５の積層を有し、第２のゲート電極４０２
と重なる位置に第３の酸化物半導体層４５１と第４の酸化物半導体層４０７の積層を設け
る。

【0080】

また、第２の酸化物半導体層４０５上方または第４の酸化物半導体層４０７上方に第１配
線４０９、第２配線４１０、及び第３配線４１１を設け、第２の配線４１０は、ゲート絶
縁層４０３に形成されたコンタクトホール４０４を介して第２のゲート電極４０２と直接
接続する。なお、コンタクトホール４０４を形成する工程順序はゲート絶縁層４０３の形
成後であれば、特に限定されず、例えば、後に行われる酸化物半導体膜のエッチングの後
や、さらにその後の加熱処理後にコンタクトホール４０４を形成してもよい。なお、第２
の酸化物半導体層４０５と第１配線４０９の間には、ｎ^＋層４０６ａを設け、第２の酸化
物半導体層４０５と第２配線４１０の間には、ｎ^＋層４０６ｂを設ける。また、第４の酸
化物半導体層４０７と第２配線４１０の間には、ｎ^＋層４０８ａを設け、第４の酸化物半
導体層４０７と第３配線４１１の間にはｎ^＋層４０８ｂを設ける。

【0081】

第１の薄膜トランジスタ４３０は、第１のゲート電極４０１と、ゲート絶縁層４０３を介
して第１のゲート電極４０１と重なる位置に第１の酸化物半導体層４７１と第２の酸化物
半導体層４０５の積層を有し、第１配線４０９は、接地電位の電源線（接地電源線）であ
る。この接地電位の電源線は、負の電圧ＶＤＬが印加される電源線（負電源線）としても
よい。

【0082】

また、第２の薄膜トランジスタ４３１は、第２のゲート電極４０２と、ゲート絶縁層４０
３を介して第２のゲート電極４０２と重なる位置に第３の酸化物半導体層４５１と第４の
酸化物半導体層４０７の積層を有し、第３配線４１１は、正の電圧ＶＤＤが印加される電
源線（正電源線）である。

【0083】

図２（Ａ）に示すように、第２の酸化物半導体層４０５と第４の酸化物半導体層４０７の
両方に電気的に接続する第２の配線４１０は、ゲート絶縁層４０３に形成されたコンタク
トホール４０４を介して第２の薄膜トランジスタ４３１の第２のゲート電極４０２と直接
接続する。第２の配線４１０と第２のゲート電極４０２とを直接接続させることにより、
良好なコンタクトを得ることができ、接触抵抗を低減することができる。第２のゲート電
極４０２と第２配線４１０を他の導電膜、例えば透明導電膜を介して接続する場合に比べ
て、コンタクトホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を
図ることができる。

【0084】

また、駆動回路のインバータ回路の上面図を図２（Ｃ）に示す。図２（Ｃ）において、鎖
線Ｚ１－Ｚ２で切断した断面が図２（Ａ）に相当する。

【0085】

また、ＥＤＭＯＳ回路の等価回路を図２（Ｂ）に示す。図２（Ａ）及び図２（Ｃ）示す回
路接続は、図２（Ｂ）に相当し、第１の薄膜トランジスタ４３０をエンハンスメント型の
ｎチャネル型トランジスタとし、第２の薄膜トランジスタ４３１をデプレッション型のｎ
チャネル型トランジスタとする例である。

【0086】

また、図２では、ＥＤＭＯＳ回路の例を示したが、ＥＥＭＯＳ回路を用いることもできる
。ＥＥＭＯＳ回路の等価回路を図３に示す。図３の等価回路においては、どちらもエンハ
ンスメント型のｎチャネル型トランジスタとする組み合わせでもよいし、第１の薄膜トラ
ンジスタ４６０をエンハンスメント型のｎチャネル型トランジスタとし、もう一方のトラ
ンジスタである第２の薄膜トランジスタ４６１をデプレッション型のｎチャネル型トラン
ジスタとする組み合わせでもよく、どちらの組み合わせを用いても駆動回路を構成するこ
とができる。

【0087】

どちらも同じエンハンスメント型のｎチャネル型トランジスタとする組み合わせで作製で
きる図３の回路構成を駆動回路に用いることは、画素部に用いるトランジスタも同じエン
ハンスメント型のｎチャネル型トランジスタとするため作製工程が増大せず、好ましいと
言える。

【0088】

また、実施の形態１においては、金属薄膜と酸化物半導体層を積層した後、金属薄膜を酸
化させて第１の酸化物半導体層と第２の酸化物半導体層の積層を作製する一例を示したが
特に限定されない。例えば、第１の酸化物半導体層を全面に形成した後、駆動回路の第１
の酸化物半導体層をレジストで覆った状態で画素部の領域をエッチングで除去し、レジス
トを除去した後、全面に第２の酸化物半導体層を形成する製造工程としてもよい。このよ
うな製造工程とすれば、同一基板上に単層の酸化物半導体層を用いた薄膜トランジスタを
配置した画素部と、積層の酸化物半導体層を用いた薄膜トランジスタを配置した駆動回路
とを形成することができる。

【0089】

また、本実施の形態は実施の形態１と自由に組み合わせることができる。

【0090】

（実施の形態３）
半導体装置の一例である表示装置において、同一基板上に少なくとも駆動回路の一部と、
画素部に配置する薄膜トランジスタを作製する例について以下に説明する。

【0091】

画素部に配置する薄膜トランジスタは、実施の形態１に従って形成する。また、薄膜トラ
ンジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成
することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。

【0092】

半導体装置の一例であるアクティブマトリクス型液晶表示装置のブロック図の一例を図４
（Ａ）に示す。図４（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を
複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された
画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。

【0093】

また、実施の形態１に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル
型ＴＦＴで構成する信号線駆動回路について図５を用いて説明する。

【0094】

図５に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１～５６０
２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２
１＿１～５６２１＿Ｍを有する。スイッチ群５６０２＿１～５６０２＿Ｍそれぞれは、第
１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜ト
ランジスタ５６０３ｃを有する。

【0095】

画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１～Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１～Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１～Ｓｍ並びに走査線Ｇ１～Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１～Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１～Ｇｎのうち
いずれか一）と接続される。

【0096】

ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１～５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１～
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１～５６０２＿Ｍそれぞれに対応した配線５６２１＿１～５
６２１＿Ｍに接続される。そして、配線５６２１＿１～５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１～配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ－１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。

【0097】

なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。

【0098】

なお、ドライバＩＣ５６０１は、単結晶半導体基板上に形成されていることが望ましい。
さらに、スイッチ群５６０２＿１～５６０２＿Ｍは、画素部と同一基板上に形成されてい
ることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１～５６
０２＿ＭとはＦＰＣなどを介して接続するとよい。

【0099】

次に、図５に示した信号線駆動回路の動作について、図６のタイミングチャートを参照し
て説明する。なお、図６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている
場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第
１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割され
ている。さらに、図５の信号線駆動回路は、他の行の走査線が選択されている場合でも図
６と同様の動作をする。

【0100】

なお、図６のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジス
タ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３
ｃを介して、信号線Ｓｊ－１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示
している。

【0101】

なお、図６のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１
の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラン
ジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０
３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信
号５７２１＿Ｊを示している。

【0102】

なお、配線５６２１＿１～配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ－１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ－１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。

【0103】

図６に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａ
がオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃが
オフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ－１が、第１の薄膜ト
ランジスタ５６０３ａを介して信号線Ｓｊ－１に入力される。第２のサブ選択期間Ｔ２で
は、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及
び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力さ
れるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力され
る。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の
薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このと
き、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０
３ｃを介して信号線Ｓｊ＋１に入力される。

【0104】

以上のことから、図５の信号線駆動回路は、１ゲート選択期間を３つに分割することで、
１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力すること
ができる。したがって、図５の信号線駆動回路は、ドライバＩＣ５６０１が形成される基
板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすること
ができる。接続数が約１／３になることによって、図５の信号線駆動回路は、信頼性、歩
留まりなどを向上できる。

【0105】

なお、図５のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択
期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。

【0106】

例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。

【0107】

別の例として、図７のタイミングチャートに示すように、１つの選択期間をプリチャージ
期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択期間Ｔ３
に分割してもよい。さらに、図７のタイミングチャートは、ｉ行目の走査線Ｇｉが選択さ
れるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３
ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄
膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２
１＿Ｊに入力される信号５８２１＿Ｊを示している。図７に示すように、プリチャージ期
間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ
及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力
されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジ
スタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ－１
、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄
膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜
トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ
＿ｊ－１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ－１に入力される。
第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜
トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、
配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介
して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５
６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６
０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３
の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。

【0108】

以上のことから、図７のタイミングチャートを適用した図５の信号線駆動回路は、サブ選
択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできる
ため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図７において、
図６と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。

【0109】

また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バ
ッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動
回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ
）が入力されることによって、選択信号が生成される。生成された選択信号はバッファに
おいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のト
ランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを
一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが
用いられる。

【0110】

走査線駆動回路の一部に用いるシフトレジスタの一形態について図８及び図９を用いて説
明する。

【0111】

図８にシフトレジスタの回路構成を示す。図８に示すシフトレジスタは、フリップフロッ
プ５７０１＿１～５７０１＿ｎという複数のフリップフロップで構成される。また、第１
のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて
動作する。

【0112】

図８のシフトレジスタの接続関係について説明する。図８のシフトレジスタは、ｉ段目の
フリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１～５７０１＿ｎのうちい
ずれか一）は、図９に示した第１の配線５５０１が第７の配線５７１７＿ｉ－１に接続さ
れ、図９に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図９に
示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図９に示した第６の配
線５５０６が第５の配線５７１５に接続される。

【0113】

また、図９に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５
７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図
９に示した第５の配線５５０５が第４の配線５７１４に接続される。

【0114】

ただし、１段目のフリップフロップ５７０１＿１の図９に示す第１の配線５５０１は第１
の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図９に示す第２の
配線５５０２は第６の配線５７１６に接続される。

【0115】

なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。

【0116】

次に、図８に示すフリップフロップの詳細について、図９に示す。図９に示すフリップフ
ロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の
薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ
５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８
の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の
薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ
５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の
薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トラン
ジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったと
き導通状態になるものとする。

【0117】

図９において、第３の薄膜トランジスタ５５７３のゲート電極は、電源線と電気的に接続
されている。また、第３の薄膜トランジスタ５５７３と第４の薄膜トランジスタ５５７４
の接続させた回路（図９中鎖線で囲んだ回路）は、図２（Ａ）に示す回路構成に相当する
と言える。ここでは全ての薄膜トランジスタは、エンハンスメント型のｎチャネル型トラ
ンジスタとする例を示すが、特に限定されず、例えば、第３の薄膜トランジスタ５５７３
は、デプレッション型のｎチャネル型トランジスタを用いても駆動回路を駆動させること
もできる。

【0118】

次に、図９に示すフリップフロップの接続構成について、以下に示す。

【0119】

第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。

【0120】

第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。

【0121】

第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続
される。

【0122】

第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５
５７１のゲート電極に接続される。

【0123】

第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続
される。

【0124】

第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５
５７２のゲート電極に接続される。

【0125】

第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続
される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され
、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲ
ート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０
１に接続される。

【0126】

なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４
のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ
５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノ
ード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄
膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、
第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第
２の電極の接続箇所をノード５５４４とする。

【0127】

なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んで
もよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源
線と呼んでもよい。

【0128】

また、信号線駆動回路及び走査線駆動回路を実施の形態２に示すｎチャネル型ＴＦＴのみ
で作製することも可能である。実施の形態２に示すｎチャネル型ＴＦＴはトランジスタの
移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。例えば、実施
の形態２に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることが
できるため、フレーム周波数を高くすること、または、黒画面挿入を実現することができ
る。

【0129】

さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することができ
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。

【0130】

また、半導体装置の一例であるアクティブマトリクス型発光表示装置を作製する場合、少
なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配
置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図４
（Ｂ）に示す。

【0131】

図４（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する
画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆
動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４
０３とを有する。

【0132】

図４（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合
、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態とな
る。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積
階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動
させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する
期間を制御することによって、階調表示を行う駆動法である。

【0133】

発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。

【0134】

なお、図４（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを
配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力され
る信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配
線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している
例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号と
を、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素
が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に
入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動
回路で生成しても良い。

【0135】

また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態２に示すｎチャネル型ＴＦＴの
みで作製することも可能である。

【0136】

また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。

【0137】

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。

【0138】

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半
減する。

【0139】

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。

【0140】

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１又は実施の形態
２の薄膜トランジスタによって得られるアクティブマトリクス基板を用いることができる
。

【0141】

なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、
半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレク
トロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を
用いればよい。

【0142】

以上の工程により、半導体装置として信頼性の高い表示装置を作製することができる。

【0143】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0144】

（実施の形態４）
本実施の形態では、半導体装置として発光表示装置の一例を示す。表示装置の有する表示
素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エ
レクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化
合物であるかによって区別され、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれてい
る。

【0145】

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。

【0146】

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。

【0147】

図１０は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示
す図である。

【0148】

デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層（代表的には、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をチャネル形成領
域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。

【0149】

画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続され、その接続部分を共通接続部とすれば
よい。

【0150】

なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。

【0151】

なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。

【0152】

ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。

【0153】

また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１０と同じ画素構成を用いることができる。

【0154】

アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

【0155】

なお、図１０に示す画素構成は、これに限定されない。例えば、図１０に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。

【0156】

次に、発光素子の構成について、図１１を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１１（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態１で示す第２の薄膜トランジスタ１７０と同様に作製でき、酸化物半導体膜を半
導体層として含む薄膜トランジスタである。

【0157】

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出構造の発
光素子にも適用することができる。

【0158】

上面射出構造の発光素子について図１１（Ａ）を用いて説明する。

【0159】

図１１（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。ＴＦＴ７００１は、
半導体層として、酸化シリコンを添加したＩｎ－Ｓｎ－Ｚｎ－Ｏ系酸化物半導体を用いる
。酸化シリコンなどの不純物を含ませておくことで、３００℃乃至６００℃の熱処理を行
っても、該酸化物半導体の結晶化又は微結晶粒の生成を防ぐことができる。図１１（Ａ）
では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に
接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている
。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を
用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。
そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構
成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子
注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれら
の層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を
用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、
酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いても良
い。

【0160】

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１１（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。

【0161】

次に、下面射出構造の発光素子について図１１（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。ＴＦＴ７０１１は、半導体層として、酸化シリコンを添加したＩ
ｎ－Ａｌ－Ｚｎ－Ｏ系酸化物半導体を用いる。酸化シリコンなどの不純物を含ませておく
ことで、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶化又は微結晶
粒の生成を防ぐことができる。図１１（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続
された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜され
ており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、
陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するため
の遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図１１（Ａ）の場合と同様
に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその
膜厚は、光を透過する程度（好ましくは、５ｎｍ～３０ｎｍ程度）とする。例えば２０ｎ
ｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発
光層７０１４は、図１１（Ａ）と同様に、単数の層で構成されていても、複数の層が積層
されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はない
が、図１１（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。
そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に
限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。

【0162】

陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１１（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。

【0163】

次に、両面射出構造の発光素子について、図１１（Ｃ）を用いて説明する。図１１（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。ＴＦＴ７０２１は、半導体層として、酸化シリコン
を添加したＳｎ－Ａｌ－Ｚｎ－Ｏ系酸化物半導体を用いる。酸化シリコンなどの不純物を
含ませておくことで、３００℃乃至６００℃の熱処理を行っても、該酸化物半導体の結晶
化又は微結晶粒の生成を防ぐことができる。陰極７０２３は、図１１（Ａ）の場合と同様
に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその
膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３
として用いることができる。そして発光層７０２４は、図１１（Ａ）と同様に、単数の層
で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽
極７０２５は、図１１（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて
形成することができる。

【0164】

陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１１（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。

【0165】

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。

【0166】

なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。

【0167】

次に、半導体装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び
断面について、図１２を用いて説明する。図１２（Ａ）は、第１の基板上に形成された薄
膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネル
の上面図であり、図１２（Ｂ）は、図１２（Ａ）のＨ－Ｉにおける断面図に相当する。

【0168】

第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように、少なくとも画素部４５０
２が外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム（貼り合わせ
フィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが
好ましい。

【0169】

また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１２（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。

【0170】

薄膜トランジスタ４５０９は、酸化物半導体層の積層を半導体層として含む実施の形態１
に示す第１の薄膜トランジスタを適用し、薄膜トランジスタ４５１０は、Ｉｎ－Ｇａ－Ｚ
ｎ－Ｏ系非単結晶膜を単層として含む実施の形態１に示す第２の薄膜トランジスタを適用
することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチ
ャネル型薄膜トランジスタである。

【0171】

また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。

【0172】

隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

【0173】

電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。

【0174】

発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。

【0175】

また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。

【0176】

本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。

【0177】

接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。

【0178】

発光素子４５１１からの光の取り出し方向に位置する第２の基板は透光性でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル
フィルムのような透光性を有する材料を用いる。

【0179】

また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いた。

【0180】

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

【0181】

信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１２の構成に
限定されない。

【0182】

以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。

【0183】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0184】

（実施の形態５）
本実施の形態では、実施の形態１とは、金属薄膜の上面面積が異なる、即ち金属薄膜の端
部の位置が、第２の酸化物半導体層の端部と離れている例を図１３に示す。なお、金属薄
膜の形状が異なる部分以外は、図１と同一であるため、同じ部分には同じ符号を用いて説
明する。

【0185】

まず、実施の形態１と同様に、絶縁表面を有する基板４００上に第１のゲート電極４０１
及び第２のゲート電極１０１を設ける。なお、第１のゲート電極４０１及び第２のゲート
電極１０１の形成の際、画素部の容量配線１０８、及び端子部の第１の端子１２１も形成
する。

【0186】

次いで、第１のゲート電極４０１及び第２のゲート電極１０１上を覆うゲート絶縁層４０
３を形成する。

【0187】

次に、ゲート絶縁層４０３上に、インジウム、亜鉛、錫、モリブデン、またはタングステ
ンなどの金属薄膜を形成する。また、これらの合金薄膜またはこれらの積層膜を用いるこ
ともできる。金属薄膜は、スパッタリング法、真空蒸着法、または塗布法を用いて形成す
る。ここでは、スパッタ法を用いて亜鉛膜を０ｎｍよりも厚く１０ｎｍ以下、好ましくは
３ｎｍ以上５ｎｍ以下で形成する。

【0188】

次いで、フォトリソグラフィ技術を用いて金属薄膜を選択的に除去する。このエッチング
工程では後に形成する酸化物半導体層のパターン形状よりも小さい面積が残存するように
金属薄膜４９０を形成する。なお、金属薄膜４９０はゲート絶縁層４０３を介して第１の
ゲート電極４０１と少なくとも一部重なる位置に形成する。このような金属薄膜４９０を
形成することにより、金属薄膜４９０の側面を酸化物半導体層が覆う構造とし、後に行わ
れる熱処理によって金属薄膜の酸化が十分に行われなかったとしても金属薄膜によって第
１配線４０９と第２配線４１０とが短絡することを防止することができる。

【0189】

次いで、金属薄膜４９０の上面および側面を覆う酸化物半導体層を形成する。本実施の形
態では酸化物半導体層としてスパッタ法により、第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶
膜を成膜する。

【0190】

スパッタ法により第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を形成する場合において
、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットに、絶縁性の不純物を含ませてお
いても良い。当該不純物は、酸化シリコン、酸化ゲルマニウム、酸化アルミニウムなどに
代表される絶縁性酸化物、窒化シリコン、窒化アルミニウムなどに代表される絶縁性窒化
物、若しくは酸窒化シリコン、酸窒化アルミニウムなどの絶縁性酸窒化物などである。例
えば、酸化物半導体ターゲットに、ＳｉＯ_２を０．１重量％以上１０重量％以下、好まし
くは１重量％以上６重量％以下の割合で含ませておくことが好ましい。

【0191】

次いで、大気に曝すことなく、第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜よりも低抵抗の
酸化物半導体膜（本実施の形態では第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜）をスパッ
タ法で成膜する。

【0192】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ－Ｇａ－
Ｚｎ－Ｏ系非単結晶膜及び第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜をエッチングする。
エッチングにより、不要な部分を除去して第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜であ
る酸化物半導体膜４８５ａ、４８５ｂ、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である
酸化物半導体膜４８６ａ、４８６ｂを形成する。この段階での断面図を図１３（Ａ）に示
す。図１３（Ａ）に示すように第１のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半
導体膜４８５ａは、金属薄膜４９０の上面および側面を覆い、金属薄膜４９０には露出す
る部分が存在しない。

【0193】

なお、本実施の形態では、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を設ける例を示した
が特に限定されず、設けなくともよい。

【0194】

次いで、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより
不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクトホール
を形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設ける。
例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層と直接
接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成する場合
にコンタクトホールを形成する。

【0195】

次に、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜である酸化物半導体膜４８６ａ、４８６
ｂ及びゲート絶縁層４０３上に金属材料からなる導電膜をスパッタ法で形成する。

【0196】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して画素部にソース電極層又はドレイン電極層１０５ａ、１０５ｂ、ソー
ス領域又はドレイン領域として機能するｎ^＋層１０４ａ、１０４ｂを形成し、駆動回路部
にソース電極層又はドレイン電極層として機能する第１配線４０９、第２配線４１０、ソ
ース領域又はドレイン領域として機能するｎ^＋層４０６ａ、４０６ｂを形成する。このエ
ッチング工程において、酸化物半導体層の露出領域も一部エッチングされ、酸化物半導体
層１０３となる。よってｎ^＋層１０４ａ、１０４ｂの間の酸化物半導体層１０３のチャネ
ル領域は膜厚の薄い領域となる。以上の工程で画素部には、酸化物半導体層１０３をチャ
ネル形成領域とする第２の薄膜トランジスタ１７０が作製できる。また、このフォトリソ
グラフィー工程において、ソース電極層又はドレイン電極層１０５ａ、１０５ｂと同じ材
料である第２の端子１２２を端子部に残す。なお、第２の端子１２２はソース配線（ソー
ス電極層又はドレイン電極層１０５ａ、１０５ｂを含むソース配線）と電気的に接続され
ている。

【0197】

また、端子部において、接続電極１２０は、ゲート絶縁膜に形成されたコンタクトホール
を介して端子部の第１の端子１２１と直接接続される（図１５参照）。なお、ここでは図
示しないが、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あ
るいはドレイン配線とゲート電極が直接接続される。

【0198】

次いで、２００℃～６００℃、代表的には３００℃～５００℃の熱処理（光アニールも含
む）を行う。ここでは炉に入れ、大気雰囲気下で３５０℃、１時間の熱処理を行う。この
熱処理は、金属薄膜４９０の一部または全部を酸化する酸化処理とも呼ぶ。本実施の形態
では、導電性を有する酸化亜鉛膜として第１の酸化物半導体層４９１となる。以上の工程
で駆動回路には、第１の酸化物半導体層４９１と第２の酸化物半導体層４０５の積層を有
する第１の薄膜トランジスタ４２０が作製できる。この段階での断面図を図１３（Ｂ）に
示した。また、この熱処理によりＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜の原子レベルの再配
列が行われる。なお、熱処理を行うタイミングは、第２のＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結
晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。

【0199】

次いで、レジストマスクを除去し、第１の薄膜トランジスタ４２０及び第２の薄膜トラン
ジスタ１７０を覆う保護絶縁層４１２を形成する。

【0200】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、保護絶縁層４１２の
エッチングによりソース電極層又はドレイン電極層１０５ｂに達するコンタクトホールを
形成する。また、ここでのエッチングにより第２の端子１２２に達するコンタクトホール
、接続電極１２０に達するコンタクトホールも形成する。

【0201】

次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ_２Ｏ_３）やインジウム錫酸化物（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴ
Ｏと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このような材料の
エッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発
生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ
_２Ｏ_３―ＺｎＯ）を用いても良い。

【0202】

次に、フォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングにより不
要な部分を除去して画素電極層１１０を形成する。また、このフォトリソグラフィー工程
において、容量部におけるゲート絶縁層４０３及び保護絶縁層４１２を誘電体として、容
量配線１０８と画素電極層１１０とで保持容量が形成される。また、このフォトリソグラ
フィー工程において、第１の端子及び第２の端子をレジストマスクで覆い端子部に形成さ
れた透明導電膜１２８、１２９を残す。透明導電膜１２８、１２９はＦＰＣとの接続に用
いられる電極または配線となる。第１の端子１２１と直接接続された接続電極１２０上に
形成された透明導電膜１２８は、ゲート配線の入力端子として機能する接続用の端子電極
となる。第２の端子１２２上に形成された透明導電膜１２９は、ソース配線の入力端子と
して機能する接続用の端子電極である（図１５参照）。

【0203】

なお、ここでは、ゲート絶縁層４０３及び保護絶縁層４１２を誘電体として、容量配線１
０８と画素電極層１１０とで保持容量を形成する例を示したが、特に限定されず、ソース
電極またはドレイン電極と同じ材料で構成される電極を容量配線上方に設け、その電極と
、容量配線と、それらの間にゲート絶縁層４０３を誘電体として構成する保持容量を形成
し、その電極と画素電極とを電気的に接続する構成としてもよい。

【0204】

次いで、レジストマスクを除去し、この段階での断面図を図１３（Ｃ）に示す。なお、こ
の段階での画素部における第２の薄膜トランジスタ１７０の上面図が図１４に相当する。

【0205】

また、図１４中のＡ１－Ａ２線に沿った断面図及び図１４中のＢ１－Ｂ２線に沿った断面
図に相当する断面図が図１５に相当する。図１５は、画素部における第２の薄膜トランジ
スタ１７０の断面構造と、画素部における容量部の断面構造と、端子部の断面構造を示し
ている。

【0206】

また、図１６（Ａ）、及び図１６（Ｂ）は、ソース配線端子部の上面図及び断面図をそれ
ぞれ図示している。また、図１６（Ａ）は図１６（Ｂ）中のＤ１－Ｄ２線に沿った断面図
に相当する。図１６（Ａ）において、保護絶縁膜１５４上に形成される透明導電膜１５５
は、入力端子として機能する接続用の端子電極である。また、図１６（Ａ）において、端
子部では、ゲート配線と同じ材料で形成される電極１５６が、ソース配線と電気的に接続
される第２の端子１５０の下方にゲート絶縁層１５２を介して重なる。電極１５６は第２
の端子１５０とは電気的に接続しておらず、電極１５６を第２の端子１５０と異なる電位
、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量また
は静電気対策のための容量を形成することができる。また、第２の端子１５０は、保護絶
縁膜１５４を介して透明導電膜１５５と電気的に接続している。なお、保護絶縁膜１５４
は保護絶縁層４１２と同一である。

【0207】

ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

【0208】

こうして、酸化半導体層が積層構造の第１の薄膜トランジスタ４２０を有する駆動回路と
、ボトムゲート型のｎチャネル型薄膜トランジスタである第２の薄膜トランジスタ１７０
と保持容量を有する画素部、及び端子部を完成させることができる。

【0209】

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する端子を端子部に設
ける。この端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子
である。

【0210】

また、本実施の形態は、図１４の画素構成に限定されず、図１４とは異なる上面図の例を
図１７に示す。図１７では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保
護絶縁膜及びゲート絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量
配線及び容量配線と接続する第３の端子は省略することができる。なお、図１７において
、図１４と同じ部分には同じ符号を用いて説明する。

【0211】

アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。

【0212】

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

【0213】

また、垂直同期周波数を通常の１．５倍好ましくは２倍以上にすることで動画特性を改善
する、所謂、倍速駆動と呼ばれる駆動技術を用いてもよい。

【0214】

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。

【0215】

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。

【0216】

本実施の形態で得られる第１の薄膜トランジスタ４２０は、導電率の異なる酸化物半導体
層の積層を用いており、良好な動特性を有するため、これらの駆動技術を組み合わせるこ
とができる。

【0217】

また、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供する
ことができる。

【0218】

（実施の形態６）
導電率の異なる酸化物半導体層の積層を用いた薄膜トランジスタを作製し、該薄膜トラン
ジスタを駆動回路、さらには画素部に用いて表示機能を有する液晶表示装置を作製するこ
とができる。また、薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板
上に一体形成し、システムオンパネルを形成することができる。

【0219】

液晶表示装置は表示素子として液晶素子（液晶表示素子ともいう）を含む。

【0220】

また、液晶表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントロ
ーラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該液晶表示装置を
作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素
子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、
具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極とな
る導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても
良いし、あらゆる形態があてはまる。

【0221】

なお、本明細書中における液晶表示装置とは、画像表示デバイス、表示デバイス、もしく
は光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ
ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が
取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモ
ジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集
積回路）が直接実装されたモジュールも全て液晶表示装置に含むものとする。

【0222】

液晶表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図１８を用い
て説明する。図１８は、液晶素子４０１３を第１の基板４００１第２の基板４００６との
間にシール材４００５によって封止した、パネルの上面図であり、図１８（Ｂ）は、図１
８（Ａ１）（Ａ２）のＭ－Ｎにおける断面図に相当する。

【0223】

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。本実施の形態において液晶層４００
８は、特に限定されないが、ブルー相を示す液晶材料を用いる。ブルー相を示す液晶材料
は、電圧無印加状態から電圧印加状態においては、応答速度が１ｍｓｅｃ以下と短く、高
速応答が可能である。ブルー相を示す液晶材料として液晶及びカイラル剤を含む。カイラ
ル剤は、液晶を螺旋構造に配向させ、ブルー相を発現させるために用いる。例えば、５重
量％以上のカイラル剤を混合させた液晶材料を液晶層に用いればよい。液晶は、サーモト
ロピック液晶、低分子液晶、高分子液晶、強誘電性液晶、反強誘電性液晶等を用いる。

【0224】

また、図１８（Ａ１）は第１の基板４００１上のシール材４００５によって囲まれている
領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形
成された信号線駆動回路４００３が実装されている。なお、図１８（Ａ２）は信号線駆動
回路の一部を第１の基板４００１上に導電率の異なる酸化物半導体の積層を用いた薄膜ト
ランジスタで形成する例であり、第１の基板４００１上に信号線駆動回路４００３ｂが形
成され、かつ別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信
号線駆動回路４００３ａが実装されている。

【0225】

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１８（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１８（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

【0226】

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１８（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、層間膜
４０２１が設けられている。薄膜トランジスタ４０１０は、導電率の異なる酸化物半導体
層の積層を半導体層として含む実施の形態１に示す第１の薄膜トランジスタを適用し、薄
膜トランジスタ４０１１は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜を単層として含む実施の
形態１に示す第２の薄膜トランジスタを適用することができる。本実施の形態において、
薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。

【0227】

また、第１の基板４００１上に画素電極層４０３０及び共通電極層４０３１が設けられ、
画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。液晶素子
４０１３は、画素電極層４０３０、共通電極層４０３１、及び液晶層４００８を含む。本
実施の形態では、基板に概略平行（すなわち水平な方向）な電界を生じさせて、基板と平
行な面内で液晶分子を動かして、階調を制御する方式、を用いる。このような方式として
、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成や、ＦＦＳ
（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードで用いる電極構成が適用でき
る。なお、第１の基板４００１、第２の基板４００６の外側にはそれぞれ偏光板４０３２
、４０３３が設けられている。

【0228】

なお、第１の基板４００１、第２の基板４００６としては、透光性を有するガラス、プラ
スチックなどを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａ
ｓｓ－Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド
）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。
また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシー
トを用いることもできる。

【0229】

また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
液晶層４００８の膜厚（セルギャップ）を制御するために設けられている。なお球状のス
ペーサを用いていても良い。

【0230】

また、図１８の液晶表示装置では、基板の外側（視認側）に偏光板を設けける例を示すが
、偏光板は基板の内側に設けてもよい。偏光板の材料や作製工程条件によって適宜設定す
ればよい。また、ブラックマトリクスとして機能する遮光層を設けてもよい。

【0231】

層間膜４０２１は、透光性樹脂層である。また、層間膜４０２１の一部を遮光層４０１２
とする。遮光層４０１２は、薄膜トランジスタ４０１０、４０１１を覆う。図１８（Ｂ）
においては、薄膜トランジスタ４０１０、４０１１上方を覆うように遮光層４０３４が第
２の基板４００６側に設けられている。遮光層４０１２、及び遮光層４０３４を設けるこ
とにより、さらにコントラスト向上や薄膜トランジスタの安定化の効果を高めることがで
きる。

【0232】

遮光層４０３４を設けると、薄膜トランジスタの半導体層へ入射する光の強度を減衰させ
ることができ、酸化物半導体の光感度による薄膜トランジスタの電気特性の変動を防止し
安定化する効果を得られる。

【0233】

薄膜トランジスタの保護膜として機能する絶縁層４０２０で覆う構成としてもよいが、特
に限定されない。

【0234】

なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防
ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、酸化珪素膜
、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウ
ム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積層で形成す
ればよい。

【0235】

また、平坦化絶縁膜として透光性の絶縁層をさらに形成する場合、ポリイミド、アクリル
、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いるこ
とができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系
樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。
なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層を形成してもよ
い。

【0236】

積層する絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層を材料液を用いて形成する場合、ベークする
工程で同時に、半導体層のアニール（２００℃～４００℃）を行ってもよい。絶縁層の焼
成工程と半導体層のアニールを兼ねることで効率よく液晶表示装置を作製することが可能
となる。

【0237】

画素電極層４０３０、共通電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。

【0238】

また、画素電極層４０３０、共通電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。

【0239】

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

【0240】

また、薄膜トランジスタは静電気などにより破壊されやすいため、ゲート線またはソース
線に対して、駆動回路保護用の保護回路を同一基板上に設けることが好ましい。保護回路
は、酸化物半導体を用いた非線形素子を用いて構成することが好ましい。

【0241】

図１８では、接続端子電極４０１５が、画素電極層４０３０と同じ導電膜から形成され、
端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層及びドレイン
電極層と同じ導電膜で形成されている。

【0242】

接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。

【0243】

また図１８においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して
実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成し
て実装しても良い。

【0244】

図１９は液晶表示装置の断面構造の一例であり、素子基板２６００と対向基板２６０１が
シール材２６０２により固着され、その間にＴＦＴ等を含む素子層２６０３、液晶層２６
０４が設けられる。

【0245】

カラー表示を行う場合、バックライト部に複数種の発光色を射出する発光ダイオードを配
置する。ＲＧＢ方式の場合は、赤の発光ダイオード２９１０Ｒ、緑の発光ダイオード２９
１０Ｇ、青の発光ダイオード２９１０Ｂを液晶表示装置の表示エリアを複数に分割した分
割領域にそれぞれ配置する。

【0246】

対向基板２６０１の外側には偏光板２６０６が設けられ、素子基板２６００の外側には偏
光板２６０７、及び光学シート２６１３が配設されている。光源は赤の発光ダイオード２
９１０Ｒ、緑の発光ダイオード２９１０Ｇ、青の発光ダイオード２９１０Ｂと反射板２６
１１により構成され、回路基板２６１２に設けられたＬＥＤ制御回路２９１２は、フレキ
シブル配線基板２６０９により素子基板２６００の配線回路部２６０８と接続され、さら
にコントロール回路や電源回路などの外部回路が組みこまれている。

【0247】

本実施の形態は、このＬＥＤ制御回路２９１２によって個別にＬＥＤを発光させることに
よって、フィールドシーケンシャル方式の液晶表示装置とする例を示したが特に限定され
ず、バックライトの光源として冷陰極管または白色ＬＥＤを用い、カラーフィルタを設け
てもよい。

【0248】

また、本実施の形態では、ＩＰＳモードで用いる電極構成の例を示したが特に限定されず
、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ－ｄｏｍａｉｎ
Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒ
ｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ－ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏ
ｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

【0249】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0250】

（実施の形態７）
本実施の形態では、マスク数を低減するため、高階調マスクを用いた露光を行う例を示す
。なお、多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベ
ルを行うことが可能なマスクであり、透過した光が複数の強度となる露光マスクである。
一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジス
トマスクを形成することが可能である。このため、多階調マスクを用いることで、露光マ
スクの枚数を削減することが可能である。

【0251】

多階調マスクの代表例としては、グレートーンマスクやハーフトーンマスクがある。

【0252】

グレートーンマスクは、透光性基板及びその上に形成される遮光部並びに回折格子で構成
される。遮光部においては、光の透過率が０％である。一方、回折格子はスリット、ドッ
ト、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすること
により、光の透過率を制御することができる。なお、回折格子は、周期的なスリット、ド
ット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることがで
きる。

【0253】

ハーフトーンマスクは、透光性基板及びその上に形成される半透過部並びに遮光部で構成
される。半透過部は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなど
を用いることができる。遮光部は、クロムや酸化クロム等の光を吸収する遮光材料を用い
て形成することができる。ハーフトーンマスクに露光光を照射した場合、遮光部において
は、光透過率は０％であり、遮光部及び半透過部が設けられていない領域では光透過率は
１００％である。また、半透過部においては、１０～７０％の範囲で調整可能である。半
透過部に於ける光の透過率の調整は、半透過部の材料により調整により可能である。

【0254】

図２０（Ａ）乃至図２０（Ｅ）は薄膜トランジスタ３６０の作製工程を示す断面図に相当
する。

【0255】

図２０（Ａ）において、絶縁膜３５７が設けられた基板３５０上にゲート電極層３５１を
設ける。本実施の形態では、絶縁膜３５７として酸化珪素膜（膜厚１００ｎｍ）を用いる
。ゲート電極層３５１上にゲート絶縁層３５２、金属薄膜３８０、酸化物半導体膜３８１
及び導電膜３８３を順に積層する。本実施の形態では、金属薄膜３８０としてスパッタ法
を用いた膜厚３ｎｍのインジウム膜と、スパッタ法を用いた膜厚３ｎｍの亜鉛膜とを積層
したものを用いる。

【0256】

ゲート絶縁層３５２、金属薄膜３８０、酸化物半導体膜３８１、導電膜３８３上にマスク
３８４を形成する。

【0257】

本実施の形態では、マスク３８４を形成するために多階調（高階調）マスクを用いた露光
を行う例を示す。

【0258】

透過した光が複数の強度となる多階調マスクを用いて露光した後、現像することで、図２
０（Ｂ）に示すように膜厚の異なる領域を有するマスク３８４を形成することができる。
多階調マスクを用いることで、露光マスクの枚数を削減することが可能である。

【0259】

次に、マスク３８４を用いて第１のエッチング工程を行い、金属薄膜３８０、酸化物半導
体膜３８１、導電膜３８３をエッチングし島状に加工する。この結果、パターニングされ
た金属薄膜３９０、酸化物半導体層３８５、導電層３８７を形成することができる（図２
０（Ｂ）参照。）。

【0260】

次に、マスク３８４をアッシングする。この結果、マスクの面積が縮小し、厚さが薄くな
る。このとき、膜厚の薄い領域のマスクのレジスト（ゲート電極層３５１の一部と重畳す
る領域）は除去され、分離されたマスク３８８を形成することができる（図２０（Ｃ）参
照。）。

【0261】

マスク３８８を用いて酸化物半導体層３８５、導電層３８７を第２のエッチング工程によ
りエッチングし、半導体層３５３、ソース電極層又はドレイン電極層３５５ａ、３５５ｂ
を形成する。（図２０（Ｄ）参照。）。なお、半導体層３５３は一部のみがエッチングさ
れ、溝部（凹部）を有する半導体層となり、かつ端部においても、一部エッチングされ露
出した形状となる。

【0262】

塩素系ガス（Ｃｌ_２）に酸素ガス（Ｏ_２）（好ましくは１５％以上）を添加してエッチン
グを行うと、ゲート絶縁層３５２に酸化窒化珪素膜を用いる場合、酸化物半導体層４８５
に用いられるＩｎ－Ｇａ－Ｚｎ－Ｏ系非単結晶膜との選択比を高くすることができるため
、より酸化物半導体膜４８１のみを選択的にエッチングすることが可能となる。

【0263】

酸化物半導体膜３８１、導電膜３８３を第１のエッチング工程でドライエッチングすると
、酸化物半導体膜３８１、導電膜３８３は異方的にエッチングされるため、マスク３８４
の端部と、酸化物半導体層３８５、導電層３８７の端部は一致し、連続的な形状となる。

【0264】

同様に酸化物半導体層３８５、導電層３８７を第２のエッチング工程でドライエッチング
すると、酸化物半導体層３８５、導電層３８７は異方的にエッチングされるため、マスク
３８８の端部と、半導体層３５３の凹部及び端部、ソース電極層又はドレイン電極層３５
５ａ、３５５ｂの端部は一致し、連続的な形状となる。

【0265】

また、本実施の形態では、半導体層３５３、ソース電極層又はドレイン電極層３５５ａ、
３５５ｂの端部は同じテーパー角で連続的に積層されている形状を示すが、エッチング条
件や、酸化物半導体層及び導電層の材料によって、エッチングレートが異なるため、それ
ぞれ異なるテーパー角や不連続な端部形状を有する場合もある。

【0266】

この後、マスク３８８を除去する。

【0267】

次いで、酸素を含む雰囲気で２００℃～６００℃の加熱を行い、金属薄膜３９０を酸化さ
せ、第１の酸化物半導体層３９１を形成する（図２０（Ｅ）参照。）。本実施の形態では
、第１の酸化物半導体層３９１は酸化インジウムと酸化亜鉛の混合層となる。

【0268】

以上の工程で、第１の酸化物半導体層３９１上に第２の酸化物半導体層である半導体層３
５３の積層を有する逆スタガ型の薄膜トランジスタ３６０を作製することができる。

【0269】

本実施の形態のように、多階調マスクにより形成した複数（代表的には二種類）の厚さの
領域を有するレジストマスクを用いると、レジストマスクの数を減らすことができるため
、工程簡略化、低コスト化が計れる。よって、信頼性のある半導体装置を低コストで生産
性よく作製することができる。

【0270】

本実施の形態においては、駆動回路に配置する薄膜トランジスタも画素部に配置する薄膜
トランジスタも第１の酸化物半導体層３９１上に第２の酸化物半導体層である半導体層３
５３の積層を有する逆スタガ型の薄膜トランジスタ３６０とする例を示した。即ち、本実
施の形態は、駆動回路と画素部との薄膜トランジスタの構造はほぼ同一であり、回路毎に
構造の異なる作製方法を用いていない例である。

【0271】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0272】

（実施の形態８）
実施の形態１または実施の形態２ではボトムゲート構造の例を示したが、本実施の形態で
はボトムコンタクト構造（逆コプラナ型とも呼ぶ）の例を図２１を用いて以下に説明する
。

【0273】

インバータ回路の作製工程の一例を図２１（Ａ）、図２１（Ｂ）、及び図２１（Ｃ）に示
す。

【0274】

基板７４０上に、スパッタ法により第１の導電膜を形成し、第１のフォトマスクを用いて
選択的に第１の導電膜のエッチングを行い、第１のゲート電極７４１及び第２のゲート電
極７４２を形成する。次いで、第１のゲート電極７４１及び第２のゲート電極７４２を覆
うゲート絶縁層７４３をプラズマＣＶＤ法またはスパッタ法を用いて形成する。ゲート絶
縁層７４３は、ＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコ
ン層、酸化窒化シリコン層又は窒化酸化シリコン層を単層で又は積層して形成することが
できる。また、ゲート絶縁層７４３として、有機シランガスを用いたＣＶＤ法により酸化
シリコン層を形成することも可能である。

【0275】

次いで、第２のフォトマスクを用いてゲート絶縁層７４３を選択的にエッチングして第２
のゲート電極７４２に達するコンタクトホール７４４を形成する。ここまでの段階での断
面図が図２１（Ａ）に相当する。

【0276】

次いで第２の導電膜をスパッタ法により成膜し、第３のフォトマスクを用いて選択的に導
電膜のエッチングを行い、第１配線７４６、第２配線７５０、及び第３配線７５１を形成
する。第３配線７５１は、コンタクトホール７４４を介して第２のゲート電極７４２と直
接接する。

【0277】

次いで、金属薄膜と酸化物半導体膜の積層をスパッタ法により成膜する。なお、金属薄膜
をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパ
ッタを行い、ゲート絶縁層７４３の表面及びコンタクトホール７４４の底面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して
表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いて
もよい。また、アルゴン雰囲気に酸素、水素、Ｎ_２Ｏなどを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気にＣｌ_２、ＣＦ_４などを加えた雰囲気で行ってもよい。

【0278】

次いで、第４のフォトマスクを用いて選択的に、金属薄膜及び酸化物半導体膜のエッチン
グを行う。

【0279】

次いで大気雰囲気下または窒素雰囲気下で２００℃～６００℃の加熱処理を行う。この加
熱処理によって金属薄膜を酸化させて第１の酸化物半導体層７４８、第３の酸化物半導体
層７４９とする。加熱処理を終えた段階で第１の酸化物半導体層７４８上には第２の酸化
物半導体層７４５が積層され、第１の薄膜トランジスタ７６０が形成される。なお、第１
の酸化物半導体層７４８と第２の酸化物半導体層７４５の導電率は異なっており、第１の
酸化物半導体層７４８の導電率が高く、第１の薄膜トランジスタ７６０の電界効果移動度
向上に寄与している。また、同様に第３の酸化物半導体層７４９上には第４の酸化物半導
体層７４７が積層され、第２の薄膜トランジスタ７６１が形成される。なお、この加熱処
理を行うタイミングは限定されず、第２の酸化物半導体膜の成膜後であればいつ行っても
よい。例えば、第４のフォトマスクを用いてエッチングを行う前に加熱処理を行い、金属
薄膜を酸化させて第１の酸化物半導体膜を形成すれば、その後の第４のフォトマスクを用
いてのエッチング時において酸化物半導体膜の積層となるためエッチング残渣を低減した
エッチングが可能となる。

【0280】

次いで、保護層７５２を形成し、第５のフォトマスクを用いて保護層７５２を選択的にエ
ッチングしてコンタクトホールを形成した後、第３の導電膜を形成する。最後に第６のフ
ォトマスクを用いて第３の導電膜を選択的にエッチングして第２配線７５０と電気的に接
続する接続配線７５３を形成する。ここまでの段階での断面図が図２１（Ｃ）に相当する
。

【0281】

なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１
枚増えるが、金属薄膜をエッチングするフォトマスクと、酸化物半導体膜の一部をエッチ
ングするフォトマスクを別々に用いてエッチングを行ってもよい。

【0282】

また、第２の導電膜上にスパッタ法でＩｎ－Ｇａ－Ｚｎ－Ｏ―Ｎ系非単結晶膜を積層した
後パターニングを行い、第１配線７４６及び第２配線７５０と、第２の酸化物半導体層７
４５との間に配置されるｎ^＋層、または第２配線７５０及び第３配線７５１と、第４の酸
化物半導体層７４７との間に配置されるｎ^＋層として機能させてもよい。この場合、Ｉｎ
－Ｇａ－Ｚｎ－Ｏ―Ｎ系非単結晶膜は、第１配線７４６及び第２配線７５０と第２の酸化
物半導体層７４５とが重なる領域と、第２配線７５０及び第３配線７５１と第４の酸化物
半導体層７４７とが重なる領域とに設ける。

【0283】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0284】

（実施の形態９）
本実施の形態では、半導体装置として電子ペーパーの一例を示す。

【0285】

図２２（Ａ）は、アクティブマトリクス型の電子ペーパーを示す断面図である。半導体装
置に用いられる表示部に配置される薄膜トランジスタ５８１としては、実施の形態１で示
す第２の薄膜トランジスタと同様に作製でき、酸化物半導体膜を半導体層として含む電気
特性の高い薄膜トランジスタである。本実施の形態では、Ｚｎ－Ｏ―Ｓｉ系の酸化物半導
体を半導体層として含む電気特性の高い薄膜トランジスタを用いる。また、同一基板上に
Ｚｎ－Ｏ―Ｓｉ系の酸化物半導体を半導体層として含む電気特性の高い薄膜トランジスタ
を用いた駆動回路を設けてもよいが、特に設けなくともよい。また、実施の形態１で示す
酸化物半導体層の積層を有する第１の薄膜トランジスタも本実施の形態の薄膜トランジス
タ５８１として用いてもよい。

【0286】

図２２（Ａ）の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。
ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極
層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に
電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。

【0287】

基板５８０と基板５９６との間に封止される薄膜トランジスタ５８１はボトムゲート構造
の薄膜トランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８
７と、絶縁層５８３、５８４、５８５に形成する開口で接しており電気的に接続している
。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５
９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設
けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図２２
（Ａ）参照。）。本実施の形態においては、第１の電極層５８７が画素電極に相当し、第
２の電極層５８８が共通電極に相当する。第２の電極層５８８は、薄膜トランジスタ５８
１と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部において、一
対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位線とを電気的
に接続することができる。

【0288】

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ～２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、電子ペーパーとよばれている。電気
泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、ま
た消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部
に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため
、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導
体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能と
なる。

【0289】

実施の形態１に示す工程により薄膜トランジスタを作製することで、半導体装置として製
造コストが低減された電子ペーパーを作製することができる。電子ペーパーは、情報を表
示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペ
ーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、ク
レジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例
を図２２（Ｂ）に示す。

【0290】

図２２（Ｂ）は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐
体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動
作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能
となる。

【0291】

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２２（Ｂ）では表示部２７０５）に文章を表示し、左側の
表示部（図２２（Ｂ）では表示部２７０７）に画像を表示することができる。

【0292】

また、図２２（Ｂ）では、筐体２７０１に操作部などを備えた例を示している。例えば、
筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備え
ている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面
にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよび
ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備え
る構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構
成としてもよい。

【0293】

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。

【0294】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【0295】

（実施の形態１０）
酸化物半導体層を用いた薄膜トランジスタを含む半導体装置は、さまざまな電子機器（遊
技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（
テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタル
カメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯
電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの
大型ゲーム機などが挙げられる。

【0296】

図２３（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、壁に固定して筐体９６０１の裏側を支
持した構成を示している。

【0297】

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。

【0298】

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

【0299】

図２３（Ｂ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２３（Ｂ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも半導体装
置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる
。図２３（Ｂ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデータ
を読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有
する機能を有する。なお、図２３（Ｂ）に示す携帯型遊技機が有する機能はこれに限定さ
れず、様々な機能を有することができる。

【0300】

図２４（Ａ）は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体
１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１０
０４、スピーカ１００５、マイク１００６などを備えている。

【0301】

図２４（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部
１００２を指などで触れることにより行うことができる。

【0302】

表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。

【0303】

例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。

【0304】

また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。

【0305】

また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。

【0306】

また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。

【0307】

表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

【0308】

図２４（Ｂ）も携帯電話機の一例である。図２４（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。

【0309】

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

【符号の説明】

【0310】

１０１ ゲート電極
１０３ 酸化物半導体層
１０８ 容量配線
１１０ 画素電極層
１２０ 接続電極
１２１ 端子
１２２ 端子
１２８ 透明導電膜
１２９ 透明導電膜
１５０ 端子
１５４ 保護絶縁膜
１５５ 透明導電膜
１５６ 電極
３５０ 基板
３５１ ゲート電極層
３５２ ゲート絶縁層
３５３ 半導体層
３５７ 絶縁膜
３６０ 薄膜トランジスタ
３８０ 金属薄膜
３８１ 酸化物半導体膜
３８３ 導電膜
３８４ マスク
３８５ 酸化物半導体層
３８７ 導電層
３８８ マスク
３９０ 金属薄膜
３９１ 酸化物半導体層
４００ 基板
４０１ ゲート電極
４０２ ゲート電極
４０３ ゲート絶縁層
４０４ コンタクトホール
４０５ 酸化物半導体層
４０７ 酸化物半導体層
４０９ 第１配線
４１０ 第２配線
４１１ 第３配線
４１２ 保護絶縁層
４２０ 薄膜トランジスタ
４３０ 薄膜トランジスタ
４３１ 薄膜トランジスタ
４５１ 酸化物半導体層
４６０ 薄膜トランジスタ
４６１ 薄膜トランジスタ
４７０ 金属薄膜
４７１ 酸化物半導体層
４７２ 電極
４７３ 絶縁層
４７４ 電極
４７５ 有機化合物層
４８１ 酸化物半導体膜
４８５ 酸化物半導体層
４９０ 金属薄膜
４９１ 酸化物半導体層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【手続補正書】

【提出日】2023-10-10

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタは、第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第４のトランジスタは、前記第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに前記第３の配線の電圧が与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも導電率が高く、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅方向における前記第１の領域の幅の最大値は、前記第３のトランジスタのチャネル幅方向における前記第２の領域の幅の最大値よりも大きく、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項2】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタは、前記第１のトランジスタをオフにするための第１の電圧が与えられる第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第４のトランジスタは、前記第２の配線と、前記第１のトランジスタのゲートとの導通を制御する機能を有し、
前記第１のトランジスタをオンにするための第２の電圧は、前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも導電率が高く、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅方向における前記第１の領域の幅の最大値は、前記第３のトランジスタのチャネル幅方向における前記第２の領域の幅の最大値よりも大きく、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項3】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、第２の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに前記第３の配線の電圧が与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも導電率が高く、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅方向における前記第１の領域の幅の最大値は、前記第３のトランジスタのチャネル幅方向における前記第２の領域の幅の最大値よりも大きく、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項4】

シフトレジスタを有し、
前記シフトレジスタは、複数段の回路を有する表示装置であって、
前記複数段の回路のうちの一の回路は、第１のトランジスタ乃至第４のトランジスタを有し、
前記第１のトランジスタは、前記一の回路から第１の配線への信号の出力を制御する機能を有し、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタをオフにするための第１の電圧が与えられる第２の配線と常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第４のトランジスタのソース又はドレインの一方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと常に導通しており、
前記第１のトランジスタをオンにするための第２の電圧は、前記第１のトランジスタのゲートと第３の配線とが少なくとも前記第２のトランジスタのチャネル形成領域を介して導通しているときに、前記第３の配線から前記第１のトランジスタのゲートに与えられ、
前記第２のトランジスタは、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、前記第１の導電層上に配置された第１の半導体層と、前記第２のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第１の半導体層上に配置された第２の導電層と、前記第２のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第１の半導体層上に配置された第３の導電層と、を有し、
前記第３のトランジスタは、前記第３のトランジスタのゲートとしての機能を有する第４の導電層と、前記第４の導電層上に配置された第２の半導体層と、前記第３のトランジスタのソース又はドレインの一方としての機能を有し、かつ、前記第２の半導体層上に配置された第５の導電層と、前記第３のトランジスタのソース又はドレインの他方としての機能を有し、かつ、前記第２の半導体層上に配置された前記第２の導電層と、を有し、
前記第１の半導体層及び前記第２の半導体層のそれぞれは、第１の酸化物半導体層と、前記第１の酸化物半導体層の上に配置された第２の酸化物半導体層と、を有し、
前記第１の酸化物半導体層は、前記第２の酸化物半導体層よりも導電率が高く、
前記第２の導電層は、前記第１の半導体層の上面と接する第１の領域と、前記第２の半導体層の上面と接する第２の領域と、を有し、
前記第２のトランジスタのチャネル幅方向における前記第１の領域の幅の最大値は、前記第３のトランジスタのチャネル幅方向における前記第２の領域の幅の最大値よりも大きく、
前記第２のトランジスタのチャネル幅は、前記第３のトランジスタのチャネル幅よりも大きい、
表示装置。

【請求項5】

請求項１乃至請求項４のいずれか一において、
断面視において、前記第２の酸化物半導体層の下部は、前記第２の酸化物半導体層の上部よりも端部が突出した形状を有する、
表示装置。