(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023175145
(43)【公開日】2023-12-12
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G06F 11/20 20060101AFI20231205BHJP
【ＦＩ】
G06F11/20 638
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022087448
(22)【出願日】2022-05-30
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】大谷 敬之
【テーマコード（参考）】
5B034
【Ｆターム（参考）】
5B034BB01
(57)【要約】
【課題】信頼性を高める技術を提供することにある。
【解決手段】半導体装置は、ディレイドロックステップ方式で動作するメイン装置と、前記メイン装置と並行して動作し、ディレイドロックステップ方式で動作するサブ装置と、前記メイン装置の出力を遅延させる遅延回路と、前記メイン装置の故障情報に基づいて前記メイン装置を前記サブ装置に切替える切替回路と、を含む。
【選択図】図７
【解決手段】半導体装置は、ディレイドロックステップ方式で動作するメイン装置と、前記メイン装置と並行して動作し、ディレイドロックステップ方式で動作するサブ装置と、前記メイン装置の出力を遅延させる遅延回路と、前記メイン装置の故障情報に基づいて前記メイン装置を前記サブ装置に切替える切替回路と、を含む。
【選択図】図７
【特許請求の範囲】
【請求項1】
ディレイドロックステップ方式で動作するメイン装置と、
前記メイン装置と並行して動作し、ディレイドロックステップ方式で動作するサブ装置と、
前記メイン装置の出力を遅延させる遅延回路と、
前記メイン装置の故障情報に基づいて前記メイン装置を前記サブ装置に切替える切替回路と、
を含む半導体装置。
前記メイン装置と並行して動作し、ディレイドロックステップ方式で動作するサブ装置と、
前記メイン装置の出力を遅延させる遅延回路と、
前記メイン装置の故障情報に基づいて前記メイン装置を前記サブ装置に切替える切替回路と、
を含む半導体装置。
【請求項2】
請求項１の半導体装置において、
さらに、前記メイン装置に対して前記サブ装置を遅延させて動作させる遅延回路を含む半導体装置。
さらに、前記メイン装置に対して前記サブ装置を遅延させて動作させる遅延回路を含む半導体装置。
【請求項3】
請求項１の半導体装置において、
前記遅延回路は前記故障情報に基づいて出力が制御される半導体装置。
前記遅延回路は前記故障情報に基づいて出力が制御される半導体装置。
【請求項4】
請求項１の半導体装置において、
さらに、入力信号を前記メイン装置および前記サブ装置に供給する入力制御回路を備え、
前記入力制御回路は前記故障情報により制御される半導体装置。
さらに、入力信号を前記メイン装置および前記サブ装置に供給する入力制御回路を備え、
前記入力制御回路は前記故障情報により制御される半導体装置。
【請求項5】
請求項１の半導体装置において、
さらに、前記故障情報に基づいて前記メイン装置の出力と前記サブ装置の出力とを切替える切替回路を含む半導体装置。
さらに、前記故障情報に基づいて前記メイン装置の出力と前記サブ装置の出力とを切替える切替回路を含む半導体装置。
【請求項6】
請求項５の半導体装置において、
前記遅延回路は前記サブ装置の出力を遅延させる半導体装置。
前記遅延回路は前記サブ装置の出力を遅延させる半導体装置。
【請求項7】
請求項２の半導体装置において、
さらに、前記故障情報に基づいて前記サブ装置への入力を制御する回路を含む半導体装置。
さらに、前記故障情報に基づいて前記サブ装置への入力を制御する回路を含む半導体装置。
【請求項8】
請求項１の半導体装置において、
前記メイン装置は、マスタＣＰＵ、チェッカＣＰＵおよび前記マスタＣＰＵの出力と前記チェッカＣＰＵの出力とを比較し、前記故障情報を出力する比較回路を含み、
前記サブ装置は、マスタＣＰＵ、チェッカＣＰＵおよび前記マスタＣＰＵの出力と前記チェッカＣＰＵの出力とを比較し、第二の故障情報を出力する比較回路を含む半導体装置。
前記メイン装置は、マスタＣＰＵ、チェッカＣＰＵおよび前記マスタＣＰＵの出力と前記チェッカＣＰＵの出力とを比較し、前記故障情報を出力する比較回路を含み、
前記サブ装置は、マスタＣＰＵ、チェッカＣＰＵおよび前記マスタＣＰＵの出力と前記チェッカＣＰＵの出力とを比較し、第二の故障情報を出力する比較回路を含む半導体装置。
【請求項9】
請求項１の半導体装置において、さらに、
前記サブ装置の出力を遅延させる第二の遅延回路を含み、
前記故障情報に基づいて前記遅延回路の出力と前記第二の遅延回路の出力とを切替える切替回路を含む半導体装置。
前記サブ装置の出力を遅延させる第二の遅延回路を含み、
前記故障情報に基づいて前記遅延回路の出力と前記第二の遅延回路の出力とを切替える切替回路を含む半導体装置。
【請求項10】
請求項９の半導体装置において、
前記メイン装置は、マスタＣＰＵ、チェッカＣＰＵおよび当該マスタＣＰＵの出力と当該チェッカＣＰＵの出力とを比較し、前記故障情報を出力する比較回路を含み、
前記サブ装置は、マスタＣＰＵ、チェッカＣＰＵおよび当該マスタＣＰＵの出力と当該チェッカＣＰＵの出力とを比較し、第二の故障情報を出力する比較回路を含む半導体装置。
前記メイン装置は、マスタＣＰＵ、チェッカＣＰＵおよび当該マスタＣＰＵの出力と当該チェッカＣＰＵの出力とを比較し、前記故障情報を出力する比較回路を含み、
前記サブ装置は、マスタＣＰＵ、チェッカＣＰＵおよび当該マスタＣＰＵの出力と当該チェッカＣＰＵの出力とを比較し、第二の故障情報を出力する比較回路を含む半導体装置。
【請求項11】
請求項１０の半導体装置において、
前記切替回路は前記故障情報および第二の故障情報に基づいて前記遅延回路の出力と前記第二の遅延回路の出力とを切替える半導体装置。
前記切替回路は前記故障情報および第二の故障情報に基づいて前記遅延回路の出力と前記第二の遅延回路の出力とを切替える半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は半導体装置に関し、例えばロックステップ動作を行う半導体装置に適用可能である。
【背景技術】
【0002】
半導体装置の高信頼化技術の一つとして、二つの中央処理装置（Central Processing Unit：ＣＰＵ）コアを同一サイクルで動作させ、かつ、二つのＣＰＵコアに同一の処理を実行させるロックステップ技術が提案されている。例えば、特許文献１では、一方のＣＰＵの出力を遅延回路で遅延させ、かつ、他方のＣＰＵの入力を遅延回路で遅延させることでクリティカルパスのタイミング制約を緩和するディレイドロックステップ方式の電子装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２００８／０２４４３０５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかし、特許文献１に開示される電子装置では、ＣＰＵを構成するハードウェアが故障した場合には動作を継続することができず、信頼性を高めることができない問題がある。
【0005】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、半導体装置は、ディレイドロックステップ方式で動作するメイン装置と、前記メイン装置と並行して動作し、ディレイドロックステップ方式で動作するサブ装置と、前記メイン装置の出力を遅延させる遅延回路と、前記メイン装置の故障情報に基づいて前記メイン装置を前記サブ装置に切替える切替回路と、を含む。
【発明の効果】
【0007】
上記半導体装置によれば、信頼性を高めることができる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。
【0010】
車載用の電子制御装置（Electronic Control Unit：ＥＣＵ）はフェイルセーフシステムからフェイルオペレーショナル（故障時継続動作）システムに移行しつつある。フェイルセーフシステムは故障が発生すると所定の安全状態に遷移する。フェイルオペレーショナルシステムは実行する機能の故障時であってもある程度実行する機能を確保する。
【0011】
フェイルオペレーショナルシステムは、例えば、冗長化システムとしてのデュプレックスシステム（duplex system）の一つであるホットスタンバイシステム（hot standby system）により実現される。ホットスタンバイシステムは、診断機能によって障害が検出されない限り、プライマリシステム（primary system）が実行する。このとき、バックアップシステム（backup system）はプライマリシステムと並行して動作する。障害が検出された場合、バックアップシステムがプライマリシステムの役割を引き継く。
【0012】
本実施形態では、プライマリシステムおよびバックアップシステムの両方にディレイドロックステップ技術を適用した装置（ＤＤＤＣ装置）によりフェイルオペレーショナルシステムが構築される。ここで、ＤＤＤＣはデュオデュプレックス遅延比較（Duo Duplex Delayed Comparison）の略である。以下、二つの実施形態について説明する。
【0013】
【0014】
第一実施形態におけるフェイルオペレーショナルシステムは、ＤＤＤＣ装置１を備える。ＤＤＤＣ装置１はプライマリブロック（ＰＲＭ）１０とバックアップブロック（ＢＣＫ）２０と入力制御回路（ＩＮＰ＿ＣＮＴ）３０と出力制御回路（ＯＵＴ＿ＣＮＴ）４０と遅延回路（ＤＬＹ）５０とを備える。
【0015】
プライマリブロック１０は第一のモジュール（ＭＤＬ１－１）１１と第二のモジュール（ＭＤＬ１－２）１２と第一の遅延回路（ＤＬＹ１－１）１３と第二の遅延回路（ＤＬＹ１－２）１４と比較回路（ＣＭＰ）１５とを備える。第二のモジュール１２は第一のモジュール１１と同等の性能および機能を有している。第二のモジュール１２は第一のモジュール１１と同じ処理を第一のモジュール１１より第二の遅延回路（ＤＬＹ１－２）１４の遅延量分遅くれて実行する。第一のモジュール１１および第二のモジュール１２はクロックに同期して動作する。第一の遅延回路（ＤＬＹ１－１）１３と第二の遅延回路（ＤＬＹ１－２）１４の遅延量は同じクロックサイクル数である。
【0016】
バックアップブロック２０はプライマリブロック１０と同等の構成であり、プライマリブロック１０と同様に動作する。具体的には、バックアップブロック２０は第一のモジュール（ＭＤＬ２－１）２１と第二のモジュール（ＭＤＬ２－２）２２と第一の遅延回路（ＤＬＹ２－１）２３と第二の遅延回路（ＤＬＹ２－２）２４と比較回路（ＣＭＰ）２５とを備える。第一のモジュール２１はプライマリブロック１０の第一のモジュール１１および第二のモジュール１２と同等の性能および機能を有している。第二のモジュール２２は第一のモジュール２１と同等の性能および機能を有している。第二のモジュール２２は第一のモジュール２１と同じ処理を第一のモジュール２１より第二の遅延回路（ＤＬＹ２－２）２４の遅延量分遅くれて実行する。第一のモジュール２１および第二のモジュール２２はクロックに同期して動作する。第一の遅延回路（ＤＬＹ２－１）２３と第二の遅延回路（ＤＬＹ２－２）２４の遅延量は同じクロックサイクル数である。第一の遅延回路（ＤＬＹ２－１）２３と第一の遅延回路（ＤＬＹ１－１）１３の遅延量は同じクロックサイクル数である
【0017】
入力信号（ＩＮＰ）は入力制御回路３０を介してプライマリブロック１０に入力されると共に、入力制御回路３０および遅延回路５０を介してバックアップブロック２０に入力される。通常時においては、バックアップブロック２０はプライマリブロック１０と同等の動作を行う。正常時においては、出力制御回路４０はプライマリブロック１０の第一のモジュール１１の出力信号（Ｏａ）を選択して出力信号（ＯＵＴ）として出力する。比較回路１５がプライマリブロック１０の障害を検出すると、出力制御回路４０はバックアップブロック２０の第一のモジュール２１の出力信号（Ｏｃ）を選択して出力信号（ＯＵＴ）として出力する。
【0018】
第二の遅延回路１４は、プライマリブロック１０の第一のモジュール１１に対して第二のモジュール１２を遅延させて動作させる。第一の遅延回路１３は、第一のモジュール１１の出力を遅延させる。比較回路１５は第一の遅延回路１３の出力信号（Ｏａ’）と第二のモジュール１２の出力信号（Ｏｂ）とを比較し、不一致の場合は故障として検出する。
【0019】
バックアップブロック２０に入力される信号がプライマリブロック１０に入力される信号（ＩＮＰ）より遅延されて入力されることで、プライマリブロック１０に対してバックアップブロック２０の動作が遅延される。これにより、プライマリブロック１０とバックアップブロック２０との動作に時間差が生じ、その時間差内において、出力制御回路４０はプライマリブロック１０の動作をバックアップブロック２０へ引継ぎ切替えさせることができる。遅延回路（ＤＬＹ）５０の遅延量は第一の遅延回路１３の遅延量以上のクロックサイクル数である。
【0020】
プライマリブロック１０の比較回路１５による比較結果を使用して、入力制御回路３０および出力制御回路４０がプライマリブロック１０への入力信号および出力信号を制御する。これにより、ＤＤＤＣ装置１からの誤情報出力を抑止することができる。また、プライマリブロック１０からバックアップブロック２０へ切替える期間中のＤＤＤＣ装置１の外の装置とのプロトコルを維持することができる。ここで、プロトコルとは、例えば、データ信号、バリッド信号（ＶＬＤ）およびレディ信号（ＲＤＹ）を用いるバスプロトコルである。バリッド信号（ＶＬＤ）は送信側がデータ信号に有効なデータを提示していることを示す。レディ信号（ＲＤＹ）は受信側がデータ信号のデータを受け取れることを示す。
【0021】
プライマリブロック１０およびバックアップブロック２０にはディレイドロックステップ技術が適用されている。これにより、プライマリブロック１０およびバックアップブロック２０それぞれの同一信号分配起因の共通要因故障に対する耐性低下による故障検出漏れを抑制することができる。ここで、共通要因故障の例としては、共通クロック電圧降下による状態反転、複数モジュール同時動作による供給電源電圧降下による状態反転および宇宙線（α線）による状態反転等がある。
【0022】
また、遅延回路５０が設けられているので、プライマリブロック１０からバックアップブロック２０へのノイズ等の共通要因故障の伝搬を抑止することができる。
【0023】
［実施例］
以下、第一実施形態における代表的な実施例について、幾つか例示する。以下の実施例の説明において、第一実施例にて説明されているものと同様の構成および機能を有する部分に対しては、第一実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、第一実施例における説明が適宜援用され得るものとする。また、複数の実施例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
以下、第一実施形態における代表的な実施例について、幾つか例示する。以下の実施例の説明において、第一実施例にて説明されているものと同様の構成および機能を有する部分に対しては、第一実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、第一実施例における説明が適宜援用され得るものとする。また、複数の実施例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【0024】
（第一実施例）
図２は第一実施例における半導体装置の構成を示すブロック図である。
図２は第一実施例における半導体装置の構成を示すブロック図である。
【0025】
第一実施例における半導体装置は、例えば、マイクロコントローラユニット（Micro Controller Unit：ＭＣＵ）であり、ＤＤＤＣ装置１を備える。第一実施例におけるＤＤＤＣ装置１はメイン装置（Ｍ＿ＤＣＬＳ）１００とサブ装置（Ｓ＿ＤＣＬＳ）２００と入力制御回路（ＩＮＰ＿ＣＮＴ）３００と出力制御回路（ＯＵＴ＿ＣＮＴ）４００と遅延回路５１０とセレクタ（ＳＬＣＴ）３１０とを備える。メイン装置１００は第一実施形態におけるプライマリブロック１０に対応する。サブ装置２００は第一実施形態におけるバックアップブロック２０に対応する。ＤＤＤＣ装置はデュアルＤＣＬＳ装置ともいう。ここで、ＤＣＬＳはデュアルコアロックステップ（Dual Core Lock Step）の略である。
【0026】
第一実施例における遅延回路５１０は第一実施形態における遅延回路５０の機能に対応する。また、第一実施例におけるセレクタ３１０は第一実施形態における入力制御回路３０の一部の機能に対応する。
【0027】
メイン装置１００は、マスタＣＰＵ（Ｍ＿ＣＰＵ）１１０と、チェッカＣＰＵ（Ｃ＿ＣＰＵ）１２０と、第一の遅延回路１３０と、第二の遅延回路１４０と、比較回路（ＣＭＰ）１５０と、を含む。マスタＣＰＵ１１０は第一実施形態における第一のモジュール１１に対応する。チェッカＣＰＵ１２０は第一実施形態における第二のモジュール１２に対応する。第一の遅延回路１３０、第二の遅延回路１４０および比較回路１５０は、それぞれ第一実施形態における第一の遅延回路１３、第二の遅延回路１４および比較回路１５に対応する。メイン装置１００は、ディレイドロックステップ動作を行う。
【0028】
サブ装置２００は、マスタＣＰＵ（Ｍ＿ＣＰＵ）２１０と、チェッカＣＰＵ（Ｃ＿ＣＰＵ）２２０と、第一の遅延回路２３０と、第二の遅延回路２４０と、比較回路（ＣＭＰ）２５０と、を含む。マスタＣＰＵ２１０は第一実施形態における第一のモジュール２１に対応する。チェッカＣＰＵ２２０は第一実施形態における第二のモジュール２２に対応する。第一の遅延回路２３０、第二の遅延回路２４０および比較回路２５０は、それぞれ第一実施形態における第一の遅延回路２３、第二の遅延回路２４および比較回路２５に対応する。サブ装置２００は、ディレイドロックステップ動作を行う。
【0029】
ディレイドロックステップ動作では、マスタＣＰＵ１１０，２１０で処理した命令と同じ命令を、チェッカＣＰＵ１２０，２２０が数クロックサイクル遅れて処理する。そのため、ディレイドロックステップ動作では、厳密には同一のクロックサイクルで同じ命令が処理されるわけではないが、同じ命令を異なるＣＰＵで処理する点でロックステップ動作の一態様となるものである。なお、以下では、マスタＣＰＵ１１０，２１０とチェッカＣＰＵ１２０，２２０とが２クロックサイクルの差でロックステップ動作を行うディレイドロックステップ動作を行う。しかし、マスタＣＰＵ１１０，２１０とチェッカＣＰＵ１２０，２２０との間のクロックサイクルの差は２クロックサイクルに限られるものではない。
【0030】
第一実施例における半導体装置は、図示されない、ＲＡＭ（Random Access Memory）およびフラッシュメモリ等の共有メモリ並びに周辺回路等をさらに含む。共有メモリおよび周辺回路はマスタＣＰＵ１１０，２１０およびチェッカＣＰＵ１２０，２２０が共通して利用する共有リソースの一つである。また、上述した共有メモリは一例であり、共有メモリは、上記のメモリの一部だけが設けられていても良く、上記のメモリ以外の他のメモリが含まれていても良い。共有メモリは、例えば、マスタＣＰＵ１１０，２１０およびチェッカＣＰＵ１２０，２２０によって実行されるプログラムやデータを格納している。なお、共有メモリおよび周辺回路は、いずれも共有リソースであり、少なくとも一方が設けられていればよい。共有リソースの出力は入力制御回路３００に入力され、出力制御回路４００の出力は共有リソースに出力される。
【0031】
比較回路１５０は比較結果信号（ＬＥ１）を出力制御回路４０およびＤＤＤＣ装置１の外部に出力する。比較回路２５０は比較結果信号（ＬＥ２）を出力制御回路４００およびＤＤＤＣ装置１の外部に出力する。遅延回路１３０は二段のフリップフロップ回路（ＦＦ）１３０ａ，１３０ｂで構成される。遅延回路１４０は二段のフリップフロップ回路１４０ａ，１４０ｂで構成される。遅延回路２３０，２４０はそれぞれ遅延回路１３０，１４０と同様な構成である。すなわち、遅延回路１３０，１４０，２３０，２４０は２クロックサイクルの遅延を形成する。遅延回路１４０の出力は二段のフリップフロップ回路で構成される遅延回路５１０に入力される。
【0032】
出力制御回路４００は遅延回路４１０，４２０，４３０および切替回路としてのセレクタ４４０を備える。遅延回路４１０，４２０，４３０はそれぞれ二段のフリップフロップ回路で構成される。すなわち、遅延回路４１０，４２０，４３０は２クロックサイクルの遅延を形成する。比較回路１５０の比較結果信号（ＬＥ１）が遅延回路４１０に入力され、遅延回路４１０の出力は遅延回路４２０に入力される。遅延回路４２０の出力は遅延回路４３０の後段のフリッピフロップ回路およびセレクタ３１０に入力される。メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）およびサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）がセレクタ４４０に入力される。セレクタ４４０は遅延回路４１０の出力で制御される。セレクタ４４０の出力は遅延回路４３０に入力される。遅延回路４３０は出力信号（ＯＵＴ）を出力する。
【0033】
入力信号（ＩＮＰ）は入力制御回路３００を介してメイン装置１００に入力信号（ＩＮａ）として入力されると共に、遅延回路１４０、遅延回路５１０およびセレクタ３１０を介してサブ装置２００に入力信号（ＩＮｂ）として入力される。これにより、メイン装置１００に対してサブ装置２００は４クロックサイクル遅延して動作する。なお、遅延回路５１０には、入力制御回路３００の出力ではなく、遅延回路１４０の出力が入力される。これにより、遅延回路５１０を構成するフリップフロップ回路の数を削減することができる。
【0034】
サブ装置２００に切替え後、サブ装置２００への入力信号（ＩＮｂ）をセレクタ３１０により遅延入力信号（ＩＮｄ）から遅延無し入力信号（ＩＮｃ）に切替える。セレクタ３１０はメイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）を遅延回路４１０，４２０により４クロックサイクル遅延した信号（Ｏｅ）で制御される。これにより、サブ装置２００はメイン装置１００の動作時と同入力レイテンシで動作することができる。
【0035】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が遅延回路４３０により２クロックサイクル遅延されて出力制御回路４００から出力信号（ＯＵＴ）として出力される。遅延回路４３０の後段のフリップフロップ回路（出力制御回路４００の最終段のフリップフロップ回路）はマスタＣＰＵ１１０の比較回路１５０の比較結果信号（ＬＥ１）およびサブ装置２００の比較回路２５０の比較結果信号（ＬＥ２）によって制御される。
【0036】
マスタＣＰＵ１１０の比較回路１５０の比較結果信号（ＬＥ１）により、遅延回路４３０の出力は抑止される。マスタＣＰＵ１１０の比較回路１５０の比較結果信号（ＬＥ１）を遅延回路４１０，４２０により４クロックサイクル遅延した信号（Ｏｅ）により、遅延回路４３０の出力は再開される。サブ装置２００の比較回路２５０の比較結果信号（ＬＥ２）が不一致の場合、遅延回路４３０の出力が抑止される。
【0037】
セレクタ４４０はメイン装置１００のマスタＣＰＵ１１０またはサブ装置２００のマスタＣＰＵ２１０の出力を選択する。セレクタ４４０による切替えはマスタＣＰＵ１１０の比較回路１５０の比較結果信号（ＬＥ１）を遅延回路４１０により２クロックサイクル遅延した信号（Ｏｄ）によって制御される。セレクタ４４０の出力は遅延回路４３０の前段のフリップフロップ回路に入力される。これにより、サブ装置２００は、メイン装置１００の動作時と同じ出力レイテンシで動作することができる。
【0038】
【0039】
マスタＣＰＵ１１０の出力信号（Ｏａ）、出力信号（Ｏｂ）、比較回路１５０の比較結果信号（ＬＥ１）、出力信号（ＯＵＴ）およびマスタＣＰＵ２１０の出力信号（Ｏｃ）はクロック（ＣＬＫ）の立ち上がりに同期した信号である。
【0040】
正常に動作する場合は、マスタＣＰＵ１１０の出力信号（Ｏａ）、チェッカＣＰＵ１２０の出力信号（Ｏｂ）、出力信号（ＯＵＴ）およびマスタＣＰＵ２１０の出力信号（Ｏｃ）の内容はＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、・・・と変化する。図３では、マスタＣＰＵ１１０の故障によりマスタＣＰＵ１１０の出力信号（Ｏａ）の内容がＡ、Ｂ、Ｃ、Ｄ’、Ｅ、Ｆ、・・・と変化する場合が示されている。
【0041】
メイン装置１００のチェッカＣＰＵ１２０の出力信号（Ｏｂ）はマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、サブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）はメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）より４クロックサイクル（４ＣＬＫ）遅延している。
【0042】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が「Ｄ’」、チェッカＣＰＵ１２０の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５０により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベル（High Level）にされる。
【0043】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でＤＤＤＣ装置１の入出力（入力制御回路３００および出力制御回路４００）が制御される。比較結果信号（ＬＥ１）のハイレベルにより、例えば、バスインタフェース（Interface：ＩＦ）の入力信号であるレディ信号（ＲＤＹ）がロウレベル（Low Level）にされたり、出力信号（ＯＵＴ）の一部の信号であるバリッド信号（ＶＬＤ）がロウレベルにされたりする。これにより、ＣＰＵ１１０，１２０，２１０，２２０は次の処理を行わないと共に、例えば、出力信号（ＯＵＴ）の一部の信号であるアドレス信号やデータ信号等は無効になる。
【0044】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が２クロックサイクル（２ＣＬＫ）遅延された信号（Ｏｄ）でメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）がサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）に切替えられる。
【0045】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が４クロックサイクル（４ＣＬＫ）遅延された信号（Ｏｅ）でサブ装置２００の入力が遅延無し入力信号に切替えられる。メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が４クロックサイクル（４ＣＬＫ）遅延させた信号（Ｏｅ）でＤＤＤＣ装置１の出力（出力制御回路４００の遅延回路４３０の出力）が有効化される。
【0046】
メイン装置１００内のマスタＣＰＵ１１０系のクロックとチェッカＣＰＵ１２０系のクロックとを別系統にして動作させる。また、サブ装置２００内のマスタＣＰＵ２１０系のクロックとチェッカＣＰＵ２２０系のクロックとを別系統にして動作させる。これにより、クロック電圧降下起因の誤動作を分離することが可能となる。
【0047】
ここで、マスタＣＰＵ１１０系とはマスタＣＰＵ１１０の他に遅延回路１３０の前段のフリップフロップ回路１３０ａおよび遅延回路１４０の前段のフリップフロップ回路１４０ａが含まれる。チェッカＣＰＵ１２０系とはチェッカＣＰＵ１２０の他に遅延回路１３０の後段のフリップフロップ回路１３０ｂおよび遅延回路１４０の後段のフリップフロップ回路１４０ｂが含まれる。マスタＣＰＵ２１０系とはマスタＣＰＵ２１０の他に遅延回路２３０の前段のフリップフロップ回路２３０ａおよび遅延回路２４０の前段のフリップフロップ回路２４０ａが含まれる。チェッカＣＰＵ２２０系とはチェッカＣＰＵ２２０の他に遅延回路２３０の後段のフリップフロップ回路２３０ｂおよび遅延回路２４０の後段のフリップフロップ回路２４０ｂが含まれる。
【0048】
遅延回路１４０によりチェッカＣＰＵ１２０をマスタＣＰＵ１１０から２クロックサイクル遅延動作させることにより、マスタＣＰＵ１１０とチェッカＣＰＵ１２０との同時動作による供給電源の電圧降下を回避することが可能となる。
【0049】
入力信号を分配後、チェッカＣＰＵ１２０側において２段のフリップフロップ回路で受けることにより、チェッカＣＰＵ１２０側へのノイズ（例えば、宇宙線起因）の伝搬を抑止することが可能となる。
【0050】
（第二実施例）
図４は第二実施例における半導体装置の構成を示すブロック図である。
図４は第二実施例における半導体装置の構成を示すブロック図である。
【0051】
第一実施例におけるサブ装置２００はメイン装置１００に対して４クロックサイクル遅延して動作する。これに対して、第二実施例におけるサブ装置２００はメイン装置１００に対して２クロックサイクル遅延して動作する。
【0052】
そのため、第二実施例では、遅延回路５１０には、遅延回路１４０の出力ではなく、入力制御回路３００の出力である入力信号（ＩＮｃ）が入力される。すなわち、入力信号（ＩＮＰ）は入力制御回路３０を介してメイン装置１００に入力信号（ＩＮａ）として入力されると共に、遅延回路５１０およびセレクタ３１０を介してサブ装置２００に入力信号（ＩＮｂ）入力される。
【0053】
また、第二実施例における出力制御回路４００には、第一実施例における遅延回路４１０がなく、遅延回路４２０には、比較回路１５０の出力が入力される。第二実施例におけるＤＤＤＣ装置のその他の構成（メイン装置１００、サブ装置２００、入力制御回路３００）は第一実施例と同様である。
【0054】
【0055】
メイン装置１００のチェッカＣＰＵ１２０の出力信号（Ｏｂ）はマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、サブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）はメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。
【0056】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が「Ｄ’」、チェッカＣＰＵ１２０の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５０により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベルにされる。
【0057】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）がサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）に切替えられる。
【0058】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が２クロックサイクル（２ＣＬＫ）遅延された信号（Ｏｅ）でサブ装置２００の入力が遅延無し入力信号に切替えられる。メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が２クロックサイクル（２ＣＬＫ）遅延させた信号（Ｏｅ）でＤＤＤＣ装置１の出力（出力制御回路４００の遅延回路４３０の出力）が有効化される。
【0059】
第二実施例は第一実施例よりも出力制御回路４００を構成するフリップフロップ回路の数を削減することができる。
【0060】
（第三実施例）
図６は第三実施例における半導体装置の構成を示すブロック図である。
図６は第三実施例における半導体装置の構成を示すブロック図である。
【0061】
第三実施例におけるサブ装置２００は、第二実施例と同様に、メイン装置１００に対して２クロックサイクル遅延して動作する。ただし、第三実施例における出力制御回路４００は第二実施例における出力制御回路４００と構成が異なる。以下、第二実施例との相違点を中心に説明する。
【0062】
第三実施例における出力制御回路４００には、第二実施例における遅延回路４３０がなく、その代わりに、セレクタ４４０の前段に遅延回路４５０を有する。遅延回路４５０は二段のフリップフロップ回路で構成される。すなわち、遅延回路４５０は２クロックサイクルの遅延を形成する。
【0063】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が遅延回路４５０により２クロックサイクル遅延されて出力制御回路４００から出力信号（ＯＵＴ）として出力される。遅延回路４５０の後段のフリップフロップ回路はマスタＣＰＵ１１０の比較回路１５０の比較結果信号（ＬＥ１）によって制御される。
【0064】
メイン装置１００においてエラーが検出された場合の動作について図５を用いて説明する。
【0065】
メイン装置１００のチェッカＣＰＵ１２０の出力信号（Ｏｂ）はマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、サブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）はメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。
【0066】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が「Ｄ’」、チェッカＣＰＵ１２０の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５０により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベルにされる。
【0067】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）がサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）に切替えられる。
【0068】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）が２クロックサイクル（２ＣＬＫ）遅延された信号（Ｏｅ）でサブ装置２００の入力が遅延無し入力信号に切替えられる。
【0069】
第三実施例は第二実施例よりも出力制御回路４００内および出力制御回路４００への配線を削減することができる。
【0070】
（第四実施例）
図７は第四実施例における半導体装置の構成を示すブロック図である。
図７は第四実施例における半導体装置の構成を示すブロック図である。
【0071】
第四実施例におけるサブ装置２００は、第三実施例と同様に、メイン装置１００に対して２クロックサイクル遅延して動作する。ただし、第四実施例における半導体装置は、第三実施例におけるセレクタ３１０を有していない。入力信号（ＩＮＰ）は入力制御回路３０を介してメイン装置１００に入力信号（ＩＮａ）として入力されると共に、遅延回路５１０を介してサブ装置２００に入力信号（ＩＮｄ）として入力される。遅延回路５１０は入力信号（ＩＮｃ）を遅延して入力信号（ＩＮｄ）を出力する。また、第四実施例における出力制御回路４００には、第三実施例における遅延回路４２０を有していない。
【0072】
メイン装置１００においてエラーが検出された場合の動作について図５を用いて説明する。
【0073】
メイン装置１００のチェッカＣＰＵ１２０の出力信号（Ｏｂ）はマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、サブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）はメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。
【0074】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が「Ｄ’」、チェッカＣＰＵ１２０の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５０により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベルにされる。
【0075】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）がサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）に切替えられる。
【0076】
第四実施例は第三実施例よりも出力制御回路４００内のフリップフロップ回路の数を削減すると共に、セレクタを削減することができる。
【0077】
【0078】
第二実施形態におけるフェイルオペレーショナルシステムは、ＤＤＤＣ装置１を備える。ＤＤＤＣ装置１はプライマリブロック（ＰＲＭ）１０とバックアップブロック（ＢＣＫ）２０と入力制御回路（ＩＮＰ＿ＣＮＴ）３０と出力制御回路（ＯＵＴ＿ＣＮＴ）４０と遅延回路（ＤＬＹ）５２と遅延回路（ＤＬＹ）５３とを備える。
【0079】
第二実施形態におけるプライマリブロック１０、バックアップブロック２０および入力制御回路３０は第一実施形態におけるプライマリブロック１０、バックアップブロック２０および入力制御回路３０と同様の構成であり、同様に動作する。
【0080】
入力信号（ＩＮＰ）は入力制御回路３０を介してプライマリブロック１０におよびバックアップブロック２０に入力される。通常時においては、バックアップブロック２０はプライマリブロック１０と同等の動作を行う。
【0081】
遅延回路５１はプライマリブロック１０の第一のモジュール１１の出力信号（Ｏａ）を遅延させて出力制御回路４０に出力する。遅延回路５２はバックアップブロック２０の第一のモジュール２１の出力信号（Ｏｃ）を遅延させて出力制御回路４０に出力する。遅延回路５１，５２の遅延量は遅延回路１３，１４，２３，２４の遅延量以上のクロックサイクル数である。これにより、第一のモジュール１１の出力信号（Ｏａ）と比較回路１５の比較結果信号（ＬＥ１）との間のタイミング差および第一のモジュール２１の出力信号（Ｏｃ）と比較回路２５の比較結果信号（ＬＥ２）との間のタイミング差をなくすことができる。
【0082】
出力制御回路４０は、比較結果信号（ＬＥ１）および比較結果信号（ＬＥ２）に基づいて第一のモジュール１１の出力信号（Ｏａ）が遅延回路５２により遅延された信号または第一のモジュール２１の出力信号（Ｏｃ）が遅延回路５３により遅延された信号を出力する。これにより、プライマリブロック１０の動作をバックアップブロック２０に切り替えることができる。
【0083】
すなわち、プライマリブロック１０が正常の場合、出力制御回路４０はプライマリブロック１０の第一のモジュール１１の出力信号（Ｏａ）が遅延回路５２により遅延された信号を選択して出力信号（ＯＵＴ）として出力する。プライマリブロック１０の障害が検出されると共にバックアップブロック２０が正常である場合、出力制御回路４０はバックアップブロック２０の第一のモジュール２１の出力信号（Ｏｃ）が遅延回路５２により遅延された信号を選択して出力信号（ＯＵＴ）として出力する。
【0084】
第一実施形態と同様に、プライマリブロック１０の比較回路１５による比較結果を使用して、入力制御回路３０および出力制御回路４０がプライマリブロック１０への入力信号および出力信号を制御する。これにより、ＤＤＤＣ装置１からの誤情報出力を抑止することができる。また、プライマリブロック１０からバックアップブロック２０へ切替える期間中のＤＤＤＣ装置１の外の装置とのプロトコルを維持することができる。
【0085】
第一実施形態と同様に、プライマリブロック１０およびバックアップブロック２０にはディレイドロックステップ技術が適用されている。これにより、プライマリブロック１０およびバックアップブロック２０それぞれの同一信号分配起因の共通要因故障に対する耐性低下による故障検出漏れを抑制することができる。
【0086】
以下、第二実施形態における代表的な実施例について例示する。以下の実施例の説明において、第一実施形態における実施例にて説明されているものと同様の構成および機能を有する部分に対しては、第一実施形態における実施例と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、第一実施形態における実施例における説明が適宜援用され得るものとする。また、複数の実施例の全部または一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【0087】
（第五実施例）
図９は第五実施例における半導体装置の構成を示すブロック図である。
図９は第五実施例における半導体装置の構成を示すブロック図である。
【0088】
第五実施例における半導体装置は、ＤＤＤＣ装置１を備える。第五実施例におけるＤＤＤＣ装置１はメイン装置１００とサブ装置２００と入力制御回路３００と出力制御回路４００と遅延回路５２０と遅延回路５３０とを備える。メイン装置１００は第二実施形態におけるプライマリブロック１０に対応する。サブ装置２００は第二実施形態におけるバックアップブロック２０に対応する。入力制御回路３００は第二実施形態における入力制御回路３０に対応する。出力制御回路４００は第二実施形態における出力制御回路４０に対応する。遅延回路５２０，５３０は第二実施形態における遅延回路５２，５３の機能に対応する。
【0089】
第五実施例におけるメイン装置１００およびサブ装置２００は第一実施例におけるメイン装置１００およびサブ装置２００と同様の構成であり同様に動作する。ただし、入力信号（ＩＮＰ）は入力制御回路３０を介してメイン装置１００に入力信号（ＩＮａ）として、サブ装置２００に入力信号（ＩＮｂ）として入力される。入力信号（ＩＮｂ）は入力信号（ＩＮａ）と同相の信号である。
【0090】
遅延回路５２０，５３０はそれぞれ二段のフリップフロップ回路で構成される。すなわち、遅延回路５２０，５３０は２クロックサイクルの遅延を形成する。
【0091】
出力制御回路４００はセレクタ４４０を備える。メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が遅延回路５２０により遅延された信号およびサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）が遅延回路５３０により遅延された信号がセレクタ４４０に入力される。セレクタ４４０は比較回路１５０の比較結果信号（ＬＥ１）および比較回路２５０の比較結果信号（ＬＥ２）で制御される。セレクタ４４０は出力信号（ＯＵＴ）をＤＤＤＣ装置１の外部に出力する。
【0092】
比較回路１５０は比較結果信号（ＬＥ１）を出力制御回路４０およびＤＤＤＣ装置１の外部に出力する。比較回路２５０は比較結果信号（ＬＥ２）を出力制御回路４００およびＤＤＤＣ装置１の外部に出力する。
【0093】
【0094】
メイン装置１００のチェッカＣＰＵ１２０の出力信号（Ｏｂ）はマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、サブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）はメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。メイン装置１００の正常動作時は、マスタＣＰＵ１１０の出力信号（Ｏａ）を２クロックサイクル（２ＣＬＫ）遅延した信号が出力信号（ＯＵＴ）として出力される。
【0095】
メイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）が「Ｄ’」、チェッカＣＰＵ１２０の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５０により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベルにされる。
【0096】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でメイン装置１００のマスタＣＰＵ１１０の出力信号（Ｏａ）がサブ装置２００のマスタＣＰＵ２１０の出力信号（Ｏｃ）に切替えられる。メイン装置１００の故障時は、マスタＣＰＵ２１０の出力信号（Ｏｃ）を２クロックサイクル（２ＣＬＫ）遅延した信号が出力信号（ＯＵＴ）として出力される。
【0097】
メイン装置１００の比較回路１５０の比較結果信号（ＬＥ１）でメイン装置１００への入力信号（ＩＮＰ）の入力がマスクされる。メイン装置１００およびサブ装置２００はそれぞれ比較結果信号（ＬＥ１）および比較結果信号（ＬＥ２）をＤＤＤＣ装置１の外部に出力する。
【0098】
＜比較例＞
本開示をより明確にするため、本開示者が本開示に先立って検討した技術（比較例）について図１１から図１３を用いて説明する。図１１は比較例におけるフェイルオペレーショナルシステムの構成を示すブロック図である。図１２は図１１に示すフェイルオペレーショナルシステムにおける正常動作を示すタイミングチャートである。図１３は図１１に示すフェイルオペレーショナルシステムのプライマリブロックにおいて故障が検出された場合の動作を示すタイミングチャートである。
本開示をより明確にするため、本開示者が本開示に先立って検討した技術（比較例）について図１１から図１３を用いて説明する。図１１は比較例におけるフェイルオペレーショナルシステムの構成を示すブロック図である。図１２は図１１に示すフェイルオペレーショナルシステムにおける正常動作を示すタイミングチャートである。図１３は図１１に示すフェイルオペレーショナルシステムのプライマリブロックにおいて故障が検出された場合の動作を示すタイミングチャートである。
【0099】
図１１に示すように、比較例におけるＤＤＤＣ装置１はプライマリブロック（ＰＲＭ）１０とバックアップブロック（ＢＣＫ）２０とアビトレーション論理（ＡＲＢ）６０とを備える。入力信号（ＩＮＰ）はプライマリブロック１０およびバックアップブロック２０に直接入力される。比較例におけるプライマリブロック１０およびバックアップブロック２０の構成および動作は実施形態と同様である。比較例におけるＤＤＤＣ装置１は第一実施形態における遅延回路５０または第二実施形態における遅延回路５２，５３を備えていない。比較例におけるＤＤＤＣ装置１は第一実施形態または第二実施形態における入力制御回路３０および出力制御回路４０を備えていない。
【0100】
図１２に示すように、正常に動作する場合は、第一のモジュール１１の出力信号（Ｏａ）、第二のモジュール１２の出力信号（Ｏｂ）、出力信号（ＯＵＴ）および第一のモジュール２１の出力信号（Ｏｃ）の内容はＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、・・・と変化する。なお、図１３では、マスタＣＰＵ１１０の故障によりマスタＣＰＵ１１０の出力信号（Ｏａ）の内容がＡ、Ｂ、Ｃ、Ｄ’、Ｅ、Ｆ、・・・と変化する場合が示されている。
【0101】
プライマリブロック１０の第二のモジュール１２の出力信号（Ｏｂ）は第一のモジュール１１の出力信号（Ｏａ）より２クロックサイクル（２ＣＬＫ）遅延している。また、バックアップブロック２０の第一のモジュール２１の出力信号（Ｏｃ）はプライマリブロック１０の第一のモジュール１１の出力信号（Ｏａ）と同じタイミングで出力される。
【0102】
図１３に示すように、プライマリブロック１０の第一のモジュール１１の出力信号（Ｏａ）が「Ｄ’」、第二のモジュール１２の出力信号（Ｏｂ）が「Ｄ」である場合、比較回路１５により不一致が検出され、比較結果信号（ＬＥ１）が例えばハイレベルにされる。
【0103】
しかし、第一のモジュール１１の出力信号（Ｏａ）に対して比較回路１５の比較結果信号（ＬＥ１）が遅延しているため、比較回路１５の比較結果信号（ＬＥ１）を使用してアビトレーション論理６０の出力（ＯＵＴ）の誤情報出力（Ｄ’）を抑止することはできない。また、バックアップブロック２０の第一のモジュール２１の出力信号（Ｏｃ）に対して比較回路１５の比較結果信号（ＬＥ１）が遅延しているため、バックアップブロック２０へ切り替えて第一のモジュール２１の出力信号（Ｏｃ）を使用して動作を継続することができない。
【0104】
実施形態（実施例）では、ＤＤＤＣ装置１の出力が遅延回路４３０、遅延回路４５０または遅延回路５２０により第一のモジュール１１（マスタＣＰＵ１１０）の出力信号（Ｏａ）に対して遅延される。これにより、比較回路１５（比較回路１５０）の出力である比較結果信号（ＬＥ１）が第一のモジュール１１（マスタＣＰＵ１１０）の出力信号（Ｏａ）よりも遅れることがなくなり、ＤＤＤＣ装置１（出力制御回路４０）は誤情報出力を抑止することができる。また、プライマリブロック１０（メイン装置１００）の動作をバックアップブロック２０（サブ装置２００）へ引継ぎ切替えさせることができる。
【0105】
以上、本開示者によってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。
【0106】
例えば、実施例では、第一のモジュール１１，２１、第二のモジュール１２，２２がＣＰＵである例を説明したが、ＤＳＰ（Digital Signal Processor）等の他のプロセッサであってもよい。また、第一のモジュール１１，２１、第二のモジュール１２，２２はＣＰＵの他に直接アクセス制御回路（Direct Memory Access Controller：ＤＭＡＣ）等の他のバスマスタを備えてもよい。
【符号の説明】
【0107】
１００・・・メイン装置
２００・・・サブ装置
４４０・・・セレクタ（切替回路）
４５０・・・遅延回路
２００・・・サブ装置
４４０・・・セレクタ（切替回路）
４５０・・・遅延回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】