(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023175173
(43)【公開日】2023-12-12
(54)【発明の名称】伝送回路
(51)【国際特許分類】
H01P 5/08 20060101AFI20231205BHJP
H01P 5/02 20060101ALI20231205BHJP
H03F 3/60 20060101ALI20231205BHJP
【ＦＩ】
H01P5/08 Z
H01P5/02 603K
H03F3/60
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022087487
(22)【出願日】2022-05-30
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】森山 洋平
(72)【発明者】
【氏名】山口 敦司
【テーマコード（参考）】
5J067
【Ｆターム（参考）】
5J067AA04
5J067CA75
5J067FA12
5J067FA16
5J067HA29
5J067KA29
5J067KA68
5J067KS15
5J067LS12
5J067QA04
5J067QS03
5J067SA13
5J067TA01
5J067TA03
(57)【要約】
【課題】所定の周波数を含む帯域における伝送特性を向上すること。
【解決手段】伝送回路１０は、特定素子であるアンプ３０と、アンプ３０の入力に接続された入力伝送線路４１～４３と、アンプ３０の出力に接続された出力伝送線路６１～６３と、を含む。さらに、伝送回路１０は、入力伝送線路４１～４３に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ５１～５３と、出力伝送線路６１～６３に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ７１～７３と、を含む。
【選択図】図１
【解決手段】伝送回路１０は、特定素子であるアンプ３０と、アンプ３０の入力に接続された入力伝送線路４１～４３と、アンプ３０の出力に接続された出力伝送線路６１～６３と、を含む。さらに、伝送回路１０は、入力伝送線路４１～４３に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ５１～５３と、出力伝送線路６１～６３に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ７１～７３と、を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
所定の周波数を含む帯域の信号が伝送される伝送回路であって、
特定素子と、
前記特定素子の入力に接続された１または複数の入力伝送線路と、
前記特定素子の出力に接続された１または複数の出力伝送線路と、
前記入力伝送線路に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサと、
前記出力伝送線路に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサと、
を含む、
伝送回路。
特定素子と、
前記特定素子の入力に接続された１または複数の入力伝送線路と、
前記特定素子の出力に接続された１または複数の出力伝送線路と、
前記入力伝送線路に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサと、
前記出力伝送線路に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサと、
を含む、
伝送回路。
【請求項2】
前記特定素子は、実数成分と虚数成分とを含む特性インピーダンスを有する素子である、請求項１に記載の伝送回路。
【請求項3】
前記特定素子は、アンプである、請求項１に記載の伝送回路。
【請求項4】
前記所定の周波数は、１ＧＨｚ以上である、請求項１に記載の伝送回路。
【請求項5】
前記入力伝送線路を複数含み、前記複数の入力伝送線路と同数の前記入力コンデンサは複数を含み、前記複数の入力伝送線路は前記特定素子の入力に対して直列に接続され、前記複数の入力コンデンサは前記複数の入力伝送線路にそれぞれ並列に接続されている、請求項１に記載の伝送回路。
【請求項6】
前記複数の入力伝送線路は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、請求項５に記載の伝送回路。
【請求項7】
前記複数の入力コンデンサは、インピーダンス整合するように設定された容量値を有する、請求項５に記載の伝送回路。
【請求項8】
前記出力伝送線路を含み、前記複数の出力伝送線路と同数の前記出力コンデンサを含み、前記複数の出力伝送線路は前記特定素子の出力に対して直列に接続され、前記複数の出力コンデンサは前記複数の出力伝送線路にそれぞれ並列に接続されている、請求項１に記載の伝送回路。
【請求項9】
複数の出力伝送線路は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、請求項８に記載の伝送回路。
【請求項10】
複数の出力コンデンサは、インピーダンス整合するように設定された容量値を有する、請求項８に記載の伝送回路。
【請求項11】
前記入力伝送線路の線路長は、前記入力コンデンサの長さよりも長い、請求項１に記載の伝送回路。
【請求項12】
前記出力伝送線路の線路長は、前記出力コンデンサの長さよりも長い、請求項１に記載の伝送回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、伝送回路に関するものである。
【背景技術】
【0002】
信号を伝達する伝達線路を含む伝送回路では、伝送線路におけるインピーダンスマッチングを行う必要がある。伝送線路により伝達する信号の周波数において、伝送線路とグランドとの間に容量素子を設けることにより、伝送線路におけるインピーダンスマッチングを行うものがある（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１２９４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、伝送線路の途中にアンプ等の素子を設ける場合がある。アンプ等の素子を設けた伝送回路では、所望の周波数の一点でしかインピーダンスマッチングを行うことができない場合がある。したがって、この伝送回路では、伝送特性において、所望の周波数でのみ低損失となる。このため、所定の周波数を含む帯域における伝送特性について改善の余地がある。
【課題を解決するための手段】
【0005】
本開示の一態様である伝送回路は、所定の周波数を含む帯域の信号が伝送される伝送回路であって、特定素子と、前記特定素子の入力に接続された１または複数の入力伝送線路と、前記特定素子の出力に接続された１または複数の出力伝送線路と、前記入力伝送線路に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサと、前記出力伝送線路に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサと、を含む。
【発明の効果】
【0006】
本開示の一態様によれば、特定素子を含む伝送回路において、所定の周波数を含む帯域における伝送特性を向上することができるという効果を奏する。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して本開示の伝送回路の実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
図１は、一実施形態の伝送回路を示す回路図である。図２は、図１の伝送回路のレイアウト例を示す説明図である。図３は、図１の伝送回路の周波数－伝送特性を示す説明図である。図４は、伝送線路におけるインピーダンス整合の一例を示す説明図である。図５は、図１の伝送回路におけるインピーダンス整合を示す説明図である。図６は、アンプを含む伝送回路における周波数－インピーダンス特性を示す波形図である。図７は、図５の伝送回路における周波数－インピーダンス特性を示す波形図である。図８は、比較例の伝送回路を示す回路図である。図９は、図８の比較例の伝送回路における周波数－伝送特性を示す説明図である。図１０は、伝送線路の形状に係る説明図である。図１１は、伝送線路の形状に対する周波数－伝送特性を示す説明図である。
【0011】
（伝送回路の構成）
図１に示すように、伝送回路１０は、入力端子２１，２２、出力端子２３，２４を含む。伝送回路１０は、所定の周波数を含む帯域の信号が伝送される回路である。所定の周波数は、１ＧＨｚ以上である。所定の周波数は、たとえば５ＧＨｚである。
図１に示すように、伝送回路１０は、入力端子２１，２２、出力端子２３，２４を含む。伝送回路１０は、所定の周波数を含む帯域の信号が伝送される回路である。所定の周波数は、１ＧＨｚ以上である。所定の周波数は、たとえば５ＧＨｚである。
【0012】
入力端子２１，２２は、たとえば携帯電話等の電波を受信するアンテナに接続される。伝送回路１０は、アンプ３０を含む。伝送回路１０は、受信した信号を増幅する。伝送回路１０の出力端子２３，２４は、受信回路等に接続される。アンプ３０は、実数成分と虚数成分とを含む特性インピーダンスを持つ特定素子の一例である。また、伝送回路１０は、アンプ３０と他の特定素子とを含む構成としてもよい。なお、伝送回路１０は、送信回路に用いられてもよい。この場合、入力端子２１，２２は、送信回路等に接続され、出力端子２３，２４は電波を送信するアンテナに接続される。入力端子２１，２２は、一例では、アンプ３０が実装される基板に設けられたパッドである。出力端子２３，２４は、一例では、アンプ３０が実装される基板に設けられたパッドである。
【0013】
アンプ３０は、信号を入力する入力端子３１と、信号を出力する出力端子３２とを有している。アンプ３０は、入力信号を増幅して出力する。伝送回路１０は、アンプ３０の入力端子３１に接続された伝送線路４０と、アンプ３０の出力端子３２に接続された伝送線路６０とを含む。つまり、伝送回路１０は、２つの伝送線路４０，６０と、２つの伝送線路４０，６０の間に設けられたアンプ３０と、を含む。
【0014】
本実施形態の伝送線路４０は、３つの入力伝送線路４１，４２，４３と、３つの入力コンデンサ５１，５２，５３を含む。入力コンデンサは、入力伝送線路と同数設けられる。入力伝送線路４１～４３は、アンプ３０の入力端子３１に対して直列に接続されている。入力コンデンサ５１～５３は、入力伝送線路４１～４３に対してそれぞれ並列に接続されている。
【0015】
本実施形態の伝送線路６０は、３つの出力伝送線路６１，６２，６３と、３つの出力コンデンサ７１，７２，７３を含む。出力コンデンサは、入力伝送線路と同数設けられる。出力伝送線路６１～６３は、アンプ３０の出力端子３２に対して直列に接続されている。出力コンデンサ７１～７３は、出力伝送線路６１～６３に対してそれぞれ並列に接続されている。
【0016】
入力伝送線路４１～４３はそれぞれ、線路幅および線路長を有している。入力伝送線路４１～４３の線路幅および線路長は、伝送回路１０において、インピーダンス整合するように設定されている。言い換えると、入力伝送線路４１～４３は、伝送回路１０において、インピーダンス整合するように設定された線路幅および線路長を有する。
【0017】
入力コンデンサ５１～５３はそれぞれ、容量値を有している。入力コンデンサ５１～５３の容量値は、インピーダンス整合するように設定されている。言い換えると、入力コンデンサ５１～５３は、インピーダンス整合するように設定された容量値を有する。
【0018】
出力伝送線路６１～６３はそれぞれ、線路幅および線路長を有している。出力伝送線路６１～６３の線路幅および線路長の少なくとも一方は、伝送回路１０において、インピーダンス整合するように設定されている。言い換えると、出力伝送線路６１～６３は、伝送回路１０において、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する。
【0019】
出力コンデンサ７１～７３はそれぞれ、容量値を有している。出力コンデンサ７１～７３の容量値は、インピーダンス整合するように設定されている。言い換えると、出力コンデンサ７１～７３は、インピーダンス整合するように設定された容量値を有する。
【0020】
入力伝送線路４１～４３の線路幅，線路長と、入力コンデンサ５１～５３の容量値は、アンプ３０の入力端子３１から入力端子２１，２２の側を視たときのインピーダンスと、アンプ３０の入力端子３１から出力端子２３，２４の側を視たときのインピーダンスとを等しくするように設定される。つまり、入力伝送線路４１～４３の線路幅，線路長と、入力コンデンサ５１～５３の容量値は、入力伝送線路４１～４３と入力コンデンサ５１～５３とを含むインピーダンスと、アンプ３０と出力伝送線路６１～６３と出力コンデンサ７１～７３とを含むインピーダンスとを等しくするように設定される。
【0021】
出力伝送線路６１～６３の線路幅，線路長と、出力コンデンサ７１～７３の容量値は、アンプ３０の出力端子３２から入力端子２１，２２の側を視たときのインピーダンスと、アンプ３０の出力端子３２から出力端子２３，２４の側を視たときのインピーダンスとを等しくするように設定される。つまり、出力伝送線路６１～６３の線路幅，線路長と、出力コンデンサ７１～７３の容量値は、入力伝送線路４１～４３と入力コンデンサ５１～５３とアンプ３０とを含むインピーダンスと、出力伝送線路６１～６３と出力コンデンサ７１～７３とを含むインピーダンスとを等しくするように設定される。
【0022】
（伝送回路のパターン例）
図２に示すように、基板８０の表面８１には、入力伝送線路４１～４３、出力伝送線路６１～６３が形成されている。また、基板８０の表面８１には、入力端子２１、出力端子２３、アンプ３０が接続されるパッド８３，８４が形成されている。基板８０は、たとえばエポキシ樹脂、アルミナ、等により構成された絶縁基板、金属板の表面を絶縁膜で被覆したメタルコア基板、等を用いることができる。パッド８３は、図１に示すアンプ３０の入力端子３１が接続され、パッド８４は、アンプ３０の出力端子３２が接続される。
図２に示すように、基板８０の表面８１には、入力伝送線路４１～４３、出力伝送線路６１～６３が形成されている。また、基板８０の表面８１には、入力端子２１、出力端子２３、アンプ３０が接続されるパッド８３，８４が形成されている。基板８０は、たとえばエポキシ樹脂、アルミナ、等により構成された絶縁基板、金属板の表面を絶縁膜で被覆したメタルコア基板、等を用いることができる。パッド８３は、図１に示すアンプ３０の入力端子３１が接続され、パッド８４は、アンプ３０の出力端子３２が接続される。
【0023】
図２において、入力伝送線路４１～４３は、互いに異なる線路幅を有している。また、入力伝送線路４１～４３は、互いに異なる線路長を有している。入力コンデンサ５１～５３は、同じチップ長さを有している。チップ長さは、入力コンデンサ５１～５３が有する接続端子に沿った長さである。
【0024】
入力伝送線路４１は、第１端４１１と第２端４１２とを有している。入力コンデンサ５１は、入力伝送線路４１の第１端４１１と第２端４１２とに接続されている。同様に、入力伝送線路４２，４３は、第１端４２１，４３１と第２端４２２，４３２とを有している。入力コンデンサ５２，５３は、入力伝送線路４２，４３の第１端４２１，４３１と第２端４２２，４３２とに接続されている。図２では、入力コンデンサ５１～５３は、一列に配置されている。また、図２では、入力コンデンサ５１～５３は、パッド８３と入力端子２１とを結ぶ直線上に配置されている。
【0025】
図２において、出力伝送線路６１～６３は、互いに異なる線路幅を有している。また、出力伝送線路６１～６３は、互いに異なる線路長を有している。出力コンデンサ７１～７３は、同じチップ長さを有している。チップ長さは、出力コンデンサ７１～７３が有する接続端子に沿った長さである。
【0026】
出力伝送線路６１は、第１端６１１と第２端６１２とを有している。出力コンデンサ７１は、出力伝送線路６１の第１端６１１と第２端６１２とに接続されている。同様に、出力伝送線路６２，６３は、第１端６２１，６３１と第２端６２２，６３２とを有している。出力コンデンサ７２，７３は、出力伝送線路６２，６３の第１端６２１，６３１と第２端６２２，６３２とに接続されている。図２では、出力コンデンサ７１～７３は、一列に配置されている。また、図２では、出力コンデンサ７１～７３は、パッド８４と出力端子２３とを結ぶ直線上に配置されている。
【0027】
（周波数－伝送特性）
図３は、本実施形態の伝送回路１０における周波数と伝送特性（Ｓ２１）との関係を示す。図３において、横軸は周波数、縦軸は伝送特性である。実線９１Ａは、本実施形態の伝送回路１０の特性を示している。破線９１Ｂは、図８に示す比較例の伝送回路１０Ｘの特性を示している。伝送特性（Ｓ２１）は、図１の入力端子２１における信号振幅に対する出力端子２３における信号振幅の割合である。
図３は、本実施形態の伝送回路１０における周波数と伝送特性（Ｓ２１）との関係を示す。図３において、横軸は周波数、縦軸は伝送特性である。実線９１Ａは、本実施形態の伝送回路１０の特性を示している。破線９１Ｂは、図８に示す比較例の伝送回路１０Ｘの特性を示している。伝送特性（Ｓ２１）は、図１の入力端子２１における信号振幅に対する出力端子２３における信号振幅の割合である。
【0028】
図８に示す比較例の伝送回路１０Ｘは、図１に示す本実施形態の伝送回路１０に対して、入力コンデンサ５１～５３と出力コンデンサ７１～７３とを有していない。比較例の伝送回路１０Ｘは、入力伝送線路４１～４３と出力伝送線路６１～６３のみによってインピーダンス整合したものである。
【0029】
図９は、図８の比較例の伝送回路１０Ｘにおける周波数と伝送特性（Ｓ２１）との関係を示す。図９において、横軸は周波数、縦軸は伝送特性である。実線９４Ａはインピーダンス整合を行った場合を示している。破線９４Ｂは、インピーダンス整合を行っていない場合を示している。インピーダンス整合することにより、所望の周波数ｆ０において、伝送特性（Ｓ２１）を向上させることができる。
【0030】
図８に示す比較例の伝送回路１０Ｘは、所望の周波数ｆ０において良好な伝送特性（Ｓ２１）を有している。これに対して、本実施形態の伝送回路１０は、所望の周波数ｆ０を含む所定の帯域である周波数ｆ１から周波数ｆ２までの間において、良好な伝送特性（Ｓ２１）を有している。
【0031】
【0032】
伝送線路１０２の特性インピーダンスＺ０と、出力負荷１０３のインピーダンスＺＬｏｕｔによって決まるインピーダンスＺｉｎと、入力負荷１０１のインピーダンスＺＬｉｎとが複素共役の関係になるとき、インピーダンス整合がとられ、最も伝送特性が良好となる。これは、たとえば、入力負荷１０１のインピーダンスＺＬｉｎと伝送線路１０２の特性インピーダンスＺ０と出力負荷１０３のインピーダンスＺＬｏｕｔとを互いに等しくすることにより得られる。
【0033】
上述したように、入力インピーダンスＺｉｎは、伝送線路１０２の特性インピーダンスＺ０と、出力負荷１０３のインピーダンスＺＬｏｕｔによって決まる。図１に示すアンプ３０は、実数成分と虚数成分とを含むインピーダンスを有する。出力負荷１０３として図１に示すアンプ３０を含む場合、入力インピーダンスＺｉｎは、実数成分と虚数成分とを含む。この入力インピーダンスＺｉｎは、伝送する信号の周波数に応じて、図６に示すように変化する。図６において、実線９２Ａは実数成分を示し、破線９２Ｂは虚数成分を示す。このように、実数成分と虚数成分とが周波数に応じて変化するため、所望の周波数において、マッチングをとることができる。しかしながら、所望の周波数を含む帯域においてインピーダンスマッチングを取ることは困難である。
【0034】
これに対し、図５に示すように、伝送線路１０２に対してコンデンサ１０４を並列に接続する。図７は、この図５に示す伝送回路における入力インピーダンスＺｉｎを示す。図７において、実線９３Ａは実数成分を示し、破線９３Ｂは虚数成分を示す。このように、伝送線路１０２に対してコンデンサ１０４を並列に接続することにより、入力インピーダンスＺｉｎの虚数成分の変化が緩やかになる。つまり、周波数に対する虚数成分の変化は、図６に示す特性に比べて少なくなる。このため、所望の周波数ｆ０を含む帯域において、インピーダンスマッチングをとり易くなる。したがって、所望の周波数ｆ０を含む帯域において、インピーダンスマッチングをとることができるため、帯域における伝送特性を向上することができる。
【0035】
ここで、伝送線路とコンデンサとの関係について検討する。コンデンサは、伝送線路に対して並列に接続される。詳しくは、コンデンサは、伝送線路の両端の間に取り付けられる。このため、伝送線路の線路長と等しい長さのコンデンサが必要となる。しかし、コンデンサが長くなると、コンデンサに対する寄生インダクタンスが大きくなる。この寄生インダクタンスは、インピーダンス整合に対する誤差を大きくする要因となる。
【0036】
図１０に示すように、円弧状の伝送線路１１２は、直線状の伝送線路１１１の線路長Ｌ１、線路幅Ｗ１と同じ線路長Ｌ２、線路幅Ｗ２を有している。これらの伝送線路１１１，１１２における伝送特性（Ｓ２１）を図１１に示す。図１１において、横軸は周波数、縦軸は伝送特性（Ｓ２１）である。実線９５Ａは、円弧状の伝送線路１１２の特性を示している。破線９５Ｂは、直線状の伝送線路１１１の特性を示している。このように、線路長、線路幅が互いに同じ伝送線路１１１，１１２では、同じ特性が得られる。
【0037】
したがって、図３に示すように、入力伝送線路４１～４３を湾曲した形状とすることにより、入力コンデンサ５１～５３を長くすることなく、入力伝送線路４１～４３に対して並列に接続することができる。これにより、入力コンデンサ５１～５３における寄生インダクタンスの増加を抑制し、インピーダンス整合における誤差の増加を抑制することができる。
【0038】
同様に、出力伝送線路６１～６３を湾曲した形状とすることにより、出力コンデンサ７１～７３を長くすることなく、出力伝送線路６１～６３に対して並列に接続することができる。これにより、出力コンデンサ７１～７３における寄生インダクタンスの増加を抑制し、インピーダンス整合における誤差の増加を抑制することができる。
【0039】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）伝送回路１０は、特定素子であるアンプ３０と、アンプ３０の入力に接続された入力伝送線路４１～４３と、アンプ３０の出力に接続された出力伝送線路６１～６３と、を含む。さらに、伝送回路１０は、入力伝送線路４１～４３に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ５１～５３と、出力伝送線路６１～６３に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ７１～７３と、を含む。
（１）伝送回路１０は、特定素子であるアンプ３０と、アンプ３０の入力に接続された入力伝送線路４１～４３と、アンプ３０の出力に接続された出力伝送線路６１～６３と、を含む。さらに、伝送回路１０は、入力伝送線路４１～４３に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ５１～５３と、出力伝送線路６１～６３に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ７１～７３と、を含む。
【0040】
アンプ３０は、実数成分と虚数成分とを含む特性インピーダンスを持つ。入力伝送線路４１～４３と出力伝送線路６１～６３に対して入力コンデンサ５１～５３と出力コンデンサ７１～７３を並列に接続することにより、入力インピーダンスＺｉｎの虚数成分の変化が緩やかになる。つまり、周波数に対する虚数成分の変化は、少なくなる。このため、所望の周波数ｆ０を含む帯域において、インピーダンスマッチングをとり易くなる。したがって、所望の周波数ｆ０を含む帯域において、インピーダンスマッチングをとることができるため、帯域における伝送特性を向上することができる。
【0041】
（２）入力伝送線路４１～４３を湾曲した形状とすることにより、入力コンデンサ５１～５３を長くすることなく、入力伝送線路４１～４３に対して並列に接続することができる。これにより、入力コンデンサ５１～５３における寄生インダクタンスの増加を抑制し、インピーダンス整合における誤差の増加を抑制することができる。
【0042】
（３）出力伝送線路６１～６３を湾曲した形状とすることにより、出力コンデンサ７１～７３を長くすることなく、出力伝送線路６１～６３に対して並列に接続することができる。これにより、出力コンデンサ７１～７３における寄生インダクタンスの増加を抑制し、インピーダンス整合における誤差の増加を抑制することができる。
【0043】
（変更例）
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
上記実施形態は例えば以下のように変更できる。上記実施形態と以下の各変更例は、技術的な矛盾が生じない限り、互いに組み合せることができる。なお、以下の変更例において、上記実施形態と共通する部分については、上記実施形態と同一の符号を付してその説明を省略する。
【0044】
・伝送回路１０は、アンプ３０以外の特定素子を含む構成としてもよい。
・入力端子２１，２２は、高周波信号に適応したコネクタ等であってもよい。
・出力端子２３，２４は、高周波信号に適応したコネクタ等であってもよい。
・入力端子２１，２２は、高周波信号に適応したコネクタ等であってもよい。
・出力端子２３，２４は、高周波信号に適応したコネクタ等であってもよい。
【0045】
・入力伝送線路の数は、１つ、２つ、または４つ以上であってもよい。
・出力伝送線路の数は、１つ、２つ、または４つ以上であってもよい。
・入力伝送線路４１～４３のそれぞれについて、線路幅および線路長の少なくとも一方は、インピーダンス整合するように設定されていてもよい。たとえば、入力伝送線路４１はインピーダンス整合するように設定された線路幅を有し、入力伝送線路４２，４３はインピーダンス整合するように設定された線路長を有する。この場合、入力伝送線路４２，４３の線路幅は、互いに同じであってもよく、互いに異なっていてもよい。また、入力伝送線路４１の線路長は、他の入力伝送線路４２，４３の線路長と等しくてもよく、異なっていてもよい。
・出力伝送線路の数は、１つ、２つ、または４つ以上であってもよい。
・入力伝送線路４１～４３のそれぞれについて、線路幅および線路長の少なくとも一方は、インピーダンス整合するように設定されていてもよい。たとえば、入力伝送線路４１はインピーダンス整合するように設定された線路幅を有し、入力伝送線路４２，４３はインピーダンス整合するように設定された線路長を有する。この場合、入力伝送線路４２，４３の線路幅は、互いに同じであってもよく、互いに異なっていてもよい。また、入力伝送線路４１の線路長は、他の入力伝送線路４２，４３の線路長と等しくてもよく、異なっていてもよい。
【0046】
・出力伝送線路６１～６３のそれぞれについて、線路幅および線路長の少なくとも一方は、インピーダンス整合するように設定されていてもよい。たとえば、出力伝送線路６１はインピーダンス整合するように設定された線路幅を有し、出力伝送線路６２，６３はインピーダンス整合するように設定された線路長を有する。この場合、出力伝送線路６２，６３の線路幅は、互いに同じであってもよく、互いに異なっていてもよい。また、出力伝送線路６１の線路長は、他の出力伝送線路６２，６３の線路長と等しくてもよく、異なっていてもよい。
【0047】
・入力コンデンサ５１～５３のチップ長さは、互いに同じ長さであってもよく、互いに異なる長さであってもよい。また、入力コンデンサ５１～５３のうちの少なくとも１つのチップ長さが他のチップ長さと異なっていてもよい。
【0048】
・出力コンデンサ７１～７３のチップ長さは、互いに同じ長さであってもよく、互いに異なる長さであってもよい。また、出力コンデンサ７１～７３のうちの少なくとも１つのチップ長さが他のチップ長さと異なっていてもよい。
【0049】
（付記）
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
本開示から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載される構成要素には、実施形態中の対応する構成要素の参照符号が付されている。参照符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、参照符号で示される構成要素に限定されるべきではない。
【0050】
（付記１）
所定の周波数（ｆ０）を含む帯域の信号が伝送される伝送回路であって、
特定素子（３０）と、
前記特定素子（３０）の入力に接続された１または複数の入力伝送線路（４１～４３）と、
前記特定素子（３０）の出力に接続された１または複数の出力伝送線路（６１～６３）と、
前記入力伝送線路（４１～４３）に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ（５１～５３）と、
前記出力伝送線路（６１～６３）に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ（７１～７３）と、
を含む、
伝送回路。
所定の周波数（ｆ０）を含む帯域の信号が伝送される伝送回路であって、
特定素子（３０）と、
前記特定素子（３０）の入力に接続された１または複数の入力伝送線路（４１～４３）と、
前記特定素子（３０）の出力に接続された１または複数の出力伝送線路（６１～６３）と、
前記入力伝送線路（４１～４３）に対して並列に接続され、インピーダンス整合に用いられる入力コンデンサ（５１～５３）と、
前記出力伝送線路（６１～６３）に対して並列に接続され、インピーダンス整合に用いられる出力コンデンサ（７１～７３）と、
を含む、
伝送回路。
【0051】
（付記２）
前記特定素子（３０）は、実数成分と虚数成分とを含む特性インピーダンスを有する素子である、付記１に記載の伝送回路。
前記特定素子（３０）は、実数成分と虚数成分とを含む特性インピーダンスを有する素子である、付記１に記載の伝送回路。
【0052】
（付記３）
前記特定素子（３０）は、アンプである、付記１または付記２に記載の伝送回路。
（付記４）
前記所定の周波数（ｆ０）は、１ＧＨｚ以上である、付記１から付記３のいずれか一つに記載の伝送回路。
前記特定素子（３０）は、アンプである、付記１または付記２に記載の伝送回路。
（付記４）
前記所定の周波数（ｆ０）は、１ＧＨｚ以上である、付記１から付記３のいずれか一つに記載の伝送回路。
【0053】
（付記５）
前記入力伝送線路（４１～４３）を複数含み、前記複数の入力伝送線路（４１～４３）と同数の前記入力コンデンサ（５１～５３）は複数を含み、前記複数の入力伝送線路（４１～４３）は前記特定素子（３０）の入力に対して直列に接続され、前記複数の入力コンデンサ（５１～５３）は前記複数の入力伝送線路（４１～４３）にそれぞれ並列に接続されている、付記１から付記４のいずれか一つに記載の伝送回路。
前記入力伝送線路（４１～４３）を複数含み、前記複数の入力伝送線路（４１～４３）と同数の前記入力コンデンサ（５１～５３）は複数を含み、前記複数の入力伝送線路（４１～４３）は前記特定素子（３０）の入力に対して直列に接続され、前記複数の入力コンデンサ（５１～５３）は前記複数の入力伝送線路（４１～４３）にそれぞれ並列に接続されている、付記１から付記４のいずれか一つに記載の伝送回路。
【0054】
（付記６）
前記複数の入力伝送線路（４１～４３）は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、付記５に記載の伝送回路。
前記複数の入力伝送線路（４１～４３）は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、付記５に記載の伝送回路。
【0055】
（付記７）
前記複数の入力コンデンサ（５１～５３）は、インピーダンス整合するように設定された容量値を有する、付記５または付記６に記載の伝送回路。
前記複数の入力コンデンサ（５１～５３）は、インピーダンス整合するように設定された容量値を有する、付記５または付記６に記載の伝送回路。
【0056】
（付記８）
前記出力伝送線路（６１～６３）を含み、前記複数の出力伝送線路（６１～６３）と同数の前記出力コンデンサ（７１～７３）を含み、前記複数の出力伝送線路（６１～６３）は前記特定素子（３０）の出力に対して直列に接続され、前記複数の出力コンデンサ（７１～７３）は前記複数の出力伝送線路（６１～６３）にそれぞれ並列に接続されている、付記１から付記７のいずれか一つに記載の伝送回路。
前記出力伝送線路（６１～６３）を含み、前記複数の出力伝送線路（６１～６３）と同数の前記出力コンデンサ（７１～７３）を含み、前記複数の出力伝送線路（６１～６３）は前記特定素子（３０）の出力に対して直列に接続され、前記複数の出力コンデンサ（７１～７３）は前記複数の出力伝送線路（６１～６３）にそれぞれ並列に接続されている、付記１から付記７のいずれか一つに記載の伝送回路。
【0057】
（付記９）
複数の出力伝送線路（６１～６３）は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、付記８に記載の伝送回路。
複数の出力伝送線路（６１～６３）は、インピーダンス整合するように設定された線路幅および線路長の少なくとも一方を有する、付記８に記載の伝送回路。
【0058】
（付記１０）
複数の出力コンデンサ（７１～７３）は、インピーダンス整合するように設定された容量値を有する、付記８または付記９に記載の伝送回路。
複数の出力コンデンサ（７１～７３）は、インピーダンス整合するように設定された容量値を有する、付記８または付記９に記載の伝送回路。
【0059】
（付記１１）
前記入力伝送線路（４１～４３）の線路長は、前記入力コンデンサ（５１～５３）の長さよりも長い、付記１から付記１０のいずれか一つに記載の伝送回路。
前記入力伝送線路（４１～４３）の線路長は、前記入力コンデンサ（５１～５３）の長さよりも長い、付記１から付記１０のいずれか一つに記載の伝送回路。
【0060】
（付記１２）
前記出力伝送線路（６１～６３）の線路長は、前記出力コンデンサ（７１～７３）の長さよりも長い、付記１から付記１１のいずれか一つに記載の伝送回路。
前記出力伝送線路（６１～６３）の線路長は、前記出力コンデンサ（７１～７３）の長さよりも長い、付記１から付記１１のいずれか一つに記載の伝送回路。
【0061】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0062】
１０，１０Ｘ 伝送回路
２１，２２ 入力端子
２３，２４ 出力端子
３０ アンプ
３１ 入力端子
３２ 出力端子
４０ 伝送線路
４１～４３ 入力伝送線路
５１～５３ 入力コンデンサ
６０ 伝送線路
６１～６３ 出力伝送線路
７１～７３ 出力コンデンサ
８０ 基板
８１ 表面
８３ パッド
８４ パッド
９５Ａ 実線
９５Ｂ 破線
１０１ 入力負荷
１０２ 伝送線路
１０３ 出力負荷
１０４ コンデンサ
１１１ 伝送線路
１１２ 伝送線路
ｆ０，ｆ１，ｆ２ 周波数
Ｌ１，Ｌ２ 線路長
Ｗ１，Ｗ２ 線路幅
Ｚ，Ｚ０，Ｚｉｎ，ＺＬｉｎ，ＺＬｏｕｔ インピーダンス
２１，２２ 入力端子
２３，２４ 出力端子
３０ アンプ
３１ 入力端子
３２ 出力端子
４０ 伝送線路
４１～４３ 入力伝送線路
５１～５３ 入力コンデンサ
６０ 伝送線路
６１～６３ 出力伝送線路
７１～７３ 出力コンデンサ
８０ 基板
８１ 表面
８３ パッド
８４ パッド
９５Ａ 実線
９５Ｂ 破線
１０１ 入力負荷
１０２ 伝送線路
１０３ 出力負荷
１０４ コンデンサ
１１１ 伝送線路
１１２ 伝送線路
ｆ０，ｆ１，ｆ２ 周波数
Ｌ１，Ｌ２ 線路長
Ｗ１，Ｗ２ 線路幅
Ｚ，Ｚ０，Ｚｉｎ，ＺＬｉｎ，ＺＬｏｕｔ インピーダンス
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】