(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023175671
(43)【公開日】2023-12-12
(54)【発明の名称】半導体パッケージ及び製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20231205BHJP
H01L 23/12 20060101ALI20231205BHJP
【ＦＩ】
H01L25/08 C
H01L25/08 Y
H01L23/12 501P
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023088167
(22)【出願日】2023-05-29
(31)【優先権主張番号】10-2022-0065759
(32)【優先日】2022-05-30
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】趙 庸會
(72)【発明者】
【氏名】崔 銀景
(72)【発明者】
【氏名】朱 昶垠
(57)【要約】 （修正有）
【課題】半導体チップ間の接続信頼性に優れ、工程の精度を向上させる半導体パッケージ及びその製造方法を提供する。
【解決手段】半導体パッケージ３００において、第１配線構造体１２０は、第１配線層１２５が形成された第１絶縁層１２１を含む。第１配線層は、第１配線パターン１２２と、層間連結のための第１配線ビア１２３と、を含む。第２半導体チップ２００は、第２半導体基板２１０と、第２活性面２１０Ａ上に配置され、第１半導体チップ１００が配置された第１領域及び第１領域と異なる第２領域を有する第２配線構造体２２０と、を含む。第２配線構造体は、第１配線構造体１２０と類似して、第２活性面に電気的に連結された第２配線層２２５と、第２絶縁層２２１を含む。第２配線層は、多層の配線から構成され、第２配線パターン２２２と、層間連結のための第２配線ビア２２３と、を含む。
【選択図】図１
【解決手段】半導体パッケージ３００において、第１配線構造体１２０は、第１配線層１２５が形成された第１絶縁層１２１を含む。第１配線層は、第１配線パターン１２２と、層間連結のための第１配線ビア１２３と、を含む。第２半導体チップ２００は、第２半導体基板２１０と、第２活性面２１０Ａ上に配置され、第１半導体チップ１００が配置された第１領域及び第１領域と異なる第２領域を有する第２配線構造体２２０と、を含む。第２配線構造体は、第１配線構造体１２０と類似して、第２活性面に電気的に連結された第２配線層２２５と、第２絶縁層２２１を含む。第２配線層は、多層の配線から構成され、第２配線パターン２２２と、層間連結のための第２配線ビア２２３と、を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
互いに反対に位置した第１活性面及び第１非活性面を有する第１半導体基板と、前記第１活性面上に配置された第１配線構造体と、前記第１半導体基板を貫通し、前記第１配線構造体と連結された貫通電極と、前記第１非活性面上に配置され、前記貫通電極と連結された再配線構造体と、前記再配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、
互いに反対に位置した第２活性面及び第２非活性面を有する第２半導体基板と、前記第２活性面上に配置され、前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域上に配置され、前記第１コンタクトパッドにそれぞれボンディングされた第２コンタクトパッドと、を含む第２半導体チップと、
前記第１配線構造体上に配置された第１導電性ポストと、
前記第１配線構造体上に配置され、前記第１導電性ポストを囲む第１モールディング層と、
前記第２配線構造体の前記第２領域上に配置された第２導電性ポストと、
前記第２配線構造体の前記第２領域上に配置され、前記第２導電性ポスト、前記第１半導体チップ、及び前記第１モールディング層を囲む第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１導電性ポストにそれぞれ連結された第１導電性連結構造体と、
前記パッシベーション層を貫通し、前記第２導電性ポストにそれぞれ連結された第２導電性連結構造体と、を含む、半導体パッケージ。
互いに反対に位置した第２活性面及び第２非活性面を有する第２半導体基板と、前記第２活性面上に配置され、前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域上に配置され、前記第１コンタクトパッドにそれぞれボンディングされた第２コンタクトパッドと、を含む第２半導体チップと、
前記第１配線構造体上に配置された第１導電性ポストと、
前記第１配線構造体上に配置され、前記第１導電性ポストを囲む第１モールディング層と、
前記第２配線構造体の前記第２領域上に配置された第２導電性ポストと、
前記第２配線構造体の前記第２領域上に配置され、前記第２導電性ポスト、前記第１半導体チップ、及び前記第１モールディング層を囲む第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１導電性ポストにそれぞれ連結された第１導電性連結構造体と、
前記パッシベーション層を貫通し、前記第２導電性ポストにそれぞれ連結された第２導電性連結構造体と、を含む、半導体パッケージ。
【請求項2】
前記第１モールディング層は、前記第１導電性ポストの上端と平坦な上面を有する、請求項１に記載の半導体パッケージ。
【請求項3】
前記第２モールディング層は、前記第２導電性ポストの上端及び前記第１モールディング層の上面と平坦な上面を有する、請求項２に記載の半導体パッケージ。
【請求項4】
前記第１モールディング層と前記第２モールディング層との界面が視覚的に識別される、請求項１に記載の半導体パッケージ。
【請求項5】
前記第１モールディング層と前記第２モールディング層は互いに異なる物質を含む、請求項１に記載の半導体パッケージ。
【請求項6】
前記第１コンタクトパッドと前記第２コンタクトパッドを互いに連結する導電性バンプをさらに含む、請求項１に記載の半導体パッケージ。
【請求項7】
前記第１半導体チップと前記第２半導体チップとの間に配置され、前記導電性バンプを囲む非導電性フィルムをさらに含む、請求項６に記載の半導体パッケージ。
【請求項8】
前記第１半導体チップは、前記第２配線構造体の前記第１領域で互いに異なる領域にそれぞれ配置された複数の半導体チップを含む、請求項１に記載の半導体パッケージ。
【請求項9】
前記複数の半導体チップは、互いに異なる厚さを有する半導体チップを含み、
前記互いに異なる厚さを有する半導体チップのそれぞれに配置された第１モールディング層と第１導電性ポストはそれぞれ、前記第２モールディング層の上面と平坦な上面を有するように互いに異なる厚さと互いに異なる高さを有する、請求項８に記載の半導体パッケージ。
前記互いに異なる厚さを有する半導体チップのそれぞれに配置された第１モールディング層と第１導電性ポストはそれぞれ、前記第２モールディング層の上面と平坦な上面を有するように互いに異なる厚さと互いに異なる高さを有する、請求項８に記載の半導体パッケージ。
【請求項10】
前記第１半導体チップは、積層された複数の半導体チップを含む、請求項１に記載の半導体パッケージ。
【請求項11】
前記複数の半導体チップはメモリーチップを含み、前記第２半導体チップはロジックチップを含む、請求項１０に記載の半導体パッケージ。
【請求項12】
前記パッシベーション層は、前記第１モールディング層と前記第２モールディング層のそれぞれに接触するように形成される、請求項１に記載の半導体パッケージ。
【請求項13】
前記第１及び第２コンタクトパッドは第１ピッチ（ｐｉｔｃｈ）で配列され、前記第２導電性ポストは前記第１ピッチより大きい第２ピッチで配列される、請求項１に記載の半導体パッケージ。
【請求項14】
互いに反対に位置した第１面及び第２面を有し、前記第１面に位置した再配線構造体と、前記第２面上に配置された第１配線構造体と、前記再配線構造体と前記第１配線構造体を連結する貫通電極と、前記再配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、
前記第１配線構造体上に配置され、前記第１配線構造体と電気的に連結された第１導電性ポストと、
前記第１配線構造体上に配置され、前記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、
前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域に配置され、前記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、前記第１半導体チップの前記第１面が前記第２配線構造体と向かい合うように配置される、第２半導体チップと、
前記第２配線構造体の第２領域上に配置され、前記第２配線構造体と電気的に連結された第２導電性ポストと、
前記第２配線構造体の第２領域上に配置され、前記第２導電性ポストの上端及び前記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージ。
前記第１配線構造体上に配置され、前記第１配線構造体と電気的に連結された第１導電性ポストと、
前記第１配線構造体上に配置され、前記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、
前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域に配置され、前記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、前記第１半導体チップの前記第１面が前記第２配線構造体と向かい合うように配置される、第２半導体チップと、
前記第２配線構造体の第２領域上に配置され、前記第２配線構造体と電気的に連結された第２導電性ポストと、
前記第２配線構造体の第２領域上に配置され、前記第２導電性ポストの上端及び前記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージ。
【請求項15】
前記第１コンタクトパッドと前記第２コンタクトパッドを互いに連結する導電性バンプと、前記第１半導体チップと前記第２半導体チップとの間に配置され、前記導電性バンプを囲む非導電性フィルムと、をさらに含む、請求項１４に記載の半導体パッケージ。
【請求項16】
前記複数の導電性連結構造体は、前記第１導電性ポストにそれぞれ連結された第１導電性連結構造体と、前記第２導電性ポストにそれぞれ連結された第２導電性連結構造体と、を含む、請求項１４に記載の半導体パッケージ。
【請求項17】
前記第１配線構造体及び前記第２配線構造体はそれぞれ第１配線層及び第２配線層を含み、
前記第１導電性ポスト及び前記第２導電性ポストはそれぞれ前記第１配線層及び前記第２配線層に接触するように形成されている、請求項１４に記載の半導体パッケージ。
前記第１導電性ポスト及び前記第２導電性ポストはそれぞれ前記第１配線層及び前記第２配線層に接触するように形成されている、請求項１４に記載の半導体パッケージ。
【請求項18】
互いに反対に位置した第１面及び第２面を有し、前記第１面に位置した再配線構造体と、前記第２面上に配置された第１配線構造体と、前記再配線構造体と前記第１配線構造体を連結する貫通電極と、前記第１配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、
前記再配線構造体上に配置され、前記再配線構造体と電気的に連結された第１導電性ポストと、
前記再配線構造体上に配置され、前記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、
前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域に配置され、前記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、前記第１半導体チップの前記第２面が前記第２配線構造体と向かい合うように配置される、第２半導体チップと、
前記第２配線構造体の第２領域上に配置され、前記第２配線構造体と電気的に連結された第２導電性ポストと、
前記第２配線構造体の第２領域上に配置され、前記第２導電性ポストの上端及び前記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージ。
前記再配線構造体上に配置され、前記再配線構造体と電気的に連結された第１導電性ポストと、
前記再配線構造体上に配置され、前記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、
前記第１半導体チップが配置された第１領域、及び前記第１領域と異なる第２領域を有する第２配線構造体と、前記第２配線構造体の第１領域に配置され、前記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、前記第１半導体チップの前記第２面が前記第２配線構造体と向かい合うように配置される、第２半導体チップと、
前記第２配線構造体の第２領域上に配置され、前記第２配線構造体と電気的に連結された第２導電性ポストと、
前記第２配線構造体の第２領域上に配置され、前記第２導電性ポストの上端及び前記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、
前記第１モールディング層及び前記第２モールディング層上に配置されたパッシベーション層と、
前記パッシベーション層を貫通し、前記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージ。
【請求項19】
複数の第１半導体チップが実現された第１活性面、及びその反対に位置した第１非活性面を有する第１ウエハーを準備する段階と、ここで、前記複数の第１半導体チップのそれぞれは、前記第１ウエハーの第１活性面上に配置された第１配線構造体、及び前記第１配線構造体に連結された貫通電極を含み、
前記第１配線構造体上に、第１導電性ポスト、及び前記第１導電性ポストを囲む第１モールディング層を形成する段階と、
前記第１モールディング層を形成した後、前記第１ウエハーの非活性面から前記貫通電極が露出するように前記第１ウエハーを研磨する段階と、
前記第１ウエハーの非活性面に前記貫通電極に連結される再配線構造体を形成し、前記再配線構造体上に第１コンタクトパッドを形成する段階と、
前記第１コンタクトパッドを形成した後、前記第１ウエハーを前記複数の第１半導体チップに切断する段階と、
複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、前記複数の第２半導体チップのそれぞれは、前記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び前記第１領域に配置された第２コンタクトパッドを含み、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第２領域上に第２導電性ポストを形成する段階と、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第１領域上に前記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、前記第１コンタクトパッドが前記第２コンタクトパッドにそれぞれボンディングされ、
前記第２ウエハーの前記第２配線構造体上に、前記複数の第１半導体チップ、前記第１モールディング層、及び前記第２導電性ポストを囲むように第２モールディング層を形成する段階と、
前記第１モールディング層及び前記第２モールディング層上に配置されるパッシベーション層を形成し、前記パッシベーション層を介して前記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法。
前記第１配線構造体上に、第１導電性ポスト、及び前記第１導電性ポストを囲む第１モールディング層を形成する段階と、
前記第１モールディング層を形成した後、前記第１ウエハーの非活性面から前記貫通電極が露出するように前記第１ウエハーを研磨する段階と、
前記第１ウエハーの非活性面に前記貫通電極に連結される再配線構造体を形成し、前記再配線構造体上に第１コンタクトパッドを形成する段階と、
前記第１コンタクトパッドを形成した後、前記第１ウエハーを前記複数の第１半導体チップに切断する段階と、
複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、前記複数の第２半導体チップのそれぞれは、前記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び前記第１領域に配置された第２コンタクトパッドを含み、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第２領域上に第２導電性ポストを形成する段階と、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第１領域上に前記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、前記第１コンタクトパッドが前記第２コンタクトパッドにそれぞれボンディングされ、
前記第２ウエハーの前記第２配線構造体上に、前記複数の第１半導体チップ、前記第１モールディング層、及び前記第２導電性ポストを囲むように第２モールディング層を形成する段階と、
前記第１モールディング層及び前記第２モールディング層上に配置されるパッシベーション層を形成し、前記パッシベーション層を介して前記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法。
【請求項20】
複数の第１半導体チップが実現された第１活性面、及びその反対に位置した第１非活性面を有する第１ウエハーを準備する段階と、ここで、前記複数の第１半導体チップのそれぞれは、前記第１ウエハーの第１活性面上に配置された第１配線構造体、及び前記第１配線構造体に連結された貫通電極を含み、
前記第１配線構造体上に第１コンタクトパッドを形成する段階と、
前記第１コンタクトパッドを形成した後、前記第１ウエハーの非活性面から前記貫通電極が露出するように前記第１ウエハーを研磨する段階と、
前記第１ウエハーの非活性面に前記貫通電極に連結される再配線構造体を形成する段階と、
前記再配線構造体上に、第１導電性ポスト、及び前記第１導電性ポストを囲む第１モールディング層を形成する段階と、
前記第１モールディング層を形成した後、前記第１ウエハーを前記複数の第１半導体チップに切断する段階と、
複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、前記複数の第２半導体チップのそれぞれは、前記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び前記第１領域に配置された第２コンタクトパッドを含み、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第２領域上に第２導電性ポストを形成する段階と、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第１領域上に前記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、前記第１コンタクトパッドが前記第２コンタクトパッドにそれぞれボンディングされ、
前記第２ウエハーの前記第２配線構造体上に、前記複数の第１半導体チップ、前記第１モールディング層、及び前記第２導電性ポストを囲むように第２モールディング層を形成する段階と、
前記第１モールディング層及び前記第２モールディング層上に配置されるパッシベーション層を形成し、前記パッシベーション層を介して前記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法。
前記第１配線構造体上に第１コンタクトパッドを形成する段階と、
前記第１コンタクトパッドを形成した後、前記第１ウエハーの非活性面から前記貫通電極が露出するように前記第１ウエハーを研磨する段階と、
前記第１ウエハーの非活性面に前記貫通電極に連結される再配線構造体を形成する段階と、
前記再配線構造体上に、第１導電性ポスト、及び前記第１導電性ポストを囲む第１モールディング層を形成する段階と、
前記第１モールディング層を形成した後、前記第１ウエハーを前記複数の第１半導体チップに切断する段階と、
複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、前記複数の第２半導体チップのそれぞれは、前記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び前記第１領域に配置された第２コンタクトパッドを含み、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第２領域上に第２導電性ポストを形成する段階と、
前記複数の第２半導体チップのそれぞれの前記第２配線構造体の前記第１領域上に前記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、前記第１コンタクトパッドが前記第２コンタクトパッドにそれぞれボンディングされ、
前記第２ウエハーの前記第２配線構造体上に、前記複数の第１半導体チップ、前記第１モールディング層、及び前記第２導電性ポストを囲むように第２モールディング層を形成する段階と、
前記第１モールディング層及び前記第２モールディング層上に配置されるパッシベーション層を形成し、前記パッシベーション層を介して前記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体パッケージ及び製造方法に関する。
【背景技術】
【0002】
半導体素子の高速化、高集積化に伴い、半導体チップを微細バンプにより直接接続する３次元システム－イン－パッケージ（Ｓｙｓｔｅｍ－Ｉｎ－Ｐａｃｋａｇｅ、ＳＩＰ）方式に発展している。特に、高集積化により入出力ピン（ｐｉｎ）の数の飛躍的な増加に伴い、微細ピッチの貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を用いた接続技術の開発が拡大しており、それを用いた半導体チップ積層構造を汎用的に適用しようとする試みが拡がっている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする技術的課題の１つは、製造工程中におけるパッケージ基板の損傷や変形を防止することができる半導体パッケージを提供することにある。
【0004】
本発明が解決しようとする技術的課題の１つは、製造工程中におけるパッケージ基板の損傷や変形を防止することができる半導体パッケージの製造方法を提供することにある。
【課題を解決するための手段】
【0005】
本発明の一実施形態は、互いに反対に位置した第１活性面及び第１非活性面を有する第１半導体基板と、上記第１活性面上に配置された第１配線構造体と、上記第１半導体基板を貫通し、上記第１配線構造体と連結された貫通電極と、上記第１非活性面上に配置され、上記貫通電極と連結された再配線構造体と、上記再配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、互いに反対に位置した第２活性面及び第２非活性面を有する第２半導体基板と、上記第２活性面上に配置され、上記第１半導体チップが配置された第１領域、及び上記第１領域と異なる第２領域を有する第２配線構造体と、上記第２配線構造体の第１領域上に配置され、上記第１コンタクトパッドにそれぞれボンディングされた第２コンタクトパッドと、を含む第２半導体チップと、上記第１配線構造体上に配置された第１導電性ポストと、上記第１配線構造体上に配置され、上記第１導電性ポストを囲む第１モールディング層と、上記第２配線構造体の上記第２領域上に配置された第２導電性ポストと、上記第２配線構造体の上記第２領域上に配置され、上記第２導電性ポスト、上記第１半導体チップ、及び上記第１モールディング層を囲む第２モールディング層と、上記第１モールディング層及び上記第２モールディング層上に配置されたパッシベーション層と、上記パッシベーション層を貫通し、上記第１導電性ポストにそれぞれ連結された第１導電性連結構造体と、上記パッシベーション層を貫通し、上記第２導電性ポストにそれぞれ連結された第２導電性連結構造体と、を含む、半導体パッケージを提供する。
【0006】
本発明の一実施形態は、互いに反対に位置した第１面及び第２面を有し、上記第１面に位置した再配線構造体と、上記第２面上に配置された第１配線構造体と、上記再配線構造体と上記第１配線構造体を連結する貫通電極と、上記再配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、上記第１配線構造体上に配置され、上記第１配線構造体と電気的に連結された第１導電性ポストと、上記第１配線構造体上に配置され、上記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、上記第１半導体チップが配置された第１領域、及び上記第１領域と異なる第２領域を有する第２配線構造体と、上記第２配線構造体の第１領域に配置され、上記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、上記第１半導体チップの上記第１面が上記第２配線構造体と向かい合うように配置される、第２半導体チップと、上記第２配線構造体の第２領域上に配置され、上記第２配線構造体と電気的に連結された第２導電性ポストと、上記第２配線構造体の第２領域上に配置され、上記第２導電性ポストの上端及び上記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、上記第１モールディング層及び上記第２モールディング層上に配置されたパッシベーション層と、上記パッシベーション層を貫通し、上記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージを提供する。
【0007】
本発明の一実施形態は、互いに反対に位置した第１面及び第２面を有し、上記第１面に位置した再配線構造体と、上記第２面上に配置された第１配線構造体と、上記再配線構造体と上記第１配線構造体を連結する貫通電極と、上記第１配線構造体上に配置された第１コンタクトパッドと、を含む第１半導体チップと、上記再配線構造体上に配置され、上記再配線構造体と電気的に連結された第１導電性ポストと、上記再配線構造体上に配置され、上記第１導電性ポストの上端と平坦な上面を有する第１モールディング層と、上記第１半導体チップが配置された第１領域、及び上記第１領域と異なる第２領域を有する第２配線構造体と、上記第２配線構造体の第１領域に配置され、上記第１コンタクトパッドにそれぞれ連結された第２コンタクトパッドと、を含み、上記第１半導体チップの上記第２面が上記第２配線構造体と向かい合うように配置される、第２半導体チップと、上記第２配線構造体の第２領域上に配置され、上記第２配線構造体と電気的に連結された第２導電性ポストと、上記第２配線構造体の第２領域上に配置され、上記第２導電性ポストの上端及び上記第１モールディング層の上面と平坦な上面を有する第２モールディング層と、上記第１モールディング層及び上記第２モールディング層上に配置されたパッシベーション層と、上記パッシベーション層を貫通し、上記第１及び第２導電性ポストにそれぞれ連結された複数の導電性連結構造体と、を含む、半導体パッケージを提供する。
【0008】
本発明の一実施形態は、複数の第１半導体チップが実現された第１活性面、及びその反対に位置した第１非活性面を有する第１ウエハーを準備する段階と、ここで、上記複数の第１半導体チップのそれぞれは、上記第１ウエハーの第１活性面上に配置された第１配線構造体、及び上記第１配線構造体に連結された貫通電極を含み、上記第１配線構造体上に、第１導電性ポスト、及び上記第１導電性ポストを囲む第１モールディング層を形成する段階と、上記第１モールディング層を形成した後、上記第１ウエハーの非活性面から上記貫通電極が露出するように上記第１ウエハーを研磨する段階と、上記第１ウエハーの非活性面に上記貫通電極に連結される再配線構造体を形成し、上記再配線構造体上に第１コンタクトパッドを形成する段階と、上記第１コンタクトパッドを形成した後、上記第１ウエハーを上記複数の第１半導体チップに切断する段階と、複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、上記複数の第２半導体チップのそれぞれは、上記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び上記第１領域に配置された第２コンタクトパッドを含み、上記複数の第２半導体チップのそれぞれの上記第２配線構造体の上記第２領域上に第２導電性ポストを形成する段階と、上記複数の第２半導体チップのそれぞれの上記第２配線構造体の上記第１領域上に上記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、上記第１コンタクトパッドが上記第２コンタクトパッドにそれぞれボンディングされ、上記第２ウエハーの上記第２配線構造体上に、上記複数の第１半導体チップ、上記第１モールディング層、及び上記第２導電性ポストを囲むように第２モールディング層を形成する段階と、上記第１モールディング層及び上記第２モールディング層上に配置されるパッシベーション層を形成し、上記パッシベーション層を介して上記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法を提供する。
【0009】
本発明の一実施形態は、複数の第１半導体チップが実現された第１活性面、及びその反対に位置した第１非活性面を有する第１ウエハーを準備する段階と、ここで、上記複数の第１半導体チップのそれぞれは、上記第１ウエハーの第１活性面上に配置された第１配線構造体、及び上記第１配線構造体に連結された貫通電極を含み、上記第１配線構造体上に第１コンタクトパッドを形成する段階と、上記第１コンタクトパッドを形成した後、上記第１ウエハーの非活性面から上記貫通電極が露出するように上記第１ウエハーを研磨する段階と、上記第１ウエハーの非活性面に上記貫通電極に連結される再配線構造体を形成する段階と、上記再配線構造体上に、第１導電性ポスト、及び上記第１導電性ポストを囲む第１モールディング層を形成する段階と、上記第１モールディング層を形成した後、上記第１ウエハーを上記複数の第１半導体チップに切断する段階と、複数の第２半導体チップが実現された第２活性面を有する第２ウエハーを準備する段階と、ここで、上記複数の第２半導体チップのそれぞれは、上記第２活性面上に配置されて互いに異なる第１領域及び第２領域を有する第２配線構造体、及び上記第１領域に配置された第２コンタクトパッドを含み、上記複数の第２半導体チップのそれぞれの上記第２配線構造体の上記第２領域上に第２導電性ポストを形成する段階と、上記複数の第２半導体チップのそれぞれの上記第２配線構造体の上記第１領域上に上記複数の第１半導体チップをそれぞれ搭載する段階と、ここで、上記第１コンタクトパッドが上記第２コンタクトパッドにそれぞれボンディングされ、上記第２ウエハーの上記第２配線構造体上に、上記複数の第１半導体チップ、上記第１モールディング層、及び上記第２導電性ポストを囲むように第２モールディング層を形成する段階と、上記第１モールディング層及び上記第２モールディング層上に配置されるパッシベーション層を形成し、上記パッシベーション層を介して上記第１及び第２導電性ポストにそれぞれ連結される複数の導電性連結構造体を形成する段階と、を含む、半導体パッケージの製造方法を提供する。
【発明の効果】
【0010】
本発明の実施形態によると、積層された半導体チップ間の接続信頼性に優れており、再配線構造体の工程の精度を向上させることができる半導体パッケージ及びその製造方法を提供することができる。
【0011】
本発明の多様で且つ有益な利点と効果は上述の内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施形態による半導体パッケージの側断面図である。
【図3】本発明の一実施形態による半導体パッケージの側断面図である。
【図8】本発明の一実施形態による半導体パッケージの側断面図である。
【図9】本発明の一実施形態による半導体パッケージの側断面図である。
【図11】本発明の一実施形態による半導体パッケージの側断面図である。
【図13】本発明の一実施形態による半導体パッケージの側断面図である。
【図14】本発明の一実施形態による半導体パッケージの側断面図である。
【発明を実施するための形態】
【0013】
以下、添付図面を参照して、本発明の多様な実施形態を詳細に説明する。
【0014】
図１は本発明の一実施形態による半導体パッケージの側断面図であり、図２ａから図２ｃはそれぞれ、図１に示された半導体パッケージのＩ１－Ｉ１’、Ｉ２－Ｉ２’、及びＩ３－Ｉ３’に沿って切開して見た平断面図である。
【0015】
図１及び図２ａから図２ｃを参照すると、本実施形態による半導体パッケージ３００は、第１面積を有する第１半導体チップ１００と、上記第１面積より大きい第２面積を有し、第１半導体チップ１００が搭載された第２半導体チップ２００と、を含む。このような搭載構造において、第１半導体チップ１００の第１コンタクトパッド１５０はそれぞれ、第２半導体チップ２００の第２コンタクトパッド２５０に導電性バンプ３１０によりボンディングされることができる。
【0016】
第１半導体チップ１００は、互いに反対に位置した第１活性面１１０Ａ及び第１非活性面１１０Ｂを有する第１半導体基板１１０と、第１活性面１１０Ａ上に配置された第１配線構造体１２０と、第１半導体基板１１０を貫通し、第１配線構造体１２０と連結された貫通電極１３０と、を含む。本明細書において、第１活性面（ａｃｔｉｖｅ ｓｕｒｆａｃｅ）は、多数の能動／受動素子（例えば、トランジスター）が形成された領域のことである。
【0017】
第１配線構造体１２０は、上記素子に電気的に連結された第１配線層１２５を含み、第１配線層１２５は多層の配線から構成されることができる。第１配線構造体１２０は第１配線層１２５が形成された第１絶縁層１２１を含み、第１配線層１２５は、第１配線パターン１２２と、層間連結のための第１配線ビア１２３と、を含むことができる。
【0018】
本実施形態に採用された第１半導体チップ１００は、第１非活性面１１０Ｂ上に配置され、貫通電極１３０と連結された再配線構造体１４０を含むことができる。再配線構造体１４０は、絶縁層１４１と、絶縁層１４１内に形成された再配線層１４５と、を含み、再配線層１４５は、再配線パターン１４２と、上記再配線パターン１４２の層間連結のための再配線ビア１４３と、を含むことができる。第１半導体チップ１００の第１コンタクトパッド１５０は再配線構造体１４０上に配置され、再配線層１４５に電気的に連結されることができる。
【0019】
本実施形態において、再配線構造体１４０は、第１半導体チップ１００の一面（すなわち、非活性面１１０Ｂ）に提供され、第２半導体チップ２００との相互接続のための再配線回路を構成することができる。かかる再配線構造体１４０は、第１半導体チップ１００を製造するウエハーレベルの工程で形成されるため（図４ｄ参照）、優れた平坦度を有する表面に、より高精度に形成されることができる。再配線構造体１４０は、第１半導体チップ１００と対応する面積を有することができる。再配線構造体１４０は、第１半導体チップ１００の側面とそれぞれ実質的に平坦な（ｃｏｐｌａｎａｒ）側面を有することができる。
【0020】
第２半導体チップ２００は、互いに反対に位置した第２活性面２１０Ａ及び第２非活性面２１０Ｂを有する第２半導体基板２１０と、第２活性面２１０Ａ上に配置され、第１半導体チップ１００が配置された第１領域、及び上記第１領域と異なる第２領域を有する第２配線構造体２２０と、を含む。第２配線構造体２２０は、前述の第１配線構造体１２０と類似して、第２活性面２１０Ａ（例えば、素子）に電気的に連結された第２配線層２２５を含み、第２配線層２２５は多層の配線から構成されることができる。第２配線構造体２２０は第２配線層２２５が形成された第２絶縁層２２１を含み、第２配線層２２５は、第２配線パターン２２２と、層間連結のための第２配線ビア２２３と、を含むことができる。
【0021】
本実施形態において、上記第２領域は、第１半導体チップ１００が配置された第１領域を囲むように配置されることができる（図２ａから図２ｃ参照）。第２コンタクトパッド２５０は、第２配線構造体２２０の第１領域、すなわち、第１半導体チップ１００が搭載される領域上に配列される。
【0022】
本実施形態では、第１半導体チップ１００の再配線構造体１４０（または第１非活性面１１０Ｂ）と第２半導体チップ２００の第２配線構造体２２０とが向かい合うように搭載されることができる。前述のように、第１及び第２コンタクトパッド１５０、２５０は導電性バンプ３１０により互いにボンディングされ、第１及び第２半導体チップ１００、２００の間の信号伝達を保障することができる。非導電性フィルム（ｎｏｎ－ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）３２０は、第１半導体チップ１００と第２半導体チップ２００との間に配置され、導電性バンプ３１０を囲むように形成されることができる。
【0023】
第１半導体チップ１００は、第１配線構造体１２０上に配置された第１導電性ポスト３３０と、第１配線構造体１２０上に配置され、第１導電性ポスト３３０を囲む第１モールディング層３４０と、を含むことができる。第１導電性ポスト３３０はそれぞれ第１配線構造体１２０の第１配線層１２５に連結され、所定の高さを有する柱（ｐｉｌｌａｒ）構造物であることができる。例えば、第１導電性ポスト３３０はそれぞれ、銅（Ｃｕ）またはアルミニウム（Ａｌ）のような導電性物質を含むことができる。
【0024】
第１モールディング層３４０は、第１導電性ポスト３３０の上端と実質的に平坦な上面を有することができる。例えば、第１モールディング層３４０は、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄ Ｃｏｍｐｏｕｎｄ）のような絶縁性樹脂を含むことができる。一部の実施形態において、第１導電性ポスト３３０と第１モールディング層３４０は、上述の再配線構造体１４０と類似して、第１半導体チップ１００を製造するウエハーレベルの工程で形成されることができる（図４ｂ参照）。第１モールディング層３４０は、第１半導体チップ１００とともに切断されて個片化（ｓｉｎｇｕｌａｔｉｏｎ）されることができる。第１モールディング層３４０は、第１半導体チップ１００の側面と平坦な側面を有することができる。
【0025】
第２配線構造体２２０の第２領域上には第２導電性ポスト３５０が配置されることができる。第２導電性ポスト３５０はそれぞれ第２配線構造体２２０の第２配線層２２５に連結され、第２半導体チップ２００のための入／出力（Ｉ／Ｏ）信号連結経路として提供されることができる。第２導電性ポスト３５０は、図２ａから図２ｃに示されたように、第１半導体チップ１００の周囲の第２半導体チップ２００の領域、すなわち、第２配線構造体２２０の第２領域に、相対的に広いピッチ（Ｐ２、Ｐ２’）で配列されることができる。図２ａを参照すると、導電性バンプ３１０（すなわち、第１及び第２コンタクトパッド）は、第２導電性ポスト３５０のピッチ（Ｐ２、Ｐ２’）より狭いピッチ（Ｐ１、Ｐ１’）で配列されることができ、それぞれ相対的に小さい面積を有することができる。一方、図２ｃを参照すると、第１導電性ポスト３３０は、第２導電性ポスト３５０のピッチ（Ｐ２、Ｐ２’）より狭いピッチで配列されることができる。
【0026】
第２導電性ポスト３５０は、第１導電性ポスト３３０と類似の柱構造物を有するが、第１導電性ポスト３３０の高さより大きい高さを有するように形成されることができる。第２導電性ポスト３５０の上端は、第１導電性ポスト３３０の上端と同一のレベルの上端を有することができる。
【0027】
第２モールディング層３６０は、第２配線構造体２２０の第２領域上に配置され、第２導電性ポスト３５０及び第１半導体チップ１００を囲むように形成されることができる。図１に示されたように、第２モールディング層３６０は、第２導電性ポスト３５０の上端と実質的に平坦な上面を有し、第２モールディング層３６０の上面は、第１モールディング層３４０の上面及び第１導電性ポスト３３０の上端とも実質的に平坦な共面をなすことができる。
【0028】
例えば、第２導電性ポスト３５０は、第１導電性ポスト３３０と類似して、それぞれ銅（Ｃｕ）またはアルミニウム（Ａｌ）のような導電性物質を含むことができる。例えば、第２モールディング層３６０も第１モールディング層３４０と類似して、ＥＭＣのような絶縁性樹脂を含むことができる。第２モールディング層３６０は、第２半導体チップ２００とともに切断されて個片化されることができるため（図５ｆ参照）、上記第２モールディング層３６０は第２半導体チップ２００の側面と平坦な側面を有することができる。
【0029】
一部の実施形態において、第１モールディング層３４０と第２モールディング層３６０は互いに異なる工程により形成されるため、互いに異なる絶縁物質で形成されることができる。これと異なって、第１モールディング層３４０と第２モールディング層３６０は、ＥＭＣのような同一の物質で形成されることができる。同一の物質で形成されても、他の工程により形成されるため、第１モールディング層３４０と第２モールディング層３６０の界面は視覚的に識別されることができる。
【0030】
本実施形態による半導体パッケージ３００は、第１モールディング層３４０及び第２モールディング層３６０上に配置されたパッシベーション層３８０と、パッシベーション層３８０を貫通し、第１及び第２導電性ポスト３３０、３５０にそれぞれ連結された導電性連結構造体３９０と、を含む。導電性連結構造体３９０は、半導体パッケージ３００を電子機器のメインボードのような外部回路と物理的及び／または電気的に連結させる役割を果たす。導電性連結構造体３９０はそれぞれ、低融点金属、例えば、スズ（Ｓｎ）－アルミニウム（Ａｌ）－銅（Ｃｕ）などの半田を含むことができる。
【0031】
本実施形態では、導電性連結構造体３９０は、パッシベーション層３８０を貫通するＣｕピラーのような導電性ピラー３９２と、導電性ピラー３９２上に配置された半田ボール３９５と、を含むことができる。一部の実施形態において、導電性ピラー３９２に代えて、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｕｇｙ）層が形成されることができる。
【0032】
特に、本実施形態において、導電性連結構造体３９０は、第１導電性ポスト３３０にそれぞれ連結された第１導電性連結構造体３９０Ａと、第２導電性ポスト３５０にそれぞれ連結された第２導電性連結構造体３９０Ｂと、を含むことができる。図１に示されたように、パッシベーション層３８０は、再配線層（ＲＤＬ）のような追加的な再配線構造体を導入することなく、第１及び第２モールディング層３４０、３６０の上面に接するように形成されることができる。第１及び第２導電性連結構造体３９０Ａ、３９０Ｂはそれぞれ、第１及び第２導電性ポスト３３０、３５０と重なる領域に一対一に対応付けられて配置されることができる。
【0033】
一部の実施形態において、第１及び第２半導体チップ１００、２００は、プロセッサーチップまたはメモリーチップであることができる。例えば、第１及び第２半導体チップ１００、２００は、マイクロプロセッサー、グラフィックプロセッサー、信号プロセッサー、ネットワークプロセッサー、チップセット、オーディオコーデック、ビデオコーデック、アプリケーションプロセッサー、またはシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）のうち１つであることができ、単一のチップの一部機能を分離したプロセッサーチップであることができるが、これに限定されるものではない。一部の実施形態において、第１半導体チップ１００は、揮発性メモリーチップ及び／または不揮発性メモリーチップであることができ、第２半導体チップ２００は、メモリー素子を駆動するための制御チップであることができる（図１４参照）。
【0034】
本実施形態において、第１半導体チップ１００は、主な発熱源として作用する活性面１１０Ａが下向きとなっていることができる。よって、第１半導体チップの活性面が、他の主な発熱源である第２半導体チップ２００の活性面と向かい合わないように配置されるため、構造的に熱が閉じ込められて性能が低下することを防止することができ、第１半導体チップ１００から発生した熱は、第１導電性ポスト３３０及び第１導電性連結構造体３９０Ａを介して近くの外部に効果的に放熱されることができる。
【0035】
このように、本実施形態による半導体パッケージ３００は、円滑な放熱経路（特に、第１半導体チップ）を確保することができるため、第１及び第２半導体チップ１００、２００の性能及び信頼性を保障することができる。
【0036】
図３は本発明の一実施形態による半導体パッケージの側断面図である。
【0037】
図３を参照すると、本実施形態による半導体パッケージ３００Ａは、第１半導体チップ１００’の再配線構造体１４０が第２半導体チップ２００と向かい合わないように配置される点と、第１半導体チップ１００’の第１配線構造体１２０に第１コンタクトパッド１５０が形成され、再配線構造体１４０上に第１導電性ポスト３３０及び第１モールディング層３４０が形成される点を除き、図１及び図２ａから図２ｃに示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃに示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0038】
本実施形態に採用された第１半導体チップ１００’は、上述の実施形態の第１半導体チップ１００と上下が反転された状態で第２半導体チップ２００上に搭載されることができる。
【0039】
具体的に、図３に示されたように、第１半導体チップ１００’は、第１半導体基板１１０の第１活性面１１０Ａが第２半導体チップ２００と向かい合うように第２配線構造体２２０の一領域上に搭載されることができる。第１半導体チップ１００の再配線構造体１４０、すなわち、第１非活性面１１０Ｂが半導体パッケージ３００Ａの下面を向くように配置されることができる。
【0040】
第１コンタクトパッド１５０は、第１配線層１２５に連結されるように第１半導体チップ１００’の第１配線構造体１２０上に配置され、第２半導体チップ２００の第２コンタクトパッド２５０にそれぞれ導電性バンプ３１０により連結されることができる。半導体パッケージ３００の下面を向く再配線構造体１４０上には、第１導電性ポスト３３０及び第１モールディング層３４０が形成されることができる。ここで、第１導電性ポスト３３０は再配線層１４５に連結されるように形成されることができる。
【0041】
本実施形態による半導体パッケージ３００Ａは、上述の実施形態と比べて放熱性能がやや低下しても、第１及び第２半導体チップ１００、２００の間の信号端子の数が増加する場合や、高い信号伝送速度が要求される場合に有益に適用されることができる。
【0042】
図４ａから図４ｆは、図１に示された半導体パッケージの製造方法の一部の工程（第１半導体チップの製造）を説明するための主要工程の断面図である。本工程は、図１に示された半導体パッケージ３００に採用された第１半導体チップ１００の製造工程と理解されることができる。
【0043】
図４ａを参照すると、複数の第１半導体チップ１００Ｕが実現された第１ウエハー１１０Ｗ’の第１配線構造体１２０上に第１導電性ポスト３３０を形成する。
【0044】
第１ウエハー１１０Ｗ’は、複数の第１半導体チップ１００Ｕのための素子が実現された第１活性面１１０Ａと、その反対に位置した第１非活性面１１０Ｂと、を有する。第１ウエハー１１０Ｗ’の第１活性面１１０Ａから第１配線構造体１２０に連結された貫通電極１３０が形成される。第１ウエハー１１０Ｗ’の第１活性面１１０Ａ上には第１配線層１２５を有する第１配線構造体１２０が形成され、第１配線層１２５は貫通電極１３０のそれぞれに連結されることができる。第１貫通電極１３０と第１配線構造体１２０（特に、第１配線層１２５）は、複数の第１半導体チップ１００Ｕのための単位領域に同一の形態で繰り返し配列されることができる。次いで、第１配線構造体１２０上に第１導電性ポスト３３０を形成することができる。例えば、第１絶縁層１２１に、第１配線層１２５の一部領域（第１配線パターン１２２の一部領域）が露出するように開口を形成し、露出した領域から、めっき工程を用いて第１導電性ポスト３３０を形成することができる。
【0045】
次に、図４ｂを参照すると、第１配線構造体１２０上に、第１導電性ポスト３３０を囲む第１モールディング層３４０を形成する。
【0046】
第１配線構造体１２０上に、第１導電性ポスト３３０を覆うように第１モールディング部材３４０’を形成し、次いで、第１導電性ポスト３３０が露出するように第１モールディング部材３４０’を平坦化させることで、第１導電性ポスト３３０の上端と実質的に平坦な上面を有する第１モールディング層３４０を形成することができる。例えば、第１モールディング部材３４０’はＥＭＣのような絶縁性樹脂を含むことができる。
【0047】
次いで、図４ｃを参照すると、第１ウエハー１１０Ｗをキャリア基板４１０に転写した後、第１ウエハー１１０Ｗの非活性面１１０Ｂに対する研磨工程を行うことができる。
【0048】
第１ウエハー１１０Ｗ’を接着層４１５を用いてキャリア基板４１０に転写させた後、ウエハー１１０Ｗの研磨工程を行う。図４ｂに示されたラインＰＬ１まで研磨工程を行うことで、第１ウエハー１１０Ｗを所望の厚さに減少させ、第１ウエハー１１０Ｗの非活性面１１０Ｂから貫通電極１３０の一端が露出することができる。かかる研磨工程はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程により行うことができ、これと異なって、エッチバック（ｅｔｃｈ－ｂａｃｋ）工程により行ってもよい。一部の実施形態では、研磨された表面に、貫通電極１３０の一端が露出した後面保護層（不図示）を形成することができる。
【0049】
次に、図４ｄを参照すると、第１ウエハー１１０Ｗの研磨された表面に、貫通電極１３０に連結される再配線構造体１４０を形成し、再配線構造体１４０上に第１コンタクトパッド１５０を形成することができる。
【0050】
再配線構造体１４０は、複数の絶縁層１４１と、該複数の絶縁層１４１に配置され、貫通電極１３０のそれぞれに連結された第１再配線層１４５と、を含むことができる。各レベルで、絶縁層１４１を形成した後、絶縁層１４１におけるビア形成位置に孔を形成し、同一のめっき工程により、再配線パターン１４２と再配線ビア１４３が一体化された再配線層１４５を形成する。このような一連の工程を必要な層数に応じて繰り返し行うことで、所望の再配線構造体１４０を形成することができる。再配線層１４５は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、またはこれらの合金などの導電性物質を含むことができる。最上位の絶縁層１４１に、最上位の再配線パターン１４２の一部領域を開放する開口を形成した後、再配線層１４５に連結されるように、めっき工程を用いて第１コンタクトパッド１５０を形成することができる。追加的に、第１コンタクトパッド１５０上にそれぞれ第２半導体チップ２００とボンディングのための導電性バンプ３１０を形成することができる。
【0051】
次いで、図４ｅを参照すると、第１ウエハー１１０Ｗの第１コンタクトパッド１５０が形成された面を第１接着フィルム４２５に付着させた後、キャリア基板４１０を第１ウエハー１１０Ｗから分離させ、図４ｆを参照すると、ウエハー１１０Ｗを第２接着フィルム４３５に付着し、第１接着フィルム４２５を除去した後、第１ウエハー１１０Ｗを複数の第１半導体チップ１００に切断することができる。切断工程の前に、再配線構造体１４０の第１コンタクトパッド１５０が形成された面に、導電性バンプ３１０を覆うように非導電性フィルム３２０を適用することができる。
【0052】
図５ａから図５ｆは、図１に示された半導体パッケージの製造方法の他の一部の工程（最終パッケージの製造）を説明するための主要工程の断面図である。本工程は、図４ｆの工程で製造された第１半導体チップ１００を用いて、図１に示された半導体パッケージ３００を製造する工程と理解されることができる。
【0053】
図５ａを参照すると、複数の第２半導体チップ２００Ｕが実現された第２ウエハー２１０Ｗを準備する。
【0054】
第２ウエハー２１０Ｗ’は、複数の第２半導体チップ２００Ｕのための素子が実現された第２活性面２１０Ａと、その反対に位置した第２非活性面２１０Ｂと、を有する。第２ウエハー２１０Ｗ’の第２活性面２１０Ａに、第２配線層２２５を有する第２配線構造体２２０が形成され、第２配線層２２５は第２活性面２１０Ａ（特に、素子）に連結されることができる。次いで、第２配線構造体２２０の第１領域Ａ１上に第２コンタクトパッド２５０を形成することができる。例えば、第２絶縁層２２１に、第２配線層２２５の一部領域（第２配線パターン２２２の一部領域）が露出するように開口を形成し、露出した領域から、めっき工程を用いて第２コンタクトパッド２５０を形成することができる。ここで、第１領域Ａ１には第１半導体チップ１００が搭載されることができ、第２領域Ａ２には第２半導体チップ２００のＩ／Ｏ信号連結のための第２導電性ポスト（図５ｂの３５０）を形成することができる。本実施形態では、第２領域Ａ２が第１領域Ａ１を囲む例が示されているが（図２ａから図２ｃ参照）、これに限定されず、第１領域Ａ１が角部に隣接した領域に配置されることができる。
【0055】
次いで、図５ｂを参照すると、第２配線構造体２２０の第２領域Ａ２上に第２導電性ポスト３５０を形成する。
【0056】
第２導電性ポスト３５０は、第２配線構造体２２０の第２配線層２２５に連結されるように形成することができる。例えば、第２絶縁層２２１に、第２配線層２２５の一部領域（第２配線パターン２２２の一部領域）が露出するように開口を形成し、露出した領域から、めっき工程を用いて第２導電性ポスト３５０を形成することができる。第２導電性ポスト３５０は十分な高さを有するように形成することができる。例えば、第２導電性ポスト３５０は、少なくとも第１半導体チップ１００の上面の高さと類似の高さに形成されることができる。
【0057】
次に、図５ｃを参照すると、第２配線構造体２２０の第１領域Ａ１上に複数の第１半導体チップ１００をそれぞれ搭載することができる。
【0058】
複数の第１半導体チップ１００は、図４ｆの工程で製造された結果物であることができる。本工程による搭載過程で、一定の圧力が適用されると、導電性バンプ３１０は非導電性フィルム３２０を貫通して第２コンタクトパッド２５０に接続され、第１コンタクトパッド１５０は第２コンタクトパッド２５０にそれぞれ導電性バンプ３１０によりボンディングされることができる。次いで、非導電性フィルム３２０は硬化されることができる。硬化された非導電性フィルム３２０は、第１及び第２半導体チップ１００、２００の間で導電性バンプ３１０を保護する役割を果たすことができる。本工程において、第１半導体チップ１００の第１導電性ポスト３３０が上に向くように配置されることができる。
【0059】
次いで、図５ｄを参照すると、第２配線構造体２２０上に、上記複数の第１半導体チップ１００及びそれぞれの第１モールディング層３４０と、第２導電性ポスト３５０を囲むように第２モールディング層３６０を形成する。
【0060】
本工程は、第２配線構造体２２０上に第１モールディング層３４０及び第２導電性ポスト３５０を覆うように第２モールディング部材３６０’を形成し、次いで、第１及び第２導電性ポスト３３０、３５０が露出するように第２モールディング部材３６０’を平坦化させる方式により行うことができる。このように得られた第２モールディング層３６０は、第２導電性ポスト３５０の上端と実質的に平坦な上面を有し、第２モールディング層３６０の上面は、第１モールディング層３４０の上面及び第１導電性ポスト３３０の上端とも実質的に平坦な共面をなすことができる。一部の実施形態において、第２モールディング層３６０は、第１モールディング層３４０と異なる絶縁物質で形成されることができる。これと異なって、第２モールディング層３６０を第１モールディング層３４０と同一の物質で形成しても、異なる工程により形成されるため、第２モールディング層３６０は第１モールディング層３４０と視覚的に識別される界面を有することができる。
【0061】
次に、図５ｅを参照すると、第１モールディング層３４０及び第２モールディング層３６０上に配置されるパッシベーション層３８０を形成し、パッシベーション層３８０を介して第１及び第２導電性ポスト３３０、３５０にそれぞれ連結される複数の導電性連結構造体３９０を形成する。次いで、図５ｆを参照すると、第３接着フィルム４４５に付着した後、複数の半導体パッケージ３００が得られるように切断する工程を行う。
【0062】
本実施形態において、第１及び第２モールディング層３４０、３６０の上面に追加的な再配線構造体を導入することなく、パッシベーション層３８０が形成されることができる。これにより、第１及び第２導電性連結構造体３９０Ａ、３９０Ｂはそれぞれ、第１及び第２導電性ポスト３３０、３５０と重なる領域に一対一に対応付けられて提供されることができる。
【0063】
図６ａから図６ｅは、図３に示された半導体パッケージの製造方法の一部の工程（第１半導体チップの製造）を説明するための主要工程の断面図である。本工程は、図３に示された半導体パッケージ３００Ａに採用された第１半導体チップ１００’の製造工程と理解されることができる。
【0064】
図６ａを参照すると、複数の第１半導体チップ１００Ｕが実現された第１ウエハー１１０Ｗ’の第１配線構造体１２０上に第１コンタクトパッド１５０を形成することができる。
【0065】
第１ウエハー１１０Ｗ’は、複数の第１半導体チップ１００Ｕのための素子が実現された第１活性面１１０Ａと、その反対に位置した第１非活性面１１０Ｂと、を有する。第１ウエハー１１０Ｗ’の第１活性面１１０Ａから第１配線構造体１２０に連結された貫通電極１３０が形成される。第１ウエハー１１０Ｗ’の第１活性面１１０Ａ上には第１配線層１２５を有する第１配線構造体１２０が形成され、第１配線層１２５は貫通電極１３０のそれぞれに連結されることができる。第１貫通電極１３０と第１配線構造体１２０（特に、第１配線層１２５）は、複数の第１半導体チップ１００Ｕのための単位領域に同一の形態で繰り返し配列されることができる。次いで、第１コンタクトパッド１５０を第１配線層と連結されるように形成することができる。例えば、最上位の絶縁層１２１に、最上位の第１配線層１２５の一部領域を開放する開口を形成した後、該第１配線層１２５に連結されるように、めっき工程を用いて第１コンタクトパッド１５０を形成することができる。追加的に、第１コンタクトパッド１５０上にそれぞれ第２半導体チップ２００とボンディングのための導電性バンプ３１０を形成することができる。
【0066】
次に、図６ｂを参照すると、第１ウエハー１１０Ｗをキャリア基板４１０に転写した後、第１ウエハー１１０Ｗの非活性面１１０Ｂに対する研磨工程を行い、第１ウエハー１１０Ｗの研磨された表面に、貫通電極１３０に連結される再配線構造体１４０を形成することができる。
【0067】
第１ウエハー１１０Ｗ’を接着層４１５を用いてキャリア基板４１０に転写させた後、ウエハー１１０Ｗの研磨工程を行う。図６ａに示されたラインＰＬ１’まで研磨工程を行うことで、第１ウエハー１１０Ｗを所望の厚さに減少させ、第１ウエハー１１０Ｗの非活性面１１０Ｂから貫通電極１３０の一端が露出することができる。かかる研磨工程はＣＭＰ工程により行うことができ、これと異なって、エッチバック工程により行ってもよい。
【0068】
各レベルで、絶縁層１４１を形成した後、絶縁層１４１におけるビア形成位置に孔を形成し、同一のめっき工程により、再配線パターン１４２と再配線ビア１４３が一体化された再配線層１４５を形成し、このような工程を必要な層数に応じて繰り返し行うことで、所望の再配線構造体１４０を形成することができる。
【0069】
次いで、図６ｃを参照すると、再配線構造体１４０上に第１導電性ポスト３３０を形成し、第１導電性ポスト３３０を囲む第１モールディング層３４０を形成することができる。
【0070】
再配線構造体１４０上に第１導電性ポスト３３０を形成することができる。例えば、絶縁層１４１に再配線層１４５の一部領域（再配線パターン１４２の一部領域）が露出するように開口を形成し、露出した領域から、めっき工程を用いて第１導電性ポスト３３０を形成することができる。
【0071】
次いで、再配線構造体１４０上に、第１導電性ポスト３３０を覆うように第１モールディング部材３４０’を形成し、第１導電性ポスト３３０が露出するように第１モールディング部材３４０’を平坦化させることで、第１導電性ポスト３３０の上端と実質的に平坦な上面を有する第１モールディング層３４０を形成することができる。例えば、第１モールディング部材３４０’はＥＭＣのような絶縁性樹脂を含むことができる。
【0072】
次に、図６ｄを参照すると、第１ウエハー１１０Ｗを第１接着フィルム４２５’に付着させた後、キャリア基板４１０を第１ウエハー１１０Ｗの第１コンタクトパッド１５０が形成された面から分離させ、図６ｅを参照すると、第１ウエハー１１０Ｗを複数の第１半導体チップ１００に切断することができる。切断工程の前に、第１配線構造体１２０の第１コンタクトパッド１５０が形成された面に、導電性バンプ３１０を覆うように非導電性フィルム３２０を適用することができる。
【0073】
図７ａから図７ｄは、図３に示された半導体パッケージの製造方法の他の一部の工程（最終パッケージの製造）を説明するための主要工程の断面図である。本工程は、図６ｅの工程で製造された第１半導体チップ１００’を用いて、図３に示された半導体パッケージ３００Ａを製造する工程と理解されることができる。
【0074】
図７ａを参照すると、複数の第２半導体チップ２００Ｕが実現された第２ウエハー２１０Ｗを準備し、第２配線構造体２２０の第１領域Ａ１及び第２領域Ａ２上に複数の第１半導体チップ１００及び第２導電性ポスト３５０を配置する。
【0075】
第２ウエハー２１０Ｗ’は、図５ａで説明されたように、複数の第２半導体チップ２００Ｕのための素子が実現された第２活性面２１０Ａと、その反対に位置した第２非活性面２１０Ｂと、を有する。第２ウエハー２１０Ｗ’の第２活性面２１０Ａに、第２配線層２２５を有する第２配線構造体２２０が形成され、第２配線層２２５は第２活性面２１０Ａ（特に、素子）に連結されることができる。次いで、第２配線構造体２２０の第１領域Ａ１上に第２コンタクトパッド２５０を形成することができる。
【0076】
第２配線構造体２２０の第２領域Ａ２に、第２導電性ポスト３５０を第２配線層２２５に連結されるように形成することができる。例えば、第２絶縁層２２１に、第２配線層２２５の一部領域（第２配線パターン２２２の一部領域）が露出するように開口を形成し、露出した領域から、めっき工程を用いて第２導電性ポスト３５０を形成することができる。
【0077】
第２配線構造体２２０の第１領域Ａ１に、図６ｅの工程で製造された複数の第１半導体チップ１００’が搭載されることができる。複数の第１半導体チップ１００’に一定の圧力が適用されると、導電性バンプ３１０は非導電性フィルム３２０を貫通して第２コンタクトパッド２５０に接続され、第１コンタクトパッド１５０は、第２コンタクトパッド２５０にそれぞれ導電性バンプ３１０によりボンディングされることができる。次いで、非導電性フィルム３２０は硬化されることができる。本工程では、第１半導体チップ１００の第１導電性ポスト３３０が上に向くように配置されることができる。
【0078】
次いで、図７ｂを参照すると、第２配線構造体２２０上に、上記複数の第１半導体チップ１００及びそれぞれの第１モールディング層３４０と、第２導電性ポスト３５０を囲むように第２モールディング層３６０を形成する。
【0079】
本工程は、第２配線構造体２２０上に第１モールディング層３４０及び第２導電性ポスト３５０を覆うように第２モールディング部材３６０’を形成し、次いで、第１及び第２導電性ポスト３３０、３５０が露出するように第２モールディング部材３６０’を平坦化させる方式により行うことができる。このように得られた第２モールディング層３６０は、第２導電性ポスト３５０の上端と実質的に平坦な上面を有し、第２モールディング層３６０の上面は、第１モールディング層３４０の上面及び第１導電性ポスト３３０の上端とも実質的に平坦な共面をなすことができる。第２モールディング層３６０を第１モールディング層３４０と同一の物質で形成しても、異なる工程により形成されるため、第２モールディング層３６０は第１モールディング層３４０と視覚的に識別される界面を有することができる。
【0080】
次に、図７ｃを参照すると、第１モールディング層３４０及び第２モールディング層３６０上に配置されるパッシベーション層３８０を形成し、パッシベーション層３８０を介して第１及び第２導電性ポスト３３０、３５０にそれぞれ連結される複数の導電性連結構造体３９０を形成する。次いで、図７ｄを参照すると、第２接着フィルム４２５’に付着した後、複数の半導体パッケージ３００Ａが得られるように切断する工程を行う。
【0081】
本実施形態において、第１及び第２モールディング層３４０、３６０の上面に追加的な再配線構造体を導入することなく、パッシベーション層３８０が形成されることができる。これにより、第１及び第２導電性連結構造体３９０Ａ、３９０Ｂはそれぞれ、第１及び第２導電性ポスト３３０、３５０と重なる領域に一対一に対応付けられて提供されることができる。
【0082】
図８は本発明の一実施形態による半導体パッケージの側断面図である。
【0083】
図８を参照すると、本実施形態による半導体パッケージ３００Ｂは、第１及び第２モールディング層３４０、３６０とパッシベーション層３８０との間に追加的な再配線構造体２４０が採用される点と、追加的な再配線構造体２４０により導電性連結構造体３９０の配列が異なる点を除き、図１及び図２ａから図２ｃに示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃに示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0084】
本実施形態による半導体パッケージ３００Ｂは、第１半導体チップ１００の一面（すなわち、非活性面）に配置された第１再配線構造体１４０の他にも、第１及び第２モールディング層３４０、３６０とパッシベーション層３８０との間に配置された第２再配線構造体２４０をさらに含むことができる。
【0085】
第２再配線構造体２４０は、絶縁層２４１と、絶縁層２４１に形成された第２再配線層２４５と、を含み、第２再配線層２４５は、第２再配線パターン２４２と、第２再配線パターン２４２の層間連結のための第２再配線ビア２４３と、を含むことができる。第２再配線層２４５は、第１及び第２導電性ポスト３３０、３５０に連結され、外部回路に連結するための導電性連結構造体３９０の位置を再配列することができる。上述の実施形態と類似して、導電性連結構造体３９０は、第１導電性ポスト３３０にそれぞれ連結された第１導電性連結構造体３９０Ａと、第２導電性ポスト３５０にそれぞれ連結された第２導電性連結構造体３９０Ｂと、を含むことができる。但し、第１及び第２導電性連結構造体３９０Ａ、３９０Ｂは、それに関連する第１及び第２導電性ポスト３３０、３５０と重ならない位置に再配列されることもできる。
【0086】
【0087】
図９及び図１０を参照すると、本実施形態による半導体パッケージ３００Ｃは、複数の第１半導体チップ１００Ａ、１００Ｂが採用された点を除き、図１及び図２ａから図２ｃに示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃに示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0088】
本実施形態による半導体パッケージ３００Ｃは、第２半導体チップ２００上に水平方向に並んで配列された複数（例えば、２つ）の第１半導体チップ１００Ａ、１００Ｂを含むことができる。２つの第１半導体チップ１００Ａ、１００Ｂはそれぞれ、図４ａから図４ｅの工程により製造された半導体チップであることができる。換言すれば、２つの第１半導体チップ１００Ａ、１００Ｂはそれぞれ再配線構造体１４０を含むことができ、第１導電性ポスト３３０と、これを囲む第１モールディング層３４０も個別的に含むことができる。本実施形態において、２つの第１半導体チップ１００Ａ、１００Ｂは、同一の形態（また、同一の厚さ）を有することが例示されているが、これと異なって、異なる形態の半導体チップを含んでもよい。このような形態は、図１１から図１３に例示されている。
【0089】
【0090】
図１１及び図１２を参照すると、本実施形態による半導体パッケージ３００Ｄは、第２半導体チップ２００上に水平に並んで搭載された２つの第１半導体チップ１００Ａ’、１００Ｂが互いに異なる形態のチップである点と、第１半導体チップ１００Ａ’、１００Ｂ及び第２導電性ポスト３５０の配列が非対称である点を除き、図９及び図１０に示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃとともに図９及び図１０に示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0091】
本実施形態による半導体パッケージ３００Ｄは、第２半導体チップ２００上に水平方向に並んで配列された２つの第１半導体チップ１００Ａ’、１００Ｂを含み、２つの第１半導体チップ１００Ａ’、１００Ｂは互いに異なる形態のチップであることができる。例えば、２つの第１半導体チップ１００Ａ’、１００Ｂは、互いに異なる機能を実現するためのチップで構成されることができる。一部の実施形態において、２つの第１半導体チップ１００Ａ’、１００Ｂは、互いに異なるサイズ、すなわち、互いに異なる面積及び／または厚さを有することができる。
【0092】
図１１に示されたように、一方の第１半導体チップ１００Ａ’は第１厚さｔ１を有し、他方の第１半導体チップ１００Ｂは第１厚さｔ１より大きい第２厚さｔ２を有することができる。この場合、一方の第１導電性ポスト３３０’の高さｈ１は、他方の第１導電性ポスト３３０の高さｈ２より大きいことができる。このように、第１半導体チップ１００Ａ’、１００Ｂの厚さの差（ｔ２－ｔ１）を補償して最終の実装高さが互いに同一のレベルに位置するように、２つの第１半導体チップ１００Ａ’、１００Ｂの第１導電性ポスト３３０’、３３０は互いに異なる高さ（ｈ１、ｈ２）に形成されることができる。
【0093】
また、本実施形態では、第１半導体チップ１００Ａ’、１００Ｂ及び第２導電性ポスト３５０の配列が非対称に配列されることができる。第２導電性ポスト３５０は、第２半導体チップ２００の反対側の両角部で異なる列（例えば、左側１列、右側２列）に配列されることができ、２つの第１半導体チップ１００Ａ’、１００Ｂの間にも配列されることができる。このように、第２導電性ポスト３５０は多様に配列されることができる。
【0094】
図１３は本発明の一実施形態による半導体パッケージの側断面図である。
【0095】
図１３を参照すると、本実施形態による半導体パッケージ３００Ｅは、第２半導体チップ２００上に水平に並んで搭載された２つの第１半導体チップ１００Ａ’’、１００Ｂが互いに異なる形態である点を除き、図１１及び図１２に示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃとともに図９から図１２に示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0096】
第２半導体チップ２００上に搭載された２つの第１半導体チップ１００Ａ’’、１００Ｂは、互いに異なる形態のチップであることができる。例えば、２つの第１半導体チップ１００Ａ’’、１００Ｂは、図１１に示された実施形態と類似して、互いに異なる面積及び／または厚さを有することができる。図１３を参照すると、左側の第１半導体チップ１００Ａ’’は右側の第１半導体チップ１００Ａ’’と反転された構造を有することができる。すなわち、左側の第１半導体チップ１００Ａ’’は、図３に示された第１半導体チップ１００と類似して、その再配線構造体１４０’が第２半導体チップ２００と向かい合うように配置されることができる。左側の第１半導体チップ１００Ａ’’の第１コンタクトパッド１５０’は第１配線構造体１２０’上に形成されることができる。また、左側の第１半導体チップ１００Ａ’’は、再配線構造体１４０上に配置された第１導電性ポスト３３０’及び第１モールディング層３４０’を含むことができる。このように、複数の第１半導体チップのうち何れか１つが他の半導体チップと異なって、反転された構造を有するように搭載されることができる。
【0097】
図１４は本発明の一実施形態による半導体パッケージの側断面図である。
【0098】
図１４を参照すると、本実施形態による半導体パッケージ３００Ｆは、第２半導体チップ２００上に垂直方向に積層された複数の第１半導体チップ１００Ｃ１、１００Ｃ２、１００Ｃ３、１００Ｃ４が搭載された点を除き、図１及び図２ａから図２ｃに示された実施形態と類似の構造と理解することができる。したがって、図１及び図２ａから図２ｃに示された実施形態の説明は、特に別段の説明がない限り、本実施形態についての説明に結合されることができる。
【0099】
本実施形態による半導体パッケージ３００Ｆは、第２半導体チップ２００上に垂直方向に積層された複数の第１半導体チップ１００Ｃ１、１００Ｃ２、１００Ｃ３、１００Ｃ４を含むチップスタック１００Ｓを含むことができる。本実施形態において、第１半導体チップは４個であることが例示されたが、これに限定されず、２つ以上の他の数の第２半導体チップ２００を含んでもよい。
【0100】
第１半導体チップ１００Ｃ１、１００Ｃ２、１００Ｃ３、１００Ｃ４はそれぞれ、互いに反対に位置した活性面及び非活性面を有する第１半導体基板１１０と、活性面上に配置された第１配線構造体１２０と、第１半導体基板１１０を貫通し、第１配線構造体１２０に連結される貫通電極１３０と、非活性面上に配置された後面保護層１６０と、を含む。また、第１半導体チップ１００Ｃ１、１００Ｃ２、１００Ｃ３、１００Ｃ４はそれぞれ、第１配線構造体１２０上に配置された前面コンタクトパッド１５０Ａと、後面保護層１６０上に配置された後面コンタクトパッド１５０Ｂと、を含み、前面コンタクトパッド１５０Ａと後面コンタクトパッド１５０Ｂはそれぞれ貫通電極１３０により互いに連結されることができる。
【0101】
最上位の第１半導体チップ１００Ｃ１の前面コンタクトパッド１５０Ａは、第２半導体チップ２００の第２コンタクトパッド２５０にそれぞれ導電性バンプ３１０により連結されることができる。最上位の第１半導体チップ１００Ｃ１と第２半導体チップ２００との間には、導電性バンプ３１０を囲む非導電性フィルム３２０が配置されることができる。
【0102】
また、最下位の第１半導体チップ１００Ｃ４は、非活性面上に配置された再配線構造体を含むことができる。再配線構造体は、上述の実施形態で説明されたように、絶縁層１４１と、絶縁層１４１内に形成された再配線層１４５と、を含み、再配線層１４５は、再配線パターン１４２と、再配線パターン１４２の層間連結のための再配線ビア１４３と、を含むことができる。第１半導体チップ１００の第１コンタクトパッド１５０は、再配線構造体１４０上に配置され、再配線層１４５に電気的に連結されることができる。
【0103】
再配線構造体１４０上には、第１導電性ポスト３３０と、第１導電性ポスト３３０を囲む第１モールディング層３４０が形成されることができる。第１モールディング層３４０は、第１導電性ポスト３３０の上端と実質的に平坦な上面を有することができる。第１モールディング層３４０は、チップスタック１００Ｓの側面と平坦な側面を有することができる。
【0104】
第２モールディング層３６０は、第２配線構造体２２０の第２領域上に配置され、第２導電性ポスト３５０及び第１半導体チップ１００を囲むように形成されることができる。図１４に示されたように、第２モールディング層３６０は、第２導電性ポスト３５０の上端と実質的に平坦な上面を有し、第２モールディング層３６０の上面は、第１モールディング層３４０の上面及び第１導電性ポスト３３０の上端とも実質的に平坦な共面をなすことができる。
【0105】
本実施形態に採用された導電性連結構造体３９０は、第１導電性ポスト３３０にそれぞれ連結された第１導電性連結構造体３９０Ａと、第２導電性ポスト３５０にそれぞれ連結された第２導電性連結構造体３９０Ｂと、を含むことができる。図１に示されたように、パッシベーション層３８０は、再配線層（ＲＤＬ）のような追加的な再配線構造体を導入することなく、第１及び第２モールディング層３４０、３６０の上面に接するように形成されることができる。第１及び第２導電性連結構造体３９０Ａ、３９０Ｂはそれぞれ、第１及び第２導電性ポスト３３０、３５０と重なる領域に一対一に対応付けられて配置されることができる。
【0106】
これに限定されないが、第１半導体チップ１００Ｃ１、１００Ｃ２、１００Ｃ３、１００Ｃ４は、揮発性メモリーチップ及び／または不揮発性メモリーチップのようなメモリー素子であることができ、チップスタック１００ＳはＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）であることができる。また、第２半導体チップ２００は、メモリー素子を駆動するための制御チップであることができる。
【0107】
本発明は、上述の実施形態及び添付図面により限定されるものではなく、添付の特許請求の範囲により限定しようとする。したがって、特許請求の範囲に記載の本発明の技術的思想から外れない範囲内で、当技術分野の通常の知識を有する者により多様な形態の置換、変形、及び変更と、実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0108】
１００、１００Ａ、１００Ｂ、１００Ｃ 第１半導体チップ
１１０ 第１半導体基板
１１０Ａ 第１活性面
１１０Ｂ 第１非活性面
１２０ 第１配線構造体
１２１ 第１絶縁層
１２２ 第１配線パターン
１２３ 第１配線ビア
１２５ 第１配線層
１３０ 貫通電極
１４０ 再配線構造体
１４１ 絶縁層
１４２ 第１再配線パターン
１４３ 第１再配線ビア
１４５ 再配線層
１５０ 第１コンタクトパッド
２００ 第２半導体チップ
２１０ 第２半導体基板
２１０Ａ 第２活性面
２１０Ｂ 第２非活性面
２２０ 第２配線構造体
２２１ 第２絶縁層
２２２ 第２配線パターン
２２３ 第２配線ビア
２２５ 第２配線層
２５０ 第２コンタクトパッド
３１０ 導電性バンプ
３２０ 非導電性フィルム
３３０ 第１導電性ポスト
３４０ 第１モールディング層
３５０ 第２導電性ポスト
３６０ 第２モールディング層
３８０ パッシベーション層
３９２ 導電性ピラー
３９５ 半田ボール
３９０Ａ 第１導電性連結構造体
３９０Ｂ 第２導電性連結構造体
３００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、３００Ｆ 半導体パッケージ
１１０ 第１半導体基板
１１０Ａ 第１活性面
１１０Ｂ 第１非活性面
１２０ 第１配線構造体
１２１ 第１絶縁層
１２２ 第１配線パターン
１２３ 第１配線ビア
１２５ 第１配線層
１３０ 貫通電極
１４０ 再配線構造体
１４１ 絶縁層
１４２ 第１再配線パターン
１４３ 第１再配線ビア
１４５ 再配線層
１５０ 第１コンタクトパッド
２００ 第２半導体チップ
２１０ 第２半導体基板
２１０Ａ 第２活性面
２１０Ｂ 第２非活性面
２２０ 第２配線構造体
２２１ 第２絶縁層
２２２ 第２配線パターン
２２３ 第２配線ビア
２２５ 第２配線層
２５０ 第２コンタクトパッド
３１０ 導電性バンプ
３２０ 非導電性フィルム
３３０ 第１導電性ポスト
３４０ 第１モールディング層
３５０ 第２導電性ポスト
３６０ 第２モールディング層
３８０ パッシベーション層
３９２ 導電性ピラー
３９５ 半田ボール
３９０Ａ 第１導電性連結構造体
３９０Ｂ 第２導電性連結構造体
３００、３００Ａ、３００Ｂ、３００Ｃ、３００Ｄ、３００Ｅ、３００Ｆ 半導体パッケージ
【図1】
【図2a】
【図2b】
【図2c】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図4f】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図6a】
【図6b】
【図6c】
【図6d】
【図6e】
【図7a】
【図7b】
【図7c】
【図7d】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】