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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023176087
(43)【公開日】2023-12-13
(54)【発明の名称】不揮発性メモリセル及び不揮発性半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231206BHJP
H01L 21/336 20060101ALI20231206BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022088177
(22)【出願日】2022-05-31
(71)【出願人】
【識別番号】511229547
【氏名又は名称】株式会社フローディア
(74)【代理人】
【識別番号】110002675
【氏名又は名称】弁理士法人ドライト国際特許事務所
(72)【発明者】
【氏名】谷口 泰弘
(72)【発明者】
【氏名】奥山 幸祐
(72)【発明者】
【氏名】白田 理一郎
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA06
5F083GA09
5F083GA10
5F083JA02
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083LA21
5F083PR07
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
(57)【要約】
【課題】集積化及び小型化を図ることができる不揮発性メモリセル及び不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置では、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣについて３次元構造を実現することができ、当該メモリセルＣを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣの集積化及び小型化を図ることができる。
【選択図】図２
【解決手段】不揮発性半導体記憶装置では、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣについて３次元構造を実現することができ、当該メモリセルＣを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣの集積化及び小型化を図ることができる。
【選択図】図２
【特許請求の範囲】
【請求項1】
基板の表面の面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、
前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有する、不揮発性メモリセル。
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、
前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有する、不揮発性メモリセル。
【請求項2】
前記多層絶縁層は、前記メモリゲート電極の側面に設けられ、
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に設けられ、
前記半導体層は、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層との各側面にそれぞれ接し、
前記多層絶縁層は、
前記第１メモリゲート絶縁層が前記メモリゲート電極の側面に接し、前記電荷蓄積層が前記第１メモリゲート絶縁層の側面に接し、前記第２メモリゲート絶縁層が、前記電荷蓄積層の側面及び前記半導体層の側面に接する、
請求項１に記載の不揮発性メモリセル。
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に設けられ、
前記半導体層は、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層との各側面にそれぞれ接し、
前記多層絶縁層は、
前記第１メモリゲート絶縁層が前記メモリゲート電極の側面に接し、前記電荷蓄積層が前記第１メモリゲート絶縁層の側面に接し、前記第２メモリゲート絶縁層が、前記電荷蓄積層の側面及び前記半導体層の側面に接する、
請求項１に記載の不揮発性メモリセル。
【請求項3】
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記多層絶縁層は、前記メモリゲート電極の側面に、周方向に沿って一周に亘り設けられている、
請求項２に記載の不揮発性メモリセル。
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記多層絶縁層は、前記メモリゲート電極の側面に、周方向に沿って一周に亘り設けられている、
請求項２に記載の不揮発性メモリセル。
【請求項4】
前記半導体層は、
前記ドレイン側選択ゲート絶縁層の側面を囲うドレイン側周辺領域と、前記ソース側選択ゲート絶縁層の側面を囲うソース側周辺領域と、前記多層絶縁層の側面を囲うメモリ周辺領域と、を有し、前記ドレイン側周辺領域、前記ソース側周辺領域及び前記メモリ周辺領域が連設している、
請求項３に記載の不揮発性メモリセル。
前記ドレイン側選択ゲート絶縁層の側面を囲うドレイン側周辺領域と、前記ソース側選択ゲート絶縁層の側面を囲うソース側周辺領域と、前記多層絶縁層の側面を囲うメモリ周辺領域と、を有し、前記ドレイン側周辺領域、前記ソース側周辺領域及び前記メモリ周辺領域が連設している、
請求項３に記載の不揮発性メモリセル。
【請求項5】
平面視における、前記ドレイン側選択ゲート絶縁層から前記ドレイン側周辺領域の外面までの距離、前記ソース側選択ゲート絶縁層から前記ソース側周辺領域の外面までの距離、及び、前記多層絶縁層から前記メモリ周辺領域の外面までの距離が、それぞれ４０ｎｍ未満である、
請求項４に記載の不揮発性メモリセル。
請求項４に記載の不揮発性メモリセル。
【請求項6】
前記半導体層は、
隣接する前記メモリ周辺領域と前記ドレイン側周辺領域とを連設するメモリ・ドレイン領域連設部と、
隣接する前記メモリ周辺領域と前記ソース側周辺領域とを連設するメモリ・ソース領域連設部と、
を備える、
請求項５に記載の不揮発性メモリセル。
隣接する前記メモリ周辺領域と前記ドレイン側周辺領域とを連設するメモリ・ドレイン領域連設部と、
隣接する前記メモリ周辺領域と前記ソース側周辺領域とを連設するメモリ・ソース領域連設部と、
を備える、
請求項５に記載の不揮発性メモリセル。
【請求項7】
前記半導体層は、
平面視における、前記ドレイン側選択ゲート絶縁層から、前記ドレイン側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下であり、
平面視における、前記ソース側選択ゲート絶縁層から、前記ソース側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下である、
請求項４に記載の不揮発性メモリセル。
平面視における、前記ドレイン側選択ゲート絶縁層から、前記ドレイン側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下であり、
平面視における、前記ソース側選択ゲート絶縁層から、前記ソース側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下である、
請求項４に記載の不揮発性メモリセル。
【請求項8】
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極は、
拡径部と、前記拡径部よりも径が小さい縮径部とが軸方向に沿って交互に形成されており、
前記拡径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して前記半導体層が設けられており、前記縮径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して層間絶縁層が設けられている、
請求項１に記載の不揮発性メモリセル。
拡径部と、前記拡径部よりも径が小さい縮径部とが軸方向に沿って交互に形成されており、
前記拡径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して前記半導体層が設けられており、前記縮径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して層間絶縁層が設けられている、
請求項１に記載の不揮発性メモリセル。
【請求項9】
前記基板の上に前記絶縁層を介して立設された柱状のアシストゲート電極と、
前記アシストゲート電極の側面に設けられ、かつ、前記半導体層と前記ドレイン拡散層と前記ソース拡散層とから、前記アシストゲート電極を電気的に分離するアシストゲート絶縁層と、
を備え、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極の各側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層と、前記半導体層と、前記アシストゲート絶縁層とを介して前記アシストゲート電極が配置されている、
請求項１に記載の不揮発性メモリセル。
前記アシストゲート電極の側面に設けられ、かつ、前記半導体層と前記ドレイン拡散層と前記ソース拡散層とから、前記アシストゲート電極を電気的に分離するアシストゲート絶縁層と、
を備え、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極の各側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層と、前記半導体層と、前記アシストゲート絶縁層とを介して前記アシストゲート電極が配置されている、
請求項１に記載の不揮発性メモリセル。
【請求項10】
前記アシストゲート電極は、前記ドレイン側選択ゲート電極に対向配置されたドレイン側アシストゲート電極と、前記ソース側選択ゲート電極に対向配置されたソース側アシストゲート電極と、前記メモリゲート電極に対向配置されたメモリ側アシストゲート電極と、であり、
前記ドレイン側アシストゲート電極と前記ソース側アシストゲート電極と前記メモリ側アシストゲート電極とが別体で構成されている、
請求項９に記載の不揮発性メモリセル。
前記ドレイン側アシストゲート電極と前記ソース側アシストゲート電極と前記メモリ側アシストゲート電極とが別体で構成されている、
請求項９に記載の不揮発性メモリセル。
【請求項11】
前記ドレイン側選択ゲート電極と前記ソース側選択ゲート電極との間には、柱状の複数のメモリゲート電極が設けられている、
請求項１に記載の不揮発性メモリセル。
請求項１に記載の不揮発性メモリセル。
【請求項12】
基板の表面の面方向に行列状に配置された複数の不揮発性メモリセルが、前記面方向と直交する垂直方向に沿って階層的に配置された不揮発性半導体記憶装置であって、
前記不揮発性メモリセルが請求項１～１１のいずれか１項に記載の不揮発性メモリセルである、不揮発性半導体記憶装置。
前記不揮発性メモリセルが請求項１～１１のいずれか１項に記載の不揮発性メモリセルである、不揮発性半導体記憶装置。
【請求項13】
前記基板の上には前記垂直方向に沿って半導体層と層間絶縁層とが交互に積層され、
積層された前記半導体層と前記層間絶縁層とを前記垂直方向に貫く複数の孔が形成され、
前記基板の上に絶縁層を介して立設された柱状のドレイン側選択ゲート電極と、前記ドレイン側選択ゲート電極の側面に設けられたドレイン側選択ゲート絶縁層と、が前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のソース側選択ゲート電極と、前記ソース側選択ゲート電極の側面に設けられたソース側選択ゲート絶縁層と、が他の前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のメモリゲート電極と、前記メモリゲート電極の側面に設けられた多層絶縁層と、が他の前記孔に設けられた構成を有し、
同じ前記垂直方向に並ぶ、階層が異なる前記複数の不揮発性メモリセルは、
前記ドレイン側選択ゲート電極及び前記ドレイン側選択ゲート絶縁層と、前記ソース側選択ゲート電極及び前記ソース側選択ゲート絶縁層と、前記メモリゲート電極及び前記多層絶縁層と、をそれぞれ共有している、
請求項１２に記載の不揮発性半導体記憶装置。
積層された前記半導体層と前記層間絶縁層とを前記垂直方向に貫く複数の孔が形成され、
前記基板の上に絶縁層を介して立設された柱状のドレイン側選択ゲート電極と、前記ドレイン側選択ゲート電極の側面に設けられたドレイン側選択ゲート絶縁層と、が前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のソース側選択ゲート電極と、前記ソース側選択ゲート電極の側面に設けられたソース側選択ゲート絶縁層と、が他の前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のメモリゲート電極と、前記メモリゲート電極の側面に設けられた多層絶縁層と、が他の前記孔に設けられた構成を有し、
同じ前記垂直方向に並ぶ、階層が異なる前記複数の不揮発性メモリセルは、
前記ドレイン側選択ゲート電極及び前記ドレイン側選択ゲート絶縁層と、前記ソース側選択ゲート電極及び前記ソース側選択ゲート絶縁層と、前記メモリゲート電極及び前記多層絶縁層と、をそれぞれ共有している、
請求項１２に記載の不揮発性半導体記憶装置。
【請求項14】
行ごとにそれぞれ設けられ、異なる階層も含め同一行に並ぶ前記ドレイン側選択ゲート電極に接続される複数のドレイン側選択ゲート線と、
行ごとにそれぞれ設けられ、異なる階層も含め同一行に並ぶ前記ソース側選択ゲート電極に接続される複数のソース側選択ゲート線と、
行ごとにそれぞれ設けられ、異なる階層も含め同一行に並ぶ前記メモリゲート電極に接続される複数のワード線と、
を備える、請求項１２に記載の不揮発性半導体記憶装置。
行ごとにそれぞれ設けられ、異なる階層も含め同一行に並ぶ前記ソース側選択ゲート電極に接続される複数のソース側選択ゲート線と、
行ごとにそれぞれ設けられ、異なる階層も含め同一行に並ぶ前記メモリゲート電極に接続される複数のワード線と、
を備える、請求項１２に記載の不揮発性半導体記憶装置。
【請求項15】
前記不揮発性メモリセルは、
対の前記ドレイン側選択ゲート電極及び前記ソース側選択ゲート電極の間に、複数の前記メモリゲート電極が立設されており、
前記不揮発性メモリセルの行ごとにそれぞれ設けられた、同一行に並ぶ前記メモリゲート電極ごとに、前記ワード線が設けられている、
請求項１４に記載の不揮発性半導体記憶装置。
対の前記ドレイン側選択ゲート電極及び前記ソース側選択ゲート電極の間に、複数の前記メモリゲート電極が立設されており、
前記不揮発性メモリセルの行ごとにそれぞれ設けられた、同一行に並ぶ前記メモリゲート電極ごとに、前記ワード線が設けられている、
請求項１４に記載の不揮発性半導体記憶装置。
【請求項16】
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記不揮発性メモリセルの半導体層に接続される複数のドレイン拡散層と、
階層ごとにそれぞれ前記ドレイン拡散層と並走し列方向に延設され、かつ、同一列の前記不揮発性メモリセルの前記半導体層に接続される複数のソース拡散層と、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記ドレイン拡散層に接続される複数のビット線と、
階層ごとにそれぞれ前記ビット線と並走し列方向に延設され、かつ、同一列の前記ソース拡散層に接続される複数のソース線と、
を備え、
前記基板の上に、前記半導体層、前記ドレイン拡散層、前記ソース拡散層、前記ビット線及び前記ソース線が設けられた層と、層間絶縁層と、が前記垂直方向に沿って交互に積層されている、
請求項１２に記載の不揮発性半導体記憶装置。
階層ごとにそれぞれ前記ドレイン拡散層と並走し列方向に延設され、かつ、同一列の前記不揮発性メモリセルの前記半導体層に接続される複数のソース拡散層と、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記ドレイン拡散層に接続される複数のビット線と、
階層ごとにそれぞれ前記ビット線と並走し列方向に延設され、かつ、同一列の前記ソース拡散層に接続される複数のソース線と、
を備え、
前記基板の上に、前記半導体層、前記ドレイン拡散層、前記ソース拡散層、前記ビット線及び前記ソース線が設けられた層と、層間絶縁層と、が前記垂直方向に沿って交互に積層されている、
請求項１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリセル及び不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
非特許文献１には、円柱状のゲート電極と、ゲート電極の側面に周方向に沿って一周に亘り設けられた、電荷蓄積層を含む円環状の多層絶縁層と、を共有した複数の不揮発性メモリセルが、ゲート電極の軸方向に沿って所定間隔で形成された半導体記憶装置が開示されている。この非特許文献１では、ゲート電極の軸方向に沿って所定間隔を設けてゲート絶縁層の周囲に多結晶シリコン層が設けられ、各階層の多結晶シリコン層ごとに、それぞれゲート電極の軸方向と直交する方向に並走したソース線とビット線とが接続され、不揮発性メモリセルの３次元構造化が図られている。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Yoohyun Noh et al., Synaptic Devices Based on 3-D AND Flash Memory Architecture for Neuromorphic Computing, in IEEE 11th International Memory Workshop (IMW) (2019)
【発明の概要】
【発明が解決しようとする課題】
【0004】
このように、近年、不揮発性メモリセルを３次元構造とし、２次元的なスケーリングによる制約を受けずに、不揮発性メモリセルを集積化させ、小型化を図ることが望まれている。
【0005】
本発明は以上の点を考慮してなされたもので、集積化及び小型化を図ることができる不揮発性メモリセル及び不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の不揮発性メモリセルは、基板の表面の面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、前記メモリゲート電極に接して設けられた多層絶縁層と、前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層とにそれぞれ接する半導体層と、を備え、前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有する。
【0007】
また、本発明の不揮発性半導体記憶装置は、基板の表面の面方向に行列状に配置された複数の不揮発性メモリセルが、前記面方向と直交する垂直方向に沿って階層的に配置された不揮発性半導体記憶装置であって、前記不揮発性メモリセルが上記の不揮発性メモリセルである。
【発明の効果】
【0008】
本発明によれば、不揮発性メモリセルを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、集積化及び小型化を図ることができる。
【図面の簡単な説明】
【0009】
【図1】第１実施形態に係る不揮発性半導体記憶装置の等価回路の構成を示す回路図である。
【図2】２Ａは、不揮発性メモリセルの等価回路の構成を示す回路図であり、２Ｂは、平面視での不揮発性メモリセルの断面構成を示す概略図である。
【図3】平面視でのメモリアレイの断面構成を示す断面図である。
【図6】第１実施形態の他の実施形態に係る不揮発性メモリセルの断面構成を示す断面図である。
【図7】７Ａは、書き込み動作時における不揮発性メモリセルの各部の電圧を示す回路図であり、７Ｂは、書き込み動作時における不揮発性メモリセルの動作を説明するための概略図である。
【図8】８Ａは、書き込み動作時におけるメモリアレイを説明するための回路図であり、８Ｂは、書き込み動作時における各部の電圧を示す表である。
【図9】９Ａは、消去動作時における不揮発性メモリセルの各部の電圧を示す回路図であり、９Ｂは、消去動作時における不揮発性メモリセルの動作を説明するための概略図である。
【図10】１０Ａは、消去動作時におけるメモリアレイを説明するための回路図であり、１０Ｂは、消去動作時における各部の電圧を示す表である。
【図11】１１Ａは、読み出し動作時におけるメモリアレイを説明するための回路図であり、１１Ｂは、読み出し動作時における各部の電圧を示す表であり、１１Ｃは、読み出し動作時における各部の他の電圧を示す表である。
【図12】各製造工程を説明する際に用いる断面部分の位置を示す概略図である。
【図13】メモリアレイの製造工程（１）を示す概略図であり、１３Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１３Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１３Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図14】メモリアレイの製造工程（２）を示す概略図であり、１４Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１４Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１４Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図15】メモリアレイの製造工程（３）を示す概略図であり、１５Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１５Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１５Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図16】メモリアレイの製造工程（４）を示す概略図であり、１６Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１６Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１６Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図17】メモリアレイの製造工程（５）を示す概略図であり、１７Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１７Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１７Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図18】メモリアレイの製造工程（６）を示す概略図であり、１８Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１８Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１８Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図19】メモリアレイの製造工程（７）を示す概略図であり、１９Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、１９Ｂは、図１２のＦ－Ｆ´部分の断面構成を示す断面図であり、１９Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図20】メモリアレイの製造工程（８）を示す概略図であり、２０Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、２０Ｂは、図１２のＨ－Ｈ´部分の断面構成を示す断面図であり、２０Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図21】メモリアレイの製造工程（９）を示す概略図であり、２１Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、２１Ｂは、図１２のＨ－Ｈ´部分の断面構成を示す断面図であり、２１Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図22】メモリアレイの製造工程（１０）を示す概略図であり、２２Ａは、図１２のＥ－Ｅ´部分の断面構成を示す断面図であり、２２Ｂは、図１２のＨ－Ｈ´部分の断面構成を示す断面図であり、２２Ｃは、図１２のＧ－Ｇ´部分の断面構成を示す断面図である。
【図23】第１実施形態の他の実施形態に係る不揮発性半導体記憶装置の等価回路の構成を示す回路図である。
【図24】第２実施形態に係る不揮発性半導体記憶装置に設けられたメモリアレイの等価回路の構成を示す回路図である。
【図25】２５Ａは、不揮発性メモリセルの等価回路の構成を示す回路図であり、２５Ｂは、平面視での不揮発性メモリセルの断面構成を示す概略図である。
【図26】平面視でのメモリアレイの断面構成を示す断面図である。
【図28】第２実施形態の他の実施形態に係る平面視でのメモリセルの断面図である。
【図29】２９Ａは、書き込み動作時におけるメモリアレイを説明するための回路図であり、２９Ｂは、書き込み動作時における各部の電圧を示す表である。
【図30】３０Ａは、消去動作時におけるメモリアレイを説明するための回路図であり、３０Ｂは、消去動作時における各部の電圧を示す表であり、３０Ｃは、消去動作時における各部の他の電圧を示す表である。
【図31】３１Ａは、読み出し動作時におけるメモリアレイを説明するための回路図であり、３１Ｂは、読み出し動作時における各部の電圧を示す表であり、３１Ｃは、読み出し動作時における各部の他の電圧を示す表である。
【図32】第３実施形態に係る不揮発性半導体記憶装置に設けられたメモリアレイの等価回路の構成を示す回路図である。
【図33】３３Ａは、不揮発性メモリセルの等価回路の構成を示す回路図であり、３３Ｂは、平面視での不揮発性メモリセルの断面構成を示す概略図である。
【図34】３４Ａは、書き込み動作時におけるメモリアレイを説明するための回路図であり、３４Ｂは、書き込み動作時における各部の電圧を示す表である。
【図35】３５Ａは、消去動作時におけるメモリアレイを説明するための回路図であり、３５Ｂは、消去動作時における各部の電圧を示す表であり、３５Ｃは、消去動作時における各部の他の電圧を示す表である。
【図36】３６Ａは、読み出し動作時におけるメモリアレイを説明するための回路図であり、３６Ｂは、読み出し動作時における各部の電圧を示す表であり、３６Ｃは、読み出し動作時における各部の他の電圧を示す表である。
【図37】メモリアレイの製造工程（１）を示す概略図である。
【図38】メモリアレイの製造工程（２）を示す概略図であり、３８Ａは、平面視での構成を示す概略図であり、３８Ｂは、３８ＡのＭ‐Ｍ´部分の断面構成を示す断面図である。
【図39】メモリアレイの製造工程（３）を示す概略図であり、３９Ａは、３８ＡのＭ‐Ｍ´部分における次工程での断面構成を示す断面図であり、３９Ｂは、３８ＡのＭ‐Ｍ´部分における次工程での断面構成を示す断面図である。
【図40】メモリアレイの製造工程（４）を示す概略図であり、４０Ａは、３８ＡのＭ‐Ｍ´部分における次工程での断面構成を示す断面図であり、４０Ｂは、３８ＡのＭ‐Ｍ´部分における次工程での断面構成を示す断面図である。
【図41】メモリアレイの製造工程（５）を示す概略図であり、４１Ａは、平面視での構成を示す概略図であり、４１Ｂは、４１ＡのＭ‐Ｍ´部分の断面構成を示す断面図である。
【図42】メモリアレイの製造工程（６）を示す概略図であり、４２Ａは、平面視での構成を示す概略図であり、４２Ｂは、４２ＡのＮ‐Ｎ´部分の断面構成を示す断面図であり、４２Ｃは、４２ＡのＮ‐Ｎ´部分における次工程での断面構成を示す断面図である。
【図43】メモリアレイの製造工程（７）を示す概略図であり、４３Ａは、平面視での構成を示す概略図であり、４３Ｂは、４３ＡのＯ‐Ｏ´部分の断面構成を示す断面図である。
【図44】メモリアレイの製造工程（８）を示す概略図であり、４４Ａは、４３ＡのＯ‐Ｏ´部分における次工程での断面構成を示す断面図であり、４４Ｂは、４３ＡのＯ‐Ｏ´部分における次工程での断面構成を示す断面図である。
【図45】メモリアレイの製造工程（９）を示す概略図であり、４３ＡのＯ‐Ｏ´部分における次工程での断面構成を示す断面図である。
【図46】メモリアレイの製造工程（１０）を示す概略図であり、平面視での構成を示す概略図である。
【図47】メモリアレイの製造工程（１１）を示す概略図であり、メモリアレイの断面構成を示す断面図である。
【図48】第４実施形態に係る不揮発性メモリセルの平面視での断面構成を示す概略図である。
【図49】第４実施形態に係るメモリアレイの平面視での断面構成を示す概略図である。
【図51】第４実施形態に係るメモリアレイの製造工程（１）を示す概略図である。
【図52】第４実施形態に係るメモリアレイの製造工程（２）を示す概略図であり、５２Ａは、平面視での構成を示す概略図であり、５２Ｂは、５２ＡのＳ‐Ｓ´部分の断面構成を示す断面図である。
【図53】第４実施形態に係るメモリアレイの製造工程（３）を示す概略図であり、５３Ａは、平面視での断面構成を示す概略図であり、５３Ｂは、５３ＡのＳ‐Ｓ´部分の断面構成を示す断面図である。
【図54】第４実施形態に係るメモリアレイの製造工程（４）を示す概略図であり、５４Ａは、平面視での断面構成を示す概略図であり、５４Ｂは、５４ＡのＳ‐Ｓ´部分の断面構成を示す断面図である。
【図55】第４実施形態に係るメモリアレイの製造工程（５）を示す概略図であり、５５Ａは、５４ＡのＳ‐Ｓ´部分における次工程での断面構成を示す断面図であり、５５Ｂは、５５Ａに示す工程の次工程における当該Ｓ‐Ｓ´部分の断面構成を示す断面図である。
【図56】第４実施形態に係るメモリアレイの製造工程（６）を示す概略図であり、５６Ａは、図５５ＢのＴ‐Ｔ´部分の高さ位置における平面視での構成を示す概略図であり、５６Ｂは、５６ＡのＵ‐Ｕ´部分の断面構成を示す断面図である。
【図57】第４実施形態に係るメモリアレイの製造工程（７）を示す概略図であり、５７Ａは、５４ＡのＳ‐Ｓ´部分における次工程での断面構成を示す断面図であり、５７Ｂは、５７Ａに示す工程の次工程における当該Ｓ‐Ｓ´部分の断面構成を示す断面図である。
【発明を実施するための形態】
【0010】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【0011】
（１）第１実施形態
（１－１）第１実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図１において、不揮発性半導体記憶装置１は、ロウデコーダ２ａと、カラムデコーダ２ｂと、メモリアレイＣＡと、複数のビット線ＢＬと、複数のソース線ＳＬと、複数のドレイン側選択ゲート線ＢＧＬと、複数のソース側選択ゲート線ＳＧＬと、複数のワード線ＷＬと、を備えている。なお、本実施形態では、ビット線ＢＬ及びソース線ＳＬが延設されるＸ方向を列方向（以下、列方向Ｘとも称する）とし、これらビット線ＢＬ及びソース線ＳＬと直交するドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及び複数のワード線ＷＬが延設されるＹ方向を行方向（以下、行方向Ｙとも称する）とし、Ｘ方向及びＹ方向の両方を含む面に沿った方向（以下、面方向と称する）に直交するＺ方向を垂直方向（以下、垂直方向Ｚとも称する）として説明する。
（１－１）第１実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図１において、不揮発性半導体記憶装置１は、ロウデコーダ２ａと、カラムデコーダ２ｂと、メモリアレイＣＡと、複数のビット線ＢＬと、複数のソース線ＳＬと、複数のドレイン側選択ゲート線ＢＧＬと、複数のソース側選択ゲート線ＳＧＬと、複数のワード線ＷＬと、を備えている。なお、本実施形態では、ビット線ＢＬ及びソース線ＳＬが延設されるＸ方向を列方向（以下、列方向Ｘとも称する）とし、これらビット線ＢＬ及びソース線ＳＬと直交するドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及び複数のワード線ＷＬが延設されるＹ方向を行方向（以下、行方向Ｙとも称する）とし、Ｘ方向及びＹ方向の両方を含む面に沿った方向（以下、面方向と称する）に直交するＺ方向を垂直方向（以下、垂直方向Ｚとも称する）として説明する。
【0012】
メモリアレイＣＡは、面方向において複数の不揮発性メモリセル（以下、単にメモリセルと称する）Ｃが行列状に配置されているとともに、面方向に行列状に配置された複数のメモリセルＣが、面方向と直交する垂直方向Ｚに沿って階層的に配置された構成を有する。なお、図１では、複数のメモリセルＣが面方向において３行２列に配置され、３行２列に配置された複数のメモリセルＣが上層と下層との２つの階層に設けられているメモリアレイＣＡの例を示す。
【0013】
ビット線ＢＬは、メモリアレイＣＡの階層ごとにそれぞれ列方向Ｘに延設されており、階層ごとに同一列に配置された複数のメモリセルＣに接続されている。また、ソース線ＳＬは、メモリアレイＣＡの階層ごとにそれぞれビット線ＢＬと並走し列方向Ｘに延設されており、階層ごとに同一列のメモリセルＣに接続されている。すなわち、階層ごとにそれぞれ列方向Ｘに並ぶ複数のメモリセルＣにて一のビット線ＢＬ及び一のソース線ＳＬを共有している。
【0014】
また、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬは、行（ページ）ごとにそれぞれ設けられ、異なる階層も含め同一行（同一ページ内）に並ぶ複数のメモリセルＣに接続されている。すなわち、異なる階層も含めてそれぞれ行方向Ｙに並ぶ、ページ内のメモリセルＣにて一のドレイン側選択ゲート線ＢＧＬ、一のソース側選択ゲート線ＳＧＬ及び一のワード線ＷＬを共有している。
【0015】
本実施形態に係るメモリアレイＣＡでは、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬが、下層である第２階層で行方向Ｙに延在しておらず、上層である第１階層でのみ行方向Ｙに延在しており、上層に設けたドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬが下層に配置された各メモリセルＣにもそれぞれ電気的に接続された構成を有する。
【0016】
なお、以下では、個々のメモリセルＣを区別する場合には、ｉ、ｊ及びｋをそれぞれ１、２、３、…として、第ｉ行第ｊ列第ｋ階層のものをメモリセルＣｉｊｋとして説明する。また、ビット線ＢＬ及びソース線ＳＬを特定の列や階層のものに区別する場合には、第ｊ列第ｋ階層のものをビット線ＢＬｊｋ及びソース線ＳＬｊｋとして説明し、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬを特定の行のものに区別する場合には、第ｉ行のものをドレイン側選択ゲート線ＢＧＬｉ、ソース側選択ゲート線ＳＧＬｉ及びワード線ＷＬｉとして説明する。この場合、第ｉ行第ｊ列第ｋ階層のメモリセルＣｉｊｋは、ビット線ＢＬｊｋ、ソース線ＳＬｊｋ、ドレイン側選択ゲート線ＢＧＬｉ、ソース側選択ゲート線ＳＧＬｉ及びワード線ＷＬｉにそれぞれ接続されている。なお、階層を区別しない場合には、第ｋ階層を示す「ｋ」の表記は省略し、メモリセルＣｉｊ、ビット線ＢＬｊ及びソース線ＳＬｊとして説明する。
【0017】
さらに、データの書き込み、消去及び読み出しの対象となるメモリセルＣと、対象とならないメモリセルＣとを区別する場合には、前者を「選択メモリセルＣ」、後者を「非選択メモリセルＣ」と称して説明する。
【0018】
また、本実施形態に係るメモリアレイＣＡでは、階層ごとに行列状に配置された複数のメモリセルＣの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第１階層に配置された複数のメモリセルＣの配置構成に着目して以下説明する。
【0019】
メモリセルＣは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタＤＴとメモリトランジスタＭＴとソース側選択トランジスタＳＴとを有し、これらドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴが直列接続された構成を有している。なお、メモリセルＣの構成の詳細については後述する。
【0020】
この場合、ビット線ＢＬは、対応する列の各メモリセルＣのドレイン側選択トランジスタＤＴの端部に接続され、ソース線ＳＬは、対応する列の各メモリセルＣのソース側選択トランジスタＳＴの端部に接続される。また、ドレイン側選択ゲート線ＢＧＬは、対応する行の各メモリセルＣのドレイン側選択トランジスタＤＴに接続され、ソース側選択ゲート線ＳＧＬは、対応する行の各メモリセルＣのソース側選択トランジスタＳＴに接続され、ワード線ＷＬは、対応する行の各メモリセルＣのメモリトランジスタＭＴに接続される。
【0021】
また、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬは、ロウデコーダ２ａにそれぞれ接続され、ビット線ＢＬ及びソース線ＳＬは、カラムデコーダ２ｂにそれぞれ接続されている。メモリセルＣは、接続されたビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬの電圧が、ロウデコーダ２ａ及びカラムデコーダ２ｂによって制御されることで、メモリトランジスタＭＴ１に対してデータの書き込み、データの消去、データの読み出しが行われる。
【0022】
ここで、異なる階層及び異なる列に配置された複数のメモリセルＣも含めて１つの行方向Ｙ上（面方向と直交して行方向Ｙに延びる垂直面方向（面方向の法線方向））に配置される複数のメモリセルＣの構成を１ページ（図１中、「１page」と表記）と称して説明する。図１に示すメモリアレイＣＡの例は、メモリセルＣが３行に配置されていることから３ページの構成を有するものとなる。
【0023】
そして、説明の便宜上、データの書き込み時、データを書き込むメモリセルＣを含むページを「書き込み選択ページ」と称し、データを書き込まないメモリセルＣのみで構成されるページを「書き込み非選択ページ」と称する。また、データの消去時、データを消去するメモリセルＣを含むページを「消去選択ページ」と称し、データを消去しないメモリセルＣのみで構成されるページを「消去非選択ページ」と称する。さらに、データの読み出し時、データを読み出すメモリセルＣを含むページを「読み出し選択ページ」と称し、データを読み出さないメモリセルＣのみで構成されるページを「読み出し非選択ページ」と称する。
【0024】
なお、不揮発性半導体記憶装置１におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。この場合、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬは、ページ毎に独立に配線されているので、ページ毎にメモリセルＣのデータの読み出し、メモリセルＣへのデータの書き込みが選択的にできる。但し、メモリセルＣのデータの消去はｎ本のページ単位で行う。
【0025】
（１－２）メモリセルの構成
次に、メモリセルＣの構成について説明する。図２の２Ａは、メモリセルＣの等価回路の構成を示した回路図である。図２の２Ａに示すように、メモリセルＣは、後述する電荷蓄積層を有するメモリトランジスタＭＴの一端にドレイン側選択トランジスタＤＴの一端が接続され、当該メモリトランジスタＭＴの他端にソース側選択トランジスタＳＴの一端が接続される。
次に、メモリセルＣの構成について説明する。図２の２Ａは、メモリセルＣの等価回路の構成を示した回路図である。図２の２Ａに示すように、メモリセルＣは、後述する電荷蓄積層を有するメモリトランジスタＭＴの一端にドレイン側選択トランジスタＤＴの一端が接続され、当該メモリトランジスタＭＴの他端にソース側選択トランジスタＳＴの一端が接続される。
【0026】
また、ドレイン側選択トランジスタＤＴの他端にはビット線ＢＬが接続され、ソース側選択トランジスタＳＴの他端にはソース線ＳＬが接続される。さらに、ドレイン側選択ゲート線ＢＧＬは、ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧ（図２の２Ｂにて後述する）に接続され、ソース側選択ゲート線ＳＧＬは、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続され、ワード線ＷＬは、メモリトランジスタＭＴのメモリゲート電極ＭＧに接続されている。
【0027】
図２の２Ｂは、２Ａで示したメモリセルＣの平面視における断面構成の一例を示す。メモリセルＣは、列方向Ｘに並走して延設されたビット線ＢＬ及びソース線ＳＬの間の領域に形成されており、ビット線ＢＬに接して列方向Ｘに延設されたドレイン拡散層７と、ソース線ＳＬと接して列方向Ｘに延設されたソース拡散層６とを有する。なお、これらソース拡散層６及びドレイン拡散層７は、例えば、多結晶シリコン等で不純物濃度が高濃度のｎ+型拡散層である。
【0028】
メモリセルＣには、並走するドレイン拡散層７とソース拡散層６との間の領域に、多結晶シリコン等でなる半導体層１７が設けられ、ドレイン拡散層７の側面とソース拡散層６の側面とに半導体層１７が接している。また、並走するドレイン拡散層７とソース拡散層６との間に設けられた半導体層１７には、半導体層１７を貫通するように、メモリゲート構造体１０と、ドレイン側選択ゲート構造体１１と、ソース側選択ゲート構造体１２とが設けられている。
【0029】
本実施形態に係るメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２は、それぞれ断面円形の柱状に形成されており、ドレイン側選択ゲート構造体１１とソース側選択ゲート構造体１２との間にメモリゲート構造体１０が配置され、これらメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２が直線的に配置されている。
【0030】
また、ここでは、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２は、断面円形での直径が同じ直径に選定され、メモリゲート構造体１０及びドレイン側選択ゲート構造体１１の間と、メモリゲート構造体１０及びソース側選択ゲート構造体１２の間とが等間隔に選定されているが、本発明はこれに限らず、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２について、断面円形での直径をそれぞれ異なる直径に選定したり、或いは、メモリゲート構造体１０及びドレイン側選択ゲート構造体１１の間と、メモリゲート構造体１０及びソース側選択ゲート構造体１２の間とを異なる距離に選定したりしてもよい。
【0031】
メモリゲート構造体１０は、円柱状のメモリゲート電極ＭＧと、メモリゲート電極ＭＧの側面に周方向に沿って一周に亘り設けられた環状の多層絶縁層１５とを有する。多層絶縁層１５は、メモリゲート電極ＭＧの側面に周方向に沿って一周に亘り設けられた環状の第１メモリゲート絶縁層１５ａと、第１メモリゲート絶縁層１５ａの外周に接するように設けられた環状の電荷蓄積層１５ｂと、電荷蓄積層１５ｂの外周に接するように設けられた環状の第２メモリゲート絶縁層１５ｃとで構成されている。なお、第１メモリゲート絶縁層１５ａ及び第２メモリゲート絶縁層１５ｃは、酸化シリコン（SiO2）等により形成され、電荷蓄積層１５ｂは、窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、酸化ハフニウム(HfO2)等で形成されている。
【0032】
本実施形態に係るメモリゲート構造体１０は、製造プロセスマージンの観点から、メモリゲート電極ＭＧの直径が最上部で２０～７０ｎｍが好ましい。また、平面視において、多層絶縁層１５の内面（内周）から外面（外周）までの面方向での距離（以下、多層絶縁層１５の面方向における距離と称する）ｒｍは、信頼性の観点から、１２～２２ｎｍであることが好ましい。平面視において、第１メモリゲート絶縁層１５ａの内面から外面までの面方向での距離（以下、第１メモリゲート絶縁層１５ａの面方向における距離と称する）は、３～１０ｎｍであることが望ましい。平面視において、電荷蓄積層１５ｂの内面から外面までの面方向での距離（以下、電荷蓄積層１５ｂの面方向における距離と称する）は、５～１０ｎｍであることが望ましい。平面視において、第２メモリゲート絶縁層１５ｃの内面から外面までの面方向での距離（以下、第２メモリゲート絶縁層１５ｃの面方向における距離と称する）は、３～１０ｎｍであることが望ましい。
【0033】
ドレイン側選択ゲート構造体１１は、円柱状のドレイン側選択ゲート電極ＤＧと、ドレイン側選択ゲート電極ＤＧの側面に周方向に沿って一周に亘り設けられた環状のドレイン側選択ゲート絶縁層１４ａとを有する。また、ソース側選択ゲート構造体１２は、円柱状のソース側選択ゲート電極ＳＧと、ソース側選択ゲート電極ＳＧの側面に周方向に沿って一周に亘り設けられた環状のソース側選択ゲート絶縁層１４ｂとを有する。
【0034】
なお、本実施形態に係るメモリセルＣは、ドレイン側選択ゲート絶縁層１４ａの面方向における距離と、ソース側選択ゲート絶縁層１４ｂの面方向における距離とを同じ大きさに選定した場合について説明するが、本発明はこれに限らず、ドレイン側選択ゲート絶縁層１４ａの面方向における距離と、ソース側選択ゲート絶縁層１４ｂの面方向における距離とを異なる大きさに選定するようにしてもよい。
【0035】
なお、ドレイン側選択ゲート電極ＤＧに接続されるドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート電極ＳＧに接続されるソース側選択ゲート線ＳＧＬ、及び、メモリゲート電極ＭＧに接続されるワード線ＷＬは、それぞれビット線ＢＬ、ソース線ＳＬ、ドレイン拡散層７及びソース拡散層６と直交する行方向Ｙに延設されている。
【0036】
かかる構成に加えて、本実施形態に係る半導体層１７は、これらメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の外郭形状に沿ってこれらの周囲に設けられ、これらメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を取り囲むように形成されている。
【0037】
なお、ここでは、半導体層１７のうち、メモリゲート構造体１０の周辺を囲む領域をメモリ周辺領域１７ｂと称し、ドレイン側選択ゲート構造体１１の周辺を囲む領域をドレイン側周辺領域１７ａと称し、ソース側選択ゲート構造体１２の周辺を囲む領域をソース側周辺領域１７ｃと称する。これらメモリ周辺領域１７ｂ、ドレイン側周辺領域１７ａ及びソース側周辺領域１７ｃが一体形成されている。
【0038】
半導体層１７のドレイン側周辺領域１７ａは、面方向において、ドレイン側選択ゲート構造体１１の側面に沿って所定の距離ａを維持した後、両側面が直線的にドレイン拡散層７にまで延びて、外郭形状が逆Ｄ字形状に形成されて、端面がドレイン拡散層７の側面に沿って直線的に接している。また、同様に半導体層１７のソース側周辺領域１７ｃも、面方向において、ソース側選択ゲート構造体１２の側面に沿って所定の距離ａを維持した後、両側面が直線的にソース拡散層６にまで延びて、外郭形状がＤ字形状に形成されて、端面がドレイン拡散層７の側面に沿って直線的に接している。
【0039】
ここで、ドレイン側周辺領域１７ａ、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃの面方向における各距離ａは、４０ｎｍ以上にすると、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧにそれぞれゲート電圧を印加した際、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの制御が困難となり、またデータの読み出し動作時にリーク電流が発生する恐れがある。よって、距離ａの大きさは、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを一段と正確に制御し、データの読み出し動作時におけるリーク電流の発生を抑制するために、４０ｎｍ未満であることが望ましい。
【0040】
本実施形態では、メモリゲート構造体１０とドレイン側選択ゲート構造体１１との間の距離がａであり、半導体層１７のメモリ周辺領域１７ｂとドレイン側周辺領域１７ａとが重複して形成されているとともに、メモリゲート構造体１０とソース側選択ゲート構造体１２との間の距離もａであり、半導体層１７のメモリ周辺領域１７ｂとソース側周辺領域１７ｃとが重複して形成されている。
【0041】
なお、本実施形態では、ドレイン側選択ゲート絶縁層１４ａとドレイン拡散層７との間に半導体層１７が設けられ、ソース側選択ゲート絶縁層１４ｂとソース拡散層６との間にも半導体層１７が設けられている構成としているが、本発明はこれに限らず、ドレイン側選択ゲート絶縁層１４ａとドレイン拡散層７との間に半導体層１７を設けずに、ドレイン側選択ゲート絶縁層１４ａとドレイン拡散層７とが接する構成としたり、また、ソース側選択ゲート絶縁層１４ｂとソース拡散層６との間に半導体層１７を設けずに、ソース側選択ゲート絶縁層１４ｂとソース拡散層６とが接する構成としてもよい。
【0042】
（１－３）メモリアレイの構成
次に、上述したメモリセルＣが行列状に配置されているメモリアレイＣＡの断面構成について説明する。図１では、メモリアレイＣＡの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルＣを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
次に、上述したメモリセルＣが行列状に配置されているメモリアレイＣＡの断面構成について説明する。図１では、メモリアレイＣＡの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルＣを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
【0043】
【0044】
図３では、平面視で一方向が列方向Ｘを示し、一方向と直交した他方向が行方向Ｙを示しており、例えば、第１階層においてメモリセルＣが３行２列に配置された構成を示している。また、図３では、図面左側に配置される第１行第１列、第２行第１列及び第３行第１列の各メモリセルＣをそれぞれメモリセルＣ１１，Ｃ２１，Ｃ３１と示し、図面右側に配置される第１行第２列、第２行第２列及び第３行第２列の各メモリセルＣをそれぞれメモリセルＣ１２，Ｃ２２，Ｃ３２と示す。
【0045】
図１はメモリアレイＣＡの等価回路の構成に着目した回路図であり、一方、図３はメモリアレイＣＡを製造したときの各部の配置の一例を示したものである。図３に示すメモリアレイＣＡは、第１列目に並ぶメモリセルＣ１１，Ｃ２１，Ｃ３１と、第２列目に並ぶメモリセルＣ１２，Ｃ２２，Ｃ３２が左右対称に形成され、第１列目のビット線ＢＬ１と第２列目のビット線ＢＬ２とが隣接して配置される。
【0046】
第１列目のメモリセルＣ１１，Ｃ２１，Ｃ３１が配置された構成と、第２列目のメモリセルＣ１２，Ｃ２２，Ｃ３２が配置された構成とは左右対称に形成されている以外は構成が同じであるため、ここでは、主に第１列目のメモリセルに着目して以下説明する。この場合、ビット線ＢＬ１とソース線ＳＬ１とが並走して延設されており、当該ソース線ＳＬ１の側面に接してソース拡散層６が延設されるとともに、当該ビット線ＢＬ１の側面に接してドレイン拡散層７が延設されている。
【0047】
列方向Ｘに沿って並走するソース拡散層６及びドレイン拡散層７間の領域に、同じく列方向Ｘに沿ってメモリセルＣ１１，Ｃ２１，Ｃ３１が配置され、各メモリセルＣ１１，Ｃ２１，Ｃ３１の半導体層１７の側面がそれぞれソース拡散層６及びドレイン拡散層７の側面に接している。これにより、これら同じ列のメモリセルＣ１１，Ｃ２１，Ｃ３１は、ソース線ＳＬ１、ビット線ＢＬ１、ソース拡散層６及びドレイン拡散層７を共有している。なお、各メモリセルＣ１１，Ｃ２１，Ｃ３１の間にはそれぞれ絶縁層１９が設けられ、各メモリセルＣ１１，Ｃ２１，Ｃ３１が絶縁されている。
【0048】
行方向Ｙに延設されたドレイン側選択ゲート線ＢＧＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣ１１，Ｃ１２の各ドレイン側選択ゲート電極ＤＧに接続され、行方向Ｙに延設されたソース側選択ゲート線ＳＧＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣ１１，Ｃ１２のソース側選択ゲート電極ＳＧに接続され、行方向Ｙに延設されたワード線ＷＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣ１１，Ｃ１２のメモリゲート電極ＭＧに接続される。
【0049】
次に、図４に示した図３のＡ－Ａ´部分の断面構成について説明する。図４は、メモリセルＣを構成するメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２が配置された位置について垂直方向Ｚにおける縦断面構成を示すものである。
【0050】
この場合、柱状のメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２は、それぞれ基板２０の上に絶縁層１９を介して立設されている。基板２０の上には、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２に沿って垂直方向Ｚに第１階層から第ｋ階層のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋが所定間隔を設けて形成される。このように、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２は、垂直方向Ｚに並ぶ複数のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋで共有されている。
【0051】
メモリゲート構造体１０は、柱状のメモリゲート電極ＭＧが基板２０の表面に対して垂直方向Ｚに延設され、メモリゲート電極ＭＧの側面及び底面に多層絶縁層１５が形成されている。メモリゲート電極ＭＧの上端部には、コンタクト１８を介してワード線ＷＬ１が接続されている。これにより、垂直方向Ｚに並ぶ複数のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋには、メモリゲート電極ＭＧに同じ電圧が一律に印加される。
【0052】
ドレイン側選択ゲート構造体１１は、柱状のドレイン側選択ゲート電極ＤＧが基板２０の表面に対して垂直方向Ｚに延設され、ドレイン側選択ゲート電極ＤＧの側面及び底面にドレイン側選択ゲート絶縁層１４ａが形成されている。ドレイン側選択ゲート電極ＤＧの上端部には、コンタクト１８を介してドレイン側選択ゲート線ＢＧＬ１が接続されている。これにより、垂直方向Ｚに並ぶ複数のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋには、ドレイン側選択ゲート電極ＤＧに同じ電圧が一律に印加される。
【0053】
ソース側選択ゲート構造体１２は、柱状のソース側選択ゲート電極ＳＧが基板２０の表面に対して垂直方向Ｚに延設され、ソース側選択ゲート電極ＳＧの側面及び底面にソース側選択ゲート絶縁層１４ｂが形成されている。ソース側選択ゲート電極ＳＧの上端部には、コンタクト１８を介してソース側選択ゲート線ＳＧＬ１が接続されている。これにより、垂直方向Ｚに並ぶ複数のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋには、ソース側選択ゲート電極ＳＧに同じ電圧が一律に印加される。
【0054】
また、基板２０の上には、ソース線ＳＬ、ソース拡散層６、半導体層１７、ドレイン拡散層７、及び、ビット線ＢＬが配置された層と、絶縁層１９と、が垂直方向Ｚに沿って交互に配置され、これらソース線ＳＬ、ソース拡散層６、半導体層１７、ドレイン拡散層７、及び、ビット線ＢＬが配置された層にメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋがそれぞれ形成される。
【0055】
次に、図５に示した図３のＢ－Ｂ´部分の断面構成について説明する。図５は、第１行第１列の各階層のメモリセルＣ１１１，Ｃ１１２，Ｃ１１３，…，Ｃ１１ｋで共有するメモリゲート構造体１０と、第２行第１列の各階層のメモリセルＣ２１１，Ｃ２１２，Ｃ２１３，…，Ｃ２１ｋで共有するメモリゲート構造体１０とが配置された位置について、垂直方向Ｚの縦断面構成を示すものである。
【0056】
この場合、第１行第１列のメモリセルＣ１１１，Ｃ１１２，Ｃ１１３，…，Ｃ１１ｋと、第２行第１列のメモリセルＣ２１１，Ｃ２１２，Ｃ２１３，…，Ｃ２１ｋとは、絶縁層１９により絶縁されている。そして、第１行第１列の各階層のメモリセルＣ１１１，Ｃ１１２，Ｃ１１３，…，Ｃ１１ｋで共有するメモリゲート電極ＭＧには、ワード線ＷＬ１が上端部に接続されている。一方、第２行第１列の各階層のメモリセルＣ２１１，Ｃ２１２，Ｃ２１３，…，Ｃ２１ｋで共有するメモリゲート電極ＭＧには、当該ワード線ＷＬ１とは異なるワード線ＷＬ２が上端部に接続されている。これにより、第１行第１列のメモリセルＣ１１１，Ｃ１１２，Ｃ１１３，…，Ｃ１１ｋのメモリゲート電極ＭＧと、第２行第１列のメモリセルＣ２１１，Ｃ２１２，Ｃ２１３，…，Ｃ２１ｋのメモリゲート電極ＭＧと、には、異なるワード線ＷＬ１，ＷＬ２を介してそれぞれ異なる電圧が印加し得る。
【0057】
（１－４）他の実施形態に係るメモリセルの構成
次に、他の実施形態に係るメモリセルの構成について説明する。図６は、他の実施形態に係るメモリセルＣｂの断面構成を示し、上述したメモリセルＣとは、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａの構成と、半導体層１７にメモリ・ドレイン領域連設部１７ｄ及びメモリ・ソース領域連設部１７ｅが設けられている点と、が異なるものである。
次に、他の実施形態に係るメモリセルの構成について説明する。図６は、他の実施形態に係るメモリセルＣｂの断面構成を示し、上述したメモリセルＣとは、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａの構成と、半導体層１７にメモリ・ドレイン領域連設部１７ｄ及びメモリ・ソース領域連設部１７ｅが設けられている点と、が異なるものである。
【0058】
なお、ここでも、個々のメモリセルＣｂを区別する場合には、ｋを１、２、３、…として、第ｋ階層のものをメモリセルＣｂｋとして説明する。図６の６Ａは、メモリセルＣｂの平面視における断面構成の一例を示し、６Ｂは、メモリセルＣｂを構成するメモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａが配置された位置について、垂直方向Ｚの縦断面構成を示すものである。
【0059】
図６の６Ａに示すように、メモリセルＣｂは、列方向Ｘに並走して延設されたビット線ＢＬ及びソース線ＳＬの間の領域に形成されており、ビット線ＢＬと接して列方向Ｘに延設されたドレイン拡散層７と、ソース線ＳＬと接して列方向Ｘに延設されたソース拡散層６とを有する。メモリセルＣｂには、並走するドレイン拡散層７とソース拡散層６との間の領域に、多結晶シリコン等でなる半導体層１７が設けられ、ドレイン拡散層７の側面とソース拡散層６の側面とにそれぞれ半導体層１７の側面が接している。なお、本実施形態では、平面視において、ソース拡散層６の側面及び半導体層１７の側面の接触幅と、ドレイン拡散層７の側面及び半導体層１７の側面の接触幅と、がそれぞれ所定の距離ｄとされて接している。
【0060】
また、並走するドレイン拡散層７とソース拡散層６との間に設けられた半導体層１７には、半導体層１７を貫通するように、メモリゲート構造体１０ａと、ドレイン側選択ゲート構造体１１ａと、ソース側選択ゲート構造体１２ａとが設けられている。メモリセルＣｂは、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａの周囲を囲むように半導体層１７が形成されている。この半導体層１７は、メモリゲート構造体１０ａの周辺を囲むメモリ周辺領域１７ｂと、ドレイン側選択ゲート構造体１１ａの周辺を囲むドレイン側周辺領域１７ａと称し、ソース側選択ゲート構造体１２ａの周辺を囲むソース側周辺領域１７ｃと、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを連設するメモリ・ドレイン領域連設部１７ｄと、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃを連設するメモリ・ソース領域連設部１７ｅとを有する。
【0061】
この場合、メモリ周辺領域１７ｂは、平面視で断面円形状のメモリゲート構造体１０ａの側面に沿って形成されており、メモリゲート構造体１０ａの側面から外面（外周）までの距離ａが所定の大きさに選定された断面円環状に形成されている。また、ドレイン側周辺領域１７ａも、平面視で断面円形状のドレイン側選択ゲート構造体１１ａの側面に沿って形成されており、ドレイン側選択ゲート構造体１１ａの側面から外面までの距離ａが所定の大きさに選定された断面円環状に形成されている。さらに、ソース側周辺領域１７ｃも、平面視で断面円形状のソース側選択ゲート構造体１２ａの側面に沿って形成されており、ソース側選択ゲート構造体１２ａの側面から外面までの距離ａが所定の大きさに選定された断面円環状に形成されている。
【0062】
メモリ・ドレイン領域連設部１７ｄは、平面視で断面矩形状からなり、一端から他端までの距離ｂが所定の大きさに選定されている。メモリ・ドレイン領域連設部１７ｄは、メモリゲート構造体１０ａの側面から距離ａのメモリ周辺領域１７ｂの外周に一端が連設し、ドレイン側選択ゲート構造体１１ａの側面から距離ａのドレイン側周辺領域１７ａの外周に他端が連設されている。
【0063】
また、メモリ・ソース領域連設部１７ｅも、平面視で断面矩形状からなり、一端から他端までの距離ｂが所定の大きさに選定されている。メモリ・ソース領域連設部１７ｅは、メモリゲート構造体１０ａの側面から距離ａのメモリ周辺領域１７ｂの外周に、一端が連設し、ソース側選択ゲート構造体１２ａの側面から距離ａのソース側周辺領域１７ｃの外周に、他端が連設されている。
【0064】
ここで、ドレイン側周辺領域１７ａ、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃの面方向における各距離ａは、４０ｎｍ以上にすると、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧにそれぞれゲート電圧を印加した際、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの制御が困難となり、またデータの読み出し動作時にリーク電流が発生する恐れがある。よって、面方向における距離ａの大きさは、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを一段と正確に制御し、データの読み出し動作時におけるリーク電流の発生を抑制するために、４０ｎｍ未満であることが望ましい。
【0065】
なお、本実施形態に係るメモリセルＣｂは、メモリ周辺領域１７ｂの距離ａ、ドレイン側周辺領域１７ａの距離ａ、及び、ソース側周辺領域１７ｃの距離ａをそれぞれ同じ距離ａに選定した場合について説明したが、本発明はこれに限らず、メモリ周辺領域１７ｂの距離ａ、ドレイン側周辺領域１７ａの距離ａ、及び、ソース側周辺領域１７ｃの距離ａの全ての距離、又は、いずれかの距離を異なる距離に選定してもよい。
【0066】
ところで、メモリ・ドレイン領域連設部１７ｄを設けずに、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを直接連設させるようにした場合には、メモリゲート構造体１０ａとドレイン側選択ゲート構造体１１ａとが接触しないようにさせるために、これらメモリゲート構造体１０ａとドレイン側選択ゲート構造体１１ａとを離して形成した際、離れたメモリゲート構造体１０ａとドレイン側選択ゲート構造体１１ａとの周囲に形成するメモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを直接連設させようとすると、これらメモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａの面方向における各距離ａも大きくなる。そのため、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａの面方向における各距離ａを小さくすることが困難な場合もある。
【0067】
これに対して、本実施形態では、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを連設するメモリ・ドレイン領域連設部１７ｄを設けたことにより、仮にメモリゲート構造体１０ａとドレイン側選択ゲート構造体１１ａとを離して形成しても、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａの面方向における距離ａを小さくしつつ、メモリ・ドレイン領域連設部１７ｄによって、メモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを確実に連設させることができる。
【0068】
また、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃでも同様に、これらメモリ周辺領域１７ｂ及びソース側周辺領域１７ｃを連設するメモリ・ソース領域連設部１７ｅを設けたことにより、仮にメモリゲート構造体１０ａとソース側選択ゲート構造体１２ａとを離して形成しても、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃの面方向における距離ａを小さくしつつ、メモリ・ソース領域連設部１７ｅによって、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃを確実に連設させることができる。
【0069】
図６の６Ｂに示すように、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａは、柱状に形成されており、基板２０の上に、絶縁層２３と当該絶縁層２３と異なる種類の絶縁材料からなる絶縁層２４とを順次介して立設されている。なお、例えば、基板２０は、シリコン等の部材からなり、絶縁層２３は、シリコン酸化膜、シリコン窒化膜等の絶縁材料からなり、絶縁層２４は、Al2O3、カーボン等の絶縁材料又はシリコン、SiC等の半導体材料からなる。
【0070】
メモリゲート構造体１０ａのメモリゲート電極ＭＧ、ドレイン側選択ゲート構造体１１ａのドレイン側選択ゲート電極ＤＧ、及び、ソース側選択ゲート構造体１２ａのソース側選択ゲート電極ＳＧの上端部には、それぞれ図示しないコンタクトが接続される円柱状のコンタクト接合部３０ａが設けられている。
【0071】
また、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧには、円柱状の拡径部３０ｂと、拡径部３０ｂよりも直径が小さい円柱状の縮径部３０ｃとを有し、コンタクト接合部３０ａの下方に、拡径部３０ｂと縮径部３０ｃとが軸方向に沿って交互に配置された構成を有する。メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧは、コンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃの各中心軸を一致させてそれぞれ柱状に形成されている。なお、本実施形態では、コンタクト接合部３０ａの直径が、縮径部３０ｃの直径よりも大きく、拡径部３０ｂの直径よりも小さく形成されている。
【0072】
これらコンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃは、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの同じ高さ位置にそれぞれ形成されている。すわなち、メモリゲート電極ＭＧの拡径部３０ｂの側方には、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの各拡径部３０ｂが配置され、メモリゲート電極ＭＧの縮径部３０ｃの側方には、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの縮径部３０ｃが配置された構成を有する。
【0073】
メモリゲート電極ＭＧには、コンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃの側面に周方向に沿って一周に亘り多層絶縁層１５が形成されているとともに、底面にも多層絶縁層１５が形成されている。この場合、多層絶縁層１５は、メモリゲート電極ＭＧのコンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃに対応して側面に凹凸が形成されており、拡径部３０ｂに凸部３１が形成され、コンタクト接合部３０ａ及び縮径部３０ｃに凹部３２が形成される。
【0074】
また、ドレイン側選択ゲート電極ＤＧにも、コンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃの側面に周方向に沿って一周に亘りドレイン側選択ゲート絶縁層１４ａが形成されているとともに、底面にもドレイン側選択ゲート絶縁層１４ａが形成されている。これにより、ドレイン側選択ゲート絶縁層１４ａにも、ドレイン側選択ゲート電極ＤＧのコンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃに対応して側面に凹凸が形成されており、拡径部３０ｂに凸部３１が形成され、コンタクト接合部３０ａ及び縮径部３０ｃに凹部３２が形成される。
【0075】
さらに、ソース側選択ゲート電極ＳＧにも、コンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃの側面に周方向に沿って一周に亘りソース側選択ゲート絶縁層１４ｂが形成されているとともに、底面にもソース側選択ゲート絶縁層１４ｂが形成されている。これにより、ソース側選択ゲート絶縁層１４ｂにも、ソース側選択ゲート電極ＳＧのコンタクト接合部３０ａと拡径部３０ｂと縮径部３０ｃに対応して側面に凹凸が形成されており、拡径部３０ｂに凸部３１が形成され、コンタクト接合部３０ａ及び縮径部３０ｃに凹部３２が形成される。
【0076】
また、基板２０に絶縁層２３を介して設けられた絶縁層２４の上には、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａの拡径部３０ｂが形成された層に、列方向Ｘに延設されたビット線ＢＬ、ソース線ＳＬ、ドレイン拡散層７及びソース拡散層６がそれぞれ設けられている。また、ソース拡散層６とソース側選択ゲート構造体１２ａの拡径部３０ｂとの間の領域、ソース側選択ゲート構造体１２ａの拡径部３０ｂとメモリゲート構造体１０ａの拡径部３０ｂとの間の領域、メモリゲート構造体１０ａの拡径部３０ｂとドレイン側選択ゲート構造体１１ａの拡径部３０ｂとの間の領域、ドレイン側選択ゲート構造体１１ａの拡径部３０ｂとドレイン拡散層７との間の領域には、それぞれ層状の半導体層１７が設けられている。
【0077】
ビット線ＢＬは、ドレイン側選択ゲート構造体１１ａの拡径部３０ｂの側面に設けられた半導体層１７の側面にドレイン拡散層７を介して接続されている。ソース線ＳＬは、ソース側選択ゲート構造体１２ａの拡径部３０ｂの側面に設けられた半導体層１７の側面にソース拡散層６を介して接続される。
【0078】
一方、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａの縮径部３０ｃが形成された層には、絶縁層１９及び層間絶縁層２５が形成されている。この場合、層間絶縁層２５は、上層の半導体層１７と下層の半導体層１７との間に設けられ、垂直方向Ｚに並ぶ上層の半導体層１７と下層の半導体層１７とを絶縁させる。また、絶縁層１９は、上層のビット線ＢＬ、ソース線ＳＬ、ドレイン拡散層７及びソース拡散層６と、下層のビット線ＢＬ、ソース線ＳＬ、ドレイン拡散層７及びソース拡散層６との間に設けられ、垂直方向Ｚに並ぶ上層及び下層のビット線ＢＬ、上層及び下層のソース線ＳＬ、上層及び下層のドレイン拡散層７、上層及び下層のソース拡散層６をそれぞれ絶縁させる。なお、層間絶縁層２５のうち、最上層の層間絶縁層２５ｄの上層には、それぞれマスク層２７が形成されている。
【0079】
このように、半導体層１７、ビット線ＢＬ、ソース線ＳＬ、ドレイン拡散層７及びソース拡散層６は、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの各拡径部３０ｂが配置された層に形成されている。また、半導体層１７は、各拡径部３０ｂの側面にそれぞれ形成された多層絶縁層１５、ドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂの各凸部３１の側面と、ドレイン拡散層７の側面と、ソース拡散層６の側面とにそれぞれ接するように形成されている。
【0080】
垂直方向Ｚに沿って並ぶ異なる階層のメモリセルＣｂ１，Ｃｂ２，Ｃｂ３，Ｃｂ４は、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２の半導体層１７が配置された位置（層）にそれぞれ形成され、上層及び下層の半導体層１７間にある層間絶縁層２５と、上層及び下層のビット線ＢＬ間、ソース線ＳＬ間、ドレイン拡散層７間及びソース拡散層６間にある絶縁層１９と、により互いに絶縁され得る。
【0081】
なお、多層絶縁層１５及びドレイン側選択ゲート絶縁層１４ａの間に形成される半導体層１７の面方向における距離ｘ１は、メモリ周辺領域１７ｂの面方向における距離ａと、ドレイン側周辺領域１７ａの面方向における距離ａと、メモリ・ドレイン領域連設部１７ｄの面方向における距離ｂとを合わせた大きさとなる。同様に、多層絶縁層１５及びソース側選択ゲート絶縁層１４ｂの間に形成される半導体層１７の面方向における距離ｘ１も、メモリ周辺領域１７ｂの面方向における距離ａと、ソース側周辺領域１７ｃの面方向における距離ａと、メモリ・ソース領域連設部１７ｅの面方向における距離ｂとを合わせた大きさとなる。
【0082】
（１－５）データの書き込み動作
次に、図２に示したメモリセルＣにおけるデータの書き込み動作について説明する。図７の７ＡはメモリセルＣの等価回路の構成を示す回路図である。メモリセルＣにデータを書き込む場合には、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
次に、図２に示したメモリセルＣにおけるデータの書き込み動作について説明する。図７の７ＡはメモリセルＣの等価回路の構成を示す回路図である。メモリセルＣにデータを書き込む場合には、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
【0083】
また、この際、ビット線ＢＬに０Ｖの書き込み用のビット電圧ＶＢＬ（以下、書き込み選択ビット電圧とも称する）を印加し、ドレイン側選択トランジスタＤＴの閾値電圧Ｖｔより大きいドレイン側ゲート電圧ＶＳＧＤをドレイン側選択ゲート電極ＤＧに印加して、ドレイン側選択トランジスタＤＴをオン状態にする。
【0084】
さらに、例えば、１０Ｖの高電圧の書き込み用のメモリゲート電圧ＶＣＧ０（以下、書き込み選択メモリゲート電圧とも称する）をメモリゲート電極ＭＧに印加することにより、メモリセルＣでは、図７の７Ｂに示すようにメモリゲート構造体１０の外周近傍の半導体層１７が書き込み選択ビット電圧ＶＢＬ０と同電位になる。これにより、メモリセルＣでは、メモリゲート構造体１０の多層絶縁層１５に含まれる電荷蓄積層１５ｂと、半導体層１７及び／又はメモリゲート電極ＭＧとの間で電荷が移動し、データが書き込まれた状態となる。
【0085】
なお、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、第２メモリゲート絶縁層１５ｃの外周周辺の半導体層１７と電荷蓄積層１５ｂの間で電荷の移動があり、一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、メモリゲート電極ＭＧと電荷蓄積層１５ｂの間で電荷の移動がある。
【0086】
次に、図８の８Ａに示すように、上層の第１階層に２つのメモリセルＣ１，Ｃ２が列方向Ｘに沿って配置され、第１階層の下層に２つのメモリセルＣ３，Ｃ４が同じく列方向Ｘに沿って配置され、垂直方向Ｚに配置されるメモリセルＣ１，Ｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣ２，Ｃ４で他の１ページを構成するメモリアレイＣＡを一例に、このメモリアレイＣＡにおけるデータの書き込み動作について説明する。
【0087】
ここでは、メモリセルＣ１，Ｃ２，Ｃ３，Ｃ４のうちメモリセルＣ１を選択メモリセルＣ１としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルＣ１を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルＣ２，Ｃ４のみで構成されるページを書き込み非選択ページとする。
【0088】
なお、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４や、ドレイン側選択トランジスタＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４、ソース側選択トランジスタＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４について特に区別しない場合には、単に、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ、ソース側選択トランジスタＳＴと表記する。
【0089】
また、この際のメモリアレイＣＡにおける各部の電圧の例を、図８の８Ｂに示す。メモリアレイＣＡでは、選択メモリセルＣ１に接続されている選択ビット線となるビット線ＢＬ１に書き込み選択ビット電圧ＶＢＬ１（例えば、０～１．５Ｖの低電圧）を印加する。選択メモリセルＣ１に接続されているドレイン側選択ゲート線ＢＧＬ１には、ドレイン側選択トランジスタＤＴの閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＤＴ）とも表記する）よりも高い書き込み選択ドレイン側ゲート電圧ＶＳＧＤ１を印加する。これにより、選択メモリセルＣ１では、ドレイン側選択トランジスタＤＴ１がオン状態となり、書き込み選択ビット電圧ＶＢＬ１がメモリトランジスタＭＴ１に伝わる。
【0090】
また、メモリアレイＣＡでは、ソース線ＳＬに正の電圧（例えば、１～２Ｖ）を一律に印加する。選択メモリセルＣ１に接続されているソース側選択ゲート線ＳＧＬ１には、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＳＴ）とも表記する）よりも低い書き込み選択ソース側ゲート電圧ＶＳＧＳ１を印加する。これにより、選択メモリセルＣ１では、ソース側選択トランジスタＳＴ１がオフ状態となる。
【0091】
また、選択メモリセルＣ１に接続されているワード線ＷＬ１に、書き込み選択メモリゲート電圧ＶＣＧ１（例えば、１０Ｖの高電圧）を印加する。これにより、選択メモリセルＣ１では、ワード線ＷＬ１の書き込み選択メモリゲート電圧ＶＣＧ１により、メモリゲート電極ＭＧの電位が高電位となり、例えばｔａ＞ｔｃの場合、半導体層１７から電荷蓄積層１５ｂに電子が注入されるか、電荷蓄積層１５ｂから半導体層１７に正孔が注入され、データが書き込まれた状態となる。これにより、選択メモリセルＣ１のメモリトランジスタＭＴ１の閾値電圧は高くなる。一方、ｔａ＜ｔｃの場合には、電荷蓄積層１５ｂからメモリゲート電極ＭＧに電子が抜けるか、メモリゲート電極ＭＧから電荷蓄積層１５ｂに正孔が注入される。これにより、選択メモリセルＣ１のメモリトランジスタＭＴ１の閾値電圧は低くなる。以上、電荷蓄積層１５ｂには、量子トンネル効果により電荷が移動（注入）され、データが書き込まれた状態となる。
【0092】
この際、選択メモリセルＣ１に接続されていない非選択ビット線となる他のビット線ＢＬ２には、書き込み非選択ビット電圧ＶＢＬ２を印加する。書き込み非選択ビット電圧ＶＢＬ２は、正の電圧（例えば、１．５～３Ｖ）であって、かつ、（ＶＳＧＤ１－Ｖｔ）よりも高い電圧であることが望ましい。ＶＳＧＤ１は、ドレイン側選択ゲート線ＢＧＬ１に印加される書き込み選択ドレイン側ゲート電圧であり、ここでのＶｔは、ドレイン側選択トランジスタＤＴの閾値電圧（正の値であることが望ましい）であり、Ｖｔ（ＤＴ）とも表記する。
【0093】
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルＣ３では、選択メモリセルＣ１と共有する、ドレイン側選択ゲート線ＢＧＬ１からドレイン側選択トランジスタＤＴ３のドレイン側選択ゲート電極ＤＧに選択メモリセルＣ１と同じ電圧が印加されるものの、非選択ビット線となるビット線ＢＬ２に書き込み非選択ビット電圧ＶＢＬ２が印加されることにより、ドレイン側選択トランジスタＤＴ３がオフ状態となる。
【0094】
書き込み選択ページでは、非選択メモリセルＣ３が選択メモリセルＣ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有しているものの、非選択メモリセルＣ３のドレイン側選択トランジスタＤＴ３及びソース側選択トランジスタＳＴ３がオフ状態になる。よって、非選択メモリセルＣ３では、ワード線ＷＬ１からメモリゲート電極ＭＧに書き込み選択メモリゲート電圧ＶＣＧ１（例えば、７～１０Ｖの高電圧）が印加されても、メモリトランジスタＭＴ３周辺の半導体層１７の電位が上昇していることから、書き込み選択メモリゲート電圧ＶＣＧ１との電位差が小さくなる。そのため、非選択メモリセルＣ３では、メモリトランジスタＭＴ３の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の注入を阻止し、データの書き込みを防止できる。
【0095】
なお、図８の８Ａには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル（すなわち、メモリセルＣ１，Ｃ３に対して紙面奥側又は紙面手前側に配置されたメモリセル）については図示していないが、これら非選択メモリセルも、選択メモリセルＣ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有するものの、上記の非選択メモリセルＣ３と同様に、ビット線ＢＬ２及びソース線ＳＬ２と同じ電圧を、各ビット線ＢＬ及びソース線ＳＬにそれぞれ印加することにより、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴをオフ状態としてデータの書き込みを防止できる。
【0096】
次に、非選択メモリセルＣ２，Ｃ４のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルＣ２，Ｃ４に接続されたビット線ＢＬ１，ＢＬ２及びソース線ＳＬ１，ＳＬ２は、上記の書き込み選択ページ内のメモリセルＣ１，Ｃ３と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２について説明する。
【0097】
書き込み非選択ページでは、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２に、低電位（例えば、０Ｖ）の、書き込み非選択ドレイン側ゲート電圧ＶＳＧＤ２、書き込み非選択メモリゲート電圧ＶＣＧ２及び書き込み非選択ソース側ゲート電圧ＶＳＧＳ２をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルＣ２，Ｃ４は、メモリトランジスタＭＴ２，ＭＴ４の両端において、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４がそれぞれオフ状態になるため、メモリトランジスタＭＴ２，ＭＴ４の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の注入を阻止し得、データの書き込みを防止できる。なお、非選択メモリセルＣ２，Ｃ３，Ｃ４の各メモリトランジスタＭＴでは、電荷蓄積層１５ｂへの電荷の注入が阻止されることから閾値電圧は変化しない。
【0098】
このようにして、メモリアレイＣＡでは、非選択メモリセルＣ２，Ｃ３，Ｃ４へのデータの書き込みを阻止し、選択メモリセルＣ１にだけデータを書き込むことができる。
【0099】
（１－６）データの消去動作
次に、図２に示したメモリセルＣにおけるデータの消去動作について説明する。図９の９ＡはメモリセルＣの等価回路の構成を示す回路図である。メモリセルＣでデータを消去する場合には、例えば、１０Ｖの高電圧のソース電圧ＶＳＬをソース線ＳＬに印加し、ソース電圧ＶＳＬよりも低い高電圧（例えば、７Ｖ）の消去選択ソース側ゲート電圧ＶＳＧＳを、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続されているソース側選択ゲート線ＳＧＬに印加する。
次に、図２に示したメモリセルＣにおけるデータの消去動作について説明する。図９の９ＡはメモリセルＣの等価回路の構成を示す回路図である。メモリセルＣでデータを消去する場合には、例えば、１０Ｖの高電圧のソース電圧ＶＳＬをソース線ＳＬに印加し、ソース電圧ＶＳＬよりも低い高電圧（例えば、７Ｖ）の消去選択ソース側ゲート電圧ＶＳＧＳを、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続されているソース側選択ゲート線ＳＧＬに印加する。
【0100】
また、同様に、１０Ｖの高電圧のビット電圧ＶＢＬをビット線ＢＬに印加し、ビット電圧ＶＢＬよりも低い高電圧（例えば、７Ｖ）の消去選択ドレイン側ゲート電圧ＶＳＧＤを、ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧに接続されているドレイン側選択ゲート線ＢＧＬに印加する。
【0101】
さらに、メモリトランジスタＭＴのメモリゲート電極ＭＧに接続されているワード線ＷＬには、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ０を印加する。なお、この際、消去選択メモリゲート電圧ＶＣＧ０及び消去選択ドレイン側ゲート電圧ＶＳＧＤの電位差と、消去選択メモリゲート電圧ＶＣＧ０及び消去選択ソース側ゲート電圧ＶＳＧＳの電位差が、それぞれ９Ｖ以上であることが望ましい。例えば、消去選択メモリゲート電圧ＶＣＧ０が０Ｖであれば、消去選択ドレイン側ゲート電圧ＶＳＧＤ及び消去選択ソース側ゲート電圧ＶＳＧＳを９Ｖとし、また、消去選択メモリゲート電圧ＶＣＧ０が－５Ｖであれば、消去選択ドレイン側ゲート電圧ＶＳＧＤ及び消去選択ソース側ゲート電圧ＶＳＧＳを４Ｖとすることが望ましい。
【0102】
図９の９Ｂに示すように、データ消去動作時、メモリセルＣでは、メモリゲート電極ＭＧへ負電圧が印加されることによって、ドレイン側選択トランジスタＤＴで生じるゲート・ドレイン間の電位差、ソース側選択トランジスタＳＴで生じるゲート・ソース間の電位差により、ドレイン拡散層７及びソース拡散層６の近傍の半導体層１７（図中、「×」で示す領域）において接合破壊が起こり、電子・正孔対が生成される。
【0103】
メモリセルＣでは、半導体層１７内で発生した電子がソース線ＳＬ及びビット線ＢＬに流れ、正孔（図中、「ｈ」で示す）がメモリゲート構造体１０近傍の半導体層１７に流れることで、メモリゲート構造体１０近傍の半導体層１７の電位が上がる。これにより、メモリセルＣでは、メモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が引き抜かれ、データが消去された状態となる。
【0104】
なお、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、データの消去動作時、電荷蓄積層１５ｂ内から半導体層１７に向けて電子が引き抜かれるか、又は、半導体層１７から電荷蓄積層１５ｂに正孔が注入される。これにより、メモリトランジスタＭＴの閾値が下がる。一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、メモリゲート電極ＭＧから電荷蓄積層１５ｂ内に向けて電子が注入されるか、又は、電荷蓄積層１５ｂからメモリゲート電極ＭＧに正孔が抜ける。これにより、メモリトランジスタＭＴの閾値が上がる。
【0105】
次に、上述した「（１－５）データの書き込み動作」と同様、図１０の１０Ａに示すように、垂直方向Ｚに配置されるメモリセルＣ１，Ｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣ２，Ｃ４で他の１ページを構成するメモリアレイＣＡを一例に、このメモリアレイＣＡにおけるデータの消去動作について説明する。
【0106】
ここでは、ページ単位でデータの消去を行い、メモリセルＣ１，Ｃ３で構成するページについてデータを消去し、メモリセルＣ２，Ｃ４で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルＣ２，Ｃ４のみで構成されるページを書き込み非選択ページとする。なお、メモリセルＣ１，Ｃ２，Ｃ３，Ｃ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの閾値電圧Ｖｔは正の値であることが望ましい。
【0107】
また、この際のメモリアレイＣＡにおける各部の電圧の例を、図１０の１０Ｂに示す。メモリアレイＣＡでは、消去選択ページ及び消去非選択ページで共有する、ビット線ＢＬ１，ＢＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）を印加し、ソース線ＳＬ１，ＳＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）と同じ電圧のソース電圧ＶＳＬを印加する。
【0108】
消去選択ページでは、例えば、４～９Ｖの高電圧の消去選択ドレイン側ゲート電圧ＶＳＧＤ１をドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、４～９Ｖの高電圧の消去選択ソース側ゲート電圧ＶＳＧＳ１をソース側選択ゲート線ＳＧＬ１に印加する。また、消去選択ページでは、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、消去選択ページでは、各メモリセルＣ１，Ｃ３において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去される。
【0109】
一方、消去非選択ページでは、ドレイン側選択ゲート線ＢＧＬ２、ソース側選択ゲート線ＳＧＬ２及びワード線ＷＬ２に、それぞれビット線ＢＬ１，ＢＬ２と同じ電圧（例えば、７～１２Ｖの高電圧）を、消去非選択ドレイン側ゲート電圧ＶＳＧＤ２、消去非選択ソース側ゲート電圧ＶＳＧＳ２及び消去非選択メモリゲート電圧ＶＣＧ２として印加する。これにより、消去非選択ページでは、各メモリセルＣ２，Ｃ４において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じず、電荷蓄積層１５ｂ内から電荷が引き抜かれることがなく、データが消去されることを阻止できる。
【0110】
なお、上述した実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイＣＡを構成する全てのメモリセルＣのデータを一括して消去するようにしてもよい。
【0111】
（１－７）データの読み出し動作
次に、メモリアレイＣＡにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（１－５）データの書き込み動作」と同様、図１１の１１Ａに示すように、垂直方向Ｚに配置されるメモリセルＣ１，Ｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣ２，Ｃ４で他の１ページを構成するメモリアレイＣＡを一例に、このメモリアレイＣＡにおけるデータの読み出し動作について説明する。
次に、メモリアレイＣＡにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（１－５）データの書き込み動作」と同様、図１１の１１Ａに示すように、垂直方向Ｚに配置されるメモリセルＣ１，Ｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣ２，Ｃ４で他の１ページを構成するメモリアレイＣＡを一例に、このメモリアレイＣＡにおけるデータの読み出し動作について説明する。
【0112】
ここでは、メモリセルＣ１，Ｃ２，Ｃ３，Ｃ４のうち、例えば、メモリセルＣ１，Ｃ３を選択メモリセルＣ１，Ｃ３としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルＣ１，Ｃ３を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルＣ２，Ｃ４のみで構成されるページを読み出し非選択ページとする。
【0113】
また、この際のメモリアレイＣＡにおける各部の電圧の例を、図１１の１１Ｂに示す。メモリアレイＣＡでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線ＢＬ１，ＢＬ２にそれぞれ読み出しビット電圧ＶＢＬ１，ＶＢＬ２（いずれも同じ正の電圧であり、例えば、１Ｖ）を印加し、ソース線ＳＬにそれぞれ読み出しソース電圧ＶＳＬ（ソース線ＳＬはいずれも同じ電圧であり、例えば、０Ｖ）を印加する。
【0114】
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタＤＴ１の閾値電圧Ｖｔよりも高い電圧（例えば、２Ｖ）を読み出し選択ドレイン側ゲート電圧ＶＳＧＤ１としてドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔよりも高い電圧（例えば、２Ｖ）を読み出し選択ソース側ゲート電圧ＶＳＧＳ１としてソース側選択ゲート線ＳＧＬ１に印加する。これにより、選択メモリセルＣ１のドレイン側選択トランジスタＤＴ１及びソース側選択トランジスタＳＴ１はオン状態になる。
【0115】
さらに、読み出し選択ページでは、例えば、０～６Ｖの読み出し選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、選択メモリセルＣ１では、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも低ければ、ソース線ＳＬ１からビット線ＢＬ１に電流が流れ、当該ビット線ＢＬ１の電位が変化する。
【0116】
一方、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも高い場合には、ソース線ＳＬ１からビット線ＢＬ１に電流が流れず、当該ビット線ＢＬ１の電位が変化しない。そして、このようなビット線ＢＬ１の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、選択メモリセルＣ１のデータを読み出すことができる。なお、この際、ビット線ＢＬ２の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、読み出し選択ページ内の他の選択メモリセルＣ３についても同様にデータを読み出すことができる。
【0117】
読み出し非選択ページでは、ドレイン側選択トランジスタＤＴ２の閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ドレイン側ゲート電圧ＶＳＧＤ２としてドレイン側選択ゲート線ＢＧＬ２に印加し、同じく、ソース側選択トランジスタＳＴの閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ソース側ゲート電圧ＶＳＧＳ２としてソース側選択ゲート線ＳＧＬ２に印加する。
【0118】
これにより、読み出し非選択ページの各非選択メモリセルＣ２，Ｃ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴはオフ状態となり、ソース線ＳＬ１，ＳＬ２からビット線ＢＬ１，ＢＬ２に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルＣ１，Ｃ３についてのみデータの読み出しが行える。
【0119】
なお、１つのメモリセルＣで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧ＶＣＧ１の値を変えて、それぞれの電圧値のときのビット線ＢＬ１の電位の変化を検出することで、メモリトランジスタＭＴの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
【0120】
また、図１１の１１Ｃは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。この場合、読み出し選択ページでは、読み出し選択メモリゲート電圧ＶＣＧ１を固定電圧をとしてワード線ＷＬ１に印加する。この際、選択メモリセルＣ１におけるメモリトランジスタＭＴ１の閾値電圧が、読み出し選択メモリゲート電圧ＶＣＧ１よりも低ければ、ソース線ＳＬ１からビット線ＢＬ１に電流が流れる。
【0121】
選択メモリセルＣ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流は、読み出し選択メモリゲート電圧ＶＣＧ１と、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔとの閾値差（ＶＣＧ１－Ｖｔ）の値で決まる。選択メモリセルＣ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の大きさをカラムデコーダ２ｂで検出し、カラムデコーダ２ｂにおいて、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔを判断し、当該メモリトランジスタＭＴ１，ＭＴ３にデータが書き込まれているかを判断する。
【0122】
この場合においても、選択メモリセルＣ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の値に応じて、メモリトランジスタＭＴ１，ＭＴ３に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図１１の１１Ｂと同じであるため、ここではその説明は省略する。
【0123】
（１－８）データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表１に、上記のようなデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表１に示す電圧値の単位は「Ｖ」である。
下記の表１に、上記のようなデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表１に示す電圧値の単位は「Ｖ」である。
【0124】
また、表１中、「ＢＬ列」とは、カラムデコーダ２ｂから列方向Ｘに延設されたビット線ＢＬに対して電気的に連結されているメモリセルＣ群の列を示す。なお、図１に示すように、カラムデコーダ２ｂが、図中、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２次元に配置構成され、ＢＬ列にも、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２種類が存在しているため、厳密にはこれらについても規定できるが、表１では、説明を簡単にするために、特に、紙面奥行方向である行方向Ｙ及び垂直方向Ｚの両者を区別せず、図８の８Ａ、図１０の１０Ａ及び図１１の１１Ａで示した選択ページと非選択ページとに着目して各動作について整理している。
【0125】
【表1】
【0126】
不揮発性半導体記憶装置１では、上記の表１のように電圧をそれぞれ印加することによって、メモリアレイＣＡにおいて、ページ単位で電圧を調整し、所定のメモリセルＣに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
【0127】
（１－９）他の実施形態に係るメモリアレイの製造方法
次に、図６に示した他の実施形態に係るメモリセルＣｂから構成されるメモリアレイＣＡの製造方法について説明する。なお、図３、図４及び図５で示したメモリアレイＣＡの製造方法については、後述する第３実施形態における製造方法を流用できることから、ここではその説明は省略する。
次に、図６に示した他の実施形態に係るメモリセルＣｂから構成されるメモリアレイＣＡの製造方法について説明する。なお、図３、図４及び図５で示したメモリアレイＣＡの製造方法については、後述する第３実施形態における製造方法を流用できることから、ここではその説明は省略する。
【0128】
図１２は、各製造工程を説明する際に用いる断面部分の位置を示す概略図であり、２８は、平面視において、図６で示したメモリセルＣｂのメモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ、ソース側選択ゲート構造体１２ａ、半導体層１７が形成されている領域の外郭（以下、メモリセル形成領域と称する）を示したものである。
【0129】
図１２では、３つのメモリセル形成領域２８ａ，２８ｂ，２８ｃが並列に並んだ形態を示している。なお、３つのメモリセル形成領域２８ａ，２８ｂ，２８ｃは同一構成を有することから、これらについて特に区別する必要がない場合には、単にメモリセル形成領域２８と称する。
【0130】
メモリセル形成領域２８は、図６に示すドレイン側選択ゲート構造体１１ａ及び半導体層１７のドレイン側周辺領域１７ａが形成される領域がドレイン側形成領域１１７ａであり、メモリゲート構造体１０ａ及び半導体層１７のメモリ周辺領域１７ｂが形成される領域がメモリ形成領域１１７ｂであり、ソース側選択ゲート構造体１２ａ及び半導体層１７のソース側周辺領域１７ｃが形成される領域がソース側形成領域１１７ｃとなる。
【0131】
また、メモリセル形成領域２８は、図６に示すメモリ周辺領域１７ｂ及びドレイン側周辺領域１７ａを連設するメモリ・ドレイン領域連設部１７ｄが形成される領域がメモリ・ドレイン連設形成領域１１７ｄであり、メモリ周辺領域１７ｂ及びソース側周辺領域１７ｃを連設するメモリ・ソース領域連設部１７ｅが形成される領域がメモリ・ソース連設形成領域１１７ｅである。
【0132】
次に、図１３～図２２を用いてメモリアレイＣＡの製造方法について説明する。この場合、図１３の１３Ａ、１３Ｂ及び１３Ｃに示すように、例えば、シリコンでなる基板２０の上に、絶縁層２３と、当該絶縁層２３と種類が異なる他の絶縁層２４とを積層し、さらに絶縁層２４の上に、例えばシリコン酸化膜でなる層状の層間絶縁層２５ａと、例えばシリコン窒化膜でなる層状の他の層間絶縁層３３とを交互に積層させる。また、最上層に位置する層間絶縁層２５ａの上には、メモリセル形成領域２８ｂの外郭形状が同じである、Al2O3、カーボン、SiC等でなるマスク用のマスク層２７ａを形成し、当該マスク層２７ａをマスクとして層間絶縁層２５ａ，３３をエッチングする。
【0133】
これにより、メモリセル形成領域２８ａ，２８ｂ，２８ｃの外郭形状と同じ外郭形状を有した層間絶縁層２５ａ，３３を形成する。層間絶縁層２５ａ，３３がエッチングされた領域ＥＲ１には絶縁層２４が露出する。なお、以下、メモリセル形成領域２８ａ，２８ｂ，２８ｃは同じように製造されるため、ここでは、図１２で示した、メモリセル形成領域２８ａ，２８ｂの各断面部分に着目して以下説明する。
【0134】
次いで、交互に積層された層間絶縁層２５ａ，３３のうち、層間絶縁層２５ａに挟まれた層間絶縁層３３を、反応性イオンエッチング等のドライエッチングによって、基板２０の表面の面方向から選択的にサイドエッチングし、図１４の１４Ａ、１４Ｂ及び１４Ｃに示すように、層間絶縁層３３を除去した空隙３５と、層間絶縁層３３が円柱状に残存した柱状層間絶縁層３３ａとを形成する。
【0135】
柱状層間絶縁層３３ａは、メモリセル形成領域２８ｂにおいてドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧが形成される予定位置に形成される。また、柱状層間絶縁層３３ａの直径が、形成予定のドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧの直径とほぼ同じ大きさに合わせて形成される。
【0136】
これにより、メモリセル形成領域２８には、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧが形成される予定位置にのみ柱状層間絶縁層３３ａが形成され、これら柱状層間絶縁層３３ａの周囲には空隙３５が形成される。そのため、図１４の１４Ｃに示すように、メモリ・ドレイン連設形成領域１１７ｄには空隙３５が形成される。
【0137】
次いで、図１５の１５Ａ、１５Ｂ及び１５Ｃに示すように、例えば、多結晶シリコン等の半導体材料を堆積させ、積層した層間絶縁層２５ａの間の空隙３５内を半導体材料によって埋めることにより空隙３５に半導体層３６ａを形成する。なお、この際、メモリセル形成領域２８ｂ以外の露出した絶縁層２４の上や、メモリセル形成領域２８ｂの側面、マスク層２７ａの上にも半導体材料が堆積して半導体層３６ｂが形成される。その後、表面研磨を行い、マスク層２７ａの上に堆積した半導体材料を除去して当該マスク層２７ａを露出させる。
【0138】
次いで、マスク層２７ａをマスクとして、当該マスク層２７ａに覆われていない領域の半導体層３６ｂを除去する。次いで、図１６の１６Ａ、１６Ｂ及び１６Ｃに示すように、絶縁層２４が露出した領域ＥＲ１に、シリコン酸化膜等の絶縁材料を当該領域ＥＲ１に堆積させて絶縁層１９を形成し、その後、表面研磨を行ってマスク層２７ａの上に形成された層間絶縁層を除去してマスク層２７ａを露出させる。
【0139】
次いで、図１７の１７Ａ、１７Ｂ及び１７Ｃに示すように、例えば、レジスト材料等でなるパターニングされた新たなマスク層４０を、既存のマスク層２７ａ及び絶縁層１９の上に形成する。新たなマスク層４０には、メモリゲート電極ＭＧを形成する予定位置に合わせて開口部４０ａが形成されている。また、この開口部４０ａの直径は、柱状層間絶縁層３３ａの面方向における距離よりも僅かに大きく形成されている。
【0140】
次いで、マスク層４０をマスクとして、開口部４０ａから露出した、マスク層２７ａ、層間絶縁層２５ａ、柱状層間絶縁層３３ａを、ドライエッチングによってエッチングして、開口部４０ａから絶縁層２４の表面が露出したメモリゲート電極形成用の孔ＥＲ２を形成する。
【0141】
ここで、マスク層２７ａ、層間絶縁層２５ａ、柱状層間絶縁層３３ａをエッチングする際には、半導体層３６ａがエッチングされないエッチング手法を用い、メモリゲート電極形成用の孔ＥＲ２内に、半導体層３６ａが残存するようにしている。これにより、メモリゲート電極形成用の孔ＥＲ２には、新たなマスク層４０から最上層の半導体層３６ａまでの間にあるマスク層２７ａ及び層間絶縁層２５ｂに、開口径がマスク層４０の開口部４０ａと同じ大きさとなった、孔ＥＲ４が形成される。また、メモリゲート電極形成用の孔ＥＲ２には、最上層の半導体層３６ａがマスクとなり開口径が孔ＥＲ４よりも小さく、かつ、除去した柱状層間絶縁層３３ａの直径となっている孔ＥＲ３が形成される。
【0142】
なお、マスク層４０の開口部４０ａは、面方向に並ぶ半導体層３６ａ間に設けられた柱状層間絶縁層３３ａの直径よりも僅かに大きく形成されていることで、エッチングする際に、面方向に並ぶ半導体層３６ａ間の柱状層間絶縁層３３ａを確実に除去し得るようになされている。
【0143】
次いで、図１８の１８Ａ、１８Ｂ及び１８Ｃに示すように、マスク層４０を除去した後、メモリゲート電極形成用の孔ＥＲ２内に露出した半導体層３６ａを、ドライエッチングによって選択的にエッチングし、面方向における半導体層３６ａの距離を狭めた、半導体層３６ｃを形成する。これにより、図１８の１８Ａに示すように、面方向に隣接する半導体層３６ｃ間の空隙にメモリゲート電極形成用の孔ＥＲ６が形成される。
【0144】
ここで、図１８の１８Ｂに示すように、メモリセル形成領域２８ａ，２８ｂでの半導体層３６ｃの面方向における距離が、上述したように４０ｎｍ未満の最適な距離ａに選定される。
【0145】
なお、マスク層２７ａの直下にある最上層の層間絶縁層２５ｂでの空隙の幅は、下層にある層間絶縁層２５ｃでの空隙の幅よりも若干大きいことから、最上層の層間絶縁層２５ｂの直下にある最上層の半導体層３６ｃ部分は、それより下層の半導体層３６ｃに比べてより多くサイドエッチングがされる恐れがある。このため、最上層の半導体層３６ｃはメモリセルＣｂとして用いずに、最上層の半導体層３６ｃよりも下層の半導体層３６ｃ部分にメモリセルＣｂを形成することが望ましい。
【0146】
次いで、図１９の１９Ａ、１９Ｂ及び１９Ｃに示すように、メモリゲート電極形成用の孔ＥＲ６内の側面及び底面に沿って多層絶縁層１５を形成した後、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料を多層絶縁層１５に堆積させることにより多層絶縁層１５で囲まれた領域内にメモリゲート電極ＭＧを形成する。そして、マスク層２７ａの上や絶縁層１９の上に堆積した多層絶縁層１５の絶縁材料等や、ゲート材料を表面研磨により除去し、マスク層２７ａを露出させる。このようにして、メモリゲート電極形成用の孔ＥＲ６内に、メモリゲート構造体１０ａを形成する。
【0147】
なお、多層絶縁層１５は、図６に示したように、酸化シリコン（SiO2）等でなる第２メモリゲート絶縁層１５ｃ、窒化シリコン（Si3N4）や、酸窒化シリコン（SiON）、アルミナ（Al2O3）、酸化ハフニウム（HfO2）等でなる電荷蓄積層１５ｂ、及び、酸化シリコン（SiO2）等でなる第１メモリゲート絶縁層１５ａが、メモリゲート電極形成用の孔ＥＲ６内の側面及び底面に順次積層されることにより形成される。
【0148】
次いで、図２０の２０Ａ、２０Ｂ及び２０Ｃに示すように、例えば、レジスト材料等でなるパターニングされた新たなマスク層４２を、既存のマスク層２７ａ、メモリゲート構造体１０ａ及び絶縁層１９の上に形成する。新たなマスク層４２には、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧを形成する各予定位置に合わせて開口部４２ａがそれぞれ形成されている。また、この開口部４２ａの直径は、柱状層間絶縁層３３ａの面方向における距離よりも僅かに大きく形成されている。
【0149】
次いで、新たなマスク層４２をマスクとして、開口部４２ａから露出した、既存のマスク層２７ａ、層間絶縁層２５ｂ、柱状層間絶縁層３３ａを、ドライエッチングによってエッチングして、開口部４２ａからそれぞれ絶縁層２４の表面が露出した選択ゲート電極形成用の孔ＥＲ８を形成する。
【0150】
ここで、エッチングによって、柱状層間絶縁層３３ａを除去し、孔ＥＲ８を有するマスク層２７、層間絶縁層２５ｄ，２５を形成する際には、半導体層３６ｃがエッチングされないエッチング手法を用い、選択ゲート電極形成用の孔ＥＲ８内に、半導体層３６ｃが残存するようにしている。これにより、選択ゲート電極形成用の孔ＥＲ８には、新たなマスク層４２から最上層の半導体層３６ｃまでの間にあるマスク層２７及び層間絶縁層２５ｄに、開口径がマスク層４２の開口部４２ａと同じ大きさになった、孔ＥＲ９が形成される。また、選択ゲート電極形成用の孔ＥＲ８には、最上層の半導体層３６ｃがマスクとなり開口径が孔ＥＲ９よりも小さく、かつ、除去した柱状層間絶縁層３３ａの直径となっている孔ＥＲ１０が形成される。
【0151】
なお、マスク層４２の開口部４２ａは、半導体層３６ｃ間に設けられた柱状層間絶縁層３３ａの直径よりも僅かに大きく形成されていることで、エッチングする際に、半導体層３６ｃ間の柱状層間絶縁層３３ａを確実に除去し得るようになされている。
【0152】
次いで、図２１の２１Ａ、２１Ｂ及び２１Ｃに示すように、マスク層４２を除去した後、選択ゲート電極形成用の孔ＥＲ８内に露出した半導体層３６ｃを、ドライエッチングによって選択的にエッチングし、面方向における距離を狭めた半導体層１７を形成する。これにより、図２１の２１Ａに示すように、面方向に隣接する半導体層１７間の空隙の面方向における幅（空隙幅）ｘ５が、およそ半導体層１７の５～７倍の選択ゲート電極形成用の孔ＥＲ１２が形成される。
【0153】
ここで、ドレイン側選択ゲート構造体１１ａが形成される孔ＥＲ１２において、面方向に隣接する半導体層１７間の空隙幅ｘ５は、当該孔ＥＲ１２内に形成予定のドレイン側選択ゲート構造体１１ａの拡径部３０ｂ部分での直径（すなわち、拡径部３０ｂにおいて、ドレイン側選択ゲート電極ＤＧ及びドレイン側選択ゲート絶縁層１４ａを合わせた直径）となる。
【0154】
また、ソース側選択ゲート構造体１２ａが形成される孔ＥＲ１２において、面方向に隣接する半導体層１７間の空隙幅ｘ５は、当該孔ＥＲ１２内に形成予定のソース側選択ゲート構造体１２ａの拡径部３０ｂ部分での直径（すなわち、拡径部３０ｂにおいて、ソース側選択ゲート電極ＳＧ及びソース側選択ゲート絶縁層１４ｂを合わせた直径）となる。この場合、図２１の２１Ａ及び２１Ｂに示すように、ドレイン側形成領域１１７ａ及びソース側形成領域１１７ｃでの半導体層１７の面方向における距離ａは、上述したように４０ｎｍ未満に選定される。
【0155】
なお、上述したように、マスク層２７の直下にある最上層の層間絶縁層２５ｄでの空隙の幅は、下層にある層間絶縁層２５での空隙の幅よりも若干大きいことから、最上層の層間絶縁層２５ｄの直下にある最上層の半導体層１７部分は、下層の半導体層１７に比べてより多くサイドエッチングがされる恐れがある。このため、最上層の半導体層１７はメモリセルＣｂとして用いずに、最上層の半導体層１７よりも下層の半導体層１７部分にメモリセルＣｂを形成することが望ましい。
【0156】
次いで、選択ゲート電極形成用の孔ＥＲ１２内の側面及び底面にそれぞれシリコン酸化膜等の絶縁材料を堆積させて、図２２の２２Ａ、２２Ｂ及び２２Ｃに示すように、ドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂを、選択ゲート電極形成用の孔ＥＲ１２内の側面及び底面に沿って形成する。次いで、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料をドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂにそれぞれ堆積させることにより、ドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂに囲まれた領域内に、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧをそれぞれ形成する。
【0157】
そして、マスク層２７の上や絶縁層１９の上に堆積したドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂの絶縁材料等や、ゲート材料を表面研磨により除去し、マスク層２７を露出させる。なお、図６及び図２２では、マスク層２７をこのまま残している構成としているが、当該マスク層２７は、表面研磨により除去することが好ましい。
【0158】
このようにして、メモリゲート電極形成用の孔ＥＲ１２内に、ドレイン側選択ゲート構造体１１ａとソース側選択ゲート構造体１２ａとをそれぞれ形成する。
【0159】
次いで、フォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、ドレイン側形成領域１１７ａに隣接する絶縁層１９の領域にドレイン拡散層７及びビット線ＢＬを形成するとともに、ソース側形成領域１１７ｃに隣接する絶縁層１９の領域にソース拡散層６及びソース線ＳＬを形成する。この際、ドレイン拡散層７及びビット線ＢＬと、ソース拡散層６及びソース線ＳＬとは、図２２の２２Ａに示すように、半導体層１７が形成されている層にそれぞれ形成される。また、ドレイン拡散層７及びビット線ＢＬが形成された上層と下層との間や、ソース拡散層６及びソース線ＳＬが形成された上層と下層との間には、それぞれ絶縁層１９が形成される。以上のようにして、図６に示すようなメモリセルＣｂを形成することができる。
【0160】
（１－１０）作用及び効果
以上の構成において、メモリセルＣは、基板２０の表面の面方向に延設された並走するドレイン拡散層７とソース拡散層６との間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のメモリゲート電極ＭＧを設け、ドレイン拡散層７とメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のドレイン側選択ゲート電極ＤＧを設け、ソース拡散層６とメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のソース側選択ゲート電極ＳＧを設けるようにした。
以上の構成において、メモリセルＣは、基板２０の表面の面方向に延設された並走するドレイン拡散層７とソース拡散層６との間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のメモリゲート電極ＭＧを設け、ドレイン拡散層７とメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のドレイン側選択ゲート電極ＤＧを設け、ソース拡散層６とメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のソース側選択ゲート電極ＳＧを設けるようにした。
【0161】
また、メモリゲート電極ＭＧの側面には、電荷蓄積層１５ｂを含む多層絶縁層１５を設け、ドレイン側選択ゲート電極ＤＧの側面にはドレイン側選択ゲート絶縁層１４ａを設け、ソース側選択ゲート電極ＳＧの側面にはソース側選択ゲート絶縁層１４ｂを設けるようにした。
【0162】
さらに、メモリセルＣでは、並走するドレイン拡散層７とソース拡散層６との間の領域に半導体層１７を設け、かつ、ドレイン側選択ゲート絶縁層１４ａの側面と、ソース側選択ゲート絶縁層１４ｂの側面と、多層絶縁層１５の側面と、ドレイン拡散層７の側面と、ソース拡散層６の側面と、にそれぞれ半導体層１７が接するように配置した。
【0163】
このようにして、本実施形態では、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣについて３次元構造を実現し、当該メモリセルＣを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣの集積化及び小型化を図ることができる。
【0164】
また、本実施形態に係るメモリゲート構造体１０は、円柱状のメモリゲート電極ＭＧの側面に周方向に沿って一周に亘って多層絶縁層１５が設けられており、半導体層１７と接する多層絶縁層１５の側面に角部がなく、側面が滑らかに湾曲した形状を有する。また、ドレイン側選択ゲート構造体１１も、円柱状のドレイン側選択ゲート電極ＤＧの側面に周方向に沿って一周に亘ってドレイン側選択ゲート絶縁層１４ａが設けられており、半導体層１７と接するドレイン側選択ゲート絶縁層１４ａの側面に角部がなく、側面が滑らかに湾曲した形状を有する。さらに、ソース側選択ゲート構造体１２も、円柱状のソース側選択ゲート電極ＳＧの側面に周方向に沿って一周に亘ってソース側選択ゲート絶縁層１４ｂが設けられており、半導体層１７と接するソース側選択ゲート絶縁層１４ｂの側面に角部がなく、側面が滑らかに湾曲した形状を有する。
【0165】
ところで、一般的な２次元構造のメモリセルでは、ゲート電極がプレーナゲート型構造からなり、データの書き込み動作時等に、ゲート電極の角部に電界が集中するため、ディスターブ耐性が低くなる恐れがある。
【0166】
これに対して、本実施形態に係るメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２には、上述したように、半導体層１７と接する側面に角部がなく、側面が滑らかな湾曲状に形成されていることから電界が集中する箇所がなく、その分、従来のプレーナゲート型構造に比してディスターブ耐性を向上させることができる。
【0167】
（１－１１）他の実施形態
なお、本発明は上述した実施形態に限定されるものでなく、例えば、単層の絶縁材料のみからなるドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂに変えて、多層絶縁層１５と同様に、電荷蓄積層を含む多層構造のドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂを適用してもよい。
なお、本発明は上述した実施形態に限定されるものでなく、例えば、単層の絶縁材料のみからなるドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂに変えて、多層絶縁層１５と同様に、電荷蓄積層を含む多層構造のドレイン側選択ゲート絶縁層１４ａ及びソース側選択ゲート絶縁層１４ｂを適用してもよい。
【0168】
この場合、例えば、図１８及び図１９に示したように、メモリゲート構造体１０ａを製造する工程で、同時にドレイン側選択ゲート構造体１１ａ及びソース側選択ゲート構造体１２ａを製造すればよい。具体的には、メモリゲート電極形成用の孔ＥＲ２を形成する際に、選択ゲート電極形成用の孔ＥＲ８を形成し、多層絶縁層１５の形成工程で、多層絶縁層１５と同じ構成のドレイン側選択ゲート絶縁層とソース側選択絶縁層とを多層絶縁層１５と同時に製造し、メモリゲート電極ＭＧの形成工程で、ドレイン側選択ゲート電極ＤＧとソース側選択ゲート電極ＳＧとをメモリゲート電極ＭＧと同時に形成すればよい。
【0169】
また、本実施形態では、柱状のメモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極として、円柱状のメモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧを適用したが、本発明はこれに限らず、例えば、四角柱状、多角柱状等の種々の形状でなる柱状のメモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極を適用してもよい。なお、この場合、多層絶縁層、ドレイン側選択ゲート絶縁層及びソース側選択ゲート絶縁層は、メモリゲート電極、ドレイン側選択ゲート電極及びソース側選択ゲート電極の各側面形状に沿って一周に亘って形成される。
【0170】
また、本実施形態では、ドレイン側選択ゲート絶縁層とソース側選択ゲート絶縁層と多層絶縁層とドレイン拡散層とソース拡散層との各側面に半導体層がそれぞれ接する構成として、例えば、図２に示すように、ドレイン拡散層７とドレイン側選択ゲート絶縁層１４ａとの間にも半導体層１７を設け、ソース拡散層６とソース側選択ゲート絶縁層１４ｂとの間にも半導体層１７を設けた構成としたが、本発明はこれに限らない。例えば、ドレイン拡散層７とドレイン側選択ゲート絶縁層１４ａとの間に半導体層１７を設けずに、ドレイン拡散層７の側面とドレイン側選択ゲート絶縁層１４ａの側面とが接するようにしたり、ソース拡散層６とソース側選択ゲート絶縁層１４ｂとの間に半導体層１７を設けずに、ソース拡散層６の側面とソース側選択ゲート絶縁層１４ｂの側面とが接するような構成としてもよい。
【0171】
また、本実施形態では、複数のメモリセルを複数の行、複数の列及び複数の階層に配置しているが、本発明はこれに限らず、行数、列数及び階層数は１以上であればよく、例えば１行複数列複数階層、複数行１列１階層、としてもよい。
【0172】
（１－１２）ドレイン側選択トランジスタ及びソース側選択トランジスタの間に複数のメモリトランジスタを設けた、他の実施形態に係るメモリセルについて
（１－１２－１）不揮発性半導体記憶装置の構成
また、上述した実施形態においては、対となるドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの間に、１つのメモリトランジスタＭＴを設けたメモリセルＣを設けるようにした場合について述べたが、本発明はこれに限らず、対となるドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの間に、複数のメモリトランジスタを直列に設けたメモリセルを設けるようにしてもよい。
（１－１２－１）不揮発性半導体記憶装置の構成
また、上述した実施形態においては、対となるドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの間に、１つのメモリトランジスタＭＴを設けたメモリセルＣを設けるようにした場合について述べたが、本発明はこれに限らず、対となるドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの間に、複数のメモリトランジスタを直列に設けたメモリセルを設けるようにしてもよい。
【0173】
ここで、図２３は、複数のメモリトランジスタＭＴ１１，ＭＴ１２が直列に設けられたメモリセルＣｈを有する不揮発性半導体記憶装置１ｈの等価回路の構成を示す回路図である。なお、ここでは、個々のメモリセルを区別する場合には、ｉ及びｊをそれぞれ１、２、３、…として、第ｉ行第ｊ列のものをメモリセルＣｈｉｊとして説明し、メモリセルを区別しない場合には、単にメモリセルＣｈとして説明する。
【0174】
また、この不揮発性半導体記憶装置１ｈは、実際には、図１に示した不揮発性半導体記憶装置１と同様に、面方向に行列状に配置された複数のメモリセルＣｈが、面方向と直交する垂直方向Ｚに沿って階層的に配置されたメモリアレイＣＡｈを有する。なお、階層ごとに行列状に配置された複数のメモリセルＣｈの配置構成は、各階層のいずれも同一であるため、図２３では、上層の第１階層に配置された複数のメモリセルＣｈの配置構成のみを図示しており、下層に配置された複数のメモリセルＣｈの配置構成は省略している。以下、上層の第１階層に着目して説明する。
【0175】
図２３に示すメモリアレイＣＡｈは、複数のメモリセルＣｈが面方向において４行２列に配置されている例を示す。ここで、図１と同様に、異なる階層及び異なる列に配置された複数のメモリセルＣｈも含め、１つの行方向Ｙ上（面方向と直交して行方向Ｙに延びる垂直面方向（面方向の法線方向））に配置される複数のメモリセルＣｈの構成を１ページ（図１中、「１page」と表記）と称して説明する。また、第１のメモリトランジスタＭＴ１１で第１のワード線ＷＬ１を共有し、かつ、第２のメモリトランジスタＭＴ１２で第２のワード線ＷＬ２を共有している複数のページを１セクタと称して説明する。
【0176】
なお、図２３では、２つのセクタ（ｉ），（ｊ）を設けた例を示しており、一のセクタ（ｉ）には、２つのページ（ｉ，１），（ｉ，２）が設けられ、他のセクタ（ｊ）にも、２つのページ（ｊ，１），（ｊ，２）が設けられている。ここでは、セクタや、セクタ内にそれぞれ設けられたページ、ワード線ＷＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬについて個々を区別する場合には、これらにｉ，ｊを表記して説明し、これらを特に区別しない場合には、ｉ，ｊを表記せずに、単に、セクタ、ページ、ワード線ＷＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬとして説明する。
【0177】
この場合、ビット線ＢＬは、図１と同様に、メモリアレイＣＡｈの階層ごとにそれぞれ列方向Ｘに延設されており、階層ごとに同一列に配置された複数のメモリセルＣｈに接続されている。また、ソース線ＳＬは、図１と同様に、メモリアレイＣＡｈの階層ごとにそれぞれビット線ＢＬと並走し列方向Ｘに延設されており、階層ごとに同一列のメモリセルＣｈに接続されている。すなわち、階層ごとにそれぞれ列方向Ｘに並ぶ複数のメモリセルＣｈにて一のビット線ＢＬ及び一のソース線ＳＬを共有している。
【0178】
また、ドレイン側選択ゲート線ＢＧＬ及びソース側選択ゲート線ＳＧＬは、行（ページ）ごとにそれぞれ設けられており、異なる階層も含め同一行（同一ページ内）に並ぶ複数のメモリセルＣｈに接続されている。すなわち、異なる階層も含めてそれぞれ行方向Ｙに並ぶ、ページ内のメモリセルＣｈにて、１つのドレイン側選択ゲート線ＢＧＬ及び１つのソース側選択ゲート線ＳＧＬを共有している。
【0179】
例えば、セクタ（ｉ）では、一のページ（ｉ，１）内にある複数のメモリセルＣｈ１１，Ｃｈ１２に対して、各ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧにドレイン側選択ゲート線ＢＧＬ（ｉ，１）が接続され、各ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧにソース側選択ゲート線ＳＧＬ（ｉ，１）が接続されている。また、セクタ（ｉ）では、他のページ（ｉ，２）内にある複数のメモリセルＣｈ２１，Ｃｈ２２に対して、各ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧに他のドレイン側選択ゲート線ＢＧＬ（ｉ，２）が接続され、各ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに他のソース側選択ゲート線ＳＧＬ（ｉ，２）が接続されている。
【0180】
ワード線ＷＬ１（ＷＬ２）は、セクタごとに設けられており、異なるページ、異なる階層も含め、同一セクタ内に並ぶ複数のメモリトランジスタＭＴ１１（ＭＴ１２）に接続されている。例えば、セクタ（ｉ）では、異なるページ（ｉ，１），（ｉ，２）、異なる階層も含めて、当該セクタ（ｉ）内に設けられた複数の第１のメモリトランジスタＭＴ１１で１つの第１のワード線ＷＬ１（ｉ）を共有し、当該セクタ（ｉ）内に設けられた複数の第２のメモリトランジスタＭＴ１２で１つの第２のワード線ＷＬ２（ｉ）を共有している。
【0181】
より具体的には、セクタ（ｉ）では、一のページ（ｉ，１）に設けた第１のメモリトランジスタＭＴ１１のメモリゲート電極ＭＧと、他のページ（ｉ，２）に設けた第１のメモリトランジスタＭＴ１１のメモリゲート電極ＭＧと、第１のワード線ＷＬ１（ｉ）と、が接続されている。また、セクタ（ｉ）では、一のページ（ｉ，１）に設けた第２のメモリトランジスタＭＴ１２のメモリゲート電極ＭＧと、他のページ（ｉ，２）に設けた第２のメモリトランジスタＭＴ１２のメモリゲート電極ＭＧと、第２のワード線ＷＬ２（ｉ）と、が接続されている。
【0182】
このように、メモリアレイＣＡｈでは、１セクタ（ｉ）内に設けられた複数のページ（ｉ，１），（ｉ，２）において、第１のメモリトランジスタＭＴ１１で１つの第１のワード線ＷＬ１（ｉ）を共有し、第２のメモリトランジスタＭＴ１２で１つの第２のワード線ＷＬ２（ｉ）を共有していることから、ページ（ｉ，１），（ｉ，２）ごとにワード線ＷＬをそれぞれ個別に設けない分、構成を簡素化することができる。
【0183】
メモリアレイＣＡｈは、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬ１，ＷＬ２が、図示しない下層である第２階層で行方向Ｙに延在しておらず、上層である第１階層でのみ行方向Ｙに延在しており、上層に設けたドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ及びワード線ＷＬ１，ＷＬ２が下層に配置された各メモリセルＣｈにもそれぞれ電気的に接続された構成を有する。
【0184】
ここで、図２３において等価回路で示したメモリセルＣｈの平面視における断面構成については、図２の２Ｂに示したメモリセルＣの構成において、対となるドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の間に、複数のメモリゲート構造体１０を直線的に配置させた断面構成となるため、ここでは説明の重複を避けるため詳細な説明は省略する。
【0185】
また、図２３において等価回路で示したメモリセルＣｈの垂直方向Ｚにおける縦断面構成については、図４に示したメモリセルＣの構成において、対となるドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の間に、複数のメモリゲート構造体１０を直線的に配置させた縦断面構成となるため、ここでは説明の重複を避けるため詳細な説明は省略する。
【0186】
また、メモリアレイＣＡｈの複数のメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２については、図６に示すように、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの側面にそれぞれ拡径部３０ｂと縮径部３０ｃを交互に設けて側面を凹凸状に形成するようにしてもよい。
【0187】
なお、このように、複数のメモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ及びソース側選択ゲート電極ＳＧの側面にそれぞれ拡径部３０ｂと縮径部３０ｃが交互に形成されたメモリアレイＣＡｈは、上述した図１２～図２２に示した製造工程に従って、隣接した複数のメモリゲート構造体１０を形成することで製造することができる。
【0188】
（１－１２―２）データの書き込み動作、読み出し動作及び消去動作における電圧の具体的な例
下記の表２に、図２３に示す不揮発性半導体記憶装置１ｈにおけるデータの書き込み動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示し、下記の表３に、不揮発性半導体記憶装置１ｈにおけるセクタ単位のデータの消去動作時における電圧の組み合わせの具体的な例（電圧例）を示す。なお、表２及び表３に示す電圧値の単位は「Ｖ」である。
下記の表２に、図２３に示す不揮発性半導体記憶装置１ｈにおけるデータの書き込み動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示し、下記の表３に、不揮発性半導体記憶装置１ｈにおけるセクタ単位のデータの消去動作時における電圧の組み合わせの具体的な例（電圧例）を示す。なお、表２及び表３に示す電圧値の単位は「Ｖ」である。
【0189】
【表2】
【0190】
【表3】
【0191】
上記の表２及び表３は、説明を簡単にするために、図２３に示すように、メモリセルＣｈを列方向Ｘ及び行方向Ｙに行列状に配置させた面方向での構成に着目して各動作について整理している。表２では、図２３においてカラムデコーダ２ｂから列方向Ｘに延設されたビット線ＢＬに対して電気的に連結されているメモリセルＣｈ群の列を「ＢＬ列」と称し、データの書き込み・データの読み出しを行うメモリセルＣｈを含むＢＬ列を「選択ＢＬ列」と称し、データの書き込み・データの読み出しを行わないメモリセルＣｈのみを含むＢＬ列を「非選択ＢＬ列」と称する。
【0192】
表２及び表３に示す、ＶＣＧ１，ＶＣＧ２，ＶＣＧ３，ＶＳＧＳ１，ＶＳＧＳ２，ＶＳＧＳ３，ＶＳＧＤ１，ＶＳＧＤ２，ＶＳＧＤ３，ＶＢＬ，ＶＳＬは、上記の表１と同様に、それぞれ各線に印加される電圧を表す符号である。なお、本実施形態では、２つのワード線ＷＬ１，ＷＬ２を有することから、上記の表１と異なり、ワード線ＷＬ１，ＷＬ２に印加されるメモリゲート電圧は、ＶＣＧ１，ＶＣＧ２，ＶＣＧ３，の３つで表されている。
【0193】
また、表２では、データの書き込み・データの読み出しを行うメモリセルＣｈを選択セルと称し、データの書き込み・データの読み出しを行わないメモリセルＣｈを非選択セルと称している。そして、選択セルを含むページを選択ページと称し、非選択セルのみを含むページを非選択ページと称している。
【0194】
表２に示すデータの書き込み動作（表２中、「書き込み」と表記）の例では、図２３のメモリアレイＣＡｈにおいて、１行１列目のメモリセルＣｈ１１における第１のメモリトランジスタＭＴ１１にデータを書き込むときの電圧を示している。この場合、ページ（ｉ，１）が選択ページとなり、残りのページ（ｉ，２），（ｊ，１），（ｊ，２）が非選択ページとなる。また、図２３では、上段のメモリセルＣｈ１１，Ｃｈ２１，Ｃｈ３１，Ｃｈ４１群の列が選択ＢＬ列となり、下段のメモリセルＣｈ１２，Ｃｈ２２，Ｃｈ３２，Ｃｈ４２群の列が非選択ＢＬ列となる。
【0195】
表２に示すデータの読み出し動作（表２中、「読み出し」と表記）の例では、図２３のメモリアレイＣＡｈにおいて、１行１列目のメモリセルＣｈ１１における第１のメモリトランジスタＭＴ１１のデータを読み出すときの電圧を示している。この場合、ページ（ｉ，１）が選択ページとなり、残りのページ（ｉ，２），（ｊ，１），（ｊ，２）が非選択ページとなる。また、図２３では、上段のメモリセルＣｈ１１，Ｃｈ２１，Ｃｈ３１，Ｃｈ４１群の列が選択ＢＬ列となり、下段のメモリセルＣｈ１２，Ｃｈ２２，Ｃｈ３２，Ｃｈ４２群の列が非選択ＢＬ列となる。
【0196】
表３では、データの消去を行うセクタに含まれるページを選択ページと称し、データの消去を行わないセクタに含まれるページを非選択ページと称している。表３に示すデータの消去動作の例では、図２３のメモリアレイＣＡｈにおいて、セクタ（ｉ）に設けられたメモリセルＣｈ１１，Ｃｈ１２，Ｃｈ２１，Ｃｈ２２における各第１のメモリトランジスタＭＴ１１のデータを消去するときの電圧を示している。
【0197】
不揮発性半導体記憶装置１では、上記の表２及び表３のように電圧をそれぞれ印加することによって、上述した第１実施形態と同じ原理で、所定のメモリセルＣｈに対して選択的にデータの書き込み、読み出し及び消去を実行することができる。
【0198】
（１－１２－３）作用及び効果
以上のメモリセルＣｈでは、図２及び図４で示したメモリセルＣと同様に、基板２０の表面の面方向に延設された並走するドレイン拡散層７とソース拡散層６との間の領域に、基板２０の上に絶縁層１９を介して、複数の柱状のメモリゲート電極ＭＧを立設するようにした。また、メモリセルＣｈでは、ドレイン拡散層７と一方の側方にあるメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のドレイン側選択ゲート電極ＤＧを設け、ソース拡散層６と他方の側方にあるメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のソース側選択ゲート電極ＳＧを設けるようにした。
以上のメモリセルＣｈでは、図２及び図４で示したメモリセルＣと同様に、基板２０の表面の面方向に延設された並走するドレイン拡散層７とソース拡散層６との間の領域に、基板２０の上に絶縁層１９を介して、複数の柱状のメモリゲート電極ＭＧを立設するようにした。また、メモリセルＣｈでは、ドレイン拡散層７と一方の側方にあるメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のドレイン側選択ゲート電極ＤＧを設け、ソース拡散層６と他方の側方にあるメモリゲート電極ＭＧとの間の領域に、基板２０の上に絶縁層１９を介して立設された柱状のソース側選択ゲート電極ＳＧを設けるようにした。
【0199】
メモリセルＣｈは、複数のメモリゲート電極ＭＧの各側面には、電荷蓄積層１５ｂを含む多層絶縁層１５を設け、ドレイン側選択ゲート電極ＤＧの側面にはドレイン側選択ゲート絶縁層１４ａを設け、ソース側選択ゲート電極ＳＧの側面にはソース側選択ゲート絶縁層１４ｂを設けるようにした。
【0200】
さらに、メモリセルＣｈでは、並走するドレイン拡散層７とソース拡散層６との間の領域に半導体層１７を設け、かつ、ドレイン側選択ゲート絶縁層１４ａの側面と、ソース側選択ゲート絶縁層１４ｂの側面と、多層絶縁層１５の側面と、ドレイン拡散層７の側面と、ソース拡散層６の側面と、にそれぞれ半導体層１７が接するように配置した。
【0201】
このようにして、この実施形態では、複数のメモリトランジスタＭＴ１１，ＭＴ１２、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｈについて３次元構造を実現し、当該メモリセルＣｈを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｈの集積化及び小型化を図ることができる。
【0202】
また、この実施形態に係るメモリセルＣｈでは、ページ単位でワード線ＷＬ１，ＷＬ２を設けずに、複数のページからなるセクタ単位でワード線ＷＬ１，ＷＬ２を設けるようにしたことから、その分、ワード線ＷＬ１，ＷＬ２の数を減らすことができ、構造を簡素化できる。
【0203】
（２）第２実施形態
（２－１）第２実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図２４は、第２実施形態に係る不揮発性半導体記憶装置に設けられているメモリアレイＣＡｃに着目した等価回路の構成を示した概略図である。第２実施形態に係るメモリアレイＣＡｃは、図１に示した第１実施形態に係るメモリアレイＣＡとはアシストゲート線ＡＧＬ及びアシストゲート電極ＡＧが設けられている点で相違している。第２実施形態の不揮発性半導体記憶装置は、メモリアレイＣＡｃと、複数のビット線ＢＬと、複数のソース線ＳＬと、複数のドレイン側選択ゲート線ＢＧＬと、複数のソース側選択ゲート線ＳＧＬと、複数のワード線ＷＬと、アシストゲート線ＡＧＬと、を備えている。
（２－１）第２実施形態に係る不揮発性半導体記憶装置の等価回路の構成
図２４は、第２実施形態に係る不揮発性半導体記憶装置に設けられているメモリアレイＣＡｃに着目した等価回路の構成を示した概略図である。第２実施形態に係るメモリアレイＣＡｃは、図１に示した第１実施形態に係るメモリアレイＣＡとはアシストゲート線ＡＧＬ及びアシストゲート電極ＡＧが設けられている点で相違している。第２実施形態の不揮発性半導体記憶装置は、メモリアレイＣＡｃと、複数のビット線ＢＬと、複数のソース線ＳＬと、複数のドレイン側選択ゲート線ＢＧＬと、複数のソース側選択ゲート線ＳＧＬと、複数のワード線ＷＬと、アシストゲート線ＡＧＬと、を備えている。
【0204】
アシストゲート線ＡＧＬは、列方向Ｘに延設されたビット線ＢＬ及びソース線ＳＬと並走するように列方向Ｘに延設されており、異なる階層も含め同一列に配置された複数のメモリセルＣｃに接続されている。すなわち、異なる階層を含め同じ列方向Ｘに並ぶ複数のメモリセルＣｃは、一のアシストゲート線ＡＧＬを共有している。異なる階層も含め列ごとに設けられた各アシストゲート線ＡＧＬは、図示しないカラムデコーダ２ｂにそれぞれ接続されている。なお、ビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ、及び、ワード線ＷＬについては、第１実施形態と同様の構成で設けられていることから、ここではその説明は省略する。
【0205】
メモリセルＣｃは、接続されたビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ、ワード線ＷＬ及びアシストゲート線ＡＧＬの電圧が、図示しないロウデコーダ２ａ及びカラムデコーダ２ｂによって制御されることで、メモリトランジスタＭＴに対してデータの書き込み、データの消去、データの読み出しが行われる。第２実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。
【0206】
本実施形態に係るメモリアレイＣＡｃでは、階層ごとに行列状に配置された複数のメモリセルＣｃの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第１階層に配置された複数のメモリセルＣｃの配置構成に着目して以下説明する。
【0207】
メモリセルＣｃは、図１に示した第１実施形態に係るメモリセルＣとはアシストゲート電極ＡＧが設けられている点で相違している。メモリセルＣｃは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタＤＴとメモリトランジスタＭＴとソース側選択トランジスタＳＴとアシストゲート電極ＡＧとを有し、これらドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴが直列接続された構成を有している。メモリセルＣｃは、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴで１つのアシストゲート電極ＡＧを共有している。なお、メモリセルＣｃの構成の詳細については後述する。
【0208】
（２－２）メモリセルの構成
次に、メモリセルＣｃの構成について説明する。図２５の２５Ａは、メモリセルＣｃの等価回路の構成を示した回路図である。図２５の２５Ａに示すように、メモリセルＣｃは、後述する電荷蓄積層を有するメモリトランジスタＭＴの一端にドレイン側選択トランジスタＤＴの一端が接続され、当該メモリトランジスタＭＴの他端にソース側選択トランジスタＳＴの一端が接続される。
次に、メモリセルＣｃの構成について説明する。図２５の２５Ａは、メモリセルＣｃの等価回路の構成を示した回路図である。図２５の２５Ａに示すように、メモリセルＣｃは、後述する電荷蓄積層を有するメモリトランジスタＭＴの一端にドレイン側選択トランジスタＤＴの一端が接続され、当該メモリトランジスタＭＴの他端にソース側選択トランジスタＳＴの一端が接続される。
【0209】
また、ドレイン側選択トランジスタＤＴの他端にはビット線ＢＬが接続され、ソース側選択トランジスタＳＴの他端にはソース線ＳＬが接続される。さらに、ドレイン側選択ゲート線ＢＧＬは、ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧ（図２５の２５Ｂにて後述する）に接続され、ソース側選択ゲート線ＳＧＬは、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧ（図２５の２５Ｂにて後述する）に接続され、ワード線ＷＬは、メモリトランジスタＭＴのメモリゲート電極ＭＧに接続されている。アシストゲート線ＡＧＬは、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴで共有するアシストゲート電極ＡＧに接続される。
【0210】
図２５の２５Ｂは、２５Ａで示したメモリセルＣｃの平面視における断面構成の一例を示す。メモリセルＣｃは、列方向Ｘに並走して延設されたビット線ＢＬ及びソース線ＳＬの間の領域に形成されており、ビット線ＢＬに接して列方向Ｘに延設されたドレイン拡散層７と、ソース線ＳＬと接して列方向Ｘに延設されたソース拡散層６とを有する。なお、これらソース拡散層６及びドレイン拡散層７は、例えば、多結晶シリコン等で不純物濃度が高濃度のｎ+型拡散層である。
【0211】
メモリセルＣｃには、並走するドレイン拡散層７とソース拡散層６との間の領域に、多結晶シリコン等でなる半導体層１７が設けられ、ドレイン拡散層７の側面とソース拡散層６の側面とに半導体層１７が接している。また、並走するドレイン拡散層７とソース拡散層６との間に設けられた半導体層１７には、半導体層１７を貫通するように、メモリゲート構造体１０と、ドレイン側選択ゲート構造体１１と、ソース側選択ゲート構造体１２とが設けられている。
【0212】
本実施形態に係るメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２は、それぞれ断面円形の柱状に形成されており、ドレイン側選択ゲート構造体１１とソース側選択ゲート構造体１２との間にメモリゲート構造体１０が配置され、これらメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２が直線的に配置されている。なお、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の詳細な構成は、第１実施形態と同様であるため説明を省略する。
【0213】
本実施形態では、列方向Ｘに沿って並走するドレイン拡散層７とソース拡散層６との間に、壁状のアシストゲート絶縁層４５が行方向Ｙに並走するように形成されており、並走するアシストゲート絶縁層４５の間に、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を囲う半導体層１７が設けられている。このように、並走するアシストゲート絶縁層４５は、列方向Ｘにおいて半導体層１７を挟むように形成されている。ここで、アシストゲート絶縁層４５は、一端がドレイン拡散層７に接するとともに、他端がソース拡散層６に接し、ドレイン拡散層７とソース拡散層６との間に亘って設けられている。また、アシストゲート絶縁層４５は、一方の側面が行方向Ｙに延びる半導体層１７の側面に接し、他方の側面がアシストゲート電極ＡＧの側面に接している。これにより、アシストゲート絶縁層４５は、半導体層１７とアシストゲート電極ＡＧとを絶縁させ、アシストゲート電極ＡＧと半導体層１７とを電気的に分離させる。
【0214】
アシストゲート電極ＡＧは、壁状に形成されており、列方向Ｘに沿って並走するドレイン拡散層７とソース拡散層６との間に、行方向Ｙに並走するように形成されている。並走するアシストゲート電極ＡＧの間に、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を囲う半導体層１７とアシストゲート絶縁層４５とが設けられている。ここで、アシストゲート電極ＡＧは、列方向Ｘにおいて、ドレイン側選択ゲート構造体１１とメモリゲート構造体１０とソース側選択ゲート構造体１２とに対してアシストゲート絶縁層４５及び半導体層１７を介して対向配置されている。本実施形態では、列方向Ｘにおいて、半導体層１７及びアシストゲート絶縁層４５を介在させてソース側選択ゲート電極ＳＧと対向する領域に、アシストゲート電極ＡＧの一端が配置され、半導体層１７及びアシストゲート絶縁層４５を介在させてドレイン側選択ゲート電極ＤＧと対向する領域に、アシストゲート電極ＡＧの他端が配置されている。アシストゲート電極ＡＧの一端及びソース拡散層６の間と、アシストゲート電極ＡＧの他端及びドレイン拡散層７の間とには、それぞれアシストゲート絶縁層４６が形成されている。
【0215】
これにより、アシストゲート電極ＡＧは、アシストゲート絶縁層４６によって、ソース拡散層６及びドレイン拡散層７と絶縁され、ソース拡散層６及びドレイン拡散層７に対して電気的に分離される。また、並走するアシストゲート電極ＡＧには、ソース線ＳＬ及びビット線ＢＬに並走するように設けられた１本のアシストゲート線ＡＧＬが電気的に接続されている。
【0216】
図２５の２５Ｂにおいて、アシストゲート絶縁層４５ａは、メモリセルＣｃと列方向Ｘに隣接する他のメモリセル（図示せず）の半導体層に接するアシストゲート絶縁層を示す。このアシストゲート絶縁層４５ａは、上述したアシストゲート絶縁層４５と同様の構成を有しており、メモリセルＣｃと列方向Ｘに隣接する他のメモリセル（図示せず）の半導体層とアシストゲート電極ＡＧとを絶縁させ、アシストゲート電極ＡＧと当該半導体層とを電気的に分離させる。
【0217】
なお、本実施形態では、図２５の２５Ｂに示すように、平面視において、一方及び他方のアシストゲート電極ＡＧを行方向Ｙに沿って並走するように配置し、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を囲う半導体層１７とアシストゲート絶縁層４５とを、並走するアシストゲート電極ＡＧで挟む構成としたが、本発明はこれに限らない。例えば、平面視において、一方及び他方のアシストゲート電極ＡＧのうち、いずれか１つのアシストゲート電極ＡＧだけを行方向Ｙに沿って配置し、半導体層１７とアシストゲート絶縁層４５とをアシストゲート電極ＡＧで挟まない構成としてもよい。
【0218】
（２－３）メモリアレイの構成
次に、上述したメモリセルＣｃが行列状に配置されているメモリアレイＣＡにおいて、複数のメモリセルＣｃが列方向Ｘに配置されている箇所の断面構成について説明する。図２４では、メモリアレイＣＡｃの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルＣｃを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
次に、上述したメモリセルＣｃが行列状に配置されているメモリアレイＣＡにおいて、複数のメモリセルＣｃが列方向Ｘに配置されている箇所の断面構成について説明する。図２４では、メモリアレイＣＡｃの等価回路の構成を簡単に説明するために各部の物理的な配置位置については着目せずに等価回路の構成に着目して説明したが、ここでは、メモリセルＣｃを実際に製造した際の各部の物理的な配置位置について着目して以下説明する。
【0219】
図２６は、平面視において、列方向Ｘに沿って複数のメモリアレイＣＡｃが配置されている箇所の断面構成を示す断面図である。なお、図２６では、図２５に示したアシストゲート絶縁層４５ａを単にアシストゲート絶縁層４５としている。
【0220】
図２６では、縦方向が列方向Ｘを示し、横方向が行方向Ｙを示しており、例えば、第１階層においてメモリセルＣｃが３行１列に配置された構成を示している。また、図２６では、第１行第１列、第２行第１列及び第３行第１列の各メモリセルＣｃをそれぞれメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１と示す。図２６では、メモリセルＣｃ１１とメモリセルＣｃ２１との間に配置される一方のアシストゲート電極ＡＧをアシストゲート電極ＡＧ１１と示し、メモリセルＣｃ２１とメモリセルＣｃ３１との間に配置される他方のアシストゲート電極ＡＧをアシストゲート電極ＡＧ２１と示す。
【0221】
図２４はメモリアレイＣＡｃの等価回路の構成に着目した回路図であり、一方、図２６はメモリアレイＣＡｃを製造したときの各部の配置の一例を示したものである。図２６では、メモリアレイＣＡｃの行列状に並ぶメモリセルＣｃのうち、第１列目に並ぶメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１及びアシストゲート電極ＡＧ１１，ＡＧ２１を示している。なお、図２６では図示を省略するが、第１実施形態と同様に、第１列目に並ぶメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１及びアシストゲート電極ＡＧ１１，ＡＧ２１と、図示しない第２列目に並ぶメモリセルＣｃ１２，Ｃｃ２２，Ｃｃ３２及びアシストゲート電極ＡＧ１２，ＡＧ２２とが、左右対称に形成され、第１列目のビット線ＢＬと図示しない第２列目のビット線ＢＬとが絶縁層１９を介して隣接して配置される（図３参照）。
【0222】
ここで、第２実施形態は、ソース線ＳＬの側面に接したソース拡散層６と、ビット線ＢＬの側面に接したドレイン拡散層７との間にアシストゲート電極ＡＧ１１，ＡＧ２１が設けられている点と、アシストゲート線ＡＧＬ１がアシストゲート電極ＡＧ１１，ＡＧ２１に電気的に接続されている点とが、上述した第１実施形態と相違する。以下、第１実施形態と同一構成については説明を省略し、主に第１実施形態との相違点に着目して説明する。
【0223】
列方向Ｘに沿って並走するソース拡散層６及びドレイン拡散層７間の領域に、同じく列方向Ｘに沿ってメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１が配置され、メモリセルＣｃ１１，Ｃｃ２１の間にアシストゲート電極ＡＧ１１が形成されているとともに、メモリセルＣｃ２１，Ｃｃ３１の間にアシストゲート電極ＡＧ２１が形成されている。ここでは、アシストゲート電極ＡＧ１１，ＡＧ２１の側面が、平面視で断面円形状のメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の各側面の外形に沿って曲線状に形成されていることで、アシストゲート電極ＡＧ１１，ＡＧ２１の側面に凸形状がある分、アシストゲート電極ＡＧ１１，ＡＧ２１の形成領域を大きくすることができる。
【0224】
また、アシストゲート電極ＡＧ１１，ＡＧ２１は、アシストゲート絶縁層４５を介して、半導体層１７の側面の凹部に沿った形状に形成されるため、アシストゲート電極ＡＧ１１，ＡＧ２１に印加される電圧によって生じる電界を、半導体層１７に対して略均一にかけることができる。
【0225】
また、各メモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１の半導体層１７の側面は、それぞれソース拡散層６及びドレイン拡散層７の側面に接している。これにより、これら同じ列のメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１は、ソース線ＳＬ、ビット線ＢＬ、ソース拡散層６及びドレイン拡散層７を共有している。
【0226】
また、各メモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１の半導体層１７とアシストゲート電極ＡＧ１１，ＡＧ２１との間にはそれぞれアシストゲート絶縁層４５が設けられている。さらに、アシストゲート電極ＡＧ１１，ＡＧ２１及びソース拡散層６の間と、アシストゲート電極ＡＧ１１，ＡＧ２１及びドレイン拡散層７の間とにはそれぞれアシストゲート絶縁層４６が設けられている。これにより、アシストゲート電極ＡＧ１１，ＡＧ２１は、アシストゲート絶縁層４５によって半導体層１７から電気的に分離されるとともに、アシストゲート絶縁層４６によってソース拡散層６及びドレイン拡散層７から電気的に分離される。
【0227】
なお、第２実施形態では、第１実施形態と同様に、ドレイン側選択ゲート線ＢＧＬ１，ＢＧＬ２，ＢＧＬ３、ソース側選択ゲート線ＳＧＬ１，ＳＧＬ２，ＳＧＬ３及びワード線ＷＬ１，ＷＬ２が行方向Ｙに延設されている他、アシストゲート線ＡＧＬ１が列方向Ｘに延設されている。アシストゲート線ＡＧＬ１は、同じ列に配置された第１列目のアシストゲート電極ＡＧ１１，ＡＧ２１に接続され、同じ列のアシストゲート電極ＡＧ１１，ＡＧ２１で共有されている。
【0228】
ここで、図２７の２７Ａは、図２６のＪ－Ｊ´部分の断面構成を示し、図２７の２７Ｂは、図２６のＫ－Ｋ´部分の断面構成を示す。図２７の２７Ａは、第１行目の各階層のメモリセルＣｃ１１１，Ｃｃ１１２，Ｃｃ１１３，…，Ｃｃ１１ｋで共有するメモリゲート構造体１０と、第２行目の各階層のメモリセルＣ１２１，Ｃ１２２，Ｃ１２３，…，Ｃ１２ｋで共有するメモリゲート構造体１０と、アシストゲート電極ＡＧ１１，ＡＧ２１とが配置された位置について垂直方向Ｚにおける縦断面構成を示すものである。図２７の２７Ｂは、列方向Ｘに並ぶ第２行目のメモリセルＣｃ２１と第３行目のメモリセルＣｃ３１との間に配置されているアシストゲート電極ＡＧ２１の垂直方向Ｚにおける縦断面構成を示すものである。
【0229】
図２７の２７Ａに示すように、基板２０の上には、第１実施形態と同様に、柱状のメモリゲート構造体１０が層間絶縁膜としての絶縁層１９を介して立設され、例えば、垂直方向Ｚに並ぶ第１階層から第ｋ階層のメモリセルＣｃ１１１，Ｃｃ１１２，Ｃｃ１１３，…，Ｃｃ１１ｋがメモリゲート構造体１０に沿って所定間隔を設けて形成されている。第２実施形態においても、第１実施形態と同様に、垂直方向Ｚに並ぶ複数のメモリセルＣｃ１１１，Ｃｃ１１２，Ｃｃ１１３，…，Ｃｃ１１ｋで１つのメモリゲート構造体１０を共有している。なお、図示しないドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２も、図４に示した第１実施形態と同様の構成を有しており、垂直方向Ｚに並ぶ複数のメモリセルＣｃ１１１，Ｃｃ１１２，Ｃｃ１１３，…，Ｃｃ１１ｋで共有されている。これらドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の縦断面構成については、第１実施形態の同様であるため、ここでは説明を省略する。
【0230】
アシストゲート電極ＡＧ１１，ＡＧ２１は、図２７の２７Ａ及び２７Ｂに示すように、それぞれ基板２０の表面に対して垂直方向Ｚに延設されているとともに、行方向Ｙにも延設され、壁状に形成されている。また、アシストゲート電極ＡＧ１１，ＡＧ２１の側面及び底面にはアシストゲート絶縁層４５が形成されている。この場合、アシストゲート電極ＡＧ１１は、垂直方向Ｚに並ぶ第１行目の各階層のメモリセルＣｃ１２１，Ｃｃ１２２，Ｃｃ１２３，…，Ｃｃ１２ｋと、同じく垂直方向Ｚに並ぶ第２行目の各階層のメモリセルＣｃ２１１，Ｃｃ２１２，Ｃｃ２１３，…，Ｃｃ２１ｋとを隔てるように垂直方向Ｚに延設されている。これにより、第１行目の各階層のメモリセルＣｃ１２１，Ｃｃ１２２，Ｃｃ１２３，…，Ｃｃ１２ｋと第２行目の各階層のメモリセルＣｃ２１１，Ｃｃ２１２，Ｃｃ２１３，…，Ｃｃ２１ｋでは、１つのアシストゲート電極ＡＧ１１を共有している。アシストゲート電極ＡＧ１１，ＡＧ２１には、上端部にコンタクト１８を介してアシストゲート線ＡＧＬ１が接続されており、アシストゲート線ＡＧＬ１を介して同じ電圧が一律に印加される。
【0231】
ここで、図２７の２７Ｂに示すように、アシストゲート電極ＡＧ２１の行方向Ｙの両端部にそれぞれ形成されたアシストゲート絶縁層４６は、上記のように垂直方向Ｚに延びており、列方向Ｘ（図２６）に延設された各階層のソース拡散層６の側面及びドレイン拡散層７の側面にそれぞれ接している。このように、アシストゲート電極ＡＧ２１は、アシストゲート絶縁層４６によって、各階層にそれぞれ設けられたソース拡散層６及びドレイン拡散層７から電気的に分離されている。
【0232】
（２－４）メモリセルの他の実施形態の構成
上述した第２実施形態においては、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の湾曲した側面に沿って側面が一部湾曲した形状となっているアシストゲート電極ＡＧを適用した場合について述べたが、本発明はこれに限らず、種々の形状のアシストゲート電極を適用してもよい。図２８は、他の例のアシストゲート電極ＡＧａを設けたメモリセルＣｄの平面視における断面図である。この例では、アシストゲート電極ＡＧａが平面視で断面長方形状に形成されている。以下、図２５の２５Ｂに示したメモリセルＣｃの構成と同じ構成については説明を省略し、図２５の２５Ｂと異なる点に着目して説明する。
上述した第２実施形態においては、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の湾曲した側面に沿って側面が一部湾曲した形状となっているアシストゲート電極ＡＧを適用した場合について述べたが、本発明はこれに限らず、種々の形状のアシストゲート電極を適用してもよい。図２８は、他の例のアシストゲート電極ＡＧａを設けたメモリセルＣｄの平面視における断面図である。この例では、アシストゲート電極ＡＧａが平面視で断面長方形状に形成されている。以下、図２５の２５Ｂに示したメモリセルＣｃの構成と同じ構成については説明を省略し、図２５の２５Ｂと異なる点に着目して説明する。
【0233】
この場合、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を囲う半導体層１７の平面視における外形が断面長方形状に形成されており、行方向Ｙに沿って直線的に延びる半導体層１７の側面に沿ってアシストゲート絶縁層４５が形成されている。アシストゲート絶縁層４５の側面には、平面視において断面長方形状で長手方向が行方向Ｙに延びるアシストゲート電極ＡＧａが設けられている。また、アシストゲート電極ＡＧａにおける行方向Ｙの一方の端部（側面）及びソース拡散層６の間と、アシストゲート電極ＡＧａにおける行方向Ｙの他方の端部（側面）及びドレイン拡散層７の間とに、それぞれ平面視で断面が四辺形状のアシストゲート絶縁層４６が設けられる。
【0234】
（２－５）データの書き込み動作
次に、図２５に示したメモリセルＣｃにおけるデータの書き込み動作について説明する。図２５に示すメモリセルＣｃにデータを書き込む場合には、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
次に、図２５に示したメモリセルＣｃにおけるデータの書き込み動作について説明する。図２５に示すメモリセルＣｃにデータを書き込む場合には、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
【0235】
また、この際、書き込みによりビット線ＢＬに０Ｖの書き込み用のビット電圧ＶＢＬ（以下、書き込み選択ビット電圧とも称する）を印加し、ドレイン側選択トランジスタＤＴの閾値電圧Ｖｔより大きいドレイン側ゲート電圧ＶＳＧＤをドレイン側選択ゲート電極ＤＧに印加して、ドレイン側選択トランジスタＤＴをオン状態する。
【0236】
さらに、例えば、１０Ｖの高電圧の書き込み用のメモリゲート電圧ＶＣＧ０（書き込み選択メモリゲート電圧）をメモリゲート電極ＭＧに印加することにより、メモリセルＣｃでは、図２５の２５Ｂに示すようにメモリゲート構造体１０の外周近傍の半導体層１７が書き込み選択ビット電圧ＶＢＬ０と同電位になる。これにより、メモリセルＣｃでは、メモリゲート構造体１０の多層絶縁層１５に含まれる電荷蓄積層１５ｂに、半導体層１７及び／又はメモリゲート電極ＭＧから電荷が移動し、データが書き込まれた状態となる。
【0237】
なお、第２実施形態においても、上述した第１実施形態と同様に、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、第２メモリゲート絶縁層１５ｃの外周周辺の半導体層１７から電荷蓄積層１５ｂに電荷が移動し、一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、メモリゲート電極ＭＧから電荷蓄積層１５ｂに電荷が移動する。
【0238】
次に、図２９の２９Ａに示すように、上層の第１階層に２つのメモリセルＣｃ１，Ｃｃ２が列方向Ｘに沿って配置され、第１階層の下層に２つのメモリセルＣｃ３，Ｃｃ４が同じく列方向Ｘに沿って配置され、垂直方向Ｚに配置されるメモリセルＣｃ１，Ｃｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｃ２，Ｃｃ４で他の１ページを構成するメモリアレイＣＡｃを一例に、このメモリアレイＣＡｃにおけるデータの書き込み動作について説明する。
【0239】
ここでは、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４のうちメモリセルＣｃ１を選択メモリセルＣｃ１としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルＣｃ１を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルＣｃ２，Ｃｃ４のみで構成されるページを書き込み非選択ページとする。
【0240】
なお、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４や、ドレイン側選択トランジスタＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４、ソース側選択トランジスタＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４について特に区別しない場合には、単に、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ、ソース側選択トランジスタＳＴと表記する。
【0241】
また、この際のメモリアレイＣＡｃにおける各部の電圧の例を、図２９の２９Ｂに示す。メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に接続されているアシストゲート線ＡＧＬにはアシストゲート電圧ＶＡｓｓｉｓｔ（例えば、０～６Ｖの正の電圧）を印加する。これにより、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４の半導体層１７に所定の電圧が印加される。
【0242】
また、メモリアレイＣＡｃでは、選択メモリセルＣｃ１に接続されている選択ビット線となるビット線ＢＬ１に書き込み選択ビット電圧ＶＢＬ１（例えば、０～１．５Ｖの低電圧）を印加する。選択メモリセルＣｃ１に接続されているドレイン側選択ゲート線ＢＧＬ１には、ドレイン側選択トランジスタＤＴ１の閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＤＴ）とも表記する）よりも高い書き込み選択ドレイン側ゲート電圧ＶＳＧＤ１を印加する。これにより、選択メモリセルＣｃ１では、ドレイン側選択トランジスタＤＴ１がオン状態となり、書き込み選択ビット電圧ＶＢＬ１がメモリトランジスタＭＴ１に伝わる。
【0243】
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルＣｃ３では、選択メモリセルＣｃ１と共有する、ドレイン側選択ゲート線ＢＧＬ１からドレイン側選択トランジスタＤＴ３のドレイン側選択ゲート電極ＤＧに選択メモリセルＣｃ１と同じ電圧が印加されるものの、非選択ビット線となるビット線ＢＬ２に書き込み非選択ビット電圧ＶＢＬ２が印加されることにより、ドレイン側選択トランジスタＤＴ３がオフ状態となる。
【0244】
また、メモリアレイＣＡｃでは、ソース線ＳＬに正の電圧（例えば、１～２Ｖ）を一律に印加する。選択メモリセルＣｃ１に接続されているソース側選択ゲート線ＳＧＬ１には、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＳＴ）とも表記する）よりも低い書き込み選択ソース側ゲート電圧ＶＳＧＳ１を印加する。これにより、選択メモリセルＣｃ１では、ソース側選択トランジスタＳＴ１がオフ状態となる。
【0245】
また、選択メモリセルＣｃ１に接続されているワード線ＷＬ１に、書き込み選択メモリゲート電圧ＶＣＧ１（例えば、７～１５Ｖの高電圧）を印加する。これにより、選択メモリセルＣｃ１では、ワード線ＷＬ１の書き込み選択メモリゲート電圧ＶＣＧ１により、メモリゲート電極ＭＧの電位が高電位となり、第１実施形態と同様に、例えばｔａ（第１メモリゲート絶縁層１５ａの面方向における距離）＞ｔｃ（第２メモリゲート絶縁層１５ｃの面方向における距離）の場合、半導体層１７から電荷蓄積層１５ｂに電子が移動するか、電荷蓄積層１５ｂから半導体層１７に正孔が移動し、データが書き込まれた状態となる。これにより、選択メモリセルＣｃ１のメモリトランジスタＭＴ１の閾値電圧は高くなる。一方、ｔａ＜ｔｃの場合には、電荷蓄積層１５ｂからメモリゲート電極ＭＧに電子が抜けるか、メモリゲート電極ＭＧから電荷蓄積層１５ｂに正孔が移動する。これにより、選択メモリセルＣｃ１のメモリトランジスタＭＴ１の閾値電圧は低くなる。
【0246】
この際、選択メモリセルＣｃ１に接続されていない非選択ビット線となる他のビット線ＢＬ２には、書き込み非選択ビット電圧ＶＢＬ２を印加する。書き込み非選択ビット電圧ＶＢＬ２は、正の電圧（例えば、１．５～３Ｖ）であることが望ましい。
【0247】
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルＣｃ３では、選択メモリセルＣｃ１と共有する、ドレイン側選択ゲート線ＢＧＬ１からドレイン側選択トランジスタＤＴ３のドレイン側選択ゲート電極ＤＧに選択メモリセルＣｃ１と同じ電圧が印加されるものの、非選択ビット線となるビット線ＢＬ２に書き込み非選択ビット電圧ＶＢＬ２が印加されることにより、ドレイン側選択トランジスタＤＴ３がオフ状態となる。
【0248】
書き込み選択ページでは、非選択メモリセルＣｃ３が選択メモリセルＣｃ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有しているものの、非選択メモリセルＣｃ３のドレイン側選択トランジスタＤＴ３及びソース側選択トランジスタＳＴ３がオフ状態になる。よって、非選択メモリセルＣｃ３では、ワード線ＷＬ１からメモリゲート電極ＭＧに書き込み選択メモリゲート電圧ＶＣＧ１（例えば、７～１５Ｖの高電圧）が印加されても、メモリトランジスタＭＴ３周辺の半導体層１７の電位が上昇していることから、書き込み選択メモリゲート電圧ＶＣＧ１との電位差が小さくなる。そのため、非選択メモリセルＣｃ３では、メモリトランジスタＭＴ３の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の移動を阻止し、データの書き込みを防止できる。
【0249】
なお、図２９の２９Ａには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル（すなわち、メモリセルＣｃ１，Ｃｃ３に対して紙面奥側又は紙面手前側に配置されたメモリセル）については図示していないが、非選択メモリセルの場合には、選択メモリセルＣｃ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有するものの、上記の非選択メモリセルＣｃ３と同様に、ビット線ＢＬ２及びソース線ＳＬ２と同じ電圧を、各ビット線ＢＬ及びソース線ＳＬにそれぞれ印加することにより、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴをオフ状態としてデータの書き込みを防止できる。また、上記と同様に、この際、これら非選択メモリセルにおいてもアシストゲート線ＡＧＬからアシストゲート電圧ＶＡｓｓｉｓｔが印加されているため、ワード線ＷＬ１近傍の半導体層１７の電位はアシストゲート電圧ＶＡｓｓｉｓｔによっても変化する。アシストゲート電圧ＶＡｓｓｉｓｔを上昇させると半導体層１７の電位は上昇し、半導体層１７の電位とワード線ＷＬ１との電位差が減少する。これにより、より効果的にデータの書き込みを防止できる。
【0250】
次に、非選択メモリセルＣｃ２，Ｃｃ４のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルＣｃ２，Ｃｃ４に接続されたビット線ＢＬ１，ＢＬ２及びソース線ＳＬ１，ＳＬ２は、上記の書き込み選択ページ内のメモリセルＣｃ１，Ｃｃ３と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２について説明する。
【0251】
書き込み非選択ページでは、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２に、低電位（例えば、０Ｖ）の、書き込み非選択ドレイン側ゲート電圧ＶＳＧＤ２、書き込み非選択メモリゲート電圧ＶＣＧ２及び書き込み非選択ソース側ゲート電圧ＶＳＧＳ２をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルＣｃ２，Ｃｃ４は、メモリトランジスタＭＴ２，ＭＴ４の両端において、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４がそれぞれオフ状態になるため、メモリトランジスタＭＴ２，ＭＴ４の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の移動を阻止し得、データの書き込みを防止できる。
【0252】
またこれに加えて、上記と同様に、この際、書き込み非選択ページの非選択メモリセルＣｃ２，Ｃｃ４にも、アシストゲート線ＡＧＬから正のアシストゲート電圧ＶＡｓｓｉｓｔが印加されることにより、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４のゲート近傍の半導体層１７の電位が上昇した状態となる。このため、非選択ページでも、これらドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４を確実にオフ状態とすることができる。なお、非選択メモリセルＣｃ２，Ｃｃ３，Ｃｃ４の各メモリトランジスタＭＴでは、電荷蓄積層１５ｂへの電荷の移動が阻止されることから閾値電圧は変化しない。
【0253】
このようにして、メモリアレイＣＡｃでは、非選択メモリセルＣｃ２，Ｃｃ３，Ｃｃ４へのデータの書き込みを阻止し、選択メモリセルＣｃ１にだけデータを書き込むことができる。
【0254】
（２－６）データの消去動作
次に、図２５に示したメモリセルＣｃにおけるデータの消去動作について説明する。図２５のメモリセルＣｃでデータを消去する場合には、例えば、正の高電圧（例えば、７～１２Ｖ）のソース電圧ＶＳＬをソース線ＳＬに印加し、ビット電圧ＶＢＬと同一の消去選択ソース側ゲート電圧ＶＳＧＳを、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続されているソース側選択ゲート線ＳＧＬに印加する。
次に、図２５に示したメモリセルＣｃにおけるデータの消去動作について説明する。図２５のメモリセルＣｃでデータを消去する場合には、例えば、正の高電圧（例えば、７～１２Ｖ）のソース電圧ＶＳＬをソース線ＳＬに印加し、ビット電圧ＶＢＬと同一の消去選択ソース側ゲート電圧ＶＳＧＳを、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続されているソース側選択ゲート線ＳＧＬに印加する。
【0255】
また、同様に、正の高電圧（例えば、７～１２Ｖ）のビット電圧ＶＢＬをビット線ＢＬに印加し、ビット電圧ＶＢＬと同一の消去選択ドレイン側ゲート電圧ＶＳＧＤを、ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧに接続されているドレイン側選択ゲート線ＢＧＬに印加する。これにより、ソース側選択トランジスタＳＴのドレイン側の半導体層１７の電位はＶＳＧＳ－Ｖｔとなる。同じく、ドレイン側選択トランジスタＤＴのドレイン側の半導体層１７の電位もＶＳＧＤ－Ｖｔとなる。
【0256】
さらに、正の高電圧（例えば、７～１２Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔをアシストゲート線ＡＧＬに印加する。これにより、アシストゲート電極ＡＧ近傍の半導体層１７の電位は上がり、メモリトランジスタＭＴの半導体層１７近傍で略均一となる。
【0257】
さらに、メモリトランジスタＭＴのメモリゲート電極ＭＧに接続されているワード線ＷＬには、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ１を印加する。これにより、メモリトランジスタＭＴのメモリゲート電極ＭＧと半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去された状態となる。この際、第２実施形態では、アシストゲート電圧ＶＡｓｓｉｓｔによって半導体層１７の電位が上がっているため、負のメモリゲート電極ＭＧの電位との差が大きくなり、電荷蓄積層１５ｂ内の電子がより高速に移動する。
【0258】
なお、第２実施形態においても、上述した第１実施形態と同様に、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、データの消去動作時、電荷蓄積層１５ｂ内から半導体層１７に向けて電子が移動するか、又は、半導体層１７から電荷蓄積層１５ｂに正孔が移動する。これにより、メモリトランジスタＭＴの閾値が下がる。一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、電荷蓄積層１５ｂ内からメモリゲート電極ＭＧに向けて電子が移動するか、又は、メモリゲート電極ＭＧから電荷蓄積層１５ｂに正孔が移動する。これにより、メモリトランジスタＭＴの閾値が上がる。
【0259】
次に、上述した「（２－４）データの書き込み動作」と同様、図３０の３０Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｃ１，Ｃｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｃ２，Ｃｃ４で他の１ページを構成するメモリアレイＣＡｃを一例に、このメモリアレイＣＡｃにおけるデータの消去動作について説明する。
【0260】
ここでは、ページ単位でデータの消去を行い、メモリセルＣｃ１，Ｃｃ３で構成するページについてデータを消去し、メモリセルＣｃ２，Ｃｃ４で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルＣｃ２，Ｃｃ４のみで構成されるページを書き込み非選択ページとする。なお、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの閾値電圧Ｖｔは正の値であることが望ましい。
【0261】
また、この際のメモリアレイＣＡｃにおける各部の電圧の例を、図３０の３０Ｂに示す。メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に接続されているアシストゲート線ＡＧＬには、正の高電圧（例えば、７～１２Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加する。これにより、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４の半導体層１７に所定の電圧が印加される。
【0262】
また、メモリアレイＣＡｃでは、消去選択ページ及び消去非選択ページで共有する、ビット線ＢＬ１，ＢＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）を印加し、ソース線ＳＬ１，ＳＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）と同じ電圧のソース電圧ＶＳＬを印加する。
【0263】
消去選択ページでは、例えば、消去ビット電圧ＶＢＬと同じ７～１２Ｖの高電圧の消去選択ドレイン側ゲート電圧ＶＳＧＤ１をドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、消去ビット電圧ＶＢＬと同じ７～１２Ｖの高電圧の消去選択ソース側ゲート電圧ＶＳＧＳ１をソース側選択ゲート線ＳＧＬ１に印加する。また、消去選択ページでは、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、消去選択ページでは、各メモリセルＣｃ１，Ｃｃ３において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去される。
【0264】
なお、図３０の３０Ｃは、他の実施形態に係るデータの消去動作における各部の電圧の例を示す。この場合、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に接続されているアシストゲート線ＡＧＬには、正の高電圧（例えば、５～１０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加する。これにより、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４の半導体層１７に所定の電圧が印加される。
【0265】
この場合も、メモリアレイＣＡｃでは、消去選択ページ及び消去非選択ページで共有する、ビット線ＢＬ１，ＢＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）を印加し、ソース線ＳＬ１，ＳＬ２に消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）と同じ電圧のソース電圧ＶＳＬを印加する。
【0266】
消去選択ページでは、例えば、４～９Ｖの正の消去選択ドレイン側ゲート電圧ＶＳＧＤ１をドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、４～９Ｖの正の消去選択ソース側ゲート電圧ＶＳＧＳ１をソース側選択ゲート線ＳＧＬ１に印加する。これにより、消去選択ページでは、各メモリセルＣｃ１，Ｃｃ３において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去される。
【0267】
消去非選択ページでは、ビット線ＢＬ１，ＢＬ２と同じ消去ビット電圧ＶＢＬ（例えば、７～１２Ｖの高電圧）を、消去非選択ドレイン側ゲート電圧ＶＳＧＤ２、消去非選択ソース側ゲート電圧ＶＳＧＳ２及び消去非選択メモリゲート電圧ＶＣＧ２として、ドレイン側選択ゲート線ＢＧＬ２、ソース側選択ゲート線ＳＧＬ２及びワード線ＷＬ２に印加する。これにより、消去非選択ページでは、各メモリセルＣｃ２，Ｃｃ４において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じず、電荷蓄積層１５ｂ内から電荷が移動することがなく、データが消去されることを阻止できる。
【0268】
第２実施形態では、データの消去動作時、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に正のアシストゲート電圧ＶＡｓｓｉｓｔを印加することにより、メモリゲート電極ＭＧ近傍の半導体層１７の電位が高くなる。このため、消去非選択メモリゲート電圧ＶＣＧ２との電位差が小さくなり、アシストゲート電圧ＶＡｓｓｉｓｔが印加されていない場合と比較して、より効果的にデータの消去を抑制することができる。
【0269】
なお、上述した実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイＣＡｃを構成する全てのメモリセルＣｃのデータを一括して消去するようにしてもよい。
【0270】
（２－７）データの読み出し動作
次に、メモリアレイＣＡｃにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（２－４）データの書き込み動作」と同様、図３１の３１Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｃ１，Ｃｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｃ２，Ｃｃ４で他の１ページを構成するメモリアレイＣＡｃを一例に、このメモリアレイＣＡｃにおけるデータの読み出し動作について説明する。
次に、メモリアレイＣＡｃにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（２－４）データの書き込み動作」と同様、図３１の３１Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｃ１，Ｃｃ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｃ２，Ｃｃ４で他の１ページを構成するメモリアレイＣＡｃを一例に、このメモリアレイＣＡｃにおけるデータの読み出し動作について説明する。
【0271】
ここでは、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４のうち、例えば、メモリセルＣｃ１，Ｃｃ３を選択メモリセルＣｃ１，Ｃｃ３としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルＣｃ１，Ｃｃ３を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルＣｃ２，Ｃｃ４のみで構成されるページを読み出し非選択ページとする。
【0272】
また、この際のメモリアレイＣＡｃにおける各部の電圧の例を、図３１の３１Ｂに示す。この場合、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に接続されているアシストゲート線ＡＧＬには、低電圧（例えば、０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加する。メモリアレイＣＡｃでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線ＢＬ１，ＢＬ２にそれぞれ読み出しビット電圧ＶＢＬ１，ＶＢＬ２（いずれも同じ正の電圧であり、例えば、１Ｖ）を印加し、ソース線ＳＬにそれぞれ読み出しソース電圧ＶＳＬ（ソース線ＳＬはいずれも同じ電圧であり、例えば、０Ｖ）を印加する。
【0273】
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタＤＴ１の閾値電圧Ｖｔ（ＤＴ）よりも高い電圧（例えば、２Ｖ）を読み出し選択ドレイン側ゲート電圧ＶＳＧＤ１としてドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（ＳＴ）よりも高い電圧（例えば、２Ｖ）を読み出し選択ソース側ゲート電圧ＶＳＧＳ１としてソース側選択ゲート線ＳＧＬ１に印加する。これにより、選択メモリセルＣｃ１のドレイン側選択トランジスタＤＴ１及びソース側選択トランジスタＳＴ１はオン状態になる。このとき、低電圧（例えば、０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加することにより、アシストゲート電極ＡＧ近傍の半導体層１７の電位が下がるため、アシストゲート電極ＡＧ近傍でのソース線ＳＬ１からビット線ＢＬ１へのリーク電流を抑制できる。
【0274】
さらに、読み出し選択ページでは、例えば、０～６Ｖの読み出し選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、選択メモリセルＣｃ１では、メモリトランジスタＭＴ１にデータが書き込まれておらず、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも低ければ、ソース線ＳＬ１からビット線ＢＬ１に電流が流れ、当該ビット線ＢＬ１の電位が変化する。
【0275】
一方、選択メモリセルＣｃ１のメモリトランジスタＭＴ１にデータが書き込まれており、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも高い場合には、ソース線ＳＬ１からビット線ＢＬ１に電流が流れず、当該ビット線ＢＬ１の電位が変化しない。そして、このようなビット線ＢＬ１の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、選択メモリセルＣｃ１のデータを読み出すことができる。なお、この際、ビット線ＢＬ２の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、読み出し選択ページ内の他の選択メモリセルＣｃ３についても同様にデータを読み出すことができる。
【0276】
読み出し非選択ページでは、ドレイン側選択トランジスタＤＴ２の閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ドレイン側ゲート電圧ＶＳＧＤ２としてドレイン側選択ゲート線ＢＧＬ２に印加し、同じく、ソース側選択トランジスタＳＴ２の閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ソース側ゲート電圧ＶＳＧＳ２としてソース側選択ゲート線ＳＧＬ２に印加する。
【0277】
これにより、読み出し非選択ページの各非選択メモリセルＣｃ２，Ｃｃ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴはオフ状態となり、ソース線ＳＬ１，ＳＬ２からビット線ＢＬ１，ＢＬ２に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルＣｃ１，Ｃｃ３についてのみデータの読み出しが行える。
【0278】
なお、１つのメモリセルＣｃで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧ＶＣＧ１の値を変えて、それぞれの電圧値のときのビット線ＢＬ１の電位の変化を検出することで、メモリトランジスタＭＴの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
【0279】
なお、図３１の３１Ｃは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。この場合も、メモリセルＣｃ１，Ｃｃ２，Ｃｃ３，Ｃｃ４に接続されているアシストゲート線ＡＧＬには、低電圧（例えば、０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加する。読み出し選択ページでは、読み出し選択メモリゲート電圧ＶＣＧ１（例えば、０Ｖ）を固定電圧をとしてワード線ＷＬ１に印加する。この際、選択メモリセルＣｃ１におけるメモリトランジスタＭＴ１の閾値電圧が、読み出し選択メモリゲート電圧ＶＣＧ１よりも低ければ、ソース線ＳＬ１からビット線ＢＬ１に電流が流れる。このとき、低電圧（例えば、０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔを印加することにより、アシストゲート電極ＡＧ近傍の半導体層１７の電位が下がるため、アシストゲート電極ＡＧ近傍でのソース線ＳＬ１からビット線ＢＬ１へのリーク電流を抑制できる。
【0280】
選択メモリセルＣｃ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流は、読み出し選択メモリゲート電圧ＶＣＧ１と、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔとの閾値差（ＶＣＧ１－Ｖｔ）の値で決まる。選択メモリセルＣｃ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の大きさをカラムデコーダ２ｂで検出し、カラムデコーダ２ｂにおいて、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔを判断し、当該メモリトランジスタＭＴ１，ＭＴ３にデータが書き込まれているかを判断する。
【0281】
この場合においても、選択メモリセルＣｃ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の値に応じて、メモリトランジスタＭＴ１，ＭＴ３に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図３１の３１Ｂと同じであるため、ここではその説明は省略する。
【0282】
（２－８）データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表４に、上述した第２実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表４に示す電圧値の単位は「Ｖ」である。
下記の表４に、上述した第２実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表４に示す電圧値の単位は「Ｖ」である。
【0283】
また、表４中、「ＢＬ列」とは、カラムデコーダ２ｂから列方向Ｘに延設されたビット線ＢＬに対して電気的に連結されているメモリセルＣｃ群の列を示す。なお、第２実施形態においても、図１の構成と同様に、カラムデコーダ２ｂが、図中、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２次元に配置構成され、ＢＬ列にも、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２種類が存在しているため、厳密にはこれらについても規定できるが、表４では、説明を簡単にするために、特に、紙面奥行方向である行方向Ｙ及び垂直方向Ｚの両者を区別せず、図２９の２９Ａ、図３０の３０Ａ及び図３１の３１Ａで示した選択ページと非選択ページとに着目して各動作について整理している。
【表4】
【0284】
不揮発性半導体記憶装置１では、上記の表４のように電圧をそれぞれ印加することによって、メモリアレイＣＡｃにおいて、ページ単位で電圧を調整し、所定のメモリセルＣｃに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
【0285】
（２－９）第２実施形態に係るメモリアレイの製造方法
次に、図２６に示したアシストゲート電極ＡＧを有する第２実施形態に係るメモリアレイの製造方法について説明する。なお、第２実施形態に係るメモリアレイの製造方法では、上述した第１実施形態の製造方法においてアシストゲート電極ＡＧを製造する工程が追加されるものである。第２実施形態に係るメモリアレイの製造方法では、例えば、第１実施形態の製造方法と同様に、図１２～図２２に従って、アシストゲート電極ＡＧが形成されていないメモリアレイを製造する。
次に、図２６に示したアシストゲート電極ＡＧを有する第２実施形態に係るメモリアレイの製造方法について説明する。なお、第２実施形態に係るメモリアレイの製造方法では、上述した第１実施形態の製造方法においてアシストゲート電極ＡＧを製造する工程が追加されるものである。第２実施形態に係るメモリアレイの製造方法では、例えば、第１実施形態の製造方法と同様に、図１２～図２２に従って、アシストゲート電極ＡＧが形成されていないメモリアレイを製造する。
【0286】
次いで、例えば、図２２の２２Ｂ及び２２Ｃに示すように、メモリセル形成領域２８ｂ，２８ｃの間にアシストゲート電極ＡＧを形成するため、レジスト材料等でなるパターニングされた新たなマスク層（図示せず）を、メモリゲート構造体１０ａ、ドレイン側選択ゲート構造体１１ａ、ソース側選択ゲート構造体１２ａ及び既存のマスク層２７等の上に形成する。新たなマスク層には、メモリセル形成領域２８ｂ，２８ｃの間にアシストゲート電極ＡＧを形成する予定の領域（以下、アシストゲート電極形成領域と称する）に合わせて開口部が形成されている。
【0287】
次いで、新たなマスク層をマスクとして、開口部から露出した、層間絶縁膜としての絶縁層１９をドライエッチングによって垂直方向Ｚにエッチングすることにより、絶縁層１９にアシストゲート電極形成用の孔を形成する。この際、例えば、図２６に示すように、列方向Ｘに隣接するメモリセルＣｃ１１，Ｃｃ２１，Ｃｃ３１の各間に、それぞれ絶縁層１９をアシストゲート絶縁層４５，４６として残存させ、アシストゲート電極形成用の孔を形成する。
【0288】
次に、上記の工程によって形成したアシストゲート絶縁層４５，４６で囲まれた、アシストゲート電極形成用の孔の内部に、低抵抗多結晶シリコンかタングステン等の金属等のゲート材料を堆積させることによりアシストゲート電極ＡＧを形成する。
【0289】
なお、図２８に示したメモリセルＣｄの製造方法については、後述する第３実施形態における製造方法を流用できることから、ここではその説明は省略する。
【0290】
このように、アシストゲート電極ＡＧを有した第２実施形態のメモリセルは、第１実施形態のメモリアレイＣＡの製造工程に対して、アシストゲート電極ＡＧの形成工程を追加することによって製造することができる。なお、上記した製造工程の順序は上記したものに限定されるものでない。
【0291】
（２－１０）作用及び効果
以上の構成において、第２実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｃについて３次元構造を実現し、当該メモリセルＣｃを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｃの集積化及び小型化を図ることができる。
以上の構成において、第２実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｃについて３次元構造を実現し、当該メモリセルＣｃを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｃの集積化及び小型化を図ることができる。
【0292】
これに加えて、第２実施形態に係るメモリセルＣｃは、アシストゲート電極ＡＧが設けられていることから、ソース拡散層６、ドレイン拡散層７、ソース側選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、及び、ドレイン側選択ゲート電極ＤＧの電位だけでなく、アシストゲート電極ＡＧの電位によっても半導体層１７の電位を定めることができる。
【0293】
データの書き込み動作時においては、上述のように、正の電圧（例えば１Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔをアシストゲート電極ＡＧに印加することによって、半導体層１７の電位を上昇させることができる。これにより、書き込み選択ページでは、ソース側ゲート電圧ＶＳＧＳ１と半導体層１７との電位差が小さくなるため、ソース側選択トランジスタＳＴ１，ＳＴ３を確実にオフ状態として、リーク電流を抑制することができる。また、書き込み非選択ページにおいても、半導体層１７の電位を、ソース側ゲート電圧ＶＳＧＳ２及びドレイン側ゲート電圧ＶＳＧＤ２よりも相対的に高い電位とすることにより、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４を確実にオフ状態として、リーク電流を抑制することができる。
【0294】
一方、データの消去動作時においては、上述のように、正の電圧（例えば７～１２Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔをアシストゲート電極ＡＧに印加することによって、半導体層１７の電位を上昇させることができる。これにより、消去選択ページでは、負の電圧（例えば－５～０Ｖ）のメモリゲート電圧ＶＣＧ１と半導体層１７の電位との差が大きくなるため、データの消去をより効果的に実行することができる。また、消去非選択ページにおいても、半導体層１７の電位を、メモリゲート電圧ＶＣＧ２よりも相対的に高い電位又は同等の電位（例えば７～１２Ｖ）とすることにより、メモリゲート電圧ＶＣＧ２との電位差が小さくなるため、データの消去をより効果的に抑制することができる。
【0295】
そして、データの読み出し動作時においては、上述のように、定電圧（例えば０Ｖ）のアシストゲート電圧ＶＡｓｓｉｓｔをアシストゲート電極ＡＧに印加することによって、半導体層１７の電位を低下させることができる。これにより、半導体層１７の電位と、読み出し選択ドレイン側ゲート電圧ＶＳＧＤ１との電位差を、ドレイン側選択トランジスタＤＴ１の閾値電圧Ｖｔ（ＤＴ）よりも大きい電位差に保つことができる。また、半導体層１７の電位と、読み出し選択ソース側ゲート電圧ＶＳＧＳ１との電位差を、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（ＳＴ）よりも大きい電位差に保つことができる。これにより、アシストゲート電極ＡＧ近傍でのソース線ＳＬ１からビット線ＢＬ１へのリーク電流を抑制することができる。
【0296】
さらに、第２実施形態のメモリセルＣｃでは、上述のように、アシストゲート電極ＡＧの側面を、平面視で断面円形状のメモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２の各側面の形状に沿って曲面状に形成することで、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を囲う半導体層１７に対して略均一に電界をかけることができる。これにより、半導体層１７の電位を、アシストゲート電圧ＶＡｓｓｉｓｔの電圧に基づいてより正確に制御することができる。
【0297】
（３）第３実施形態
（３－１）第３実施形態に係る不揮発性半導体記憶装置の等価回路の構成
上述した第２実施形態においては、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴで１つのアシストゲート電極ＡＧを共有しているメモリセルＣｃについて説明したが、本発明はこれに限らず、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴごとにそれぞれ独立したアシストゲート電極を設けたメモリセルを適用してもよい。以下、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴごとにそれぞれ独立したアシストゲート電極を設けたメモリセルについて、第３実施形態として説明する。
（３－１）第３実施形態に係る不揮発性半導体記憶装置の等価回路の構成
上述した第２実施形態においては、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴで１つのアシストゲート電極ＡＧを共有しているメモリセルＣｃについて説明したが、本発明はこれに限らず、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴごとにそれぞれ独立したアシストゲート電極を設けたメモリセルを適用してもよい。以下、ドレイン側選択トランジスタＤＴ、メモリトランジスタＭＴ及びソース側選択トランジスタＳＴごとにそれぞれ独立したアシストゲート電極を設けたメモリセルについて、第３実施形態として説明する。
【0298】
図３２は、第３実施形態に係る不揮発性半導体記憶装置に設けられているメモリアレイＣＡｄに着目した等価回路の構成を示した概略図である。第３実施形態に係るメモリアレイＣＡｄは、図１に示した第１実施形態に係るメモリアレイＣＡとはドレイン側アシストゲート線ＤＡＧＬと、メモリ側アシストゲート線ＭＡＧＬと、ソース側アシストゲート線ＳＡＧＬと、ドレイン側アシストゲート電極ＤＡＧと、メモリ側アシストゲート電極ＭＡＧと、ソース側アシストゲート電極ＳＡＧと、が設けられている点で相違している。その他の構成については、上述した第１実施形態の不揮発性半導体記憶装置１と同じであるため、ここでは第１実施形態との相違点に着目して以下説明する。
【0299】
ドレイン側アシストゲート線ＤＡＧＬは、列方向Ｘに延設されたビット線ＢＬ及びソース線ＳＬと並走するように列方向Ｘに延設されており、異なる階層も含め同一列に配置された複数のメモリセルＣｅの各ドレイン側アシストゲート電極ＤＡＧに接続されている。すなわち、異なる階層を含め同じ列方向Ｘに並ぶ複数のメモリセルＣｅは、一のドレイン側アシストゲート線ＤＡＧＬを共有している。異なる階層も含め列ごとに設けられた各ドレイン側アシストゲート線ＤＡＧＬは、図示しないカラムデコーダ２ｂにそれぞれ接続されている。
【0300】
メモリ側アシストゲート線ＭＡＧＬは、列方向Ｘに延設されたビット線ＢＬ及びソース線ＳＬと並走するように列方向Ｘに延設されており、異なる階層も含め同一列に配置された複数のメモリセルＣｅの各メモリ側アシストゲート電極ＭＡＧに接続されている。すなわち、異なる階層を含め同じ列方向Ｘに並ぶ複数のメモリセルＣｅは、一のメモリ側アシストゲート線ＭＡＧＬを共有している。異なる階層も含め列ごとに設けられた各メモリ側アシストゲート線ＭＡＧＬは、図示しないカラムデコーダ２ｂにそれぞれ接続されている。
【0301】
ソース側アシストゲート線ＳＡＧＬは、列方向Ｘに延設されたビット線ＢＬ及びソース線ＳＬと並走するように列方向Ｘに延設されており、異なる階層も含め同一列に配置された複数のメモリセルＣｅの各ソース側アシストゲート電極ＳＡＧに接続されている。すなわち、異なる階層を含め同じ列方向Ｘに並ぶ複数のメモリセルＣｅは、一のソース側アシストゲート線ＳＡＧＬを共有している。異なる階層も含め列ごとに設けられた各ソース側アシストゲート線ＳＡＧＬは、図示しないカラムデコーダ２ｂにそれぞれ接続されている。
【0302】
なお、ビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ、及び、ワード線ＷＬについては、第１実施形態と同様の構成で設けられていることから、ここではその説明は省略する。
【0303】
メモリセルＣｅは、接続されたビット線ＢＬ、ソース線ＳＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側選択ゲート線ＳＧＬ、ワード線ＷＬ、ドレイン側アシストゲート線ＤＡＧＬ、メモリ側アシストゲート線ＭＡＧＬ、及びソース側アシストゲート線ＳＡＧＬの電圧が、図示しないロウデコーダ２ａ及びカラムデコーダ２ｂによって制御されることで、メモリトランジスタＭＴに対してデータの書き込み、データの消去、データの読み出しが行われる。第３実施形態に係る不揮発性半導体記憶装置におけるデータ書き込み動作、消去動作、及び、読み出し動作についての詳細は後述する。
【0304】
本実施形態に係るメモリアレイＣＡｄでは、階層ごとにＸＹ平面において行列状に配置された複数のメモリセルＣｅの配置構成が、各階層のいずれも同一であるため、ここでは、階層ごとに区別する必要がない場合には、主に、上層の第１階層に配置された複数のメモリセルＣｅの配置構成に着目して以下説明する。
【0305】
メモリセルＣｅは、図１に示した第１実施形態に係るメモリセルＣとはドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びソース側アシストゲート電極ＳＡＧが設けられている点で相違している。メモリセルＣｅは、いずれも同一の構成であり、それぞれドレイン側選択トランジスタＤＴに対してドレイン側アシストゲート電極ＤＡＧが設けられ、メモリトランジスタＭＴに対してメモリ側アシストゲート電極ＭＡＧが設けられ、ソース側選択トランジスタＳＴに対してソース側アシストゲート電極ＳＡＧが設けられた構成を有する。
【0306】
（３－２）メモリセルの構成
次に、メモリセルＣｅの構成について説明する。なお、ここでは第２実施形態と同一構成については説明の重複になるため省略し、以下相違点に着目して説明する。図３３の３３Ａは、メモリセルＣｅの等価回路の構成を示した回路図である。図３３の３３Ａに示すように、ドレイン側アシストゲート線ＤＡＧＬは、ドレイン側選択トランジスタＤＴのドレイン側アシストゲート電極ＤＡＧに接続され、メモリ側アシストゲート線ＭＡＧＬは、メモリ側アシストゲート電極ＭＡＧに接続され、ソース側アシストゲート線ＳＡＧＬは、ソース側アシストゲート電極ＳＡＧに接続される。
次に、メモリセルＣｅの構成について説明する。なお、ここでは第２実施形態と同一構成については説明の重複になるため省略し、以下相違点に着目して説明する。図３３の３３Ａは、メモリセルＣｅの等価回路の構成を示した回路図である。図３３の３３Ａに示すように、ドレイン側アシストゲート線ＤＡＧＬは、ドレイン側選択トランジスタＤＴのドレイン側アシストゲート電極ＤＡＧに接続され、メモリ側アシストゲート線ＭＡＧＬは、メモリ側アシストゲート電極ＭＡＧに接続され、ソース側アシストゲート線ＳＡＧＬは、ソース側アシストゲート電極ＳＡＧに接続される。
【0307】
図３３の３３Ｂは、３３Ａで示したメモリセルＣｅの平面視における断面構成の一例を示す。ここでは、メモリセルＣｅのうち１つのメモリセルＣｅに着目して説明する。メモリセルＣｅは、図２８に示した第２実施形態に係るメモリセルＣｄとは列方向Ｘに沿って並走するドレイン拡散層７とソース拡散層６との間において、行方向Ｙに沿って直線的に延びる、並走したアシストゲート絶縁層４５ａ，４５ｂの間に、ソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）、メモリ側アシストゲート電極ＭＡＧ１（ＭＡＧ２）、及びドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）が設けられている点で相違している。
【0308】
なお、本実施形態では、一方に並んだソース側アシストゲート電極ＳＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びドレイン側アシストゲート電極ＤＡＧ１と、他方に並んだソース側アシストゲート電極ＳＡＧ２、メモリ側アシストゲート電極ＭＡＧ２、及びドレイン側アシストゲート電極ＤＡＧ２とが、ソース側選択ゲート構造体１２、メモリゲート構造体１０及びドレイン側選択ゲート構造体１１を中心に対称に配置されている。一方に並んだソース側アシストゲート電極ＳＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びドレイン側アシストゲート電極ＤＡＧ１と、他方に並んだソース側アシストゲート電極ＳＡＧ２、メモリ側アシストゲート電極ＭＡＧ２、及びドレイン側アシストゲート電極ＤＡＧ２とは同一構成でなるため、主に、一方に並んだソース側アシストゲート電極ＳＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びドレイン側アシストゲート電極ＤＡＧ１に着目して説明する。
【0309】
この場合、アシストゲート絶縁層４５ａは、行方向Ｙに延びる一方の側面が半導体層１７の側面に接し、行方向Ｙに延びる他方の側面がソース側アシストゲート電極ＳＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びドレイン側アシストゲート電極ＤＡＧ１の側面に接している。これにより、アシストゲート絶縁層４５ａは、ソース側アシストゲート電極ＳＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びドレイン側アシストゲート電極ＤＡＧ１と、半導体層１７とを電気的に分離させる。
【0310】
ドレイン側アシストゲート電極ＤＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びソース側アシストゲート電極ＳＡＧ１は、平面視で断面長方形状の柱状に形成され、列方向Ｘに沿って並走するドレイン拡散層７とソース拡散層６との間に行方向Ｙに沿って直線的に配置されている。ドレイン側アシストゲート電極ＤＡＧ１は、列方向Ｘにおいて、アシストゲート絶縁層４５ａ及び半導体層１７を介してドレイン側選択ゲート構造体１１に対向配置されている。メモリ側アシストゲート電極ＭＡＧ１は、列方向Ｘにおいて、アシストゲート絶縁層４５ａ及び半導体層１７を介してメモリゲート構造体１０に対向配置されている。ソース側アシストゲート電極ＳＡＧ１は、列方向Ｘにおいて、アシストゲート絶縁層４５ａ及び半導体層１７を介してソース側選択ゲート構造体１２に対向配置されている。
【0311】
より具体的には、ソース側アシストゲート電極ＳＡＧ１は、ソース側選択ゲート構造体１２のうち、ソース側選択ゲート電極ＳＧと対向する領域に半導体層１７及びアシストゲート絶縁層４５ａを介在させて配置されている。メモリ側アシストゲート電極ＭＡＧ１は、メモリゲート構造体１０のうち、メモリゲート電極ＭＧと対向する領域に半導体層１７及びアシストゲート絶縁層４５ａを介在させて配置されている。ドレイン側アシストゲート電極ＤＡＧ１は、ドレイン側選択ゲート構造体１１のうち、ドレイン側選択ゲート電極ＤＧと対向する領域に半導体層１７及びアシストゲート絶縁層４５ａを介在させて配置されている。
【0312】
また、ソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）とソース拡散層６との間にはアシストゲート絶縁層４５ｃが設けられており、ドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）とドレイン拡散層７との間にもアシストゲート絶縁層４５ｃが設けられている。これにより、ドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）は、アシストゲート絶縁層４５ｃによってドレイン拡散層７から電気的に分離される。ソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）は、アシストゲート絶縁層４５ｃによってソース拡散層６から電気的に分離される。
【0313】
さらに、メモリ側アシストゲート電極ＭＡＧ１（ＭＡＧ２）とソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）との間、及びメモリ側アシストゲート電極ＭＡＧ１（ＭＡＧ２）とドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）との間にもアシストゲート絶縁層４９ａ，４９ｂが設けられている。これにより、メモリ側アシストゲート電極ＭＡＧ１（ＭＡＧ２）とソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）とドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）とは、アシストゲート絶縁層４９ａ，４９ｂによって互いに電気的に分離される。
【0314】
また、ドレイン側アシストゲート電極ＤＡＧ１，ＤＡＧ２には、ソース線ＳＬ及びビット線ＢＬに並走するように設けられた１本のドレイン側アシストゲート線ＤＡＧＬ１が電気的に接続され、メモリ側アシストゲート電極ＭＡＧ１，ＭＡＧ２には、ソース線ＳＬ及びビット線ＢＬに並走するように設けられた１本のメモリ側アシストゲート線ＭＡＧＬ１が電気的に接続され、ソース側アシストゲート電極ＳＡＧ１，ＳＡＧ２には、ソース線ＳＬ及びビット線ＢＬに並走するように設けられた１本のソース側アシストゲート線ＳＡＧＬ１が電気的に接続される。
【0315】
アシストゲート絶縁層４５ｂは、メモリセルＣｅと列方向Ｘに隣接する他のメモリセル（図示せず）の半導体層に接する。例えば、図３３の３３Ｂにおいて上方に位置するアシストゲート絶縁層４５ｂは、メモリセルＣｅと列方向Ｘにおいて上方に隣接する他のメモリセル（図示せず）の半導体層１７と、ドレイン側アシストゲート電極ＤＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びソース側アシストゲート電極ＳＡＧ１とを電気的に分離させる。
【0316】
なお、ソース側アシストゲート電極ＳＡＧ１（ＳＡＧ２）とメモリ側アシストゲート電極ＭＡＧ１（ＭＡＧ２）とドレイン側アシストゲート電極ＤＡＧ１（ＤＡＧ２）とを囲うようにして形成されている、アシストゲート絶縁層４５ａ，４５ｂ，４５ｃは、製造時に、一体的なアシストゲート絶縁層４５として製造される。
【0317】
図３３Ｂに示すように、メモリセルＣｅの半導体層１７は、一方の側面がソース拡散層６に接しており、他方の側面がドレイン拡散層７の側面に接している。ソース線ＳＬ、ビット線ＢＬ、ソース拡散層６及びドレイン拡散層７は同じ列のメモリセルＣｅにより共有されている。
【0318】
また、図３３の３３Ｂに示すように、ドレイン側アシストゲート線ＤＡＧＬ１は、同じ列に配置されたドレイン側アシストゲート電極ＤＡＧ１，ＤＡＧ２に接続されて共有されている。メモリ側アシストゲート線ＭＡＧＬ１は、同じ列に配置されたメモリ側アシストゲート電極ＭＡＧ１，ＭＡＧ２に接続されて共有されている。ソース側アシストゲート線ＳＡＧＬ１は、同じ列に配置されたソース側アシストゲート電極ＳＡＧ１，ＳＡＧ２に接続されて共有されている。
【0319】
第３実施形態では、ドレイン側選択ゲート線ＢＧＬ１、ソース側選択ゲート線ＳＧＬ１及びワード線ＷＬ１が行方向Ｙに延設され、ドレイン側アシストゲート線ＤＡＧＬ１、メモリ側アシストゲート線ＭＡＧＬ１、ソース側アシストゲート線ＳＡＧＬ１が列方向Ｘに延設されている。
【0320】
なお、本実施形態では、図３３の３３Ｂに示すように、平面視において、行方向Ｙに沿って直線的に配置した一方のドレイン側アシストゲート電極ＤＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びソース側アシストゲート電極ＳＡＧ１と、同じく行方向Ｙに沿って直線的に配置した他方のドレイン側アシストゲート電極ＤＡＧ２、メモリ側アシストゲート電極ＭＡＧ２、及びソース側アシストゲート電極ＳＡＧ２との間に、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１及びソース側選択ゲート構造体１２を配置する構成としたが、本発明はこれに限らない。例えば、平面視において、他方のドレイン側アシストゲート電極ＤＡＧ２、メモリ側アシストゲート電極ＭＡＧ２、及びソース側アシストゲート電極ＳＡＧ２を設けずに、一方のドレイン側アシストゲート電極ＤＡＧ１、メモリ側アシストゲート電極ＭＡＧ１、及びソース側アシストゲート電極ＳＡＧ１だけを配置した構成としてもよい。
【0321】
また、列方向Ｘに沿って複数のメモリセルＣｅが一列に配置されている箇所の平面視での断面構成についての図示は省略するが、第２実施形態の図２６に示すアシストゲート電極ＡＧ１１，ＡＧ２１を、図３３で示したドレイン側アシストゲート電極ＤＡＧ１，ＤＡＧ２、メモリ側アシストゲート電極ＭＡＧ１，ＭＡＧ２、及びソース側アシストゲート電極ＳＡＧ１，ＳＡＧ２の配置構成に置き換えた構成となる。
【0322】
（３－３）データの書き込み動作
次に、図３３に示したメモリセルＣｅにおけるデータの書き込み動作について説明する。図３３の３３Ａに示すメモリセルＣｅにデータを書き込む場合には、ソース側アシストゲート電極ＳＡＧに０Ｖ～２Ｖのソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加し、ドレイン側アシストゲート電極ＤＡＧに０Ｖのドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤを印加し、メモリ側アシストゲート電極ＭＡＧに０Ｖ～８Ｖのメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭを印加する。そして、この際、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
次に、図３３に示したメモリセルＣｅにおけるデータの書き込み動作について説明する。図３３の３３Ａに示すメモリセルＣｅにデータを書き込む場合には、ソース側アシストゲート電極ＳＡＧに０Ｖ～２Ｖのソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加し、ドレイン側アシストゲート電極ＤＡＧに０Ｖのドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤを印加し、メモリ側アシストゲート電極ＭＡＧに０Ｖ～８Ｖのメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭを印加する。そして、この際、例えば、１Ｖのソース電圧ＶＳＬをソース線ＳＬに印加し、ソース側選択トランジスタＳＴの閾値電圧Ｖｔより小さいソース側ゲート電圧ＶＳＧＳをソース側選択ゲート電極ＳＧに印加して、ソース側選択トランジスタＳＴをオフ状態にする。
【0323】
また、この際、ビット線ＢＬに０Ｖの書き込み用のビット電圧ＶＢＬ（以下、書き込み選択ビット電圧とも称する）を印加し、ドレイン側選択トランジスタＤＴの閾値電圧Ｖｔより大きいドレイン側ゲート電圧ＶＳＧＤをドレイン側選択ゲート電極ＤＧに印加して、ドレイン側選択トランジスタＤＴをオン状態にする。
【0324】
さらに、例えば、１０Ｖの高電圧の書き込み用のメモリゲート電圧ＶＣＧ０（書き込み選択メモリゲート電圧）をメモリゲート電極ＭＧに印加することにより、メモリセルＣｅでは、図３３の３３Ｂに示すようにメモリゲート構造体１０の外周近傍の半導体層１７が書き込み選択ビット電圧ＶＢＬ０と同電位になる。これにより、メモリセルＣｅでは、メモリゲート構造体１０の多層絶縁層１５に含まれる電荷蓄積層１５ｂに、半導体層１７及び／又はメモリゲート電極ＭＧから電荷が移動し、データが書き込まれた状態となる。
【0325】
なお、第３実施形態においても、上述した第１実施形態の図７の７Ｂにて説明した通り、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、第２メモリゲート絶縁層１５ｃの外周周辺の半導体層１７から電荷蓄積層１５ｂに電荷が移動し、一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、メモリゲート電極ＭＧから電荷蓄積層１５ｂに電荷が移動する。
【0326】
次に、図３４の３４Ａに示すように、上層に２つのメモリセルＣｅ１，Ｃｅ２が列方向Ｘに沿って配置され、下層に２つのメモリセルＣｅ３，Ｃｅ４が同じく列方向Ｘに沿って配置され、垂直方向Ｚに配置されるメモリセルＣｅ１，Ｃｅ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｅ２，Ｃｅ４で他の１ページを構成するメモリアレイＣＡｄを一例に、このメモリアレイＣＡｄにおけるデータの書き込み動作について説明する。
【0327】
ここでは、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のうちメモリセルＣｅ１を選択メモリセルＣｅ１としてデータを書き込む場合について説明する。この場合、データを書き込む選択メモリセルＣｅ１を含むページを書き込み選択ページとし、データを書き込まない非選択メモリセルＣｅ２，Ｃｅ４のみで構成されるページを書き込み非選択ページとする。
【0328】
なお、メモリトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４や、ドレイン側選択トランジスタＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４、ソース側選択トランジスタＳＴ１，ＳＴ２，ＳＴ３，ＳＴ４について特に区別しない場合には、単に、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ、ソース側選択トランジスタＳＴと表記する。
【0329】
また、この際のメモリアレイＣＡｄにおける各部の電圧の例を、図３４の３４Ｂに示す。メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４に接続されているドレイン側アシストゲート線ＤＡＧＬには後述の非選択ソース側ゲート電圧ＶＳＧＳ２と同じ電圧のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ（例えば、０Ｖ）を印加する。また、メモリ側アシストゲート線ＭＡＧＬにはメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ（例えば、０Ｖ又は０～８Ｖの正の電圧）を印加し、ソース側アシストゲート線ＳＡＧＬにはソース側アシストゲート電圧ＶＡｓｓｉｓｔＳ（例えば、０Ｖ又は０～２Ｖの正の電圧）を印加する。
【0330】
これにより、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のドレイン側選択トランジスタＤＴには、ドレイン側アシストゲート電極ＤＡＧ近傍の半導体層１７にドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤが印加される。また、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のメモリトランジスタＭＴには、メモリ側アシストゲート電極ＭＡＧ近傍の半導体層１７にメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭが印加される。さらに、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のソース側選択トランジスタＳＴには、ソース側アシストゲート電極ＳＡＧ近傍の半導体層１７にソース側アシストゲート電圧ＶＡｓｓｉｓｔＳが印加される。
【0331】
また、メモリアレイＣＡｄでは、選択メモリセルＣｅ１に接続されている選択ビット線となるビット線ＢＬ１に書き込み選択ビット電圧ＶＢＬ１（例えば、０～１．５Ｖの低電圧）を印加する。選択メモリセルＣｅ１に接続されているドレイン側選択ゲート線ＢＧＬ１には、ドレイン側選択トランジスタＤＴの閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＤＴ）とも表記する）よりも高い書き込み選択ドレイン側ゲート電圧ＶＳＧＤ１を印加する。これにより、選択メモリセルＣｅ１では、ドレイン側選択トランジスタＤＴ１がオン状態となり、書き込み選択ビット電圧ＶＢＬ１がメモリトランジスタＭＴ１に伝わる。
【0332】
書き込み選択ページ内における、データを書き込まない非選択メモリセルＣｅ３では、選択メモリセルＣｅ１と共有する、ドレイン側選択ゲート線ＢＧＬ１からドレイン側選択トランジスタＤＴ３のドレイン側選択ゲート電極ＤＧに選択メモリセルＣｅ１と同じ電圧が印加されるものの、非選択ビット線となるビット線ＢＬ２に書き込み非選択ビット電圧ＶＢＬ２が印加されることにより、ドレイン側選択トランジスタＤＴ３がオフ状態となる。
【0333】
また、メモリアレイＣＡｄでは、ソース線ＳＬに正の電圧（例えば、１～２Ｖ）を一律に印加する。選択メモリセルＣｅ１に接続されているソース側選択ゲート線ＳＧＬ１には、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（正の値が好ましい。Ｖｔ（ＳＴ）とも表記する）よりも低い書き込み選択ソース側ゲート電圧ＶＳＧＳ１を印加する。これにより、選択メモリセルＣｅ１では、ソース側選択トランジスタＳＴ１がオフ状態となる。
【0334】
また、選択メモリセルＣｅ１に接続されているワード線ＷＬ１に、書き込み選択メモリゲート電圧ＶＣＧ１（例えば、７～１５Ｖの高電圧）を印加する。選択メモリセルＣｅ１では、ワード線ＷＬ１の書き込み選択メモリゲート電圧ＶＣＧ１により、メモリゲート電極ＭＧの電位が高電位となり、第１実施形態と同様に、例えばｔａ（第１メモリゲート絶縁層１５ａの面方向における距離）＞ｔｃ（第２メモリゲート絶縁層１５ｃの面方向における距離）の場合、半導体層１７から電荷蓄積層１５ｂに電子が移動するか、電荷蓄積層１５ｂから半導体層１７に正孔が移動し、データが書き込まれた状態となる。これにより、選択メモリセルＣｅ１のメモリトランジスタＭＴ１の閾値電圧は高くなる。一方、ｔａ＜ｔｃの場合には、電荷蓄積層１５ｂからメモリゲート電極ＭＧに電子が抜けるか、メモリゲート電極ＭＧから電荷蓄積層１５ｂに正孔が移動する。これにより、選択メモリセルＣｅ１のメモリトランジスタＭＴ１の閾値電圧は低くなる。
【0335】
この際、選択メモリセルＣｅ１に接続されていない非選択ビット線となる他のビット線ＢＬ２には、書き込み非選択ビット電圧ＶＢＬ２を印加する。書き込み非選択ビット電圧ＶＢＬ２は、正の電圧（例えば、１．５～３Ｖ）であることが望ましい。
【0336】
これにより、書き込み選択ページ内における、データを書き込まない非選択メモリセルＣｅ３では、選択メモリセルＣｅ１と共有する、ドレイン側選択ゲート線ＢＧＬ１からドレイン側選択トランジスタＤＴ３のドレイン側選択ゲート電極ＤＧに選択メモリセルＣｅ１と同じ電圧が印加されるものの、非選択ビット線となるビット線ＢＬ２に書き込み非選択ビット電圧ＶＢＬ２が印加されることにより、ドレイン側選択トランジスタＤＴ３がオフ状態となる。
【0337】
書き込み選択ページでは、非選択メモリセルＣｅ３が選択メモリセルＣｅ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有しているものの、非選択メモリセルＣｅ３のドレイン側選択トランジスタＤＴ３及びソース側選択トランジスタＳＴ３がオフ状態になる。よって、非選択メモリセルＣｅ３では、ワード線ＷＬ１からメモリゲート電極ＭＧに書き込み選択メモリゲート電圧ＶＣＧ１（例えば、７～１５Ｖの高電圧）が印加されても、メモリトランジスタＭＴ３周辺の半導体層１７の電位が上昇していることから、書き込み選択メモリゲート電圧ＶＣＧ１との電位差が小さくなる。そのため、非選択メモリセルＣｅ３では、メモリトランジスタＭＴ３の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の移動を阻止し、データの書き込みを防止できる。
【0338】
なお、図３４の３４Ａには、書き込み選択ページにおいて他の列に配置されている非選択メモリセル（すなわち、メモリセルＣｅ１，Ｃｅ３に対して紙面奥側又は紙面手前側に配置されたメモリセル）については図示していないが、非選択メモリセルの場合には、選択メモリセルＣｅ１とドレイン側選択ゲート線ＢＧＬ１、ワード線ＷＬ１及びソース側選択ゲート線ＳＧＬ１を共有するものの、上記の非選択メモリセルＣｅ３と同様に、ビット線ＢＬ２及びソース線ＳＬ２と同じ電圧を、各ビット線ＢＬ及びソース線ＳＬにそれぞれ印加することにより、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴをオフ状態としてデータの書き込みを防止できる。
【0339】
また、上記と同様に、この際、これら書き込み選択ページにおいて他の列に配置されている非選択メモリセル（メモリセルＣｅ１，Ｃｅ３に対して紙面奥側又は紙面手前側に配置されたメモリセル）においても、ドレイン側アシストゲート線ＤＡＧＬからドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤが印加され、メモリ側アシストゲート線ＭＡＧＬからメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭが印加され、ソース側アシストゲート線ＳＡＧＬからソース側アシストゲート電圧ＶＡｓｓｉｓｔＳが印加されている。このため、ワード線ＷＬ１近傍の半導体層１７の電位は、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳによっても変化する。ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを上昇させると半導体層１７の電位は上昇し、半導体層１７の電位とワード線ＷＬ１との電位差が減少する。これにより、より効果的にデータの書き込みを防止できる。
【0340】
次に、非選択メモリセルＣｅ２，Ｃｅ４のみで構成された書き込み非選択ページについて説明する。この場合、各非選択メモリセルＣｅ２，Ｃｅ４に接続されたビット線ＢＬ１，ＢＬ２及びソース線ＳＬ１，ＳＬ２は、上記の書き込み選択ページ内のメモリセルＣｅ１，Ｃｅ３と共有していることから、ここではその説明は省略し、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２について説明する。
【0341】
書き込み非選択ページでは、ドレイン側選択ゲート線ＢＧＬ２、ワード線ＷＬ２及びソース側選択ゲート線ＳＧＬ２に、低電位（例えば、０Ｖ）の、書き込み非選択ドレイン側ゲート電圧ＶＳＧＤ２、書き込み非選択メモリゲート電圧ＶＣＧ２及び書き込み非選択ソース側ゲート電圧ＶＳＧＳ２をそれぞれ印加する。これにより、書き込み非選択ページの各非選択メモリセルＣｅ２，Ｃｅ４は、メモリトランジスタＭＴ２，ＭＴ４の両端において、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４がそれぞれオフ状態になるため、メモリトランジスタＭＴ２，ＭＴ４の電荷蓄積層１５ｂにトンネル電流が流れ込むことがなく、電荷蓄積層１５ｂへの電荷の移動を阻止し得、データの書き込みを防止できる。
【0342】
またこれに加えて、上記と同様に、この際、書き込み非選択ページの非選択メモリセルＣｅ２，Ｃｅ４にも、ドレイン側アシストゲート線ＤＡＧＬからドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤが印加され、メモリ側アシストゲート線ＭＡＧＬからメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭが印加され、ソース側アシストゲート線ＳＡＧＬからソース側アシストゲート電圧ＶＡｓｓｉｓｔＳが印加される。これにより、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４では、ドレイン側アシストゲート電極ＤＡＧ近傍の半導体層１７、及び、ソース側アシストゲート電極ＳＡＧ近傍の半導体層１７の電位がそれぞれ上昇した状態となる。
【0343】
特に、ドレイン側アシストゲート線ＤＡＧＬからドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ（例えば、０Ｖ）が印加され、ソース側アシストゲート線ＳＡＧＬからソース側アシストゲート電圧ＶＡｓｓｉｓｔＳ（例えば、０Ｖ）が印加されることにより、書き込み非選択ページでも、これらドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４を確実にオフ状態とすることができる。なお、非選択メモリセルＣｅ２，Ｃｅ３，Ｃｅ４の各メモリトランジスタＭＴでは、電荷蓄積層１５ｂへの電荷の移動が阻止されることから閾値電圧は変化しない。
【0344】
このように、メモリアレイＣＡｄでは、非選択メモリセルＣｅ２，Ｃｅ３，Ｃｅ４へのデータの書き込みを阻止し、選択メモリセルＣｅ１にだけデータを書き込むことができる。
【0345】
以上、第３実施形態では、データの書き込み動作時、ソース側アシストゲート電圧ＶＡｓｓｉｓｔＳ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及び、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤによって、ソース側選択ゲート構造体１２周辺の半導体層１７の電位と、メモリゲート構造体１０周辺の半導体層１７の電位と、ドレイン側選択ゲート構造体１１周辺の半導体層１７の電位とを、それぞれ個々に調整できる。このため、本実施形態では、一段と確実にリーク電流を抑制することができる。
【0346】
（３－４）データの消去動作
次に、図３３に示したメモリセルＣｅにおけるデータの消去動作について説明する。図３３の３３Ａに示すメモリセルＣｅでデータを消去する場合には、ソース側アシストゲート電極ＳＡＧに７Ｖ～１２Ｖの正の電圧のソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加し、ドレイン側アシストゲート電極ＤＡＧに７Ｖ～１２Ｖの正の電圧のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤを印加し、メモリ側アシストゲート電極ＭＡＧに７Ｖ～１２Ｖの正の電圧のメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭを印加する。
次に、図３３に示したメモリセルＣｅにおけるデータの消去動作について説明する。図３３の３３Ａに示すメモリセルＣｅでデータを消去する場合には、ソース側アシストゲート電極ＳＡＧに７Ｖ～１２Ｖの正の電圧のソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加し、ドレイン側アシストゲート電極ＤＡＧに７Ｖ～１２Ｖの正の電圧のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤを印加し、メモリ側アシストゲート電極ＭＡＧに７Ｖ～１２Ｖの正の電圧のメモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭを印加する。
【0347】
これにより、ドレイン側アシストゲート電極ＤＡＧ近傍の半導体層１７の電位と、メモリ側アシストゲート電極ＭＡＧ近傍の半導体層１７の電位と、ソース側アシストゲート電極ＳＡＧ近傍の半導体層１７の電位は、それぞれ上がり略均一となる。なお、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳの値は、同一の値であることが望ましい。
【0348】
そして、この際、例えば、正の高電圧（例えば、７～１２Ｖ）のソース電圧ＶＳＬをソース線ＳＬに印加し、ビット電圧ＶＢＬと同一の消去選択ソース側ゲート電圧ＶＳＧＳを、ソース側選択トランジスタＳＴのソース側選択ゲート電極ＳＧに接続されているソース側選択ゲート線ＳＧＬに印加する。
【0349】
また、同様に、正の高電圧（例えば、７～１２Ｖ）のビット電圧ＶＢＬをビット線ＢＬに印加し、ビット電圧ＶＢＬと同一の消去選択ドレイン側ゲート電圧ＶＳＧＤを、ドレイン側選択トランジスタＤＴのドレイン側選択ゲート電極ＤＧに接続されているドレイン側選択ゲート線ＢＧＬに印加する。これにより、ソース側選択トランジスタＳＴのドレイン側の半導体層１７の電位はＶＳＧＳ－Ｖｔとなる。同じく、ドレイン側選択トランジスタＤＴのドレイン側の半導体層１７の電位もＶＳＧＤ－Ｖｔとなる。
【0350】
さらに、メモリトランジスタＭＴのメモリゲート電極ＭＧに接続されているワード線ＷＬには、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ１を印加する。これにより、メモリトランジスタＭＴのメモリゲート電極ＭＧと半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去された状態となる。この際、第３実施形態では、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳによって半導体層１７の電位が上がっているため、メモリゲート電極ＭＧの電位との差が大きくなり、電荷蓄積層１５ｂ内の電子がより高速に移動する。
【0351】
なお、第３実施形態においても、上述した第１実施形態と同様に、電荷蓄積層１５ｂを含む多層絶縁層１５において、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも大きければ（すなわち、ｔａ＞ｔｃ）、データの消去動作時、電荷蓄積層１５ｂ内から半導体層１７に向けて電子が移動するか、又は、半導体層１７から電荷蓄積層１５ｂに正孔が移動する。これにより、メモリトランジスタＭＴの閾値が下がる。一方、第１メモリゲート絶縁層１５ａの面方向における距離ｔａが、第２メモリゲート絶縁層１５ｃの面方向における距離ｔｃよりも小さければ（すなわち、ｔａ＜ｔｃ）、電荷蓄積層１５ｂ内からメモリゲート電極ＭＧに向けて電子が移動するか、又は、メモリゲート電極ＭＧから電荷蓄積層１５ｂに正孔が移動する。これにより、メモリトランジスタＭＴの閾値が上がる。
【0352】
次に、上述した「（３－３）データの書き込み動作」と同様、図３５の３５Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｅ１，Ｃｅ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｅ２，Ｃｅ４で他の１ページを構成するメモリアレイＣＡｄを一例に、このメモリアレイＣＡｄにおけるデータの消去動作について説明する。
【0353】
ここでは、ページ単位でデータの消去を行い、メモリセルＣｅ１，Ｃｅ３で構成するページについてデータを消去し、メモリセルＣｅ２，Ｃｅ４で構成するページについてはデータを消去しない場合について説明する。この場合、データを消去するページを消去選択ページとし、データが消去されない非選択メモリセルＣｅ２，Ｃｅ４のみで構成されるページを消去非選択ページとする。なお、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴの閾値電圧Ｖｔは正の値であることが望ましい。
【0354】
また、この際のメモリアレイＣＡｄにおける各部の電圧の例を、図３５の３５Ｂに示す。メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４に接続されているドレイン側アシストゲート線ＤＡＧＬ、メモリ側アシストゲート線ＭＡＧＬ、ソース側アシストゲート線ＳＡＧＬには、それぞれ同一の正の高電圧（例えば、７～１２Ｖ）のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加する。これにより、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４の半導体層１７に所定の電圧が印加される。
【0355】
また、メモリアレイＣＡｄでは、消去選択ページ及び消去非選択ページで共有する、ビット線ＢＬ１，ＢＬ２に消去ビット電圧ＶＢＬ１，ＶＢＬ２（「ＶＢＬ１，２」とも表記。例えば、７～１２Ｖの高電圧）を印加し、ソース線ＳＬ１，ＳＬ２に消去ビット電圧ＶＢＬ１，ＶＢＬ２と同じ電圧（例えば、７～１２Ｖの高電圧）のソース電圧ＶＳＬを印加する。
【0356】
消去選択ページでは、例えば、消去ビット電圧ＶＢＬ１，ＶＢＬ２と同じ７～１２Ｖの高電圧の消去選択ドレイン側ゲート電圧ＶＳＧＤ１をドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、消去ビット電圧ＶＢＬ１，ＶＢＬ２と同じ７～１２Ｖの高電圧の消去選択ソース側ゲート電圧ＶＳＧＳ１をソース側選択ゲート線ＳＧＬ１に印加する。また、消去選択ページでは、負電圧～０Ｖ（例えば、－５～０Ｖ）の消去選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、消去選択ページでは、各メモリセルＣｅ１，Ｃｅ３において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じ、電荷蓄積層１５ｂ内から電荷が移動し、データが消去される。
【0357】
一方、消去非選択ページでは、ビット線ＢＬ１，ＢＬ２に印加された消去ビット電圧ＶＢＬ１，ＶＢＬ２と同じ電圧（例えば、７～１２Ｖの高電圧）を、消去非選択ドレイン側ゲート電圧ＶＳＧＤ２、消去非選択ソース側ゲート電圧ＶＳＧＳ２及び消去非選択メモリゲート電圧ＶＣＧ２として、それぞれドレイン側選択ゲート線ＢＧＬ２、ソース側選択ゲート線ＳＧＬ２及びワード線ＷＬ２に印加する。これにより、消去非選択ページでは、各メモリセルＣｅ２，Ｃｅ４において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に電位差が生じず、電荷蓄積層１５ｂ内から電荷が移動することがなく、データが消去されることを阻止できる。
【0358】
なお、図３５の３５Ｃは、他の実施形態に係るデータの消去動作における各部の電圧の例を示すものであり、図３５の３５Ｂとは、消去選択ソース側ゲート電圧ＶＳＧＳ１と、消去選択ドレイン側ゲート電圧ＶＳＧＤ１と、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤと、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭと、ソース側アシストゲート電圧ＶＡｓｓｉｓｔＳとの電圧値が異なるものであり、その他各部の電圧については図３５の３５Ｂと同じである。
【0359】
この場合、図３５の３５Ｂに示すように、ドレイン側アシストゲート線ＤＡＧＬ、メモリ側アシストゲート線ＭＡＧＬ、及びソース側アシストゲート線ＳＡＧＬには、それぞれ同一の正の高電圧（例えば、５～１０Ｖ）のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加する。また、消去選択ページでは、例えば、４～９Ｖの高電圧の消去選択ドレイン側ゲート電圧ＶＳＧＤ１をドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、４～９Ｖの高電圧の消去選択ソース側ゲート電圧ＶＳＧＳ１をソース側選択ゲート線ＳＧＬ１に印加する。消去選択ページでは、このような電圧を印加することでも、各メモリセルＣｅ１，Ｃｅ３において、それぞれメモリゲート電極ＭＧとその周囲の半導体層１７との間に生じる電位差により、電荷蓄積層１５ｂ内から電荷を移動させ、データを消去させることができる。
【0360】
以上、第３実施形態では、データの消去動作時、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４に正のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加することにより、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４の半導体層１７の電位が高くなる。このため、消去非選択ページでは、各メモリセルＣｅ２，Ｃｅ４において、ドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳが印加されていない場合と比較して、メモリゲート電極ＭＧとその周囲の半導体層１７との電位差が小さくなり、より効果的にデータの消去を抑制することができる。
【0361】
なお、上述した第３実施形態では、ページ単位でデータを消去する場合について説明したが、本発明はこれに限らず、全てのページを消去選択ページとして、メモリアレイＣＡｄを構成する全てのメモリセルＣｅのデータを一括して消去するようにしてもよい。
【0362】
（３－５）データの読み出し動作
次に、メモリアレイＣＡｄにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（３－３）データの書き込み動作」と同様、図３６の３６Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｅ１，Ｃｅ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｅ２，Ｃｅ４で他の１ページを構成するメモリアレイＣＡｄを一例に、このメモリアレイＣＡｄにおけるデータの読み出し動作について説明する。
次に、メモリアレイＣＡｄにおけるデータの読み出し動作について説明する。なお、ここでは、上述した「（３－３）データの書き込み動作」と同様、図３６の３６Ａに示すように、垂直方向Ｚに配置されるメモリセルＣｅ１，Ｃｅ３で１ページを構成し、同じく垂直方向Ｚに配置されるメモリセルＣｅ２，Ｃｅ４で他の１ページを構成するメモリアレイＣＡｄを一例に、このメモリアレイＣＡｄにおけるデータの読み出し動作について説明する。
【0363】
ここでは、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４のうち、例えば、メモリセルＣｅ１，Ｃｅ３を選択メモリセルＣｅ１，Ｃｅ３としてデータを読み出す場合について説明する。この場合、データを読み出す選択メモリセルＣｅ１，Ｃｅ３を含むページを読み出し選択ページとし、データを読み出さない非選択メモリセルＣｅ２，Ｃｅ４のみで構成されるページを読み出し非選択ページとする。
【0364】
また、この際のメモリアレイＣＡｄにおける各部の電圧の例を、図３６の３６Ｂに示す。この場合、メモリセルＣｅ１，Ｃｅ２，Ｃｅ３，Ｃｅ４に接続されているドレイン側アシストゲート線ＤＡＧＬ、メモリ側アシストゲート線ＭＡＧＬ、ソース側アシストゲート線ＳＡＧＬには、それぞれ同一の低電圧（例えば、０Ｖ）のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加する。メモリアレイＣＡｄでは、読み出し選択ページ及び読み出し非選択ページで共有する、ビット線ＢＬ１，ＢＬ２にそれぞれ読み出しビット電圧ＶＢＬ１，ＶＢＬ２（いずれも同じ正の電圧であり、例えば、１Ｖ）を印加し、ソース線ＳＬ１，ＳＬ２にそれぞれ読み出しソース電圧ＶＳＬ（ソース線ＳＬはいずれも同じ電圧であり、例えば、０Ｖ）を印加する。
【0365】
また、読み出し選択ページでは、例えば、ドレイン側選択トランジスタＤＴ１の閾値電圧Ｖｔ（ＤＴ）よりも高い電圧（例えば、２Ｖ）を読み出し選択ドレイン側ゲート電圧ＶＳＧＤ１としてドレイン側選択ゲート線ＢＧＬ１に印加し、同じく、ソース側選択トランジスタＳＴ１の閾値電圧Ｖｔ（ＳＴ）よりも高い電圧（例えば、２Ｖ）を読み出し選択ソース側ゲート電圧ＶＳＧＳ１としてソース側選択ゲート線ＳＧＬ１に印加する。これにより、選択メモリセルＣｅ１のドレイン側選択トランジスタＤＴ１及びソース側選択トランジスタＳＴ１はオン状態になる。
【0366】
このとき、読み出し選択ページでは、低電圧（例えば、０Ｖ）のドレイン側アシストゲート電圧ＶＡｓｓｉｓｔＤ、メモリ側アシストゲート電圧ＶＡｓｓｉｓｔＭ、及びソース側アシストゲート電圧ＶＡｓｓｉｓｔＳを印加することにより半導体層１７の電位を下げ、その分、ソース線ＳＬ１からビット線ＢＬ１へのリーク電流を抑制できる。
【0367】
さらに、読み出し選択ページでは、例えば、０～６Ｖの読み出し選択メモリゲート電圧ＶＣＧ１をワード線ＷＬ１に印加する。これにより、選択メモリセルＣｅ１では、メモリトランジスタＭＴ１にデータが書き込まれておらず、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも低い場合には、ソース線ＳＬ１からビット線ＢＬ１に電流が流れ、当該ビット線ＢＬ１の電位が変化する。
【0368】
一方、選択メモリセルＣｅ１のメモリトランジスタＭＴ１にデータが書き込まれており、メモリトランジスタＭＴ１の閾値電圧Ｖｔが読み出し選択メモリゲート電圧ＶＣＧ１よりも高い場合には、ソース線ＳＬ１からビット線ＢＬ１に電流が流れず、当該ビット線ＢＬ１の電位が変化しない。そして、このようなビット線ＢＬ１の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、選択メモリセルＣｅ１のデータを読み出すことができる。なお、この際、ビット線ＢＬ２の電位の変化をカラムデコーダ２ｂ（図１）で検出することにより、読み出し選択ページ内の他の選択メモリセルＣｅ３についても同様にデータを読み出すことができる。
【0369】
読み出し非選択ページでは、ドレイン側選択トランジスタＤＴ２の閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ドレイン側ゲート電圧ＶＳＧＤ２としてドレイン側選択ゲート線ＢＧＬ２に印加し、同じく、ソース側選択トランジスタＳＴ２の閾値電圧Ｖｔよりも低い電圧（例えば、０Ｖ）を読み出し非選択ソース側ゲート電圧ＶＳＧＳ２としてソース側選択ゲート線ＳＧＬ２に印加する。
【0370】
これにより、読み出し非選択ページの各非選択メモリセルＣｅ２，Ｃｅ４のドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴはオフ状態となり、ソース線ＳＬ１，ＳＬ２からビット線ＢＬ１，ＢＬ２に電流が流れることはない。以上より、読み出し選択ページの選択メモリセルＣｅ１，Ｃｅ３についてのみデータの読み出しが行える。
【0371】
なお、１つのメモリセルＣｅで多値のデータを検出する場合には、読み出し選択ページにおける読み出し選択メモリゲート電圧ＶＣＧ１の値を変えて、それぞれの電圧値のときのビット線ＢＬ１の電位の変化を検出することで、メモリトランジスタＭＴの細かい閾値電圧を検知可能であり、多値のデータを読み出すことも可能である。
【0372】
図３６の３６Ｃは、他の実施形態に係るデータの読み出し動作における各部の電圧の例を示す。図３６の３６Ｃに示すデータ読み出し動作時の電圧は、図３６の３６Ｂとは、読み出し選択ページにおいて、読み出し選択メモリゲート電圧ＶＣＧ１（例えば、０Ｖ）を固定電圧としてワード線ＷＬ１に印加する点で相違しており、その他各部の電圧については図３６の３６Ｂと同じである。
【0373】
選択メモリセルＣｅ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流は、読み出し選択メモリゲート電圧ＶＣＧ１と、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔとの閾値差（ＶＣＧ１－Ｖｔ）の値で決まる。選択メモリセルＣｅ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の大きさをカラムデコーダ２ｂで検出し、カラムデコーダ２ｂにおいて、メモリトランジスタＭＴ１，ＭＴ３の閾値電圧Ｖｔを判断し、当該メモリトランジスタＭＴ１，ＭＴ３にデータが書き込まれているかを判断する。
【0374】
この場合においても、選択メモリセルＣｅ１を介してソース線ＳＬ１からビット線ＢＬ１に流れるセル電流の値に応じて、メモリトランジスタＭＴ１，ＭＴ３に書き込まれているデータを分別して、多値のデータを読み出すこともできる。なお、読み出し非選択ページについては、上述した図３６の３６Ｂと同じであるため、ここではその説明は省略する。
【0375】
（３－６）データの書き込み動作、消去動作及び読み出し動作における電圧の具体的な例
下記の表５に、上述した第３実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表５に示す電圧値の単位は「Ｖ」である。
下記の表５に、上述した第３実施形態のデータの書き込み動作、消去動作及び読み出し動作時における電圧の組み合わせの具体的な例（電圧例）を示す。表５に示す電圧値の単位は「Ｖ」である。
【0376】
また、表５中、「ＢＬ列」とは、カラムデコーダ２ｂから列方向Ｘに延設されたビット線ＢＬに対して電気的に連結されているメモリセルＣｅ群の列を示す。なお、第３実施形態においても、図１の構成と同様に、カラムデコーダ２ｂが、図中、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２次元に配置構成され、ＢＬ列にも、紙面奥行方向である行方向Ｙと垂直方向Ｚとの２種類が存在しているため、厳密にはこれらについても規定できるが、表５では、説明を簡単にするために、特に、紙面奥行方向である行方向Ｙ及び垂直方向Ｚの両者を区別せず、図３４の３４Ａ、図３５の３５Ａ及び図３６の３６Ａで示した選択ページと非選択ページとに着目して各動作について整理している。
【表5】
【0377】
第３実施形態に係る不揮発性半導体記憶装置では、上記の表５のように電圧をそれぞれ印加することによって、メモリアレイＣＡｄにおいて、ページ単位で電圧を調整し、所定のメモリセルＣｅに対して選択的にデータの書き込み、消去及び読み出しを実行することができる。
【0378】
（３－７）第３実施形態に係るメモリアレイの製造方法
次に、図３７～図４６を用いてメモリアレイＣＡｄの製造方法について説明する。この場合、図３７に示すように、例えば、シリコンでなる基板２０の上に、絶縁層５１を積層し、当該絶縁層５１と種類が異なる層間絶縁層５２と、例えば、多結晶シリコンでなるシリコン層５３とを、絶縁層５１上に交互に積層させる。また、層間絶縁層５２のうち最上層に位置する層間絶縁層５２の上には、絶縁層５１及び層間絶縁層５２と種類が異なる他の絶縁層５１ａを積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層５４を形成する。ここで、絶縁層５１及び絶縁層５１ａは、シリコン層５３と異なる材質であって、層間絶縁層５２及びシリコン層５３のエッチング時にエッチングされにくい層とする。
次に、図３７～図４６を用いてメモリアレイＣＡｄの製造方法について説明する。この場合、図３７に示すように、例えば、シリコンでなる基板２０の上に、絶縁層５１を積層し、当該絶縁層５１と種類が異なる層間絶縁層５２と、例えば、多結晶シリコンでなるシリコン層５３とを、絶縁層５１上に交互に積層させる。また、層間絶縁層５２のうち最上層に位置する層間絶縁層５２の上には、絶縁層５１及び層間絶縁層５２と種類が異なる他の絶縁層５１ａを積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層５４を形成する。ここで、絶縁層５１及び絶縁層５１ａは、シリコン層５３と異なる材質であって、層間絶縁層５２及びシリコン層５３のエッチング時にエッチングされにくい層とする。
【0379】
続いて、図３８の３８Ａ及び３８Ｂに示すように、所定のマスク層を用いて、例えば、ドライエッチング手法によってマスク層５４を選択的にエッチングする。図３８の３８Ａは、平面視におけるエッチング後のマスク層５４を示す概略図であり、図３８の３８Ｂは、３８ＡのＭ－Ｍ´部分の断面構成を示す断面図である。図３８の３８Ａに示すように、ソース側選択ゲート構造体１２、メモリゲート構造体１０、及びドレイン側選択ゲート構造体１１を形成する予定の領域（ゲート構造体形成領域）５４ａ，５４ｂ，５４ｃと、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びドレイン側アシストゲート電極ＤＡＧを形成する予定の領域（アシストゲート電極形成領域）５４ｄと、にそれぞれ合わせて開口部を形成する。
【0380】
マスク層５４に形成された上記のゲート構造体形成領域５４ａ，５４ｂ，５４ｃの開口部と、アシストゲート電極形成領域５４ｄの開口部とには、それぞれ絶縁層５１ａの表面が露出した状態となる。
【0381】
続いて、マスク層５４に形成したゲート構造体形成領域５４ａ，５４ｂ，５４ｃのうち、メモリゲート構造体１０を形成するゲート構造体形成領域５４ｂを覆うように、マスク層５４上に新たなマスク層を形成する。ここで、図３９の３９Ａは、ゲート構造体形成領域５４ｂを覆うように形成した新たなマスク層５５ａについて、図３８の３８Ａに示したＭ－Ｍ´部分における断面構成を示した断面図である。そして、新たなマスク層５５ａをマスクとして、ソース側選択ゲート構造体１２が形成されるゲート構造体形成領域５４ａと、ドレイン側選択ゲート構造体１１が形成されるゲート構造体形成領域５４ｃとをドライエッチングによって垂直方向Ｚにエッチングする。これにより、ゲート構造体形成領域５４ａ，５４ｃ内における、絶縁層５１ａ、層間絶縁層５２及びシリコン層５３を、垂直方向Ｚに絶縁層５１ａの表面から絶縁層５１の表面までエッチングする。
【0382】
これにより、ゲート構造体形成領域５４ａにソース側選択ゲート構造体形成用の孔ＥＲ１５が形成され、ゲート構造体形成領域５４ｃにドレイン側選択ゲート構造体形成用の孔ＥＲ１６が形成される。また、この際、マスク層５５ａに覆われていないアシストゲート電極形成領域５４ｄでも、ドライエッチングによって、絶縁層５１ａ、層間絶縁層５２及びシリコン層５３が、垂直方向Ｚに絶縁層５１ａの表面から絶縁層５１の表面までエッチングされる。これにより、アシストゲート電極形成領域５４ｄにはアシストゲート電極形成用の孔（図示せず）が形成される。その後、最上層のマスク層５５ａを除去する。
【0383】
次いで、図３９の３９Ｂに示すように、ソース側選択ゲート構造体形成用の孔ＥＲ１５内と、ドレイン側選択ゲート構造体形成用の孔ＥＲ１６内と、ゲート構造体形成領域５４ｂの開口部内とに、それぞれシリコン酸化膜等の絶縁材料を堆積させる。これにより、ソース側選択ゲート構造体形成用の孔ＥＲ１５内の側面及び底面に沿ってソース側選択ゲート絶縁層１４ｂが形成され、ドレイン側選択ゲート構造体形成用の孔ＥＲ１６内の側面及び底面に沿ってドレイン側選択ゲート絶縁層１４ａが形成され、ゲート構造体形成領域５４ｂ内にも絶縁層５６ａが形成される。その後、低抵抗多結晶シリコン又はタングステン等の金属のゲート材料を、ソース側選択ゲート絶縁層１４ｂ及びドレイン側選択ゲート絶縁層１４ａに囲まれた領域内にそれぞれ堆積させることにより、ソース側選択ゲート絶縁層１４ｂ及びドレイン側選択ゲート絶縁層１４ａで囲まれた領域内に、ソース側選択ゲート電極ＳＧ及びドレイン側選択ゲート電極ＤＧを形成する。この際、ゲート構造体形成領域５４ｂ内にも、絶縁層５６ａに囲まれた領域にゲート材料が堆積してゲート材料堆積部５６ｂが形成される。
【0384】
なお、ソース側選択ゲート構造体形成用の孔ＥＲ１５及びドレイン側選択ゲート構造体形成用の孔ＥＲ１６に、ソース側選択ゲート絶縁層１４ｂ及びドレイン側選択ゲート絶縁層１４ａを形成した際、アシストゲート電極形成用の孔の内部にも側面及び底面に沿ってアシストゲート絶縁層４５（図４１の４１Ａ）が形成される。また、ソース側選択ゲート電極ＳＧ及びドレイン側選択ゲート電極ＤＧを形成した際に、当該アシストゲート絶縁層４５に囲まれた領域内にも、ゲート材料が堆積してアシストゲート電極５８（図４１の４１Ａ）が形成される。
【0385】
次いで、マスク層５４等の上に堆積した、絶縁材料やゲート材料を表面研磨により除去し、マスク層５４の上面を露出させる。このようにして、ソースゲート電極形成用の孔ＥＲ１５内にソース側選択ゲート構造体１２を形成し、ドレインゲート電極形成用の孔ＥＲ１６内にドレイン側選択ゲート構造体１１を形成する。
【0386】
なお、ここでは、図３９の３９Ａで示したマスク層５５ａは、ソース側選択ゲート構造体形成用の孔ＥＲ１５及びドレイン側選択ゲート構造体形成用の孔ＥＲ１６を形成した後に除去したが、マスク層５５ａを除去せずに、ソース側選択ゲート構造体形成用の孔ＥＲ１５内及びドレイン側選択ゲート構造体形成用の孔ＥＲ１６内にそれぞれ絶縁材料及びゲート材料を堆積させるようにしてもよい。マスク層５５ａを除去しない場合には、ゲート構造体形成領域５４ｂには絶縁層５６ａ及びゲート材料堆積部５６ｂを形成せずに、その後、マスク層５５ａが除去される。
【0387】
次に、マスク層５４において、ソース側選択ゲート構造体１２が形成されたゲート構造体形成領域５４ａと、ドレイン側選択ゲート構造体１１が形成されたゲート構造体形成領域５４ｃと、アシストゲート絶縁層４５及びアシストゲート電極５８が形成されたアシストゲート電極形成領域５４ｄとを覆った新たなマスク層をマスク層５４上に形成する。図４０の４０Ａは、ゲート構造体形成領域５４ａ，５４ｃとアシストゲート電極形成領域５４ｄとを覆うように形成した新たなマスク層５５ｂについて、図３８の３８Ａに示したＭ－Ｍ´部分における断面構成を示した断面図である。
【0388】
マスク層５５ｂをマスクとして用い、当該マスク層５５ｂで覆われていない、メモリゲート構造体１０が形成されるゲート構造体形成領域５４ｂにおいて、絶縁層５６ａ、ゲート材料堆積部５６ｂ、絶縁層５１ａ、層間絶縁層５２、及びシリコン層５３を、垂直方向Ｚに絶縁層５１の表面までエッチングする。これにより、図４０の４０Ａに示すように、ゲート構造体形成領域５４ｂには、ゲート構造体形成領域５４ｂの外郭形状と同じ外郭形状を有したメモリゲート構造体形成用の孔ＥＲ１７が形成される。
【0389】
そして、図４０の４０Ｂに示すように、メモリゲート構造体形成用の孔ＥＲ１７の側面及び底面に沿って多層絶縁層１５を形成した後、低抵抗多結晶シリコンかタングステン等の金属のゲート材料を多層絶縁層１５に堆積させることにより、多層絶縁層１５で囲まれた領域内にメモリゲート電極ＭＧを形成する。その後、マスク層５５ｂや、マスク層５４等の上に堆積した絶縁材料及びゲート材料を表面研磨により除去し、メモリゲート構造体形成用の孔ＥＲ１７内にメモリゲート構造体１０を形成する。
【0390】
このように、柱状のメモリゲート構造体１０、ドレイン側選択ゲート構造体１１、及びソース側選択ゲート構造体１２は、それぞれ基板２０の上に絶縁層である絶縁層５１を介して立設される。後述するように、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１、及びソース側選択ゲート構造体１２に沿って、メモリセルＣｅが所定間隔を設けて各階層に形成され、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１、及びソース側選択ゲート構造体１２は、垂直方向Ｚに並ぶ複数のメモリセルＣｅで共有される。なお、メモリゲート構造体１０、ドレイン側選択ゲート構造体１１、及びソース側選択ゲート構造体１２の縦断面構成については、第２実施形態と同様であるため、ここでは説明を省略する。
【0391】
【0392】
次いで、マスク層５４を表面研磨により除去し、図４１の４１Ａ及び４１Ｂに示すように、絶縁層５１ａを表面に露出させる。なお、図４１の４１Ａは、絶縁層５１ａを表面に露出させたときの平面視での構成を示す概略図であり、図４１の４１Ｂは、４１ＡのＭ－Ｍ´部分の断面構成を示す断面図である。この場合、ソース側選択ゲート構造体１２と、メモリゲート構造体１０と、ドレイン側選択ゲート構造体１１と、外周がアシストゲート絶縁層４５に囲まれたアシストゲート電極５８とが、それぞれ絶縁層５１ａの表面に露出した状態となる。
【0393】
次いで、図示しない、パターニングされた新たなマスク層を絶縁層５１ａの表面に形成し、当該マスク層を用いて、各アシストゲート電極５８の所定領域をそれぞれ垂直方向Ｚに絶縁層５１の表面までエッチングし、アシストゲート電極５８を垂直方向Ｚに貫通した２つの孔を形成して、当該アシストゲート電極５８を３つに分割した後、当該マスク層を除去する。図４２の４２Ａは、各アシストゲート電極５８にそれぞれ形成した２つの孔ＥＲ１８ａ，１８ｂにおける平面視での構成を示す概略図であり、図４２の４２Ｂは、図４２の４２ＡのＮ－Ｎ´部分の断面構成を示す断面図である。
【0394】
図４２の４２Ａ及び４２Ｂに示すように、２つの孔ＥＲ１８ａ，１８ｂをアシストゲート電極５８の長手方向に等間隔で形成することにより、各アシストゲート電極５８をそれぞれ３つに分割し、例えば、ソース側アシストゲート電極ＳＡＧ２１、メモリ側アシストゲート電極ＭＡＧ２１、及びドレイン側アシストゲート電極ＤＡＧ２１を形成する。本実施形態では、アシストゲート電極５８の外周に形成されているアシストゲート絶縁層４５をエッチングすることなく、当該アシストゲート電極５８だけをエッチングして２つの孔ＥＲ１８ａ，１８ｂをアシストゲート電極５８に形成するようにした場合について説明したが、これに限らず、アシストゲート電極５８をエッチングして孔ＥＲ１８ａ，１８ｂを形成する際に、当該孔ＥＲ１８ａ，１８ｂに対向する領域のアシストゲート絶縁層４５も、当該アシストゲート電極５８とともにエッチングしてもよい。
【0395】
なお、本実施形態では、列方向Ｘに沿って、ソース側アシストゲート電極ＳＡＧ２１がソース側選択ゲート構造体１２に対向するように形成され、メモリ側アシストゲート電極ＭＡＧ２１がメモリゲート構造体１０に対向するように形成され、ドレイン側アシストゲート電極ＤＡＧ２１がドレイン側選択ゲート構造体１１に対向するように形成される。また、ソース側アシストゲート電極ＳＡＧ２１とメモリ側アシストゲート電極ＭＡＧ２１との間の孔ＥＲ１８ａの内部と、メモリ側アシストゲート電極ＭＡＧ２１とドレイン側アシストゲート電極ＤＡＧ２１との間の孔ＥＲ１８ｂの内部とには、それぞれ絶縁層５１の表面が露出している。
【0396】
そして、図４２の４２Ｃに示すように、アシストゲート絶縁層４５、絶縁層５１ａ、ドレイン側アシストゲート電極ＤＡＧ２１と、メモリ側アシストゲート電極ＭＡＧ２１及びソース側アシストゲート電極ＳＡＧ２１を覆うようにしてシリコン酸化膜等の絶縁材料を基板表面に堆積して絶縁層（マスク層）６２を形成することにより、各孔ＥＲ１８ａ，１８ｂ内にそれぞれアシストゲート絶縁層４９ａ，４９ｂを形成する。これにより、例えば、ソース側アシストゲート電極ＳＡＧ２１とメモリ側アシストゲート電極ＭＡＧ２１とを、アシストゲート絶縁層４９ａにより電気的に分離した状態とし、メモリ側アシストゲート電極ＭＡＧ２１とドレイン側アシストゲート電極ＤＡＧ２１とを、アシストゲート絶縁層４９ｂによって電気的に分離した状態にする。
【0397】
なお、図４２の４２Ｃに示すように、ソース側アシストゲート電極ＳＡＧ２１と、メモリ側アシストゲート電極ＭＡＧ２１と、ドレイン側アシストゲート電極ＤＡＧ２１とは、それぞれ基板２０の表面に対して垂直方向Ｚに沿って柱状に延設される。これにより、ソース側アシストゲート電極ＳＡＧ２１と、メモリ側アシストゲート電極ＭＡＧ２１と、ドレイン側アシストゲート電極ＤＡＧ２１とは、垂直方向Ｚに沿って配置される各階層のメモリセルＣｅ２１１，２１２，…，２１ｋにより共有される。
【0398】
次いで、図４３の４３Ａに示すように、例えば、列方向Ｘに沿って配置されたメモリセルＣｅ１１，Ｃｅ２１，Ｃｅ３１と、同じく列方向Ｘに沿って配置されたメモリセルＣｅ１２，Ｃｅ２２，Ｃｅ３２との間に、列方向Ｘに沿って延びる孔ＥＲ１９を形成するようにパターニングされた新たなマスク層を、マスク層６２上に形成してエッチングし、新たなマスク層を除去する。これにより、列方向Ｘに沿って配置されたメモリセルＣｅ１１，Ｃｅ２１，Ｃｅ３１と、同じく列方向Ｘに沿って配置されたメモリセルＣｅ１２，Ｃｅ２２，Ｃｅ３２との間に、列方向Ｘに沿って延びる孔ＥＲ１９が形成される。なお、図４３の４３Ａには、最上層に形成されているマスク層６２の図示は省略し、当該マスク層６２の下層における平面視の構成を示している。このようにして形成された孔ＥＲ１９の底面には、絶縁層５１の表面が露出している。ここで、図４３の４３Ｂは、図４３の４３Ａに示したＯ－Ｏ´部分の断面構成を示す断面図であり、最上層にあるマスク層６２についても図示している。
【0399】
図４３の４３Ａでは、列方向Ｘに沿って配置されたメモリセルＣｅ１１，Ｃｅ２１，Ｃｅ３１と、これらと右側に隣接して列方向Ｘに沿って配置されたメモリセルＣｅ１２，Ｃｅ２２，Ｃｅ３２との間に形成された、列方向Ｘに沿って延びる孔ＥＲ１９だけを図示しているが、同様にして、メモリセルＣｅ１１，Ｃｅ２１，Ｃｅ３１の左側や、メモリセルＣｅ１２，Ｃｅ２２，Ｃｅ３２の右側にも、列方向Ｘに沿って延びる孔ＥＲ１９が形成される。
【0400】
ここで、孔ＥＲ１９は、図４３の４３Ｂに示すように、マスク層６２の表面から絶縁層５１の表面まで、絶縁層５１ａ、層間絶縁層５２、及び層間絶縁層５２間のシリコン層５３（図４２の４２Ｃ参照）がエッチングされることにより形成されている。なお、上述のシリコン層５３は、孔ＥＲ１９内において除去され、一方、メモリゲート構造体１０及びドレイン側選択ゲート構造体１１間や、メモリゲート構造体１０及びソース側選択ゲート構造体１２間の領域に、半導体層１７として残存する。この場合、孔ＥＲ１９内では、層間絶縁層５２間のシリコン層５３を除去する際、ドレイン側選択ゲート構造体１１のドレイン側選択ゲート絶縁層１４ａに達するまで、シリコン層５３がサイドエッチングされており、中空部ＥＲ２０が形成されている。このため、中空部ＥＲ２０では、ドレイン側選択ゲート構造体１１のドレイン側選択ゲート絶縁層１４ａの側面、又は、ソース側選択ゲート構造体１２のソース側選択ゲート絶縁層１４ｂの側面が露出した状態となっている。
【0401】
そして、図４４の４４Ａに示すように、孔ＥＲ１９内にｎ型シリコンからなる半導体材料を堆積し、その後、マスク層６２をマスクとしてマスク層６２の開口部６２ａから、中空部ＥＲ２０に半導体材料が残留するようにエッチングする。これにより、マスク層６２の開口部６２ａから垂直方向Ｚに沿って、中空部ＥＲ２０にそれぞれ半導体層６３が形成された孔ＥＲ２１を形成する。
【0402】
次に、図４４の４４Ｂに示すように、層間絶縁層５２間に形成された半導体層６３が一部残存するように、各孔ＥＲ２１の側面からそれぞれ半導体層６３をサイドエッチングし、半導体層６３から、層間絶縁層５２間にソース拡散層６又はドレイン拡散層７をそれぞれ形成する。ソース拡散層６及びドレイン拡散層７は、層間絶縁層５２によって階層間で電気的に分離した状態となっている。
【0403】
その後、各孔ＥＲ２１内にそれぞれ金属材料を充填させた後、図４５に示すように、層間絶縁層５２間においてソース拡散層６又はドレイン拡散層７が形成された領域に、それぞれ当該金属材料が残存するようにエッチングすることにより、孔ＥＲ２２を形成する。これにより、層間絶縁層５２間に残留させた金属材料によってソース線ＳＬ又はビット線ＢＬがそれぞれ形成される。ソース線ＳＬ及びビット線ＢＬは、層間絶縁層５２によって階層間で電気的に分離した状態となっている。
【0404】
図４６は、最上層に形成されているマスク層６２の図示は省略し、当該マスク層６２の下層における平面視の構成を示す概略図である。図４５で示した、行方向Ｙに隣接したビット線ＢＬ間の孔ＥＲ２２や、同じく行方向Ｙに隣接したソース線ＳＬ間の孔ＥＲ２２（図４５では図示せず）には、図４６に示すように、絶縁材料が充填されて絶縁層６５ａが形成される。これにより、行方向Ｙに隣接したビット線ＢＬ同士が絶縁層６５ａによって電気的に分離した状態になり、同様に、行方向Ｙに隣接したソース線ＳＬ同士も絶縁層６５ａによって電気的に分離した状態になる。
【0405】
なお、図４６に示す領域Ｅ１００は、１つのメモリセルＣｅ２１が形成されている領域を示している。メモリセルＣｅ２１は、ソース側選択ゲート構造体１２、メモリゲート構造体１０、及びドレイン側選択ゲート構造体１１が行方向Ｙに順に並んだ構成となる。また、ソース側選択ゲート構造体１２の列方向Ｘの両側にはソース側アシストゲート電極ＳＡＧが配置され、メモリゲート構造体１０の列方向Ｘの両側にはメモリ側アシストゲート電極ＭＡＧが配置され、ドレイン側選択ゲート構造体１１の列方向Ｘの両側にはドレイン側アシストゲート電極ＤＡＧが配置された構成となる。
【0406】
ソース側選択ゲート構造体１２、メモリゲート構造体１０、及びドレイン側選択ゲート構造体１１の周囲には、これらを囲むように半導体材料からなる半導体層１７が設けられている。そして、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びドレイン側アシストゲート電極ＤＡＧと半導体層１７との間には、壁状のアシストゲート絶縁層４５が設けられている。これにより、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びドレイン側アシストゲート電極ＤＡＧと、半導体層１７とは電気的に分離された状態となる。
【0407】
次いで、フォトリソグラフィ技術、ＣＶＤ等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、図４７に示すように、マスク層６２の表面に形成された絶縁層６５ａの表面に、ソース側選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、及びドレイン側選択ゲート電極ＤＧと電気的に接続したコンタクト１８を形成する。次いで、表面に絶縁層６５ｂを形成し、当該絶縁層６５ｂ内に、コンタクト１８と電気的に接続したソース側選択ゲート線ＳＧＬ１，２、ワード線ＷＬ１，２、及びドレイン側選択ゲート線ＢＧＬ１，２を形成し、さらに、絶縁層６５ａの表面に、ソース側アシストゲート線ＳＡＧＬ１，２、メモリ側アシストゲート線ＭＡＧＬ１，２、及びドレイン側アシストゲート線ＤＡＧＬ１，２を形成する。なお、ソース側アシストゲート線ＳＡＧＬ１，２、メモリ側アシストゲート線ＭＡＧＬ１，２、及びドレイン側アシストゲート線ＤＡＧＬ１，２は、図示しないコンタクトを介して、それぞれ対応するソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、又はドレイン側アシストゲート電極ＤＡＧに接続される。このようにして、第３実施形態に係るメモリアレイＣＡｄを製造することができる。
【0408】
なお、図２８に示した第２実施形態に係るメモリセルＣｄが階層的に行列状に配置されたメモリアレイについては、上述した第３実施形態に係るメモリアレイＣＡｄの製造方法に従って同様に製造することができる。
【0409】
すなわち、上述した第２実施形態に係るメモリアレイの製造方法では、図３７から図４７で説明した工程に従って製造する際に、図４２の４２Ａ、４２Ｂ、及び４２Ｃにおいて説明した、「アシストゲート電極５８を三分割する工程」を省略すればよく、当該アシストゲート電極５８をそのまま第２実施形態のアシストゲート電極ＡＧとして形成することができる。なお、第２実施形態に係るメモリアレイのその他の構成については、第３実施形態の製造工程に従って、同様に製造することができる。
【0410】
（３－８）作用及び効果
以上の構成において、第３実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｅについて３次元構造を実現し、当該メモリセルＣｅを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｅの集積化及び小型化を図ることができる。
以上の構成において、第３実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｅについて３次元構造を実現し、当該メモリセルＣｅを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｅの集積化及び小型化を図ることができる。
【0411】
これに加えて、第３実施形態に係るメモリセルＣｅは、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びドレイン側アシストゲート電極ＤＡＧが設けられていることから、ソース拡散層６、ドレイン拡散層７、ソース側選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、及び、ドレイン側選択ゲート電極ＤＧの電位だけでなく、これらソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、ドレイン側アシストゲート電極ＤＡＧの電位を個別に調整することによっても半導体層１７の電位を定めることができる。
【0412】
すなわち、第３実施形態では、ソース側アシストゲート電極ＳＡＧによりソース側選択ゲート構造体１２周辺の半導体層１７の電位を制御でき、メモリ側アシストゲート電極ＭＡＧによりメモリゲート構造体１０周辺の半導体層１７の電位を制御でき、ドレイン側アシストゲート電極ＤＡＧによりドレイン側選択ゲート構造体１１周辺の半導体層１７の電位を制御できる。
【0413】
データの書き込み動作時は、ソース側アシストゲート電極ＳＡＧによって、半導体層１７の電位を上昇させることで、書き込み選択ページにおいてソース側ゲート電圧ＶＳＧＳ１と半導体層１７との電位差を小さくでき、ソース側選択トランジスタＳＴ１，ＳＴ３を確実にオフ状態にし得、リーク電流を抑制することができる。また、書き込み非選択ページでも、ソース側アシストゲート電極ＳＡＧ及びドレイン側アシストゲート電極ＤＡＧにより半導体層１７の電位を調整し、ドレイン側選択トランジスタＤＴ２，ＤＴ４及びソース側選択トランジスタＳＴ２，ＳＴ４を確実にオフ状態にし得、リーク電流を抑制することができる。
【0414】
データの消去動作時は、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、ソース側アシストゲート電極ＳＡＧの電圧を調整することで、消去選択ページにおいて、メモリゲート電圧ＶＣＧ１と半導体層１７の電位との差を大きくし、データの消去をより効果的に実行することができ、また、消去非選択ページにおいて、メモリゲート電圧ＶＣＧ２との電位差を小さくし、データの消去をより効果的に抑制することができる。
【0415】
そして、データの読み出し動作時は、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、ソース側アシストゲート電極ＳＡＧの電圧を調整することで半導体層１７の電位と、読み出し選択ドレイン側ゲート電圧ＶＳＧＤ１との電位差や、半導体層１７の電位と、読み出し選択ソース側ゲート電圧ＶＳＧＳ１との電位差を調整し、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びソース側アシストゲート電極ＳＡＧ近傍でのソース線ＳＬ１からビット線ＢＬ１へのリーク電流を抑制することができる。
【0416】
（４）第４実施形態
（４－１）第４実施形態に係るメモリセルの構成
図４８は、第４実施形態に係るメモリセルＣｆの平面視での構成を示す概略図であり、このメモリセルＣｆには、第３実施形態と同様に、ドレイン側選択トランジスタＤＴにドレイン側アシストゲート電極ＤＡＧが設けられ、メモリトランジスタＭＴにメモリ側アシストゲート電極ＭＡＧが設けられ、ソース側選択トランジスタＳＴにソース側アシストゲート電極ＳＡＧが設けられている。
（４－１）第４実施形態に係るメモリセルの構成
図４８は、第４実施形態に係るメモリセルＣｆの平面視での構成を示す概略図であり、このメモリセルＣｆには、第３実施形態と同様に、ドレイン側選択トランジスタＤＴにドレイン側アシストゲート電極ＤＡＧが設けられ、メモリトランジスタＭＴにメモリ側アシストゲート電極ＭＡＧが設けられ、ソース側選択トランジスタＳＴにソース側アシストゲート電極ＳＡＧが設けられている。
【0417】
メモリセルＣｆは、上述した第３実施形態とはメモリゲート構造体１０ｃ、ドレイン側選択ゲート構造体１１ｃ及びソース側選択ゲート構造体１２ｃの構成が相違している。具体的には、メモリゲート構造体１０ｃは、第３実施形態とは異なり、多層絶縁層がメモリゲート電極ＭＧの側面に周方向に沿って一周に亘り設けられておらず、断面四角形状でなる柱状のメモリゲート電極ＭＧの側面の一辺にだけ接するようにメモリ側多層絶縁層１４１が設けられた構成を有する。また、ドレイン側選択ゲート構造体１１ｃは、ドレイン側選択ゲート絶縁層としてドレイン側選択ゲート多層絶縁層１４２が設けられており、断面四角形状でなる柱状のドレイン側選択ゲート電極ＤＧの側面の一辺にだけ接するようにドレイン側選択ゲート多層絶縁層１４２が設けられた構成を有する。さらに、ソース側選択ゲート構造体１２ｃは、ソース側選択ゲート絶縁層としてソース側選択ゲート多層絶縁層１４３が設けられており、断面四角形状でなる柱状のソース側選択ゲート電極ＳＧの側面の一辺にだけ接するようにソース側選択ゲート多層絶縁層１４３が設けられた構成を有する。第４実施形態では、これらドレイン側選択ゲート多層絶縁層１４２、メモリ側多層絶縁層１４１及びソース側選択ゲート多層絶縁層１４３が直線的に連設して行方向Ｙに延びる多層絶縁層１５１ａを構成している。
【0418】
メモリセルＣｆは、メモリゲート構造体１０ｃ、ドレイン側選択ゲート構造体１１ｃ及びソース側選択ゲート構造体１２ｃが、基板（図示せず）の表面の面方向において列方向Ｘに沿って並走するソース拡散層６とドレイン拡散層７との間の領域に設けられている。図４８では、平面視で一方向が列方向Ｘを示し、一方向と直交した他方向が行方向Ｙを示しており、例えば、列方向Ｘに沿って並走するソース拡散層６とドレイン拡散層７との間の領域に、ソース拡散層６とドレイン拡散層７との側面に接するように行方向Ｙに延びた半導体層１７が設けられている。半導体層１７には、ソース拡散層６とドレイン拡散層７との間で行方向Ｙに延びる一方の側面に、上述したドレイン側選択ゲート多層絶縁層１４２、メモリ側多層絶縁層１４１及びソース側選択ゲート多層絶縁層１４３が直線的に連設した多層絶縁層１５１ａが設けられている。
【0419】
多層絶縁層１５１ａは、平面視において、ドレイン側選択ゲート電極ＤＧとメモリゲート電極ＭＧとソース側選択ゲート電極ＳＧとの各一辺の側面に接するように設けられた直線状の第１メモリゲート絶縁層１５ａと、第１メモリゲート絶縁層１５ａの側面に沿って設けられた直線状の電荷蓄積層１５ｂと、電荷蓄積層１５ｂの側面に沿って設けられた直線状の第２メモリゲート絶縁層１５ｃとで構成されている。なお、上述した実施形態と同様に、第１メモリゲート絶縁層１５ａ及び第２メモリゲート絶縁層１５ｃは、酸化シリコン（SiO2）等により形成され、電荷蓄積層１５ｂは、窒化シリコン（Si3N4）や、酸窒化シリコン（SiON）、アルミナ（Al2O3）、酸化ハフニウム（HfO2）等で形成されている。
【0420】
また、半導体層１７には、ソース拡散層６とドレイン拡散層７との間で行方向Ｙに延びる他方の側面に沿って他方の直線状の多層絶縁層１５１ｂが形成され、当該多層絶縁層１５１ｂを介してドレイン側アシストゲート電極ＤＡＧとメモリ側アシストゲート電極ＭＡＧとソース側アシストゲート電極ＳＡＧとが配置されている。多層絶縁層１５１ｂは、ソース拡散層６とドレイン拡散層７との間に、一方の多層絶縁層１５１ａと並走するように形成され、行方向Ｙに延びる側面に、ドレイン側アシストゲート電極ＤＡＧとメモリ側アシストゲート電極ＭＡＧとソース側アシストゲート電極ＳＡＧとの各一辺の側面が接するように設けられている。
【0421】
他方の多層絶縁層１５１ｂは、平面視において断面四角形状でなる柱状のドレイン側アシストゲート電極ＤＡＧとメモリ側アシストゲート電極ＭＡＧとソース側アシストゲート電極ＳＡＧとの各一辺の側面に接するように設けられた直線状の第１メモリゲート絶縁層１５ａと、第１メモリゲート絶縁層１５ａの側面に沿って設けられた直線状の電荷蓄積層１５ｂと、電荷蓄積層１５ｂの側面に沿って設けられた直線状の第２メモリゲート絶縁層１５ｃとで構成されている。なお、上述した実施形態と同様に、第１メモリゲート絶縁層１５ａ及び第２メモリゲート絶縁層１５ｃは、酸化シリコン（SiO2）等により形成され、電荷蓄積層１５ｂは、窒化シリコン（Si3N4）や、酸窒化シリコン（SiON）、アルミナ（Al2O3）、酸化ハフニウム（HfO2）等で形成されている。
【0422】
なお、他方の多層絶縁層１５１ｂは、半導体層１７及びドレイン側アシストゲート電極ＤＡＧと、半導体層１７及びメモリ側アシストゲート電極ＭＡＧと、半導体層１７及びソース側アシストゲート電極ＳＡＧと、をそれぞれ絶縁するためのものである。本実施形態では、一方の多層絶縁層１５１ａと同時に製造して製造工程を簡略化するために、データを書き込むための多層絶縁層１５１ａと同じ３層構造の多層絶縁層１５１ｂを適用しているが、本発明はこれに限らず、多層絶縁層１５１ａとは別工程で１層構造でなる直線状の絶縁層を形成し、当該多層絶縁層１５１ｂに替えて単なる絶縁層を設けるようにしてもよい。
【0423】
ソース拡散層６及びソース側選択ゲート電極ＳＧの間と、ソース側選択ゲート電極ＳＧ及びメモリゲート電極ＭＧの間と、メモリゲート電極ＭＧ及びドレイン側選択ゲート電極ＤＧの間と、ドレイン側選択ゲート電極ＤＧ及びドレイン拡散層７の間とには、それぞれ絶縁層７１が形成されており、絶縁層７１によって互いに絶縁されている。
【0424】
また、ソース拡散層６及びソース側アシストゲート電極ＳＡＧの間と、ソース側アシストゲート電極ＳＡＧ及びメモリ側アシストゲート電極ＭＡＧの間と、メモリ側アシストゲート電極ＭＡＧ及びドレイン側アシストゲート電極ＤＡＧの間と、ドレイン側アシストゲート電極ＤＡＧ及びドレイン拡散層７の間とにも、それぞれ絶縁層７２が形成されており、絶縁層７２によって互いに絶縁されている。
【0425】
本実施形態に係る半導体層１７では、メモリゲート電極ＭＧに接する多層絶縁層１５１ａのメモリ側多層絶縁層１４１と対向した領域がメモリ周辺領域であり、ドレイン側選択ゲート電極ＤＧに接する多層絶縁層１５１ａのドレイン側選択ゲート多層絶縁層１４２と対向した領域がドレイン側周辺領域であり、ソース側選択ゲート電極ＳＧに接する多層絶縁層１５１ａのソース側選択ゲート多層絶縁層１４３と対向した領域がソース側周辺領域である。
【0426】
なお、メモリセルＣｆは、ソース拡散層６とドレイン拡散層７との間に設けられた、行方向Ｙに沿って並走した対の絶縁層７０によって、列方向Ｘに隣接する他のメモリセル（図示せず）と絶縁されている。この場合、図４８中下側にある一方の絶縁層７０は、行方向Ｙに延びる直線状の側面に、ドレイン側選択ゲート電極ＤＧとメモリゲート電極ＭＧとソース側選択ゲート電極ＳＧと絶縁層７１との各一辺の側面が接するように設けられている。また、図４８中上側にある他方の絶縁層７０は、行方向Ｙに延びる直線状の側面が、ドレイン側アシストゲート電極ＤＡＧとメモリ側アシストゲート電極ＭＡＧとソース側アシストゲート電極ＳＡＧと絶縁層７２との各一辺の側面が接するように設けられている。
【0427】
なお、上述した第４実施形態においては、上述した第３実施形態と同様に、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧを別体に設けた場合について説明したが、本発明はこれに限らず、例えば、上述した第２実施形態と同様に、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧを直線的に連設して１つのアシストゲート電極としてもよい。
【0428】
（４－２）第４実施形態に係るメモリアレイの構成
次に、上述したメモリセルＣｆが行列状に配置されている、平面視でのメモリアレイの断面構成について説明する。図４９は、第４実施形態に係るメモリアレイＣＡｆの平面視での断面構成を示す断面図である。図４９では、平面視で一方向が列方向Ｘを示し、一方向と直交した他方向が行方向Ｙを示しており、例えば、第１階層においてメモリセルＣｆが２行２列に配置されている領域の構成を示している。また、図４９では、図面左側に配置される第１行第１列及び第２行第１列の各メモリセルＣｆをそれぞれメモリセルＣｆ１１，Ｃｆ２１と示し、図面右側に配置される第１行第２列及び第２行第２列の各メモリセルＣｆをそれぞれメモリセルＣｆ１２，Ｃｆ２２と示す。なお、これらメモリセルＣｆ１１，Ｃｆ２１，Ｃｆ１２，Ｃｆ２２を特に区別する必要がない場合には、単にメモリセルＣｆと称する。
次に、上述したメモリセルＣｆが行列状に配置されている、平面視でのメモリアレイの断面構成について説明する。図４９は、第４実施形態に係るメモリアレイＣＡｆの平面視での断面構成を示す断面図である。図４９では、平面視で一方向が列方向Ｘを示し、一方向と直交した他方向が行方向Ｙを示しており、例えば、第１階層においてメモリセルＣｆが２行２列に配置されている領域の構成を示している。また、図４９では、図面左側に配置される第１行第１列及び第２行第１列の各メモリセルＣｆをそれぞれメモリセルＣｆ１１，Ｃｆ２１と示し、図面右側に配置される第１行第２列及び第２行第２列の各メモリセルＣｆをそれぞれメモリセルＣｆ１２，Ｃｆ２２と示す。なお、これらメモリセルＣｆ１１，Ｃｆ２１，Ｃｆ１２，Ｃｆ２２を特に区別する必要がない場合には、単にメモリセルＣｆと称する。
【0429】
第１列目のメモリセルＣｆ１１，Ｃｆ２１が配置された構成と、第２列目のメモリセルＣｆ１２，Ｃｆ２２が配置された構成とは左右対称に形成されている以外は構成が同じである。列方向Ｘに沿って並走するソース拡散層６及びドレイン拡散層７間の領域に、同じく列方向Ｘに沿ってメモリセルＣｆ１１，Ｃｆ２１が配置され、各メモリセルＣｆ１１，Ｃｆ２１の半導体層１７の側面がそれぞれソース拡散層６及びドレイン拡散層７の側面に接している。これにより、これら同じ列のメモリセルＣｆ１１，Ｃｆ２１は、ソース線ＳＬ１、ビット線ＢＬ１、ソース拡散層６及びドレイン拡散層７を共有している。なお、各メモリセルＣｆ１１，Ｃｆ２１の間には絶縁層７０が設けられ、絶縁層７０によって各メモリセルＣｆ１１，Ｃｆ２１が絶縁されている。
【0430】
行方向Ｙに延設されたドレイン側選択ゲート線ＢＧＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣｆ１１，Ｃｆ１２の各ドレイン側選択ゲート電極ＤＧに接続され、行方向Ｙに延設されたソース側選択ゲート線ＳＧＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣｆ１１，Ｃｆ１２のソース側選択ゲート電極ＳＧに接続され、行方向Ｙに延設されたワード線ＷＬ１は、同じ行に配置された第１列目及び第２列目のメモリセルＣｆ１１，Ｃｆ１２のメモリゲート電極ＭＧに接続される。なお、ドレイン側選択ゲート線ＢＧＬ０，２、ソース側選択ゲート線ＳＧＬ０，２及びワード線ＷＬ０，２も、ドレイン側選択ゲート線ＢＧＬ１、ソース側選択ゲート線ＳＧＬ１及びワード線ＷＬ１と同様の構成を有する。
【0431】
また、列方向Ｘに延設されたドレイン側アシストゲート線ＤＡＧＬ１は、同じ列に配置された第１行目及び第２行目のメモリセルＣｆ１１，Ｃｆ２１の各ドレイン側アシストゲート電極ＤＡＧに接続され、列方向Ｘに延設されたソース側アシストゲート線ＳＡＧＬ１は、同じ列に配置された第１行目及び第２行目のメモリセルＣｆ１１，Ｃｆ２１のソース側アシストゲート電極ＳＡＧに接続され、列方向Ｘに延設されたメモリ側アシストゲート線ＭＡＧＬ１は、同じ列に配置された第１行目及び第２行目のメモリセルＣｆ１１，Ｃｆ２１のメモリ側アシストゲート電極ＭＡＧに接続される。なお、ドレイン側アシストゲート線ＤＡＧＬ２、ソース側アシストゲート線ＳＡＧＬ２及びメモリ側アシストゲート線ＭＡＧＬ２も、上述したドレイン側アシストゲート線ＤＡＧＬ１、ソース側アシストゲート線ＳＡＧＬ１及びメモリ側アシストゲート線ＭＡＧＬ１と同様の構成を有する。
【0432】
なお、１列目のメモリセルＣｆ１１，Ｃｆ２１に接続されるビット線ＢＬ１と、２列目のメモリセルＣｆ１２，Ｃｆ２２に接続されるソース線ＳＬ２とは、絶縁層７５を介在させて隣接するように並走しており、当該絶縁層７５によって絶縁されている。
【0433】
図５０は、図４９のＲ－Ｒ´部分での断面構成を示す断面図である。なお、図５０では、図４９に示したメモリアレイＣＡｆの平面視における断面構成の上層に設けられている絶縁層８１と、当該絶縁層８１上に配置されるドレイン側選択ゲート線ＢＧＬ１，２及びドレイン側アシストゲート線ＤＡＧＬ１の配置構成についても示している。メモリアレイＣＡｆでは、図５０に示すように、基板２０の上に絶縁層２４を介して、柱状のドレイン側選択ゲート電極ＤＧ及びドレイン側アシストゲート電極ＤＡＧが基板２０の上に絶縁層２４を介して立設されている。なお、メモリゲート電極ＭＧ、ソース側選択ゲート電極ＳＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧについても同様に、基板２０の上に絶縁層２４を介して立設されている。
【0434】
ドレイン側選択ゲート電極ＤＧ及びドレイン側アシストゲート電極ＤＡＧの間には、半導体層１７及び多層絶縁層１５１ａ，１５１ｂが形成された層と、層間絶縁層７９とが垂直方向Ｚに沿って交互に配置されている。これにより、上層にある半導体層１７及び多層絶縁層１５１ａ，１５１ｂが形成された層と、下層にある半導体層１７及び多層絶縁層１５１ａ，１５１ｂが形成された層とは、層間絶縁層７９により絶縁される。
【0435】
メモリアレイＣＡｆは、垂直方向Ｚに沿って形成された半導体層１７の位置（層）ごとにメモリセルＣｆがそれぞれ形成され、垂直方向Ｚに沿って並ぶ複数のメモリセルＣｆにおいて、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ、ソース側選択ゲート電極ＳＧ、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧを共有している。
【0436】
なお、第４実施形態に係るメモリセルＣｆにおけるデータの書き込み動作、データの消去動作及びデータの読み出し動作については、上述した第３実施形態と同様であるため、ここではその説明は省略する。
【0437】
（４－３）第４実施形態に係るメモリアレイの製造方法
次に、図５１～図５７を用いてメモリアレイＣＡｆの製造方法について説明する。この場合、図５１に示すように、例えば、シリコンでなる基板２０の上に、絶縁層２４を積層し、当該絶縁層２４と種類が異なる層間絶縁層７９と、例えば、多結晶シリコンでなるシリコン層８０とを、当該絶縁層２４上に交互に積層させる。また、層間絶縁層７９のうち最上層に位置する層間絶縁層７９の上には、絶縁層２４及び層間絶縁層７９と種類が異なる他の絶縁層８１を積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層８２を形成する。ここで、絶縁層２４及び絶縁層８１は、シリコン層８０と異なる材質であって、層間絶縁層７９及びシリコン層８０のエッチング時にエッチングされ難い層とする。
次に、図５１～図５７を用いてメモリアレイＣＡｆの製造方法について説明する。この場合、図５１に示すように、例えば、シリコンでなる基板２０の上に、絶縁層２４を積層し、当該絶縁層２４と種類が異なる層間絶縁層７９と、例えば、多結晶シリコンでなるシリコン層８０とを、当該絶縁層２４上に交互に積層させる。また、層間絶縁層７９のうち最上層に位置する層間絶縁層７９の上には、絶縁層２４及び層間絶縁層７９と種類が異なる他の絶縁層８１を積層し、さらにその上に、例えば、Al2O3、カーボン、SiC等でなるマスク用のマスク層８２を形成する。ここで、絶縁層２４及び絶縁層８１は、シリコン層８０と異なる材質であって、層間絶縁層７９及びシリコン層８０のエッチング時にエッチングされ難い層とする。
【0438】
続いて、図５２の５２Ａと、５２ＡのＳ－Ｓ´部分での断面構成を示す５２Ｂとのように、所定のマスク層（図示せず）を用いて、例えば、ドライエッチング手法によってマスク層８２を選択的にエッチングして所定パターンのマスク層８２ａ，８２ｂを形成し、当該マスク層８２ａ，８２ｂをマスクとして下層の層間絶縁層７９及びシリコン層８０をエッチングする。
【0439】
ここで、図５２の５２Ａは、所定パターンのマスク層８２ａ，８２ｂを用いて下層の層間絶縁層７９及びシリコン層８０をエッチングした後の平面視の構成を示す概略図である。マスク層８２ａの形成位置は、多層絶縁層１５１ａ，１５１ｂ及び半導体層１７が形成される形成予定領域である。マスク層８２ｂの形成位置は、ソース線ＳＬ及びソース拡散層６が形成される形成予定位置と、ビット線ＢＬ及びドレイン拡散層７が形成される形成予定位置とである。
【0440】
これにより、行方向Ｙに隣接するマスク層８２ｂ間では、層間絶縁層７９及びシリコン層８０が絶縁層２４の表面が露出するまでエッチングされて孔ＥＲ３２が形成される。また、列方向Ｘに隣接するマスク層８２ａ間では、層間絶縁層７９及びシリコン層８０が絶縁層２４の表面が露出するまでエッチングされて孔ＥＲ３１が形成される。
【0441】
次いで、絶縁層２４が露出している孔ＥＲ３１，ＥＲ３２の空間に絶縁材料を堆積させて絶縁層を形成した後に表面研磨し、表面のマスク層８２ａ，８２ｂ等上に所定パターンのマスク層（図示せず）を形成する。そして、図５３の５３Ａ及び５３Ｂに示すように、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ、ソース側選択ゲート電極ＳＧ、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧが形成される形成予定位置の当該絶縁層８４を、それぞれ下層の絶縁層２４の表面が露出するまでエッチングして孔ＥＲ３２ａ，ＥＲ３２ｂを形成する。
【0442】
ここで、図５３の５３Ａは、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ、ソース側選択ゲート電極ＳＧ、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧが形成される形成予定位置に孔ＥＲ３２ａ，ＥＲ３２ｂを形成した後の平面視の構成を示す概略図であり、５３Ｂは、５３ＡのＳ－Ｓ´部分での断面構成を示す。なお、図５３の５３Ａでは、孔ＥＲ３２ａ，ＥＲ３２ｂが形成される領域の絶縁層を絶縁層８４とし、また、列方向Ｘに沿って並走するマスク層８２ｂ間に形成される、列方向Ｘに延びる絶縁層を絶縁層８４ａとする。
【0443】
孔ＥＲ３２ａは、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧが形成される形成予定位置に形成され、当該孔ＥＲ３２ａに対してマスク層８２ａを挟んで相対的に形成される孔ＥＲ３２ｂは、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧが形成される形成予定位置に形成される。
【0444】
次いで、孔ＥＲ３２ａ，３２ｂ内に、低抵抗多結晶シリコン又はタングステン等の金属のゲート材料を堆積させた後、表面に堆積した余分なゲート材料及びマスク層８２ａ，８２ｂを表面研磨により除去する。これにより、図５４の５４Ａ及び５４Ｂに示すように、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ及びソース側アシストゲート電極ＳＡＧが孔ＥＲ３２ａに形成され、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧが孔ＥＲ３２ｂに形成される。
【0445】
図５４の５４Ａは、孔ＥＲ３２ａ，３２ｂ内に、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、ソース側アシストゲート電極ＳＡＧ、ドレイン側選択ゲート電極ＤＧ、メモリゲート電極ＭＧ及びソース側選択ゲート電極ＳＧを形成した後の平面視の構成を示す概略図であり、５４Ｂは、５４ＡのＳ－Ｓ´部分での断面構成を示す。
【0446】
次いで、パターニングされた新たなマスク層を表面に形成し、当該マスク層を用いて、列方向Ｘに延びる絶縁層８４ａを絶縁層２４の表面が露出するまで除去し、当該絶縁層８４ａの形成領域に孔（図示せず）を形成する。このようにして絶縁層８４ａの形成位置に形成された孔には、絶縁層８１ｂの下層において交互に積層された層間絶縁層７９とシリコン層８０との各端部が露出する。
【0447】
次いで、サイドエッチングによって、絶縁層８１ａ，８１ｂの下層において層間絶縁層７９間のシリコン層８０だけを当該孔から選択的に除去し、当該シリコン層８０が形成されていた層間絶縁層７９間に中空部を形成する。次いで、図５５の５５Ａに示すように、サイドエッチングによって形成した層間絶縁層７９間の中空部ＥＲ３４の内面に沿って層状の多層絶縁層１５１を当該孔から形成する。多層絶縁層１５１は、層状の第１メモリゲート絶縁層１５ａ、電荷蓄積層１５ｂ及び第２メモリゲート絶縁層１５ｃがそれぞれ中空部ＥＲ３４の内面に沿って順次積層されることにより形成される。
【0448】
なお、図４８に示した多層絶縁層１５１ａ，１５１ｂは、図５５の５５Ａに示す多層絶縁層１５１の一部を示すものであり、多層絶縁層１５１ａ，１５１ｂは、縦断面構成において連設されたものとなる。多層絶縁層１５１が形成された中空部ＥＲ３４には、多層絶縁層１５１で囲まれた中空部ＥＲ３５が形成される。
【0449】
次いで、図５５の５５Ｂに示すように、例えば、多結晶シリコン等の半導体材料を、当該孔（絶縁層８４ａの形成位置に形成された孔）から中空部ＥＲ３５内に堆積させて、多層絶縁層１５１で囲まれた中空部ＥＲ３５内を半導体材料によって埋めることにより、各階層の中空部ＥＲ３５内に半導体層１７をそれぞれ形成する。
【0450】
次いで、ソース拡散層６及びソース線ＳＬが形成される形成予定位置と、ドレイン拡散層７及びビット線ＢＬが形成される形成予定位置との間にある半導体層１７の領域を、パターニングしたマスク層を用いて垂直方向Ｚに除去することで、図５６の５６Ａ及び５６Ｂに示すように、絶縁層２４の表面が露出した、列方向Ｘに延びる孔ＥＲ３６を形成する。なお、図５６の５６Ａは、孔ＥＲ３６を形成した後における、図５５の５５Ｂに示すＴ－Ｔ´部分の高さ位置での平面視の構成を示す断面図であり、図５６の５６Ｂは、５６ＡのＵ－Ｕ´部分から見た断面構成を示す断面図である。その後、孔ＥＲ３６の形成に用いた、最上層のマスク層は除去される。なお、図４８及び図４９では、図５６の５６Ａ及び５６Ｂで示した、半導体層１７ａ１の列方向Ｘに延びる側面に沿って形成された多層絶縁層１５１ｃは図示を省略している。
【0451】
次いで、図５７の５７Ａに示すように、層間絶縁層７９間にある半導体層１７，１７ａ１のうち半導体層１７ａ１を孔ＥＲ３６からサイドエッチングにより除去し、層間絶縁層７９間にある半導体層１７を残存させつつ、当該半導体層１７ａ１が形成されていた領域に中空状の孔ＥＲ３７を形成する。そして、フォトリソグラフィ技術、ＣＶＤ等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、図５７の５７Ｂに示すように、層間絶縁層７９間にある孔ＥＲ３７内に、ソース拡散層６又はドレイン拡散層７と、ソース線ＳＬ又はビット線ＢＬとをそれぞれ順番に形成してゆく。
【0452】
なお、ソース拡散層６及びドレイン拡散層７は、層間絶縁層７９によって階層間で電気的に分離した状態となっており、また、ソース線ＳＬ及びビット線ＢＬも、層間絶縁層７９によって階層間で電気的に分離した状態となっている。
【0453】
その後、フォトリソグラフィ技術、ＣＶＤ等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、ソース側選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、ドレイン側選択ゲート電極ＤＧ、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、又はドレイン側アシストゲート電極ＤＡＧと電気的に接続したコンタクト（図示せず）や、ソース側選択ゲート線ＳＧＬ、ワード線ＷＬ、ドレイン側選択ゲート線ＢＧＬ、ソース側アシストゲート線ＳＡＧＬ、メモリ側アシストゲート線ＭＡＧＬ、及びドレイン側アシストゲート線ＤＡＧＬを形成する。このようにして、第４実施形態に係るメモリアレイＣＡｆを製造することができる。
【0454】
（４－４）作用及び効果
以上の構成において、第４実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｆについて３次元構造を実現し、当該メモリセルＣｆを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｆの集積化及び小型化を図ることができる。
以上の構成において、第４実施形態でも、メモリトランジスタＭＴ、ドレイン側選択トランジスタＤＴ及びソース側選択トランジスタＳＴを直列接続させたメモリセルＣｆについて３次元構造を実現し、当該メモリセルＣｆを３次元構造としたことで、２次元的なスケーリングによる制約を受けることなく、メモリセルＣｆの集積化及び小型化を図ることができる。
【0455】
これに加えて、第４実施形態に係るメモリセルＣｆは、ソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、及びドレイン側アシストゲート電極ＤＡＧが設けられていることから、ソース拡散層６、ドレイン拡散層７、ソース側選択ゲート電極ＳＧ、メモリゲート電極ＭＧ、及び、ドレイン側選択ゲート電極ＤＧの電位だけでなく、これらソース側アシストゲート電極ＳＡＧ、メモリ側アシストゲート電極ＭＡＧ、ドレイン側アシストゲート電極ＤＡＧの電位を個別に調整することによっても半導体層１７の電位を定めることができる。
【0456】
すなわち、第４実施形態でも、第３実施形態と同様に、ソース側アシストゲート電極ＳＡＧによりソース側選択ゲート構造体１２ｃ周辺の半導体層１７の電位を制御でき、メモリ側アシストゲート電極ＭＡＧによりメモリゲート構造体１０ｃ周辺の半導体層１７の電位を制御でき、ドレイン側アシストゲート電極ＤＡＧによりドレイン側選択ゲート構造体１１ｃ周辺の半導体層１７の電位を制御できる。
【0457】
なお、上述した実施形態においては、製造工程の簡略化のために、ドレイン側選択ゲート絶縁層として、メモリ側多層絶縁層１４１と同じ３層構造のドレイン側選択ゲート多層絶縁層１４２を設け、ソース側選択ゲート絶縁層として、メモリ側多層絶縁層１４１と同じ３層構造のソース側選択ゲート多層絶縁層１４３を設けた場合について説明したが、本発明はこれに限らない。例えば、フォトリソグラフィ技術、ＣＶＤ等の成膜技術、エッチング技術及びイオン注入法等を利用した一般的な半導体製造プロセスによって、メモリ側多層絶縁層１４１を多層絶縁層として設けつつ、ドレイン側選択ゲート多層絶縁層１４２及びソース側選択ゲート多層絶縁層１４３を、単層のドレイン側選択ゲート絶縁層及びソース側選択ゲート絶縁層としてもよい。
【0458】
また、本発明に係るメモリセルとしては、上記各実施形態で説明した構成に限定されず、上記各実施形態のメモリセルＣ，Ｃｂ，Ｃｈ，Ｃｃ，Ｃｄ，Ｃｅ，Ｃｆの構成を適宜組み合わせることによって構成したメモリセルであってもよい。例えば、第２実施形態に係るメモリセルＣｃ，Ｃｄの他の実施形態としては、アシストゲート電極ＡＧ，ＡＧａを設けつつ、上述した第１実施形態で説明したメモリセルＣｈのように複数のメモリトランジスタを直列に設けた構成としてもよい。この場合、他の実施形態に係るメモリセルＣｃ，Ｃｄでは、柱状のドレイン側選択ゲート電極ＤＧとソース側選択ゲート電極ＳＧとの間に柱状の複数のメモリゲート電極ＭＧが直列的に配置され、これらドレイン側選択ゲート電極ＤＧとソース側選択ゲート電極ＳＧと複数のメモリゲート電極ＭＧとに対向するように柱状のアシストゲート電極ＡＧ，ＡＧａが設けられる。
【0459】
また、第３及び第４実施形態に係るメモリセルＣｅ，Ｃｆの他の実施形態としては、ドレイン側アシストゲート電極ＤＡＧ、メモリ側アシストゲート電極ＭＡＧ、ソース側アシストゲート電極ＳＡＧを設けつつ、上述した第１実施形態で説明したメモリセルＣｈのように、複数のメモリトランジスタを直列に設けた構成としてもよい。この場合、柱状のドレイン側選択ゲート電極ＤＧとソース側選択ゲート電極ＳＧとの間に柱状の複数のメモリゲート電極ＭＧが直列的に配置され、各メモリトランジスタＭＴのメモリゲート電極ＭＧに対応してそれぞれ個別に柱状のメモリ側アシストゲート電極ＭＡＧが設けられた構成となり得る。
【符号の説明】
【0460】
１，１ｃ 不揮発性半導体記憶装置
６ ソース拡散層
７ ドレイン拡散層
１４ａ ドレイン側選択ゲート絶縁層
１４ｂ ソース側選択ゲート絶縁層
１５ 多層絶縁層
１５ａ 第１メモリゲート絶縁層
１５ｂ 電荷蓄積層
１５ｃ 第２メモリゲート絶縁層
１９ 絶縁層
２０ 基板
４５、４５ａ、４６ アシストゲート絶縁層
１４１ メモリ側多層絶縁層（多層絶縁層）
１４２ ドレイン側選択ゲート多層絶縁層（ドレイン側選択ゲート絶縁層）
１４３ ソース側選択ゲート多層絶縁層（ソース側選択ゲート絶縁層）
ＡＧＬ アシストゲート線
ＡＧ アシストゲート電極
ＢＬ ビット線
ＣＡ，ＣＡｂ，ＣＡｈ，ＣＡｃ，ＣＡｄ，ＣＡｅ，ＣＡｆ メモリアレイ
Ｃ，Ｃｂ，Ｃｈ，Ｃｃ，Ｃｄ，Ｃｅ，Ｃｆ メモリセル（不揮発性メモリセル）
ＤＡＧ ドレイン側アシストゲート電極
ＤＡＧＬ ドレイン側アシストゲート線
ＤＧ ドレイン側選択ゲート電極
ＭＡＧ メモリ側アシストゲート電極
ＭＡＧＬ メモリ側アシストゲート線
ＭＧ メモリゲート電極
ＳＡＧ ソース側アシストゲート電極
ＳＡＧＬ ソース側アシストゲート線
ＳＬ ソース線
ＳＧ ソース側選択ゲート電極
６ ソース拡散層
７ ドレイン拡散層
１４ａ ドレイン側選択ゲート絶縁層
１４ｂ ソース側選択ゲート絶縁層
１５ 多層絶縁層
１５ａ 第１メモリゲート絶縁層
１５ｂ 電荷蓄積層
１５ｃ 第２メモリゲート絶縁層
１９ 絶縁層
２０ 基板
４５、４５ａ、４６ アシストゲート絶縁層
１４１ メモリ側多層絶縁層（多層絶縁層）
１４２ ドレイン側選択ゲート多層絶縁層（ドレイン側選択ゲート絶縁層）
１４３ ソース側選択ゲート多層絶縁層（ソース側選択ゲート絶縁層）
ＡＧＬ アシストゲート線
ＡＧ アシストゲート電極
ＢＬ ビット線
ＣＡ，ＣＡｂ，ＣＡｈ，ＣＡｃ，ＣＡｄ，ＣＡｅ，ＣＡｆ メモリアレイ
Ｃ，Ｃｂ，Ｃｈ，Ｃｃ，Ｃｄ，Ｃｅ，Ｃｆ メモリセル（不揮発性メモリセル）
ＤＡＧ ドレイン側アシストゲート電極
ＤＡＧＬ ドレイン側アシストゲート線
ＤＧ ドレイン側選択ゲート電極
ＭＡＧ メモリ側アシストゲート電極
ＭＡＧＬ メモリ側アシストゲート線
ＭＧ メモリゲート電極
ＳＡＧ ソース側アシストゲート電極
ＳＡＧＬ ソース側アシストゲート線
ＳＬ ソース線
ＳＧ ソース側選択ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【手続補正書】
【提出日】2023-10-30
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
基板の表面の面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、前記メモリゲート電極の側面に設けられ、
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に設けられ、
前記半導体層は、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層との各側面にそれぞれ接し、
前記多層絶縁層は、前記第１メモリゲート絶縁層が前記メモリゲート電極の側面に接し、前記電荷蓄積層が前記第１メモリゲート絶縁層の側面に接し、前記第２メモリゲート絶縁層が、前記電荷蓄積層の側面及び前記半導体層の側面に接し、
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記多層絶縁層は、前記メモリゲート電極の側面に、周方向に沿って一周に亘り設けられている、
不揮発性メモリセル。
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、前記メモリゲート電極の側面に設けられ、
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に設けられ、
前記半導体層は、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層との各側面にそれぞれ接し、
前記多層絶縁層は、前記第１メモリゲート絶縁層が前記メモリゲート電極の側面に接し、前記電荷蓄積層が前記第１メモリゲート絶縁層の側面に接し、前記第２メモリゲート絶縁層が、前記電荷蓄積層の側面及び前記半導体層の側面に接し、
前記ドレイン側選択ゲート絶縁層は、前記ドレイン側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記ソース側選択ゲート絶縁層は、前記ソース側選択ゲート電極の側面に、周方向に沿って一周に亘り設けられ、
前記多層絶縁層は、前記メモリゲート電極の側面に、周方向に沿って一周に亘り設けられている、
不揮発性メモリセル。
【請求項2】
前記半導体層は、
前記ドレイン側選択ゲート絶縁層の側面を囲うドレイン側周辺領域と、前記ソース側選択ゲート絶縁層の側面を囲うソース側周辺領域と、前記多層絶縁層の側面を囲うメモリ周辺領域と、を有し、前記ドレイン側周辺領域、前記ソース側周辺領域及び前記メモリ周辺領域が連設している、
請求項１に記載の不揮発性メモリセル。
前記ドレイン側選択ゲート絶縁層の側面を囲うドレイン側周辺領域と、前記ソース側選択ゲート絶縁層の側面を囲うソース側周辺領域と、前記多層絶縁層の側面を囲うメモリ周辺領域と、を有し、前記ドレイン側周辺領域、前記ソース側周辺領域及び前記メモリ周辺領域が連設している、
請求項１に記載の不揮発性メモリセル。
【請求項3】
平面視における、前記ドレイン側選択ゲート絶縁層から前記ドレイン側周辺領域の外面までの距離、前記ソース側選択ゲート絶縁層から前記ソース側周辺領域の外面までの距離、及び、前記多層絶縁層から前記メモリ周辺領域の外面までの距離が、それぞれ４０ｎｍ未満である、
請求項２に記載の不揮発性メモリセル。
請求項２に記載の不揮発性メモリセル。
【請求項4】
前記半導体層は、
隣接する前記メモリ周辺領域と前記ドレイン側周辺領域とを連設するメモリ・ドレイン領域連設部と、
隣接する前記メモリ周辺領域と前記ソース側周辺領域とを連設するメモリ・ソース領域連設部と、
を備える、
請求項３に記載の不揮発性メモリセル。
隣接する前記メモリ周辺領域と前記ドレイン側周辺領域とを連設するメモリ・ドレイン領域連設部と、
隣接する前記メモリ周辺領域と前記ソース側周辺領域とを連設するメモリ・ソース領域連設部と、
を備える、
請求項３に記載の不揮発性メモリセル。
【請求項5】
前記半導体層は、
平面視における、前記ドレイン側選択ゲート絶縁層から、前記ドレイン側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下であり、
平面視における、前記ソース側選択ゲート絶縁層から、前記ソース側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下である、
請求項２に記載の不揮発性メモリセル。
平面視における、前記ドレイン側選択ゲート絶縁層から、前記ドレイン側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下であり、
平面視における、前記ソース側選択ゲート絶縁層から、前記ソース側選択ゲート絶縁層に隣接する前記多層絶縁層までの距離が、２５ｎｍ以上１００ｎｍ以下である、
請求項２に記載の不揮発性メモリセル。
【請求項6】
基板の表面の面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極は、
拡径部と、前記拡径部よりも径が小さい縮径部とが軸方向に沿って交互に形成されており、
前記拡径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して前記半導体層が設けられており、前記縮径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して層間絶縁層が設けられている、
不揮発性メモリセル。
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極は、
拡径部と、前記拡径部よりも径が小さい縮径部とが軸方向に沿って交互に形成されており、
前記拡径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して前記半導体層が設けられており、前記縮径部の側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層を介して層間絶縁層が設けられている、
不揮発性メモリセル。
【請求項7】
基板の表面の面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記基板の上に前記絶縁層を介して立設された柱状のアシストゲート電極と、
前記アシストゲート電極の側面に設けられ、かつ、前記半導体層と前記ドレイン拡散層と前記ソース拡散層とから、前記アシストゲート電極を電気的に分離するアシストゲート絶縁層と、
を備え、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極の各側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層と、前記半導体層と、前記アシストゲート絶縁層とを介して前記アシストゲート電極が配置されている、
不揮発性メモリセル。
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記基板の上に前記絶縁層を介して立設された柱状のアシストゲート電極と、
前記アシストゲート電極の側面に設けられ、かつ、前記半導体層と前記ドレイン拡散層と前記ソース拡散層とから、前記アシストゲート電極を電気的に分離するアシストゲート絶縁層と、
を備え、
前記ドレイン側選択ゲート電極、前記ソース側選択ゲート電極及び前記メモリゲート電極の各側面には、それぞれ前記ドレイン側選択ゲート絶縁層、前記ソース側選択ゲート絶縁層又は前記多層絶縁層と、前記半導体層と、前記アシストゲート絶縁層とを介して前記アシストゲート電極が配置されている、
不揮発性メモリセル。
【請求項8】
前記アシストゲート電極は、前記ドレイン側選択ゲート電極に対向配置されたドレイン側アシストゲート電極と、前記ソース側選択ゲート電極に対向配置されたソース側アシストゲート電極と、前記メモリゲート電極に対向配置されたメモリ側アシストゲート電極と、であり、
前記ドレイン側アシストゲート電極と前記ソース側アシストゲート電極と前記メモリ側アシストゲート電極とが別体で構成されている、
請求項７に記載の不揮発性メモリセル。
前記ドレイン側アシストゲート電極と前記ソース側アシストゲート電極と前記メモリ側アシストゲート電極とが別体で構成されている、
請求項７に記載の不揮発性メモリセル。
【請求項9】
基板の表面の面方向に行列状に配置された複数の不揮発性メモリセルが、前記面方向と直交する垂直方向に沿って階層的に配置された不揮発性半導体記憶装置であって、
前記複数の不揮発性メモリセルのそれぞれは、
前記面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記基板の上には前記垂直方向に沿って半導体層と層間絶縁層とが交互に積層され、
積層された前記半導体層と前記層間絶縁層とを前記垂直方向に貫く複数の孔が形成され、
前記基板の上に絶縁層を介して立設された柱状のドレイン側選択ゲート電極と、前記ドレイン側選択ゲート電極の側面に設けられたドレイン側選択ゲート絶縁層と、が前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のソース側選択ゲート電極と、前記ソース側選択ゲート電極の側面に設けられたソース側選択ゲート絶縁層と、が他の前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のメモリゲート電極と、前記メモリゲート電極の側面に設けられた多層絶縁層と、が他の前記孔に設けられた構成を有し、
同じ前記垂直方向に並ぶ、階層が異なる前記複数の不揮発性メモリセルは、
前記ドレイン側選択ゲート電極及び前記ドレイン側選択ゲート絶縁層と、前記ソース側選択ゲート電極及び前記ソース側選択ゲート絶縁層と、前記メモリゲート電極及び前記多層絶縁層と、をそれぞれ共有している、
不揮発性半導体記憶装置。
前記複数の不揮発性メモリセルのそれぞれは、
前記面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
前記基板の上には前記垂直方向に沿って半導体層と層間絶縁層とが交互に積層され、
積層された前記半導体層と前記層間絶縁層とを前記垂直方向に貫く複数の孔が形成され、
前記基板の上に絶縁層を介して立設された柱状のドレイン側選択ゲート電極と、前記ドレイン側選択ゲート電極の側面に設けられたドレイン側選択ゲート絶縁層と、が前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のソース側選択ゲート電極と、前記ソース側選択ゲート電極の側面に設けられたソース側選択ゲート絶縁層と、が他の前記孔に設けられ、
前記基板の上に絶縁層を介して立設された柱状のメモリゲート電極と、前記メモリゲート電極の側面に設けられた多層絶縁層と、が他の前記孔に設けられた構成を有し、
同じ前記垂直方向に並ぶ、階層が異なる前記複数の不揮発性メモリセルは、
前記ドレイン側選択ゲート電極及び前記ドレイン側選択ゲート絶縁層と、前記ソース側選択ゲート電極及び前記ソース側選択ゲート絶縁層と、前記メモリゲート電極及び前記多層絶縁層と、をそれぞれ共有している、
不揮発性半導体記憶装置。
【請求項10】
基板の表面の面方向に行列状に配置された複数の不揮発性メモリセルが、前記面方向と直交する垂直方向に沿って階層的に配置された不揮発性半導体記憶装置であって、
前記複数の不揮発性メモリセルのそれぞれは、
前記面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記不揮発性メモリセルの半導体層に接続される複数のドレイン拡散層と、
階層ごとにそれぞれ前記ドレイン拡散層と並走し列方向に延設され、かつ、同一列の前記不揮発性メモリセルの前記半導体層に接続される複数のソース拡散層と、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記ドレイン拡散層に接続される複数のビット線と、
階層ごとにそれぞれ前記ビット線と並走し列方向に延設され、かつ、同一列の前記ソース拡散層に接続される複数のソース線と、
を備え、
前記基板の上に、前記半導体層、前記ドレイン拡散層、前記ソース拡散層、前記ビット線及び前記ソース線が設けられた層と、層間絶縁層と、が前記垂直方向に沿って交互に積層されている、
不揮発性半導体記憶装置。
前記複数の不揮発性メモリセルのそれぞれは、
前記面方向に延設され、かつ、ビット線が電気的に接続されたドレイン拡散層と、
前記ドレイン拡散層と並走して前記面方向に延設され、かつ、ソース線が電気的に接続されたソース拡散層と、
前記基板の上に絶縁層を介して立設され、かつ、並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられた柱状の１つ又は複数のメモリゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ドレイン拡散層と前記メモリゲート電極との間の領域に設けられた柱状のドレイン側選択ゲート電極と、
前記基板の上に絶縁層を介して立設され、かつ、前記ソース拡散層と前記メモリゲート電極との間の領域に設けられた柱状のソース側選択ゲート電極と、
前記メモリゲート電極に接して設けられた多層絶縁層と、
前記ドレイン側選択ゲート電極に接して設けられたドレイン側選択ゲート絶縁層と、
前記ソース側選択ゲート電極に接して設けられたソース側選択ゲート絶縁層と、
並走する前記ドレイン拡散層と前記ソース拡散層との間の領域に設けられ、かつ、前記ドレイン側選択ゲート絶縁層と前記ソース側選択ゲート絶縁層と前記多層絶縁層と前記ドレイン拡散層と前記ソース拡散層にそれぞれ接する半導体層と、
を備え、
前記多層絶縁層は、前記メモリゲート電極に接する第１メモリゲート絶縁層と、前記第１メモリゲート絶縁層に接する電荷蓄積層と、前記電荷蓄積層及び前記半導体層に接する第２メモリゲート絶縁層と、を有し、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記不揮発性メモリセルの半導体層に接続される複数のドレイン拡散層と、
階層ごとにそれぞれ前記ドレイン拡散層と並走し列方向に延設され、かつ、同一列の前記不揮発性メモリセルの前記半導体層に接続される複数のソース拡散層と、
階層ごとにそれぞれ列方向に延設され、かつ、同一列の前記ドレイン拡散層に接続される複数のビット線と、
階層ごとにそれぞれ前記ビット線と並走し列方向に延設され、かつ、同一列の前記ソース拡散層に接続される複数のソース線と、
を備え、
前記基板の上に、前記半導体層、前記ドレイン拡散層、前記ソース拡散層、前記ビット線及び前記ソース線が設けられた層と、層間絶縁層と、が前記垂直方向に沿って交互に積層されている、
不揮発性半導体記憶装置。