特開 2023-176409 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023176409

(43)【公開日】2023-12-13

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20231206BHJP

   H01L 29/78 20060101ALI20231206BHJP

   H01L 29/06 20060101ALI20231206BHJP

   H01L 29/12 20060101ALI20231206BHJP

【ＦＩ】

H01L29/78 658A

H01L29/78 653A

H01L29/78 652M

H01L29/78 652H

H01L29/78 652P

H01L29/78 658G

H01L29/78 652T

H01L29/06 301V

H01L29/06 301G

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022088676

(22)【出願日】2022-05-31

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】下村 彰宏

(72)【発明者】

【氏名】沢田 雅己

(57)【要約】

【課題】スーパージャンクション構造を採用した縦型パワーＭＯＳＦＥＴにおいて、オン抵抗の増大を防ぐ。
【解決手段】スーパージャンクション構造の縦型パワーＭＯＳＦＥＴの製造工程において、ｎ型の半導体層ＳＬと半導体層ＳＬ上のｐ型のエピタキシャル層ＥＰとを備えた半導体基板ＳＢの上面に、ゲート電極を埋め込むためのトレンチＧＴをマスクを用いたエッチング法により形成した後、当該マスクを用いてトレンチＧＴの底部にｎ型不純物を導入することで、半導体層ＳＬに達するｎ型コラムＮＣを形成するものである。
【選択図】図３

【特許請求の範囲】

【請求項1】

（ａ）第１導電型の第１半導体層上に、前記第１導電型とは異なる第２導電型の第２半導体層を形成した半導体基板を準備する工程、
（ｂ）所定の開口幅を有するエッチングマスクを用いて、所定の幅を有して前記第２半導体層の上面から途中深さに達するゲートトレンチを形成する工程、
（ｃ）前記ゲートトレンチの底部における前記第２半導体層内に前記第１導電型の不純物を導入することで、前記第１半導体層に達する前記第１導電型の第１コラムを形成する工程、
（ｄ）前記ゲートトレンチの側面における前記第２半導体層内に前記第２導電型のボディ領域と前記第１導電型のソース領域とを形成する工程、
を含み、
前記（ｃ）工程における不純物の導入は、前記ゲートトレンチの開口を規定する前記エッチングマスクを不純物導入のマスクとして用いるイオン注入によって行われる、半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記第１コラムは、前記ゲートトレンチの底面に接している、半導体装置の製造方法。

【請求項3】

請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、複数の前記ゲートトレンチを形成し、
前記第２半導体層の一部は、隣り合う２つの前記ゲートトレンチの対向する側面同士の間に亘って形成されている、半導体装置の製造方法。

【請求項4】

請求項１記載の半導体装置の製造方法において、
前記第１コラムは、前記ゲートトレンチの底面と離間している、半導体装置の製造方法。

【請求項5】

（ａ）第１導電型の第１半導体層上に、前記第１導電型の第２半導体層を形成した半導体基板を準備する工程、
（ｂ）所定の開口幅を有するエッチングマスクを用いて、所定の幅を有して前記第２半導体層の上面から途中深さに達するゲートトレンチを形成する工程、
（ｃ）前記ゲートトレンチの底部における前記第２半導体層内に前記第１導電型の不純物を導入することで、前記第１半導体層に達する前記第１導電型の第１コラムを形成する工程、
（ｄ）前記ゲートトレンチの側面における前記第２半導体層内に、前記第１導電型とは異なる第２導電型のボディ領域と前記第１導電型のソース領域とを形成する工程、
（ｅ）前記第２半導体層の前記上面に沿う第１方向において前記ゲートトレンチと離間する前記第２半導体層内に、前記第２導電型の不純物を導入することで、前記第１方向において前記第１コラムと隣り合う前記第２導電型の第２コラムを形成する工程、
を含み、
前記（ｃ）工程における不純物の導入は、前記ゲートトレンチの開口を規定する前記エッチングマスクを不純物導入のマスクとして用いるイオン注入によって行われる、半導体装置の製造方法。

【請求項6】

請求項５記載の半導体装置の製造方法において、
前記第１コラムは、前記ゲートトレンチの底面に接している、半導体装置の製造方法。

【請求項7】

請求項５記載の半導体装置の製造方法において、
前記第１コラムは、前記ゲートトレンチの底面と離間している、半導体装置の製造方法。

【請求項8】

第１導電型の第１半導体層上に、前記第１導電型とは異なる第２導電型の第２半導体層が形成された半導体基板と、
所定の幅を有して前記第２半導体層の上面から途中深さに達するゲートトレンチと、
前記ゲートトレンチ内に絶縁膜を介して形成されたゲート電極と、
前記ゲートトレンチの直下の前記第２半導体層内に形成され、前記第１半導体層に達する前記第１導電型の第１コラムと、
前記ゲートトレンチの側面における前記第２半導体層内に形成された、前記第２導電型のボディ領域および前記第１導電型のソース領域と、
を有する、半導体装置。

【請求項9】

請求項８記載の半導体装置において、
前記第１コラムは、前記ゲートトレンチの底面に接している、半導体装置。

【請求項10】

請求項８記載の半導体装置において、
前記ゲートトレンチは、複数並んで形成され、
前記第２半導体層の一部は、隣り合う２つの前記ゲートトレンチの対向する側面同士の間に亘って形成されている、半導体装置。

【請求項11】

請求項８記載の半導体装置において、
前記第１コラムは、前記ゲートトレンチの底面と離間している、半導体装置。

【請求項12】

第１導電型の第１半導体層上に、前記第１導電型の第２半導体層が形成された半導体基板と、
所定の幅を有して前記第２半導体層の上面から途中深さに達するゲートトレンチと、
前記ゲートトレンチ内に絶縁膜を介して形成されたゲート電極と、
前記ゲートトレンチの直下の前記第２半導体層内に形成され、前記第１半導体層に達する前記第１導電型の第１コラムと、
前記ゲートトレンチの側面における前記第２半導体層内に形成された、前記第１導電型と異なる第２導電型のボディ領域および前記第１導電型のソース領域と、
前記第２半導体層の前記上面に沿う第１方向において、前記ゲートトレンチと離間する前記第２半導体層内に形成され、前記第１コラムと隣り合う前記第２導電型の第２コラムと、
を有する、半導体装置。

【請求項13】

請求項１２記載の半導体装置において、
前記第１コラムは、前記ゲートトレンチの底面に接している、半導体装置。

【請求項14】

請求項１２記載の半導体装置において、
前記第１コラムは、前記ゲートトレンチの底面と離間している、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、パワー半導体装置に適用して有効な技術に関するものである。

【背景技術】

【0002】

パワー半導体装置である縦型パワーＭＯＳＦＥＴにおいて、耐圧を維持し、且つオン抵抗を抑制するために、ｎ型コラムとｐ型コラムが交互に配置されたスーパージャンクション構造を採用することが検討されている。

【0003】

例えば、特許文献１（特開２００６－１９６５１８号公報）には、スーパージャンクション構造を採用した半導体装置において、ゲート電極が埋め込まれた複数のトレンチの間の半導体基板内に、ｐ型コラムをイオン注入法により形成することが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６－１９６５１８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

フォトリソグラフィ技術およびイオン注入法を用いてｐ型コラムを形成する場合、フォトリソグラフィ技術およびドライエッチング法により形成されるトレンチ（ゲートトレンチ）とｐ型コラムとが、リソグラフィの合わせずれにより接近する場合がある。また、ｐ型コラム内の不純物が横方向に過度に拡散することも考えられる。それらの場合、電流経路であるｎ型半導体領域の幅が狭まり、半導体素子のオン抵抗が増大する結果、半導体装置の性能が低下する。

【0006】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0007】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0008】

一実施の形態である半導体装置の製造方法は、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴの製造工程において、ｎ型半導体層と当該ｎ型半導体層上のｐ型半導体層とを備えた半導体基板の上面に、ゲートトレンチをマスクを用いたエッチング法により形成した後、当該マスクを用いてゲートトレンチの底部にｎ型不純物を導入することで、当該ｎ型半導体層に達するｎ型コラムを形成するものである。

【0009】

一実施の形態である半導体装置は、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴにおいて、ｎ型半導体層と当該ｎ型層上のｐ型半導体層とを備えた半導体基板の上面に形成され、ゲート電極が埋め込まれたゲートトレンチと、当該ゲートトレンチの直下に形成されて当該ｐ型半導体層と隣接し、当該ｎ型半導体層に接するｎ型コラムと、を有するものである。

【発明の効果】

【0010】

本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１に係る半導体装置の製造工程中の断面図である。

【図2】図１に続く半導体装置の製造工程中の断面図である。

【図3】図２に続く半導体装置の製造工程中の断面図である。

【図4】図３に続く半導体装置の製造工程中の断面図である。

【図5】図４に続く半導体装置の製造工程中の断面図である。

【図6】図５に続く半導体装置の製造工程中の断面図である。

【図7】図６に続く半導体装置の製造工程中の断面図である。

【図8】図７に続く半導体装置の製造工程中の断面図である。

【図9】図８に続く半導体装置の製造工程中の断面図である。

【図10】図９に続く半導体装置の製造工程中の断面図である。

【図11】図１０に続く半導体装置の製造工程中の断面図である。

【図12】図１１に続く半導体装置の製造工程中の断面図である。

【図13】実施の形態１に係る半導体装置の要部断面図である。

【図14】実施の形態２に係る半導体装置の製造工程中の断面図である。

【図15】図１４に続く半導体装置の製造工程中の断面図である。

【図16】図１５に続く半導体装置の製造工程中の断面図である。

【図17】図１６に続く半導体装置の製造工程中の断面図である。

【図18】実施の形態２に係る半導体装置の要部断面図である。

【図19】比較例の半導体装置を示す要部断面図である。

【発明を実施するための形態】

【0012】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。

【0013】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0014】

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

【0015】

（実施の形態１）
＜半導体装置の製造方法＞
以下に、図１～図１２を参照しながら、本実施の形態の半導体装置の製造方法を説明する。図１～図１２は、本実施の形態の半導体装置の製造工程中の断面図である。本実施の形態の半導体装置（半導体素子）は、縦型パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型の電界効果トランジスタ）である。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一種である。

【0016】

まず、図１に示すように、主面（上面）上にｐ型半導体層からなるエピタキシャル層ＥＰを形成したｎ^＋型の半導体層ＳＬ、つまり積層構造を有する半導体基板（半導体ウェハ）ＳＢを用意する。つまり、エピタキシャル層ＥＰは、その底面側にｎ^＋型半導体領域である半導体層ＳＬを備えている。エピタキシャル層ＥＰおよび半導体層ＳＬからなる半導体基板（積層半導体基板）ＳＢは、後にダイシングにより個片化されて半導体チップとなるチップ領域を複数有している。平面視において、各チップ領域の中心には素子が形成されるセル領域ＣＲがある。チップ領域内の外周部は周辺領域ＰＥＲである。図１では、図の中央から左側に亘ってセル領域ＣＲを示し、図の右側に周辺領域ＰＥＲを示している。

【0017】

半導体層ＳＬは、例えばＰ（リン）などのｎ型不純物を単結晶シリコンに導入することにより形成されている。半導体層ＳＬの抵抗は、例えば１．５ｍΩｃｍ以下である。半導体層ＳＬのｎ型不純物濃度は、例えば５．２×１０^１９ｃｍ^－３である。エピタキシャル層ＥＰは、半導体層ＳＬ上にエピタキシャル成長法を用いて形成されている。エピタキシャル層ＥＰは、主にＳｉ（シリコン）からなる。エピタキシャル層ＥＰ内には、エピタキシャル成長時にｐ型不純物（例えばＢ（ホウ素））が導入されている。エピタキシャル層ＥＰのｐ型不純物濃度は、例えば２．５×１０^１８ｃｍ^－３である。

【0018】

続いて、エピタキシャル層ＥＰ上（半導体基板（積層半導体基板）上）に、絶縁膜ＩＦ１、ＩＦ２およびＩＦ３を順に形成する。絶縁膜ＩＦ１は、例えば酸化シリコンからなり、例えば酸化法により形成できる。絶縁膜ＩＦ２は、例えば窒化シリコンからなり、例えばＣＶＤ（Chemical Vapor Deposition）法により形成できる。絶縁膜ＩＦ３は、例えば酸化シリコンからなり、例えばＣＶＤ法により形成できる。

【0019】

続いて、絶縁膜ＩＦ３上に、フォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は、セル領域ＣＲおよび周辺領域ＰＥＲのそれぞれにおいて、絶縁膜ＩＦ３を露出する開口部を有するレジストパターンである。セル領域ＣＲには、平面視において当該開口部が複数並んでいる。続いて、フォトレジスト膜ＰＲ１をマスク（エッチング防止マスク、エッチングマスク）として用いてドライエッチングを行う。これにより、絶縁膜ＩＦ１、ＩＦ２およびＩＦ３の一部を除去し、エピタキシャル層の上面を露出させる。

【0020】

次に、図２に示すように、フォトレジスト膜ＰＲ１、絶縁膜ＩＦ１、ＩＦ２およびＩＦ３をマスクとして用いてドライエッチングを行う。これにより、エピタキシャル層ＥＰの上面から、エピタキシャル層ＥＰの途中深さに達するトレンチＧＴを複数形成する。セル領域ＣＲにおいて、所定の幅および所定の深さを有するトレンチＧＴは、半導体層ＳＬの上面および半導体基板ＳＢの上面に沿うＹ方向に延在し、平面視でＹ方向に直交するＸ方向に複数並んでいる。ただし、トレンチＧＴは平面視において、島状に形成され、千鳥状に複数並んで配置されていてもよい。トレンチＧＴはエピタキシャル層ＥＰの途中深さまで達しており、エピタキシャル層ＥＰと半導体層ＳＬとの界面には達していない。エピタキシャル層ＥＰの上面に対して垂直な方向（垂直方向、縦方向、厚さ方向）におけるトレンチＧＴと半導体層ＳＬとの距離は、例えば２μｍ以下である。トレンチＧＴは、後の工程で内部にゲート電極が埋め込まれるゲートトレンチである。

【0021】

ここでは、フォトレジスト膜ＰＲ１をトレンチＧＴの形成工程で行うエッチングのマスクとして用いることについて説明した。ただし、図１を用いて説明した工程の後、当該エッチングを行う前にフォトレジスト膜ＰＲ１を除去してもよい。その場合、当該エッチングでは絶縁膜ＩＦ１、ＩＦ２およびＩＦ３のみをマスク（ハードマスク）として用いる。

【0022】

次に、図３に示すように、フォトレジスト膜ＰＲ１、絶縁膜ＩＦ１、ＩＦ２およびＩＦ３をマスク（イオン注入阻止マスク、不純物導入マスク）として用いてイオン注入を行う。すなわち、トレンチＧＴの底面におけるエピタキシャル層ＥＰ内にｎ型不純物（例えばＰ（リン））を導入する。ここでは、トレンチＧＴの直下のエピタキシャル層ＥＰ内に、ｎ型不純物を、異なる注入エネルギーで２回打ち込む。つまり、多段注入を行う。このようにしてエピタキシャル層ＥＰにｎ型不純物を導入することで、各トレンチＧＴの直下のエピタキシャル層ＥＰ内にｎ型コラムＮＣを形成する。この注入工程のドーズ量は、例えば５．０×１０^１３～５．０×１０^１４ｃｍ^－２である。この注入工程の注入エネルギーは、例えば１回目が１．５ＭｅＶ、２回目が２．０ＭｅＶである。ｎ型コラムＮＣの縦方向の長さは、例えば２μｍ程度である。ｎ型コラムＮＣのｎ型不純物濃度は、例えば１．０×１０^１９ｃｍ^－３である。

【0023】

互いに隣り合うトレンチＧＴのそれぞれの直下のｎ型コラムＮＣ同士は、ｐ型のエピタキシャル層ＥＰを介して離間している。ｎ型コラムＮＣは、エピタキシャル層ＥＰの上面に沿う方向においてエピタキシャル層ＥＰと隣接している。また、ｎ型コラムＮＣの一部（下部）は、ｎ^＋型半導体領域である半導体層ＳＬに接している。本実施の形態の主な特徴の一つは、このようにして、トレンチＧＴの直下に、トレンチＧＴを形成した際に使用したマスクを用いてｎ型不純物を導入することで、半導体層ＳＬに達するｎ型コラムＮＣを形成することにある。言い換えれば、ｎ型コラムＮＣを形成する工程での不純物の導入を、トレンチＧＴの開口を規定するマスク（エッチングマスク）を不純物導入のマスクとして用いるイオン注入によって行っている。

【0024】

なお、図２を用いて説明した工程でフォトレジスト膜ＰＲ１を既に除去している場合は、ｎ型コラムＮＣを形成する際に行うイオン注入を、絶縁膜ＩＦ１、ＩＦ２およびＩＦ３をマスク（イオン注入阻止マスク）として用いて行う。

【0025】

次に、図４に示すように、エピタキシャル層ＥＰ上のフォトレジスト膜ＰＲ１および絶縁膜ＩＦ１、ＩＦ２およびＩＦ３を除去する。

【0026】

次に、図５に示すように、例えば酸化法を用いて、トレンチＧＴの側面、底面およびトレンチＧＴの外のエピタキシャル層ＥＰの上面を覆う酸化シリコン膜を形成する。続いて、例えばＣＶＤ法などを用いて、当該酸化シリコン膜上にシリコン膜を形成し、これによりトレンチＧＴ内を完全に埋め込む。続いて、例えばエッチバックを行うことで、トレンチＧＴ内を除くエピタキシャル層ＥＰの上面上の当該シリコン膜を除去する。これにより、トレンチＧＴ内に、当該酸化シリコン膜からなる絶縁膜（ゲート絶縁膜）ＩＦ４を介して、当該シリコン膜からなるゲート電極ＧＥを形成する。

【0027】

次に、図６に示すように、エピタキシャル層ＥＰ上に、フォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、セル領域ＣＲおよび周辺領域ＰＥＲのそれぞれのトレンチＧＴと隣接する領域のエピタキシャル層ＥＰの上面を露出する開口部を備えたレジストパターンである。続いて、フォトレジスト膜ＰＲ２をマスクとして用いてイオン注入を行い、エピタキシャル層ＥＰの上面にｐ型不純物（例えばＢ（ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにｐ型不純物を導入することで、隣り合うトレンチＧＴ同士の間に、トレンチＧＴよりも浅いｐ型のボディ領域ＢＲを形成する。ボディ領域ＢＲは、トレンチＧＴの側面に接し、当該側面に沿って形成されている。ボディ領域ＢＲの深さは、ゲート電極ＧＥの深さより浅い。

【0028】

ボディ領域ＢＲは、例えばそれぞれ注入エネルギーが異なる３回のイオン注入（多段注入）により形成する。各注入工程のドーズ量は、例えば３．３×１０^１２ｃｍ^－２である。ボディ領域ＢＲのｐ型不純物濃度は、例えば１．０×１０^１８ｃｍ^－３である。

【0029】

次に、図７に示すように、フォトレジスト膜ＰＲ２を除去する。その後、エピタキシャル層ＥＰ上に、フォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３は、セル領域ＣＲのトレンチＧＴと隣接する領域のエピタキシャル層ＥＰの上面を露出する開口部を備えたレジストパターンである。続いて、フォトレジスト膜ＰＲ３をマスクとして用いてイオン注入を行い、エピタキシャル層ＥＰの上面にｎ型不純物（例えばＡｓ（ヒ素））を打ち込む。このようにしてエピタキシャル層ＥＰにｎ型不純物を導入することで、隣り合うトレンチＧＴ同士の間に、ボディ領域ＢＲよりも浅いｎ^＋型のソース領域ＳＲを形成する。ソース領域ＳＲは、トレンチＧＴの側面およびボディ領域ＢＲに接し、当該側面に沿って形成されている。

【0030】

この注入工程のドーズ量は、例えば１．０×１０^１６ｃｍ^－２である。ソース領域ＳＲのｎ型不純物濃度は、例えば１，０×１０^２１ｃｍ^－３である。

【0031】

次に、図８に示すように、フォトレジスト膜ＰＲ３を除去する。その後、例えばＣＶＤ法を用いて、エピタキシャル層ＥＰ、絶縁膜ＩＦ４およびゲート電極ＧＥのそれぞれの上に、絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコンからなる。図８では、当該絶縁膜と絶縁膜ＩＦ４とが一体になっているものとして、それらをまとめて絶縁膜ＩＦ４として示す。

【0032】

続いて、絶縁膜ＩＦ４上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば主に酸化シリコンからなり、例えばＣＶＤ法により形成できる。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて、層間絶縁膜ＩＬの上面を研磨することで平坦化する。続いて、図示は省略するが、層間絶縁膜ＩＬ上に酸化シリコンからなる絶縁膜を例えばＣＶＤ法により形成する。

【0033】

次に、図９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬをパターニングする。これにより、層間絶縁膜ＩＬを貫通し、セル領域ＣＲにおいてソース領域ＳＲが形成されたエピタキシャル層ＥＰの上面を露出する接続孔（開口部）を形成する。

【0034】

次に、図１０に示すように、層間絶縁膜ＩＬをマスクとして用いてエッチングを行うことで、複数の接続孔のそれぞれの底部で露出するエピタキシャル層ＥＰの上面を後退させる。これにより、ソース領域ＳＲより深く、ボディ領域ＢＲより浅いトレンチを複数形成する。当該トレンチの底面には、ボディ領域ＢＲが露出する。

【0035】

続いて、層間絶縁膜ＩＬをマスクとして用いてイオン注入を行う。ここでは、セル領域ＣＲの複数の上記接続孔のそれぞれの直下のエピタキシャル層ＥＰに、ｐ型不純物（例えばＢＦ_２（フッ化ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにｐ型不純物を導入することで、ボディ領域ＢＲの上面から、ボディ領域ＢＲの途中深さに亘って、トレンチＧＴから離間する位置にＰ^＋型の拡散領域ＢＣを形成する。その後、半導体ウェハに対し熱処理を行う。この熱処理により、ソース領域ＳＲおよび拡散領域ＢＣのそれぞれの不純物を拡散させる。

【0036】

以上のようにして、セル領域ＣＲに、ｎ型コラムＮＣと、ｐ型のエピタキシャル層ＥＰとが横方向に交互に並ぶスーパージャンクション構造を形成する。つまり、互いに隣り合うｎ型コラムＮＣ同士の間のエピタキシャル層ＥＰは、ｐ型コラムを構成している。ゲート電極ＧＥ、ソース領域ＳＲ、ボディ領域ＢＲ、ｎ型コラムＮＣ、エピタキシャル層ＥＰおよび半導体層ＳＬからなるｎ^＋型半導体領域とは、縦型パワーＭＯＳＦＥＴを構成している。周辺領域ＰＥＲに形成された構造は、半導体チップの外周の耐圧確保するための構造である。

【0037】

次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬをパターニングする。これにより、層間絶縁膜ＩＬを貫通し、周辺領域ＰＥＲのゲート電極ＧＥの上面を露出する接続孔（開口部）を形成する。

【0038】

次に、図１２に示すように、層間絶縁膜ＩＬ上に金属膜を形成する。すなわち、例えば、ＴｉＮ（窒化チタン）膜、Ｔｉ（チタン）膜およびＷ（タングステン）膜を順に、スパッタリング法などを用いて形成する。これにより、それらの金属膜によって各接続孔内は埋め込まれる。続いて、層間絶縁膜ＩＬ上のそれらの金属膜を、例えばＣＭＰ法により除去することで、層間絶縁膜ＩＬの上面を露出させる。これにより、各接続孔内に残ったそれらの金属膜からなるコンタクトプラグ（導電性接続部）ＣＰを形成する。なお、図１２では、コンタクトプラグＣＰを構成するそれらの金属膜をまとめて１つのコンタクトプラグＣＰとして示している。

【0039】

続いて、層間絶縁膜ＩＬ上およびコンタクトプラグＣＰ上に、Ａｌ（アルミニウム）からなる金属膜をスパッタリング法などにより形成する。続いて、当該金属膜を、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングすることにより、当該金属膜からなるソース電極ＳＭおよびゲート引き出し電極ＧＭを形成する。ここでは、ゲート引き出し電極ＧＭは周辺領域ＰＥＲに形成されている。セル領域ＣＲのソース電極ＳＭは、コンタクトプラグＣＰを介して、ソース領域ＳＲと拡散領域ＢＣとに電気的に接続される。ゲート引き出し電極ＧＭは、コンタクトプラグＣＰを介して、ゲート電極ＧＥに電気的に接続される。

【0040】

続いて、ソース電極ＳＭおよびゲート引き出し電極ＧＭを覆うように、表面保護膜ＣＶを形成する。すなわち、ソース電極ＳＭおよびゲート引き出し電極のそれぞれの上に、例えばＣＶＤ法により、酸化シリコン膜を堆積する。そして、当該酸化シリコン膜をパターニングすることにより、ソース電極ＳＭの一部の上面と、ゲート引き出し電極ＧＭの上面とを露出させる。この露出部が、外部接続領域（例えば、ゲートパッド、ソースパッド）となる。これにより、当該酸化シリコン膜からなる表面保護膜ＣＶを形成する。

【0041】

続いて、半導体基板ＳＢの主面とは反対側の裏面に、ドレイン電極（図示しない）を形成する。例えば、半導体基板ＳＢの裏面側を上面とし、金属膜をスパッタリング法または蒸着法により形成する。これにより、金属膜からなるドレイン電極を形成できる。

【0042】

その後、半導体ウェハをダイシング工程により切削することで、半導体ウェハの複数のチップ領域のそれぞれを個片化する。つまり、１つのチップ領域から、１つの半導体チップを得ることができ、半導体ウェハから複数の半導体チップを得ることができる。以上の工程により、本実施の形態の半導体装置を形成することができる。

【0043】

＜半導体装置の構造＞
図１３に、本実施の形態の半導体装置のセル領域の要部断面図を示す。図１３に示すように、本実施の形態の半導体装置は、主面（上面）上にｐ型半導体層からなるエピタキシャル層ＥＰを形成したｎ^＋型の半導体層ＳＬ、つまり半導体基板（積層半導体基板）ＳＢを有している。エピタキシャル層ＥＰの底面はｎ^＋型半導体領域である半導体層ＳＬに接している。

【0044】

エピタキシャル層ＥＰの上面にはエピタキシャル層ＥＰの途中深さに達するトレンチＧＴが複数形成されている。トレンチＧＴは、例えばＹ方向に延在し、セル領域内においてＸ方向に複数並んでいる。本願でいうＸ方向およびＹ方向は、半導体層ＳＬの上面およびエピタキシャル層ＥＰの上面に沿う方向であり、平面視において互いに直交する方向（横方向）である。

【0045】

各トレンチＧＴ内には、絶縁膜ＩＦ４を介してゲート電極ＧＥが埋め込まれている。つまり、トレンチＧＴの側面および底面は、例えば酸化シリコン膜からなる絶縁膜ＩＦ４に覆われており、エピタキシャル層ＥＰとゲート電極ＧＥとは、絶縁膜ＩＦ４により絶縁されている。ゲート電極ＧＥは、例えば多結晶シリコン膜からなる。

【0046】

隣り合うトレンチＧＴ同士の間のエピタキシャル層ＥＰ内には、各トレンチＧＴの側面においてボディ領域（ｐ型半導体領域）ＢＲと、ボディ領域ＢＲに下面が接するｎ^＋型の拡散領域であるソース領域ＳＲが形成されている。言い換えれば、エピタキシャル層ＥＰ内には、エピタキシャル層ＥＰの上面から所定の深さを有するボディ領域ＢＲが形成されており、ボディ領域ＢＲの上面にはソース領域ＳＲが形成されている。また、隣り合うトレンチＧＴ同士の間には、トレンチＧＴから離間し、ボディ領域ＢＲに接するｐ^＋型の半導体領域である拡散領域ＢＣが形成されている。

【0047】

トレンチＧＴの直下のエピタキシャル層ＥＰ内には、ｎ型の半導体領域であるｎ型コラムＮＣが形成されている。互いに隣り合うトレンチＧＴのそれぞれの直下のｎ型コラムＮＣ同士は、ｐ型のエピタキシャル層ＥＰを介して離間している。ｎ型コラムＮＣは、エピタキシャル層ＥＰの上面に沿う方向においてエピタキシャル層ＥＰと隣接している。また、ｎ型コラムＮＣの一部（下部）は、ｎ^＋型半導体領域である半導体層ＳＬに接している。

【0048】

ソース領域ＳＲのｎ型不純物濃度は、ｎ型コラムＮＣおよび半導体層ＳＬのそれぞれのｎ型不純物濃度よりも高い。また、拡散領域ＢＣのｐ型不純物濃度は、エピタキシャル層ＥＰのｐ型不純物濃度よりも高い。

【0049】

エピタキシャル層ＥＰ上およびゲート電極ＧＥ上には、層間絶縁膜ＩＬが形成されており、層間絶縁膜ＩＬを貫通するコンタクトプラグＣＰが、ソース領域ＳＲおよび拡散領域ＢＣに接続されている。

【0050】

ボディ領域ＢＲは、隣り合うトレンチＧＴの対向する側面同士の間に亘って形成されている。また、ボディ領域ＢＲの下において、エピタキシャル層ＥＰの一部は、隣り合うトレンチＧＴの対向する側面同士の間に亘って形成されている。

【0051】

＜スーパージャンクション構造＞
セル領域ＣＲのように、ｎ型コラムＮＣとｐ型コラム（ｐ型のエピタキシャル層ＥＰ）とが周期的に配置された構造体（スーパージャンクション構造）の主表面に、縦型パワーＭＯＳＦＥＴを配置することにより、高耐圧を確保しながら、オン抵抗を低減することができる。

【0052】

すなわち、ｐ型コラムとｎ型コラムとが周期的に配置されたスーパージャンクション構造では、オフ時において、横方向におけるｐ型コラムとｎ型コラムとの境界領域、つまり、縦方向（垂直方向）に延びるｐｎ接合から、ｎコラム内において横方向に空乏層が伸びる。

【0053】

このため、スーパージャンクション構造の縦型パワーＭＯＳＦＥＴでは、オン抵抗の低減のため、電流通路となるｎ型コラムの不純物濃度を高くしても、当該ｐｎ接合から横方向に広がる空乏層により耐圧を確保することができる。よって、高耐圧を確保しながら、オン抵抗を低減することができる。このように、スーパージャンクション構造を採用し、ｐ型コラムとｎ型コラムとが周期的に配置することでドレイン－ソース間の電界を緩和することができる。

【0054】

図１３に示す本実施の形態の半導体装置において、ドリフト層であるｎ型コラムＮＣは、トレンチＧＴの底面に接している。縦型パワーＭＯＳＦＥＴがオン状態のときには、トレンチＧＴの側面に接する箇所のエピタキシャル層ＥＰおよびボディ領域ＢＲに反転層が生じることで、ソース領域ＳＲと、ドレイン領域である半導体層ＳＬとの間において、ｎ型コラムＮＣを介して電流が流れる。ここで、ｎ型コラムＮＣとトレンチＧＴとがエピタキシャル層ＥＰを介して離間していたとしても、ｎ型コラムＮＣとトレンチＧＴとの間に亘って反転層が生じれば、ｎ型コラムＮＣを介して縦型パワーＭＯＳＦＥＴのソース－ドレイン間に電流が流れる。

【0055】

＜本実施の形態の効果＞
図１９に、比較例である半導体装置であるスーパージャンクション構造の要部断面図を示す。比較例の半導体装置は、本実施の形態の半導体装置と異なり、ｎ型コラムＮＣが形成されておらず、ｐ型のエピタキシャル層ＥＰの代わりにｎ型のエピタキシャル層ＥＮが形成されている。また、比較例の半導体装置は、本実施の形態の半導体装置と異なり隣り合うトレンチＧＴ同士の間の領域の下方のエピタキシャル層ＥＮ内にｐ型コラムＰＣを有している。すなわち、比較例のスーパージャンクション構造は、複数のｐ型コラムＰＣと、隣り合うｐ型コラムＰＣ同士の間のエピタキシャル層ＥＮであるｎ型コラムとを有している。

【0056】

このような比較例の半導体装置では、トレンチＧＴは、本実施の形態と同様に、フォトリソグラフィ技術およびドライエッチング法を用いて形成される。また、ｐ型コラムＰＣは、フォトリソグラフィ技術およびイオン注入法を用いて、エピタキシャル層ＥＮ内にｐ型不純物を打ち込むことで形成される。ここで、ｐ型コラムＰＣは、トレンチＧＴを形成する際に用いたマスクとは異なるマスクを用いたイオン注入により形成される。この場合、それらのマスクを形成するためのリソグラフィの位置の合わせずれが起き得るという問題がある。

【0057】

また、ソース領域ＳＲおよび拡散領域ＢＣを形成した後に行う熱処理などにより、ｐ型コラムＰＣ内のｐ型不純物が横方向に過度に拡散することが考えられる。

【0058】

上記のような合わせズレまたはｐ型不純物の過度な拡散が起きると、トレンチＧＴとｐ型コラムＰＣとが互いに接近する場合がある。その場合、縦型パワーＭＯＳＦＥＴの電流経路であるｎ型コラムの幅が狭まる。このことは、縦型パワーＭＯＳＦＥＴのオン抵抗を増大させる。また、縦方向（深さ方向）において、ｐ型コラムＰＣの形成深さおよび広がりにばらつきがあると、縦型パワーＭＯＳＦＥＴの性能にばらつきが生じ得る。これらの問題は、半導体装置が微細化し、トレンチＧＴ同士の間隔が小さくなると、より顕著となる。

【0059】

そこで、本実施の形態では、図１～図１３を用いて説明したように、トレンチＧＴの直下に、トレンチＧＴを形成した際に使用したマスクを用いてｎ型不純物を導入することで、半導体層ＳＬに達するｎ型コラムＮＣを形成している。これにより、ｎ型コラムＮＣはトレンチＧＴに対して自己整合的に形成される。すなわち、トレンチＧＴとｎ型コラムＮＣとの相対的な位置にずれが生じることを防げる。このように、所望の位置にｎ型コラムＮＣを形成することで、トレンチＧＴとｐ型コラム（エピタキシャル層ＥＰ）との相対的な位置にずれが生じることを防げる。つまり、Ｐ型コラムの広がり、および、ｐ型コラムとトレンチとの距離を制御できる。

【0060】

したがって、ｐ型コラムＰＣの占有領域を減らし、ｎ型コラムＮＣ（ドリフト層）の抵抗を下げることができる。半導体装置が微細化し、トレンチＧＴ同士の間隔が小さくなったとしても、電流経路であるｎ型コラムＮＣの幅を所望の大きさで確保できる。よって、縦型パワーＭＯＳＦＥＴの耐圧を確保しながら、単位面積当たりに並ぶコラムの数を増やすことが容易となる。これにより、縦型パワーＭＯＳＦＥＴのオン抵抗を低減でき、半導体装置の性能を向上できる。

【0061】

（実施の形態２）
前記実施の形態１では、ｐ型のエピタキシャル層内にｎ型コラムを形成することについて説明したが、ｎ型のエピタキシャル層内にｐ型コラムとｎ型コラムとをそれぞれイオン注入により形成してもよい。以下では、図１４～図１７を用いて、本実施の形態の半導体装置の製造方法について説明する。

【0062】

まず、図１４に示すように、図１～図７を用いて説明した工程を行う。ただし、図１を用いて説明した工程では、半導体ウェハとして、ｎ^＋型の半導体層ＳＬ上に、ｎ型のエピタキシャル層ＥＮを有する半導体基板（積層半導体基板）ＳＢを用意する。エピタキシャル層ＥＮの抵抗は、例えば０．１３ｍΩｃｍ以下である。エピタキシャル層ＥＮのｎ型不純物濃度は、例えば６．０×１０^１６ｃｍ^－３である。

【0063】

続いて、フォトレジスト膜ＰＲ３を除去する。その後、例えばＣＶＤ法を用いて、エピタキシャル層ＥＰ、絶縁膜ＩＦ４およびゲート電極ＧＥのそれぞれの上に、絶縁膜を形成する。当該絶縁膜は、例えば酸化シリコンからなる。図１４では、当該絶縁膜と絶縁膜ＩＦ４とが一体になっているものとして、それらをまとめて絶縁膜ＩＦ４として示す。

【0064】

次に、絶縁膜ＩＦ４上に、絶縁膜ＩＦ５、ＩＦ６を順に形成する。絶縁膜ＩＦ５は、例えば窒化シリコンからなる。絶縁膜ＩＦ６は、例えば酸化シリコンからなる。絶縁膜ＩＦ５、ＩＦ６は、例えばＣＶＤ法により形成できる。続いて、図示はしないが、絶縁膜ＩＦ６上に、例えばＣＶＤ法を用いて、酸化シリコン膜を形成する。

【0065】

次に、図１５に示すように、絶縁膜ＩＦ６上に、フォトレジスト膜ＰＲ４を形成する。フォトレジスト膜ＰＲ４は、セル領域ＣＲおよび周辺領域ＰＥＲのそれぞれにおいて、絶縁膜ＩＦ６を露出する開口部を有するレジストパターンである。セル領域ＣＲにおいて、当該開口部は、隣り合うトレンチＧＴ同士の間の領域の直上に位置している。

【0066】

次に、図１６に示すように、フォトレジスト膜ＰＲ４をマスクとしてドライエッチングを行うことで、絶縁膜ＩＦ６を貫通し、絶縁膜ＩＦ５の上面を露出する開口部を複数形成する。続いて、フォトレジスト膜ＰＲ４をマスクとしてイオン注入を行う。ここでは、エピタキシャル層ＥＰ内にｐ型不純物（例えばＢ（ホウ素））を打ち込む。このようにしてエピタキシャル層ＥＰにｐ型不純物を導入することで、隣り合うトレンチＧＴ同士の間に、ｐ型の半導体領域であるｐ型コラムＰＣを形成する。ｐ型コラムＰＣは、エピタキシャル層ＥＮの上面に沿うＸ方向において、トレンチＧＴから離間している。つまり、Ｘ方向においてトレンチＧＴと離間するエピタキシャル層ＥＮ内に、ｐ型不純物を導入することで、Ｘ方向においてｎ型コラムＮＣと隣り合うｐ型コラムＰＣを形成する。

【0067】

ここでは、ｐ型コラムＰＣは、ボディ領域ＢＲの下面から、トレンチＧＴより深い位置に亘ってエピタキシャル層ＥＮ内に形成されている。ｐ型コラムＰＣは、半導体層ＳＬには達していない。言い換えれば、ｐ型コラムＰＣと半導体層ＳＬとは互いに離間している。

【0068】

ｐ型コラムＰＣは、例えばそれぞれ注入エネルギーが異なる２回のイオン注入（多段注入）により形成する。各注入工程のドーズ量は、例えば２．５×１０^１３ｃｍ^－２である。ｐ型コラムＰＣのｐ型不純物濃度は、例えば２．５×１０^１８ｃｍ^－３である。

【0069】

次に、図示は省略するが、フォトレジスト膜ＰＲ４、絶縁膜ＩＦ６およびＩＦ５を除去する。続いて、図８を用いて説明した層間絶縁膜ＩＬの形成工程を行う。

【0070】

次に、図１７に示すように、図９～図１２を用いて説明した工程を行うことで、本実施の形態の半導体装置が完成する。

【0071】

＜半導体装置の構造＞
本実施の形態の半導体装置は、図１８に示すように、ｐ型コラムＰＣと、ｎ型のエピタキシャル層ＥＰおよびｎ型コラムＮＣからなるｎ型コラムとが横方向に交互に並ぶスーパージャンクション構造を有する、縦型パワーＭＯＳＦＥＴである。図１８に示す半導体装置は、エピタキシャル層ＥＮがｐ型ではなくｎ型である点と、隣り合うトレンチＧＴ同士の間の領域の下方にｐ型コラムＰＣを有する点とが、前記実施の形態１と異なる。ｐ型コラムＰＣは、エピタキシャル層ＥＮの上面に沿うＸ方向において、トレンチＧＴと離間するエピタキシャル層ＥＮ内に形成され、Ｘ方向においてｎ型コラムＮＣと隣り合っている。

【0072】

＜本実施の形態の効果＞
本実施の形態のように、ｎ型のエピタキシャル層ＥＮ内にｐ型コラムＰＣとｎ型コラムＮＣとをそれぞれイオン注入により形成した場合でも、前記実施の形態１と同様の効果を得られる。

【0073】

すなわち、ここでは、トレンチＧＴの直下に、トレンチＧＴを形成した際に使用したマスクを用いてｎ型不純物を導入することで、半導体層ＳＬに達するｎ型コラムＮＣを形成している。よって、トレンチＧＴとｎ型コラムＮＣとの相対的な位置にずれが生じることを防げる。このように、所望の位置にｎ型コラムＮＣを形成することで、トレンチＧＴとｐ型コラムＰＣとの相対的な位置にずれが生じることを防げる。つまり、ｐ型コラムＰＣ内のｐ型不純物が大きく拡散した場合、および、ｐ型コラムＰＣの形成位置がリソグラフィの合わせずれによりトレンチＧＴに近くなった場合でも、ｎ型コラムＮＣが存在することで、電流経路の幅を所望の大きさで確保できる。

【0074】

したがって、縦型パワーＭＯＳＦＥＴの耐圧を確保しながら、単位面積当たりに並ぶコラムの数を増やすことが容易となる。これにより、縦型パワーＭＯＳＦＥＴのオン抵抗を低減でき、半導体装置の性能を向上できる。

【0075】

以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【0076】

また、上記実施の形態では、Ｓｉ（シリコン）からなる基板およびエピタキシャル層を備えた半導体装置について説明したが、ＳｉではなくＳｉＣ（炭化ケイ素）を材料とした半導体装置でもよい。すなわち、半導体基板はＳｉＣにより構成されていてもよい。

【0077】

また、上記実施の形態ではｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、ＭＯＳＦＥＴはｐチャネル型であってもよい。ｐチャネル型のＭＯＳＦＥＴを形成する場合は、上述した半導体装置を構成する半導体領域のそれぞれを逆の導電型で形成すればよい。

【符号の説明】

【0078】

ＢＣ 拡散領域
ＢＲ ボディ領域
ＣＰ コンタクトプラグ
ＣＲ セル領域
ＣＶ 表面保護膜
ＥＮ、ＥＰ エピタキシャル層
ＧＥ ゲート電極
ＧＭ ゲート引き出し電極
ＧＴ トレンチ
ＩＦ１～ＩＦ６ 絶縁膜
ＩＬ 層間絶縁膜
ＮＣ ｎ型コラム
ＰＣ ｐ型コラム
ＰＥＲ 周辺領域
ＰＲ１～ＰＲ４ フォトレジスト膜
ＳＢ 半導体基板
ＳＬ 半導体層
ＳＭ ソース電極
ＳＲ ソース領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】