特開 2023-176899 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023176899

(43)【公開日】2023-12-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/739 20060101AFI20231206BHJP

   H01L 29/78 20060101ALI20231206BHJP

   H01L 21/336 20060101ALI20231206BHJP

   H01L 29/06 20060101ALI20231206BHJP

   H01L 29/861 20060101ALI20231206BHJP

【ＦＩ】

H01L29/78 655C

H01L29/78 652Q

H01L29/78 655B

H01L29/78 653C

H01L29/78 655G

H01L29/78 655F

H01L29/78 655D

H01L29/78 657D

H01L29/78 658H

H01L29/06 301V

H01L29/06 301G

H01L29/06 301F

H01L29/91 D

H01L29/91 L

H01L29/91 J

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022089469

(22)【出願日】2022-06-01

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】森塚 翼

(72)【発明者】

【氏名】白石 正樹

(72)【発明者】

【氏名】山住 宰豪

(72)【発明者】

【氏名】三好 智之

(57)【要約】

【課題】
ゲート共通配線領域やゲートパッド領域の近傍のアクティブ領域におけるキャリア集中を抑制してターンオフ耐量を確保することができる半導体装置を提供する。
【解決手段】
複数のスイッチング素子と、複数のスイッチング素子のゲートに共通に接続されたゲート共通配線１と、ゲート共通配線１に給電をするゲートパッドとを有する半導体装置において、ゲート共通配線１に重なるゲート共通配線領域６と、ゲートパッドに重なるゲートパッド領域とに、キャリア注入抑制領域１８を有することを特徴とする。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数のスイッチング素子と、前記複数のスイッチング素子のゲートに共通に接続されたゲート共通配線と、前記ゲート共通配線に給電をするゲートパッドとを有する半導体装置において、
前記ゲート共通配線に重なるゲート共通配線領域と、ゲートパッドに重なるゲートパッド領域とに、キャリア注入抑制領域を有することを特徴とする半導体装置。

【請求項2】

請求項１において、
前記複数のスイッチング素子を有するアクティブ領域を有し、
前記ゲート共通配線領域は、前記アクティブ領域を分割する部分を有し、
前記キャリア注入抑制領域は、分割された前記アクティブ領域に挟まれた前記ゲート共通配線領域に形成されていることを特徴とする半導体装置。

【請求項3】

請求項１において、
ターミネーション領域を有し、
前記ターミネーション領域にも前記キャリア注入抑制領域を有することを特徴とする半導体装置。

【請求項4】

請求項１において、
裏面側に設けられたコレクタ層を有し、
前記キャリア注入抑制領域は、前記コレクタ層と同じ導電型で前記コレクタ層より低濃度の層を有することを特徴とする半導体装置。

【請求項5】

請求項１において、
裏面側に設けられたコレクタ層と、前記コレクタ層に接続されたコレクタ電極とを有し、
前記キャリア注入抑制領域は、前記コレクタ層が無く、前記コレクタ層とは導電型の異なる層が前記コレクタ電極と直接接する領域であることを特徴とする半導体装置。

【請求項6】

請求項１において、
前記キャリア注入抑制領域は、軽イオン照射による低ライフタイム領域であることを特徴とする半導体装置。

【請求項7】

請求項１において、
前記キャリア注入抑制領域はホール注入抑制領域であることを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ＩＧＢＴなどのパワー半導体では、ターンオフ耐量（ＲＢＳＯＡ（Reverse Bias Safe Operating Area）耐量）を十分に確保する必要がある。

【0003】

ＩＧＢＴのターンオフ時の遮断能力を向上する技術としては、例えば特許文献１がある。特許文献１の段落０１２０～０１２３、図３２Ａ、図３２Ｂに示す構造は、ＩＧＢＴの中間領域（２）からエッジターミネーション領域（５）のコレクタ側からのキャリアの注入を抑制する構造となっており、図３２Ａには、アクティブセル領域（１）ではコレクタ層（１６）とメタル（２９）が接し、中間領域（２）とエッジターミネーション領域（５）ではｎバッファ層（１５）がメタル（２９）に接するＩＧＢＴが示されており、図３２Ｂには、アクティブセル領域（１）ではｐコレクタ層（１６）がメタル（２９）に接し、中間領域（２）とエッジターミネーション領域（５）ではｐコレクタ層（１６）より不純物濃度が低い低濃度ｐコレクタ層（１６’）がメタル（２９）と接するＩＧＢＴが示されており、その結果、ターンオフ動作時に中間領域（２）に存在する主接合ｐｎ接合部の電界強度を緩和し、局所的な電界強度の上昇を抑制しインパクトイオン化による電流集中起因の局所的な温度上昇による熱破壊を抑制する作用があることが記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】国際公開第２０１７／１１５４３４号

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＩＧＢＴがターンオフ時に破壊する一つの要因として、ターンオフ時にターミネーション領域から大量のホールなどのキャリアが注入されるため、アクティブ領域の周辺部（特にコーナー領域）でキャリア集中が発生し、電界が集中することで、破壊に至ることが考えられる。

【0006】

特許文献１の技術によれば、ターミネーション領域からのキャリアの注入が抑制されるため、アクティブ領域の周辺部におけるターンオフ時の破壊を抑制することができる。

【0007】

しかしながら、本願の発明者の検討によって、ゲートフィンガーとも呼ばれるゲート共通配線とゲートパッドの下部からもキャリアの注入が発生し、ゲート共通配線領域やゲートパッド領域の近傍のアクティブ領域でキャリア集中が発生し、破壊に至ることがあることが分かった。

【0008】

特許文献１では、ゲート共通配線に相当する特許文献１の図１の表面ゲート配線部（３）にはコレクタ側からのキャリアの注入を抑制する構造を採用しておらず、この問題を解決できていない。

【0009】

また、本願の発明者の検討によって、ターミネーション領域にキャリアの注入を抑制する構造の有無にかかわらず、例えばスイッチングスピードが速い場合にはアクティブ領域の周辺部よりも先にゲート共通配線領域やゲートパッド領域の近傍のアクティブ領域でキャリア集中が発生し、破壊に至ることがあることが分かった。

【0010】

この理由を、図１、図２、図１０から図１２を用いて説明する。

【0011】

図１は、半導体装置の平面図であり、図２は、図１の半導体装置のＡ部拡大図であり、図１０は、従来の半導体装置のＢ－Ｂ’断面図であり、図１１は、従来の半導体装置のＤ－Ｄ’断面図であり、図１２は、従来の半導体装置のＢ－Ｂ’断面図である。

【0012】

図１０に示すように、スイッチングスピードが遅い場合は、ゲート共通配線１に重なるゲート共通配線領域６とターミネーション領域４とにおけるホール２０が、アクティブ領域３に注入され、アクティブ領域３の周辺部でキャリア集中が発生する。図１１に示すように、アクティブ領域３に挟まれたゲート共通配線領域６においても、ホール２０がアクティブ領域３に注入され、ゲート共通配線領域６の近傍のアクティブ領域３でキャリア集中が発生する。しかし、図１０に示すように、スイッチングスピードが遅い場合は、アクティブ領域３の周辺部の方がホール２０が注入される量が多いので、アクティブ領域３の周辺部の方で破壊に至りやすい。

【0013】

一方、図１２に示すように、スイッチングスピードが速い場合は、ゲート共通配線領域６とターミネーション領域４とにおけるホール２０の一部が到達する前に、図１１に示すように、アクティブ領域３に挟まれたゲート共通配線領域６からのホール２０が注入される量が支配的になる場合があり、ゲート共通配線領域６の近傍のアクティブ領域３の方で破壊に至る可能性がある。また、図示しないゲートパッド領域の構造は、ゲート共通配線領域６と同様であるため、同様にゲートパッド領域の近傍のアクティブ領域３の方で破壊に至る可能性がある。

【0014】

したがって、ターンオフ耐量を確保するためには、ゲート共通配線領域６やゲートパッド領域においてもキャリアの注入を抑制する構造が必要であることが分かった。

【0015】

本発明が解決しようとする課題は、ゲート共通配線領域やゲートパッド領域の近傍のアクティブ領域におけるキャリア集中を抑制してターンオフ耐量を確保することができる半導体装置を提供することである。

【課題を解決するための手段】

【0016】

上記課題を解決するために、本発明の半導体装置は、例えば、複数のスイッチング素子と、前記複数のスイッチング素子のゲートに共通に接続されたゲート共通配線と、前記ゲート共通配線に給電をするゲートパッドとを有する半導体装置において、前記ゲート共通配線に重なるゲート共通配線領域と、ゲートパッドに重なるゲートパッド領域とに、キャリア注入抑制領域を有することを特徴とする。

【発明の効果】

【0017】

本発明の半導体装置によれば、ゲート共通配線領域やゲートパッド領域の近傍のアクティブ領域におけるキャリア集中を抑制してターンオフ耐量を確保することができる。

【図面の簡単な説明】

【0018】

【図1】半導体装置の平面図。

【図2】図１の半導体装置のＡ部拡大図。

【図3】実施例１の半導体装置のＢ－Ｂ’断面図。

【図4】実施例１の半導体装置のＣ－Ｃ’断面図。

【図5】実施例１の半導体装置のＤ－Ｄ’断面図。

【図6】実施例２の半導体装置のＢ－Ｂ’断面図。

【図7】実施例２の半導体装置のＤ－Ｄ’断面図。

【図8】実施例３の半導体装置のＢ－Ｂ’断面図。

【図9】実施例３の半導体装置のＤ－Ｄ’断面図。

【図10】従来の半導体装置のＢ－Ｂ’断面図。

【図11】従来の半導体装置のＤ－Ｄ’断面図。

【図12】従来の半導体装置のＢ－Ｂ’断面図。

【発明を実施するための形態】

【0019】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0020】

図１は、半導体装置の平面図であり、図２は、図１の半導体装置のＡ部拡大図であり、図３は、実施例１の半導体装置のＢ－Ｂ’断面図であり、図４は、実施例１の半導体装置のＣ－Ｃ’断面図であり、図５は、実施例１の半導体装置のＤ－Ｄ’断面図である。

【0021】

図１および図２に示すように、半導体装置１００は、複数のスイッチング素子が形成されたアクティブ領域３と、複数のスイッチング素子のゲート５に共通に接続されたゲート共通配線１と、ゲート共通配線１に給電をするゲートパッド２とを有する。ゲート共通配線１は、アクティブ領域３を分割する部分と、アクティブ領域３とターミネーション領域４との境界に形成された部分とを有する。

【0022】

なお、図１ではゲート５の図示は省略しており、図１および図２では、ゲート電極１３、エミッタ電極１４、フィールドプレート１５の図示は省略している。

【0023】

実施例１の半導体装置は、図３に示すように、アクティブ領域３にスイッチング素子としてＩＧＢＴを有している。具体的には、実施例１の半導体装置は、第１導電型（図３ではｎ型）のドリフト層７と、ドリフト層７の表面側に設けられた第２導電型（図３ではｐ型）のボディ層８と、トレンチ内に形成されたゲート５およびゲート絶縁膜１０と、ボディ層８の表面側に設けられた第１導電型のエミッタ層９と、ドリフト層７よりも裏面側に設けられた第２導電型のコレクタ層１７とを有している。

【0024】

ここでは第１導電型をｎ型、第２導電型をｐ型として説明しているが、第１導電型をｐ型、第２導電型をｎ型としてもよい。その場合、キャリアはホール２０ではなく電子となる。

【0025】

また、実施例１の半導体装置は、ドリフト層７とコレクタ層１７との間に設けられた第１導電型のバッファ層１６と、コレクタ層１７の裏面側に設けられたコレクタ電極１９と、ボディ層８およびエミッタ層９の表面側に設けられた層間絶縁膜１２と、層間絶縁膜１２に設けられたコンタクトホールを介してエミッタ層９及びボディ層８とコンタクトするエミッタ電極１４とを有する。

【0026】

実施例１の半導体装置は、ターミネーション領域４において、ドリフト層７の表面側に設けられた第２導電型のウェル層１１と、層間絶縁膜１２に設けられたコンタクトホールを介してウェル層１１とコンタクトするフィールドプレート１５とを有する。

【0027】

実施例１の半導体装置は、ゲート共通配線１に重なるゲート共通配線領域６において、ウェル層１１と、ゲート共通配線１と、層間絶縁膜１２に設けられたコンタクトホールを介してゲート共通配線１とコンタクトするゲート電極１３とを有する。図示しないが、ゲートパッド２に重なるゲートパッド領域の構造もゲート共通配線領域６とほぼ同様の構成になっている。

【0028】

図４に示すように、ゲート共通配線１とゲート５は接続されており、ゲート共通配線１とゲート５とゲートパッド２は例えばポリシリコンで形成されている。

【0029】

ここで、実施例１の半導体装置は、図３から図５に示すように、ゲート共通配線領域６と、図示しないゲートパッド領域とに、キャリア注入抑制領域１８を有する。これによって、ゲート共通配線領域６やゲートパッド領域の近傍のアクティブ領域３におけるキャリア集中を抑制してターンオフ耐量を確保することができる。

【0030】

図４および図５に示すように、キャリア注入抑制領域１８は、分割されたアクティブ領域３に挟まれたゲート共通配線領域６においても形成することが望ましい。これによって、分割されたアクティブ領域３に挟まれたゲート共通配線領域６の近傍のアクティブ領域３におけるキャリア集中を抑制してターンオフ耐量を確保することができる。

【0031】

また、図３に示すように、キャリア注入抑制領域１８は、ターミネーション領域４においても形成することが望ましい。これによって、アクティブ領域３の周辺部におけるキャリア集中を抑制してターンオフ耐量を確保することができる。なお、例えばスイッチングスピードが速い場合など、ターミネーション領域４からのホール注入が支配的ではない場合には、ターミネーション領域４についてはキャリア注入抑制領域１８を設けないようにしてもよい。

【0032】

実施例１では、キャリア注入抑制領域１８として、コレクタ層１７と同じ導電型でコレクタ層１７より低濃度の層を用いる例を示した。

【0033】

なお、各半導体層の不純物濃度は、例えば、ドリフト層は低濃度のｎ－型、エミッタ層９は高濃度のｎ＋型、キャリア注入抑制領域１８は低濃度のｐ－型である。

【実施例0034】

実施例２は、実施例１の変形例であり、実施例１と異なる点は、キャリア注入抑制領域１８の構造である。これ以外は実施例１と同じであるため、重複する説明は省略する。

【0035】

図６は、実施例２の半導体装置のＢ－Ｂ’断面図であり、図７は、実施例２の半導体装置のＤ－Ｄ’断面図である。

【0036】

実施例２のキャリア注入抑制領域１８は、コレクタ層１７が無く、コレクタ層１７とは導電型の異なる層（ここではバッファ層１６）がコレクタ電極１９と直接接する領域となっている。

【0037】

実施例１と比較すると、裏面側に低濃度のｐ－型の層を形成する必要がないので、製造が容易であるという利点がある。それ以外は実施例１と同様の効果を得ることができる。