(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023176909
(43)【公開日】2023-12-13
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231206BHJP
H10B 41/10 20230101ALI20231206BHJP
H10B 43/10 20230101ALI20231206BHJP
H01L 21/336 20060101ALI20231206BHJP
【ＦＩ】
H01L27/11582
H01L27/11519
H01L27/11565
H01L29/78 371
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022089484
(22)【出願日】2022-06-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】中塚 圭祐
(72)【発明者】
【氏名】内山 泰宏
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】一つの実施形態は、容易に多機能化できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体記憶装置の第１のチップにおいて、複数の第１の導電層は、第１の絶縁層を介して積層される。第１の半導体膜は、複数の第１の導電層を通って積層方向に延びる。第１のチップでは、複数の第１の導電層と第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。第２のチップにおいて、複数の第２の導電層は、第２の絶縁層を介して積層される。第２の半導体膜は、複数の第２の導電層を通って積層方向に延びる。第２のチップでは、複数の第２の導電層と第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数の第１の導電層の積層数と複数の第２の導電層の積層数とは互いに異なる。
【選択図】図１
【解決手段】一つの実施形態によれば、半導体記憶装置の第１のチップにおいて、複数の第１の導電層は、第１の絶縁層を介して積層される。第１の半導体膜は、複数の第１の導電層を通って積層方向に延びる。第１のチップでは、複数の第１の導電層と第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。第２のチップにおいて、複数の第２の導電層は、第２の絶縁層を介して積層される。第２の半導体膜は、複数の第２の導電層を通って積層方向に延びる。第２のチップでは、複数の第２の導電層と第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数の第１の導電層の積層数と複数の第２の導電層の積層数とは互いに異なる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記複数の第１の導電層の積層数と前記複数の第２の導電層の積層数とは互いに異なる
半導体記憶装置。
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記複数の第１の導電層の積層数と前記複数の第２の導電層の積層数とは互いに異なる
半導体記憶装置。
【請求項2】
前記複数の第１の導電層の積層数は、前記複数の第２の導電層の積層数より多い
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記複数の第１の導電層の積層数は、前記複数の第２の導電層の積層数より少ない
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記複数の第１の導電層の積層ピッチと前記複数の第２の導電層の積層ピッチとは互いに異なる
半導体記憶装置。
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記複数の第１の導電層の積層ピッチと前記複数の第２の導電層の積層ピッチとは互いに異なる
半導体記憶装置。
【請求項5】
前記複数の第１の導電層の積層ピッチは、前記複数の第２の導電層の積層ピッチより大きい
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項6】
前記複数の第１の導電層の積層ピッチは、前記複数の第２の導電層の積層ピッチより小さい
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項7】
第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
前記第１の絶縁膜と前記第１の半導体膜との間に配される第１の電荷蓄積膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
前記第２の絶縁膜と前記第２の半導体膜との間に配される第２の電荷蓄積膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記積層方向と交差する方向において、前記第１の電荷蓄積膜の膜厚と前記第２の電荷蓄積膜の膜厚とは互いに異なる
半導体記憶装置。
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
前記第１の絶縁膜と前記第１の半導体膜との間に配される第１の電荷蓄積膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
前記第２の絶縁膜と前記第２の半導体膜との間に配される第２の電荷蓄積膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記積層方向と交差する方向において、前記第１の電荷蓄積膜の膜厚と前記第２の電荷蓄積膜の膜厚とは互いに異なる
半導体記憶装置。
【請求項8】
前記第１の電荷蓄積膜の膜厚は、前記第２の電荷蓄積膜の膜厚より薄い
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項9】
前記第１の電荷蓄積膜の膜厚は、前記第２の電荷蓄積膜の膜厚より厚い
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項10】
第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
前記第１の絶縁膜と前記第１の半導体膜との間に配される第１の電荷蓄積膜と、
前記第１の電荷蓄積膜と前記第１の半導体膜との間に配される第３の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
前記第２の絶縁膜と前記第２の半導体膜との間に配される第２の電荷蓄積膜と、
前記第２の電荷蓄積膜と前記第２の半導体膜との間に配される第４の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記積層方向と交差する方向において、前記第３の絶縁膜の膜厚と前記第４の絶縁膜の膜厚とは互いに異なる
半導体記憶装置。
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第１のチップは、
第１の絶縁層を介して積層される複数の第１の導電層と、
前記複数の第１の導電層を通って積層方向に延びる第１の半導体膜と、
前記複数の第１の導電層と前記第１の半導体膜との間に配される第１の絶縁膜と、
前記第１の絶縁膜と前記第１の半導体膜との間に配される第１の電荷蓄積膜と、
前記第１の電荷蓄積膜と前記第１の半導体膜との間に配される第３の絶縁膜と、
を有し、
前記第１のチップでは、前記複数の第１の導電層と前記第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記第２のチップは、
第２の絶縁層を介して積層される複数の第２の導電層と、
前記複数の第２の導電層を通って積層方向に延びる第２の半導体膜と、
前記複数の第２の導電層と前記第２の半導体膜との間に配される第２の絶縁膜と、
前記第２の絶縁膜と前記第２の半導体膜との間に配される第２の電荷蓄積膜と、
前記第２の電荷蓄積膜と前記第２の半導体膜との間に配される第４の絶縁膜と、
を有し、
前記第２のチップでは、前記複数の第２の導電層と前記第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成され、
前記積層方向と交差する方向において、前記第３の絶縁膜の膜厚と前記第４の絶縁膜の膜厚とは互いに異なる
半導体記憶装置。
【請求項11】
前記第３の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚より薄い
請求項１０に記載の半導体記憶装置。
請求項１０に記載の半導体記憶装置。
【請求項12】
前記第３の絶縁膜の膜厚は、前記第４の絶縁膜の膜厚より厚い
請求項１０に記載の半導体記憶装置。
請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルアレイを有する半導体記憶装置は、メモリセルアレイにデータをライトしたり、メモリセルアレイからデータをリードしたりする。半導体記憶装置では、ライト処理及び／又はリード処理において、所定の機能が実現される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１４８０７１号公報
【特許文献2】特開２０１８－１５２４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、ライト処理及び／又はリード処理を容易に多機能化できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
一つの実施形態によれば、第１のチップと第２のチップと第３のチップとを有する半導体記憶装置が提供される。第２のチップは、第１のチップに接合される。第３のチップは、第１のチップと反対側で第２のチップに接合される。第１のチップは、複数の第１の導電層と第１の半導体膜と第１の絶縁膜とを有する。複数の第１の導電層は、第１の絶縁層を介して積層される。第１の半導体膜は、複数の第１の導電層を通って積層方向に延びる。第１の絶縁膜は、複数の第１の導電層と半導体膜との間に配される。第１のチップでは、複数の第１の導電層と第１の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。第２のチップは、複数の第２の導電層と第２の半導体膜と第２の絶縁膜とを有する。複数の第２の導電層は、第２の絶縁層を介して積層される。第２の半導体膜は、複数の第２の導電層を通って積層方向に延びる。第２の絶縁膜は、複数の第２の導電層と半導体膜との間に配される。第２のチップでは、複数の第２の導電層と第２の半導体膜とが交差する複数の交差位置に複数のメモリセルが形成される。複数の第１の導電層の積層数と複数の第２の導電層の積層数とは互いに異なる。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
【図2】第１の実施形態におけるブロックの構成を示す回路図。
【図3】第１の実施形態におけるチップ間の接続構成を示す図。
【図4】第１の実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。
【図5】第１の実施形態におけるメモリセルの構成を示す積層方向・平面方向の断面図。
【図6】第１の実施形態にかかるメモリセルアレイの構成を示す平面図。
【図7】第１の実施形態にかかるメモリセルアレイの構成を示す平面図。
【図8】第１の実施形態におけるプラグ接続部の構成を示す積層方向の断面図。
【図9】第１の実施形態におけるセル部の構成を示す積層方向の断面図。
【図10】第２の実施形態におけるブロックの構成を示す回路図。
【図11】第２の実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。
【図12】第２の実施形態における積層ピッチを示す積層方向の断面図。
【図13】第２の実施形態にかかる半導体記憶装置の構成を示す平面図。
【図14】第２の実施形態にかかる半導体記憶装置の構成を示す平面図。
【図15】第３の実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。
【図16】第３の実施形態におけるメモリセルの構成を示す平面方向の断面図。
【図17】第４の実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。
【図18】第４の実施形態におけるメモリセルの構成を示す平面方向の断面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、メモリセルアレイを有し、メモリセルアレイにデータをライトしたり、メモリセルアレイからデータをリードしたりするが、ライト処理及び／又はリード処理を多機能化するための工夫が施される。例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示すブロック図である。
第１の実施形態にかかる半導体記憶装置は、メモリセルアレイを有し、メモリセルアレイにデータをライトしたり、メモリセルアレイからデータをリードしたりするが、ライト処理及び／又はリード処理を多機能化するための工夫が施される。例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示すブロック図である。
【0009】
半導体記憶装置１は、複数のチップ１０＿１，１０＿２，２０を有する。複数のチップ１０＿１，１０＿２，２０のうち、チップ１０＿１，１０＿２は、それぞれ、メモリセルアレイ１１＿１，１１＿２を含み、アレイチップとも呼ばれる。チップ２０は、メモリセルアレイ１１＿１，１１＿２を制御するための回路を含み、回路チップとも呼ばれる。
【0010】
なお、チップ１０＿１，１０＿２は、互いに区別しない場合、チップ１０と表記する。メモリセルアレイ１１＿１，１１＿２は、互いに区別しない場合、メモリセルアレイ１１と表記する。また、図１では、半導体記憶装置１が２個のチップ（アレイチップ）１０＿１，１０＿２を含む構成が例示されるが、半導体記憶装置１は３個以上のアレイチップを含んでもよい。
【0011】
チップ１０＿１は、メモリセルアレイ１１＿１を含む。メモリセルアレイ１１＿１では、メモリセルトランジスタ（以下、単にメモリセル）が３次元的に複数配列される。チップ１０＿２は、メモリセルアレイ１１＿２を含む。メモリセルアレイ１１＿２では、メモリセルが３次元的に複数配列される。メモリセルアレイ１１＿１及びメモリセルアレイ１１＿２を含むメモリセルアレイ群１２は、複数のブロックＢＫを含む。ブロックＢＫは、ワード線ＷＬが共通接続される複数のメモリセルの集合である。ブロックＢＫは、複数のチップ１０＿１，１０＿２に分割配置される。ブロックＢＫがチップごとに分割される単位をサブブロックＳＢＫと呼ぶことにする。
【0012】
メモリセルアレイ群１２が複数のブロックＢＫ０～ＢＫ２を含む場合、メモリセルアレイ１１＿１は複数のサブブロックＳＢＫ０＿１～ＳＢＫ２＿１を含み、メモリセルアレイ１１＿２は複数のサブブロックＳＢＫ０＿２～ＳＢＫ２＿２を含む。サブブロックＳＢＫ内の複数のメモリセルは、ロウ及びカラムに対応付けられる。
【0013】
各サブブロックＳＢＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、ワード線ＷＬを共有する複数のメモリストリングＭＳの集合である。図１では、サブブロックＳＢＫが４つのストリングユニットＳＵ０～ＳＵ３を含む構成が例示される。
【0014】
ストリングユニットＳＵは、複数のメモリストリングＭＳを含む。メモリストリングＭＳは、直列接続される複数のメモリセルの集合を含む。
【0015】
なお、図１では、半導体記憶装置１が２個のチップ（アレイチップ）１０＿１，１０＿２を含む構成が例示されるが、半導体記憶装置１は３個以上のアレイチップを含んでもよい。それに応じて、メモリセルアレイ群１２は、３個以上のメモリセルアレイ１１を含んでもよい。メモリセルアレイ群１２内のブロックＢＫの個数、メモリセルアレイ１１内のサブブロックＳＢＫの個数は、任意である。サブブロックＳＢＫ内のストリングユニットＳＵの個数は、任意である。
【0016】
チップ２０は、メモリセルアレイ１１＿１，１１＿２を制御するための回路として、シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５を含む。
【0017】
シーケンサ２１は、チップ２０の各部を統括的に制御する。シーケンサ２１は、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、及びセンスアンプ２５にそれぞれ接続される。シーケンサ２１は、外部のコントローラＣＴＲから受けるコマンド・データに基づいて、半導体記憶装置１の動作を制御する。
【0018】
例えば、シーケンサ２１は、ライトコマンドに基づいて、ライト動作を制御する。シーケンサ２１は、ライト動作の制御において、メモリセルアレイ１１におけるアドレス指定されたメモリセルからデータをライトし、ライト完了通知をコントローラＣＴＲに返す。シーケンサ２１は、リードコマンドに基づいて、リード動作を制御する。シーケンサ２１は、リード動作の制御において、メモリセルアレイ１１におけるアドレス指定されたメモリセルからデータをリードし、リードデータをコントローラＣＴＲに返す。シーケンサ２１は、イレーズコマンドに基づいて、イレーズ動作を制御する。シーケンサ２１は、イレーズ動作の制御において、メモリセルアレイ１１における指定された領域のデータをイレーズし、イレーズ完了通知をコントローラＣＴＲに返す。
【0019】
電圧発生回路２２は、ロウドライバ２３及びセンスアンプ２５に接続される。電圧発生回路２２は、シーケンサ２１からの制御に応じて、ライト動作、リード動作、及びイレーズ動作等に用いられる電圧を発生させる。電圧発生回路２２は、発生された電圧をロウドライバ２３及び／又はセンスアンプ２５へ供給する。
【0020】
ロウドライバ２３は、ロウデコーダ２４に接続される。ロウドライバ２３は、シーケンサ２１からロウアドレス（例えば、ページアドレス）を受ける。ロウドライバ２３は、ロウアドレスに応じて、電圧発生回路２２から受ける電圧をロウデコーダ２４へ転送する。
【0021】
ロウデコーダ２４は、シーケンサ２１からロウアドレス（例えば、ブロックアドレス）を受ける。ロウデコーダ２４は、ロウアドレスをデコードする。ロウデコーダ２４は、デコード結果に応じて、メモリセルアレイ１１におけるアドレス指定されたブロックＢＫを選択する。
【0022】
ロウデコーダ２４は、複数のワード線ＷＬを介してメモリセルアレイ１１＿１，１１＿２に接続される。メモリセルアレイ１１＿１のワード線ＷＬとメモリセルアレイ１１＿２のワード線ＷＬとは、ロウデコーダ２４に共通に接続される。これにより、ロウデコーダ２４は、メモリセルアレイ１１＿１のワード線ＷＬとメモリセルアレイ１１＿２のワード線ＷＬとを並行して駆動することができる。
【0023】
ロウデコーダ２４は、複数の選択ゲート線ＳＧＳを介してメモリセルアレイ１１＿１，１１＿２に接続される。メモリセルアレイ１１＿１の選択ゲート線ＳＧＳとメモリセルアレイ１１＿２の選択ゲート線ＳＧＳとは、ロウデコーダ２４に共通に接続される。これにより、ロウデコーダ２４は、メモリセルアレイ１１＿１の選択ゲート線ＳＧＳとメモリセルアレイ１１＿２の選択ゲート線ＳＧＳとを並行して駆動することができる。
【0024】
ロウデコーダ２４は、複数の選択ゲート線ＳＧＤ＿１を介してメモリセルアレイ１１＿１に接続され、複数の選択ゲート線ＳＧＤ＿２を介してメモリセルアレイ１１＿２に接続される。メモリセルアレイ１１＿１の選択ゲート線ＳＧＤ＿１とメモリセルアレイ１１＿２の選択ゲート線ＳＧＤ＿２とは、ロウデコーダ２４にそれぞれ接続される。これにより、ロウデコーダ２４は、メモリセルアレイ１１＿１の選択ゲート線ＳＧＤ＿１とメモリセルアレイ１１＿２の選択ゲート線ＳＧＤ＿２とを、互いに独立して駆動することができる。
【0025】
センスアンプ２５は、複数のビット線ＢＬを介してメモリセルアレイ１１＿１，１１＿２に接続される。センスアンプ２５は、ライト動作時に、ライトデータに応じた電圧をメモリセルアレイ１１のビット線ＢＬに供給する。センスアンプ２５は、リード動作時に、メモリセルアレイ１１のビット線ＢＬにリードされたデータをセンスする。
【0026】
メモリセルアレイ１１＿１のビット線ＢＬとメモリセルアレイ１１＿２のビット線ＢＬとは、センスアンプ２５に共通に接続される。これにより、センスアンプ２５は、メモリセルアレイ１１＿１のビット線ＢＬとメモリセルアレイ１１＿２のビット線ＢＬとに対して、駆動又はセンスを並行して行うことができる。
【0027】
【0028】
各メモリセルアレイ１１の各サブブロックＳＢＫの各ストリングユニットＳＵは、複数のメモリストリングＭＳを有する。各メモリストリングＭＳは、複数のメモリセルＭＣ及び選択トランジスタＳＴ１，ＳＴ２を有する。各メモリストリングＭＳ内では、選択トランジスタＳＴ１，ＳＴ２間に複数のメモリセルＭＣが直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0029】
各ストリングユニットＳＵにおいて、複数のメモリストリングＭＳは、選択ゲート線ＳＧＤ，ＳＧＳ、ワード線ＷＬが共通に接続される。例えば、選択ゲート線ＳＧＤは、複数のメモリストリングＭＳの選択トランジスタＳＴ１のゲートに共通に接続される。ワード線ＷＬは、複数のメモリストリングＭＳのメモリセルＭＣのゲートに共通に接続される。選択ゲート線ＳＧＳは、複数のメモリストリングＭＳの選択トランジスタＳＴ２のゲートに共通に接続される。
【0030】
１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続される複数のメモリセルＭＣの集合は、セルユニットＣＵと称される。例えば、メモリセルＭＣがｐビットデータ（ｐは１以上の整数）を記憶する場合、セルユニットＣＵの記憶容量はｐページデータとして定義される。
【0031】
メモリセルアレイ１１＿１の各メモリストリングＭＳとメモリセルアレイ１１＿２の各メモリストリングＭＳとは、接続されるワード線ＷＬの本数が異なる。図２の例では、メモリセルアレイ１１＿１の各メモリストリングＭＳは６本のワード線ＷＬ０～ＷＬ５に接続され、メモリセルアレイ１１＿２の各メモリストリングＭＳは２本のワード線ＷＬ０～ＷＬ１に接続される。
【0032】
メモリセルアレイ１１＿１の各メモリストリングＭＳとメモリセルアレイ１１＿２の各メモリストリングＭＳとは、部分的に、ワード線ＷＬが並行して駆動可能に構成される。６本のワード線ＷＬ０～ＷＬ５のうち、２本のワード線ＷＬ０～ＷＬ１は、メモリセルアレイ１１＿１のメモリセルＭＣのゲートとメモリセルアレイ１１＿２のメモリセルＭＣのゲートとに共通に接続される。残りの４本のワード線ＷＬ２～ＷＬ５は、メモリセルアレイ１１＿１のメモリセルＭＣのゲートに接続され、メモリセルアレイ１１＿２のメモリセルＭＣのゲートに接続されない。
【0033】
メモリセルアレイ１１＿１の各メモリストリングＭＳとメモリセルアレイ１１＿２の各メモリストリングＭＳとは、選択ゲート線ＳＧＳが並行して駆動可能に構成される。選択ゲート線ＳＧＳは、メモリセルアレイ１１＿１の選択トランジスタＳＴ２のゲートとメモリセルアレイ１１＿２の選択トランジスタＳＴ２のゲートとに共通に接続される。
【0034】
すなわち、ロウデコーダ２４は、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでワード線ＷＬを部分的に並行して駆動可能であり、選択ゲート線ＳＧＳを並行して駆動可能である。これにより、ロウデコーダ２４におけるワード線ＷＬ、選択ゲート線ＳＧＳを駆動する部分の回路面積をコンパクトに抑えることができる。
【0035】
メモリセルアレイ１１＿１の複数のメモリストリングＭＳとメモリセルアレイ１１＿２の複数のメモリストリングＭＳと複数のビット線ＢＬ０～ＢＬｎとは、互いに対応する。メモリセルアレイ１１＿１の各メモリストリングＭＳは、対応するメモリセルアレイ１１＿２のメモリストリングＭＳと対応するビット線ＢＬを共有する。
【0036】
すなわち、センスアンプ２５は、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでビット線ＢＬを並行して駆動可能でありビット線ＢＬの電位を並行してセンス可能である。これにより、センスアンプ２５におけるビット線ＢＬを駆動する部分、センスする部分の回路面積をコンパクトに抑えることができる。
【0037】
メモリセルアレイ１１＿１の各メモリストリングＭＳとメモリセルアレイ１１＿２の各メモリストリングＭＳとは、選択トランジスタＳＴ１が互いに独立して駆動可能に構成される。選択ゲート線ＳＧＤは、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とで個別に接続される。選択ゲート線ＳＧＤ０＿１，ＳＧＤ１＿１，ＳＧＤ２＿１は、それぞれ、メモリセルアレイ１１＿１におけるストリングユニットＳＵ０，ＳＵ１，ＳＵ２の選択トランジスタＳＴ１のゲートに接続される。選択ゲート線ＳＧＤ０＿２，ＳＧＤ１＿２，ＳＧＤ２＿２は、それぞれ、メモリセルアレイ１１＿２におけるストリングユニットＳＵ０，ＳＵ１，ＳＵ２の選択トランジスタＳＴ１のゲートに接続される。
【0038】
すなわち、ロウデコーダ２４は、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とで選択ゲート線ＳＧＤ＿１，ＳＧＤ＿２を独立に駆動でき、メモリセルアレイ１１＿１及びメモリセルアレイ１１＿２の少なくとも一方を選択して駆動できる。これにより、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでライト動作及び／又はリード動作を互いに独立に行わせることができる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでライト動作及び／又はリード動作に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１とメモリセルアレイ１１＿２とを使い分けることができる。
【0039】
例えば、メモリセルアレイ１１＿１の各メモリストリングＭＳとメモリセルアレイ１１＿２の各メモリストリングＭＳとは、含まれるメモリセルＭＣの数が異なる。メモリセルアレイ１１＿１の各メモリストリングＭＳが６個のメモリセルＭＣ０～ＭＣ５を含み、メモリストリングＭＳにおける配線負荷が比較的大きい。メモリセルアレイ１１＿２の各メモリストリングＭＳが２個のメモリセルＭＣ０～ＭＣ１を含み、メモリストリングＭＳにおける配線負荷が比較的小さい。これにより、リード動作において、メモリセルアレイ１１＿１では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的小さく、ビット線ＢＬの充放電を低速に行い期間ｔＲの長い動作を実現でき、メモリセルアレイ１１＿２では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的大きく、ビット線ＢＬの充放電を高速に行い期間ｔＲの短い動作を実現できる。期間ｔＲは、半導体記憶装置１がリードコマンドを受信してからリード動作を完了するまでの時間であり、主としてセンスアンプ２５によるビット線ＢＬのセンス動作が行われる時間である。
【0040】
【0041】
チップ（回路チップ）２０の上側に、チップ（アレイチップ）１０＿１が配される。チップ２０の上面にチップ１０＿１が接合されてもよい。チップ１０＿１の上側に、チップ（アレイチップ）１０＿２が配される。チップ１０＿１の上面にチップ１０＿２が接合されてもよい。チップ１０＿２は、チップ２０の反対側でチップ１０＿１に接合される。すなわち、チップ２０の上にチップ１０＿１、チップ１０＿２が順に積層された構造が形成される。この構造は、メモリセルアレイ１１＿１，１１＿２が複数積層された構造であり、マルチスタックアレイとも呼ばれる。
【0042】
チップ１０＿１，１０＿２のそれぞれにおいて、メモリセルアレイ１１＿１，１１＿２は、セル部及びプラグ接続部を含む。セル部は、複数のメモリセルＭＣが配列される領域である。プラグ接続部は、セル部に対して、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤが平面方向に引き出され、それぞれ、コンタクトプラグに接続される領域である。
【0043】
チップ１０＿１の選択ゲート線ＳＧＤ＿１とチップ１０＿２の選択ゲート線ＳＧＤ＿２とは、チップ２０のロウデコーダ２４に互いに個別に接続される。選択ゲート線ＳＧＤ＿１は、メモリセルアレイ１１＿１のプラグ接続部に接続される。選択ゲート線ＳＧＤ＿２は、メモリセルアレイ１１＿１のプラグ接続部をプラグ接続部から絶縁された状態で通過し、メモリセルアレイ１１＿２のプラグ接続部に接続される。選択ゲート線ＳＧＤ＿１と選択ゲート線ＳＧＤ＿２とは、互いに電気的に絶縁される。
【0044】
チップ１０＿１のワード線ＷＬとチップ１０＿２のワード線ＷＬとは、チップ２０のロウデコーダ２４に共通に接続される。ワード線ＷＬは、メモリセルアレイ１１＿１のプラグ接続部とメモリセルアレイ１１＿２のプラグ接続部とに接続される。
【0045】
チップ１０＿１の選択ゲート線ＳＧＳとチップ１０＿２の選択ゲート線ＳＧＳとは、チップ２０のロウデコーダ２４に共通に接続される。選択ゲート線ＳＧＳは、メモリセルアレイ１１＿１のプラグ接続部とメモリセルアレイ１１＿２のプラグ接続部とに接続される。
【0046】
チップ１０＿１のビット線ＢＬとチップ１０＿２のビット線ＢＬとは、チップ２０のセンスアンプ２５に共通に接続される。ビット線ＢＬは、メモリセルアレイ１１＿１のセル部とメモリセルアレイ１１＿２のセル部とに接続される。
【0047】
【0048】
半導体記憶装置１では、複数のチップ２０，１０＿１，１０＿２が積層される。チップ２０の＋Ｚ側に、チップ１０＿１が配される。チップ１０＿１の＋Ｚ側に、チップ１０＿２が配される。すなわち、チップ２０の＋Ｚ側に、チップ１０＿１，１０＿２が順に積層される。チップ２０の＋Ｚ側にチップ１０＿１，１０＿２が順に接合される構造は、メモリセルアレイ１１＿１，１１＿２が順に積層され、マルチスタックアレイとも呼ばれる。
【0049】
なお、マルチスタックアレイにおける積層されるチップ（アレイチップ）１０の個数は、２個に限定されず、３個以上であってもよい。
【0050】
チップ２０の＋Ｚ側の面に、チップ１０＿１が接合される。チップ１０＿１は、直接接合で接合されてもよい。チップ２０は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ１と電極ＰＤ１とを有する。チップ１０＿１は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ２とを有する。チップ２０，１０＿１の接合面ＢＦ１では、チップ２０の絶縁膜ＤＬ１とチップ１０＿１の絶縁膜ＤＬ２とが接合され、チップ２０の電極ＰＤ１とチップ１０＿１の電極ＰＤ２とが接合される。
【0051】
チップ１０＿１の＋Ｚ側の面に、チップ１０＿２が接合される。チップ１０＿２は、チップ２０の反対側でチップ１０＿１に接合される。チップ１０＿２は、直接接合で接合されてもよい。チップ１０＿１は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ３とを有する。チップ１０＿２は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ３と電極ＰＤ４とを有する。チップ１０＿１，１０＿２の接合面ＢＦ２では、チップ１０＿１の絶縁膜ＤＬ２とチップ１０＿２の絶縁膜ＤＬ３とが接合され、チップ１０＿１の電極ＰＤ３とチップ１０＿２の電極ＰＤ４とが接合される。
【0052】
チップ２０は、基板４、トランジスタＴｒ、電極ＰＤ１、配線構造ＷＳ－１～ＷＳ－９、絶縁膜ＤＬ１を有する。基板４は、チップ２０における－Ｚ側に配され、ＸＹ方向に板状延びる。基板４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板４は、＋Ｚ側の表面４ａを有する。トランジスタＴｒは、メモリセルアレイ１１を制御するための回路（シーケンサ２１、電圧発生回路２２、ロウドライバ２３、ロウデコーダ２４、センスアンプ２５など）の回路素子として機能する。トランジスタＴｒは、基板２００の表面２００ａに導電膜として配されるゲート電極、基板２００内の表面２００ａ近傍に半導体領域として配されるソース電極・ドレイン電極などを含む。電極ＰＤ１は、前述のように、チップ２０，１０＿１の接合面ＢＦ１にその表面が露出するように配される。各配線構造ＷＳ－１～ＷＳ－９は、主としてＺ方向に延びて、トランジスタＴｒのゲート電極、ソース電極・ドレイン電極などを電極ＰＤ１へ接続する。
【0053】
チップ１０＿１は、積層体ＳＳＴ１、導電層１０３、導電層１０４、複数の柱状体ＣＬ１、複数のプラグＣＰ１、複数のプラグＣＰ２、複数の導電膜ＢＬ、電極ＰＤ２、電極ＰＤ３、絶縁膜ＤＬ２を有する。積層体ＳＳＴ１では、複数の導電層１０２が絶縁層１０１を介してＺ方向に積層される。積層体ＳＳＴ１では、導電層１０２と絶縁層１０１とが交互に複数回積層される。導電層１０２のＺ方向厚さと絶縁層１０１のＺ方向厚さとは、互いに略均等であってもよい。複数の導電層１０２は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。
【0054】
各導電層１０２は、ＸＹ方向に板状に延びる。各柱状体ＣＬ１は、複数の導電層１０２を通ってＺ方向に延びる。各柱状体ＣＬ１は、積層体ＳＳＴ１をＺ方向に貫通してもよい。各柱状体ＣＬ１は、Ｚ方向に柱状に延びる。各柱状体ＣＬ１は、チャネル領域として機能する半導体膜ＣＨ（図５参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層１０２と複数の柱状体ＣＬ１とが交差する複数の交差位置、すなわち複数の導電層１０２と複数の半導体膜ＣＨとが交差する複数の交差位置に複数のメモリセルＭＣが形成される。
【0055】
各柱状体ＣＬ１は、図５（ａ）、図５（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。図５（ａ）は、メモリセルＭＣの構成を示すＸＺ断面図であり、図４のＡ部分の拡大断面図である。図５（ｂ）は、メモリセルＭＣの構成を示すＸＹ断面図であり、図５（ａ）をＢ－Ｂ線に沿って切った場合の断面を示す。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図５（ａ）、図５（ｂ）に点線で囲って示す部分がメモリセルＭＣとして機能する。
【0056】
柱状体ＣＬ１における半導体膜ＣＨは、図４に示すように、＋Ｚ側端で導電層１０３に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層１０３は、＋Ｚ側が導電層１０４で覆われる。導電層１０３，１０４は、ソース線ＳＬ（図２参照）として機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。
【0057】
また、各導電層１０２は、Ｙ方向幅が互いに均等であってもよい。複数の導電層１０２は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層１０２は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿１におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。
【0058】
複数のプラグＣＰ１は、複数の導電層１０２に対応する。各プラグＣＰ１は、Ｚ方向における電極ＰＤ１及び対応する導電層１０２の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する導電層１０２に電気的に接続される。これにより、プラグＣＰ１は、電極ＰＤ２及び対応する導電層１０２を電気的に接続する。各導電層１０２は、プラグＣＰ１、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ２０のトランジスタＴｒに接続され得る。
【0059】
複数のプラグＣＰ２は、複数の電極ＰＤ２に対応し、複数の電極ＰＤ３に対応する。各プラグＣＰ２は、Ｚ方向における対応する電極ＰＤ２及び対応する電極ＰＤ３の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延びて複数の導電層１０２を貫通し、＋Ｚ側端が対応する電極ＰＤ３に電気的に接続される。各プラグＣＰ２は、その外側面が絶縁膜で覆われ導電層１０２から絶縁された状態で導電層１０２を貫通する。これにより、プラグＣＰ２は、対応する電極ＰＤ２及び対応する電極ＰＤ３を電気的に接続する。
【0060】
複数の導電膜ＢＬは、積層体ＳＳＴ１の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬ１に対応する。各導電膜ＢＬは、対応する柱状体ＣＬ１の－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ２に電気的に接続される。これにより、ビット線ＢＬが電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。
【0061】
電極ＰＤ２は、前述のように、チップ２０，１０＿１の接合面ＢＦ１にその表面が露出するように配される。電極ＰＤ３は、前述のように、チップ１０＿１，１０＿２の接合面ＢＦ２にその表面が露出するように配される。
【0062】
チップ１０＿２は、積層体ＳＳＴ２、導電層１０３、導電層１０４、複数の柱状体ＣＬ２、複数のプラグＣＰ３、複数の導電膜ＢＬ、電極ＰＤ４、絶縁膜ＤＬ２を有する。積層体ＳＳＴ２では、複数の導電層１０２が絶縁層１０１を介してＺ方向に積層される。積層体ＳＳＴ１では、導電層１０２と絶縁層１０１とが交互に複数回積層される。導電層１０２のＺ方向厚さと絶縁層１０１のＺ方向厚さとは、互いに略均等であってもよい。複数の導電層１０２は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。
【0063】
各導電層１０２は、ＸＹ方向に板状に延びる。各柱状体ＣＬ２は、複数の導電層１０２を通ってＺ方向に延びる。各柱状体ＣＬ２は、積層体ＳＳＴ２をＺ方向に貫通してもよい。各柱状体ＣＬ２は、Ｚ方向に柱状に延びる。各柱状体ＣＬ２は、チャネル領域として機能する半導体膜ＣＨ（図５参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層１０２と複数の柱状体ＣＬ２とが交差する複数の交差位置、すなわち複数の導電層１０２と複数の半導体膜ＣＨとが交差する複数の交差位置に複数のメモリセルＭＣが形成される。
【0064】
各柱状体ＣＬ２は、図５（ａ）、図５（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図５（ａ）、図５（ｂ）に点線で囲って示す部分がメモリセルＭＣとして機能する。
【0065】
柱状体ＣＬ２における半導体膜ＣＨは、図４に示すように、＋Ｚ側端で導電層１０３に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層１０３は、＋Ｚ側が導電層１０４で覆われる。導電層１０３，１０４は、ソース線ＳＬ（図２参照）として機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。
【0066】
また、各導電層１０２は、Ｙ方向幅が互いに均等であってもよい。複数の導電層１０２は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層１０２は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿２におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。
【0067】
複数のプラグＣＰ３は、複数の導電層１０２に対応する。各プラグＣＰ３は、Ｚ方向における電極ＰＤ４及び対応する導電層１０２の間に配され、－Ｚ側端が電極ＰＤ４に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する導電層１０２に電気的に接続される。これにより、プラグＣＰ３は、電極ＰＤ４及び対応する導電層１０２を電気的に接続する。各導電層１０２は、プラグＣＰ３、電極ＰＤ４、電極ＰＤ３、プラグＣＰ２、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ２０のトランジスタＴｒに接続され得る。
【0068】
複数の導電膜ＢＬは、積層体ＳＳＴ２の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬ２に対応する。各導電膜ＢＬは、対応する柱状体ＣＬ２の－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ４に電気的に接続される。これにより、ビット線ＢＬがプラグ（図示せず）、電極ＰＤ４、電極ＰＤ３、プラグ（図示せず）、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。
【0069】
電極ＰＤ４は、前述のように、チップ１０＿１，１０＿２の接合面ＢＦ２にその表面が露出するように配される。
【0070】
チップ１０＿１とチップ１０＿２とを比較すると、選択ゲート線ＳＧＤ＿１からチップ２０に延びるラインと選択ゲート線ＳＧＤ＿２からチップ２０に延びるラインとが互いに絶縁されている。チップ１０＿１の最も－Ｚ側の導電層１０２からチップ２０のトランジスタＴｒに至る接続構成（プラグＣＰ１→電極ＰＤ２→電極ＰＤ１→配線構造ＷＳ－８）とチップ１０＿２の最も－Ｚ側の導電層１０２からチップ２０のトランジスタＴｒに至る接続構成（プラグＣＰ３→電極ＰＤ４→電極ＰＤ３→プラグＣＰ２→電極ＰＤ２→電極ＰＤ１→配線構造ＷＳ－９）とが互いに絶縁されている。これにより、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでライト動作及び／又はリード動作を互いに独立に行わせることができる。
【0071】
また、積層体ＳＳＴ１における導電層１０２の積層数と積層体ＳＳＴ２における導電層１０２の積層数とは互いに異なる。積層体ＳＳＴ１における導電層１０２の積層ピッチと積層体ＳＳＴ２における導電層１０２の積層ピッチとは、互いに略均等であってもよい。ここで、導電層１０２の積層ピッチとは、導電層１０２の膜厚と絶縁層１０１の膜厚との合計に略等しい。これに応じて、積層体ＳＳＴ１を貫通する柱状体ＣＬ１の半導体膜ＣＨと積層体ＳＳＴ２を貫通する柱状体ＣＬ２の半導体膜ＣＨとは、Ｚ方向長さが異なる。これにより、メモリセルアレイ１１＿１の各メモリストリングＭＳの配線負荷（＝√｛（配線抵抗）×（配線容量）｝）とメモリセルアレイ１１＿２の各メモリストリングＭＳの配線負荷とが互いに異なり、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、リード動作における期間ｔＲが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでリード動作に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１とメモリセルアレイ１１＿２とを使い分けることができる。
【0072】
例えば、積層体ＳＳＴ１における導電層１０２の積層数は、積層体ＳＳＴ２における導電層１０２の積層数より多い。図４の例では、積層体ＳＳＴ１における導電層１０２の積層数が８層であり、積層体ＳＳＴ２における導電層１０２の積層数が４層であるが、特に限定されない。例えば、積層体ＳＳＴ２における導電層１０２の積層数は、積層体ＳＳＴ１における導電層１０２の積層数の３／４以下であってもよい。例えば、積層体ＳＳＴ２における導電層１０２の積層数は、積層体ＳＳＴ１における導電層１０２の積層数の１／２以下であってもよい。これに応じて、積層体ＳＳＴ１を貫通する柱状体ＣＬ１における半導体膜ＣＨのＺ方向長さは、積層体ＳＳＴ２を貫通する柱状体ＣＬ２における半導体膜ＣＨのＺ方向長さより長い。これにより、メモリセルアレイ１１＿１の各メモリストリングＭＳの配線負荷は、メモリセルアレイ１１＿２の各メモリストリングＭＳの配線負荷より大きい。これにより、リード動作において、メモリセルアレイ１１＿１では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的小さく、ビット線ＢＬの充放電を低速に行い期間ｔＲの長い動作を実現でき、メモリセルアレイ１１＿２では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的大きく、ビット線ＢＬの充放電を高速に行い期間ｔＲの短い動作を実現できる。
【0073】
ここで、メモリセルアレイ１１＿１は、積層体ＳＳＴ１における導電層１０２の積層数が多く、製造コストが高いが、メモリセルアレイ１１＿２は、積層体ＳＳＴ２における導電層１０２の積層数が少なく、製造コストが低い。すなわち、コストは高いが高速なリード動作が要求される場合、メモリセルアレイ１１＿１を用いてリード動作を行い、低速であるが安いコストでのリード動作が要求される場合、メモリセルアレイ１１＿２を用いてリード動作を行うことができる。
【0074】
なお、複数の配線構造ＷＳ－１～ＷＳ－９のうち、配線構造ＷＳ－１～ＷＳ－４，ＷＳ－８は、チップ１０＿１の導電層１０２に電気的に接続され、チップ１０＿２の導電層１０２に電気的に接続されない。配線構造ＷＳ－５～ＷＳ－７は、チップ１０＿１の導電層１０２とチップ１０＿２の導電層１０２との両方に電気的に接続される。配線構造ＷＳ－９は、チップ１０＿１の導電層１０２に電気的に接続されず、チップ１０＿２の導電層１０２に電気的に接続される。これにより、積層体ＳＳＴ１における導電層１０２の積層数が積層体ＳＳＴ２における導電層１０２の積層数より多くなることに適した構造が実現され得る。
【0075】
あるいは、図示しないが、積層体ＳＳＴ１における導電層１０２の積層数は、積層体ＳＳＴ２における導電層１０２の積層数より少なくてもよい。これに応じて、積層体ＳＳＴ１を貫通する柱状体ＣＬ１における半導体膜ＣＨのＺ方向長さは、積層体ＳＳＴ２を貫通する柱状体ＣＬ２における半導体膜ＣＨのＺ方向長さより短くなる。これにより、メモリセルアレイ１１＿１の各メモリストリングＭＳの配線負荷は、メモリセルアレイ１１＿２の各メモリストリングＭＳの配線負荷より小さくなる。これにより、リード動作において、メモリセルアレイ１１＿１では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的大きく、ビット線ＢＬの充放電を高速に行い期間ｔＲの短い動作を実現でき、メモリセルアレイ１１＿２では、選択メモリストリングＭＳのセル電流ＩＣｅｌｌが比較的小さく、ビット線ＢＬの充放電を低速に行い期間ｔＲの長い動作を実現できる。
【0076】
【0077】
メモリセルアレイ１１＿２では、＋Ｙ側から－Ｙ側へ順に、ブロックＢＫ０，ＢＫ１，ＢＫ２，ＢＫ３が並ぶ。各ブロックＢＫでは、複数の導電層１０２がＺ方向に離間して積層される。例えば、各ブロックＢＫでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ１、選択ゲート線ＳＧＤとして機能する４層の導電層１０２が積層される。各ブロックＢＫのＹ方向側面には、ＸＺ方向に延びるスリットＳＬＴが配される。スリットＳＬＴは、複数のブロックＢＫを電気的に分離する。
【0078】
ブロックＢＫは、セル部及びプラグ接続部を有する。
【0079】
セル部には、複数の柱状体ＣＬが配される。各柱状体ＣＬは、Ｚ方向に延びる。柱状体ＣＬは、メモリストリングＭＳ（図２参照）に対応する。複数の柱状体ＣＬは、ＸＹ方向に２次元的に配列される。図６の例では、Ｘ方向に向かって４列に配置される。柱状体ＣＬの配列の列数は、３列以下でもよいし、５列以上でもよい。複数の柱状体ＣＬは、千鳥状に配列されてもよいし、格子状に配列されてもよい。
【0080】
柱状体ＣＬの＋Ｚ側には、複数のビット線ＢＬが、互いにＸ方向に並び、それぞれＹ方向に延びる。柱状体ＣＬはいずれかのビット線ＢＬに接続される。
【0081】
プラグ接続部は、セル部のＸ方向両側に配される。プラグ接続部は、ＣＰ３領域を含む。
【0082】
ＣＰ３領域には、複数のプラグＣＰ３が配される。各プラグＣＰ３は、Ｚ方向に延びる。プラグＣＰ３は、１つの導電層１０２と電気的に接続され、他の導電層１０２と電気的に接続されない。以下、ワード線ＷＬ０，ＷＬ１として機能する導電層１０２と接続されるプラグＣＰ３を限定する場合、プラグＣＰ３＿ｗ０、ＣＰ３＿ｗ１と表記する。選択ゲート線ＳＧＤ，ＳＧＳとして機能する導電層１０２と接続されるプラグＣＰ３を限定する場合、プラグＣＰ３＿ｄ、ＣＰ３＿ｓと表記する。図６の例では、メモリセルアレイ１１＿２のＸ方向端部からセル部に向かって、プラグＣＰ３＿ｓ、ＣＰ３＿ｗ０、ＣＰ３＿ｗ１、プラグＣＰ３＿ｄが順に配置される。プラグＣＰ３は、１列に配置されてもよいし、千鳥状に２列で配置されてもよい。
【0083】
プラグＣＰ３の－Ｚ側には、導電層１１１が配される。導電層１１１は、プラグＣＰ３の－Ｚ側端に電気的に接続され、プラグＣＰ３との接続位置から隣り合うブロックＢＫまで＋Ｙ方向又は－Ｙ方向に延びる。例えば、導電層１１１は、ブロックＢＫ０におけるプラグＣＰ３との接続位置からブロックＢＫ１における電極ＰＤ４との接続位置まで－Ｙ方向に延びる。隣り合うブロックＢＫにおいて、導電層１１１の－Ｚ側には、プラグＣＰ３に対応した位置で電極ＰＤ４が配され、それ以外の位置で絶縁層１１２が配される。電極ＰＤ４は、－Ｚ側の面が接合面ＢＦ２に露出される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ２に露出される。
【0084】
【0085】
メモリセルアレイ１１＿１では、各ブロックＢＫがセル部及びプラグ接続部を有する点でメモリセルアレイ１１＿２と同様である。また、セル部の構成がメモリセルアレイ１１＿２と同様である。
【0086】
プラグ接続部は、セル部のＸ方向両側に配される。プラグ接続部は、ＣＰ１領域及びＣＰ２領域を含む。
【0087】
ＣＰ１領域には、複数のプラグＣＰ１が配される。各プラグＣＰ１は、Ｚ方向に延びる。プラグＣＰ１は、１つの導電層１０２と電気的に接続され、他の導電層１０２と電気的に接続されない。以下、ワード線ＷＬ０～ＷＬ５として機能する導電層１０２と接続されるプラグＣＰ１を限定する場合、プラグＣＰ１＿ｗ０～ＣＰ１＿ｗ５と表記する。選択ゲート線ＳＧＤ，ＳＧＳとして機能する導電層１０２と接続されるプラグＣＰ１を限定する場合、プラグＣＰ１＿ｄ、ＣＰ１＿ｓと表記する。図７の例では、メモリセルアレイ１１＿１のＸ方向端部からセル部に向かって、プラグＣＰ１＿ｓ、ＣＰ１＿ｗ０、ＣＰ１＿ｗ１、ＣＰ１＿ｗ２、ＣＰ１＿ｗ３、ＣＰ１＿ｗ４、ＣＰ１＿ｗ５、プラグＣＰ１＿ｄが順に配置される。プラグＣＰ１は、１列に配置されてもよいし、千鳥状に２列で配置されてもよい。
【0088】
プラグＣＰ１＿ｄの－Ｚ側には、導電層１１１が配される。導電層１１１は、プラグＣＰ１の－Ｚ側端に電気的に接続され、プラグＣＰ１との接続位置で電極ＰＤ２に接続される。電極ＰＤ２は、－Ｚ側の面が接合面ＢＦ１に露出される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0089】
他のプラグＣＰ１＿ｓ～ＣＰ１＿ｗ５の－Ｚ側には、導電層１１１が配される。導電層１１１は、プラグＣＰ１の－Ｚ側端に電気的に接続され、プラグＣＰ１との接続位置から隣り合うブロックＢＫまで＋Ｙ方向又は－Ｙ方向に延びる。例えば、導電層１１１は、ブロックＢＫ０におけるプラグＣＰ１との接続位置からブロックＢＫ１における電極ＰＤ４との接続位置まで－Ｙ方向に延びる。隣り合うブロックＢＫにおいて、導電層１１１の－Ｚ側には、プラグＣＰ２に対応する位置で電極ＰＤ２が配され、それ以外の位置で絶縁層１１２が配される。電極ＰＤ２は、－Ｚ側の面が接合面ＢＦ１に露出される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0090】
ＣＰ２領域には、複数のプラグＣＰ２が配される。各プラグＣＰ２は、Ｚ方向に延びる。プラグＣＰ２は、メモリセルアレイ１１＿１の導電層１０２に電気的に接続されない。プラグＣＰ２は、メモリセルアレイ１１＿２における１つの導電層１０２と電気的に接続され、他の導電層１０２と電気的に接続されない。以下、ワード線ＷＬ０、ＷＬ１として機能する導電層１０２と接続されるプラグＣＰ２を限定する場合、プラグＣＰ２＿ｗ０、ＣＰ２＿ｗ１と表記する。選択ゲート線ＳＧＤ，ＳＧＳとして機能する導電層１０２と接続されるプラグＣＰ２を限定する場合、プラグＣＰ２＿ｄ、ＣＰ２＿ｓと表記する。図７の例では、メモリセルアレイ１１＿１のＸ方向端部からセル部に向かって、プラグＣＰ２＿ｓ、ＣＰ２＿ｗ０、ＣＰ２＿ｗ１、プラグＣＰ２＿ｄが順に配置される。プラグＣＰ２は、１列に配置されてもよいし、千鳥状に２列で配置されてもよい。
【0091】
プラグＣＰ２＿ｄの－Ｚ側には、導電層１１１が配される。導電層１１１は、プラグＣＰ２の－Ｚ側端に電気的に接続され、プラグＣＰ２との接続位置で電極ＰＤ２に接続される。電極ＰＤ２は、－Ｚ側の面が接合面ＢＦ１に露出される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0092】
プラグＣＰ２＿ｄ以外のプラグＣＰ１＿ｓ～ＣＰ１＿ｗ１の－Ｚ側には、導電層１１１が配される。導電層１１１は、プラグＣＰ２＿ｓ～ＣＰ２＿ｗ１の－Ｚ側端に電気的に接続される。導電層１１１は、プラグＣＰ２＿ｓ～ＣＰ２＿ｗ１との接続位置で、－Ｚ側で電極ＰＤ２に接続される。電極ＰＤ２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0093】
導電層１１１は、ブロックＢＫにおけるプラグＣＰ２＿ｓ～ＣＰ２＿ｗ１との接続位置から隣り合うブロックＢＫにおけるプラグＣＰ２＿ｓ～ＣＰ２＿ｗ１との接続位置まで＋Ｙ方向又は－Ｙ方向に延びる。
【0094】
例えば、導電層１１１は、ブロックＢＫ０におけるプラグＣＰ１＿ｓ～ＣＰ１＿ｗ１との接続位置からブロックＢＫ１におけるプラグＣＰ２＿ｓ～ＣＰ２＿ｗ１との接続位置まで－Ｙ方向に延びる。プラグＣＰ１＿ｓ～ＣＰ１＿ｗ１とプラグＣＰ２＿ｓ～ＣＰ２＿ｗ１とは、互いに対応する。プラグＣＰ１＿ｓ～ＣＰ１＿ｗ１のそれぞれは、対応するプラグＣＰ２と導電層１１１を介して電気的に接続される。
【0095】
図７に示すメモリセルアレイ１１＿１の平面構成と図６に示すメモリセルアレイ１１＿２の平面構成とを比べると、ＣＰ１領域におけるプラグＣＰ１の個数がＣＰ３領域におけるプラグＣＰ３の個数より多い。ＣＰ２領域におけるプラグＣＰ２の個数がＣＰ３領域におけるプラグＣＰ３の個数と等しい。
【0096】
【0097】
プラグ接続部では、チップ２０，１０＿１，１０＿２が順に積層され接合される。チップ２０とチップ１０＿１とは、電極ＰＤ１及び電極ＰＤ２を介して互いに電気的に接続される。チップ１０＿１とチップ１０＿２とは、電極ＰＤ３及び電極ＰＤ４を介して互いに電気的に接続される。
【0098】
チップ１０＿１は、メモリセルアレイ１１＿１及びその配線を含む。チップ１０＿１は、絶縁層１０１，１０７，１１０，１１２，１１４、スリットＳＬＴ、導電層１０２，１０３，１０４，１１１、導電体１０６，１０８，１０９を有する。
【0099】
メモリセルアレイ１１＿１では、絶縁層１０１と導電層１０２とが交互に複数回積層される。複数の導電層１０２は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。
【0100】
ワード線ＷＬ５，ＷＬ４，ＷＬ３，ＷＬ２，ＷＬ１，ＷＬ０として機能する導電層１０２を限定する場合、導電層１０２＿ｗ５，１０２＿ｗ４，１０２＿ｗ３，１０２＿ｗ２，１０２＿ｗ１，１０２＿ｗ０と表記する。選択ゲート線ＳＧＤ、ＳＧＳとして機能する導電層１０２を限定する場合、導電層１０２＿ｄ，１０２＿ｓと表記する。
【0101】
絶縁層１０１は、シリコン酸化物等の絶縁物で形成され得る。導電層１０２は、タングステン等の金属を主成分とする材料、導電性が付与された半導体等の導電物で形成され得る。
【0102】
複数の導電層１０２は、ＸＺ方向に延びるスリットＳＬＴを介して他のブロックＢＫの導電層１０２から電気的に分離される。スリットＳＬＴは、シリコン酸化物等の絶縁物で形成され得る。
【0103】
導電層１０２＿ｓの＋Ｚ側に、絶縁層１０１を介して導電層１０３が配される。導電層１０３の＋Ｚ側に導電層１０４が配される。導電層１０４は、導電層１０３の＋Ｚ側の面を覆う。導電層１０３及び導電層１０４は、ソース線ＳＬとして機能する。導電層１０４の＋Ｚ側は、絶縁層１１４で覆われる。絶縁層１１４は、＋Ｚ側に面が接合面ＢＦ２に露出される。
【0104】
導電層１０３は、導電性が付与された半導体（例えば、ポリシリコン）で形成され得る。導電層１０４は、アルミニウム等の金属を主成分とする材料で形成され得る。
【0105】
導電層１０２の－Ｚ側にプラグＣＰ１が配される。プラグＣＰ１は、柱形状を有し、例えば円柱形状を有する。プラグＣＰ１は、導電体１０６及び絶縁層１０７を含む。導電体１０６は、柱形状を有し、例えば円柱形状を有する。絶縁層１０７は、導電体１０６の側面を覆う。絶縁層１０７は、筒形状を有し、例えば、円筒形状を有する。
【0106】
導電体１０６は、＋Ｚ側端が所定の導電層１０２に接続される。導電体１０６は、その側面が絶縁層１０７を介して他の導電層１０２から電気的に絶縁された状態で、他の導電層１０２を貫通する。導電体１０６は、－Ｚ側端が導電層１１１を介して電極ＰＤ２に接続される。これにより、導電体１０６は、所定の導電層１０２及び電極ＰＤ２を電気的に接続する。導電体１０６は、銅等の金属を主成分とする材料で形成され得る。絶縁層１０７は、シリコン酸化物等の絶縁物で形成され得る。
【0107】
図８の例では、プラグＣＰ１＿ｗ５が例示される。プラグＣＰ１＿ｗ５は、導電体１０６の＋Ｚ側端が導電層１０２＿ｗ５に接続される。プラグＣＰ１＿ｗ５は、その側面が絶縁層１０７を介して他の導電層１０２から電気的に絶縁された状態で、導電層１０２＿ｄを貫通する。プラグＣＰ１＿ｗ５は、－Ｚ側端が導電層１１１を介して電極ＰＤ２に接続される。
【0108】
導電層１１１の－Ｚ側に絶縁層１１２が配される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0109】
複数の導電層１０２をＺ方向に貫通してプラグＣＰ２が延びる。プラグＣＰ２は、柱形状を有し、例えば円柱形状を有する。プラグＣＰ２は、導電体１０９及び絶縁層１１０を含む。導電体１０９は、柱形状を有し、例えば円柱形状を有する。絶縁層１１０は、導電体１０９の側面を覆う。絶縁層１１０は、筒形状を有し、例えば、円筒形状を有する。
【0110】
プラグＣＰ２が配されるＣＰ２領域には、プラグＣＰ２の＋Ｚ側に、導電層１０３，１０４が配されず、導電体１０８が配される。導電体１０９は、＋Ｚ側端が導電体１０８を介して電極ＰＤ３に接続される。導電体１０９は、その側面が絶縁層１１０を介して複数の導電層１０２から電気的に絶縁された状態で、複数の導電層１０２を貫通する。導電体１０９は、－Ｚ側端が導電層１１１を介して電極ＰＤ２に接続される。これにより、導電体１０９は、電極ＰＤ２及び電極ＰＤ３を電気的に接続する。導電体１０９は、銅等の金属を主成分とする材料で形成され得る。絶縁層１１０は、シリコン酸化物等の絶縁物で形成され得る。
【0111】
チップ１０＿２は、メモリセルアレイ１１＿２及びその配線を含む。チップ１０＿２は、絶縁層１０１，１１２，１１７、スリットＳＬＴ、導電層１０２，１０３，１０４，１１１、導電体１１６を有する。
【0112】
メモリセルアレイ１１＿２では、絶縁層１０１と導電層１０２とが交互に複数回積層される。複数の導電層１０２は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。
【0113】
ワード線ＷＬ１，ＷＬ０として機能する導電層１０２を限定する場合、導電層１０２＿ｗ１，１０２＿ｗ０と表記する。選択ゲート線ＳＧＤ、ＳＧＳとして機能する導電層１０２を限定する場合、導電層１０２＿ｄ，１０２＿ｓと表記する。
【0114】
絶縁層１０１は、シリコン酸化物等の絶縁物で形成され得る。導電層１０２は、タングステン等の金属を主成分とする材料、導電性が付与された半導体等の導電物で形成され得る。
【0115】
複数の導電層１０２は、ＸＺ方向に延びるスリットＳＬＴを介して他のブロックＢＫの導電層１０２から電気的に分離される。スリットＳＬＴは、シリコン酸化物等の絶縁物で形成され得る。
【0116】
導電層１０２＿ｓの＋Ｚ側に、絶縁層１０１を介して導電層１０３が配される。導電層１０３の＋Ｚ側に導電層１０４が配される。導電層１０４は、導電層１０３の＋Ｚ側の面を覆う。導電層１０３及び導電層１０４は、ソース線ＳＬとして機能する。
【0117】
導電層１０３は、導電性が付与された半導体で形成され得る。導電層１０４は、アルミニウム等の金属を主成分とする材料で形成され得る。
【0118】
導電層１０２の－Ｚ側にプラグＣＰ３が配される。プラグＣＰ３は、柱形状を有し、例えば円柱形状を有する。プラグＣＰ３は、導電体１１６及び絶縁層１１７を含む。導電体１１６は、柱形状を有し、例えば円柱形状を有する。絶縁層１１７は、導電体１１６の側面を覆う。絶縁層１１７は、筒形状を有し、例えば、円筒形状を有する。
【0119】
導電体１１６は、＋Ｚ側端が所定の導電層１０２に接続される。導電体１１６は、その側面が絶縁層１１７を介して他の導電層１０２から電気的に絶縁された状態で、他の導電層１０２を貫通する。導電体１１６は、－Ｚ側端が導電層１１１を介して電極ＰＤ４に接続される。これにより、導電体１１６は、所定の導電層１０２に選択的に電気的に接続される。導電体１１６は、銅等の金属を主成分とする材料で形成され得る。絶縁層１１７は、シリコン酸化物等の絶縁物で形成され得る。
【0120】
図８の例では、プラグＣＰ３＿ｗ１が例示される。プラグＣＰ３＿ｗ１は、導電体１１６の＋Ｚ側端が導電層１０２＿ｗ１に接続される。プラグＣＰ３＿ｗ１は、その側面が絶縁層１１７を介して他の導電層１０２から電気的に絶縁された状態で、導電層１０２＿ｄを貫通する。
【0121】
導電層１１１の－Ｚ側に絶縁層１１２が配される。絶縁層１１２は、－Ｚ側の面が接合面ＢＦ２に露出される。
【0122】
チップ２０は、基板２００、絶縁層２０１，２０２，２０９、ゲート電極２０３、導電体２０４，２０６，２０８，２１０及び導電層２０５，２０７を有する。
【0123】
基板２００における表面近傍には、ウェル領域及び素子分離領域が配される。基板２００は、半導体（例えば、シリコン）で形成され得る。素子分離領域は、ウェル領域を他のウェル領域から電気的に分離する。素子分離領域には、絶縁層２０１が配される。絶縁層２０１は、シリコン酸化物等の絶縁物で形成され得る。
【0124】
基板２００の＋Ｚ側には、絶縁層２０２が配される。絶縁層２０２は、シリコン酸化物等の絶縁物で形成され得る。
【0125】
トランジスタＴｒは、基板２００の表面２００ａにゲート電極２０３、基板２００内の表面２００ａ近傍にソース電極・ドレイン電極などを含む。ゲート電極２０３は、導電性が付与された半導体（例えば、ポリシリコン）で形成され得る。ソース電極・ドレイン電極は、基板２００における不純物を含む領域として形成され得る。
【0126】
ソース電極・ドレイン電極は、それぞれ、導電体２０４を介して導電層２０５に接続される。導電体２０４は、Ｚ方向に延びる。導電層２０５は、導電体２０６を介して導電層２０７に接続される。導電体２０６は、Ｚ方向に延びる。導電層２０７は、導電体２０８を介して電極ＰＤ１に接続される。導電体２０８は、Ｚ方向に延びる。導電体２０４，２０６，２０８，２１０及び導電層２０５，２０７は、アルミニウム又は銅などの金属を主成分とする材料で形成され得る。
【0127】
絶縁層２０２の＋Ｚ側には、電極ＰＤ２に対応した位置で電極ＰＤ１が配され、それ以外の位置で絶縁層２０９が配される。電極ＰＤ１は、銅などの金属を主成分とする材料で形成され得る。絶縁層２０９は、シリコン酸化物等の絶縁物で形成され得る。
【0128】
メモリセルアレイ１１＿１の断面構成とメモリセルアレイ１１＿２の断面構成とを比べると、メモリセルアレイ１１＿１における導電層１０２の積層数がメモリセルアレイ１１＿２における導電層１０２の積層数より多い。メモリセルアレイ１１＿１における導電層１０２の積層ピッチは、メモリセルアレイ１１＿２における導電層１０２の積層ピッチと均等である。メモリセルアレイ１１＿１における積層体ＳＳＴ１のＺ方向高さは、メモリセルアレイ１１＿２における積層体ＳＳＴ２のＺ方向高さより高い。
【0129】
【0130】
図９に示すように、チップ１０＿１には柱状体ＣＬ１が配され、チップ１０＿２には柱状体ＣＬ２が配される。
【0131】
チップ１０＿２において、柱状体ＣＬ２は、積層体ＳＳＴ２内をＺ方向に延びて、複数の導電層１０２を貫通する。図９の例では、柱状体ＣＬ２は、４層の導電層１０２を貫通する。柱状体ＣＬ２は、＋Ｚ側端が導電層１０３に接続され、－Ｚ側端が導電体ＣＰ３に接続される。導電体ＣＰ３は、－Ｚ側の面が導電体ＣＰ４に接続される。導電体ＣＰ４は、Ｚ方向に延び、－Ｚ側端が導電膜ＢＬに接続される。
【0132】
柱状体ＣＬ２は、Ｚ方向に沿った軸を有する柱形状を構成する。柱状体ＣＬ２では、軸から外側へ順に、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２が配される点は前述の通りである（図５（ａ）、図５（ｂ）参照）。半導体膜ＣＨは、＋Ｚ側端で絶縁膜ＣＲの＋Ｚ側端を覆うとともに導電層１０３に接触する。半導体膜ＣＨは、－Ｚ側端で半導体層ＣＡに接触する。半導体層ＣＡは、ポリシリコンなどの半導体で形成され得る。半導体層ＣＡは、－Ｚ側の面がプラグＣＰ３に接触する。プラグＣＰ３は、－Ｚ側端がプラグＣＰ４に接触する。プラグＣＰ４は、－Ｚ側端が導電膜ＢＬに接触する。導電層１０３はソース線ＳＬとして機能し、導電膜ＢＬはビット線として機能する。これにより、半導体膜ＣＨは、＋Ｚ側端がソース線ＳＬに電気的に接続され、－Ｚ側端がビット線ＢＬに電気的に接続され、メモリストリングＭＳにおけるチャネル領域として機能する。
【0133】
チップ１０＿２では、複数の導電層１０２と柱状体ＣＬ２とが交差する複数の交差位置に、Ｚ方向に並ぶ複数のメモリセルＭＣが形成される。Ｚ方向に並ぶ複数のメモリセルＭＣは、メモリストリングＭＳに含まれる複数のメモリセルＭＣ（図２参照）に相当する。複数の導電層１０２と複数の柱状体ＣＬ２とが交差する複数の交差位置に、ＸＹＺ方向に配列される複数のメモリセルＭＣが形成される。
【0134】
導電膜ＢＬは、Ｙ方向に延びる。導電膜ＢＬは、積層体ＳＳＴ１からＹ方向にシフトした位置で－Ｚ側の面がプラグＣＰ６を介して電極ＰＤ４に接続される。電極ＰＤ４は、－Ｚ側の面が接合面ＢＦ２に露出される。
【0135】
チップ１０＿１において、柱状体ＣＬ１は、積層体ＳＳＴ１内をＺ方向に延びて、複数の導電層１０２を貫通する。図９の例では、柱状体ＣＬ２は、８層の導電層１０２を貫通する。柱状体ＣＬ２は、＋Ｚ側端が導電層１０３に接続され、－Ｚ側端が導電体ＣＰ３に接続される。導電体ＣＰ３は、－Ｚ側の面が導電体ＣＰ４に接続される。導電体ＣＰ４は、Ｚ方向に延び、－Ｚ側端が導電膜ＢＬに接続される。
【0136】
柱状体ＣＬ１は、Ｚ方向に沿った軸を有する柱形状を構成する。柱状体ＣＬ１では、軸から外側へ順に、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２が配される点は前述の通りである（図５（ａ）、図５（ｂ）参照）。半導体膜ＣＨは、＋Ｚ側端で絶縁膜ＣＲの＋Ｚ側端を覆うとともに導電層１０３に接触する。半導体膜ＣＨは、－Ｚ側端で半導体層ＣＡに接触する。半導体層ＣＡは、ポリシリコンなどの半導体で形成され得る。半導体層ＣＡは、－Ｚ側の面がプラグＣＰ３に接触する。プラグＣＰ３は、－Ｚ側端がプラグＣＰ４に接触する。プラグＣＰ４は、－Ｚ側端が導電膜ＢＬに接触する。導電層１０３はソース線ＳＬとして機能し、導電膜ＢＬはビット線として機能する。これにより、半導体膜ＣＨは、＋Ｚ側端がソース線ＳＬに電気的に接続され、－Ｚ側端がビット線ＢＬに電気的に接続され、メモリストリングＭＳにおけるチャネル領域として機能する。
【0137】
チップ１０＿１では、複数の導電層１０２と柱状体ＣＬ１とが交差する複数の交差位置に、Ｚ方向に並ぶ複数のメモリセルＭＣが形成される。Ｚ方向に並ぶ複数のメモリセルＭＣは、メモリストリングＭＳに含まれる複数のメモリセルＭＣ（図２参照）に相当する。複数の導電層１０２と複数の柱状体ＣＬ１とが交差する複数の交差位置に、ＸＹＺ方向に配列される複数のメモリセルＭＣが形成される。
【0138】
導電膜ＢＬは、Ｙ方向に延びる。導電膜ＢＬは、積層体ＳＳＴ１からＹ方向にシフトした位置で－Ｚ側の面がプラグＣＰ６を介して電極ＰＤ２に接続される。電極ＰＤ２は、－Ｚ側の面が接合面ＢＦ１に露出される。
【0139】
また、導電膜ＢＬは、積層体ＳＳＴ１からＹ方向にシフトした位置で＋Ｚ側の面がプラグＣＰ５を介して電極ＰＤ３に接続される。電極ＰＤ３は、＋Ｚ側の面が接合面ＢＦ２に露出され、電極ＰＤ４に接触する。
【0140】
すなわち、チップ１０のトランジスタＴｒに対して、メモリセルアレイ１１＿１の柱状体ＣＬ１とメモリセルアレイ１１＿２の柱状体ＣＬ２とが電気的に並列接続される。
【0141】
メモリセルアレイ１１＿１の断面構成とメモリセルアレイ１１＿２の断面構成とを比べると、メモリセルアレイ１１＿１における導電層１０２の積層数がメモリセルアレイ１１＿２における導電層１０２の積層数より多い。メモリセルアレイ１１＿１における導電層１０２の積層ピッチは、メモリセルアレイ１１＿２における導電層１０２の積層ピッチと均等である。メモリセルアレイ１１＿１における柱状体ＣＬ１のＺ方向高さは、メモリセルアレイ１１＿２における柱状体ＣＬ２のＺ方向高さより高い。メモリセルアレイ１１＿１における半導体膜ＣＨのＺ方向高さは、メモリセルアレイ１１＿２における半導体膜ＣＨのＺ方向高さより高い。メモリセルアレイ１１＿１における導電層１０２と柱状体ＣＬ１との交差位置の数は、メモリセルアレイ１１＿２における導電層１０２と柱状体ＣＬ２との交差位置の数より多い。メモリセルアレイ１１＿１におけるＺ方向に並ぶメモリセルＭＣの数は、メモリセルアレイ１１＿２におけるＺ方向に並ぶメモリセルＭＣの数より多い。
【0142】
以上のように、第１の実施形態では、半導体記憶装置１において、Ｚ方向に配置される積層体ＳＳＴ１と積層体ＳＳＴ２との間で導電層１０２の積層数を異ならせる。これにより、積層体ＳＳＴ１を貫通する半導体膜ＣＨと積層体ＳＳＴ２を貫通する半導体膜ＣＨとは、Ｚ方向長さが異なる。このため、メモリセルアレイ１１＿１の各メモリストリングＭＳの配線負荷とメモリセルアレイ１１＿２の各メモリストリングＭＳの配線負荷とが互いに異なり、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とは、リード動作における期間ｔＲが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでリード動作に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１とメモリセルアレイ１１＿２とを使い分けることができる。したがって、半導体記憶装置１におけるリード処理を容易に多機能化でき、様々な要求に並行して対応することができる。
【0143】
なお、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２とでワード線ＷＬを共通接続しながら別駆動するための構成は、ビット線ＢＬを共通接続し選択ゲート線ＳＧＤ＿１，ＳＧＤ＿２を独立接続する構成（図３参照）に限定されない。ビット線ＢＬ＿１，ＢＬ＿２を独立接続し選択ゲート線ＳＧＤを共通接続する構成であってもよい。この場合、ビット線ＢＬ＿１がメモリセルアレイ１１＿１のセル部に接続され、ビット線ＢＬ＿２がメモリセルアレイ１１＿２のセル部に接続され、ビット線ＢＬ＿１，ＢＬ＿２が互いに絶縁される。
【0144】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１ｉについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体記憶装置１ｉについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0145】
第１の実施形態では、積層体ＳＳＴ１と積層体ＳＳＴ２との間で導電層１０２の積層数を異ならせる構造が例示されるが、第２の実施形態では、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとの間で導電層１０２の積層ピッチを異ならせる構造が例示される。
【0146】
半導体記憶装置１ｉでは、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとの間で、ワード線ＷＬとして機能する導電層１０２の積層数が均等である。これに応じて、図１０に示すように、チップ１０＿１ｉのメモリセルアレイ１１＿１ｉの各メモリストリングＭＳとチップ１０＿２ｉのメモリセルアレイ１１＿２ｉの各メモリストリングＭＳとは、接続されるワード線ＷＬの本数が均等である。図１０は、半導体記憶装置１ｉにおけるブロックＢＫの構成を示す回路図である。これに応じて、メモリセルアレイ１１＿１ｉの各メモリストリングＭＳとメモリセルアレイ１１＿２ｉの各メモリストリングＭＳとは、含まれるメモリセルＭＣの数が均等である。
【0147】
図１０の例では、メモリセルアレイ１１＿１ｉの各メモリストリングＭＳとメモリセルアレイ１１＿２ｉの各メモリストリングＭＳとは、それぞれ、６本のワード線ＷＬ０～ＷＬ５に接続される。これに応じて、メモリセルアレイ１１＿１ｉの各メモリストリングＭＳとメモリセルアレイ１１＿２ｉの各メモリストリングＭＳとは、それぞれ、６個のメモリセルＭＣ０～ＭＣ５を含む。
【0148】
半導体記憶装置１ｉでは、図１１及び図１２に示すように、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１と積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２とは互いに異なる。図１１は、半導体記憶装置１ｉの構成を示すＸＺ断面図である。図１２は、積層ピッチを示すＸＺ断面図である。図１２（ａ）は、図１１のＥ部分の拡大断面図であり、図１２（ｂ）は、図１１のＦ部分の拡大断面図である。
【0149】
積層ピッチＰ０＿１～Ｐ６＿１と積層ピッチＰ０＿２～Ｐ６＿２との違いに応じて、積層体ＳＳＴ１における導電層１０２のＺ方向膜厚と積層体ＳＳＴ２ｉにおける導電層１０２のＺ方向膜厚とは互いに異なる。これにより、メモリセルアレイ１１＿１ｉにおけるワード線ＷＬの配線負荷とメモリセルアレイ１１＿２ｉにおけるワード線ＷＬの配線負荷とが互いに異なり、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとは、ライト動作におけるライト時間が互いに異なる。すなわち、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとでライト動作に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとを使い分けることができる。
【0150】
例えば、図１１及び図１２に示すように、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１は、積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２より大きい。積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１が互いに均等であり、積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２が互いに均等であれば、次の数式１が成り立つ。
Ｐ０＿１≒Ｐ１＿１≒Ｐ２＿１≒Ｐ３＿１≒Ｐ４＿１≒Ｐ５＿１≒Ｐ６＿１＞Ｐ０＿２≒Ｐ１＿２≒Ｐ２＿２≒Ｐ３＿２≒Ｐ４＿２≒Ｐ５＿２≒Ｐ６＿２・・・数式１
Ｐ０＿１≒Ｐ１＿１≒Ｐ２＿１≒Ｐ３＿１≒Ｐ４＿１≒Ｐ５＿１≒Ｐ６＿１＞Ｐ０＿２≒Ｐ１＿２≒Ｐ２＿２≒Ｐ３＿２≒Ｐ４＿２≒Ｐ５＿２≒Ｐ６＿２・・・数式１
【0151】
数式１で示す関係に応じて、積層体ＳＳＴ１における導電層１０２のＺ方向膜厚は、積層体ＳＳＴ２ｉにおける導電層１０２のＺ方向膜厚より厚くなる。これにより、メモリセルアレイ１１＿１ｉにおけるワード線ＷＬの配線負荷は、メモリセルアレイ１１＿２ｉにおけるワード線ＷＬの配線負荷より小さくなる。これにより、ライト動作において、メモリセルアレイ１１＿１ｉでは、ワード線ＷＬの充放電を高速に行いライト時間の短い動作を実現でき、メモリセルアレイ１１＿２ｉでは、ワード線ＷＬの充放電を低速に行いライト時間の長い動作を実現できる。ライト時間は、半導体記憶装置１ｉがライトコマンドを受信してからライト完了通知を返すまでの時間である。
【0152】
ここで、メモリセルアレイ１１＿１ｉは、積層体ＳＳＴ１における導電層１０２の積層ピッチが大きく、製造コストが高いが、メモリセルアレイ１１＿２ｉは、積層体ＳＳＴ２ｉにおける導電層１０２の積層ピッチが小さく、製造コストが低い。すなわち、コストは高いが高速なライト動作が要求される場合、メモリセルアレイ１１＿１ｉを用いてライト動作を行い、低速であるが安いコストでのライト動作が要求される場合、メモリセルアレイ１１＿２ｉを用いてライト動作を行うことができる。
【0153】
なお、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとで導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰが５％～２０％異なることが望ましい。例えば、積層体ＳＳＴ１における導電層１０２の積層ピッチＰ＊＿１が積層体ＳＳＴ２ｉにおける導電層１０２の積層ピッチＰ＊＿２より大きい場合、次の数式２が成り立つことが望ましい。
１．０５≦Ｐ０＿１／Ｐ０＿２≦１．２０， １．０５≦Ｐ１＿１／Ｐ１＿２≦１．２０， １．０５≦Ｐ２＿１／Ｐ２＿２≦１．２０， １．０５≦Ｐ３＿１／Ｐ３＿２≦１．２０， １．０５≦Ｐ４＿１／Ｐ４＿２≦１．２０， １．０５≦Ｐ５＿１／Ｐ５＿２≦１．２０， １．０５≦Ｐ６＿１／Ｐ６＿２≦１．２０・・・数式２
１．０５≦Ｐ０＿１／Ｐ０＿２≦１．２０， １．０５≦Ｐ１＿１／Ｐ１＿２≦１．２０， １．０５≦Ｐ２＿１／Ｐ２＿２≦１．２０， １．０５≦Ｐ３＿１／Ｐ３＿２≦１．２０， １．０５≦Ｐ４＿１／Ｐ４＿２≦１．２０， １．０５≦Ｐ５＿１／Ｐ５＿２≦１．２０， １．０５≦Ｐ６＿１／Ｐ６＿２≦１．２０・・・数式２
【0154】
数式２が成り立つことにより、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとで性能の有意差を出すことができる。
【0155】
また、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとで導電層１０２の積層ピッチＰが異なり、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとで導電層１０２の積層数が等しいことに応じて、積層体ＳＳＴ１のＺ方向高さと積層体ＳＳＴ２ｉのＺ方向高さとは互いに異なっていてもよい。これに応じて、メモリセルアレイ１１＿１ｉにおける各柱状体ＣＬ１のＺ方向高さとメモリセルアレイ１１＿２ｉにおける各柱状体ＣＬ２のＺ方向高さとは互いに異なっていてもよい。
【0156】
図１１及び図１２の場合、積層体ＳＳＴ１の導電層１０２の積層ピッチＰが積層体ＳＳＴ２ｉの導電層１０２の積層ピッチＰより大きく、積層体ＳＳＴ１と積層体ＳＳＴ２ｉとで導電層１０２の積層数が等しいことに応じて、積層体ＳＳＴ１のＺ方向高さが積層体ＳＳＴ２ｉのＺ方向高さより高い。メモリセルアレイ１１＿１ｉにおける柱状体ＣＬ１のＺ方向高さがメモリセルアレイ１１＿２ｉにおける柱状体ＣＬ２のＺ方向高さより高い。
【0157】
また、各積層ピッチＰは、導電層１０２の膜厚と絶縁層１０１の膜厚との合計に略等しい。積層体ＳＳＴ１において、各積層ピッチＰが互いに略等しくてもよい。各積層ピッチＰに占める導電層１０２の膜厚の割合は、互いに略等しくてもよい。導電層１０２の膜厚と絶縁層１０１の膜厚とがほぼ等しくてもよい。各積層ピッチＰに占める導電層１０２の膜厚の割合は、約５０％であってもよい。同様に、積層体ＳＳＴ２において、各積層ピッチＰが互いに略等しくてもよい。各積層ピッチＰに占める導電層１０２の膜厚の割合は、互いに略等しくてもよい。導電層１０２の膜厚と絶縁層１０１の膜厚とがほぼ等しくてもよい。各積層ピッチＰに占める導電層１０２の膜厚の割合は、約５０％であってもよい。
【0158】
あるいは、図示しないが、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１は、積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２より小さくてもよい。これにより、積層体ＳＳＴ１における導電層１０２のＺ方向膜厚は、積層体ＳＳＴ２ｉにおける導電層１０２のＺ方向膜厚より薄くなり得る。これにより、メモリセルアレイ１１＿１ｉにおけるワード線ＷＬの配線負荷は、メモリセルアレイ１１＿２ｉにおけるワード線ＷＬの配線負荷より大きくなる。これにより、ライト動作において、メモリセルアレイ１１＿１ｉでは、ワード線ＷＬの充放電を低速に行いライト時間の長い動作を実現でき、メモリセルアレイ１１＿２ｉでは、ワード線ＷＬの充放電を高速に行いライト時間の短い動作を実現できる。
【0159】
また、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１と積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２とが互いに異なる。これに応じて、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔とメモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔とが異なり、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとはデータリテンション特性が異なる。すなわち、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとでリードデータの信頼性に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとを使い分けることができる。
【0160】
例えば、図１１及び図１２に示すように、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１は、積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２より大きい。これに応じて、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔（図１２（ｂ）参照）は、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣのＺ方向間隔（図１２（ａ）参照）より大きくなる。これにより、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのデータリテンション特性は、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣのデータリテンション特性より良好になる。このため、リード動作において、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣから信頼性の高いデータをリードでき、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣから信頼性の低いデータをリードできる。
【0161】
ここで、メモリセルアレイ１１＿１ｉは、積層体ＳＳＴ１における導電層１０２の積層ピッチが大きく、製造コストが高いが、メモリセルアレイ１１＿２ｉは、積層体ＳＳＴ２ｉにおける導電層１０２の積層ピッチが小さく、製造コストが低い。すなわち、コストは高いが信頼性の高いリード動作が要求される場合、メモリセルアレイ１１＿１ｉを用いてリード動作を行い、信頼性は低いが安いコストでのリード動作が要求される場合、メモリセルアレイ１１＿２ｉを用いてリード動作を行うことができる。
【0162】
なお、メモリセルアレイ１１＿１ｉのメモリストリングＭＳにおけるメモリセルＭＣの個数とメモリセルアレイ１１＿２のメモリストリングＭＳにおけるメモリセルＭＣの個数とは均等であってもよい。
【0163】
あるいは、図示しないが、積層体ＳＳＴ１における導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿１～Ｐ６＿１は、積層体ＳＳＴ２ｉにおける導電層１０２＿ｓ～１０２＿ｄの積層ピッチＰ０＿２～Ｐ６＿２より小さくてもよい。これに応じて、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔は、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣのＺ方向間隔より小さくなる。これにより、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのデータリテンション特性は、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣのデータリテンション特性より劣化する。このため、リード動作において、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣから信頼性の低いデータをリードでき、メモリセルアレイ１１＿２ｉにおけるメモリセルＭＣから信頼性の高いデータをリードできる。
【0164】
【0165】
メモリセルアレイ１１＿２ｉの各ブロックＢＫでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ５、選択ゲート線ＳＧＤとして機能する８層の導電層１０２が積層される。
【0166】
ＣＰ３領域には、それに応じた複数のプラグＣＰ３が配される。図１３の例では、メモリセルアレイ１１＿２ｉのＸ方向端部からセル部に向かって、プラグＣＰ３＿ｓ、ＣＰ３＿ｗ０、ＣＰ３＿ｗ１、ＣＰ３＿ｗ２、ＣＰ３＿ｗ３、ＣＰ３＿ｗ４、ＣＰ３＿ｗ５、ＣＰ３＿ｄが順に配置される。それ以外の点は、図６に示す平面構成と同様である。
【0167】
【0168】
メモリセルアレイ１１＿１ｉの各ブロックＢＫでは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ５、選択ゲート線ＳＧＤとして機能する８層の導電層１０２が積層される。
【0169】
ＣＰ２領域には、それに応じた複数のプラグＣＰ３が配される。図１４の例では、メモリセルアレイ１１＿１ｉのＸ方向端部からセル部に向かって、プラグＣＰ３＿ｓ、ＣＰ３＿ｗ０、ＣＰ３＿ｗ１、ＣＰ３＿ｗ２、ＣＰ３＿ｗ３、ＣＰ３＿ｗ４、ＣＰ３＿ｗ５、ＣＰ３＿ｄが順に配置される。それ以外の点は、図７に示す平面構成と同様である。
【0170】
図１４に示すメモリセルアレイ１１＿１ｉの平面構成と図１３に示すメモリセルアレイ１１＿２ｉの平面構成とを比べると、ＣＰ１領域におけるプラグＣＰ１の個数がＣＰ３領域におけるプラグＣＰ３の個数と等しい。ＣＰ２領域におけるプラグＣＰ２の個数がＣＰ３領域におけるプラグＣＰ３の個数と等しい。
【0171】
以上のように、第２の実施形態では、半導体記憶装置１ｉにおいて、Ｚ方向に配置される積層体ＳＳＴ１と積層体ＳＳＴ２ｉとの間で導電層１０２の積層ピッチを異ならせる。これにより、積層体ＳＳＴ１を貫通する柱状体ＣＬの半導体膜ＣＨと積層体ＳＳＴ２ｉを貫通する柱状体ＣＬの半導体膜ＣＨとは、Ｚ方向長さが異なる。このため、メモリセルアレイ１１＿１ｉの各メモリストリングＭＳの配線負荷とメモリセルアレイ１１＿２ｉの各メモリストリングＭＳの配線負荷とが互いに異なり、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとは、ライト動作におけるライト時間が互いに異なる。すなわち、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとでライト動作に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとを使い分けることができる。したがって、半導体記憶装置１ｉにおけるライト処理を容易に多機能化でき、様々な要求に並行して対応することができる。
【0172】
また、第２の実施形態では、半導体記憶装置１ｉにおいて、Ｚ方向に配置される積層体ＳＳＴ１と積層体ＳＳＴ２ｉとの間で導電層１０２の積層ピッチを異ならせる。これに応じて、メモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔とメモリセルアレイ１１＿１ｉにおけるメモリセルＭＣのＺ方向間隔とが異なり、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとはデータリテンション特性が異なる。すなわち、メモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとでリードデータの信頼性に関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｉとメモリセルアレイ１１＿２ｉとを使い分けることができる。したがって、半導体記憶装置１ｉにおけるリード処理を容易に多機能化でき、様々な要求に並行して対応することができる。
【0173】
（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置１ｊについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
次に、第３の実施形態にかかる半導体記憶装置１ｊについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。
【0174】
第１の実施形態では、メモリセルアレイ１１間で積層体ＳＳＴにおける導電層１０２の積層数を異ならせる構造が例示されるが、第３の実施形態では、メモリセルアレイ１１間で電荷蓄積膜ＣＴの膜厚を異ならせる構造が例示される。
【0175】
半導体記憶装置１ｊでは、図１５及び図１６に示すように、メモリセルアレイ１１＿１ｊのメモリセルＭＣ＿１ｊにおける電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊとメモリセルアレイ１１＿２ｊのメモリセルＭＣ＿２ｊにおける電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊとは互いに異なる。図１５は、半導体記憶装置１ｊの構成を示すＸＺ断面図である。図１６は、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの構成を示すＸＹ断面図である。図１６（ａ）は、メモリセルＭＣ＿２ｊのＸＹ断面図であり、図１５をＧ－Ｇ線で切った場合のＸＹ断面図に相当する。図１６（ｂ）は、メモリセルＭＣ＿２ｊのＸＹ断面図であり、図１５をＨ－Ｈ線で切った場合のＸＹ断面図に相当する。
【0176】
積層体ＳＳＴ１と積層体ＳＳＴ２ｊとで等しい積層位置のメモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊが互いに異なる。積層位置は、積層体ＳＳＴ１，ＳＳＴ２ｊにおけるビット線ＢＬ側から数えた導電層１０２の層数で表すことができる。膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊの違いに応じて、メモリセルＭＣ＿１ｊのライト動作の速度とメモリセルＭＣ＿２ｊのライト動作の速度とが互いに異なる。また、膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊの違いに応じて、メモリセルＭＣ＿１ｊのデータリテンション特性とメモリセルＭＣ＿２ｊのデータリテンション特性とが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２ｉとでライト動作の速度とリードデータの信頼性とに関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｊとメモリセルアレイ１１＿２ｊとを使い分けることができる。
【0177】
例えば、積層体ＳＳＴ１と積層体ＳＳＴ２ｊとで等しい積層位置について、メモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊは、メモリセルＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊより薄い。一例として、積層体ＳＳＴ１，ＳＳＴ２ｊにおけるビット線ＢＬ側から２層目の積層位置について、導電層１０２＿ｗ５と柱状体ＣＬ＿１ｊ，ＣＬ＿２ｊとの交差位置にメモリセルＭＣ＿１ｊ，ＭＣ＿２ｊが形成される。柱状体ＣＬ＿１ｊ，ＣＬ＿２ｊの直径ＤＣＬ＿１ｊ，ＤＣＬ＿２ｊが均等であるが、メモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊは、メモリセルＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊより薄い。メモリセルＭＣ＿１ｊの絶縁膜ＣＲの直径ＤＣＲ＿１ｊはメモリセルＭＣ＿２ｊの絶縁膜ＣＲの直径ＤＣＲ＿２ｊより大きい。電荷蓄積膜ＣＴ、絶縁膜ＣＲ以外の膜については、メモリセルＭＣ＿１ｊとメモリセルＭＣ＿２ｊとの間で膜厚が均等である。図１６（ａ）、図１６（ｂ）の場合、次の数式３～９が成り立つ。
ＤＣＬ＿１ｊ≒ＤＣＬ＿２ｊ・・・数式３
ＤＣＴ＿１ｊ＜ＤＣＴ＿２ｊ・・・数式４
ＤＣＲ＿１ｊ＞ＤＣＲ＿２ｊ・・・数式５
ＤＣＨ＿１ｊ≒ＤＣＨ＿２ｊ・・・数式６
ＤＴＮＬ＿１ｊ≒ＤＴＮＬ＿２ｊ・・・数式７
ＤＢＬＫ１＿１ｊ≒ＤＢＬＫ１＿２ｊ・・・数式８
ＤＢＬＫ２＿１ｊ≒ＤＢＬＫ２＿２ｊ・・・数式９
数式６のＤＣＨ＿１ｊ，ＤＣＨ＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの半導体膜ＣＨの膜厚を表す。数式７のＤＴＮＬ＿１ｊ，ＤＴＮＬ＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＴＮＬの膜厚を表す。数式８のＤＢＬＫ１＿１ｊ，ＤＢＬＫ１＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＢＬＫ１の膜厚を表す。数式９のＤＢＬＫ２＿１ｊ，ＤＢＬＫ２＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＢＬＫ２の膜厚を表す。
ＤＣＬ＿１ｊ≒ＤＣＬ＿２ｊ・・・数式３
ＤＣＴ＿１ｊ＜ＤＣＴ＿２ｊ・・・数式４
ＤＣＲ＿１ｊ＞ＤＣＲ＿２ｊ・・・数式５
ＤＣＨ＿１ｊ≒ＤＣＨ＿２ｊ・・・数式６
ＤＴＮＬ＿１ｊ≒ＤＴＮＬ＿２ｊ・・・数式７
ＤＢＬＫ１＿１ｊ≒ＤＢＬＫ１＿２ｊ・・・数式８
ＤＢＬＫ２＿１ｊ≒ＤＢＬＫ２＿２ｊ・・・数式９
数式６のＤＣＨ＿１ｊ，ＤＣＨ＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの半導体膜ＣＨの膜厚を表す。数式７のＤＴＮＬ＿１ｊ，ＤＴＮＬ＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＴＮＬの膜厚を表す。数式８のＤＢＬＫ１＿１ｊ，ＤＢＬＫ１＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＢＬＫ１の膜厚を表す。数式９のＤＢＬＫ２＿１ｊ，ＤＢＬＫ２＿２ｊは、それぞれ、メモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの絶縁膜ＢＬＫ２の膜厚を表す。
【0178】
なお、積層体ＳＳＴ１，ＳＳＴ２ｊにおける他の積層位置についても、数式３～９と同様の関係が成り立つ。例えば、積層体ＳＳＴ１，ＳＳＴ２ｊにおけるビット線ＢＬ側から８層目の積層位置について、導電層１０２＿ｗ０と柱状体ＣＬ＿１ｊ，ＣＬ＿２ｊとの交差位置に形成されるメモリセルＭＣ＿１ｊ，ＭＣ＿２ｊ間でも、数式３～９と同様の関係が成り立つ。
【0179】
数式４で示す関係に応じて、メモリセルＭＣ＿１ｊでは、ライト時の閾値電圧のばらつきを抑制してライト動作を高速化でき、メモリセルＭＣ＿２ｊでは、ライト時の閾値電圧のばらつきを増大させてライト動作を低速化できる。また、数式４で示す関係に応じて、メモリセルＭＣ＿１ｊでは、トンネル距離を短くし電界を強くすることに応じてデータリテンション特性を劣化でき、メモリセルＭＣ＿２ｊでは、トンネル距離を長くし電界を弱くすることに応じてデータリテンション特性を改善できる。トンネル距離は、ライト時に電荷が半導体膜ＣＨから絶縁膜ＴＮＬをトンネルして電荷蓄積膜ＣＴに到達する距離である。すなわち、ライト動作・リード動作において、メモリセルアレイ１１＿１ｊでは、高速なライト動作と信頼性の低いリード動作とを実現でき、メモリセルアレイ１１＿２ｊでは、低速なライト動作と信頼性の高いリード動作とを実現できる。
【0180】
なお、積層体ＳＳＴ１，ＳＳＴ２ｊにおける同じ積層位置に対応するメモリセルＭＣ＿１ｊとメモリセルＭＣ＿２ｊとで電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊが１０％以上異なることが望ましい。例えば、積層体ＳＳＴ１，ＳＳＴ２ｊにおける同じ積層位置について、メモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊがメモリセルＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊより薄い場合、次の数式１０が成り立つことが望ましい。
ＤＣＴ＿２ｊ／ＤＣＴ＿１ｊ≧１．１・・・数式１０
ＤＣＴ＿２ｊ／ＤＣＴ＿１ｊ≧１．１・・・数式１０
【0181】
数式１０が成り立つことにより、メモリセルアレイ１１＿１ｊとメモリセルアレイ１１＿２ｊとで性能の有意差を出すことができる。
【0182】
あるいは、積層体ＳＳＴ１，ＳＳＴ２ｊにおける積層位置に関わらず、メモリセルアレイ１１＿１ｊ，１１＿２ｊ間で電荷蓄積膜ＣＴの最大膜厚Ｍａｘ＿ＤＣＴ＿１ｊ，Ｍａｘ＿ＤＣＴ＿２ｊが１０％以上異なることが望ましい。最大膜厚Ｍａｘ＿ＤＣＴ＿１ｊは、メモリセルアレイ１１＿１ｊに含まれる複数のメモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚のうち最大の膜厚である。最大膜厚Ｍａｘ＿ＤＣＴ＿２ｊは、メモリセルアレイ１１＿２ｊに含まれる複数のメモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚のうち最大の膜厚である。例えば、積層体ＳＳＴ１，ＳＳＴ２ｊにおける同じ積層位置について、メモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊがメモリセルＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊより薄い場合、次の数式１１が成り立つことが望ましい。
Ｍａｘ＿ＤＣＴ＿２ｊ／Ｍａｘ＿ＤＣＴ＿１ｊ≧１．１・・・数式１１
Ｍａｘ＿ＤＣＴ＿２ｊ／Ｍａｘ＿ＤＣＴ＿１ｊ≧１．１・・・数式１１
【0183】
数式１１が成り立つことにより、メモリセルアレイ１１＿１ｊとメモリセルアレイ１１＿２ｊとで性能の有意差を出すことができる。
【0184】
あるいは、図示しないが、積層体ＳＳＴ１と積層体ＳＳＴ２ｊとで等しい積層位置について、メモリセルＭＣ＿１ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊは、メモリセルＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿２ｊより厚くてもよい。これに応じて、メモリセルＭＣ＿１ｊでは、ライト時の閾値電圧のばらつきを増大させてライト動作を低速化でき、メモリセルＭＣ＿２ｊでは、ライト時の閾値電圧のばらつきを抑制してライト動作を高速化できる。また、メモリセルＭＣ＿１ｊでは、トンネル距離を長くし電界を弱くすることに応じてデータリテンション特性を改善でき、メモリセルＭＣ＿２ｊでは、トンネル距離を短くし電界を強くすることに応じてデータリテンション特性を劣化できる。すなわち、ライト動作・リード動作において、メモリセルアレイ１１＿１ｊでは、低速なライト動作と信頼性の高いリード動作とを実現でき、メモリセルアレイ１１＿２ｊでは、高速なライト動作と信頼性の低いリード動作とを実現できる。
【0185】
以上のように、第３の実施形態では、半導体記憶装置１ｊにおいて、積層体ＳＳＴ１と積層体ＳＳＴ２ｊとで等しい積層位置のメモリセルＭＣ＿１ｊ，ＭＣ＿２ｊの電荷蓄積膜ＣＴの膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊが互いに異なる。膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊの違いに応じて、メモリセルＭＣ＿１ｊのライト動作の速度とメモリセルＭＣ＿２ｊのライト動作の速度とが互いに異なる。また、膜厚ＤＣＴ＿１ｊ，ＤＣＴ＿２ｊの違いに応じて、メモリセルＭＣ＿１ｊのデータリテンション特性とメモリセルＭＣ＿２ｊのデータリテンション特性とが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２ｉとでライト動作の速度とリードデータの信頼性とに関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｊとメモリセルアレイ１１＿２ｊとを使い分けることができる。
【0186】
（第４の実施形態）
次に、第４の実施形態にかかる半導体記憶装置１ｋについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
次に、第４の実施形態にかかる半導体記憶装置１ｋについて説明する。以下では、第１の実施形態～第３の実施形態と異なる部分を中心に説明する。
【0187】
第３の実施形態では、メモリセルアレイ１１間で電荷蓄積膜ＣＴの膜厚を異ならせる構造が例示される。が、第４の実施形態では、メモリセルアレイ１１間で絶縁膜ＴＮＬの膜厚を異ならせる構造が例示される。
【0188】
半導体記憶装置１ｋでは、図１７及び図１８に示すように、メモリセルアレイ１１＿１ｋのメモリセルＭＣ＿１ｋにおける絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋとメモリセルアレイ１１＿２ｋのメモリセルＭＣ＿２ｋにおける絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋとは互いに異なる。図１７は、半導体記憶装置１ｋの構成を示すＸＺ断面図である。図１８は、メモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの構成を示すＸＹ断面図である。図１８（ａ）は、メモリセルＭＣ＿２ｋのＸＹ断面図であり、図１７をＩ－Ｉ線で切った場合のＸＹ断面図に相当する。図１８（ｂ）は、メモリセルＭＣ＿２ｋのＸＹ断面図であり、図１７をＪ－Ｊ線で切った場合のＸＹ断面図に相当する。
【0189】
積層体ＳＳＴ１と積層体ＳＳＴ２ｋとで等しい積層位置のメモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋが互いに異なる。積層位置は、積層体ＳＳＴ１，ＳＳＴ２ｋにおけるビット線ＢＬ側から数えた導電層１０２の層数で表すことができる。膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋの違いに応じて、メモリセルＭＣ＿１ｋのライト動作の速度とメモリセルＭＣ＿２ｋのライト動作の速度とが互いに異なる。また、膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋの違いに応じて、メモリセルＭＣ＿１ｋのデータリテンション特性とメモリセルＭＣ＿２ｋのデータリテンション特性とが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２ｉとでライト動作の速度とリードデータの信頼性とに関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｋとメモリセルアレイ１１＿２ｋとを使い分けることができる。
【0190】
例えば、積層体ＳＳＴ１と積層体ＳＳＴ２ｋとで等しい積層位置について、メモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋは、メモリセルＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋより薄い。一例として、積層体ＳＳＴ１，ＳＳＴ２ｋにおけるビット線ＢＬ側から２層目の積層位置について、導電層１０２＿ｗ５と柱状体ＣＬ＿１ｋ，ＣＬ＿２ｋとの交差位置にメモリセルＭＣ＿１ｋ，ＭＣ＿２ｋが形成される。柱状体ＣＬ＿１ｋ，ＣＬ＿２ｋの直径ＤＣＬ＿１ｋ，ＤＣＬ＿２ｋが均等であるが、メモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋは、メモリセルＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋより薄い。メモリセルＭＣ＿１ｋの絶縁膜ＣＲの直径ＤＣＲ＿１ｋはメモリセルＭＣ＿２ｋの絶縁膜ＣＲの直径ＤＣＲ＿２ｋより大きい。絶縁膜ＴＮＬ、絶縁膜ＣＲ以外の膜については、メモリセルＭＣ＿１ｋとメモリセルＭＣ＿２ｋとの間で膜厚が均等である。図１８（ａ）、図１８（ｂ）の場合、次の数式１２～１８が成り立つ。
ＤＣＬ＿１ｋ≒ＤＣＬ＿２ｋ・・・数式１２
ＤＴＮＬ＿１ｋ＜ＤＴＮＬ＿２ｋ・・・数式１３
ＤＣＲ＿１ｋ＞ＤＣＲ＿２ｋ・・・数式１４
ＤＣＨ＿１ｋ≒ＤＣＨ＿２ｋ・・・数式１５
ＤＣＴ＿１ｋ≒ＤＣＴ＿２ｋ・・・数式１６
ＤＢＬＫ１＿１ｋ≒ＤＢＬＫ１＿２ｋ・・・数式１７
ＤＢＬＫ２＿１ｋ≒ＤＢＬＫ２＿２ｋ・・・数式１８
ＤＣＬ＿１ｋ≒ＤＣＬ＿２ｋ・・・数式１２
ＤＴＮＬ＿１ｋ＜ＤＴＮＬ＿２ｋ・・・数式１３
ＤＣＲ＿１ｋ＞ＤＣＲ＿２ｋ・・・数式１４
ＤＣＨ＿１ｋ≒ＤＣＨ＿２ｋ・・・数式１５
ＤＣＴ＿１ｋ≒ＤＣＴ＿２ｋ・・・数式１６
ＤＢＬＫ１＿１ｋ≒ＤＢＬＫ１＿２ｋ・・・数式１７
ＤＢＬＫ２＿１ｋ≒ＤＢＬＫ２＿２ｋ・・・数式１８
【0191】
数式１５のＤＣＨ＿１ｋ，ＤＣＨ＿２ｋは、それぞれ、メモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの半導体膜ＣＨの膜厚を表す。数式１６のＤＣＴ＿１ｋ，ＤＣＴ＿２ｋは、それぞれ、メモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの電荷蓄積膜ＣＴの膜厚を表す。数式１７のＤＢＬＫ１＿１ｋ，ＤＢＬＫ１＿２ｋは、それぞれ、メモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの絶縁膜ＢＬＫ１の膜厚を表す。数式１８のＤＢＬＫ２＿１ｋ，ＤＢＬＫ２＿２ｋは、それぞれ、メモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの絶縁膜ＢＬＫ２の膜厚を表す。
【0192】
なお、積層体ＳＳＴ１，ＳＳＴ２ｋにおける他の積層位置についても、数式１２～１８と同様の関係が成り立つ。例えば、積層体ＳＳＴ１，ＳＳＴ２ｋにおけるビット線ＢＬ側から８層目の積層位置について、導電層１０２＿ｗ０と柱状体ＣＬ＿１ｋ，ＣＬ＿２ｋとの交差位置に形成されるメモリセルＭＣ＿１ｋ，ＭＣ＿２ｋ間でも、数式１２～１８と同様の関係が成り立つ。
【0193】
数式１３で示す関係に応じて、メモリセルＭＣ＿１ｋでは、ライト時の閾値電圧のばらつきを抑制してライト動作を高速化でき、メモリセルＭＣ＿２ｋでは、ライト時の閾値電圧のばらつきを増大させてライト動作を低速化できる。また、数式１３で示す関係に応じて、メモリセルＭＣ＿１ｋでは、トンネル距離を短くし電界を強くすることに応じてデータリテンション特性を劣化でき、メモリセルＭＣ＿２ｋでは、トンネル距離を長くし電界を弱くすることに応じてデータリテンション特性を改善できる。トンネル距離は、ライト時に電荷が半導体膜ＣＨから絶縁膜ＴＮＬをトンネルして絶縁膜ＴＮＬに到達する距離である。すなわち、ライト動作・リード動作において、メモリセルアレイ１１＿１ｋでは、高速なライト動作と信頼性の低いリード動作とを実現でき、メモリセルアレイ１１＿２ｋでは、低速なライト動作と信頼性の高いリード動作とを実現できる。
【0194】
なお、積層体ＳＳＴ１，ＳＳＴ２ｋにおける同じ積層位置に対応するメモリセルＭＣ＿１ｋとメモリセルＭＣ＿２ｋとで絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋが１０％以上異なることが望ましい。例えば、積層体ＳＳＴ１，ＳＳＴ２ｋにおける同じ積層位置について、メモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋがメモリセルＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋより薄い場合、次の数式１９が成り立つことが望ましい。
ＤＴＮＬ＿２ｋ／ＤＴＮＬ＿１ｋ≧１．１・・・数式１９
ＤＴＮＬ＿２ｋ／ＤＴＮＬ＿１ｋ≧１．１・・・数式１９
【0195】
数式１９が成り立つことにより、メモリセルアレイ１１＿１ｋとメモリセルアレイ１１＿２ｋとで性能の有意差を出すことができる。
【0196】
あるいは、積層体ＳＳＴ１，ＳＳＴ２ｋにおける積層位置に関わらず、メモリセルアレイ１１＿１ｋ，１１＿２ｋ間で絶縁膜ＴＮＬの最大膜厚Ｍａｘ＿ＤＴＮＬ＿１ｋ，Ｍａｘ＿ＤＴＮＬ＿２ｋが１０％以上異なることが望ましい。最大膜厚Ｍａｘ＿ＤＴＮＬ＿１ｋは、メモリセルアレイ１１＿１ｋに含まれる複数のメモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚のうち最大の膜厚である。最大膜厚Ｍａｘ＿ＤＴＮＬ＿２ｋは、メモリセルアレイ１１＿２ｋに含まれる複数のメモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚のうち最大の膜厚である。例えば、積層体ＳＳＴ１，ＳＳＴ２ｋにおける同じ積層位置について、メモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋがメモリセルＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋより薄い場合、次の数式２０が成り立つことが望ましい。
Ｍａｘ＿ＤＴＮＬ＿２ｋ／Ｍａｘ＿ＤＴＮＬ＿１ｋ≧１．１・・・数式２０
Ｍａｘ＿ＤＴＮＬ＿２ｋ／Ｍａｘ＿ＤＴＮＬ＿１ｋ≧１．１・・・数式２０
【0197】
数式２０が成り立つことにより、メモリセルアレイ１１＿１ｋとメモリセルアレイ１１＿２ｋとで性能の有意差を出すことができる。
【0198】
あるいは、図示しないが、積層体ＳＳＴ１と積層体ＳＳＴ２ｋとで等しい積層位置について、メモリセルＭＣ＿１ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋは、メモリセルＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿２ｋより厚くてもよい。これに応じて、メモリセルＭＣ＿１ｋでは、ライト時の閾値電圧のばらつきを増大させてライト動作を低速化でき、メモリセルＭＣ＿２ｋでは、ライト時の閾値電圧のばらつきを抑制してライト動作を高速化できる。また、メモリセルＭＣ＿１ｋでは、トンネル距離を長くし電界を弱くすることに応じてデータリテンション特性を改善でき、メモリセルＭＣ＿２ｋでは、トンネル距離を短くし電界を強くすることに応じてデータリテンション特性を劣化できる。すなわち、ライト動作・リード動作において、メモリセルアレイ１１＿１ｋでは、低速なライト動作と信頼性の高いリード動作とを実現でき、メモリセルアレイ１１＿２ｋでは、高速なライト動作と信頼性の低いリード動作とを実現できる。
【0199】
以上のように、第４の実施形態では、半導体記憶装置１ｋにおいて、積層体ＳＳＴ１と積層体ＳＳＴ２ｋとで等しい積層位置のメモリセルＭＣ＿１ｋ，ＭＣ＿２ｋの絶縁膜ＴＮＬの膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋが互いに異なる。膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋの違いに応じて、メモリセルＭＣ＿１ｋのライト動作の速度とメモリセルＭＣ＿２ｋのライト動作の速度とが互いに異なる。また、膜厚ＤＴＮＬ＿１ｋ，ＤＴＮＬ＿２ｋの違いに応じて、メモリセルＭＣ＿１ｋのデータリテンション特性とメモリセルＭＣ＿２ｋのデータリテンション特性とが互いに異なる。すなわち、メモリセルアレイ１１＿１とメモリセルアレイ１１＿２ｉとでライト動作の速度とリードデータの信頼性とに関して異なる機能を実現でき、用途に応じてメモリセルアレイ１１＿１ｋとメモリセルアレイ１１＿２ｋとを使い分けることができる。
【0200】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0201】
１，１ｉ，１ｊ，１ｋ 半導体記憶装置、１０，１０＿１，１０＿２，２０ チップ、１０２，１０２＿ｄ～１０２＿ｗ５，１０３，１０４ 導電層、ＢＬＫ１，ＢＬＫ２，ＴＮＬ 絶縁膜、ＣＨ 半導体膜、ＣＴ 電荷蓄積膜、ＭＣ，ＭＣ＿１ｊ，ＭＣ＿１ｋ，ＭＣ＿２ｊ，ＭＣ＿２ｋ メモリセル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
