(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023177064
(43)【公開日】2023-12-13
(54)【発明の名称】半導体記憶装置およびその製造方法
(51)【国際特許分類】
H10B 99/00 20230101AFI20231206BHJP
H10B 43/27 20230101ALI20231206BHJP
H01L 27/10 20060101ALI20231206BHJP
H01L 21/336 20060101ALI20231206BHJP
【ＦＩ】
H01L27/10 495
H01L27/11582
H01L27/10
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022089759
(22)【出願日】2022-06-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】蘆立 浩明
(72)【発明者】
【氏名】竹石 知之
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA56
5F083MA06
5F083MA16
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】複数の半導体ウェハ同士を容易に貼合することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、第1面と第1面の反対側にある第２面とを有する第１層を備える。第１層は、第１面と第２面との間に設けられ複数の第１メモリセルを含む第１メモリセルアレイと、第１面に面しており複数の第１メモリセルに電気的に接続された第１配線層とを備える。第２層は、第３面と第３面の反対側にある第４面とを有する。第２層は、第３面と第４面との間に設けられ第１配線層に電気的に接続される複数の第２メモリセルを含む第２メモリセルアレイを含む。第１層と第２層は、第１面および第３面において接合されている。
【選択図】図１
【特許請求の範囲】
【請求項1】
第1面と該第1面の反対側にある第２面とを有する第１層であって、前記第１面と前記第２面との間に設けられ複数の第１メモリセルを含む第１メモリセルアレイと、前記第１面に面しており前記複数の第１メモリセルに電気的に接続された第１配線層とを備える第１層、および、
第３面と該第３面の反対側にある第４面とを有する第２層であって、前記第３面と前記第４面との間に設けられ前記第１配線層に電気的に接続される複数の第２メモリセルを含む第２メモリセルアレイを含む第２層を備え、
前記第１層と前記第２層は、前記第１面および前記第３面において接合されている、半導体記憶装置。
第３面と該第３面の反対側にある第４面とを有する第２層であって、前記第３面と前記第４面との間に設けられ前記第１配線層に電気的に接続される複数の第２メモリセルを含む第２メモリセルアレイを含む第２層を備え、
前記第１層と前記第２層は、前記第１面および前記第３面において接合されている、半導体記憶装置。
【請求項2】
前記第２層は、前記第３面に面しており前記複数の第２メモリセルに電気的に接続された第２配線層をさらに含み、
前記第１配線層と前記第２配線層は、前記第１面および前記第３面において接合されている、請求項１に記載の半導体記憶装置。
前記第１配線層と前記第２配線層は、前記第１面および前記第３面において接合されている、請求項１に記載の半導体記憶装置。
【請求項3】
前記第２層は、前記第３面に面しており前記複数の第２メモリセルに電気的に接続されたパッドをさらに含み、
前記第１配線層と前記パッドは、前記第１面および前記第３面において接合されている、請求項１に記載の半導体記憶装置。
前記第１配線層と前記パッドは、前記第１面および前記第３面において接合されている、請求項１に記載の半導体記憶装置。
【請求項4】
前記第１層は、前記第１メモリセルアレイと前記第２面との間に設けられたＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路をさらに含み、
前記複数の第１メモリセルおよび前記複数の第２メモリセルは、前記ＣＭＯＳ回路に電気的に接続されている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
前記複数の第１メモリセルおよび前記複数の第２メモリセルは、前記ＣＭＯＳ回路に電気的に接続されている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項5】
第５面と該第５面の反対側にある第６面とを有する第３層であって、前記第５面と前記第６面との間に設けられ前記第１および第２メモリセルおよび前記第１配線層に電気的に接続されるＣＭＯＳ回路を含む第３層をさらに備え、
前記第１層と前記第３層は、前記第２面および前記第５面において接合されている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
前記第１層と前記第３層は、前記第２面および前記第５面において接合されている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項6】
前記第１メモリセルアレイは、
第１絶縁膜と第１導電膜とを交互に第１方向に積層した第１積層体と、
前記第１積層体内を前記第１方向に延伸しており前記第１配線層に電気的に接続された第１半導体部、および、前記第１半導体部の外周面上に設けられた電荷捕獲膜を含む複数の第１柱状体とを含み、
前記第２メモリセルアレイは、
第２絶縁膜と第２導電膜とを交互に前記第１方向に積層した第２積層体と、
前記第２積層体内を前記第１方向に延伸しており前記第１配線層に電気的に接続された第２半導体部、および、前記第２半導体部の外周面上に設けられた電荷捕獲膜を含む複数の第２柱状体とを含む、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
第１絶縁膜と第１導電膜とを交互に第１方向に積層した第１積層体と、
前記第１積層体内を前記第１方向に延伸しており前記第１配線層に電気的に接続された第１半導体部、および、前記第１半導体部の外周面上に設けられた電荷捕獲膜を含む複数の第１柱状体とを含み、
前記第２メモリセルアレイは、
第２絶縁膜と第２導電膜とを交互に前記第１方向に積層した第２積層体と、
前記第２積層体内を前記第１方向に延伸しており前記第１配線層に電気的に接続された第２半導体部、および、前記第２半導体部の外周面上に設けられた電荷捕獲膜を含む複数の第２柱状体とを含む、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
【請求項7】
前記第１配線層は、前記複数の第１柱状体の前記第１半導体部に共通に接続されており、かつ、前記複数の第２柱状体の前記第２半導体部に共通に接続されている、請求項６に記載の半導体記憶装置。
【請求項8】
第１基板の上方に複数の第１メモリセルを含む第１メモリセルアレイを形成し、
前記第１メモリセルアレイの上方に前記複数の第１メモリセルに電気的に接続された第１配線層を形成し、
第２基板の上方に複数の第２メモリセルを含む第２メモリセルアレイを形成し、
前記第２メモリセルアレイの上方に前記複数の第２メモリセルに電気的に接続されたパッドまたは第２配線層を形成し、
前記第１配線層と前記パッドまたは前記第２配線層とを貼り合わせて互いに電気的に接続することを具備する、半導体記憶装置の製造方法。
前記第１メモリセルアレイの上方に前記複数の第１メモリセルに電気的に接続された第１配線層を形成し、
第２基板の上方に複数の第２メモリセルを含む第２メモリセルアレイを形成し、
前記第２メモリセルアレイの上方に前記複数の第２メモリセルに電気的に接続されたパッドまたは第２配線層を形成し、
前記第１配線層と前記パッドまたは前記第２配線層とを貼り合わせて互いに電気的に接続することを具備する、半導体記憶装置の製造方法。
【請求項9】
第１基板の上方に複数の第１メモリセルを含む第１メモリセルアレイを形成し、
第２基板の上方に複数の第２メモリセルを含む第２メモリセルアレイを形成し、
第３基板上にＣＭＯＳ回路を形成し、
前記第３基板と前記第１基板とを接合して、前記ＣＭＯＳ回路と前記第１メモリセルアレイとを電気的に接続し、
前記第１基板を除去し、
前記第１メモリセルアレイの上方に前記第１メモリセルアレイに電気的に接続される第１配線層を形成し、
前記第３基板と前記第２基板とを接合して、前記第１配線層と前記第２メモリセルアレイとを電気的に接続することを具備する、半導体記憶装置の製造方法。
第２基板の上方に複数の第２メモリセルを含む第２メモリセルアレイを形成し、
第３基板上にＣＭＯＳ回路を形成し、
前記第３基板と前記第１基板とを接合して、前記ＣＭＯＳ回路と前記第１メモリセルアレイとを電気的に接続し、
前記第１基板を除去し、
前記第１メモリセルアレイの上方に前記第１メモリセルアレイに電気的に接続される第１配線層を形成し、
前記第３基板と前記第２基板とを接合して、前記第１配線層と前記第２メモリセルアレイとを電気的に接続することを具備する、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【0002】
近年、複数の半導体ウェハ同士を貼合させてパッドまたは配線を電気的に接合する技術が開発されている。しかし、パッドまたは配線の微細化に伴い、パッド同士あるいは配線同士を正確に位置合わせすることが困難になっている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１５２４１９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
複数の半導体ウェハ同士を容易に貼合することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体記憶装置は、第1面と第1面の反対側にある第２面とを有する第１層を備える。第１層は、第１面と第２面との間に設けられ複数の第１メモリセルを含む第１メモリセルアレイと、第１面に面しており複数の第１メモリセルに電気的に接続された第１配線層とを備える。第２層は、第３面と第３面の反対側にある第４面とを有する。第２層は、第３面と第４面との間に設けられ第１配線層に電気的に接続される複数の第２メモリセルを含む第２メモリセルアレイを含む。第１層と第２層は、第１面および第３面において接合されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成例を示す断面図。
【図2A】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図2B】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図5A】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図5B】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図11】第２実施形態に係る半導体記憶装置の構成例を示す断面図。
【図12】第２実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図13】第３実施形態による半導体記憶装置の構成例を示す断面図。
【図14】上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図。
【図15】メモリセルアレイの回路構成の一例を示す回路図。
【図16】メモリの詳細な構成例を示す断面図。
【図17】メモリセルの構成例を示す断面図。
【図18】メモリセルの構成例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成例を示す断面図である。本実施形態による半導体記憶装置１は、メモリセルアレイ層１０、２０と、制御回路層３０と、多層配線層４０とを備える。半導体記憶装置１は、メモリセルアレイ層１０、２０、制御回路層３０、多層配線層４０のそれぞれを含む複数の基板（ウェハ）を貼り合わせて（積層して）、ダイシングによって個片化された半導体チップである。
図１は、第１実施形態に係る半導体記憶装置の構成例を示す断面図である。本実施形態による半導体記憶装置１は、メモリセルアレイ層１０、２０と、制御回路層３０と、多層配線層４０とを備える。半導体記憶装置１は、メモリセルアレイ層１０、２０、制御回路層３０、多層配線層４０のそれぞれを含む複数の基板（ウェハ）を貼り合わせて（積層して）、ダイシングによって個片化された半導体チップである。
【0009】
メモリセルアレイ層１０は、第１面１０ａと、第１面１０ａとは反対側にある第２面１０ｂとを有する。メモリセルアレイ層１０は、メモリセルアレイＭＣＡ１と、ソース層ＳＬ１と、パッド１２とを備えている。メモリセルアレイＭＣＡ１は、３次元配置された複数のメモリセルを含み、第１面１０ａと第２面１０ｂとの間に設けられている。メモリセルアレイＭＣＡ１のより詳細な構成については後述する。ソース層ＳＬ１は、第１面１０ａに面しており、多層配線層等を介してメモリセルアレイＭＣＡ１内の複数のメモリセルに電気的に接続されている。ソース層ＳＬ１は、多層配線層等を介して制御回路層３０のＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路３１に接続されている。これにより、ソース層ＳＬ１は、所定のソース電圧に設定され、メモリセルアレイＭＣＡ１の各メモリセルにソース電圧を印加することができる。パッド１２は、第２面１０ｂに面しており、多層配線層等を介してメモリセルアレイＭＣＡ１内の複数のメモリセルに電気的に接続されている。
【0010】
メモリセルアレイ層１０の第１面１０ａとメモリセルアレイ層２０の第３面２０ａは互いに貼り合わされており、貼合面となっている。ソース層ＳＬ１は、第１面１０ａと第３面２０ａとの貼合面において、メモリセルアレイ層２０のソース層ＳＬ２に接合されている。これにより、ソース層ＳＬ１、ＳＬ２は、１つの共通ソース層ＳＬ１、ＳＬ２として機能する。
【0011】
メモリセルアレイ層２０は、第３面２０ａと、第３面２０ａとは反対側にある第４面２０ｂとを有する。メモリセルアレイ層２０は、メモリセルアレイＭＣＡ２と、ソース層ＳＬ２と、パッド２２とを備えている。メモリセルアレイＭＣＡ２は、３次元配置された複数のメモリセルを含み、第３面２０ａと第４面２０ｂとの間に設けられている。メモリセルアレイＭＣＡ２のより詳細な構成については後述する。ソース層ＳＬ２は、第３面２０ａに面しており、多層配線層等を介してメモリセルアレイＭＣＡ２内の複数のメモリセルに電気的に接続されている。ソース層ＳＬ２は、上述の通り、第３面２０ａにおいてメモリセルアレイ層１０のソース層ＳＬ１に接合されている。これにより、ソース層ＳＬ２は、ソース層ＳＬ１とともに所定のソース電圧に設定され、メモリセルアレイＭＣＡ２の各メモリセルにソース電圧を印加することができる。パッド２２は、第４面２０ｂに面しており、多層配線層等を介してメモリセルアレイＭＣＡ２内の複数のメモリセルに電気的に接続されている。
【0012】
制御回路層３０は、第５面３０ａと、第５面３０ａとは反対側にある第６面３０ｂとを有する。制御回路層３０は、基板ＳＵＢと、ＣＭＯＳ回路３１と、パッド３２とを備えている。基板ＳＵＢは、例えば、シリコン基板である。ＣＭＯＳ回路３１は、例えば、トランジスタ、抵抗素子、容量素子等の半導体素子で構成された回路であり、基板ＳＵＢ上に設けられている。ＣＭＯＳ回路３１は、第５面３０ａと第６面３０ｂとの間に設けられている。パッド３２は、第５面３０ａに面しており、多層配線層（図１６の３４）を介してＣＭＯＳ回路３１に電気的に接続されている。
【0013】
メモリセルアレイ層１０の第２面１０ｂと制御回路層３０の第５面３０ａは互いに貼り合わされており、貼合面となっている。メモリセルアレイ層１０のパッド１２と制御回路層３０のパッド３２は、第２面１０ｂと第５面３０ａとの貼合面において互いに接合されている。これにより、ＣＭＯＳ回路３１は、メモリセルアレイＭＣＡ１に電気的に接続されており、メモリセルアレイＭＣＡ１に電力を供給したり、メモリセルアレイＭＣＡ１へ指令を送ったり、メモリセルアレイＭＣＡ１からの信号を受け取ることができる。また、ＣＭＯＳ回路３１は、メモリセルアレイ層１０および多層配線層４０を介してメモリセルアレイ層２０にも電気的に接続されており、メモリセルアレイＭＣＡ２に電力を供給したり、メモリセルアレイＭＣＡ２へ指令を送ったり、メモリセルアレイＭＣＡ２からの信号を受け取ることができる。
【0014】
多層配線層４０は、第７面４０ａと、第７面４０ａとは反対側にある第８面４０ｂとを有する。多層配線層４０は、層間絶縁膜４１と、パッド４２とを備えている。パッド４２は、層間絶縁膜４１に電気的に接続されており、メモリセルアレイ層１０、２０、制御回路層３０に任意に接続されている。パッド４２は、第８面４０ｂに面しており、層間絶縁膜４１内の配線（図１６の４４）に電気的に接続されている。
【0015】
メモリセルアレイ層２０の第４面２０ｂと多層配線層４０の第８面４０ｂは互いに貼り合わされており、貼合面となっている。多層配線層４０のパッド４２とメモリセルアレイ層２０のパッド２２は、第８面４０ｂと第４面２０ｂとの貼合面において互いに接合されている。これにより、層間絶縁膜４１内の配線は、ＣＭＯＳ回路３１、メモリセルアレイＭＣＡ１、ＭＣＡ２の間を任意に電気的に接続することができる。
【0016】
コンタクトプラグ５０は、多層配線層４０およびメモリセルアレイ層２０を貫通してソース層ＳＬ２に接続されている。パッド６０は、多層配線層４０の第７面４０ａに設けられており、コンタクトプラグ５０に電気的に接続されている。パッド６０は、ソース層ＳＬ１、ＳＬ２にソース電圧を印加するために用いられる。
【0017】
本実施形態によれば、メモリセルアレイ層１０、２０は、第１面１０ａおよび第３面２０ａにおいて、ソース層ＳＬ１とソース層ＳＬ２とが直接接合（貼合）されており、これにより、ソース層ＳＬ１、ＳＬ２が一体の共通ソース層として機能する。ソース層ＳＬ１は、メモリセルアレイＭＣＡ１の各メモリセルに対して共通であり、ソース層ＳＬ２は、メモリセルアレイＭＣＡ２の各メモリセルに対して共通である。従って、ソース層ＳＬ１、ＳＬ２は、メモリセルアレイＭＣＡ１、ＭＣＡ２の平面レイアウトに対応して広く設けられている。よって、ソース層ＳＬ１とソース層ＳＬ２との接合は、容易であり、図１に示すように、第１面１０ａと第３面２０ａとの貼り合わせ位置が多少ずれていても、充分に電気的な接続を確保することができる。
【0018】
【0019】
まず、図２Ａに示すように、支持基板１００上に層間絶縁膜および多層配線層１３を形成する。層間絶縁膜には、例えば、シリコン酸化膜等の絶縁材料が用いられる。多層配線層１３には、例えば、銅、タングステン等の導電材料が用いられる。次に、層間絶縁膜上にメモリセルアレイＭＣＡ１を形成する。次に、メモリセルアレイＭＣＡ１上に層間絶縁膜および多層配線層１４を形成する。多層配線層１４は、メモリセルアレイＭＣＡ１に電気的に接続されている。多層配線層１４上には、パッド１２が形成されている。パッド１２は、多層配線層１４に電気的に接続されており、多層配線層１４を介してメモリセルアレイＭＣＡ１に電気的に接続されている。パッド１２は、第２面１０ｂから露出されている。次に、ダイシングブレード等を用いて支持基板１００の端部にある層間絶縁膜等を切削し、トリミングを行う。これにより、図２Ａに示す構造が得られる。
【0020】
また、図２Ａに示す工程とは別に、あるいは、並行して、図２Ｂに示すように、基板ＳＵＢ上にＣＭＯＳ回路３１を形成する。次に、ＣＭＯＳ回路３１上に層間絶縁膜および多層配線層３３を形成する。次に、多層配線層３３上に、パッド３２を形成する。パッド３２は、多層配線層３３に電気的に接続されており、多層配線層３３を介してＣＭＯＳ回路３１に電気的に接続されている。パッド３２は、第５面３０ａから露出されている。これにより、図２Ｂに示す構造が得られる。
【0021】
次に、図３に示すように、支持基板１００を基板ＳＵＢに対向させて、第２面１０ｂを第５面３０ａに貼り合わせる。このとき、パッド１２とパッド３２とが接合するように位置合わして両者を貼り合わせる。これにより、パッド１２とパッド３２とが電気的に接続され、ＣＭＯＳ回路３１とメモリセルアレイＭＣＡ１とが電気的に接続される。
【0022】
次に、図４に示すように、支持基板１００を剥離または研磨し、多層配線層１３を露出させる。次に、多層配線層１３上にソース層ＳＬ１を形成する。これにより、ソース層ＳＬ１は、メモリセルアレイＭＣＡ１に電気的に接続され、ソース電圧をメモリセルアレイＭＣＡ１に印加することができる。ソース層ＳＬ１は、メモリセルアレイＭＣＡ１の複数のメモリセルに対して共通であり、Ｚ方向から見た平面視において、メモリセルアレイＭＣＡ１のレイアウト面積と同程度かそれ以上の面積を有する。このように、基板ＳＵＢの上方に複数のメモリセルを含むメモリセルアレイＭＣＡ１が形成される。さらに、メモリセルアレイＭＣＡ１の上方に複数のメモリセルに電気的に接続されたソース層ＳＬ１が形成される。
【0023】
また、図２Ａ～図４に示す工程とは別に、あるいは、並行して、図５Ａに示すように、支持基板２００上に層間絶縁膜および多層配線層２３を形成する。層間絶縁膜には、例えば、シリコン酸化膜が用いられる。多層配線層２３には、例えば、銅、タングステン等の導電材料が用いられる。次に、多層配線層２３上にメモリセルアレイＭＣＡ２を形成する。次に、メモリセルアレイＭＣＡ２上に層間絶縁膜および多層配線層２４を形成する。多層配線層２４は、メモリセルアレイＭＣＡ２に電気的に接続されている。多層配線層２４上には、パッド２２が形成されている。パッド２２は、多層配線層２４に電気的に接続されており、多層配線層２４を介してメモリセルアレイＭＣＡ２に電気的に接続されている。パッド２２は、第４面２０ｂから露出されている。次に、ダイシングブレード等を用いて支持基板１００の端部にある層間絶縁膜等を切削し、トリミングを行う。これにより、図５Ａに示す構造が得られる。
【0024】
また、図２Ａ～図５Ａに示す工程とは別に、あるいは、並行して、図５Ｂに示すように、支持基板４００上に層間絶縁膜および多層配線層４０を形成する。次に、多層配線層４０上に、パッド４２を形成する。パッド４２は、多層配線層４０と電気的に接続されている。パッド４２は、第７面４０ａから露出されている。これにより、図５Ｂに示す構造が得られる。
【0025】
次に、図６に示すように、支持基板２００を支持基板４００に対向させて、第４面２０ｂを第７面４０ａに貼り合わせる。このとき、パッド２２とパッド４２とが接合するように位置合わして両者を貼り合わせる。これにより、パッド２２とパッド４２とが電気的に接続され、メモリセルアレイＭＣＡ２と多層配線層４０とが電気的に接続される。
【0026】
次に、図７に示すように、支持基板２００を剥離または研磨し、多層配線層２３を露出させる。次に、多層配線層２３上にソース層ＳＬ２を形成する。これにより、ソース層ＳＬ２は、メモリセルアレイＭＣＡ２に電気的に接続され、ソース電圧をメモリセルアレイＭＣＡ２に印加することができる。ソース層ＳＬ２は、メモリセルアレイＭＣＡ２の複数のメモリセルに対して共通であり、Ｚ方向から見た平面視において、メモリセルアレイＭＣＡ２のレイアウト面積と同程度かそれ以上の面積を有する。このように、基板４００の上方に複数のメモリセルを含むメモリセルアレイＭＣＡ２が形成される。メモリセルアレイＭＣＡ２の上方に複数のメモリセルに電気的に接続されたソース層ＳＬ２が形成される。
【0027】
次に、ダイシングブレード等を用いて支持基板４００の端部を切削し、トリミングを行う。次に、図８に示すように、図４の基板ＳＵＢと図７の支持基板４００とを対向させて貼り合わせる。このとき、第１面１０ａに露出されたソース層ＳＬ１と第３面２０ａに露出されたソース層ＳＬ２とを接合する。ソース層ＳＬ１、ＳＬ２は、ともにメモリセルアレイＭＣＡ１、ＭＣＡ２と同程度かそれ以上の面積を有するので、幾分、位置ずれが生じたとしても電気的な接続は確保され得る。よって、ソース層ＳＬ１とソース層ＳＬ２との接合のアライメントは、パッド同士の接合のアライメントに比較して容易である。
【0028】
ソース層ＳＬ１、ＳＬ２は、互いに貼り合わせて接合することによって、一体として共通ソース層ＳＬ１、ＳＬ２として機能する。これにより、ソース層ＳＬ１、ＳＬ２は、互いに電気的に接続する。
【0029】
次に、図９に示すように、支持基板４００を剥離または研磨し、多層配線層４０を露出させる。
【0030】
次に、図１０に示すように、多層配線層４０上にさらに層間絶縁膜４１を堆積し、この層間絶縁膜４１にソース層ＳＬ２に達するコンタクトプラグ５０を形成する。さらに、コンタクトプラグ５０上にパッド６０を形成する。
【0031】
その後、ダイシング工程において、基板ＳＵＢを切削して、半導体記憶装置１をチップ状に個片化する。これにより、図１に示す半導体記憶装置１が完成する。
【0032】
（第２実施形態）
図１１は、第２実施形態に係る半導体記憶装置の構成例を示す断面図である。第２実施形態によるメモリセルアレイ層２０は、ソース層ＳＬ２に代えて、パッド２５を備えている。パッド２５は、第３面２０ａに面しており、図示しない多層配線層を介してメモリセルアレイＭＣＡ２内の複数のメモリセルに電気的に接続されている。
図１１は、第２実施形態に係る半導体記憶装置の構成例を示す断面図である。第２実施形態によるメモリセルアレイ層２０は、ソース層ＳＬ２に代えて、パッド２５を備えている。パッド２５は、第３面２０ａに面しており、図示しない多層配線層を介してメモリセルアレイＭＣＡ２内の複数のメモリセルに電気的に接続されている。
【0033】
メモリセルアレイ層１０の第１面１０ａとメモリセルアレイ層２０の第３面２０ａは互いに貼り合わされており、貼合面となっている。メモリセルアレイ層２０のパッド２５は、第１面１０ａと第４面２０ｂとの貼合面において、メモリセルアレイ層１０のソース層ＳＬ１に接合されている。これにより、パッド２５は、ソース層ＳＬ１に電気的に接続され、ソース電圧を伝達する。
【0034】
第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態の効果も得ることができる。
【0035】
図１２は、第２実施形態による半導体記憶装置１の製造方法の一例を示す断面図である。まず、図２Ａ～図４を参照して説明したように、支持基板１００と基板ＳＵＢとを貼り合わせて、基板ＳＵＢ上に、制御回路層３０とメモリセルアレイ層１０を形成する。また、図５Ａ～図６を参照して説明したように、支持基板２００と支持基板４００とを貼り合わせて、図６に示す構造を得る。
【0036】
次に、支持基板２００を除去した後、図１２に示すように、メモリセルアレイＭＣＡ１の上方にパッド２５を形成する。パッド２５は、多層配線層２３の表面に形成されており、層間絶縁膜から露出されている。パッド２５には、例えば、銅、タングステン等の導電材料が用いられており、多層配線層２３を介してメモリセルアレイＭＣＡ１に電気的に接続されている。
【0037】
次に、図８～図１０を参照して説明したように、支持基板４００を基板ＳＵＢに貼り合わせることによって、支持基板４００側のパッド２５を基板ＳＵＢ側のソース層ＳＬ１に貼り合わせて接合する。これにより、パッド２５がソース層ＳＬ１に電気的に接続される。このとき、ソース層ＳＬ１は、メモリセルアレイＭＣＡ１と同程度かそれ以上の面積を有するので、パッド２５の位置が幾分ずれたとしても電気的な接続は確保され得る。よって、ソース層ＳＬ１とパッド２５との接合のアライメントは、パッド同士の接合のアライメントに比較して容易である。
【0038】
次に、第１実施形態と同様に、ソース層ＳＬ２に達するコンタクトプラグ５０を多層配線層４０の周囲の層間絶縁膜内に形成し、コンタクトプラグ５０上にパッド６０を形成する。
【0039】
その後、ダイシング工程において、基板ＳＵＢを切削して、半導体記憶装置１をチップ状に個片化する。これにより、図１１に示す半導体記憶装置１が完成する。
【0040】
尚、支持基板４００側のソース層ＳＬ２を残し、基板ＳＵＢ側のソース層ＳＬ１に代えてパッドを用いても同様の効果を得ることができる。
【0041】
（第３実施形態）
図１３は、第３実施形態による半導体記憶装置の構成例を示す断面図である。第３実施形態によれば、制御回路層３０とメモリセルアレイ層１０とが一体となっており、ＣＭＯＳ回路３１とメモリセルアレイＭＣＡ１が基板ＳＵＢ上に形成されている。基板ＳＵＢ上にＣＭＯＳ回路が形成され、ＣＭＯＳ回路の上方にメモリセルアレイＭＣＡ１が形成されている。従って、第３実施形態による半導体記憶装置１は、メモリセルアレイ層１０、２０および多層配線層４０を貼り合わせて（積層して）構成されている。ＣＭＯＳ回路３１がメモリセルアレイ層１０内に含まれていると言ってもよい。ＣＭＯＳ回路３１は、メモリセルアレイ層１０のメモリセルアレイＭＣＡ１と基板ＳＵＢの第２面１０ｂとの間に設けられている。ＣＭＯＳ回路３１は、図示しない多層配線層を介してメモリセルアレイＭＣＡ１に電気的に接続されている。
図１３は、第３実施形態による半導体記憶装置の構成例を示す断面図である。第３実施形態によれば、制御回路層３０とメモリセルアレイ層１０とが一体となっており、ＣＭＯＳ回路３１とメモリセルアレイＭＣＡ１が基板ＳＵＢ上に形成されている。基板ＳＵＢ上にＣＭＯＳ回路が形成され、ＣＭＯＳ回路の上方にメモリセルアレイＭＣＡ１が形成されている。従って、第３実施形態による半導体記憶装置１は、メモリセルアレイ層１０、２０および多層配線層４０を貼り合わせて（積層して）構成されている。ＣＭＯＳ回路３１がメモリセルアレイ層１０内に含まれていると言ってもよい。ＣＭＯＳ回路３１は、メモリセルアレイ層１０のメモリセルアレイＭＣＡ１と基板ＳＵＢの第２面１０ｂとの間に設けられている。ＣＭＯＳ回路３１は、図示しない多層配線層を介してメモリセルアレイＭＣＡ１に電気的に接続されている。
【0042】
第３実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第３実施形態は、第１実施形態と同様の効果を得ることができる。また、第３実施形態は、第２実施形態と組み合わせてもよい。これにより、第３実施形態は、第２実施形態と同様の効果を得ることができる。
【0043】
メモリセルアレイ層１０は、基板ＳＵＢ上にＣＭＯＳ回路３１を形成した後、ＣＭＯＳ回路３１上に多層配線層を形成し、その上にメモリセルアレイＭＣＡ１を形成すればよい。
【0044】
図１４は、上記実施形態のいずれかを適用した半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリ１００ａ（以下、メモリ１００ａ）であり、外部のメモリコントローラ１００２によって制御される。メモリ１００ａとメモリコントローラ１００２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【0045】
図１４に示すように、メモリ１００ａは、例えばメモリセルアレイＭＣＡ、コマンドレジスタ１０１１、アドレスレジスタ１０１２、シーケンサ１０１３、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６を備えている。
【0046】
メモリセルアレイＭＣＡは、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイＭＣＡには、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイＭＣＡは、メモリセルアレイＭＣＡ１、ＭＣＡ２を含む。
【0047】
コマンドレジスタ１０１１は、メモリ１００ａがメモリコントローラ１００２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１０１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
【0048】
アドレスレジスタ１０１２は、メモリ１００ａがメモリコントローラ１００２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0049】
シーケンサ１０１３は、メモリ１００ａ全体の動作を制御する。例えば、シーケンサ１０１３は、コマンドレジスタ１０１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１０１４、ロウデコーダモジュール１０１５、及びセンスアンプモジュール１０１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
【0050】
ドライバモジュール１０１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０１４は、例えばアドレスレジスタ１０１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0051】
ロウデコーダモジュール１０１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１０１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイＭＣＡ内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0052】
センスアンプモジュール１０１６は、書き込み動作において、メモリコントローラ１００２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１０１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ１００２に転送する。
【0053】
以上で説明したメモリ１００ａ及びメモリコントローラ１００２は、それらの組み合わせにより１つの半導体記憶装置を構成しても良い。このような半導体記憶装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【0054】
図１５は、メモリセルアレイＭＣＡの回路構成の一例を示す回路図である。メモリセルアレイＭＣＡに含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが抽出されている。図１５に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。
【0055】
各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ（０）～ＭＴ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0056】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルトランジスタＭＴ（０）～ＭＴ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。
【0057】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ（０）～ＭＴ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（７）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0058】
以上で説明したメモリセルアレイＭＣＡの回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0059】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0060】
尚、本実施形態に係るメモリ１００ａが備えるメモリセルアレイＭＣＡは、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
【0061】
図１６は、メモリ１００ａの詳細な構成例を示す断面図である。メモリ１００ａは、メモリセルアレイ層１０、２０と、制御回路層３０とを備えている。
【0062】
メモリセルアレイ層１０とメモリセルアレイ層２０とは、第１面１０ａと第３面２０ａとにおいて貼合されている。メモリセルアレイ層１０とメモリセルアレイ層２０との貼合面において、ソース層ＳＬ１、ＳＬ２が互いに接合されている。これにより、ソース層ＳＬ１、ＳＬ２は、一体の共通ソース層ＳＬ１、ＳＬ２として機能する。メモリセルアレイＭＣＡ１、ＭＣＡ２は、共通ソース層ＳＬ１、ＳＬ２に電気的に接続される。
【0063】
また、メモリセルアレイ層１０とメモリセルアレイ層２０との貼合面において、メモリセルアレイ層１０のパッド１１５とメモリセルアレイ層２０のパッド１２５とが接合されている。パッド１１５は、メモリセルアレイ層１０の多層配線層１４およびパッド１２等を介して制御回路層３０のトランジスタＴｒ等のいずれかの半導体素子に電気的に接続される。
【0064】
メモリセルアレイ層１０と制御回路層３０とは、第２面１０ｂと第５面３０ａとにおいて貼合されている。メモリセルアレイ層１０と制御回路層３０との貼合面において、メモリセルアレイ層１０のパッド１２と制御回路層３０のパッド３２とが接合されている。パッド３２は、多層配線層３４を介して制御回路層３０のトランジスタＴｒ等の半導体素子に電気的に接続される。
【0065】
メモリセルアレイ層２０と多層配線層４０とは、第４面２０ｂと第８面３０ａとにおいて貼合されている。メモリセルアレイ層２０と多層配線層４０との貼合面において、メモリセルアレイ層２０のパッド２２と多層配線層４０のパッド４２とが接合されている。パッド４２は、配線４４を介して互いに任意に電気的に接続されており、かつ、メモリセルアレイ層２０のパッド２２および多層配線層２４を介してメモリセルアレイＭＣＡ２に電気的に接合されている。
【0066】
このように、メモリセルアレイ層１０のメモリセルアレイＭＣＡ１は、多層配線層１４、３４およびパッド１２、３２を介して制御回路層３０のＣＭＯＳ回路３１に電気的に接続される。メモリセルアレイ層２０のメモリセルアレイＭＣＡ２は、多層配線層４０、１４、２４、３４およびパッド１２、２２、３２、４２を介して制御回路層３０のＣＭＯＳ回路３１に電気的に接続される。
【0067】
これにより、制御回路層３０は、メモリセルアレイ層１０、２０に共有されており、メモリセルアレイＭＣＡ１、ＭＣＡ２の両方を制御することができる。また、ソース層ＳＬ１、ＳＬ２も、多層配線層１４等を介してＣＭＯＳ回路３１に電気的に接続され、さらに、多層配線層１４、２４、３４、４０を介して、図示しない外部電源に接続され得る。これにより、外部からのソース電圧をソース層ＳＬ１、ＳＬ２に伝達することができる。
【0068】
メモリセルアレイＭＣＡ１、ＭＣＡ２は、基本的に同一の構成でよい。従って、以下、メモリセルアレイＭＣＡ１の構成のみを説明する。メモリセルアレイＭＣＡ１は、積層体１１０と、柱状体ＣＬと、スリットＳＴとを備えている。
【0069】
積層体１１０は、Ｚ方向に沿って複数の電極膜１１１および複数の絶縁膜１１２を交互に積層して構成されている。積層体１１０は、メモリセルアレイを構成する。電極膜１１１には、例えば、タングステン等の導電性金属が用いられる。絶縁膜１１２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜１１２は、電極膜１１１同士を絶縁する。すなわち、複数の電極膜１１１は、相互に絶縁状態で積層されている。電極膜１１１および絶縁膜１１２のそれぞれの積層数は、任意である。絶縁膜１１２は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。
【0070】
積層体１１０のＺ方向の上端および下端の１つまたは複数の電極膜１１１は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜１１１は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体１１０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体１１０の下部領域に設けられる。上部領域は、積層体１１０の、制御回路層３０に近い側の領域を指し、下部領域は、積層体１１０の、ソース層ＳＬ１、ＳＬ２に近い側の領域を指す。
【0071】
メモリセルアレイＭＣＡ１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、多層配線層１４を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体１１０の下方に設けられ、Ｘ方向（図１の紙面方向）に延在している配線である。
【0072】
積層体１１０内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体１１０内において積層体の積層方向（Ｚ方向）に該積層体１１０を貫通するように延在し、ビット線ＢＬに接続された多層配線層１４からソース層ＳＬ１まで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状体ＣＬは１段であっても問題無い。
【0073】
また、積層体１１０内には、複数のスリットＳＴが設けられている。スリットＳＴは、Ｘ方向に延在し、かつ、積層体１１０の積層方向（Ｚ方向）に該積層体１１０を貫通している。スリットＳＴ内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴは、積層体１１０の電極膜１１１を電気的に分離している。
【0074】
積層体１１０の上には、ソース層ＳＬ１、ＳＬ２が設けられている。ソース層ＳＬ１、ＳＬ２には、例えば、ドープドポリシリコン、銅、アルミニウム、または、タングステン等の低抵抗金属材料が用いられる。
【0075】
図１７および図１８は、メモリセルＭＣの構成例を示す断面図である。複数の柱状体ＣＬのそれぞれは、積層体１１０内に設けられたメモリホールＭＨ内に設けられている。各柱状体ＣＬは、Ｚ方向に沿って積層体１１０の上端から積層体１１０を貫通し、積層体１１０内およびソース層ＳＬ１にかけて設けられている。複数の柱状体ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０、および、コア層２３０を含む。柱状体ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ（半導体部材）２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜（電荷蓄積部材）２２０を含む。半導体ボディ２１０は、積層体１１０内において、積層方向（Ｚ方向）に延在している。半導体ボディ２１０は、ソース層ＳＬ１と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜１１１との間に設けられ、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬは、図１６の多層配線層１４を介して１本のビット線ＢＬに共通に接続される。
【0076】
図１８に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。電極膜１１１と絶縁膜１１２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜１１１ａが設けられてもよい。ブロック絶縁膜１１１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜１１１と絶縁膜１１２との間、および、電極膜１１１とメモリ膜２２０との間には、バリア膜１１１ｂが設けられていてもよい。バリア膜１１１ｂは、例えば、電極膜１１１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜１１１ａは、電極膜１１１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜１１１ｂは、電極膜１１１とブロック絶縁膜１１１ａとの密着性を向上させる。
【0077】
半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０には、例えば、ポリシリコンが用いられる。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであってもよい。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。同一メモリセルアレイＭＣＡ１内の複数の半導体ボディ２１０の一端は、ソース層ＳＬ１、ＳＬ２に電気的に共通に接続される。即ち、ソース層ＳＬ１、ＳＬ２は、メモリセルアレイＭＣＡ１の複数の柱状体ＣＬの半導体ボディ２１０に共通に接続されている。メモリセルアレイＭＣＡ２についても同様であり、ソース層ＳＬ１、ＳＬ２は、メモリセルアレイＭＣＡ２の複数の柱状体ＣＬの半導体ボディ２１０に共通に接続されている。
【0078】
メモリ膜２２０は、ブロック絶縁膜１１１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜１１１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２、および、トンネル絶縁膜２２３のそれぞれはＺ方向に延伸している。
【0079】
カバー絶縁膜２２１は、絶縁膜１１２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜１１１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜１１１とメモリ膜２２０との間から除去されてもよい。この場合、図１７および図１８に示すように、電極膜１１１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜１１１ａが設けられなくなる。また、電極膜１１１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
【0080】
電荷捕獲膜２２２は、ブロック絶縁膜１１１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜１１１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
【0081】
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
【0082】
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
【0083】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0084】
１ 半導体記憶装置、１０，２０ メモリセルアレイ層、３０ 制御回路層、４０ 多層配線層、ＳＬ１，ＳＬ２ ソース層、１２，２２，３２，４２ パッド、ＭＣＡ１，ＭＣＡ２ メモリセルアレイ、３１ ＣＭＯＳ回路、ＳＵＢ 基板
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】