特開2023-177065半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023177065
(43)【公開日】2023-12-13
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハ
(51)【国際特許分類】
H10B 43/27 20230101AFI20231206BHJP
H10B 41/27 20230101ALI20231206BHJP
H01L 21/336 20060101ALI20231206BHJP
H01L 21/02 20060101ALI20231206BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L29/78 371
H01L21/02 B
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022089761
(22)【出願日】2022-06-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】蘆立 浩明
(72)【発明者】
【氏名】竹石 知之
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA37
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083ZA29
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD33
5F101BE07
5F101BH04
(57)【要約】
【課題】実施形態は、半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハを提供することを課題とする。
【解決手段】実施形態の半導体記憶装置は、第１面及び第１面と反対側の第２面を有し、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルを有する。第１面及び第２面に埋め込まれた表面配線層を有するメモリセルアレイ層を複数有する。メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体である。複数のメモリセルアレイ層が第１面あるいは第２面に形成された表面配線層を接続して積層され、積層体の積層方向に隣接するメモリセルアレイ層が、互いの階段構造部を積層境界面に向けて積層される。
【選択図】図１
【解決手段】実施形態の半導体記憶装置は、第１面及び第１面と反対側の第２面を有し、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルを有する。第１面及び第２面に埋め込まれた表面配線層を有するメモリセルアレイ層を複数有する。メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体である。複数のメモリセルアレイ層が第１面あるいは第２面に形成された表面配線層を接続して積層され、積層体の積層方向に隣接するメモリセルアレイ層が、互いの階段構造部を積層境界面に向けて積層される。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１面及び前記第１面と反対側の第２面を有し、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルと、前記第１面及び前記第２面に埋め込まれた表面配線層とを有するメモリセルアレイ層を複数有し、
前記メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、前記積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体であり、
前記複数のメモリセルアレイ層が前記第１面あるいは前記第２面に形成された表面配線層を接続して積層され、
前記積層体の積層方向に隣接するメモリセルアレイ層が、互いの階段構造部の傾斜部を前記積層方向に隣接するメモリセルアレイ層の間の積層境界面に向けて積層された、
半導体記憶装置。
前記メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、前記積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体であり、
前記複数のメモリセルアレイ層が前記第１面あるいは前記第２面に形成された表面配線層を接続して積層され、
前記積層体の積層方向に隣接するメモリセルアレイ層が、互いの階段構造部の傾斜部を前記積層方向に隣接するメモリセルアレイ層の間の積層境界面に向けて積層された、
半導体記憶装置。
【請求項2】
回路用基板と、前記回路用基板の回路形成面に設けられた制御回路と、前記回路用基板の前記回路形成面上に設けられ前記制御回路と電気的に接続された回路側表面配線層を有する制御回路層が前記メモリセルアレイ層に積層され、
前記複数のメモリセルアレイ層の表面配線層において、積層された他のメモリセルアレイ層の表面配線層に接続されていない表面配線層に前記回路側表面配線層が接続された、
請求項１に記載の半導体記憶装置。
前記複数のメモリセルアレイ層の表面配線層において、積層された他のメモリセルアレイ層の表面配線層に接続されていない表面配線層に前記回路側表面配線層が接続された、
請求項１に記載の半導体記憶装置。
【請求項3】
前記複数のメモリセルは、複数の絶縁層と複数の電極層が交互に積層された積層体と、前記積層体の積層方向に延びる柱状部を有し、前記柱状部の一端側にビット線が電気的に接続され、前記柱状部の他端側にソース線が電気的に接続され、前記ソース線に隣接するソース側配線層が設けられた、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記メモリセルアレイ層の積層境界面が張り合わせ面である、請求項１に記載の半導体記憶装置。
【請求項5】
前記階段構造部に位置する前記電極層の端部に接続された配線の引出部が、前記電極層の端部よりも前記積層境界面に近い側に設けられた、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項6】
絶縁層と該絶縁層内に設けたメモリセルを有する第１の基板と、絶縁層と該絶縁層内に設けたメモリセルを有する第２の基板と、絶縁層と該絶縁層内に設けた制御回路を有する第３の基板を貼り合わせて半導体記憶装置を製造する方法であり、
前記絶縁層どうしを介し前記第１の基板と前記第２の基板を張り合わせ、貼り合わせた前記第１の基板の周縁部から該周縁部に隣接する前記第２の基板の周縁部にかけて前記第１の基板の周縁部及び前記第２の基板の周縁部を所定幅に渡り前記第１の基板と前記第２の基板の間の絶縁層を含めて除去するトリム加工を施し、前記第１の基板においては外周縁部の厚さ方向全部を前記所定幅に渡り除去し、前記第２の基板においては前記第１の基板の除去幅に対応する所定幅で前記第２の基板の外周縁部の厚さ方向一部を除去した後、 前記第１の基板の残余部分を研削により除去して前記第１の基板に形成されていた絶縁層を前記第２の基板上に露出させるとともに、
前記第３の基板の絶縁層を前記露出させた絶縁層に貼り合わせる、
半導体記憶装置の製造方法。
前記絶縁層どうしを介し前記第１の基板と前記第２の基板を張り合わせ、貼り合わせた前記第１の基板の周縁部から該周縁部に隣接する前記第２の基板の周縁部にかけて前記第１の基板の周縁部及び前記第２の基板の周縁部を所定幅に渡り前記第１の基板と前記第２の基板の間の絶縁層を含めて除去するトリム加工を施し、前記第１の基板においては外周縁部の厚さ方向全部を前記所定幅に渡り除去し、前記第２の基板においては前記第１の基板の除去幅に対応する所定幅で前記第２の基板の外周縁部の厚さ方向一部を除去した後、 前記第１の基板の残余部分を研削により除去して前記第１の基板に形成されていた絶縁層を前記第２の基板上に露出させるとともに、
前記第３の基板の絶縁層を前記露出させた絶縁層に貼り合わせる、
半導体記憶装置の製造方法。
【請求項7】
前記第３の基板の絶縁層を前記露出させた絶縁層に貼り合わせた後、前記第２の基板の残余部分を除去し、前記制御回路を備えた前記第３の基板上に、前記第１の基板に形成されていた前記絶縁層と前記メモリセルを有する第１のメモリセルアレイ層と、前記第２の基板に形成されていた前記絶縁層と前記メモリセルを有する第２のメモリセルアレイ層を積層した構造を得る、
請求項６に記載の半導体記憶装置の製造方法。
請求項６に記載の半導体記憶装置の製造方法。
【請求項8】
前記第１の基板の絶縁層の表面に第１の表面配線層を有し、前記第２の基板の絶縁層の表面に第２の表面配線層を有するとともに、前記第１の基板の絶縁層と前記第２の基板の絶縁層を貼り合わせる場合、前記第１の表面配線層と前記第２の表面配線層を位置合わせして接合するように貼り合わせる、
請求項６に記載の半導体記憶装置の製造方法。
請求項６に記載の半導体記憶装置の製造方法。
【請求項9】
前記メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、前記積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体であり、
前記第１の基板と前記第２の基板を前記絶縁層を介し貼り合わせる場合、前記階段構造部の傾斜面を前記第１の基板と前記第２の基板の張り合わせの積層境界面に向けて貼り合わせる、
請求項６に記載の半導体記憶装置の製造方法。
前記第１の基板と前記第２の基板を前記絶縁層を介し貼り合わせる場合、前記階段構造部の傾斜面を前記第１の基板と前記第２の基板の張り合わせの積層境界面に向けて貼り合わせる、
請求項６に記載の半導体記憶装置の製造方法。
【請求項10】
メモリセルアレイ領域に３次元配置された複数のメモリセルと表面配線層を有するメモリセルアレイ層を第１の基板に備えた第１のウエハと、
メモリセルアレイ領域に３次元配置された複数のメモリセルと表面配線層を有するメモリセルアレイ層を第２の基板に備えた第２のウエハを有し、
前記表面配線層どうしを接合して張り合わせた積層境界面を有する、
半導体ウエハ。
メモリセルアレイ領域に３次元配置された複数のメモリセルと表面配線層を有するメモリセルアレイ層を第２の基板に備えた第２のウエハを有し、
前記表面配線層どうしを接合して張り合わせた積層境界面を有する、
半導体ウエハ。
【請求項11】
前記メモリセルアレイ層に複数の絶縁層を介し複数の電極層を積層した積層体を有し、前記積層体が前記複数の電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体であり、
前記第１のウエハの階段構造部の傾斜部と前記第２のウエハの階段構造部の傾斜部が前記第１のウエハと前記第２のウエハの積層境界面に向けられた、
請求項１０に記載の半導体ウエハ。
前記第１のウエハの階段構造部の傾斜部と前記第２のウエハの階段構造部の傾斜部が前記第１のウエハと前記第２のウエハの積層境界面に向けられた、
請求項１０に記載の半導体ウエハ。
【請求項12】
前記第１の基板の周縁部に、該周縁部を所定幅に渡り除去した第１の基板側の第１のトリム部を有し、前記第１の基板の周縁部と前記第２の基板の周縁部との間に位置するメモリセルアレイ層の一部を所定幅に渡り除去したアレイ層トリム部を有し、前記第２の基板の周縁部に、該第２の基板の周縁部の所定幅に渡り、該第２の基板の厚さ方向一部を除去した第２の基板側の第２トリム部を有する、
請求項１０に記載の半導体ウエハ。
請求項１０に記載の半導体ウエハ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハに関する。
【背景技術】
【0002】
メモリセルが３次元的に積層された、貼り合わせ構造のＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／０２６１６２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態が解決しようとする課題は、貼り合わせ工程を簡略化した積層型の半導体記憶装置及び半導体記憶装置の製造方法と半導体ウエハの提供にある。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１面及び第１面と反対側の第２面を有し、基板を含まないメモリセルアレイ層であって、メモリセルアレイ領域に３次元配置された複数のメモリセルを有する。前記第１面及び前記第２面に埋め込まれた表面配線層を有するメモリセルアレイ層を複数有する。前記メモリセルが複数の絶縁層を介し複数の電極層を積層した積層体を有するメモリセルであり、前記積層体が複数の前記電極層の端部位置を積層位置毎に位置ずれさせた階段構造部を有する積層体である。複数の前記メモリセルアレイ層が前記第１面あるいは前記第２面に形成された表面配線層を接続して積層され、前記積層体の積層方向に隣接する前記メモリセルアレイ層が、互いの階段構造部の傾斜部を前記積層方向に隣接するメモリセルアレイ層の間の積層境界面に向けて積層され、半導体記憶装置が構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の模式断面図。
【図2】第１実施形態に係る半導体記憶装置の模式斜視図。
【図3】第１実施形態に係る半導体記憶装置の模式部分断面図。
【図4】第１実施形態に係る半導体記憶装置の一部を拡大した模式部分断面図。
【図5】第１実施形態に係る半導体記憶装置を製造する場合に用いる半導体ウエハの一例を示す平面図。
【図6】第１実施形態に係る半導体記憶装置の製造方法の一例を示す断面略図。
【図7】第１実施形態に係る半導体記憶装置の製造方法の一例を示す断面略図。
【図8】第１実施形態に係る半導体記憶装置の製造方法の一例を示す断面略図。
【図10】第１実施形態に係る半導体記憶装置の製造方法の一例を示す模式断面図である。
【図12】比較例の半導体記憶装置の製造方法の一例を示す断面略図。
【図13】比較例の半導体記憶装置の製造方法の一例を示す断面略図。
【図14】比較例の半導体記憶装置の製造方法の一例を示す断面略図。
【発明を実施するための形態】
【0007】
「第１実施形態」
以下、第１実施形態に係る半導体記憶装置について図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「基板に設けられる」とは、基板の内部に対象物の少なくとも一部が形成される場合や、基板上に対象物の少なくとも一部が形成される場合を含む。
以下、第１実施形態に係る半導体記憶装置について図面を参照し説明する。
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「基板に設けられる」とは、基板の内部に対象物の少なくとも一部が形成される場合や、基板上に対象物の少なくとも一部が形成される場合を含む。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の模式断面図である。第１実施形態の半導体記憶装置ＳＭＤは、メモリセルに対するデータの書き込み、消去、読み出しを制御する制御回路を基板１に設けた制御回路層１００と、３次元配置された複数の第１のメモリセルを含む第１のメモリセルアレイ層２００とが、向かい合うように接合して積層され、貼り合された構造を有している。また、第１のメモリセルアレイ層２００と、３次元配置された複数の第２のメモリセルを含む第２のメモリセルアレイ層３００とが、向かい合うように接合して積層され、貼り合された構造を有している。更に説明すると、半導体記憶装置ＳＭＤは、基板１上に基板１の厚さ方向に制御回路層１００と第１のメモリセルアレイ層２００と第２のメモリセルアレイ層３００が積層された構造となっている。
図１は、第１実施形態に係る半導体記憶装置の模式断面図である。第１実施形態の半導体記憶装置ＳＭＤは、メモリセルに対するデータの書き込み、消去、読み出しを制御する制御回路を基板１に設けた制御回路層１００と、３次元配置された複数の第１のメモリセルを含む第１のメモリセルアレイ層２００とが、向かい合うように接合して積層され、貼り合された構造を有している。また、第１のメモリセルアレイ層２００と、３次元配置された複数の第２のメモリセルを含む第２のメモリセルアレイ層３００とが、向かい合うように接合して積層され、貼り合された構造を有している。更に説明すると、半導体記憶装置ＳＭＤは、基板１上に基板１の厚さ方向に制御回路層１００と第１のメモリセルアレイ層２００と第２のメモリセルアレイ層３００が積層された構造となっている。
【0009】
まず、第１のメモリセルアレイ層２００について説明する。第１のメモリセルアレイ層２００は、図１における第１面（下面）Ｓａ１と第１面と反対側の第２面（上面）Ｓａ２を有し、３次元構造の第１のメモリセルアレイ１０ａを有する。
図２は、第１実施形態に係る半導体記憶装置ＳＭＤの一部を示す模式斜視図であり、第１のメモリセルアレイ１０ａの模式斜視図である。なお、図２においては、電極間絶縁層などの一部の絶縁層の図示について省略している。図２における下側が第１面Ｓａ１側を示し、上側が第２面Ｓａ２側を示している。
図２において、相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向とＹ方向は図１に示す基板１の上面と平行な方向を示す。これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向：基板１の厚さ方向）とする。また、方向を示す場合、＋Ｘ方向と－Ｘ方向などのように正負の符号を付して１８０゜異なる方向を区別して説明することがある。＋Ｘ方向と－Ｘ方向は１８０゜異なる方向を示し、＋Ｙ方向と－Ｙ方向は１８０゜異なる方向を示し、＋Ｚ方向と－Ｚ方向は１８０゜異なる方向を示す。正負の方向を区別して説明する必要が無い場合は＋符号を略し、単にＸ方向、Ｙ方向、Ｚ方向などと表記する。
図２は、第１実施形態に係る半導体記憶装置ＳＭＤの一部を示す模式斜視図であり、第１のメモリセルアレイ１０ａの模式斜視図である。なお、図２においては、電極間絶縁層などの一部の絶縁層の図示について省略している。図２における下側が第１面Ｓａ１側を示し、上側が第２面Ｓａ２側を示している。
図２において、相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向とＹ方向は図１に示す基板１の上面と平行な方向を示す。これらＸ方向及びＹ方向（ＸＹ面）に対して直交し、複数層の電極層ＷＬが積層された方向をＺ方向（積層方向：基板１の厚さ方向）とする。また、方向を示す場合、＋Ｘ方向と－Ｘ方向などのように正負の符号を付して１８０゜異なる方向を区別して説明することがある。＋Ｘ方向と－Ｘ方向は１８０゜異なる方向を示し、＋Ｙ方向と－Ｙ方向は１８０゜異なる方向を示し、＋Ｚ方向と－Ｚ方向は１８０゜異なる方向を示す。正負の方向を区別して説明する必要が無い場合は＋符号を略し、単にＸ方向、Ｙ方向、Ｚ方向などと表記する。
【0010】
第１のメモリセルアレイ１０ａは、図２に示す電極層ＷＬと絶縁層１１とがそれぞれ１層ずつ交互に複数層積層された第１の積層体１２ａを有する。この第１の積層体１２ａ内には、Ｚ方向に延びる第１の柱状部１３ａが複数設けられている。第１の柱状部１３ａは例えば、円柱状もしくは楕円柱状に設けられる。複数の第１の柱状部１３ａは、例えば、ＸＹ面において、千鳥格子、もしくは、正方格子に配列されている。電極層ＷＬはＹ方向に複数のブロックに分離され、Ｘ方向に延びている。
【0011】
電極層ＷＬは、例えば、シリコンを主成分として含む層である。さらに、電極層ＷＬは、シリコン層に導電性を持たせるための不純物として、ボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。
絶縁層１１は、例えばシリコンと酸素を主に含んでおり、シリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）、炭素含有シリコン酸化膜（ＳｉＯＣ）などである。
絶縁層１１は、例えばシリコンと酸素を主に含んでおり、シリコン酸化膜（ＳｉＯ）、シリコン酸窒化膜（ＳｉＯＮ）、炭素含有シリコン酸化膜（ＳｉＯＣ）などである。
【0012】
第１の柱状部１３ａの第２面Ｓａ２側である上部には、ドレイン側選択ゲートＳＧＤが設けられ、第１面Ｓａ１側である下部には、ソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤは、最上層の電極層ＷＬ上に絶縁層１１を介し設けられている。ソース側選択ゲートＳＧＳは、最下層の電極層ＷＬ下に絶縁層１１を介し設けられている。ここで、例えば、ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、１層の電極層ＷＬよりも厚く形成することができる。
【0013】
第１の柱状部１３ａの第２面Ｓａ２側である上端部には、第１のビット線１６ａ（ＢＬ）が接続されている。第１のビット線１６ａは複数設けられ、例えば金属からなる。複数の第１のビット線１６ａは、Ｘ方向に離間して、Ｙ方向に延びている。第１のビット線１６ａは、ドレイン側選択ゲートＳＧＤ上に絶縁層１１及び層間絶縁層１４を介し設けられている（図３参照）。
【0014】
図２において、第１の柱状部１３ａの第１面Ｓａ１側である下端部には、第１のソース線１７ａ（ＳＬ）が接続されている。第１のソース線１７ａは、ソース側選択ゲートＳＧＳ下に層間絶縁層１５を介し設けられている。また、第１の柱状部１３ａの下端部であって、第１のソース線１７ａのさらに下側には、層間絶縁層１８内に第１のソース側配線層１９ａが設けられている。層間絶縁層１８は積層された層であってもよい。
【0015】
図３は、第１実施形態に係る半導体記憶装置ＳＭＤの模式部分断面図であり、第１の柱状部近傍の模式部分断面図である。図４は、図３の第１の柱状部近傍の一部であるＡ部を拡大した模式部分断面図である。図３及び図４は、図２におけるＹＺ面に平行な部分断面を表している。
図３に示すように、第１の柱状部１３ａは、複数の電極層ＷＬ、複数の絶縁層１１を含む第１の積層体１２ａ内に形成されるＩ字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
図３に示すように、第１の柱状部１３ａは、複数の電極層ＷＬ、複数の絶縁層１１を含む第１の積層体１２ａ内に形成されるＩ字状のメモリホール内に形成される。そのメモリホール内には、半導体チャネルとしてのチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【0016】
図４に示すように、メモリセルＭＣにおいてメモリホールの内壁とチャネルボディ２０との間には、メモリ膜２１が設けられている。メモリ膜２１は、例えば、ブロック絶縁膜２２と電荷蓄積膜２３とトンネル絶縁膜２４とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック絶縁膜２２、電荷蓄積膜２３、及びトンネル絶縁膜２４が設けられている。
【0017】
チャネルボディ２０はＺ方向に延びる筒状に設けられ、そのチャネルボディ２０の外周面を囲むようにメモリ膜２１がＺ方向に延びつつ筒状に設けられている。電極層ＷＬはメモリ膜２１を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜２５が設けられている。コア絶縁膜２５は、例えばシリコン酸化膜である。
ブロック絶縁膜２２は電極層ＷＬに接し、トンネル絶縁膜２４はチャネルボディ２０に接し、ブロック絶縁膜２２とトンネル絶縁膜２４との間に電荷蓄積膜２３が設けられている。
ブロック絶縁膜２２は電極層ＷＬに接し、トンネル絶縁膜２４はチャネルボディ２０に接し、ブロック絶縁膜２２とトンネル絶縁膜２４との間に電荷蓄積膜２３が設けられている。
【0018】
チャネルボディ２０はメモリセルＭＣにおけるチャネルとして機能し、電極層ＷＬはメモリセルＭＣのコントロールゲートとして機能する。電荷蓄積膜２３はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【0019】
第１実施形態の半導体記憶装置ＳＭＤは、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置となっている。
上述の構成のメモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜２３は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。メモリセルＭＣは、浮遊ゲート型のメモリセルであってもかまわない。
上述の構成のメモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜２３は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。メモリセルＭＣは、浮遊ゲート型のメモリセルであってもかまわない。
【0020】
トンネル絶縁膜２４は、電荷蓄積膜２３にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜２３に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。トンネル絶縁膜２４は、例えばシリコン酸化膜である。
あるいは、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行うことができる。
あるいは、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜（ＯＮＯ膜）を用いてもよい。トンネル絶縁膜としてＯＮＯ膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行うことができる。
【0021】
電荷蓄積膜２３に蓄積された電荷が電極層ＷＬへ拡散することをブロック絶縁膜２２が防止する。ブロック絶縁膜２２は、例えば、電極層ＷＬに接して設けられたシリコン窒化膜２２１とシリコン窒化膜２２１と電荷蓄積膜２３との間に設けられたシリコン酸化膜２２２を有する。
シリコン酸化膜２２２よりも誘電率の高い膜であるシリコン窒化膜２２１を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜２２として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
シリコン酸化膜２２２よりも誘電率の高い膜であるシリコン窒化膜２２１を電極層ＷＬに接して設けることで、消去時に電極層ＷＬから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜２２として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
【0022】
図２、図３に示すように、第１の柱状部１３ａの上部側にドレイン側選択トランジスタＳＴＤが設けられ、他方の下部側にソース側選択トランジスタＳＴＳが設けられている。
メモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
メモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、積層体の積層方向（Ｚ方向）に電流が流れる縦型トランジスタである。
【0023】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極（コントロールゲート）として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜２６（図３参照）が設けられている。第１の柱状部１３ａに設けられた、ドレイン側選択トランジスタＳＴＤのチャネルボディ２０は、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
ソース線ＳＬのさらに下方には、層間絶縁層１８内に第１のソース側配線層１９ａが設けられている。
ソース線ＳＬのさらに下方には、層間絶縁層１８内に第１のソース側配線層１９ａが設けられている。
【0024】
これら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｉ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に配置されている。
【0025】
図１は、第１のメモリセルアレイ１０ａにおけるＸ方向一端側の領域を示す。
第１のメモリセルアレイ領域２８ａの端部には、Ｘ方向に延びる電極層ＷＬの一側端部からなる階段構造部２９が形成されている。階段構造部２９において、各電極層ＷＬのＸ方向の端部位置は積層位置毎に階段状に並ぶように形成されている。
第１のメモリセルアレイ１０ａにおいては、第１面Ｓａ１に一番近い位置の電極層ＷＬの端部がＸ方向に沿って最も長く、第１面Ｓａ１から離れた位置に形成されている電極層ＷＬの端部ほど、徐々に短くなるように形成されている。従って、階段構造部２９は、その傾斜部２９ａを第２面Ｓａ２側に向けるように形成されている。
図１では第１のメモリセルアレイ１０ａのＸ方向一端側領域のみ記載されているが、第１のメモリセルアレイ１０ａのＸ方向他端側領域にも同様な構造の階段構造部が形成されている。
第１のメモリセルアレイ領域２８ａの端部には、Ｘ方向に延びる電極層ＷＬの一側端部からなる階段構造部２９が形成されている。階段構造部２９において、各電極層ＷＬのＸ方向の端部位置は積層位置毎に階段状に並ぶように形成されている。
第１のメモリセルアレイ１０ａにおいては、第１面Ｓａ１に一番近い位置の電極層ＷＬの端部がＸ方向に沿って最も長く、第１面Ｓａ１から離れた位置に形成されている電極層ＷＬの端部ほど、徐々に短くなるように形成されている。従って、階段構造部２９は、その傾斜部２９ａを第２面Ｓａ２側に向けるように形成されている。
図１では第１のメモリセルアレイ１０ａのＸ方向一端側領域のみ記載されているが、第１のメモリセルアレイ１０ａのＸ方向他端側領域にも同様な構造の階段構造部が形成されている。
【0026】
Ｘ方向他端側領域の階段構造部の記載が図１では略されているが、この階段構造部においても、第１面Ｓａ１に一番近い位置の電極層ＷＬの端部がＸ方向に沿って最も長く、第１面Ｓａ１から離れた位置に形成されている電極層ＷＬの端部ほど、徐々に短くなるように形成されている。従って、記載を略した側の階段構造部も、その傾斜部を第２面Ｓａ２側に向けるように形成されている。
なお、メモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬは、図１に示すＸ方向一端側と、図１では記載を略したＸ方向他端側の両方を合わせると、断面視台形状の輪郭をなすように配置されている。この断面視台形輪郭の斜辺に相当する位置に階段構造部２９が形成されている。
換言すると、図１に示すメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬとそれらの間に形成されている絶縁層を合わせて断面視台形状の輪郭を形成するように第１の積層体１２ａが構成されている。
なお、メモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬは、図１に示すＸ方向一端側と、図１では記載を略したＸ方向他端側の両方を合わせると、断面視台形状の輪郭をなすように配置されている。この断面視台形輪郭の斜辺に相当する位置に階段構造部２９が形成されている。
換言すると、図１に示すメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬとそれらの間に形成されている絶縁層を合わせて断面視台形状の輪郭を形成するように第１の積層体１２ａが構成されている。
【0027】
階段構造部２９には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクトプラグ３０が設けられている。これらのコンタクトプラグ３０は、層間絶縁層３１を貫通して階段構造部２９を構成する各電極層ＷＬの端部側に接続されている。各電極層ＷＬの端部側に接続されたコンタクトプラグ３０は、第２面Ｓａ２側に向かうように延在されている。
【0028】
階段構造部２９において、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳ）はコンタクトプラグ３２に接続されている。これらコンタクトプラグ３２も第２面Ｓａ２側に向かうように延在されている。
電極層ＷＬに接続されたコンタクトプラグ３０は、ワード配線層３３に接続されている。選択ゲートＳＧに接続されたコンタクトプラグ３２は、選択ゲート配線層３４に接続されている。ワード配線層３３と選択ゲート配線層３４は、第２面Ｓａ２に近い同じレイヤーにおいて隣接するように設けられている。
電極層ＷＬに接続されたコンタクトプラグ３０は、ワード配線層３３に接続されている。選択ゲートＳＧに接続されたコンタクトプラグ３２は、選択ゲート配線層３４に接続されている。ワード配線層３３と選択ゲート配線層３４は、第２面Ｓａ２に近い同じレイヤーにおいて隣接するように設けられている。
【0029】
図１に示すように第１のメモリセルアレイ層２００は基板を含んでいない。また、第１のソース線ＳＬより第２面Ｓａ２側にさらに第１のソース側配線層１９ａが設けられている。
ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は、他の配線層やプラグによって、第２面Ｓａ２に垂直な方向から見て第１のメモリセルアレイ領域２８ａの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第１のメモリセルアレイ領域２８ａの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第１のメモリセルアレイ領域２８ａの外側に設けられた第１の信号線引出電極３７ａに接続されている。
ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は、他の配線層やプラグによって、第２面Ｓａ２に垂直な方向から見て第１のメモリセルアレイ領域２８ａの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第１のメモリセルアレイ領域２８ａの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第１のメモリセルアレイ領域２８ａの外側に設けられた第１の信号線引出電極３７ａに接続されている。
【0030】
また、第１の柱状部１３ａのチャネルボディ２０と第１のビット線１６ａ及び第１のソース線１７ａは電気的に接続されている。さらに、第１のビット線１６ａ及び第１のソース線１７ａの少なくとも一部も同様に、他の配線層やプラグによって、第２面Ｓａ２に垂直な方向から見て第１のメモリセルアレイ領域２８ａの外側に、第１のビット線引出部及び第１のソース線引出部として引き出される（図示略）。第１のメモリセルアレイ領域２８ａの外側に引き出された第１のビット線引出部及び第１のソース線引出部は、第１のメモリセルアレイ領域２８ａの外側に設けられた第１の信号線引出電極３７ａに接続されている。
【0031】
第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２には、第１の表面配線層３８ａ及び第２の表面配線層３９ａが設けられている。第１の表面配線層３８ａと第２の表面配線層３９ａは、それぞれ第１面Ｓａ１及び第２面Ｓａ２に埋め込まれており、図示を略した層間絶縁層から表面が露出している。
ここで、例えば、第１の信号線引出電極３７ａは、第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の信号線引出電極３７ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは、第１のメモリセルアレイ層２００をＺ方向に貫通している。
ここで、例えば、第１の信号線引出電極３７ａは、第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の信号線引出電極３７ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは、第１のメモリセルアレイ層２００をＺ方向に貫通している。
【0032】
図１に示すように、第１のメモリセルアレイ領域２８ａの外側に、第１の外部接続電極４０ａが設けられている。すなわち、第１の外部接続電極４０ａは、メモリセルアレイにおける階段構造部２９よりもさらに外側の領域に設けられている。
第１の外部接続電極４０ａは、第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の表面配線層３８ａ及び第２の表面配線層３９ａは、それぞれ第１面Ｓａ１及び第２面Ｓａ２に埋め込まれており、図示略の層間絶縁層から表面が露出している。第１の外部接続電極４０ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは第１のメモリセルアレイ層２００をＺ方向に貫通している。
第１の外部接続電極４０ａは、第１のメモリセルアレイ層２００の第１面Ｓａ１及び第２面Ｓａ２にそれぞれ設けられた第１の表面配線層３８ａ及び第２の表面配線層３９ａに電気的に接続されている。第１の表面配線層３８ａ及び第２の表面配線層３９ａは、それぞれ第１面Ｓａ１及び第２面Ｓａ２に埋め込まれており、図示略の層間絶縁層から表面が露出している。第１の外部接続電極４０ａ、第１の表面配線層３８ａ及び第２の表面配線層３９ａは第１のメモリセルアレイ層２００をＺ方向に貫通している。
【0033】
図１に示すように制御回路層１００は回路用基板１上に設けられている。制御回路層１００の回路用基板１は、例えばシリコン基板である。制御回路層の回路用基板１の回路形成面には、制御回路１Ａが形成されている。制御回路１Ａとしては、トランジスタを含む集積回路として形成されている。トランジスタとしては、ゲート電極、ソース／ドレイン領域などを有するＭＯＳＦＥＴ構造を有する。ＭＯＳＦＥＴのソース／ドレイン領域は、他の配線層やプラグによって、回路側接続電極４１に接続されている。回路側接続電極４１は、制御回路層１００の回路形成面に設けられた第１の回路側表面配線層４２に電気的に接続されている。第１の回路側表面配線層４２は、回路形成面に埋め込まれており、図示略の層間絶縁層から表面が露出している。また、第１の回路側表面配線層４２に隣接するように第２の回路側表面配線層４３が設けられており、第２の回路側表面配線層４３は第１のメモリセルアレイ層２００側の第１の表面配線層３８ａに接続されている。第２の回路側表面配線層４３は、回路形成面に埋め込まれており、図示略の層間絶縁層から表面が露出している。
【0034】
第２のメモリセルアレイ層３００は、図１乃至図４に示した第１のメモリセルアレイ層２００と同様の構成となっている。すなわち、第２のメモリセルアレイ層３００は、図１における第３面（下面）Ｓｂ１と第３面と反対側の第４面（上面）Ｓｂ２を持ち、３次元構造の第２のメモリセルアレイ１０ｂを有する。その他、第２のメモリセルアレイ層３００において、第１のメモリセルアレイ層２００と同様の構成については適宜説明を省略する。
【0035】
第２のメモリセルアレイ層３００は基板を含んでいない。また、第２のソース線ＳＬより第４面Ｓｂ２側にさらに第２のソース側配線層１９ｂが設けられている。
第１のメモリセルアレイ層２００と同様に、ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は他の配線層やプラグによって、第３面Ｓｂ１に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第２のメモリセルアレイ領域２８ｂの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第２のメモリセルアレイ領域２８ｂの外側に設けられた第２の信号線引出電極３７ｂに接続されている。
第１のメモリセルアレイ層２００と同様に、ワード配線層３３及び選択ゲート配線層３４の少なくとも一部は他の配線層やプラグによって、第３面Ｓｂ１に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの外側に、ワード線引出部３５及び選択ゲート線引出部３６として引き出される。第２のメモリセルアレイ領域２８ｂの外側に引き出されたワード線引出部３５及び選択ゲート線引出部３６は、第２のメモリセルアレイ領域２８ｂの外側に設けられた第２の信号線引出電極３７ｂに接続されている。
【0036】
また、第２の柱状部１３ｂのチャネルボディ２０と第２のビット線ＢＬ及び第２のソース線ＳＬは電気的に接続されている。さらに、第２のビット線ＢＬ及び第２のソース線ＳＬの少なくとも一部は、他の配線層やプラグによって、第３面に垂直な方向から見て第２のメモリセルアレイ領域２８ｂの外側に、第２のビット線引出部及び第２のソース線引出部として引き出される（図示略）。第２のメモリセルアレイ領域２８ｂの外側に引き出された第２のビット線引出部及び第２のソース線引出部は、第２のメモリセルアレイ領域２８ｂの外側に設けられた第２の信号線引出電極３７ｂに接続されている。なお、第２のメモリセルアレイ領域２８ｂ内の構成は、第１のメモリセルアレイ層２００のメモリセルアレイ領域２８ａの構成と同じであるので適宜符号の記載と説明を省略する。
【0037】
なお、第２のメモリセルアレイ領域２８ｂ内の構成は、第１のメモリセルアレイ領域２８ａ内の構成と同じであるが、上下が反転された構成となっている点が異なる。
第１のメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬは、先に説明したように、図１に示すＸ方向一側と、図１では記載を略したＸ方向他側の両方を合わせると、断面視台形状の輪郭を形成するように配置されている。
第１のメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬは、先に説明したように、図１に示すＸ方向一側と、図１では記載を略したＸ方向他側の両方を合わせると、断面視台形状の輪郭を形成するように配置されている。
【0038】
これに対し、第２のメモリセルアレイ領域２８ｂに形成されている複数の電極層ＷＬは、図１に示すＸ方向一端側と、図１では記載を略したＸ方向他端側の両方を合わせると、断面視において倒立した台形状の輪郭を形成するように配置されている。従って、第２のメモリセルアレイ領域２８ｂに形成されている階段構造部２９の傾斜部２９ａは第３面Ｓｂ１に向けられている。
換言すると、図１に示すメモリセルアレイ領域２８ｂに形成されている複数の電極層ＷＬとそれらの間に形成されている絶縁層を合わせて断面視において倒立した台形状の輪郭を形成するように積層体１２ａが配置されている（なお、倒立した台形状とは、第１のメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬが形成する台形状に対して倒立していることを意味する）。
換言すると、図１に示すメモリセルアレイ領域２８ｂに形成されている複数の電極層ＷＬとそれらの間に形成されている絶縁層を合わせて断面視において倒立した台形状の輪郭を形成するように積層体１２ａが配置されている（なお、倒立した台形状とは、第１のメモリセルアレイ領域２８ａに形成されている複数の電極層ＷＬが形成する台形状に対して倒立していることを意味する）。
【0039】
第２のメモリセルアレイ層３００の第３面Ｓｂ１及び第４面Ｓｂ２には、第３の表面配線層３８ｂ及び第４の表面配線層３９ｂが設けられている。第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは、それぞれ第３面Ｓｂ１及び第４面Ｓｂ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。ここで、第２の信号線引出電極３７ｂは第２のメモリセルアレイ層３００の第３面Ｓｂ１及び第４面Ｓｂ２にそれぞれ設けられた第３の表面配線層３８ｂ及び第４の表面配線層３９ｂに電気的に接続されている。第２の信号線引出電極、第３及び第４の表面配線層は、第２のメモリセルアレイ層３００をＺ方向に貫通している。
【0040】
また、図１に示すように第２のメモリセルアレイ領域２８ｂの外側に、第２の外部接続電極４０ｂが設けられている。すなわち、第２の外部接続電極４０ｂは、メモリセルアレイにおける階段構造部２９よりもさらに外側の領域に設けられている。第２の外部接続電極４０ｂは、第２のメモリセルアレイ層３００の第３面Ｓｂ１及び第４面Ｓｂ２にそれぞれ設けられた第３の表面配線層３８ｂ及び第４の表面配線層３９ｂに電気的に接続されている。第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは、それぞれ第３面Ｓｂ１及び第４面Ｓｂ２に埋め込まれており、図示しない層間絶縁層から表面が露出している。第２の外部接続電極４０ｂ、第３の表面配線層３８ｂ及び第４の表面配線層３９ｂは第２のメモリセルアレイ層３００をＺ方向に貫通している。第４の表面配線層３９ｂのうち、第２の外部接続電極４０ｂに電気的に接続された表面配線層３９ｂの上に、外部接続パッド５２が設けられている。
【0041】
図１に示すように、第１面Ｓａ１に設けられた第１の表面配線層３８ａは、回路形成面に設けられた第１、第２の回路側表面配線層４２、４３と貼り合され、接合されている。第１の表面配線層３８ａ及び第１、第２の回路側表面配線層４２、４３は、例えば銅または銅を主成分とする銅合金からなる。第１の表面配線層３８ａ及び第１の回路側表面配線層４２の周囲には絶縁層（図示略）が設けられている。絶縁層は、例えば無機膜、樹脂膜などである。
第１のメモリセルアレイ層２００と制御回路層１００は第１の表面配線層３８ａ及び第１、第２の回路側表面配線層４２、４３を介し、電気的に接続されている。
第１のメモリセルアレイ層２００と制御回路層１００は第１の表面配線層３８ａ及び第１、第２の回路側表面配線層４２、４３を介し、電気的に接続されている。
【0042】
また、図１に示すように、第２面Ｓａ２に設けられた第２の表面配線層３９ａは、第３面Ｓｂ１に設けられた第３の表面配線層３８ｂと貼り合され、電気的に接合されている。第２の表面配線層３９ａ及び第３の表面配線層３８ｂは、例えば銅または銅を主成分とする銅合金からなる。第２面に設けられた第２の表面配線層３９ａ及び第３面Ｓｂ１に設けられた第３の表面配線層３８ｂの周囲には絶縁層（図示略）が設けられている。この絶縁層は、例えば無機膜であり、シリコン窒化膜を含む。
【0043】
第１のメモリセルアレイ層２００と第２のメモリセルアレイ層３００は、第２の表面配線層３９ａ及び第３の表面配線層３８ｂを介し、電気的に接続されている。
第１のメモリセルアレイ層２００の第２面Ｓａ２と、第２のメモリセルアレイ層３００の第３面Ｓｂ１が張り合わされているので、第２面Ｓａ２と第３面Ｓｂ１の境界面が積層境界面ｂｓとされる。
また、第１のメモリセルアレイ層２００の階段構造部２９は、その傾斜部２９ａを積層境界面ｂｓに向けて積層され、第２のメモリセルアレイ層３００の階段構造部２９は、その傾斜部２９ｂを積層境界面ｂｓに向けて積層されていることとなる。
第１のメモリセルアレイ層２００の第２面Ｓａ２と、第２のメモリセルアレイ層３００の第３面Ｓｂ１が張り合わされているので、第２面Ｓａ２と第３面Ｓｂ１の境界面が積層境界面ｂｓとされる。
また、第１のメモリセルアレイ層２００の階段構造部２９は、その傾斜部２９ａを積層境界面ｂｓに向けて積層され、第２のメモリセルアレイ層３００の階段構造部２９は、その傾斜部２９ｂを積層境界面ｂｓに向けて積層されていることとなる。
【0044】
先に説明した通り、第１のメモリセルアレイ層２００に形成されているワード線引出部３５、選択ゲート線引出部３６などは、第１のメモリセルアレイ層２００において第２面Ｓａ２に近い側のレイヤーに形成されていた。これに対し、第２のメモリセルアレイ層３００に形成されているワード線引出部３５、選択ゲート線引出部３６などは、第２のメモリセルアレイ層３００において第３面Ｓｂ１に近い側のレイヤーに形成されている。
【0045】
なお、配線層の周囲の絶縁層が無機膜の場合、接合面において配線層同士の接合を行うとともに、無機膜同士の水素接合を利用した接合を行うことができる。よって、絶縁層として無機膜を用いると、接合面の隙間が生じにくいため、樹脂膜を用いたアンダーフィルを行う必要がなくなるという点で好ましい。
【0046】
「半導体記憶装置の製造方法」
図１～図４に示す構成の半導体記憶装置ＳＭＤは、図５に示すような円板状の半導体基板（半導体ウエハ）Ｗに対し複数の配線や回路、絶縁層、電極層などを形成した領域を碁盤の目状に区切った複数の領域に各々形成し、この基板Ｗを複数枚用意する。そして、それぞれの半導体基板Ｗを貼り合わせ、貼り合わせ後に碁盤の目状に配置した領域を区画する切断線ＣＬ１…ＣＬｎ（ｎは任意整数）および切断線ＳＬ１…ＳＬｎ（ｎは任意整数）に沿って切断することにより図１～図４に示す半導体記憶装置ＳＭＤを複数製造することができる。
以下の説明では、図面と説明を簡略化するため、１枚の基板に１つの半導体記憶装置ＳＭＤを形成する場合を想定し、半導体記憶装置ＳＭＤの製造方法について説明する。
図１～図４に示す構成の半導体記憶装置ＳＭＤは、図５に示すような円板状の半導体基板（半導体ウエハ）Ｗに対し複数の配線や回路、絶縁層、電極層などを形成した領域を碁盤の目状に区切った複数の領域に各々形成し、この基板Ｗを複数枚用意する。そして、それぞれの半導体基板Ｗを貼り合わせ、貼り合わせ後に碁盤の目状に配置した領域を区画する切断線ＣＬ１…ＣＬｎ（ｎは任意整数）および切断線ＳＬ１…ＳＬｎ（ｎは任意整数）に沿って切断することにより図１～図４に示す半導体記憶装置ＳＭＤを複数製造することができる。
以下の説明では、図面と説明を簡略化するため、１枚の基板に１つの半導体記憶装置ＳＭＤを形成する場合を想定し、半導体記憶装置ＳＭＤの製造方法について説明する。
【0047】
前述の半導体記憶装置ＳＭＤを製造するには、図６に示すような第１の基板６０の一面に第１のメモリセルアレイ層２００を形成した第１のウエハ６１と、第２の基板６２の一面に第２のメモリセルアレイ層３００を形成した第２のウエハ６３を用意する。そして、第１のメモリセルアレイ層２００の絶縁層２００Ａとメモリセルアレイ層３００の絶縁層３００Ａどうしを対向させて第１の基板６０と第２の基板６２を図６に示すように貼り合わせる。基板６０と基板６２を貼り合わせる場合、第２の表面配線層３９ａと第３の表面配線層３８ｂが接合するように貼り合わせる。図６以降の図では図面を見やすくするために絶縁層２００Ａ、３００Ａの部分は白抜き図として略記している。
【0048】
第１の基板６０と第２の基板６２は、いずれも円板状の基板であり、その外周縁の角部は面取加工されているので、適切な曲率を有し、角が丸く加工されたアール部６０ａ、６２ａが形成されている。
これらのアール部６０ａ、６２ａに対し第１のメモリセルアレイ層２００、第２のメモリセルアレイ層３００などの絶縁層の周縁部が成膜されるので、アール部６０ａ、６２ａ上にもこれら絶縁層の周縁部６５、６６が被覆されている。
これらのアール部６０ａ、６２ａに対し第１のメモリセルアレイ層２００、第２のメモリセルアレイ層３００などの絶縁層の周縁部が成膜されるので、アール部６０ａ、６２ａ上にもこれら絶縁層の周縁部６５、６６が被覆されている。
【0049】
図６に示すように第１の基板６０と第２の基板６２を貼り合わせた状態の部分拡大断面を図９に示す。
図９に示すように第１の基板６０と第２の基板６２を貼り合わせる場合、第１の基板６０側の第２の表面配線層３９ａと第２の基板６２側の第３の表面配線層３８ｂを位置合わせして貼り合わせ、配線層どうしを電気的に接合する。なお、図９に示す第１の基板６０においては、第１の基板６０の一面上に絶縁層５０を介し第１のメモリセルアレイ層２００が形成され、第２の基板６２の一面上に絶縁層５０を介し第２のメモリセルアレイ層３００が形成されている。
図９に示すように第１の基板６０と第２の基板６２を貼り合わせる場合、第１の基板６０側の第２の表面配線層３９ａと第２の基板６２側の第３の表面配線層３８ｂを位置合わせして貼り合わせ、配線層どうしを電気的に接合する。なお、図９に示す第１の基板６０においては、第１の基板６０の一面上に絶縁層５０を介し第１のメモリセルアレイ層２００が形成され、第２の基板６２の一面上に絶縁層５０を介し第２のメモリセルアレイ層３００が形成されている。
【0050】
第１の基板６０上に第１のメモリセルアレイ層２００を形成する工程と、第２の基板６２上に第２のメモリセルアレイ層３００を形成する工程は同等の工程であるが、両アレイ層２００、３００を構成する要素は上下が反転された構成である。
このため、第１の基板６０に第１のメモリセルアレイ層２００を形成する場合、第１のメモリセルアレイ１０ａに形成するソース線ＳＬを第１の基板６０に近い側に形成するように複数の配線や回路、絶縁層、電極層などが形成される。第２の基板６２に第２のメモリセルアレイ層３００を形成する場合、第２のメモリセルアレイ１０ｂに形成するソース線ＳＬは第２の基板６２に近い側に形成するように複数の配線や回路、絶縁層、電極層などが形成される。
このため、第１の基板６０に第１のメモリセルアレイ層２００を形成する場合、第１のメモリセルアレイ１０ａに形成するソース線ＳＬを第１の基板６０に近い側に形成するように複数の配線や回路、絶縁層、電極層などが形成される。第２の基板６２に第２のメモリセルアレイ層３００を形成する場合、第２のメモリセルアレイ１０ｂに形成するソース線ＳＬは第２の基板６２に近い側に形成するように複数の配線や回路、絶縁層、電極層などが形成される。
【0051】
図９では、第１の基板６０の第１のメモリセルアレイ層２００上に、上下を反転させた第２の基板６２の第２のメモリセルアレイ層３００を重ねた状態を示すため、各メモリセルアレイ層２００、３００に形成されている階段構造部２９も絶縁層２００Ａ、３００Ａを介し互いに向き合う方向に形成されている。
従って、第１の基板６０と第２の基板６２を貼り合わせた面が積層境界面ｂｓであり、第１のメモリセルアレイ層２００において積層境界側の面が第２面Ｓａ２となり、第２のメモリセルアレイ層３００において積層境界側の面が第３面Ｓｂ１となる。
従って、第１の基板６０と第２の基板６２を貼り合わせた面が積層境界面ｂｓであり、第１のメモリセルアレイ層２００において積層境界側の面が第２面Ｓａ２となり、第２のメモリセルアレイ層３００において積層境界側の面が第３面Ｓｂ１となる。
【0052】
図６に示すように第１の基板６０と第２の基板６２を貼り合わせた後、図７に示すように第２の基板６２の周縁部を研削除去するトリム加工を施す。
トリム加工では、貼り合わせた第２の基板６２の周縁部６２ｂから該周縁部６２ｂに対向する第１の基板６０の周縁部６０ｂにかけて、第２の基板６２の周縁部６２ｂと、第１の基板６０の周縁部６０ｂを所定幅に渡り両基板間の絶縁層を含めて除去する。このトリム加工では、第２の基板６２の周縁部６２ｂについては、その厚さ方向全部を除去する。第１の基板６０の周縁部６０ｂでは、その厚さ方向の一部（数分の一程度）を除去する。周縁部６０ｂの除去幅と、周縁部６２ｂの除去幅は同等として対応幅を除去する。
トリム加工により、第１の基板６０の周縁部６０ｂの上面側に周段部形状の第１のトリム部６０ｄを形成できるとともに、第２の基板６２の外周部にはアール部を有していない外周面とした第２のトリム部６２ｄを形成できる。また、第１の基板６０側の第１のメモリセルアレイ層２００の周囲に第１のアレイ層トリム部６０ｆを形成し、第２の基板６２側の第２のメモリセルアレイ層３００の周囲に第２のアレイ層トリム部６２ｆを形成できる。
トリム加工では、貼り合わせた第２の基板６２の周縁部６２ｂから該周縁部６２ｂに対向する第１の基板６０の周縁部６０ｂにかけて、第２の基板６２の周縁部６２ｂと、第１の基板６０の周縁部６０ｂを所定幅に渡り両基板間の絶縁層を含めて除去する。このトリム加工では、第２の基板６２の周縁部６２ｂについては、その厚さ方向全部を除去する。第１の基板６０の周縁部６０ｂでは、その厚さ方向の一部（数分の一程度）を除去する。周縁部６０ｂの除去幅と、周縁部６２ｂの除去幅は同等として対応幅を除去する。
トリム加工により、第１の基板６０の周縁部６０ｂの上面側に周段部形状の第１のトリム部６０ｄを形成できるとともに、第２の基板６２の外周部にはアール部を有していない外周面とした第２のトリム部６２ｄを形成できる。また、第１の基板６０側の第１のメモリセルアレイ層２００の周囲に第１のアレイ層トリム部６０ｆを形成し、第２の基板６２側の第２のメモリセルアレイ層３００の周囲に第２のアレイ層トリム部６２ｆを形成できる。
【0053】
トリム加工により除去する幅は、第１の基板６０と第２の基板６２のアール部６０ａ、６２ａが形成されている領域を少なくとも除去できる幅とする。この除去幅が大き過ぎると、実際の製造工程において、図５に示すように半導体基板Ｗに複数形成されている碁盤目状に配置した領域の外側の領域を除去する面積が大きくなる。この除去する領域に形成されているメモリセルアレイ層は廃棄対象となるため、トリム除去幅が大きいと１枚の基板から製造できるメモリセルアレイ層の数が減り、歩留まりが低下する。
【0054】
次に、第１の基板６０に対し第１のメモリセルアレイ層２００を形成した側と反対側の面から研削加工を行って第１の基板６０の残余部分を除去する。第１のメモリセルアレイ層２００から第１の基板６０を除去した状態の部分拡大断面を図１０に示す。
図１０は、第１のメモリセルアレイ層２００を形成した側の第１の基板６０を除去し、更に絶縁層５０を除去した状態を示す。
図１０に示す状態から、第１のメモリセルアレイ層２００に形成されている第１の外部接続電極４０ａに接続する第１の表面配線層３８ａを形成し、第１の信号線引出電極３７ａに接続する第１の表面配線層３８ａを形成する。
図１０は、第１のメモリセルアレイ層２００を形成した側の第１の基板６０を除去し、更に絶縁層５０を除去した状態を示す。
図１０に示す状態から、第１のメモリセルアレイ層２００に形成されている第１の外部接続電極４０ａに接続する第１の表面配線層３８ａを形成し、第１の信号線引出電極３７ａに接続する第１の表面配線層３８ａを形成する。
【0055】
この後、別途用意した第３の基板６８上に制御回路層１００を備えた第３のウエハ７０を用意し、図８に示すように、第１のメモリセルアレイ層２００と制御回路層１００を張り合わせにより接続する。
制御回路層１００の上面側には、図１に示す第１の回路側表面配線層４２と第２の回路側表面配線層４３が形成されている。このため上述の貼り合わせにより、図１１に示すように第１の回路側表面配線層４２を一方の第１の表面配線層３８ａに接続し、第２の回路側表面配線層４３を他方の第１の表面配線層３８ａに接続することができる。
制御回路層１００の上面側には、図１に示す第１の回路側表面配線層４２と第２の回路側表面配線層４３が形成されている。このため上述の貼り合わせにより、図１１に示すように第１の回路側表面配線層４２を一方の第１の表面配線層３８ａに接続し、第２の回路側表面配線層４３を他方の第１の表面配線層３８ａに接続することができる。
【0056】
図１１に示すように第２のメモリセルアレイ層３００と制御回路層１００を貼り合わせることで図１に近い積層構造を得ることができる。
図１１に示す積層構造から、第２の基板６２と絶縁層５０を研削により除去し、外部接続パッド５２を形成すると、図１に示す構造を得ることができる。
図１１に示す積層構造から、第２の基板６２と絶縁層５０を研削により除去し、外部接続パッド５２を形成すると、図１に示す構造を得ることができる。
【0057】
図６～図１１を用いて以上説明したように半導体記憶装置ＳＭＤを製造する製造方法を採用すると、第１のウエハ６１と第２のウエハ６３を貼り合わせてから１回のトリム工程により、第１のウエハ６１と第２のウエハ６３にトリム部６０ｄ、６２ｄを形成できる。
これに対し、以下に説明する比較例の製造方法によると、トリム工程を２回行う必要が生じる。
これに対し、以下に説明する比較例の製造方法によると、トリム工程を２回行う必要が生じる。
【0058】
「比較例の製造方法」
比較例の製造方法では、第３の基板６８上に制御回路層１００を備えた第３のウエハ７０を最初に用意し、図１２に示すように、第１のメモリセルアレイ層２００Ｍを第１の基板６０の一面に備えた第１のウエハ６１と貼り合わせて接合する。貼り合わせる直前の第３のウエハ７０と第１のウエハ６１の部分拡大断面を図１５に示し、貼り合わせた後の第３のウエハ７０と第１のウエハ６１の部分拡大断面を図１６に示す。
なお、第１のメモリセルアレイ層２００Ｍは、先の実施形態と異なり、第２のメモリセルアレイ層３００の構造と上下反転構造ではなく、第２のメモリセルアレイ層３００の構造と同等の構造とする。
比較例の製造方法では、第３の基板６８上に制御回路層１００を備えた第３のウエハ７０を最初に用意し、図１２に示すように、第１のメモリセルアレイ層２００Ｍを第１の基板６０の一面に備えた第１のウエハ６１と貼り合わせて接合する。貼り合わせる直前の第３のウエハ７０と第１のウエハ６１の部分拡大断面を図１５に示し、貼り合わせた後の第３のウエハ７０と第１のウエハ６１の部分拡大断面を図１６に示す。
なお、第１のメモリセルアレイ層２００Ｍは、先の実施形態と異なり、第２のメモリセルアレイ層３００の構造と上下反転構造ではなく、第２のメモリセルアレイ層３００の構造と同等の構造とする。
【0059】
なお、第１のウエハ６１は予め第１のトリム加工を施し、第１の基板６０の周縁部に第１のトリム部６０ｅを形成しておく。
また、図１３に示すように第２の基板６２の一面に第２のメモリセルアレイ層３００を形成した第２のウエハ６３を用意し、第２の基板６２の周縁部に第２のトリム加工を施し、周段部形状の第２のトリム部６２ｅを形成しておく。
また、図１３に示すように第２の基板６２の一面に第２のメモリセルアレイ層３００を形成した第２のウエハ６３を用意し、第２の基板６２の周縁部に第２のトリム加工を施し、周段部形状の第２のトリム部６２ｅを形成しておく。
【0060】
この後、図１２に示す第１の基板６０を上面側から研削して除去し、第１のメモリセルアレイ層２００を露出させる。ここで、先のトリム加工を施して第１のトリム部６０ｅを形成するのは以下の理由による。
図１２に示す第１の基板６０を上面側から研削して第１の基板６０の厚さを減じてゆく場合、仮に、第１のトリム部６０ｅを形成していない基板周縁部にアール部を備えたままの基板であると、第１の基板６０の研削最終段階において、基板外周縁部にナイフエッジ形状の尖鋭な周縁部が残留する。このナイフエッジ形状の周縁部は、基板研削工程の最終段階において折損するか、基板に割れを生じさせるおそれがある。研削工程において基板周縁部から折損部を生じると、折損部が研削具と基板との間に侵入し、基板表面を傷付けるおそれがある。このため、第１の基板６０に第１のトリム部６０ｅを形成する必要がある。
図１２に示す第１の基板６０を上面側から研削して第１の基板６０の厚さを減じてゆく場合、仮に、第１のトリム部６０ｅを形成していない基板周縁部にアール部を備えたままの基板であると、第１の基板６０の研削最終段階において、基板外周縁部にナイフエッジ形状の尖鋭な周縁部が残留する。このナイフエッジ形状の周縁部は、基板研削工程の最終段階において折損するか、基板に割れを生じさせるおそれがある。研削工程において基板周縁部から折損部を生じると、折損部が研削具と基板との間に侵入し、基板表面を傷付けるおそれがある。このため、第１の基板６０に第１のトリム部６０ｅを形成する必要がある。
【0061】
図１２に示す第１の基板６０を研削して除去し、第１のメモリセルアレイ層２００Ｍを露出させたならば、図１３に示した第２の基板６２に形成されている第２のメモリセルアレイ層３００を図１４に示すように第１のメモリセルアレイ層２００Ｍに貼り合わせる。張り合わせにより第１のメモリセルアレイ層２００Ｍの第２の表面配線層３９ａと第２のメモリセルアレイ層３００の第３の表面配線層３８ｂを電気的に接合する。
【0062】
図１４に示すように第３のウエハ７０上の第１のメモリセルアレイ層２００に対し、第２のメモリセルアレイ層３００を貼り合わせた後、第２の基板６２を研削して除去し、第２のメモリセルアレイ層３００を露出させる必要がある。
ここで、第２の基板６２を研削して除去する研削工程最終段階においては、先に説明した第１の基板６０を研削する場合と同様に、基板周縁部にナイフエッジ形状の周縁部が残留するおそれがある。このため、第２の基板６２にも第２のトリム部６２ｅを形成する必要がある。
ここで、第２の基板６２を研削して除去する研削工程最終段階においては、先に説明した第１の基板６０を研削する場合と同様に、基板周縁部にナイフエッジ形状の周縁部が残留するおそれがある。このため、第２の基板６２にも第２のトリム部６２ｅを形成する必要がある。
【0063】
図１４に示す状態から、第２の基板６２を除去すると第２のメモリセルアレイ層３００を露出させることができるので、第２のメモリセルアレイ層３００の絶縁層上に外部接続パッド５２を形成すると図１７に示す半導体記憶装置ＳＭＤ＃を得ることができる。
図１７に示す構造は、第１のメモリセルアレイ層２００Ｍの階段構造部２９の向きが基板１側（－Ｚ方向側）に向いている以外は、先に説明した実施形態の第１のメモリセルアレイ層２００の構造と同等である。
図１７に示す構造は、第１のメモリセルアレイ層２００Ｍの階段構造部２９の向きが基板１側（－Ｚ方向側）に向いている以外は、先に説明した実施形態の第１のメモリセルアレイ層２００の構造と同等である。
【0064】
比較例の製造方法により得られた図１７に示す半導体記憶装置ＳＭＤ＃であっても、図１に示す半導体記憶装置ＳＭＤと同様、データの消去・書き込みを電気的に自由に実施でき、電源を切っても記憶内容を保持できる不揮発性半導体記憶装置となっている。
しかし、半導体記憶装置ＳＭＤ＃を製造するためには、前述の如くトリム加工を２回行う必要がある。トリム加工は、基板を研削により除去する工程であり、基板を研削するには時間を要し、煩雑な工程であるため、トリム加工を２回から１回に減少できることは、半導体記憶装置ＳＭＤの製造工程において大きな省力効果を得たこととなる。
しかし、半導体記憶装置ＳＭＤ＃を製造するためには、前述の如くトリム加工を２回行う必要がある。トリム加工は、基板を研削により除去する工程であり、基板を研削するには時間を要し、煩雑な工程であるため、トリム加工を２回から１回に減少できることは、半導体記憶装置ＳＭＤの製造工程において大きな省力効果を得たこととなる。
【0065】
基板の周縁部をトリム加工する場合、必然的に基板周縁部のトリム加工領域のメモリセルアレイ層は廃棄対象となる。このため、２回のトリム加工が必要な製造方法に対し、１回のトリム加工で済む製造方法の方が廃棄対象のメモリセルアレイ層を削減できるようになる。このことは、１枚の基板から製造できる半導体記憶装置ＳＭＤの個数を増加できることとなるので、生産効率の向上となる。
【0066】
また、図１４に示す比較例の製造方法の場合、制御回路層１００を備えた第３のウエハ７０を用意し、第３のウエハ７０上の第１のメモリセルアレイ層２００に対し、第２のメモリセルアレイ層３００と張り合わせにより接続する場合、張り合わせ面に段差ｄを生じる。
この段差ｄは、図１２に示す第１の基板６０の周縁部にトリム部６０ｅを形成する場合のトリム幅と、図１３に示す第２の基板６２に第２のトリム部６２ｅを形成する場合のトリム幅を変更していることに起因する。
トリム部６０ｅのトリム幅よりトリム部６２ｅのトリム幅が大きいということは、第２の基板６２側に形成する第２のメモリセルアレイ層３００において廃棄対象個数が増加することを意味する。
この段差ｄは、図１２に示す第１の基板６０の周縁部にトリム部６０ｅを形成する場合のトリム幅と、図１３に示す第２の基板６２に第２のトリム部６２ｅを形成する場合のトリム幅を変更していることに起因する。
トリム部６０ｅのトリム幅よりトリム部６２ｅのトリム幅が大きいということは、第２の基板６２側に形成する第２のメモリセルアレイ層３００において廃棄対象個数が増加することを意味する。
【0067】
先に図５に示したように１枚の円板状の半導体基板Ｗに対し複数の領域を設定し、領域毎に半導体記憶装置ＳＭＤを製造する場合、半導体基板Ｗの外周より若干内側に円形状の鎖線Ｌを示した。この鎖線Ｌと半導体基板Ｗの外周との間の領域がトリム部を形成する領域となる。鎖線Ｌで示す円が少しでも小さくなると、換言すると、トリム幅が大きくなると、廃棄対象となる第２のメモリセルアレイ層が増加することがわかる。
【0068】
これに対し、先の実施形態において説明した製造方法によると、図７に示すように第１のメモリセルアレイ層２００を備えた第１の基板６０に対し、第２のメモリセルアレイ層３００を備えた第２の基板６２を最初に貼り合わせる。この張り合わせの後、トリム部６０ｄ、６２ｄを同時に形成するので、第１の基板６０のトリム幅と第２の基板６２のトリム幅を同一にできる。従って、第１の基板６０と第２の基板６２で廃棄対象とするメモリセルアレイ層の数を同じにできるので、比較例の製造方法より基板１枚当たりに製造できる半導体記憶装置ＳＭＤの個数を多くできる。
【0069】
また、比較例の製造方法では、図１４に示すように第１のメモリセルアレイ層２００Ｍと第３のメモリセル層３００の間に段差ｄを有していた。これに対し、先の実施形態では、図８に示す張り合わせ構成の場合、第１のメモリセルアレイ層２００と第３のメモリセルアレイ層３００の間に段差を有していない構成にできる。
【符号の説明】
【0070】
ＭＣ…メモリセル、
ＭＳ…メモリストリング、
ＳＭＤ…半導体記憶装置、
ＷＬ…電極層、
ｂｓ…積層境界面、
１…回路用基板、
１０ａ…第１のメモリセルアレイ、
１０ｂ…第２のメモリセルアレイ
１１…絶縁層、
１２ａ…積層体、
１３ａ…第１の柱状部、
１４、１５、１８…層間絶縁層、
１６ａ…第１のビット線、
１７ａ…第１のソース線、
１９ａ…第１のソース側配線層、
２８ａ…第１のメモリセルアレイ領域、
２８ｂ…第２のメモリセルアレイ領域、
２９…階段構造部、
２９ａ、２９ｂ…傾斜部、
３０、３２…コンタクトプラグ、
３８ａ…第１の表面配線層、
３９ａ…第２の表面配線層、
３８ｂ…第３の表面配線層、
３９ｂ…第４の表面配線層、
４２…第１の回路側表面配線層、
４３…第２の回路側表面配線層、
６０…第１の基板、
６０ａ…アール部、
６０ｄ…第１のトリム部、
６０ｆ…第１のアレイ層トリム部、
６１…第１のウエハ、
６２…第２の基板、
６２ａ…アール部、
６２ｄ…第２のトリム部、
６２ｆ…第２のアレイ層トリム部、
６３…第２のウエハ、
６８…第３の基板、
１００…制御回路層、
２００…第１のメモリセルアレイ層、
２００Ａ…絶縁層、
３００…第２のメモリセルアレイ層、
３００Ａ…絶縁層。
ＭＳ…メモリストリング、
ＳＭＤ…半導体記憶装置、
ＷＬ…電極層、
ｂｓ…積層境界面、
１…回路用基板、
１０ａ…第１のメモリセルアレイ、
１０ｂ…第２のメモリセルアレイ
１１…絶縁層、
１２ａ…積層体、
１３ａ…第１の柱状部、
１４、１５、１８…層間絶縁層、
１６ａ…第１のビット線、
１７ａ…第１のソース線、
１９ａ…第１のソース側配線層、
２８ａ…第１のメモリセルアレイ領域、
２８ｂ…第２のメモリセルアレイ領域、
２９…階段構造部、
２９ａ、２９ｂ…傾斜部、
３０、３２…コンタクトプラグ、
３８ａ…第１の表面配線層、
３９ａ…第２の表面配線層、
３８ｂ…第３の表面配線層、
３９ｂ…第４の表面配線層、
４２…第１の回路側表面配線層、
４３…第２の回路側表面配線層、
６０…第１の基板、
６０ａ…アール部、
６０ｄ…第１のトリム部、
６０ｆ…第１のアレイ層トリム部、
６１…第１のウエハ、
６２…第２の基板、
６２ａ…アール部、
６２ｄ…第２のトリム部、
６２ｆ…第２のアレイ層トリム部、
６３…第２のウエハ、
６８…第３の基板、
１００…制御回路層、
２００…第１のメモリセルアレイ層、
２００Ａ…絶縁層、
３００…第２のメモリセルアレイ層、
３００Ａ…絶縁層。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】