特開 2023-177118 異常ログ取得装置、異常ログ記憶方法及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177118

(43)【公開日】2023-12-13

(54)【発明の名称】異常ログ取得装置、異常ログ記憶方法及びプログラム

(51)【国際特許分類】

   G06F 11/07 20060101AFI20231206BHJP

   G06F 11/34 20060101ALI20231206BHJP

【ＦＩ】

G06F11/07 178

G06F11/34 176

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022089844

(22)【出願日】2022-06-01

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000279

【氏名又は名称】弁理士法人ウィルフォート国際特許事務所

(72)【発明者】

【氏名】金 成昊

(72)【発明者】

【氏名】飛永 晃司

【テーマコード（参考）】

5B042

【Ｆターム（参考）】

5B042KK07

5B042KK20

5B042MA06

5B042MA08

5B042MA09

5B042MC05

5B042MC15

5B042MC40

(57)【要約】

【課題】必要な異常ログをより確実に永続化することが可能なログ取得装置を提供すること。
【解決手段】ＲＡＳ用ＦＰＧＡ１０は、異常ログを格納する異常格納レジスタ１３を備え、異常格納レジスタ１３に格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順にフラッシュメモリ３０に記憶させる。
【選択図】図１

【特許請求の範囲】

【請求項1】

機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置であって、
前記異常ログを前記種類ごとに格納するレジスタを備え、前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御回路を有する、異常ログ取得装置。

【請求項2】

前記制御回路は、前記優先度と前記レジスタにおける当該優先度の前記異常ログを格納した格納アドレスとの対応関係を示す対応情報を保持し、前記対応情報を参照して、前記優先度の高い方から順に、前記優先度に対応する格納アドレスに格納された異常ログを記憶させる、請求項１に記載の異常ログ取得装置。

【請求項3】

前記異常ログは、前記異常が発生した時刻を示す異常発生時刻情報を含み、
前記異常発生時刻情報の前記優先度が最も高い、請求項１に記載の異常ログ取得装置。

【請求項4】

前記ハードウェアは、前記機器を制御するための制御プロセッサを含み、
前記制御回路は、特定のタイミングで前記制御プロセッサから現在時刻を示す基準時刻情報を取得すると共に、クロック信号に応じたカウント処理を開始し、前記異常が検知された場合、前記基準時刻情報と前記カウント処理によるカウント値とを前記異常発生時刻情報として前記レジスタに格納する、請求項３に記載の異常ログ取得装置。

【請求項5】

前記不揮発性の記憶装置は、フラッシュメモリであり、
前記制御回路は、所定のタイミングで前記フラッシュメモリにおける前記異常ログを記憶する記憶領域に対するイレーズ処理を実行する、請求項１に記載の異常ログ取得装置。

【請求項6】

前記優先度の少なくとも一部は、ユーザにて設定可能である、請求項１に記載の異常ログ取得装置。

【請求項7】

前記ハードウェアは、前記機器を制御するための制御プロセッサを有し、
前記不揮発性の記憶装置は、前記制御回路と前記制御プロセッサとで共用される、請求項１に記載の異常ログ取得装置。

【請求項8】

前記制御回路は、前記制御プロセッサを停止させ、前記異常ログを前記不揮発性の記憶装置に記憶させる、請求項７に記載の異常ログ取得装置。

【請求項9】

機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置が行う異常ログ記憶方法であって、
前記異常ログ取得装置は、前記異常ログを格納するレジスタを備え、
前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる、異常ログ記憶方法。

【請求項10】

機器のハードウェアの異常に関する複数の種類の異常ログを格納するレジスタを備えた異常ログ取得装置に、
前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御部を実現させるためのプログラム。

【請求項11】

前記制御部は、前記優先度と前記レジスタにおける当該優先度の前記異常ログを格納した格納アドレスとの対応関係を示す対応情報を参照して、前記優先度の高い方から順に、前記優先度に対応する格納アドレスに格納された異常ログを記憶させる、請求項１０に記載のプログラム。

【請求項12】

前記異常ログは、前記異常が発生した時刻を示す異常発生時刻情報を含み、
前記異常発生時刻情報の前記優先度が最も高い、請求項１０に記載のプログラム。

【請求項13】

前記不揮発性の記憶装置は、フラッシュメモリであり、
前記制御部は、所定のタイミングで前記フラッシュメモリにおける前記異常ログを記憶する記憶領域に対するイレーズ処理を実行する、請求項１０に記載のプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、異常ログ取得装置、異常ログ記憶方法及びプログラムに関する。

【背景技術】

【0002】

粒子線治療システムのような機器には、通常、プロセッサなどのハードウェアの異常を検知する異常検知回路が備わっている。異常検知回路の検知結果である異常ログは異常検知回路の内部のレジスタなどに格納される。しかしながら、ハードウェアの異常が検知された場合、安全性などを確保するために、機器の電源が遮断され、機器の動作が停止されることがある。このため、異常ログが内部のレジスタに格納されるだけでは、電源が遮断された際に異常ログが失われてしまうという問題がある。

【0003】

これに対して特許文献１には、異常ログを半導体記憶装置に格納することで、異常ログを永続化する技術が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１５－１７２９０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

異常ログを永続化する場合、異常が検知されてから電源が遮断されるまでの電源遮断期間内に、異常ログを半導体記憶装置のような不揮発性の記憶装置に記憶する必要がある。しかしながら、電源遮断期間は、通常、非常に短いため、特許文献１に記載の技術のように単純に異常ログを半導体記憶装置に記憶するだけでは、異常ログが記憶される前に電源が遮断されてしまい、必要な異常ログの永続化ができないことがある。

【0006】

本開示の目的は、必要な異常ログをより確実に永続化することが可能なログ取得装置及びログ取得方法を提供することにある。

【課題を解決するための手段】

【0007】

本開示の一態様に従う異常ログ取得装置は、機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置であって、前記異常ログを前記種類ごとに格納するレジスタを備え、前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御回路を有する。

【発明の効果】

【0008】

本発明によれば、必要な異常ログをより確実に永続化することが可能になる。

【図面の簡単な説明】

【0009】

【図1】本開示の一実施形態のシステムの構成を示す構成図である。

【図2】異常格納レジスタの格納アドレスの一例を示す図である。

【図3】フラッシュメモリの記憶領域の一例を模式的に示す図である。

【図4】システムの動作の一例を説明するためのシーケンス図である。

【図5】優先度設定処理の一例を説明するためのフローチャートである。

【図6】優先度マップテーブルの一例を示す図である。

【発明を実施するための形態】

【0010】

以下、本開示の実施形態について図面を参照して説明する。

【0011】

図１は、本開示の一実施形態の機器の構成を示す構成図である。図１に示す機器１は、例えば、粒子線治療システムのようなコンピュータシステムなどである。

【0012】

機器１は、ＲＡＳ（Reliability, Availability and Serviceability）用ＦＰＧＡ（Field Programmable Gate Array）１０と、ＣＰＵ（Central Processing Unit）２０と、フラッシュメモリ３０と、ＱＳＰＩ（Quad Serial Peripheral Interface）コントローラ４０と、電源回路５０とを有する。ＲＡＳ用ＦＰＧＡ１０、ＣＰＵ２０及びＱＳＰＩコントローラ４０は、Ｆ２Ｃインタフェース６１、Ｃ２Ｆインタフェース６２及びインターコネクト（Inter Connect）６３を介して相互に通信可能に接続される。なお、機器１の構成（ハードウェア）は、図１に示した構成に限らず、例えば、機器１は、ディスプレイ及びメモリ（ＲＡＭ及びＲＯＭ）などの他の構成を有してもよい。

【0013】

ＲＡＳ用ＦＰＧＡ１０は、機器１のハードウェアに関する異常を検知し、その異常に関する異常ログを取得する異常ログ取得装置を構成する制御回路である。異常の検知対象となるハードウェアは、例えば、ＲＡＳ用ＦＰＧＡ１０自身、ＣＰＵ２０、及び不図示のメモリなどである。

【0014】

ＣＰＵ２０は、機器１を制御するための制御プロセッサである。フラッシュメモリ３０は、種々の情報を記憶する不揮発性の記憶装置である。本実施形態では、フラッシュメモリ３０は、ＲＡＳ用ＦＰＧＡ１０とＣＰＵ２０とで共用される。つまり、フラッシュメモリ３０は、ＣＰＵ２０にて生成及び使用されるデータを記憶するデータ記憶手段としても、ＲＡＳ用ＦＰＧＡ１０にて取得された異常ログを記憶して永続化するための永続化手段としても使用される。なお、永続化手段は、不揮発性の記憶装置であれば、フラッシュメモリ３０に限定されず、また、ＣＰＵ２０と共用されなくてもよい。

【0015】

ＱＳＰＩコントローラ４０は、フラッシュメモリ３０に対するデータの読み書きを制御するフラッシュメモリコントローラである。電源回路５０は、機器１の各部（ＲＡＳ用ＦＰＧＡ１０、ＣＰＵ２０、フラッシュメモリ３０及びＱＳＰＩコントローラ４０など）に対する電力の供給を制御する。機器１の各部は、電源回路５０にて供給された電力により動作する。

【0016】

ＲＡＳ用ＦＰＧＡ１０は、ＣＰＵ異常監視部１１と、内部ロジック監視部１２と、異常格納レジスタ１３と、前回ログ退避レジスタ１４と、クロック信号生成部（ＣＬＫ）１５と、格納制御部１６とを有する。

【0017】

ＣＰＵ異常監視部１１及び内部ロジック監視部１２は、機器１のハードウェアを監視して、そのハードウェアの異常を検知する異常検知部である。具体的には、ＣＰＵ異常監視部１１は、ＣＰＵ２０に関する異常を検知する第１の異常検知部であり、内部ロジック監視部１２は、機器１におけるＣＰＵ２０以外の各ハードウェア（例えば、電源回路５０及びメモリなど）の異常を検知する第２の異常検知部である。ＣＰＵ２０に関する異常は、例えば、ＣＰＵ２０自体の異常と、ＣＰＵ２０に接続されたバス（図示せず）自体の異常と、ＣＰＵ２０とバスとの間の通信の異常とを含む。

【0018】

異常格納レジスタ１３及び前回ログ退避レジスタ１４は、ＣＰＵ異常監視部１１及び内部ロジック監視部１２にて検知された異常に関する異常ログを格納するレジスタである。具体的には、異常格納レジスタ１３は、最新の異常に関する異常ログを格納し、前回ログ退避レジスタ１４は、前回の異常に関する異常ログである前回の異常ログを格納する。クロック信号生成部１５は、クロック信号を生成する。

【0019】

異常ログには、複数の種類があり、種類ごとに、永続化を行う優先度が設定される。異常格納レジスタ１３及び前回ログ退避レジスタ１４は、種類ごとに異常ログを格納する。異常ログの種類には、例えば、異常が発生した時刻を示す異常発生時刻情報（「Time」）と、ＣＰＵ２０自体の異常の内容を示すＣＰＵ異常ログ（「ＣＰＵ」）、ＣＰＵ２０に接続されたバス（図示せず）自体の異常の内容を示すバス異常ログ（「Bass」）、ＣＰＵ２０とバスとの間の通信の異常の内容を示す通信異常ログ（「CPU-Bass」）、ＣＰＵ以外のハードウェアの異常の内容を示すＲＡＳ異常ログ（「RAS」）などがある。なお、ＲＡＳ異常ログは、異常が生じたハードウェアごとに異なる種類の異常ログとされてもよい。

【0020】

異常ログの優先度の少なくとも一部は、ユーザにて設定可能であってもよい。例えば、異常発生時刻情報の優先度が最も高くなるように固定され、他の種類の異常ログの優先度がユーザにて設定可能であってもよい。なお、異常発生時刻情報を含む全ての異常ログの優先度がユーザにて設定可能であってもよいし、全ての異常ログの優先度が固定されていてもよい。

【0021】

格納制御部１６は、異常格納レジスタ１３に格納された異常ログをフラッシュメモリ３０に記憶して永続化させる制御部であり、ＨＷ異常ログ格納制御部２１と、調停部２２と、ＱＳＰＩ格納部２３と、時刻設定部２４とを有する。

【0022】

ＨＷ異常ログ格納制御部２１は、格納制御部１６全体を制御する。例えば、ＨＷ異常ログ格納制御部２１は、格納制御部１６の各部を制御して、異常格納レジスタ１３に格納された異常ログをフラッシュメモリ３０に記憶させる。なお、ＨＷ異常ログ格納制御部２１は、ＣＰＵ異常監視部１１及び内部ロジック監視部１２にて検知された異常に関する異常ログを異常格納レジスタ１３に格納する異常ログ格納処理を行ってもよい。また、異常ログ格納処理は、図示していない他の処理部などにて実行されてもよい。

【0023】

調停部２２は、ＲＡＳ用ＦＰＧＡ１０及びＣＰＵ２０がフラッシュメモリ３０に対して排他的にアクセスするように（つまり、同時にアクセスしないように）調停を行う。具体的には、調停部２２は、異常検知部にて異常が検知された場合、ＣＰＵ２０のクロック信号を停止するリセット信号をＣＰＵ２０に出力してＣＰＵ２０の動作を停止することで、調停を行う。

【0024】

ＱＳＰＩ格納部２３は、実際に異常ログのフラッシュメモリ３０に記憶させる処理を実行する処理部であり、イレーズ処理部３１と、格納処理部３２とを有する。

【0025】

イレーズ処理部３１は、所定のタイミングで、フラッシュメモリ３０における異常ログを記憶する記憶領域に対するイレーズ（ERASE）処理を実行する。イレーズ処理は、フラッシュメモリ３０の記憶領域を構成する物理ブロック単位で行われ、その物理ブロック内の全てのメモリセルを初期状態（消去状態）にする処理であり、フラッシュメモリ３０に対してデータを書き込む前に行う必要のある処理である。また、所定のタイミングは、本実施形態では、機器１が起動されたタイミングである。

【0026】

格納処理部３２は、調停部２２によりＣＰＵ２０の動作を停止させている間に、異常格納レジスタ１３に格納された異常ログの書き込み命令をＱＳＰＩコントローラ４０に送信して、ＱＳＰＩコントローラ４０にフラッシュメモリ３０への異常ログの記憶を実施させる。具体的には、格納処理部３２は、異常ログの種類ごとに、異常ログを、優先度が高い方から順にフラッシュメモリ３０に記憶させる。

【0027】

時刻設定部２４は、異常発生時刻情報を生成して異常格納レジスタ１３に格納する処理部であり、ＣＰＵ時刻格納部４１と、時刻生成部４２とを有する。

【0028】

ＣＰＵ時刻格納部４１は、特定のタイミングで、ＣＰＵ２０から現在時刻（ＣＰＵ２０の立ち上げ時刻）を基準時刻として示す基準時刻情報を取得して保持する。特定のタイミングは、本実施形態では、機器１が起動されたタイミングである。

【0029】

時刻生成部４２は、ＣＰＵ時刻格納部４１にて基準時刻情報が取得されると、クロック信号生成部１５にて生成されたクロック信号に応じたカウント処理を開始し、そのカウント処理によるカウント値を生成する。そして、異常検知部にて異常が検知された場合、その時のカウント値及び基準時刻情報を異常発生時刻情報として異常格納レジスタ１３に格納する。なお、カウント処理では、例えば、クロック信号の立ち上がり又は立ち下がりごとに、カウント値がインクリメントされる。

【0030】

図２は、異常格納レジスタ１３に格納された異常ログの格納アドレスの一例を示す図である。図２に示すように異常ログは、異常ログの種類ごとに、所定の格納アドレスに格納されている。

【0031】

図３は、フラッシュメモリ３０の記憶領域３００の一例を模式的に示す図である。図３に示すようにフラッシュメモリ３０の記憶領域３００は、ＣＰＵ記憶領域３０１と、異常ログ記憶領域３０２とを有する。

【0032】

ＣＰＵ記憶領域３０１は、ＣＰＵ２０にて使用される記憶領域であり、ＣＰＵ２０にて使用及び生成されたデータなどを記憶する。

【0033】

異常ログ記憶領域３０２は、ＲＡＳ用ＦＰＧＡ１０にて使用される記憶領域であり、異常ログを記憶する。異常ログ記憶領域３０２には、記憶する優先度に応じて番地（アドレス）が設定されている。また、図２の例では、異常発生時刻情報（カウント値及び基準時刻情報）の優先度が最も高く、格納トリガー障害情報の優先度がその次に高い。異常発生時刻情報及び格納トリガー障害情報の優先度は固定であり、他の障害情報の優先度はユーザにて設定される設定優先度である。

【0034】

図４は、機器１の動作の一例を説明するためのシーケンス図である。なお、図４において、機器１は、障害が検出されて停止した状態であるとする。

【0035】

先ず、機器１に対して起動が指示されると、電源回路５０から機器１の各部に電力が投入され、機器１が起動する（ステップＳ１）。

【0036】

機器１が起動すると、フラッシュメモリ３０から前回の異常ログを読み出す処理が実行される。具体的には、ＣＰＵ２０は、現在時刻を基準時刻として示す基準時刻情報をＲＡＳ用ＦＰＧＡ１０のＣＰＵ時刻格納部４１に送信する。ＣＰＵ時刻格納部４１は、基準時刻情報を受信して格納する（ステップＳ２）。そして、時刻生成部４２は、クロック信号生成部１５にて生成されたクロック信号に応じたカウント処理を開始する（ステップＳ３）。

【0037】

また、格納処理部３２は、フラッシュメモリ３０から異常ログを前回の異常ログとして読み出す読み出し命令をＱＳＰＩコントローラ４０に送信する（ステップＳ４）。ＱＳＰＩコントローラ４０は、読み出し命令を受信すると、その読み出し命令に従って、前回の異常ログをフラッシュメモリ３０から読み出す（ステップＳ５）。ＱＳＰＩコントローラ４０は、読み出した前回の異常ログをＲＡＳ用ＦＰＧＡ１０の格納処理部３２に送信する。格納処理部３２は、前回の異常ログを受信すると、その前回の異常ログを前回ログ退避レジスタ１４に格納する（ステップＳ６）。

【0038】

格納処理部３２は、前回の異常ログの読み出しが完了した旨の完了通知をＣＰＵ２０に送信する（ステップＳ７）。

【0039】

ＣＰＵ２０は、完了通知を受信すると、前回ログ退避レジスタ１４から前回の異常ログを読み出し、読み出した前回の異常ログに応じた所定の処理を実行する（ステップＳ８）。所定の処理は、例えば、異常ログに含まれる基準時刻情報及びカウント値から、異常が発生した発生時刻を再生する時刻再生処理、及び、前回の異常ログを表示する処理などである。時刻再生処理では、ＣＰＵ２０は、例えば、基準時刻情報にて示される基準時刻に、カウント値をクロック信号のクロック周波数で除算した値を加えることで、発生時刻を再生する。

【0040】

その後、初期設定処理として、異常ログの優先度を設定する優先度設定処理（図４参照）が実行される（ステップＳ９）。

【0041】

また、イレーズ処理部３１は、フラッシュメモリ３０の異常ログ記憶領域３０２に対するイレーズ処理の実行を指示するイレーズ命令をＱＳＰＩコントローラ４０に送信する（ステップＳ１０）。ＱＳＰＩコントローラ４０は、イレーズ命令を受信すると、そのイレーズ命令に従って、フラッシュメモリ３０の異常ログ記憶領域３０２に対するイレーズ処理を実行する（ステップＳ１１）。

【0042】

ＱＳＰＩコントローラ４０は、イレーズ処理が終了すると、イレーズ処理が終了した旨のイレーズ完了通知をＲＡＳ用ＦＰＧＡ１０のイレーズ処理部３１に送信する。イレーズ処理部３１は、イレーズ完了通知を受信すると、初期設定処理を終了する（ステップＳ１２）。

【0043】

その後、ハードウェアに関する異常が発生すると、ＣＰＵ異常監視部１１及び内部ロジック監視部１２の少なくとも一方は、その異常を検知し、その異常に関する異常ログを異常格納レジスタ１３に格納する。また、時刻生成部４２は、その時のカウント値とＣＰＵ時刻格納部４１に格納された基準時刻情報とを含む異常発生時刻情報を異常ログとして異常格納レジスタ１３に格納する（ステップＳ１３）。その後、ＨＷ異常ログ格納制御部２１は、調停部２２にＣＰＵ２０の動作を停止する調停処理を実行させる（ステップＳ１４）。

【0044】

調停処理では、具体的には、調停部２２は、ＣＰＵ２０のクロック信号を停止するリセット信号をＣＰＵ２０に出力する。その後、調停部２２は、ＣＰＵ２０のウォッチドッグタイマ（図示せず）から通知信号を受け付けると、ＣＰＵ２０の動作が停止されたと判断して、その旨の通知信号をＨＷ異常ログ格納制御部２１に通知する。なお、ウォッチドッグタイマは、ＣＰＵ２０から周期的に信号を受け付け、その信号が何らかの原因によってＣＰＵ２０から出力されなくなると、そのことを検知して通知信号を出力する機能である。

【0045】

ＨＷ異常ログ格納制御部２１は、調停処理が終了すると、つまり、調停部２２がウォッチドッグタイマから通知信号を受信すると、異常格納レジスタ１３に格納される異常ログを読み出して格納処理部３２に渡す。格納処理部３２は、その異常ログを書き込む書き込み命令をＱＳＰＩコントローラ４０に送信する。ＱＳＰＩコントローラ４０は、書き込み命令を受信すると、その書き込み命令に従って異常ログをフラッシュメモリ３０に記憶する（ステップＳ１５）。このとき、格納処理部３２は、優先度の高い方から順に、異常ログごとに書き込み命令を送信することで、優先順位の高い方から順に異常ログをフラッシュメモリ３０に記憶する。

【0046】

その後、電源回路５０が機器１に対する電力の供給を遮断して、機器１を停止する（ステップＳ１６）。

【0047】

図４は、図３のステップＳ９の優先度設定処理の一例を説明するためのフローチャートである。

【0048】

優先度設定処理では、先ず、ＣＰＵ２０は、異常ログの種類ごとに、その種類の異常ログの優先度を指定するためのユーザ画面を不図示のディスプレイに表示する（ステップＳ２１）。その後、ＣＰＵ２０は、ユーザから不図示の入力装置を介して各種類の異常ログの優先度を示す優先度情報を受け付けると、その優先度情報をＲＡＳ用ＦＰＧＡ１０の格納処理部３２に出力する（ステップＳ２２）。

【0049】

格納処理部３２は、優先度情報を受け付けると、その優先度情報に応じて、異常ログの優先度とフラッシュメモリ３０における優先度の異常ログを記憶する記憶領域の番地との対応関係を示す対応情報である優先度マップテーブルを作成及び格納して（ステップＳ２３）、処理を終了する。

【0050】

ステップＳ２３の優先度マップテーブルを作成する処理では、格納処理部３２は、異常格納レジスタ１３から各種類の異常ログの格納アドレスを確認し、種類、優先度及び格納アドレスの対応関係を示す優先度マップテーブルを作成する。また、図３のステップＳ１５では、格納処理部３２は、格納した優先度マップテーブルを参照して、優先度の高い方から順に、その優先度に対応する格納アドレスに格納された異常ログの書き込み命令をＱＳＰＩコントローラ４０に送信することで、優先順位の高い方から順に異常ログをフラッシュメモリ３０に記憶する。

【0051】

図５は、優先度マップテーブルの一例を示す図である。図５に示す優先度マップテーブル５００は、フィールド５０１～５０３を有する。

【0052】

フィールド５０１は、優先度を格納する。フィールド５０２は、フィールド５０１の優先度の異常ログの種類を示すログブロック名を格納する。フィールド５０３は、フィールド５０１の優先度の異常ログを格納する格納アドレスを格納する。

【0053】

上記の実施形態では、異常ログを取得してフラッシュメモリ３０に永続化させる制御回路として、ＦＰＧＡ（ＲＡＳ用ＦＰＧＡ１０）を用いたが、制御回路は、ＦＰＧＡに限らない。制御回路は、不図示のメモリなどに記録されたプログラムを読み取り、その読み取ったプログラムを実行することで、上記の実施形態で説明したＲＡＳ用ＦＰＧＡ１０と同等な機能を実現するプロセッサ（コンピュータ）などでもよい。

【0054】

以上説明したように本実施形態によれば、ＲＡＳ用ＦＰＧＡ１０は、異常ログを格納する異常格納レジスタ１３を備え、異常格納レジスタ１３に格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順にフラッシュメモリ３０に記憶させる。したがって、異常ログのうち異常の解析などにとって重要な情報から順に永続化することが可能になるため、必要な異常ログをより確実に永続化することが可能になる。

【0055】

また、本実施形態では、ＲＡＳ用ＦＰＧＡ１０は、異常ログの優先度と異常格納レジスタ１３におけるその優先度の異常ログを格納した格納アドレスとの対応関係を示す優先度マップテーブルを参照して、優先度の高い方から順に、優先度に対応する格納アドレスに格納された異常ログを記憶させる。このため、異常ログを永続化する際に、異常ログの種類に基づく優先度の判断を行わなくても、格納順（格納アドレス順）に従って優先度の高い方から順に異常ログを永続化することが可能となるため、必要な異常ログをより確実に永続化することが可能になる。

【0056】

また、本実施形態では、異常ログのうち異常発生時刻情報の優先度が最も高い。このため、異常発生時刻情報をより確実に永続化することが可能になる。

【0057】

また、本実施形態では、ＲＡＳ用ＦＰＧＡ１０は、所定のタイミングでＣＰＵ２０から現在時刻を示す基準時刻情報を取得すると共に、クロック信号に応じたカウント処理を開始し、異常が検知された場合、基準時刻情報とカウント処理によるカウント値とを異常発生時刻情報として格納する。このため、正確な異常発生時刻情報を取得することが可能となる。

【0058】

また、本実施形態では、ＲＡＳ用ＦＰＧＡ１０は、所定のタイミングでフラッシュメモリ３０における異常ログを記憶する記憶領域に対するイレーズ処理を実行する。このため、異常ログを記憶する際にイレーズ処理を行わなくてもよくなるため、異常ログを記憶するまでの時間の短縮化を図ることが可能となるため、異常ログをより確実に永続化することが可能になる。

【0059】

また、本実施形態では、優先度の少なくとも一部は、ユーザにて設定可能であるため、状況に応じて適切な異常ログをより確実に永続化することが可能になる。

【0060】

また、本実施形態では、フラッシュメモリ３０は、ＲＡＳ用ＦＰＧＡ１０とＣＰＵ２０とで共用されているため、異常ログの永続化のために新たな記憶装置を設ける必要がない。

【0061】

また、本実施形態では、ＲＡＳ用ＦＰＧＡ１０は、ＣＰＵ２０を停止させて、異常ログをフラッシュメモリ３０に記憶させるため、ＲＡＳ用ＦＰＧＡ１０とＣＰＵ２０とがフラッシュメモリ３０に同時にアクセスしないように調停することが可能となる。

【0062】

上述した本開示の実施形態は、本開示の説明のための例示であり、本開示の範囲をそれらの実施形態にのみ限定する趣旨ではない。当業者は、本開示の範囲を逸脱することなしに、他の様々な態様で本開示を実施することができる。

【符号の説明】

【0063】

１：システム １０：ＲＡＳ用ＦＰＧＡ１０ １１：ＣＰＵ異常監視部 １２：内部ロジック監視部 １３：異常格納レジスタ １４：前回ログ退避レジスタ １５：クロック信号生成部 １６：格納制御部 ２０：ＣＰＵ ２１：ＨＷ異常ログ格納制御部 ２２：調停部 ２３：ＱＳＰＩ格納部 ２４：時刻設定部 ３０：フラッシュメモリ ３１：イレーズ処理部 ３２：格納処理部 ４０：ＱＳＰＩコントローラ ４１：ＣＰＵ時刻格納部 ４２：時刻生成部 ５０：電源回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】