特開 2023-177247 半導体装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177247

(43)【公開日】2023-12-13

(54)【発明の名称】半導体装置およびその制御方法

(51)【国際特許分類】

   G06F 21/57 20130101AFI20231206BHJP

【ＦＩ】

G06F21/57 350

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023065146

(22)【出願日】2023-04-12

(31)【優先権主張番号】17/828,388

(32)【優先日】2022-05-31

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】森 優樹

(72)【発明者】

【氏名】久保 悠司

(72)【発明者】

【氏名】森田 浩史

(57)【要約】

【課題】セキュアブートアドレスの改ざんチェックを行う半導体装置を提供する。
【解決手段】半導体装置１００は、プロセッサ部２１と、ブートプログラムが格納されているメモリ３０と、リセット要求に従ってプロセッサ部２１にリセットを指示し、リセット解除後にブートアドレスを出力するリセットコントローラ１０と、リセットコントローラ１０から出力されるブートアドレスの改ざんチェックを行うアドレスチェック部２２とを備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

プロセッサ部と、
ブートプログラムが格納されているメモリと、
リセット要求に従って前記プロセッサ部にリセットを指示し、リセット解除後最初に実行されるブートプログラムのためのブートアドレスを前記プロセッサ部に出力するリセットコントローラと、
前記リセットコントローラから出力されるブートアドレスの改ざんチェックを行い、改ざんチェック結果に基づいてブートアドレスエラー信号を出力するアドレスチェック部と、
を備える半導体装置。

【請求項2】

前記プロセッサ部は、前記ブートアドレスエラー信号に基づいて前記ブートプログラムの実行可否を判定する、
請求項１記載の半導体装置。

【請求項3】

前記プロセッサ部は、前記ブートアドレスエラー信号が、ブートアドレスが改ざんされていることを示す場合に、リセット状態を維持する、
請求項２に記載の半導体装置。

【請求項4】

前記プロセッサ部と前記メモリとに接続されるバスをさらに備え、
前記プロセッサ部は、前記リセットコントローラから出力される前記ブートアドレスに基づいてメモリアクセス要求を生成して前記バスに出力し、
前記アドレスチェック部は、前記プロセッサ部が生成するメモリアクセス要求に含まれるブートアドレスの改ざんチェックを行う、
請求項１に記載の半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
前記アドレスチェック部は、前記バスが前記メモリアクセス要求を受け付けたときに発行する応答信号に応じて、ブートアドレスの改ざんチェック動作を停止する。

【請求項6】

前記プロセッサ部は、第１のプロセッサ部であって、
さらに第２のプロセッサ部を有し、
前記リセットコントローラは、
リセット要求に基づいて第１または第２のリセットを指示し、指示したリセットを識別するためのリセット識別信号を出力するリセット制御回路と、
第１および第２のブートアドレスを有し、リセット解除時に、前記リセット識別信号が示す情報に基づいて前記第１または第２のブートアドレスを選択するアドレス選択回路と、
を有し、
前記アドレスチェック部は、前記リセット識別信号が示す情報に対応する複数のブートアドレス期待値を有し、前記アドレス選択回路によって選択されたブートアドレスと、前記リセット識別信号が示す情報に対応するブートアドレス期待値とを比較する、
請求項１に記載の半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記アドレスチェック部は、前記リセット識別信号が第１のリセットを示す場合には、前記アドレス選択回路によって選択されたブートアドレスの全ビットと、前記リセット識別信号が示す情報に対応するブートアドレス期待値との全ビットとを比較する第１の比較回路を有する。

【請求項8】

請求項６に記載の半導体装置において、
前記アドレスチェック部は、前記リセット識別信号が第２のリセットを示す場合には、前記アドレス選択回路によって選択されたブートアドレスの上位側ビットと、前記リセット識別信号が示す情報に対応するブートアドレス期待値との上位側ビットとを比較する第２の比較回路を有する。

【請求項9】

請求項６に記載の半導体装置は、さらに、前記アドレスチェック部によるブートアドレス改ざんチェックを行うか否かを示す改ざんチェック要否情報を設定するヒューズモジュールを有する。

【請求項10】

半導体装置の制御方法であって、半導体装置は、プロセッサ部と、リセット要求にしたがって前記プロセッサ部にリセット指示を行い、リセット解除時に前記プロセッサ部が実行するブートプログラムに対応するブートアドレスを前記プロセッサ部に出力するリセットコントローラと、を備え、
前記リセットコントローラが出力するブートアドレスの改ざんチェックを行い、
改ざんチェック結果に応じてブートプログラムを実行する。

【請求項11】

請求項９に記載の半導体装置において、
前記改ざんチェック結果が、ブートアドレスが改ざんされていることを示す場合には、前記プロセッサ部はリセット状態を維持する。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関し、例えば、ブートプログラムを実行する半導体装置に好適に利用できるものである。

【背景技術】

【0002】

近年、自動車におけるセキュリティの重要性は日増しに高まっている。そのため、車載用の半導体装置のセキュリティレベルの向上は重要である。

【0003】

セキュリティレベルの向上を実現する技術の一つとして、セキュアブートが知られている。セキュアブートは、不正なプログラムの起動を防止するために、起動時にプログラムの正当性を確認する仕組みである。セキュアブートは、リセット解除後に、セキュアブートプログラムを実行することによって実現される。セキュアブートプログラムはメモリに格納され、その先頭アドレス（セキュアブートアドレス）を指定することによって実行される。

【0004】

特開２００８－５９３００号公報（特許文献１）は、低消費電力モードから通常動作モードに復帰するときのブートプログラムを、外部ＲＯＭ、または、保持用ＲＡＭから読み出すマイクロコンピュータを開示する。特許文献１のマイクロコンピュータは、外部ＲＯＭのブートプログラムをアクセスするためのブートアドレスと、保持用ＲＡＭのブートプログラムをアクセスするためのブートアドレスとを選択するアドレス切換回路を有する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００８－５９３００号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

セキュリティアタックの一つとして、フォルトインジェクションアタックがある。機器に電圧やノイズを加えるフォルトインジェクションアタックによって、機器が誤動作を引き起こし、セキュリティ対策が回避されてしまう可能性がある。半導体装置に意図的にノイズが混入されることによって、セキュアブートアドレスが改ざんされてしまうかもしれない。例えば、特許文献１のようなブートアドレスを選択するアドレス切換回路が、意図的に加えられたノイズによって誤動作すると、意図していないブートアドレスを選択してしまうかもしれない。このように、ブートアドレスが改ざんされることによって、意図していたセキュアブートが実行されず、リセット後に実行されるプログラムの正当性が確認できなくなる可能性がある。それだけでなく、意図していないブートアドレスによって指定される不正なプログラムが実行されてしまう恐れがある。

【0007】

その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態によれば、半導体装置は、プロセッサ部と、ブートプログラムが格納されているメモリと、リセット要求に従ってプロセッサ部にリセットを指示し、リセット解除後にブートアドレスを出力するリセットコントローラと、リセットコントローラから出力されるブートアドレスの改ざんチェックを行うアドレスチェック部とを備える。

【発明の効果】

【0009】

前記一実施の形態によれば、半導体装置のセキュリティレベルを向上させることができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施の形態１に係る半導体装置の構成例を示すブロック図である。

【図2】図２は、実施の形態１に係るアドレスチェック部の構成例を示すブロック図である。

【図3】図３は、実施の形態１に係る半導体装置の動作を示すフローチャートである。

【図4】図４は、実施の形態１の変形例に係る半導体装置の構成例を示すブロック図である。

【図5】図５は、実施の形態１の変形例に係るアドレスチェック部の構成例を示すブロック図である。

【図6】図６は、実施の形態１の変形例に係るアドレスチェック部の動作を説明するタイミングチャートである。

【図7】図７は、実施の形態１の変形例に係るアドレスチェック部の動作を説明するタイミングチャートである。

【図8】図８は、実施の形態２に係る半導体装置の構成例を示すブロック図である。

【図9】図９は、実施の形態２に係るリセットコントローラの構成例を示すブロック図である。

【図10】図１０は、実施の形態２に係るアドレスチェック部の構成例を示すブロック図である。

【図11】図１１は、実施の形態２に係る半導体装置の動作を示すフローチャートである。

【図12】図１２は、実施の形態２の変形例に係るプロセッサモジュールの構成例を示すブロック図である。

【図13】図１３は、実施の形態２の変形例に係るアドレスチェック部の構成例を説明するブロック図である。

【図14】図１４は、実施の形態３に係る半導体装置の構成例を示すブロック図である。

【図15】図１５は、実施の形態３に係るリセットコントローラの構成例を示すブロック図である。

【図16】図１６は、実施の形態３に係るアドレスチェック部の構成例を示すブロック図である。

【図17】図１７は、実施の形態３におけるプロセッサモジュールの動作を示すフローチャートである。

【図18】図１８は、実施の形態３の変形例に係るプロセッサモジュールの構成例を示すブロック図である。

【図19】図１９は、実施の形態３の変形例に係るアドレスチェック部の構成例を示すブロック図である。

【発明を実施するための形態】

【0011】

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、各実施の形態の少なくとも一部は、互いに任意に組み合わされてもよい。

【0012】

（実施の形態１）
図１は、実施の形態１にかかる半導体装置１００の構成例を示すブロック図である。

【0013】

本実施の形態の半導体装置１００は、例えば、セキュアブート機能が搭載されたＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）であり、周知の半導体製造技術を用いて１個の半導体チップ上に形成された半導体集積回路（ＬＳＩ）である。半導体装置１００は、セキュアブート機能を備えている。

【0014】

半導体装置１００は、リセットコントローラ（ＲＳＴＣ）１０、プロセッサモジュール（ＰＭ）２０、メモリ（ＭＥＭ）３０、機能モジュール（ＦＭ）４０、および、バス５０を有する。リセットコントローラ１０、プロセッサモジュール２０、メモリ３０、および、機能モジュール４０はバス５０を介して接続される。

【0015】

リセットコントローラ１０は、外部から半導体装置１００に入力される外部リセット信号ＲＥＳに応じて、半導体装置１００の内部モジュールに対するリセット信号ＲＳＴを生成する。内部モジュールはリセット信号ＲＳＴに基づいてリセットされる。リセット信号ＲＳＴは、外部リセット信号ＲＥＳの入力に応じて、所定の期間アサートされる。リセット信号ＲＳＴのネゲートはリセット解除を示す。また、リセットコントローラ１０は、リセット解除時に、セキュアブートアドレスＢＴＡをプロセッサモジュール２０に出力する。セキュアブートアドレスＢＴＡは、リセット解除後にプロセッサモジュール２０が実行するセキュアブートプログラムの先頭アドレスである。

【0016】

プロセッサモジュール２０は、プロセッサ部２１とアドレスチェック部２２とを含む。プロセッサ部２１は、メモリ３０に格納されたプログラムを実行可能なように構成される。プロセッサ部２１は、リセット解除時にリセットコントローラ１０によって指定されたセキュアブートアドレスＢＴＡに基づいてメモリ３０をアクセスし、セキュアブートプログラムを実行する。

【0017】

アドレスチェック部（ＡＤＣＨＫ）２２は、リセットコントローラ１０によって指定されたセキュアブートアドレスの改ざんチェックを行い、チェック結果に基づいてブートアドレスエラー信号ＥＲＲをアサート、または、ネゲートする。プロセッサ部２１は、エラー信号ＥＲＲに基づいて、セキュアブートプログラムを実行するか否かを決定する。

【0018】

メモリ３０は、プロセッサモジュール２０が実行するプログラムが格納されている。当該プログラムには、リセット解除後に実行されるセキュアブートプログラムも含まれる。メモリ３０は、例えば、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の記憶装置である。

【0019】

機能モジュール４０は、特定の処理を実行する専用処理回路である。機能モジュール４０は、例えば、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）や画像処理回路等の専用処理回路である。なお、図１では一つの機能モジュールしか示されていないが、機能モジュールの数はこれに限定されない。

【0020】

バス５０は、上述のとおり、半導体装置１００内部の構成要素が接続されている。バス５０は、例えば、ＡＸＩプロトコルに準拠したバス（ＡＸＩバス）である。バス５０は、バス制御部（不図示）を有する。例えば、プロセッサ部２１が発行するメモリアクセス要求は、バス５０に送信され、バス制御部によって受け付けられる。バス制御部はプロセッサ部２１からのメモリアクセス要求に基づいて、メモリ３０へのアクセスを要求する。

【0021】

図２は、本実施の形態に係るアドレスチェック部２２の構成例を示すブロック図である。アドレスチェック部２２は、比較回路２２０１を有する。比較回路２２０１は、リセットコントローラ１０からのセキュアブートアドレスＢＴＡと、セキュアブートアドレス期待値ＢＴＡ＿Ｅとを比較し、その比較結果をセキュアブートアドレスエラー信号ＥＲＲとして出力する。リセットコントローラ１０からのセキュアブートアドレスＢＴＡとセキュアブートアドレス期待値ＢＴＡ＿Ｅが一致する場合は、比較回路２２０１は、リセットコントローラ１０が出力するブートアドレスＢＴＡは正しい（改ざんされていない）アドレスであるとして、セキュアブートアドレスエラー信号ＥＲＲをネゲートする。一方、リセットコントローラ１０からのセキュアブートアドレスＢＴＡとセキュアブートアドレス期待値ＢＴＡ＿Ｅが一致しない場合は、比較回路２２０１は、リセットコントローラ１０が出力するブートアドレスＢＴＡは改ざんされた不正アドレスであるとして、セキュアブートアドレスエラー信号ＥＲＲをアサートする。このようにして、アドレスチェック部２２は、リセットコントローラ１０によって指定されたセキュアブートアドレスＢＴＡの改ざんチェックを行う。

【0022】

また、比較回路２２０１は、リセット信号ＲＳＴに基づいてイネーブル状態になる。具体的には、リセット信号ＲＳＴがリセット解除を示すネゲート状態である場合に、比較回路２２０１はイネーブル状態になり比較動作を行う。

【0023】

次いで、図３を参照して、リセット解除後の半導体装置１００の動作について説明する。まず、リセット信号ＲＳＴがネゲートされ、リセットが解除されると、セキュアブートアドレスＢＴＡがプロセッサモジュール２０に出力される（ステップＳ０１）。比較回路２２０１は、ネゲートされたリセット信号ＲＳＴに応じてイネーブル状態になる。したがって、比較回路２２０１は、リセットコントローラ１０が出力するセキュアブートアドレスＢＴＡとセキュアブートアドレス期待値ＢＴＡ＿Ｅとを比較する（ステップＳ０２）。比較結果が一致を示す場合（ステップＳ０２のＹＥＳ）、アドレスチェック部２２は、ブートアドレスエラー信号ＥＲＲをネゲートする。プロセッサ部２１は、ネゲートされたセキュアブートアドレスエラー信号ＥＲＲに基づき、リセットコントローラ１０から与えられたセキュアブートアドレスＢＴＡは改ざんされていないと判断する。そして、プロセッサ部２１は、リセットコントローラ１０が出力するブートアドレスＢＴＡに基づいて、メモリ３０をアクセスし、セキュアブートプログラムを実行する（ステップＳ０３）。一方、比較結果が不一致を示す場合（ステップＳ０２のＮＯ）、アドレスチェック部２２は、セキュアブートアドレスエラー信号ＥＲＲをアサートする。プロセッサ部２１は、アサートされたセキュアブートアドレスエラー信号ＥＲＲに基づいて、リセットコントローラ１０から与えられたセキュアブートアドレスＢＴＡは改ざんされていると判断する。そして、プロセッサ部２１は、メモリ３０をアクセスせず、リセット状態を維持する（ステップＳ０４）。

【0024】

以上のように、本実施の形態１に係る半導体装置１００は、アドレスチェック部２２を備えているため、リセットコントローラ１０が出力するセキュアブートアドレスが改ざんされているか否かを確認することができる。すなわち、半導体装置１００に意図的にノイズが加えられ、リセットコントローラ１０から出力されるセキュアブートアドレスが改ざんされたとしても、セキュアブートアドレスが不正であることを検出することができる。リセットコントローラ１０が出力するセキュアブートアドレスが改ざんされた不正アドレスであることを検出した場合には、プロセッサ部２１は、不正アドレスによって指定されるプログラムを実行することなく、リセット状態を維持する。このように、リセット解除後に正しいセキュアブートアドレスであることが確認できなければ、プログラムを実行しないようにすることで、強固なセキュリティを実現することができる。

【0025】

（実施の形態１の変形例）
次に、実施の形態１の変形例を説明する。上述した実施の形態１では、アドレスチェック部２２は、リセットコントローラ１０によって出力されたセキュアブートアドレスＢＴＡに対して、改ざんチェックを行っている。しかしながら、プロセッサ部２１からバスに出力されるセキュアブートアドレスを用いて、改ざんチェックを行うことも可能である。図４は、実施の形態１の変形例に係る半導体装置１００ａの構成例を示すブロック図である。実施の形態１の変形例に係る半導体装置１００ａは、図１に示される半導体装置１００と比べて、プロセッサモジュール２０が、プロセッサモジュール２０ａに置き換えられている点で異なる。これ以外の構成要素は、図１で示される半導体装置１００と同様でよい。したがって、図１と同一の機能を有する構成については、同一の符号を付し、それらの説明を省略する。

【0026】

プロセッサモジュール２０ａは、プロセッサ部２１ａとアドレスチェック部２２ａを有する。プロセッサ部２１ａは、リセットコントローラ１０によって指定されたセキュアブートアドレスＢＴＡを用いてメモリアクセス要求を出力する。当該メモリアクセス要求には、セキュアブートアドレスＢＴＡに基づくブートアドレスＢＡが含まれる。アドレスチェック部２２ａは、プロセッサ部２１ａとバス５０との間に設けられ、プロセッサ部２１ａがバス５０に出力するメモリアクセス要求に含まれるブートアドレスＢＡが改ざんされているか否かをチェックする。そして、アドレスチェック部２２ａは、チェック結果に応じてセキュアブートアドレスエラー信号ＥＲＲを生成しプロセッサ部２１ａにフィードバックする。

【0027】

図５は、アドレスチェック部２２ａの構成を示すブロック図である。アドレスチェック部２２ａは、比較回路２２０１、ブート中設定回路２２０２、および、ブート終了検出回路２２０３を含む。

【0028】

ブート中設定回路２２０２は、リセット信号ＲＳＴがアサートされてからブート処理が完了するまで、ブート中信号Ｓ１を出力する。ブート中信号Ｓ１は、リセット信号ＲＳＴによってセットされ、ブート終了信号Ｓ２によってリセット（クリア）される。ブート中信号Ｓ１は、比較回路２２０１にイネーブル信号として供給される。

【0029】

ブート終了検出回路２２０３は、リセット解除後、最初にプロセッサ部２１ａが出力するメモリアクセス要求に含まれるブートアドレスＢＡと、メモリアクセス要求を受け付けたときにバス５０のバス制御部（不図示）によって発行される受付信号（不図示）を観測し、ブート終了信号Ｓ２を生成する。したがって、ブート終了信号Ｓ２は、プロセッサ部２１ａがリセット解除後に最初に出力するメモリアクセス要求が、バス５０で受け付けられたサイクルで出力される。

【0030】

比較回路２２０１は、ブート中信号Ｓ１がセットされている期間に、プロセッサ部２１ａからのメモリアクセス要求に含まれるブートアドレスＢＡと、セキュアブートアドレス期待値ＢＡＥとを比較する。そして、比較回路２２０１は、比較結果に基づいてセキュアブートアドレスエラー信号ＥＲＲを生成する。

【0031】

図６、７は、本変形例に係るアドレスチェック部２１ａの動作を説明するためのタイミングチャートである。まず、図６を参照して、リセット解除後にプロセッサ部２１ａからのメモリアクセス要求に含まれるブートアドレスＢＡが改ざんされていない場合のアドレスチェック部２２ａの動作を説明する。

【0032】

外部リセット信号ＲＥＳの入力に応じたリセットが解除され、リセット信号ＲＳＴがネゲートされると（時刻Ｔ０１）、ブート中信号Ｓ１がセットされる。これにより、比較回路２２０１がイネーブル状態となる。また、リセットコントローラ１０からプロセッサモジュール２０ａにセキュアブートアドレスＢＴＡが転送される。プロセッサモジュール２０ａのプロセッサ部２１ａは、リセットコントローラ１０によって指定されたセキュアブートアドレスＢＴＡに基づき、ブートアドレス（ＢＡ）を含むメモリアクセス要求をバス５０に出力する。比較回路２２０１は、プロセッサ部２１ａからのメモリアクセス要求に含まれるブートアドレスＢＡと、セキュアブートアドレス期待値ＢＡＥとの比較を行う。図６では、比較結果が一致を示すため、比較回路２２０１はセキュアブートアドレスエラー信号ＥＲＲをネゲートする。時刻Ｔ０２において、プロセッサ部２１ａからのメモリアクセス要求がバスで受け付けられ、ブート終了検出回路２２０３がブート終了信号Ｓ２をアサートする。ブート中信号Ｓ１は、ブート終了信号Ｓ２によってリセット（クリア）される。したがって、比較回路２２０１がディスエーブル状態となり、以降の比較動作は行われない。

【0033】

次に、図７を参照して、リセット解除後にプロセッサ部２１ａからのメモリアクセス要求に含まれるブートアドレスＢＡが改ざんされた不正アドレスである場合のアドレスチェック部２２ａの動作を説明する。図７では、プロセッサ部２１ａから出力されたブートアドレスＢＡと、セキュアブートアドレス期待値ＢＡＥとが一致しない。したがって、時刻Ｔ１１において、比較回路２２０１はセキュアブートアドレスエラー信号ＥＲＲをアサートする。これ以外のアドレスチェック部２２ａの動作については、図６と同様であるため、説明を省略する。

【0034】

プロセッサ部２１ａは、セキュアブートアドレスエラー信号ＥＲＲに基づいて、セキュアブートプログラムの実行可否を決定する。セキュアブートアドレスエラー信号ＥＲＲがネゲートされている場合は、プロセッサ部２１ａは、読み出したセキュアブートプログラムを実行する。一方、セキュアブートアドレスエラー信号ＥＲＲがアサートされた場合は、プロセッサ部２１ａは、読み出したプログラムの実行を行わず、リセット状態を維持する。

【0035】

実施の形態１の変形例によれば、半導体装置１００ａは、アドレスチェック部２２ａを有することによって、実施の形態１に係る半導体装置１００とほぼ同様に、セキュアブートアドレスが改ざんされたか否かを確認することができる。さらに、実施の形態１の変形例によれば、アドレスチェック部２２ａは、プロセッサ部２１ａが出力するメモリアクセス要求に含まれるセキュアブートアドレスをチェックしている。したがって、リセットコントローラ１０にノイズが加えられセキュアブートアドレスが改ざんされた場合のみならず、プロセッサ部２１ａにノイズが加えられメモリアクセス要求に含まれるセキュアブートアドレスが改ざんされたことも検出できる。これによって、不正なブートアドレスに基づく不正プログラム実行を防ぐことができ、より強固なセキュリティを実現することができる。

【0036】

（実施の形態２）
図８は、実施の形態２に係る半導体装置１００ｂの構成例を示すブロック図である。実施の形態２に係る半導体装置１００ｂと、図１に示す実施の形態１に係る半導体装置１００との違いは、リセットコントローラ１０およびプロセッサモジュール２０がそれぞれ、リセットコントローラ１０ｂおよびプロセッサモジュール２０ｂに置き換えられており、プロセッサモジュール６０がさらに追加されていることである。また、プロセッサモジュール２０ｂは、実施の形態１で説明したプロセッサモジュール２０と比べて、アドレスチェック部２２がアドレスチェック部２２ｂに置き換えられている点で異なる。これ以外の構成要素および動作については、実施の形態１で説明した半導体装置１００と同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。

【0037】

実施の形態２において、プロセッサモジュール２０ｂは、セキュアモジュールであって、セキュアブートや暗号化処理などセキュリティに関連した処理を実行する。以下、プロセッサモジュール２０ｂをセキュアモジュール２０ｂとも称する。一方、プロセッサモジュール６０は、半導体装置１００ｂ全体の制御を行うプロセッサである。なお、図８では、二つのプロセッサモジュールしか示されていないが、プロセッサモジュールの数はこれに限定されない。また、プロセッサモジュール６０は、複数のプロセッサにより冗長化されていてもよい。

【0038】

図９は、実施の形態２に係るリセットコントローラ１０ｂの構成例を示すブロック図である。リセットコントローラ１０ｂは、リセット設定レジスタ１０１０、リセット制御回路１０２０、および、ブートアドレス選択回路１０３０を有する。

【0039】

リセット設定レジスタ１０１０は、プロセッサモジュール６０によって、リードおよびライトが可能なように構成されている。リセット設定レジスタ１０１０にデータが書き込まれることによって、リセット要求信号ＲＲが生成される。リセット設定レジスタ１０１０には、少なくとも半導体装置１００ｂ（半導体チップ）全体のリセット（システムリセット）を要求するための第１データＳＲＤ１と、半導体装置１００ｂの一部のモジュールのリセット（モジュールリセット）を要求するための第２データＳＲＤ２が書き込まれる。なお、第２データＳＲＤ２によってリセット対象となるモジュールは限定されないが、本実施の形態においては、第２データＳＲＤ２によって、セキュアモジュール２０ｂのリセットが要求される場合を一例として説明する。

【0040】

リセット制御回路１０２０は、外部から入力される外部リセット信号ＲＥＳまたはリセット要求信号ＲＲなどのリセット要求に基づいて、リセット信号ＲＳＴ１－ＲＳＴｎを生成する。リセット信号ＲＳＴ１－ＲＳＴｎは、セキュアモジュール２０ｂ、プロセッサモジュール６０、メモリ３０、機能モジュール４０等、半導体装置１００ｂの各内部モジュールに供給されるリセット信号が含まれる。リセット制御回路１０２０は、リセット信号ＲＳＴ１－ＲＳＴｎをアサートすることによってリセットを指示し、ネゲートすることによってリセットを解除する。

【0041】

また、リセット制御回路１０２０は、外部リセット信号ＲＥＳまたはリセット要求信号ＲＲに基づいて要求されたリセットが、システムリセットなのか、モジュールリセットなのかを識別し、システムリセット識別信号ＳＲおよびモジュールリセット識別信号ＭＲを生成する。なお、システムリセットは第１のリセット、モジュールリセットは第２のリセットとみなすことができる。また、システムリセット識別信号ＳＲは第１のリセット識別信号、モジュールリセット識別信号ＭＲは第２のリセット識別信号とみなすことができる。

【0042】

例えば、外部リセット信号ＲＥＳが入力されたとき、および、リセット設定レジスタ１０１０に第１データＳＲＤ１が書き込まれたときには、リセット制御回路１０２０は、システムリセットを指示する。このとき、リセット制御回路１０２０は、すべてのリセット信号ＲＳＴ１－ＲＳＴｎをアサートするとともに、システムリセット識別信号ＳＲを生成する。一方、リセット設定レジスタ１０１０に第２データＳＲＤ２が書き込まれたときには、リセット制御回路１０２０は、モジュールリセットを指示するため、セキュアモジュール２０ｂのリセット信号をアサートするとともに、モジュールリセット識別信号ＭＲを生成する。なお、システムリセット識別信号ＳＲおよびモジュールリセット識別信号ＭＲは、リセット解除時にネゲートされる。

【0043】

ブートアドレス選択回路１０３０は、アドレスレジスタ１０３１と選択回路１０３２とを有する。

【0044】

アドレスレジスタ１０３１は、セキュアブートアドレスＳ＿ＢＡ（第１のブートアドレス）とセキュアブートアドレスＭ＿ＢＡ（第２のブートアドレス）とを保持する。セキュアブートアドレスＳ＿ＢＡは、システムリセット解除時に実行されるセキュアブートプログラムの先頭アドレスである。セキュアブートアドレスＭ＿ＢＡは、モジュールリセット解除時に実行されるセキュアブートプログラムの先頭アドレスであり、セキュアブートアドレスＳ＿ＢＡとは異なる。

【0045】

なお、システムリセット解除時に実行されるセキュアブートプログラムのための先頭アドレスは予め決められている。したがって、セキュアブートアドレスＳ＿ＢＡは、ユーザによって変更することはできない。一方、モジュールリセットのリセット対象であるプロセッサモジュール２０ｂのリセットが解除された後は、プロセッサモジュール２０ｂが実行するプログラムの正当性が確認できればよい。したがって、モジュールリセット解除時に実行されるセキュアブートプログラムの内容は、システムリセット解除時に実行されるセキュアブートプログラムとは異なり、ユーザによって設定される。そして、そのセキュアブートプログラムは、ユーザによってメモリの所定の領域内に格納される。したがって、セキュアブートアドレスＭ＿ＢＡは固定のアドレスではなく、ユーザによって設定可能である。

【0046】

選択回路１０３２は、システムリセット識別信号ＳＲおよびモジュールリセット識別信号ＭＲに基づいて、アドレスレジスタ１０３１が保持するセキュアブートアドレスを選択する。例えば、選択回路１０３２は、一旦アサートされたシステムリセット識別信号ＳＲがネゲートされたときに、セキュアブートアドレスＳ＿ＢＡを選択しセキュアブートアドレスＢＴＡとして出力する。また、選択回路１０３２は、一旦アサートされたモジュールリセット識別信号ＭＲがネゲートされたときに、セキュアブートアドレスＭ＿ＢＡを選択しセキュアブートアドレスＢＴＡとして出力する。

【0047】

次に、図１０を参照して、本実施の形態に係るアドレスチェック部２２ｂについて説明する。図１０は、アドレスチェック部２２ｂの構成の一例を示すブロック図である。アドレスチェック部２２ｂは、比較回路２２０１、２２０４、および、ＯＲ回路２２０５を有する。アドレスチェック部２２ｂは、リセットコントローラ１０ｂからのセキュアブートアドレスＢＴＡの正当性を確認して、確認結果をブートアドレスエラー信号ＥＲＲとして出力する。このように、リセットに応じてセキュアブートアドレスが選択される。

【0048】

比較回路２２０１は、システムリセットが解除されシステムリセット識別信号ＳＲがネゲートされると、イネーブル状態となる。イネーブル状態となった比較回路２２０１は、リセットコントローラ１０ｂから出力されたセキュアブートアドレスＢＴＡと、セキュアブートアドレス期待値Ｓ＿ＢＡＥとを比較する。セキュアブートアドレス期待値Ｓ＿ＢＡＥは、システムリセット解除後に実行されるセキュアブートプログラムの先頭アドレスの期待値である。そして、比較回路２２０１は、比較結果に基づいてブートアドレスエラー信号Ｓ＿ＥＲＲをアサートまたはネゲートする。

【0049】

比較回路２２０４は、モジュールリセットが解除されモジュールリセット識別信号ＭＲがネゲートされると、イネーブル状態となる。イネーブル状態となった比較回路２２０４は、リセットコントローラ１０ｂから出力されたセキュアブートアドレスＢＴＡと、セキュアブートアドレス期待値Ｍ＿ＢＡＥとを比較する。セキュアブートアドレス期待値Ｍ＿ＢＡＥは、モジュールリセット解除後のセキュアブートプログラムの先頭アドレスの期待値である。そして、比較回路２２０４は、比較結果に基づいてブートアドレスエラー信号Ｍ＿ＥＲＲをアサートまたはネゲートする。

【0050】

なお、上述のとおり、システムリセット解除後に実行されるセキュアブートプログラムの先頭アドレスは、予め決められている。したがって、比較回路２２０１は、リセットコントローラ１０ｂからのブートアドレスＢＴＡの全ビットと、セキュアブートアドレス期待値Ｓ＿ＢＡＥの全ビットとが完全に一致するか否かを判定する。一方、モジュールリセット解除後のセキュアブートプログラムは、メモリ３０の所定の領域内にユーザが割り当てるため、リセットコントローラ１０ｂからのブートアドレスＢＴＡがメモリ３０の所定領域内に存在するかを判定すればよい。したがって、比較回路２２０４は、ブートアドレスＢＴＡの上位側ビットと、セキュアブートアドレス期待値Ｍ＿ＢＡＥの上位側ビットを比較する。

【0051】

ＯＲ回路２２０５は、ブートアドレスエラー信号Ｓ＿ＥＲＲ、Ｍ＿ＥＲＲを受け取り、プロセッサモジュール２０ｂのプロセッサ部２１にセキュアブートアドレスエラー信号ＥＲＲを出力する。セキュアブートアドレスエラー信号ＥＲＲは、システムリセット解除後またはモジュールリセット解除後に指定されたセキュアブートアドレスが改ざんされた不正アドレスである場合にアサートされる。

【0052】

図１１を参照して、リセット解除後の半導体装置１００ｂの動作について説明する。まず、リセット制御回路１０２０は、外部リセット信号ＲＥＳまたはリセット要求信号ＲＲに基づいて要求されたリセットが、システムリセットなのか、モジュールリセットなのかを識別する（ステップＳ１１）。要求されたリセットがシステムリセットである場合、ブートアドレス選択回路１０３０は、システムリセット解除後、システムリセット識別信号ＳＲに基づいてセキュアブートアドレスＳ＿ＢＡを選択し、ブートアドレスＢＴＡとして出力する（ステップＳ１２）。アドレスチェック部２２ｂの比較回路２２０１が、システムリセット識別信号ＳＲに基づいてイネーブル状態となり、ブートアドレスＢＴＡとセキュアブートアドレス期待値Ｓ＿ＢＡＥとを比較する（ステップＳ１３）。ブートアドレスＢＴＡがセキュアブートアドレス期待値Ｓ＿ＢＡＥと一致する場合（ステップＳ１３のＹＥＳ）は、リセットコントローラ１０ｂから出力されたブートアドレスＢＴＡは正しいと判断される。そして、プロセッサ部２１は、ブートアドレスＢＴＡに基づきメモリ３０をアクセスし、システムリセット解除後に実行すべきセキュアブートプログラムを読み出して実行する（ステップＳ１４）。一方、ブートアドレスＢＴＡがセキュアブートアドレス期待値Ｓ＿ＢＡＥと一致しない場合（ステップＳ１３のＮＯ）、ブートアドレスエラー信号Ｓ＿ＥＲＲがアサートされ、結果、セキュアブートアドレスエラー信号ＥＲＲがアサートされる。したがって、プロセッサ部２１は、メモリ３０をアクセスせず、システムリセット状態を維持する（ステップＳ１５）。

【0053】

同様に、要求されたリセットがモジュールリセットである場合、ブートアドレス選択回路１０３０は、モジュールリセット解除後に、モジュールリセット識別信号ＭＲに基づいてセキュアブートアドレスＭ＿ＢＡを選択し、ブートアドレスＢＴＡとして出力する（ステップＳ１６）。アドレスチェック部２２ｂの比較回路２２０４は、モジュールリセット識別信号ＭＲに基づいてイネーブル状態となり、ブートアドレスＢＴＡの上位側ビットとモジュールリセット解除後に実行されるセキュアブートのためのセキュアブートアドレスＭ＿ＢＡの上位側ビットとの比較を行い、ブートアドレスＢＴＡが所定のアドレス領域内にあるか判定する（ステップＳ１７）。ブートアドレスＢＴＡの上位側ビットとセキュアブートアドレスＭ＿ＢＡの上位側ビットとが一致する場合（ステップＳ１７のＹＥＳ）、リセットコントローラ１０ｂから出力されたブートアドレスＢＴＡは正しいと判断される。そして、プロセッサ部２１は、ブートアドレスＢＴＡに基づいてメモリ３０をアクセスし、モジュールリセット解除後に実行すべきセキュアブートプログラムを読み出して実行する（ステップＳ１８）。一方、ブートアドレスＢＴＡの上位側ビットが、セキュアブートアドレスＭ＿ＢＡの上位側ビットと一致しない場合（ステップＳ１７のＮＯ）、ブートアドレスエラー信号Ｍ＿ＥＲＲがアサートされ、結果、セキュアブートアドレスエラー信号ＥＲＲがアサートされる。したがって、プロセッサ部２１は、メモリ３０をアクセスせず、モジュールリセット状態を維持する（ステップＳ１５）。

【0054】

以上のように、実施の形態２によれば、アドレスチェック部２２ｂを備えているため、リセット解除後にリセットコントローラ１０ｂが指定するブートアドレスの改ざんチェックを行うことができる。さらに、実施の形態２によれば、リセットコントローラ１０ｂによってリセット識別信号を生成し、アドレスチェック部２２ｂは、リセット識別信号に応じて、セキュアブートアドレス期待値を切り替える。したがって、システムリセットのみならずモジュールリセット機能が実装された半導体装置であっても、システムリセット解除後およびモジュールリセット解除後に指定されるセキュアブートアドレスのそれぞれの改ざんチェックを行い、要求されたリセットに対応した正しいセキュアブートプログラムを実行することができる。

【0055】

さらに、実施の形態２によれば、システムリセット解除後およびモジュールリセット解除後にリセットコントローラ１０ｂが指定するブートアドレスの改ざんが検出された場合には、プロセッサ部２１は、リセットコントローラ１０ｂが指定するブートアドレスに基づくプログラムを起動することなく、リセット状態を維持する。これによって、改ざんされた不正なブートアドレスによって指定されるプログラムの実行を防ぐことができ、強固なセキュリティを実現することができる。

【0056】

（実施の形態２の変形例）
次に、実施の形態２の変形例を説明する。上述した実施の形態２において、実施の形態１の変形例と同様に、プロセッサモジュール２０ｂからバスに出力されるメモリアクセス要求に含まれるセキュアブートアドレスをチェック対象としてもよい。図１２は、実施の形態２の変形例に係る半導体装置１００ｃのプロセッサモジュール２０ｃ（セキュアモジュール２０ｃ）の構成例を示すブロック図である。

【0057】

プロセッサモジュール（セキュアモジュール）２０ｃは、プロセッサ部２１ｃとアドレスチェック部２２ｃとを含む。プロセッサ部２１ｃは、リセットコントローラ１０ｂによって指定されたセキュアブートアドレスＢＴＡを用いてメモリアクセスを行う。アドレスチェック部２２ｃは、プロセッサ部２１ｃがバス５０に出力するメモリアクセス要求に含まれるアドレスが改ざんされているか否かをチェックする。そして、アドレスチェック部２２ｃは、チェック結果に基づきセキュアブートアドレスエラー信号ＥＲＲを生成し、プロセッサ部２１ｃにフィードバッグする。

【0058】

図１３は、アドレスチェック部２２ｃの構成例を示すブロック図である。実施の形態２で説明したアドレスチェック部と比べて、アドレスチェック部２２ｃは、ブート中設定回路２２０２ｃ、２２０６ｃ、ブート終了検出回路２２０３ｃをさらに備える点で異なる。これ以外の構成要素および動作については、実施の形態２で説明した図１０のアドレスチェック部２２ｂと同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。

【0059】

ブート中設定回路２２０２ｃ、２２０６ｃは、図５に示す実施の形態１の変形例のブート中設定回路２２０２と同じ構成および機能を有する。ブート中設定回路２２０２ｃ、２２０６ｃはそれぞれ、システムリセット識別信号ＳＲおよびモジュールリセット識別信号ＭＲによってセットされる。そして、ブート中設定回路２２０２ｃ、２２０６ｃはいずれも、ブート終了信号Ｓ２ｃによってリセット（クリア）される。すなわち、ブート中信号Ｓ１ｃは、システムリセット識別信号ＳＲがアサートされてからブート処理が完了するまで出力される。ブート中信号Ｓ３ｃは、モジュールリセット識別信号ＭＲがアサートされてからブート処理が完了するまで出力される。

【0060】

ブート終了検出回路２２０３ｃは、上述した実施の形態１の変形例のブート終了検出回路２２０３と同様であり、システムリセット解除後またはモジュールリセット解除後にプロセッサ部２１ｃが出力するメモリアクセス要求に含まれるブートアドレスＢＡと、バス５０からの受付信号（不図示）を観測し、ブート終了信号Ｓ２ｃを生成する。

【0061】

比較回路２２０１、２２０４はそれぞれ、ブート中信号Ｓ１ｃ、Ｓ３ｃに基づいて、イネーブル状態となる。システムリセットにおいてイネーブル状態となる比較回路２２０１は、プロセッサ部２１ｃが出力するメモリアクセス要求に含まれるブートアドレス（ＢＡ）と、システムリセット後に実行されるセキュアブートプログラムのセキュアブートアドレス期待値Ｓ＿ＢＡＥとを比較する。また、モジュールリセットにおいてイネーブル状態となった比較回路２２０４は、プロセッサ部２１ｃが出力するメモリアクセス要求に含まれるブートアドレス（ＢＡ）と、モジュールリセット後に実行されるセキュアブートプログラムのセキュアブートアドレス期待値Ｍ＿ＢＡＥとを比較する。

【0062】

したがって、実施の形態２の変形例によれば、実施の形態２とほぼ同様に、システムリセットおよびモジュールリセット後に指定されるセキュアブートアドレスが改ざんされたか否かを検出することができる。しかも、実施の形態２の変形例によれば、ブート中設定回路２２０２ｃ、２２０６ｃおよびブート終了検出回路２２０３ｃを備えることによって、リセット解除後最初に出力されるメモリアクセス要求のアドレスの改ざんチェックを行うことができる。これによって、リセットコントローラ１０ｂのみならず、プロセッサモジュール２０ｃにおいてセキュアブートアドレスが改ざんされたことも検出できる。

【0063】

（実施の形態３）
次に、実施の形態３について説明する。図１４は、実施の形態３に係る半導体装置１００ｄの構成例を示すブロック図である。実施の形態３に係る半導体装置１００ｄと、図８に示される実施の形態２の半導体装置１００ｂとの違いは、リセットコントローラ１０ｂとアドレスチェック部２２ｂがそれぞれリセットコントローラ１０ｄ、アドレスチェック部２２ｄに置き換えられ、さらに、ヒューズモジュール７０、および、デコーダ８０が追加されていることである。それ以外の構成要素およびその機能は、実施の形態２で説明した半導体装置１００ｂと同様であるため、同一の構成については同一の符号を付し、重複した説明は省略する。

【0064】

ヒューズモジュール７０は、電気的に書き込みが可能な電気ヒューズを有する。ヒューズモジュール７０は、半導体装置１００ｄの製造メーカーまたは評価者によって、顧客出荷状態やデバッグモード状態などの半導体装置１００ｄの状態を示すライフサイクルステート情報が書き込まれる。

【0065】

デコーダ８０は、システムリセット解除時に、ヒューズモジュール７０に記憶されているライフサイクルステート情報を取り込み、取り込んだライフサイクルステート情報に基づいてライフサイクルステート信号ＬＣＳを生成する。ライフサイクルステート信号ＬＣＳは、セキュアブート有効状態を示すセキュアブートフラグビットを含む。例えば、ライフサイクルステート情報が顧客出荷状態を示すときには、デコーダ８０は通常動作モードを示すライフサイクルステート信号ＬＣＳを生成する。このとき、ライフサイクルステート信号ＬＣＳに含まれるセキュアブートフラグビットはセキュアブートが有効であることを示すように設定される。例えば、セキュアブートフラグビットは「１」となる。また、ライフサイクルステート情報がデバッグ状態を示すときには、デバッグモードを示すライフサイクルステート信号ＬＣＳを生成する。このとき、ライフサイクルステート信号ＬＣＳに含まれるセキュアブートフラグビットはセキュアブートが無効なことを示すように設定される。例えば、セキュアブートフラグビットは「０」となる。

【0066】

図１５は、実施の形態３に係るリセットコントローラ１０ｄの構成例を示すブロック図である。リセットコントローラ１０ｄは、図９に示される実施の形態２のリセットコントローラ１０ｂと比べて、アドレス選択回路１０３０がアドレス選択回路１０３０ｄに置き換えられている点で異なる。アドレス選択回路１０３０ｄは、アドレスレジスタ１０３１ｄと選択回路１０３２ｄとを含む。

【0067】

アドレスレジスタ１０３１ｄは、システムリセット解除後に実行されるセキュアブートプログラム、および、モジュールリセット解除後に実行されるセキュアブートプログラムのアドレス情報に加えて、セキュアブートプログラム以外のブートプログラムの先頭アドレス情報を保持する。すなわち、アドレスレジスタ１０３１ｄは、セキュアブートアドレスＳ＿ＢＡ（第１のブートアドレス）とセキュアブートアドレスＭ＿ＢＡ（第２のブートアドレス）に加えて、ブートアドレスＤ＿ＢＡ（第３のブートアドレス）とを保持する。ブートアドレスＤ＿ＢＡは、例えば、デバッグモードで使われる。

【0068】

選択回路１０３２ｄは、リセット制御回路１０２０が出力するシステムリセット識別信号ＳＲとモジュールリセット識別信号ＭＲ、および、デコーダ８０が生成するライフサイクルステート信号ＬＣＳに基づいて、アドレスレジスタ１０３１ｄに保持されるブートアドレスを選択する。ライフサイクルステート信号ＬＣＳのセキュアブートフラグビットが「１」、すなわち、セキュアブートが有効であることを示す場合には、選択回路１０３２ｄは、システムリセット識別信号ＳＲまたはモジュールリセット識別信号ＭＲに基づいて、セキュアブートアドレスＳ＿ＢＡまたはセキュアブートアドレスＭ＿ＢＡを選択する。また、ライフサイクルステート信号ＬＣＳのセキュアブートフラグビットが「０」、すなわち、セキュアブートが無効であることを示す場合には、選択回路１０３２ｄは、システムリセット識別信号ＳＲに応じてブートアドレスＤ＿ＢＡを選択する。

【0069】

図１６は、実施の形態３に係るアドレスチェック部２２ｄの構成例を示すブロック図である。アドレスチェック部２２ｄは、図１０に示す実施の形態２のアドレスチェック部２２ｂと比べて、ライフサイクルステート判定部２２０７、およびイネーブル信号生成回路２２０８、２２０９が追加されている点で異なる。それ以外の構成は、図１０に示す実施の形態２で説明したアドレスチェック部２２ｂと同様であるため、同一の構成については同一の符号を付し、その説明を省略する。

【0070】

ライフサイクルステート判定部２２０７は、ライフサイクルステート信号ＬＣＳによるセキュアブートの有効または無効を判定するために、ライフサイクルステート信号ＬＣＳと、セキュアブートが有効であることを示すセキュアブート有効データＳＥとを比較する。すなわち、ライフサイクルステート判定部２２０７は、ライフサイクルステート信号ＬＣＳのセキュアブートフラグビットが「１」であるか否かを判定する。ライフサイクルステート信号ＬＣＳに基づいてセキュアブートが有効であると判定された場合には、ライフサイクルステート判定部２２０７は、「１」を出力する。一方、セキュアブートが無効であると判定した場合には、ライフサイクルステート判定部２２０７は、「０」を出力する。

【0071】

イネーブル信号生成回路２２０８、２２０９はそれぞれ比較回路２２０１、２２０４のためのイネーブル信号ＥＮ１、ＥＮ２を生成する。イネーブル信号生成回路２２０８は、ライフサイクルステート判定部２２０７の判定結果とシステムリセット識別信号ＳＲとに基づいて比較回路２２０１のイネーブル信号ＥＮ１を生成する。同様に、イネーブル信号生成回路２２０９は、ライフサイクルステート判定部２２０７の判定結果とモジュールリセット識別信号ＭＲとに基づいて、比較回路２２０４のイネーブル信号ＥＮ２を生成する。例えば、イネーブル信号生成回路２２０８、２２０９は、例えばＡＮＤ回路であり、対応するリセット識別信号がネゲートされたとき、すなわち、リセットが解除されたときにライフサイクルステート判定部２２０７による判定結果に基づきイネーブル信号ＥＮ１、ＥＮ２を生成する。

【0072】

セキュアブートが有効である場合は、イネーブル信号生成回路２２０８は、システムリセット識別信号ＳＲに応じて、イネーブル信号ＥＮ１をアサートする。したがって、比較回路２２０１がイネーブル状態となる。また、イネーブル信号生成回路２２０９は、モジュールリセット識別信号ＭＲに応じて、比較回路２２０４のイネーブル信号ＥＮ２をアサートする。したがって、比較回路２２０４がイネーブル状態となる。すなわち、セキュアブートが有効である場合には、セキュアブートアドレスの改ざんチェックを行う。

【0073】

一方、セキュアブート無効である場合には、イネーブル信号生成回路２２０８、２２０９は、対応するリセット識別信号に関わらずイネーブル信号ＥＮ１，ＥＮ２をアサートしない。すなわち、比較回路２００１、２２０４はディスエーブル状態になり、リセットコントローラ１０ｂによって指定されたセキュアブートアドレスＢＴＡの改ざんチェックは行わない。このように、ライフサイクルステート信号ＬＣＳは、セキュアブートアドレスの改ざんチェック要否信号とみなすことができる。

【0074】

図１７は、実施の形態３におけるプロセッサモジュール２０ｄの動作フローである。まず、アドレスチェック部２２ｄのライフサイクルステート判定部２２０７は、ライフサイクルステート信号ＬＣＳに基づいて、セキュアブートが有効か無効かを判定する（ステップＳ２１）。セキュアブートが有効な場合は、リセット識別信号に応じて比較回路２２０１または比較回路２２０４をイネーブル状態にする（ステップＳ２２）。イネーブル状態にされた比較回路２２０１または比較回路２２０４は、リセットコントローラ１０ｄによって指定されたセキュアブートアドレスＢＴＡと対応する期待値とを比較し、リセットコント―ラ１０ｄによって指定されたセキュアブートアドレスＢＴＡが改ざんされているか確認する（ステップＳ２３）。セキュアブートアドレスＢＴＡが改ざんされていない場合（ステップＳ２３のＮＯ）は、プロセッサ部２１は、リセットコントローラ１０ｄによって指定されたセキュアブートアドレスＢＴＡに基づいてセキュアブートプログラムを読み出し実行する（ステップＳ２４）。一方、セキュアブートアドレスＢＴＡの改ざんを検出した場合は、プロセッサ部２１はリセット状態を維持する（ステップＳ２５）。

【0075】

一方、セキュアブートが無効である場合は、比較回路２２０１、２２０４はディセーブル状態になる（ステップＳ２６）。したがって、リセットコントローラ１０ｄによって指定されたブートアドレスＢＴＡの改ざんチェックは行われず、プロセッサ部２１は、ブートアドレスＢＴＡによって指定されるプログラムを読み出し実行する（ステップＳ２７）。

【0076】

以上のとおり、実施の形態３は、セキュアブートアドレスの改ざんチェックを行うアドレスチェック部２２ｄを有しているため、実施の形態２とほぼ同様な効果が得られる。さらに、ヒューズモジュール７０に設定されたライフサイクルステート情報に基づいて、リセットコントローラ１０ｄで指定されたブートアドレスの改ざんチェック要否を制御する。これにより、デバッグモードでは、任意のアドレスからのブート処理が実行でき、デバッグ効率を向上させることができる。

【0077】

（実施の形態３の変形例）
上述した実施の形態３において、実施の形態２の変形例と同様に、プロセッサモジュール２０ｂからバス５０に出力されるメモリアクセス要求に含まれるセキュアブートアドレスを用いて、改ざんチェックを行ってもよい。図１８は、実施の形態３の変形例に係る半導体装置１００ｅのプロセッサモジュール２０ｅ（セキュアモジュール２０ｅ）の構成例を示すブロック図である。

【0078】

プロセッサモジュール２０ｅは、プロセッサ部２１ｅとアドレスチェック部２２ｅとを含む。プロセッサ部２１ｅは、リセットコントローラによって指定されたセキュアブートアドレスＢＴＡに基づきメモリアクセス要求を生成する。アドレスチェック部２２ｅは、ライフサイクルステート信号ＬＣＳがセキュアブート有効を示している場合には、プロセッサ部２１ｅが生成したメモリアクセス要求に含まれるセキュアブートアドレスが改ざんされているか否かをチェックする。そして、アドレスチェック部２２ｅは、チェック結果に基づきセキュアブートアドレスエラー信号ＥＲＲを生成し、プロセッサ部２１ｅにフィードバッグする。一方、ライフサイクルステート信号ＬＣＳが、セキュアブート無効を示している場合には、アドレス改ざんチェックが行われず、リセットコントローラによって指定されたブートアドレスに基づくプログラムが読み出され実行される。

【0079】

図１９は、実施の形態３の変形例に係るアドレスチェック部２２ｅの構成例を示すブロック図である。図１６に示す実施の形態３のアドレスチェック部２２ｄに比べて、アドレスチェック部２２ｅは、ブート中設定回路２２０２ｅ、２２０６ｅ、および、ブート終了検出回路２２０３ｅをさらに備える点で異なる。これ以外の構成要素および動作については、実施の形態３のアドレスチェック部２２ｄと同様であるので、同一の構成については同一の符号を付し、重複した説明は省略する。

【0080】

ブート中設定回路２２０２ｅ、２２０６ｅは、図５に示す実施の形態１の変形例のブート中設定回路２２０２と同じ構成および機能を有する。ブート中設定回路２２０２ｅ、２２０６ｅはそれぞれ、システムリセット識別信号ＳＲおよびモジュールリセット識別信号ＭＲによってセットされる。そして、ブート中設定回路２２０２ｅ、２２０６ｅはいずれも、ブート終了信号Ｓ２ｅによってリセット（クリア）される。すなわち、ブート中信号Ｓ１ｅは、システムリセット識別信号ＳＲがアサートされてからブート処理が完了するまで出力される。ブート中信号Ｓ３ｅは、モジュールリセット識別信号ＭＲがアサートされてからブート処理が完了するまで出力される。

【0081】

また、ブート終了検出回路２２０３ｅは、上述した実施の形態１の変形例のブート終了検出回路２２０３と同様に、システムリセット解除後またはモジュールリセット解除後にプロセッサ部２１ｅが出力するメモリアクセス要求に含まれるブートアドレスＢＡと、バス５０からの受付信号（不図示）を観測し、ブート終了信号Ｓ２ｅを生成する。

【0082】

したがって、ライフサイクルステート信号ＬＣＳがセキュアブート有効を示す場合には、比較回路２２０１は、システムリセットの指示がされてから、バスによるブートアドレスの受付信号を受信するまでの間、イネーブル状態となる。また、比較回路２２０４は、モジュールリセットの指示がされてから、バスによるブートアドレスの受付信号を受信するまでの間、イネーブル状態となる。イネーブル状態となった比較回路２２０１、２２０４はそれぞれ、バス５０に出力されるブートアドレスＢＡと、それぞれのセキュアブートアドレス期待値（Ｓ＿ＢＡＥ，Ｍ＿ＢＡＥ）とを比較し、セキュアブートプログラムをアクセスするためのアドレスが改ざんされていないかを検出する。一方、ライフサイクルステート信号ＬＣＳがセキュアブート無効を示す場合には、比較回路２２０１、２２０４はディセーブル状態となり、バス５０に出力されるブートアドレスＢＡの改ざんチェックは行われない。

【0083】

したがって、実施の形態３の変形例によれば、実施の形態３とほぼ同様に、システムリセットおよびモジュールリセット後に指定されるセキュアブートアドレスが改ざんされたか否かを検出することができる。また、実施の形態３の変形例によれば、ブート中設定回路２２０２ｅ、２２０６ｅおよびブート終了検出回路２２０３ｅを備えることによって、セキュアブートが有効な場合には、リセット解除後最初に出力されるメモリアクセス要求のアドレスの改ざんチェックを行う。これにより、リセットコントローラ１０ｄのみならず、プロセッサモジュール２０ｄにおいてセキュアブートアドレスが改ざんされたことも検出できる。

【0084】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0085】

１０、１０ｂ、１０ｄ リセットコントローラ
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ プロセッサモジュール
２１、２１ａ、２１ｃ、２１ｅ プロセッサ部
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ アドレスチェック部
３０ メモリ
４０ 機能モジュール
５０ バス
６０ プロセッサモジュール
７０ ヒューズモジュール
８０ デコーダ
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ 半導体装置
１０１０ リセット設定レジスタ
１０２０ リセット制御回路
１０３０、１０３０ｄ アドレス選択回路
２２０１、２２０４ 比較回路
２２０２、２２０２ｃ、２２０２ｅ、２２０６ｃ、２２０６ｅ ブート中設定回路
２２０３、２２０３ｃ、２２０３ｅ ブート終了検出回路
２２０７ ライフサイクルステート判定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】