▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023177282
(43)【公開日】2023-12-13
(54)【発明の名称】薄膜トランジスタ、及びこれを含む表示装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20231206BHJP
H01L 21/336 20060101ALI20231206BHJP
H01L 29/41 20060101ALI20231206BHJP
H01L 21/28 20060101ALI20231206BHJP
H10K 59/12 20230101ALI20231206BHJP
H10K 59/131 20230101ALI20231206BHJP
H10K 50/84 20230101ALI20231206BHJP
G09F 9/30 20060101ALI20231206BHJP
【ＦＩ】
H01L29/78 616S
H01L29/78 619A
H01L29/78 612B
H01L29/44 Y
H01L21/28 301B
H01L29/78 618B
H10K59/12
H10K59/131
H10K50/84
G09F9/30 338
G09F9/30 365
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023084666
(22)【出願日】2023-05-23
(31)【優先権主張番号】10-2022-0066661
(32)【優先日】2022-05-31
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】申東菜
(72)【発明者】
【氏名】盧相淳
(72)【発明者】
【氏名】チョン， ミジン
【テーマコード（参考）】
3K107
4M104
5C094
5F110
【Ｆターム（参考）】
3K107AA01
3K107BB01
3K107CC14
3K107CC33
3K107CC41
3K107DD39
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3K107FF04
3K107FF15
3K107HH05
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4M104AA09
4M104BB02
4M104BB04
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4M104BB09
4M104BB13
4M104BB14
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4M104CC01
4M104CC05
4M104EE02
4M104EE05
4M104EE12
4M104EE14
4M104FF10
4M104GG09
4M104GG14
5C094AA25
5C094BA03
5C094BA27
5C094CA19
5C094DA13
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5C094FB14
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5C094JA06
5C094JA08
5F110AA06
5F110AA30
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5F110NN44
5F110NN73
5F110NN78
5F110QQ08
5F110QQ23
(57)【要約】 （修正有）
【課題】薄膜トランジスタ及び薄膜トランジスタが酸化物半導体パターンを含んで構成される有機発光表示装置を提供する。
【解決手段】駆動薄膜トランジスタＤＴは、酸化物半導体パターン３１１の下部にゲート電極３０５を含み、酸化物半導体パターンの上部にダミー電極３１５、ソース電極３１９Ｓ及びドレイン電極３１９Ｄを含み、ダミー電極は、ソース電極に電気的に接続されることで、駆動薄膜トランジスタのエスファクター（ｓ－ｆａｃｔｏｒ）値を高めることができる。また、本発明の有機発光表示装置は、酸化物半導体パターン３１２を含む複数のスイッチング薄膜トランジスタＳＴー１、…、を備え、複数のスイッチング薄膜トランジスタは、互いに異なる閾値電圧を有するように、酸化物半導体パターンとゲート電極３０６Ａとの間の距離が互いに異なっていてももよい。
【選択図】図３
【解決手段】駆動薄膜トランジスタＤＴは、酸化物半導体パターン３１１の下部にゲート電極３０５を含み、酸化物半導体パターンの上部にダミー電極３１５、ソース電極３１９Ｓ及びドレイン電極３１９Ｄを含み、ダミー電極は、ソース電極に電気的に接続されることで、駆動薄膜トランジスタのエスファクター（ｓ－ｆａｃｔｏｒ）値を高めることができる。また、本発明の有機発光表示装置は、酸化物半導体パターン３１２を含む複数のスイッチング薄膜トランジスタＳＴー１、…、を備え、複数のスイッチング薄膜トランジスタは、互いに異なる閾値電圧を有するように、酸化物半導体パターンとゲート電極３０６Ａとの間の距離が互いに異なっていてももよい。
【選択図】図３
【特許請求の範囲】
【請求項1】
チャネル領域、前記チャネル領域を挟んで互いに対応するソース領域及びドレイン領域を含む半導体パターンと、
前記半導体パターンの下で前記チャネル領域と重なるゲート電極と、
前記半導体パターンの上で前記ソース領域及び前記ドレイン領域にそれぞれ接続されるソース電極及びドレイン電極と、
前記半導体パターンの上で前記半導体パターンと重なるダミー電極とを含み、
前記ダミー電極は、前記ソース電極又はドレイン電極のうちいずれか１つに接続される、薄膜トランジスタ。
前記半導体パターンの下で前記チャネル領域と重なるゲート電極と、
前記半導体パターンの上で前記ソース領域及び前記ドレイン領域にそれぞれ接続されるソース電極及びドレイン電極と、
前記半導体パターンの上で前記半導体パターンと重なるダミー電極とを含み、
前記ダミー電極は、前記ソース電極又はドレイン電極のうちいずれか１つに接続される、薄膜トランジスタ。
【請求項2】
前記半導体パターンは、酸化物半導体パターンを含む、請求項１に記載の薄膜トランジスタ。
【請求項3】
前記ゲート電極と前記半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、
前記半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記ゲート絶縁層の厚さは、前記第１層間絶縁層の厚さより大きい、請求項１に記載の薄膜トランジスタ。
前記半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記ゲート絶縁層の厚さは、前記第１層間絶縁層の厚さより大きい、請求項１に記載の薄膜トランジスタ。
【請求項4】
前記ゲート電極と前記半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、
前記半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記第１層間絶縁層の誘電率は、前記ゲート絶縁層の誘電率より大きい、請求項１に記載の薄膜トランジスタ。
前記半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記第１層間絶縁層の誘電率は、前記ゲート絶縁層の誘電率より大きい、請求項１に記載の薄膜トランジスタ。
【請求項5】
前記ゲート絶縁層は、酸化シリコン薄膜を含み、
前記第１層間絶縁層は、前記酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含む、請求項４に記載の薄膜トランジスタ。
前記第１層間絶縁層は、前記酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含む、請求項４に記載の薄膜トランジスタ。
【請求項6】
前記ダミー電極は、導電性金属パターンを含む、請求項１に記載の薄膜トランジスタ。
【請求項7】
前記ソース電極は、前記ソース領域及び前記ダミー電極に１つのコンタクトホールを介して接続され、
前記ダミー電極は、前記コンタクトホールとの側面接触を介して前記ソース電極に接続される、請求項１に記載の薄膜トランジスタ。
前記ダミー電極は、前記コンタクトホールとの側面接触を介して前記ソース電極に接続される、請求項１に記載の薄膜トランジスタ。
【請求項8】
前記ダミー電極と前記半導体パターンとの間に発生する寄生容量は、前記半導体パターンと前記ゲート電極との間に発生する寄生容量より大きい、請求項１に記載の薄膜トランジスタ。
【請求項9】
表示領域、及び前記表示領域の周辺に配置される非表示領域を含む基板と、
前記基板上に配置され、第１半導体パターン、前記第１半導体パターンの上に配置される第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む第１薄膜トランジスタと、
前記基板上に配置され、前記第１半導体パターンとは異なる層に配置される第２半導体パターン、前記第２半導体パターンの下に配置される第２ゲート電極、前記半導体パターンの上に配置される第２ソース電極及び第２ドレイン電極を含む第２薄膜トランジスタとを含み、
前記第２半導体パターンの上には、前記第２ソース電極又は前記第２ドレイン電極のいずれか１つに接続され、前記第２半導体パターンと重なるダミー電極を含む、表示装置。
前記基板上に配置され、第１半導体パターン、前記第１半導体パターンの上に配置される第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む第１薄膜トランジスタと、
前記基板上に配置され、前記第１半導体パターンとは異なる層に配置される第２半導体パターン、前記第２半導体パターンの下に配置される第２ゲート電極、前記半導体パターンの上に配置される第２ソース電極及び第２ドレイン電極を含む第２薄膜トランジスタとを含み、
前記第２半導体パターンの上には、前記第２ソース電極又は前記第２ドレイン電極のいずれか１つに接続され、前記第２半導体パターンと重なるダミー電極を含む、表示装置。
【請求項10】
前記第２半導体パターンと同一層上に配置される第３半導体パターン、前記第３半導体パターンの下に配置される第３ゲート電極、前記第３半導体パターンの上に配置される第３ソース電極及び第３ドレイン電極を含む第３薄膜トランジスタをさらに含む、請求項９に記載の表示装置。
【請求項11】
前記第２半導体パターンと同一層上に配置される第４半導体パターン、前記第４半導体パターンの下に配置される第４ゲート電極、前記第４半導体パターンの上に配置される第４ソース電極及び第４ドレイン電極を含む第４薄膜トランジスタをさらに含み、
前記第３ゲート電極と前記第４ゲート電極とは、互いに異なる層に配置される、請求項１０に記載の表示装置。
前記第３ゲート電極と前記第４ゲート電極とは、互いに異なる層に配置される、請求項１０に記載の表示装置。
【請求項12】
前記第１ゲート電極と前記第２ゲート電極とは、同一層上に配置される、請求項９に記載の表示装置。
【請求項13】
前記第１ゲート電極と同一層上に配置されるストレージキャパシタの第１電極と、前記ストレージキャパシタの第１電極の上部に配置されるストレージキャパシタの第２電極とを含むストレージキャパシタをさらに含み、
前記第２ゲート電極は、前記ストレージキャパシタの第２電極と同一層上に配置される、請求項９に記載の表示装置。
前記第２ゲート電極は、前記ストレージキャパシタの第２電極と同一層上に配置される、請求項９に記載の表示装置。
【請求項14】
前記第２ゲート電極と前記第２半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、
前記第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記ゲート絶縁層の厚さは、前記第１層間絶縁層の厚さより大きい、請求項９に記載の表示装置。
前記第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記ゲート絶縁層の厚さは、前記第１層間絶縁層の厚さより大きい、請求項９に記載の表示装置。
【請求項15】
前記第２ゲート電極と前記第２半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、
前記第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記第１層間絶縁層の誘電率は、前記ゲート絶縁層の誘電率より大きい、請求項９に記載の表示装置。
前記第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、
前記第１層間絶縁層の誘電率は、前記ゲート絶縁層の誘電率より大きい、請求項９に記載の表示装置。
【請求項16】
前記ゲート絶縁層は、酸化シリコン薄膜を含み、
前記第１層間絶縁層は、前記酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含む、請求項１５に記載の表示装置。
前記第１層間絶縁層は、前記酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含む、請求項１５に記載の表示装置。
【請求項17】
前記第１半導体パターンは、多結晶半導体パターンを含み、
第２半導体パターン、第３半導体パターン及び第４半導体パターンの少なくともいずれか１つは、酸化物半導体パターンを含む、請求項１１に記載の表示装置。
第２半導体パターン、第３半導体パターン及び第４半導体パターンの少なくともいずれか１つは、酸化物半導体パターンを含む、請求項１１に記載の表示装置。
【請求項18】
前記第１薄膜トランジスタは前記非表示領域に配置され、前記第２薄膜トランジスタは前記表示領域に配置される、請求項９に記載の表示装置。
【請求項19】
前記第３半導体パターンの上に配置され、前記第３ゲート電極に電気的に接続される第５ゲート電極をさらに含む、請求項１０に記載の表示装置。
【請求項20】
前記ダミー電極と前記第２半導体パターンとの間に発生する寄生容量は、前記第２半導体パターンと前記第２ゲート電極との間に発生する寄生容量より大きい、請求項９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
[1] 本発明は、有機発光表示装置に関し、特に、サブピクセルの画素回路部分を構成する複数の薄膜トランジスタ及びゲートインパネル（ＧＩＰ）回路部の複数の薄膜トランジスタを構成するにあたって、異なる種類の半導体物質を用いるハイブリッド型の薄膜トランジスタを含む有機発光表示装置に関する。
【背景技術】
【0002】
[2] 有機発光表示装置は、液晶表示装置に比べて、バックライトを使用せずに自発光する発光素子を用いるため、優れた薄膜性と画質を有し、ディスプレイ分野の主流になっている。
【0003】
[3] 特に、フレキシブル基板上に発光素子を形成できるため、曲げたり折ったりするなど様々な形態で画面を構成でき、また薄膜性に優れた点からスマートウォッチなどの小型電子機器の表示装置として適している。
【0004】
[4] また、静止画面の多いスマートウォッチなどの表示装置に適用するために、静止画面でリーク電流を防止できる新しい形態の画素回路を備える表示装置が求められている。
【0005】
[5] このようなリーク電流の遮断に有利な薄膜トランジスタは、活性層として酸化物半導体を用いるものなどが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0006】
［6］ しかし、ハイブリッド型の薄膜トランジスタを用いる表示装置は、異なる種類の半導体素子、例えば、多結晶半導体パターンを活性層として用いる多結晶薄膜トランジスタ（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＴＦＴ）と、酸化物半導体パターンを活性層として用いる酸化物薄膜トランジスタ（ｏｘｉｄｅ ＴＦＴ）とを用いる点から、多結晶半導体パターンを形成する工程と酸化物半導体パターンを形成する工程とが別に行わなければならないため工程が複雑である。また、多結晶半導体パターンと酸化物半導体パターンとは、化学ガスに対して互いに異なるエッチング特性を有するため、さらに複雑な工程を必要とする。
【0007】
[7] 特に、多結晶半導体パターンは、酸化物半導体パターンに比べて、電子や正孔のようなキャリアの移動速度がより速いため、迅速な駆動が必要な駆動薄膜トランジスタに適している。その結果、通常の駆動薄膜トランジスタは多結晶半導体パターンを用いている。
【0008】
[8] しかし、多結晶半導体パターンを用いた駆動薄膜トランジスタは、駆動速度が速い代わりに、電流ストレスによる電流変動率が大きいため、低階調の表現に不利な問題点を有している。したがって、本発明は、酸化物半導体パターンを用いた駆動薄膜トランジスタを構成すると共に、電流ストレス後の電流変動率も小さく、エスファクター（ｓ－ｆａｃｔｏｒ）値も大きい画素回路部分を提供することを目的とする。
【課題を解決するための手段】
【0009】
[9] 上記の目的を達成するための本発明の有機発光表示装置に含まれる薄膜トランジスタは、チャネル領域、チャネル領域を挟んで互いに対応するソース領域及びドレイン領域を含む半導体パターンと、半導体パターンの下でチャネル領域と重なるゲート電極と、半導体パターンの上でソース領域及びドレイン領域にそれぞれ接続されるソース電極及びドレイン電極と、半導体パターンの上で半導体パターンと重なるダミー電極とを含み、ダミー電極は、ソース電極又はドレイン電極のうちいずれか１つに接続される。
【0010】
[10] 半導体パターンは、酸化物半導体パターンを含んでもよい。
【0011】
[11] 前記薄膜トランジスタは、ゲート電極と半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、半導体パターンとダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、ゲート絶縁層の厚さは、第１層間絶縁層の厚さより大きくてもよい。
【0012】
[12] また、前記薄膜トランジスタは、ゲート電極と半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、半導体パターンとダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、第１層間絶縁層の誘電率は、ゲート絶縁層の誘電率より大きくてもよい。
【0013】
[13] また、ゲート絶縁層は、酸化シリコン薄膜を含み、第１層間絶縁層は、酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含んでもよい。
【0014】
[14] また、ダミー電極は、導電性金属パターンを含んでもよい。
【0015】
[15] また、ソース電極は、ソース領域及びダミー電極に１つのコンタクトホールを介して接続され、ダミー電極は、コンタクトホールとの側面接触を介してソース電極に接続されてもよい。
【0016】
[16] 一方、本発明の有機発光表示装置は、表示領域、及び表示領域の周辺に配置される非表示領域を含む基板と、基板上に配置され、第１半導体パターン、第１半導体パターンの上に配置される第１ゲート電極、第１ソース電極及び第１ドレイン電極を含む第１薄膜トランジスタと、基板上に配置され、第１半導体パターンとは異なる層に配置される第２半導体パターン、第２半導体パターンの下に配置される第２ゲート電極、半導体パターンの上に配置される第２ソース電極及び第２ドレイン電極を含む第２薄膜トランジスタとを含み、第２半導体パターンの上には、第２ソース電極又は第２ドレイン電極のいずれか１つに接続され、第２半導体パターンと重なるダミー電極を含んでもよい。
【0017】
[17] また、本発明の有機発光表示装置は、第２半導体パターンと同一層上に配置される第３半導体パターン、第３半導体パターンの下に配置される第３ゲート電極、第３半導体パターンの上に配置される第３ソース電極及び第３ドレイン電極を含む第３薄膜トランジスタをさらに含んでもよい。
【0018】
[18] また、本発明の有機発光表示装置は、第２半導体パターンと同一層上に配置される第４半導体パターン、第４半導体パターンの下に配置される第４ゲート電極、第４半導体パターンの上に配置される第４ソース電極及び第４ドレイン電極を含む第４薄膜トランジスタをさらに含み、第３ゲート電極と第４ゲート電極とは、互いに異なる層に配置されてもよい。
【0019】
[19] また、本発明の有機発光表示装置において、第１ゲート電極と第２ゲート電極とは、同一層上に配置されてもよい。
【0020】
[20] また、本発明の有機発光表示装置は、第１ゲート電極と同一層上に配置されるストレージキャパシタの第１電極と、ストレージキャパシタの第１電極の上部に配置されるストレージキャパシタの第２電極とを含むストレージキャパシタをさらに含み、第２ゲート電極は、ストレージキャパシタの第２電極と同一層上に配置されてもよい。
【0021】
[21] また、本発明の有機発光表示装置は、第２ゲート電極と前記第２半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、ゲート絶縁層の厚さは、前記第１層間絶縁層の厚さより大きくてもよい。
【0022】
[22] また、本発明の有機発光表示装置は、第２ゲート電極と前記第２半導体パターンとの間に配置され、少なくとも１つの無機質絶縁層を含むゲート絶縁層と、第２半導体パターンと前記ダミー電極との間に配置され、少なくとも１つの無機質絶縁層を含む第１層間絶縁層とをさらに含み、第１層間絶縁層の誘電率は、ゲート絶縁層の誘電率より大きくてもよい。
【0023】
[23] また、ゲート絶縁層は、酸化シリコン薄膜を含み、第１層間絶縁層は、前記酸化シリコン薄膜の誘電率よりも大きい誘電率を有するフッ素シリコン窒化膜を含んでもよい。
【0024】
[24] また、第１半導体パターンは、多結晶半導体パターンを含み、第２半導体パターン、第３半導体パターン、及び第４半導体パターンの少なくともいずれか１つは、酸化物半導体パターンを含んでもよい。
【0025】
[25] また、第１薄膜トランジスタは非表示領域に配置され、第２薄膜トランジスタは表示領域に配置されてもよい。
【0026】
[26] また、本発明の有機発光表示装置は、第３半導体パターンの上に配置され、第３ゲート電極に電気的に接続される第５ゲート電極をさらに含んでもよい。
【発明の効果】
【0027】
[27] 本発明の有機発光表示装置は、酸化物半導体パターンを含む駆動薄膜トランジスタ及びスイッチング薄膜トランジスタを導入することで、オフ状態でリーク電流を減少させ、電力の消費を減らすことができる。
【0028】
[28] また、駆動薄膜トランジスタの内部に形成される寄生容量を調節することで、酸化物半導体パターンにかかる実効電圧を減らし、低階調での精密な階調表現によりムラ発生などの不良を制御することができる。
【0029】
[29] また、駆動薄膜トランジスタは、ゲート電極が活性層の下に配置されるボトムゲート（ｂｏｔｔｏｍ ｇａｔｅ）を用い、活性層上にダミー電極を備えることで、活性層の上下より流入し得る水素粒子から活性層を保護する効果を得ることができる。
【0030】
[30] また、薄膜トランジスタの構成のために複数のレイヤー（ｌａｙｅｒ）を形成するとき、マスクを統合して用いることができるため、工程を単純化することができる。
【0031】
[31] また、１つのサブピクセルの画素回路部分で互いに異なる構造の酸化物薄膜トランジスタを配置することができる。
【図面の簡単な説明】
【0032】
【発明を実施するための形態】
【0033】
[41] 本発明の利点及び特徴、またそれらを達成する方法は、添付の図面と共に詳しく後述する実施例の参照により明らかになるであろう。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる様々な形態で具現可能であり、単に本実施例は、本発明の開示を完全にさせ、本発明が属する技術分野における通常の知識を有する者に発明の範疇を示すために提供されるものである。
【0034】
[42] 本発明の実施例を説明するための図面に開示の形状、大きさ、比率、角度、数などは例示的であり、本発明が図面に示された事項に限定されるのではない。明細書全体にわたって同一の構成要素は同一の参照符号で指称され得る。また、本発明の説明にあたって、関連する公知技術についての具体的な説明が本発明の要旨を不要に曖昧にすると判断される場合、その詳細な説明は省略する。
【0035】
[43] 本明細書で言及された「含む」、「有する」、「なる」などが使用される場合、「～のみ」という表現が使用されていない限り、他の部分が加えられ得る。構成要素が単数で表現された場合、特に明示的な記載事項がない限り複数を含む。
【0036】
[44] 構成要素の解釈において、別途の明示的な記載がなくても誤差範囲を含むものと解釈する。
【0037】
[45] 例えば、「～上に」、「～上部に」、「～下部に」、「～側に」などで２つの部分の位置関係が説明されている場合、「すぐに」又は「直接」という表現が使用されていない限り、２つの部分の間に１つ以上の他の部分が位置し得る。
【0038】
[46] 空間的に相対的な用語である「下（ｂｅｌｏｗ、ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは、図面に示したように、１つの素子又は構成要素と他の素子又は構成要素との相関関係を容易に記述するために使用し得る。空間的に相対的な用語は、図面に示されている方向だけでなく、使用時又は動作時における素子の相異なる方向を含む用語として理解されたい。例えば、図面に示されている素子を覆す場合、他の素子の「下（ｂｅｌｏｗ又はｂｅｎｅａｔｈ）」にあると記述された素子は、他の素子の「上（ａｂｏｖｅ）」に位置することができる。よって、例示的な用語である「下」は下と上の方向をいずれも含むことができる。同様に、例示的な用語である「上」は上と下の方向をいずれも含むことができる。
【0039】
[47] 時間関係についての説明の場合、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで時間的に前後関係が説明されている場合、「すぐに」又は「直接」という表現が使用されていない限り、連続していない場合も含むことができる。
【0040】
[48] 第１、第２などが、様々な構成要素を説明するために使用されるが、これらの構成要素はこれらの用語によって制限されない。これらの用語は単にある構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であり得る。
【0041】
[49] 「少なくとも１つ」との用語は、１つ以上の関連項目から提示可能な全ての組み合わせを含むものとして理解されたい。例えば、「第１項目、第２項目及び第３項目のうち少なくとも１つ」という意味は、第１項目、第２項目又は第３項目それぞれだけでなく、第１項目、第２項目及び第３項目のうち２つ以上から提示され得る全ての項目の組み合わせを意味し得る。
【0042】
[50] 本発明の各実施例のそれぞれの特徴を部分的に又は全体的に互いに結合又は組み合わせ可能であり、技術的に様々な連動及び駆動が可能であり、各実施例が相互に独立して実施されてもよく、相互に関連して共に実施されてもよい。
【0043】
[51] 本発明の実施例を説明する各図面の構成要素に参照符号を付する際、同一の構成要素に対しては、たとえ他の図面上に表示されるとしても、できるだけ同一の符号を付する。
【0044】
[52] 本発明の実施例において、ソース電極とドレイン電極とは、説明の便宜のために区別したものであるだけ、ソース電極とドレイン電極とは互いに入れ替わることができる。ソース電極がドレイン電極となり、ドレイン電極がソース電極となることができる。また、ある実施例のソース電極が他の実施例でドレイン電極となり、ある実施例のドレイン電極が他の実施例でソース電極となることができる。
【0045】
[53] 本発明のある実施例において、説明の便宜のために、ソース領域とソース電極を区別し、ドレイン領域とドレイン電極を区別することもあるが、本発明の実施例がこれらに限定されるのではない。ソース領域がソース電極となり、ドレイン領域がドレイン電極となることができる。また、ソース領域がドレイン電極となり、ドレイン領域がソース電極になることもできる。
【0046】
[54] 以下、添付の図面を参照して本発明の様々な実施例について詳しく説明する。
【0047】
[55] 図１は、本発明による表示装置（１００）を示す平面図である。
【0048】
[56] 表示パネル（１０２）は、基板（１０１）上に設けられる表示領域（ＡＡ）と、表示領域（ＡＡ）の近傍（例えば、隣接）に配置されるか又は表示領域（ＡＡ）に囲まれる非表示領域（ＮＡ）とを含む。基板（１０１）は、ガラス、プラスチック又はフレキシブルポリマーフィルムを含むことができる。例えば、フレキシブルポリマーフィルムは、曲げ可能であるように可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有するプラスチック材質で形成されてもよい。例えば、基板（１０１）は、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、アクリロニトリル－ブタジエン－スチレン共重合体（ＡＢＳ）、ポリメチルメタクリレート（ＰＭＭＡ）、ポリシレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリスルホン（ＰＳＦ）、環状オレフィン共重合体（ＣＯＣ）、トリアセチルセルロース（ＴＡＣ）フィルム、ポリビニルアルコール（ＰＶＡ）フィルム、及びポリスチレン（ＰＳ）などの材質で形成されてもよい。しかし、基板の材質としてガラスが排除されるものではない。
【0049】
[57] 表示領域（ＡＡ）のサブピクセルは、活性層として酸化物半導体物質又は多結晶シリコン半導体を用いる薄膜トランジスタを含む。例えば、酸化物半導体物質は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム亜鉛酸化物（ＩＺＯ）、インジウムガリウム錫酸化物（ＩＧＴＯ）、インジウムガリウム酸化物（ＩＧＯ）のいずれか１つから形成されてもよいが、これらに限定されるものではない。
【0050】
[58] 非表示領域（ＮＡ）には、データ駆動部（１０４）及びゲート駆動部（１０３）の少なくともいずれか１つが配置されてもよい。また、基板（１０１）が曲げられる曲げ領域（ＢＡ）をさらに含んでもよい。例えば、表示領域（ＡＡ）内に曲げ領域（ＢＡ）が設けられてもよい。
【0051】
[59] このうち、ゲート駆動部（１０３）は、活性層として多結晶半導体物質を用いる薄膜トランジスタを用いて基板（１０１）に直接形成されてもよく、多結晶半導体物質を活性層として用いる薄膜トランジスタと、酸化物半導体物質を活性層として用いる薄膜トランジスタとを含んで対をなして形成されてもよいが、本発明はこれに限定されるものではない。非表示領域（ＮＡ）及び表示領域（ＡＡ）にそれぞれ配置された薄膜トランジスタが同一の半導体物質を含む場合、非表示領域（ＮＡ）及び表示領域（ＡＡ）にそれぞれ配置される薄膜トランジスタは、同一工程で同時に形成することができる。
【0052】
[60] このような酸化物半導体パターンを有する薄膜トランジスタ及び多結晶半導体パターンを有する薄膜トランジスタは、チャネルでの電子移動度が高いため、高解像度及び低電力の具現が可能である。
【0053】
[61] 表示領域（ＡＡ）には、複数のデータライン及び複数のゲートラインが配置されてもよい。例えば、複数のデータラインは、行（Ｒｏｗ）又は列（Ｃｏｌｕｍｎ）で配置されてもよく、複数のゲートラインは、列（Ｃｏｌｕｍｎ）又は行（Ｒｏｗ）で配置されてもよい。また、データラインとゲートラインによって定義される領域には、サブピクセル（ＰＸ）が配置されてもよい。
【0054】
[62] 非表示領域（ＮＡ）には、ゲート駆動回路を含むゲート駆動部（１０３）が配置されてもよい。ゲート駆動部（１０３）のゲート駆動回路は、複数のゲートライン（ＧＬ）にスキャン信号を順に供給することで、表示領域の各画素行を順に駆動させる。ここで、ゲート駆動回路はスキャン駆動回路ともいう。ここで、画素行は、１つのゲートラインに連結された画素がなす行を称する。
【0055】
[63] ゲート駆動回路は、多結晶半導体パターンを有する薄膜トランジスタで構成されてもよく、酸化物半導体パターンを有する薄膜トランジスタで構成されてもよく、多結晶半導体パターンを有する薄膜トランジスタと酸化物半導体パターンを有する薄膜トランジスタとで対なして構成されてもよい。非表示領域（ＮＡ）と表示領域（ＡＡ）に配置された薄膜トランジスタに同一の半導体物質を用いる場合は、同一工程で同時に行うことができる。
【0056】
[64] ゲート駆動回路は、シフトレジスター（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）、レベルシフタ（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）などを含んでもよい。
【0057】
[65] ゲート駆動回路は、本明細書の実施例による表示装置のように、ゲートインパネルタイプで具現され、基板（１０１）に直接配置されてもよい。又は、ゲート駆動部（１０３）は、表示パネル（１０２）上に一体化して配置されてもよく、各ゲート駆動部（１０３）は、表示パネル（１０２）に接続されたフィルム上に素子を実装するチップオンフィルム（ＣＯＦ）方式により具現されてもよい。
【0058】
[66] ゲート駆動回路を含むゲート駆動部（１０３）は、オーン（Ｏｎ）電圧又はオフ（Ｏｆｆ）電圧のスキャン信号を複数のゲートラインに順に供給する。
【0059】
[67] 本明細書の一実施例による表示装置（１００）は、データ駆動回路をさらに含んでもよい。また、データ駆動回路は、ゲート駆動回路を含むゲート駆動部（１０３）によって特定のゲートラインが有効になると、画像データをアナログ形態のデータ電圧に変換して複数のデータラインに供給する。データライン（ＤＬ）は、データパッドを介してデータ駆動部（１０４）と接続されてもよい。図１では、データ駆動部（１０４）は、表示パネル（１０２）の一側に配置されているように示されているが、データ駆動部（１０４）の数及び位置はこれに限定されない。
【0060】
[68] 基板（１０１）に配置された複数のゲートライン（ＧＬ）は、複数のスキャンライン及び複数の発光制御ラインなどを含んでもよい。複数のスキャンライン及び複数の発光制御ラインは、異なる種類のトランジスタ（スキャントランジスタ、発光制御トランジスタ）のゲートノードに、異なる種類のゲート信号（スキャン信号、発光制御シグナル）を伝達する配線である。
【0061】
[69] ゲート駆動回路を含むゲート駆動部（１０３）は、ゲートライン（ＧＬ）の一種である複数のスキャンラインにスキャン信号を出力するスキャン駆動回路と、ゲートライン（ＧＬ）の他の種類である複数の発光制御ラインに発光制御シグナルを出力する発光駆動回路とを含んでもよい。
【0062】
[70] データライン（ＤＬ）は、曲げ領域（ＢＡ）を通過するように配置されてもよく、様々なデータライン（ＤＬ）が配置されてデータパッド（ＰＡＤ）に接続されてもよい。
【0063】
[71] 曲げ領域（ＢＡ）は、基板（１０１）が曲げられる領域であってもよい。基板（１０１）は、曲げ領域（ＢＡ）を除いた領域では平坦な状態に維持される。
【0064】
[72] 図２は、本発明の一実施例で提案するサブピクセルの画素回路図である。一実施例として、７つの薄膜トランジスタと１つのストレージキャパシタとで構成される画素回路図を開示する。７つの薄膜トランジスタのうち、１つは駆動薄膜トランジスタであり、残りは薄膜トランジスタの内部補償（例えば、閾値電圧及び/又は移動度）のためのスイッチング薄膜トランジスタであってもよいが、本発明はこれに限定されるものではない。
【0065】
[73] 一例として、本発明は、駆動薄膜トランジスタ（Ｄ－ＴＦＴ）は、酸化物半導体パターンを活性層として用い、残りは酸化物半導体パターンを活性層として用いるスイッチング薄膜トランジスタであってもよい。また、内部補償のためのスイッチング薄膜トランジスタのうち少なくとも１つは、多結晶半導体パターンを活性層として用いてもよい。しかし、本発明は、図２で提示する画素の回路図に制限されず、様々な構成の内部補償回路の構成が可能である。例えば、本発明の画素回路における薄膜トランジスタの数は３つ以上であってもよく、ストレージキャパシタの数は１つ以上であってもよい。例えば、本発明の画素回路は、３つの薄膜トランジスタと１つのストレージキャパシタとを含む３Ｔ１Ｃ画素回路であってもよく、３つの薄膜トランジスタと２つのストレージキャパシタとを含む３Ｔ２Ｃ画素回路であってもよく、５つの薄膜トランジスタと１つのストレージキャパシタとを含む５Ｔ１Ｃ画素回路であってもよく、５つの薄膜トランジスタと２つのストレージキャパシタとを含む５Ｔ２Ｃ画素回路であってもよく、７つの薄膜トランジスタと２つのストレージキャパシタとを含む７Ｔ２Ｃ画素回路などであってもよい。
【0066】
[74] 図３は、非表示領域（ＮＡ）、特にゲート駆動部に配置され多結晶半導体パターンを活性層として用いるゲート駆動用の第１薄膜トランジスタ（ＧＴ）と、サブピクセル（ＰＸ）内に配置され酸化物薄膜トランジスタで構成される駆動薄膜トランジスタ（ＤＴ）と、第１スイッチング薄膜トランジスタ（ＳＴ－１）及びストレージキャパシタ（Ｃｓｔ）とを開示する断面図である。しかし、実施例はこれに限定されない。一例として、第１薄膜トランジスタ（ＧＴ）の活性層と駆動薄膜トランジスタ（ＤＴ）の活性層とは、同一の物質から形成されてもよく、異なる物質から形成されてもよい。
【0067】
[75] １つのサブピクセル（ＰＸ）の断面構成について簡単に説明すると、基板（１０１）上に配置され各サブピクセルの回路を構成する画素回路部分（３７０）と、画素回路部分（３７０）に電気的に接続される発光素子部分（３８０）と、画素回路部分（３７０）と発光素子部分（３８０）を互いに分離して画素回路部分（３７０）の上面を平坦化する第１及び第２平坦化層（ＰＬＮ１、ＰＮＬ２）とに区分することができる。発光素子部分（３８０）上に、封止部分（３２８）及びタッチパネル部分（図示せず）がさらに配置されてもよい。
【0068】
[76] ここで、画素回路部分（３７０）は、駆動薄膜トランジスタ（ＤＴ）と、第１スイッチング薄膜トランジスタ（ＳＴ－１）及びストレージキャパシタ（Ｃｓｔ）とを含んで１つのサブピクセル（ＰＸ）を駆動するアレイ部を指称する。また、発光素子部分（３８０）は、アノード電極とカソード電極、及びそられの間に配置される発光層を含み、発光のためのアレイ部を指称する。
【0069】
[77] 図３では、画素回路部分（３７０）の一例として１つの駆動薄膜トランジスタ（ＤＴ）と、１つの第１スイッチング薄膜トランジスタ（ＳＴ－１）と、１つのストレージキャパシタ（Ｃｓｔ）を示している。
【0070】
[78] 特に、本発明の一実施例において、駆動薄膜トランジスタ（ＤＴ）と少なくとも１つの第１スイッチング薄膜トランジスタ（ＳＴ－１）とは、酸化物半導体パターンを活性層として用いる。
【0071】
[79] 酸化物薄膜トランジスタは、リーク電流の遮断効果に優れただけでなく、多結晶薄膜トランジスタに比べて相対的に製造コストが低い。よって、消費電力を減少させかつ製造コストを低めるために、本発明の一実施例は、酸化物半導体物質を用いて駆動薄膜トランジスタを製造し、少なくとも１つのスイッチング薄膜トランジスタも酸化物半導体物質を用いて製造している。
【0072】
[80] 酸化物半導体は、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）などの金属の酸化物、又は亜鉛（Ｚｎ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、チタン（Ｔｉ）などの金属とこれらの酸化物との組み合わせであってもよい。さらに具体的に、酸化物半導体は、酸化亜鉛（ＺｎＯ）、亜鉛－スズ酸化物（ＺＴＯ）、亜鉛－インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）インジウム－ガリウム－亜鉛酸化物（ＩＧＺＯ）、インジウム－亜鉛－スズ酸化物（ＩＺＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化インジウムガリウムスズ（ＩＧＴＯ）、酸化インジウムガリウム（ＩＧＯ）などが挙げられるが、これらに限定されるものではない。
【0073】
[81] １つのサブピクセルの画素回路部分において、全ての薄膜トランジスタを酸化物薄膜トランジスタとして構成してもよく、一部だけ酸化物薄膜トランジスタとして構成してもよい。
【0074】
[82] しかし、酸化物薄膜トランジスタは、信頼性の確保が困難である一方、多結晶薄膜トランジスタは、動作速度が速く信頼性が高いため、図３に示す本発明の一実施例は、スイッチング薄膜トランジスタのうち少なくとも１つ及び駆動薄膜トランジスタ（ＤＴ）を酸化物薄膜トランジスタとして製造し、ゲート駆動部を構成する薄膜トランジスタは、多結晶薄膜トランジスタとして製造されることを例として説明する。
【0075】
[83] しかし、本発明は、図３に示す実施例に限定されるものではない。すなわち本発明は、サブピクセルを構成する全ての薄膜トランジスタを酸化物半導体を用いて構成してもよく、ゲート駆動部を構成する薄膜トランジスタを全て多結晶半導体パターンで構成してもよい。又はゲート駆動部を構成する薄膜トランジスタを、酸化物薄膜トランジスタと多結晶薄膜トランジスタとを混合して構成してもよい。
【0076】
[84] 基板（１０１）は、有機膜と無機膜とが交互に積層された多層（ｍｕｌｔｉ－ｌａｙｅｒ）で構成されてもよい。例えば、基板（１０１）は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）のような有機膜と酸化シリコン（ＳｉＯ２）のような無機膜とが互いに交互して積層されて構成されてもよい。他の例として、基板（１０１）は、曲げ可能なように可撓性を有するプラスチック物質を含んでもよい。例えば、基板（１０１）は、ポリイミド（ＰＩ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、ポリアリレート（ＰＡＲ）、ポリスルホン（ＰＳＦ）、又は環状オレフィン共重合体（ＣＯＣ）などの物質を含んでもよい。
【0077】
[85] 基板（１０１）上に下部バッファ層（３０１）が形成される。下部バッファ層（３０１）は、外部から浸透する水分などを遮断するためのものであり、単層又は多層の無機膜によって形成されていてもよい。例えば、単層の無機膜は、酸化シリコン（ＳｉＯｘ）膜又は窒化シリコン（ＳｉＮｘ）膜であってもよく、多層の無機膜は、１つ又は複数の酸化シリコン（ＳｉＯｘ）膜、１つ又は複数の窒化シリコン（ＳｉＮｘ）膜、及び１つ又は複数のアモルファスシリコン（ａ－Ｓｉ）を交互に積層して形成してもよいが、本発明はこれらに限定されるものではない。
【0078】
[86] 下部バッファ層（３０１）の上には、透湿から画素回路部分（３７０）に配置される薄膜トランジスタをさらに保護するために、第２バッファ層（図示せず）をさらに形成してもよい。
【0079】
[87] 基板（１０１）上の非表示領域（ＮＡ）には第１薄膜トランジスタ（ＧＴ）が形成される。第１薄膜トランジスタは多結晶薄膜トランジスタであってもよい。第１薄膜トランジスタ（ＧＴ）は、電子又は正孔が移動するチャネルを含む多結晶半導体パターン（３０３）と、第１ゲート電極（３０４）と、第１ソース電極（３１７Ｓ）及び第１ドレイン電極（３１７Ｄ）とを含む。
【0080】
[88] 多結晶半導体パターン（３０３）は、中央に第１チャネル領域（３０３Ｃ）を備え、第１チャネル領域（３０３Ｃ）を挟んで第１ソース領域（３０３Ｓ）及び第１ドレイン領域（３０３Ｄ）が配置される。
【0081】
[89] 第１ソース領域（３０３Ｓ）及び第１ドレイン領域（３０３Ｄ）は、真性の多結晶半導体パターンにＶ族又はＩＩＩ族の不純物イオン、例えばリン（Ｐ）やホウ素（Ｂ）を所定の濃度でドーピングして導体化させた領域であってもよい。
【0082】
[90] 第１チャネル領域（３０３Ｃ）は、多結晶半導体物質が真性の状態を維持するもので、電子や正孔が移動する経路を提供する。
【0083】
[91] 一方、第１薄膜トランジスタ（ＧＴ）は、多結晶半導体パターン（３０３）のうち第１チャネル領域（３０３Ｃ）と重なる第１ゲート電極（３０４）を含む。第１ゲート電極（３０４）と多結晶半導体パターン（３０３）との間に第１ゲート絶縁層（３０２）が介在される。例えば、第１ゲート絶縁層（３０２）は無機層であってもよい。例えば、第１ゲート絶縁層（３０２）はＳｉＯｘ又はＳｉＮｘを含んでもよい。
【0084】
[92] 本発明の一実施例において、第１薄膜トランジスタ（ＧＴ）は、第１ゲート電極（３０４）が多結晶半導体パターン（３０３）の上部に位置するトップゲート方式を採用する。第１薄膜トランジスタ（ＧＴ）は、トップゲート方式を採用することで、ボトムゲート方式を採用する駆動薄膜トランジスタ（ＤＴ）の第２ゲート電極（３０５）と前記第１ゲート電極（３０４）とを同層に配列でき、１つのマスクを用いて製造することができるという長所がある。しかし、本発明はこれに限定されるものではない。例えば、第１薄膜トランジスタ（ＧＴ）は、ボトムゲート型又はデュアルゲート型であってもよい。
【0085】
[93] 第１ゲート電極（３０４）は金属物質で構成される。例えば第１ゲート電極（３０４）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層又は多層であり得るが、これらに限定されない。
【0086】
[94] 第１ゲート電極（３０４）上には第１層間絶縁層（３０７）が蒸着される。第１層間絶縁層（３０７）は、酸化シリコン（ＳｉＯ２）又は窒化シリコン（ＳｉＮｘ）で構成されてもよい。又はこれらの積層である複数の層で構成されてもよい。特に、第１層間絶縁層（３０７）は、少数粒子を含む窒化シリコン（ＳｉＮｘ）層を含んでもよい。
【0087】
[95] 第１半導体パターン（３０３）（多結晶半導体パターン）を形成し、第１半導体パターン（３０３）上に第１層間絶縁層（３０７）を蒸着した後、熱処理工程を行うと、第１層間絶縁層（３０７）に含まれた水素粒子が第１ソース領域（３０３Ｓ）及び第１ドレイン領域（３０３Ｄ）に浸透し、第１半導体パターン（３０３）の空隙が水素で満たされることによって、多結晶半導体物質の導電率の向上かつ安定化に寄与することができる。これを水素化工程とも呼む。
【0088】
[96] また、第１層間絶縁層（３０７）上に第１ソース電極（３１７Ｓ）及び第１ドレイン電極（３１７Ｄ）が配置される。
【0089】
[97] 第１層間絶縁層（３０７）と、第１ソース電極（３１７Ｓ）及び第１ドレイン電極（３１７Ｄ）との間には、複数の無機絶縁層が介在されてもよい。
【0090】
[98] 第１ソース電極（３１７Ｓ）及び第１ドレイン電極（３１７Ｄ）は、第１ソース領域（３０３Ｓ）及び第１ドレイン領域（３０３Ｄ）に、それぞれ第１コンタクトホール（ＣＨ１）及び第２コンタクトホール（ＣＨ２）を介して電気的に接続されてもよい。第１コンタクトホール（ＣＨ１）及び第２コンタクトホール（ＣＨ２）は、第１層間絶縁層（３０７）、第２層間絶縁層（３０８）、上部バッファ層（３１０）（第３層間絶縁層）、及び第１ゲート絶縁層（３０２）を貫通するように形成されてもよい。
【0091】
[99] 図３を参照する本発明の一実施例においては、第１層間絶縁層（３０７）は、分離絶縁膜として機能することができる。すなわち、第１層間絶縁層（３０７）上に酸化物半導体パターンを含む駆動薄膜トランジスタ（ＤＴ）及び第１スイッチング薄膜トランジスタ（ＳＴ－１）を形成することができる。これによって、第１層間絶縁層（３０７）は、多結晶半導体パターン（３０３）と酸化物半導体パターンを互いに絶縁させる分離絶縁膜の役割をすることができる。
【0092】
[100] 第１層間絶縁層（３０７）が水素粒子を含む窒化シリコン（ＳｉＮｘ）層を含む場合、第１層間絶縁層（３０７）は、窒化シリコン（ＳｉＮｘ）層と、その上に酸化シリコン（ＳｉＯ２）層が積層される手順で構成されてもよい。窒化シリコン（ＳｉＮｘ）層に含まれる水素粒子は、多結晶半導体パターンの導体化に寄与できるが、酸化物半導体には酸素空隙（ｏｘｉｄｅ ｖａｃａｎｃｙ）を減少させ、酸化物半導体の信頼性を損なうおそれもある。したがって、第１層間絶縁層（３０７）上に酸化物半導体パターンが形成される場合、酸化物半導体パターンが酸化シリコン（ＳｉＯ２）層上に直接形成されるように、無機絶縁層の積層手順を選択することができる。
【0093】
[101] 第１ソース電極（３１７Ｓ）及び第１ドレイン電極（３１７Ｄ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１つ又はこれらの合金からなる単層又は多層であってもよいが、これに限定されない。
【0094】
[102] 一方、駆動薄膜トランジスタ（ＤＴ）は、第１層間絶縁層（３０７）上に形成される。
【0095】
[103] 本発明の一実施例において、駆動薄膜トランジスタ（ＤＴ）は、第１酸化物半導体パターン（３１１）を含む。第１酸化物半導体パターン（３１１）は、チャネル領域（３１１Ｃ）、ソース領域（３１１Ｓ）、及びドレイン領域（３１１Ｄ）を含む。一実施例において、ソース領域（３１１Ｓ）はチャネル領域（３１１Ｃ）の第１端にあり、ドレイン領域（３１１Ｄ）はチャネル領域（３１１Ｃ）の第１端の反対側の第２端にある。ソース電極（３１９Ｓ）は、第１酸化物半導体パターン（３１１）のソース領域（３１１Ｓ）に接続され、ドレイン電極（３１９Ｄ）は第１酸化物半導体パターン（３１１）のドレイン領域（３１１Ｄ）に接続される。ゲート電極（３０５）は、第１酸化物半導体パターン（３１１）の第１側と重なる。一実施例において、ダミー電極（３１５）は、第１酸化物半導体パターン（３１１）の第１側と反対側の第２側と重畳する。
【0096】
[104] 従来は、駆動薄膜トランジスタ（ＤＴ）として高速動作に有利な多結晶薄膜トランジスタを使用していた。しかし、多結晶薄膜トランジスタは、オフ（ｏｆｆ）状態でリーク電流が発生するため、電力の消費が大きいという問題点があった。よって、本発明の一実施例でリーク電流発生の遮断に有利な酸化物半導体パターンを活性層として用いた駆動薄膜トランジスタ（ＤＴ）を提案する。
【0097】
[105] しかし、酸化物薄膜トランジスタの場合、酸化物半導体の物質特性上、単位電圧変動値に対する電流変動値が大きい点から、精密な電流制御が必要な低階調領域で不良が発生する場合が多い。したがって、本発明の一実施例において、活性層でゲート電極に印加される電圧の変動値に対して電流の変動値が相対的に鈍感な駆動薄膜トランジスタを提供する。
【0098】
[106] 図３を参照すると、駆動薄膜トランジスタ（ＤＴ）は、第１層間絶縁層（３０７）上に第１酸化物半導体パターン（３１１）と、第１酸化物半導体パターン（３１１）を覆う第２層間絶縁層（３０８）と、第１層間絶縁層（３０７）を挟んで第１酸化物半導体パターン（３１１）の下部に配置される第２ゲート電極（３０５）と、第２層間絶縁層（３０８）上に配置されるダミー電極（３１５）と、ダミー電極（３１５）を覆う第３層間絶縁層（３１０）と、第３層間絶縁層（３１０）上に配置される第２ソース電極（３１９Ｓ）及び第２ドレイン電極（３１９Ｄ）とを含む。
【0099】
[107] 第１酸化物半導体パターン（３１１）は、中央に第２チャネル領域（３１１Ｃ）と、第２チャネル領域（３１１Ｃ）の両側に配置され互いに対向する第２ソース領域（３１１Ｓ）及び第２ドレイン領域（３１１Ｄ）とを含む。
【0100】
[108] 第２ソース電極（３１９Ｓ）及び第２ドレイン電極（３１９Ｄ）は、それぞれ第３コンタクトホール（ＣＨ３）及び第４コンタクトホール（ＣＨ４）を介して第２ソース領域（３１１Ｓ）及び第２ドレイン領域（３１１Ｄ）に接続される。
【0101】
[109] 特に、ダミー電極（３１５）は、第１酸化物半導体パターン（３１１）上に配置されかつ第１酸化物半導体パターン（３１１）と一部重なるように配置される。また、ダミー電極（３１５）は、第２ソース電極（３１９Ｓ）又は第２ドレイン電極（３１９Ｄ）のいずれか１つに電気的に接続される。
【0102】
[110] ダミー電極（３１５）は、第１酸化物半導体パターン（３１１）の上部より流入し得る水素粒子から第１酸化物半導体パターン（３１１）を保護する役割をする。したがって、ダミー電極（３１５）は、水素粒子に対する捕集能力を有するチタン（Ｔｉ）物質を含んでもよい。例えば、ダミー電極（３１５）は、チタン単層、又はモリブデン（Ｍｏ）とチタン（Ｔｉ）との多層、又はモリブデン（Ｍｏ）とチタン（Ｔｉ）との合金であってもよい。しかし、これらに限定されることなく、チタン（Ｔｉ）を含む他の金属層も可能である。
【0103】
[111] ダミー電極（３１５）が第２ソース電極（３１９Ｓ）又は第２ドレイン電極（３１９Ｄ）のいずれか１つに接続されると、下記のようなさらなる効果を得ることができる。（説明の便宜上、第２ソース電極に接続されたものとして説明する）
【0104】
【0105】
【0106】
[114] 図４Ａを参照すると、第１酸化物半導体パターン（３１１）は、第２ソース領域（３１１Ｓ）及び第２ドレイン領域（３１１Ｄ）の導体化によって、第１酸化物半導体パターン（３１１）の内部で寄生容量Ｃａｃｔが発生し、第２ゲート電極（３０５）と第１酸化物半導体パターン（３１１）との間で寄生容量Ｃｇｉが発生し、第２ソース電極（３１９Ｓ）に電気的に接続されるダミー電極（３１５）と第１酸化物半導体パターン（３１１）との間には寄生容量Ｃｂｕｆが発生する。
【0107】
[115] 第１酸化物半導体パターン（３１１）とダミー電極（３１５）とは、第２ソース電極（３１９Ｓ）によって電気的に接続れているため、寄生容量Ｃａｃｔと寄生容量Ｃｂｕｆとは互いに並列に連結され、寄生容量Ｃａｃｔと寄生容量Ｃｇｉは直列に連結される。また、第２ゲート電極（３０５）にＶｇａｔのゲート電圧を印加すると、実際に第１酸化物半導体パターン（３１１）に印加される実効電圧Ｖｅｆｆは、下記のような式１が成立する。
【0108】
[116]
[117] ここで、Ｃｇｉは、第２ゲート電極（３０５）と第１酸化物半導体パターン（３１１）との間の寄生容量を表し、Ｃａｃｔは、第１酸化物半導体パターン（３１１）の寄生容量を表し、Ｃｂｕｆは、ダミー電極（３１５）と第１酸化物半導体パターン（３１１）との間の寄生容量を表す。ΔＶｇａｔは、第２ゲート電極（３０５）に実際に印加される電圧の変化を表し、ΔＶは、第１酸化物半導体パターン（３１１）に実際に印加される実効電圧Ｖｅｆｆの変化を表す。
【0109】
[118] したがって、第１酸化物半導体パターン（３１１）のチャネルに印加される実効電圧は、寄生容量Ｃｂｕｆと反比例関係にあり、寄生容量Ｃｂｕｆを調節することで、第１酸化物半導体パターン（３１１）に印加される実効電圧を調節することができる。
【0110】
[119] すなわち、ダミー電極（３１５）を第１酸化物半導体パターン（３１１）の近くに配置して寄生容量Ｃｂｕｆ値を大きくすると、第１酸化物半導体パターン（３１１）に流れる実際の電流値を下げることができる。
【0111】
[120] 第１酸化物半導体パターン（３１１）に流れる実効電流値が下がるということは、実際に第２ゲート電極（３０５）に印加されるゲート電圧Ｖｇａｔによって制御できる駆動薄膜トランジスタ（ＤＴ）の制御範囲が広くなるということを意味する。
【0112】
[121] したがって、図３を参照する本発明の一実施例においては、ダミー電極（３１５）が第１酸化物半導体パターン（３１１）にさらに近く配置され、駆動薄膜トランジスタ（ＤＴ）が階調を制御する範囲を広げる。その結果、低階調でも精密に発光素子を制御できるようになり、低階調でよく発生していた画面ムラの問題を解決することができる。同様に、第１酸化物半導体パターン（３１１）のチャネルに印加される実効電圧は、寄生容量Ｃｇｉに反比例するため、寄生容量Ｃｇｉを制御することにより、第１酸化物半導体パターン（３１１）に印加される実効電圧を制御することができる。
【0113】
[122] よって、本実施例において、寄生容量Ｃｂｕｆ値は寄生容量Ｃｇｉ値より大きくてもよい。
【0114】
[123] 一方、第１スイッチング薄膜トランジスタ（ＳＴ－１）は、第１層間絶縁層（３０７）上に形成される第２酸化物半導体パターン（３１２）、第２酸化物半導体パターン（３１２）の下部に配置される第３ゲート電極（３０６Ａ）、第２酸化物半導体パターン（３１２）を覆う第２層間絶縁層（３０８）及び第３層間絶縁層（３１０）、第３層間絶縁層（３１０）上に形成される第３ソース電極（３１８Ｓ）及び第３ドレイン電極（３１８Ｄ）を含む。
【0115】
[124] 第２酸化物半導体パターン（３１２）は、中央に第３チャネル領域（３１２Ｃ）と、第３チャネル領域（３１２Ｃ）の両側に配置される第３ソース領域（３１２Ｓ）及び第３ドレイン領域（３１２Ｄ）とを含む。
【0116】
[125] 第３ソース電極（３１８Ｓ）及び第３ドレイン電極（３１８Ｄ）は、それぞれ第６コンタクトホール（ＣＨ６）及び第７のコンタクトホール（ＣＨ７）を介して第３ソース領域（３１２Ｓ）及び第３ドレイン領域（３１２Ｄ）に接続される。
【0117】
[126] 特に、第２ゲート電極（３０５）及び第３ゲート電極（３０６Ａ）は、それぞれ第１酸化物半導体パターン（３１１）及び第２酸化物半導体パターン（３１２）の下に配置され、酸化物半導体パターンの下部から流入し得る光から酸化物半導体パターンを保護する機能もするようになる。
【0118】
[127] また、第１ゲート電極（３０４）、第２ゲート電極（３０５）及び第３ゲート電極（３０６Ａ）は同一層上に配置可能であり、１つのマスクを用いて同時に形成することができる。すなわち、マスク工程を減らすことができるという長所がある。
【0119】
[128] 一方、第１ソース電極（３１７Ｓ）、第１ドレイン電極（３１７Ｄ）、第２ソース電極（３１９Ｓ）、第２ドレイン電極（３１９Ｄ）、第３ソース電極（３１８Ｓ）及び第３ドレイン電極（３１８Ｄ）は、同一層上に配置されてもよい。すなわち、ソース電極及びドレイン電極は全て第３層間絶縁層（３１０）上に配置されてもよい。よって、ソース電極及びドレイン電極は、１つのマスクを用いて同時に形成でき、マスク工程を減らすことができるという長所がある。
【0120】
[129] 一方、図３を参照すると、本発明の一実施例による１つのサブピクセルは、ストレージキャパシタ（Ｃｓｔ）をさらに含む。
【0121】
[130] ストレージキャパシタ（Ｃｓｔ）は、データラインを介して印加されるデータ電圧を一定期間保存してから発光素子に提供する。
【0122】
[131] ストレージキャパシタ（Ｃｓｔ）は、互いに対応する２つの電極と、それらの間に配置される誘電体とを含む。ストレージキャパシタ（Ｃｓｔ）は、多結晶半導体パターン（３０３）と同一の物質から形成されて導体化されたストレージキャパシタ（Ｃｓｔ）の第１電極（３０９Ａ）と、第１ゲート電極（３０４）と同一の物質でなり、第１電極（３０９Ａ）と同一層上に配置されるストレージキャパシタ（Ｃｓｔ）の第２電極（３０９Ｂ）とを含む。
【0123】
[132] ストレージキャパシタ（Ｃｓｔ）の第１電極（３０９Ａ）とストレージキャパシタ（Ｃｓｔ）の第２電極（３０９Ｂ）との間には、第１ゲート絶縁層（３０２）が介在される。
【0124】
[133] ストレージキャパシタ（Ｃｓｔ）のうち、ストレージキャパシタの第２電極（３０９Ｂ）は、第１層間絶縁層（３０７）、第２層間絶縁層（３０８）、及び上部バッファ層（３１０）（第３層間絶縁層）を貫通するように形成された第８コンタクトホール（ＣＨ８）を介して、第２ソース電極（３１９Ｓ）と電気的に接続されてもよい。
【0125】
[134] 一方、コンタクトホール、すなわち、第１コンタクトホール（ＣＨ１）ないし第８コンタクトホール（ＣＨ８）は、１つのマスクを用いて同時に形成されてもよい。その結果、互いに異なる複数のコンタクトホールを形成するために複数のマスクを用いることを減らし、工程を短縮することができる。
【0126】
[135] 第１コンタクトホール（ＣＨ１）ないし第８コンタクトホール（ＣＨ８）が１つのマスクを用いて同時に形成されることで、第３層間絶縁層（３１０）上に第１ソース電極（３１７Ｓ）、第１ドレイン電極（３１７Ｄ）、第２ソース電極（３１９Ｓ）、及び第２ドレイン電極（３１９Ｄ）を同時に形成することができる。これによって、マスク数を減らし、工程を短縮する効果を得ることができる。
【0127】
[136] 以上で本発明の一実施例によるサブピクセルを構成する画素回路部分（３７０）の構成について説明してきた。本発明の一実施例による画素回路部分（３７０）は、異なる種類の半導体物質を含む複数の薄膜トランジスタで構成されるため、複数の層を有し、多くの数のマスクを用いなければならない。したがって、本発明の一実施例で使用されるマスク数を減らすように複数の層が同時に形成される構成を有することが分かる。
【0128】
[137] すなわち、第１薄膜トランジスタ（ＧＴ）を構成する多結晶半導体パターン（３０３）と、ストレージキャパシタの第１電極（３０９Ａ）とが同一層上に同時に形成されてもよい。
【0129】
[138] また、第１ゲート電極（３０４）、第２ゲート電極（３０５）、第３ゲート電極（３０６Ａ）及びストレージキャパシタの第２電極（３０９Ｂ）は、同一層上に同時に形成されてもよい。
【0130】
[139] また、第１酸化物半導体パターン（３１１）と第２酸化物半導体パターン（３１２）とは、同一層上に同時に形成されてもよい。
【0131】
[140] また、第１ソース電極（３１７Ｓ）、第１ドレイン電極（３１７Ｄ）、第２ソース電極（３１９Ｓ）、第２ドレイン電極（３１９Ｄ）、第３ソース電極（３１８Ｓ）及び第３ドレイン電極（３１８Ｄ）は、同一層上に同時に形成されてもよい。
【0132】
[141] 一方、図３を参照すると、画素回路部分（３７０）の上には画素回路部分（３７０）の上端を平坦化するために、第１平坦化層（ＰＬＮ１）及び第２平坦化層（ＰＬＮ２）が順に形成されてもよい。第１平坦化層（ＰＬＮ１）が形成される前に第４層間絶縁層（３１３）がさらに形成されてもよい。しかし、第４層間絶縁層（３１３）の形成は必須ではない。
【0133】
[142] 発光素子部分（３８０）は、アノード電極として第１電極（３２３）、第１電極（３２３）と対応するカソード電極である第２電極（３２７）、及び第１電極（３２３）と第２電極（３２７）との間に介在される発光層（３２５）を含む。第１電極（３２３）は、各サブピクセル毎に形成される。すなわち、複数のサブピクセルの各サブピクセルはそれぞれ第１電極（３２３）を有し、複数のサブピクセルは共通に第２電極（３２７）を有するが、本発明はこれに限定されるものではない。例えば、発光層（３２５）は、マイクロＬＥＤなどの無機発光デバイス層として具現されてもよい。
【0134】
[143] 一方、発光素子部分（３８０）は、第１平坦化層（ＰＬＮ１）上に形成される連結電極（３２１）を介して画素回路部分（３７０）と連結される。特に、発光素子部分（３８０）の第１電極（３２３）と、画素回路部分（３７０）を構成する駆動薄膜トランジスタ（ＤＴ）の第２ドレイン電極（３１９Ｄ）とが、第４層間絶縁層（３１３）及び第１平坦化層（ＰＬＮ１）を貫通するように形成された第９コンタクトホール（ＣＨ９）に満たされる連結電極（３２１）によって電気的に互いに接続されてもよい。
【0135】
[144] 第１電極（３２３）は、第２平坦化層（ＰＬＮ２）を貫通する第１０コンタクトホール（ＣＨ１０）を介して連結電極（３２１）に接続される。
【0136】
[145] 第１電極（３２３）は、透明導電膜、及び反射効率の高い不透明導電膜を含む多層構造で形成されてもよい。透明導電膜としては、インジウム－チン－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような仕事関数値が比較的大きな材質からなり、不透明導電膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｐｂ、Ｍｏ、Ｔｉ又はこれらの合金を含む単層又は多層構造でなってもよい。例えば、第１電極（３２３）は、透明導電膜、不透明導電膜、及び透明導電膜が順に積層された構造で形成されてもよく、透明導電膜及び不透明導電膜が順に積層された構造で形成されてもよい。第１電極（３２３）は、発光層（３２５）に正孔を供給してもよい。第１電極（３２３）の種類は、発光層（３２５）に正孔を供給できるものであれば特に限定されない。
【0137】
[146] 発光層（３２５）は、第１電極（３２３）上に正孔関連層、有機発光層、電子関連層の順又は逆順に積層されて形成される。例えば、発光層（３２５）は、正孔注入層（ＨＩＬ）、正孔輸送層（ＨＴＬ）、電子輸送層（ＥＴＬ）、及び電子注入層（ＥＩＬ）のうち１つ又は複数を含むことができるが、本発明はこれに限定されるものではない。
【0138】
[147] バンク層（３２４）は、各サブピクセルの第１電極（３２３）を露出させる画素定義膜である。バンク層（３２４）は、隣接するサブピクセルの間の光干渉を防止するように不透明な材質（例えば、ブラック）で形成されてもよい。この場合、バンク層（３２４）は、カラー顔料、有機ブラック及びカーボンのうち少なくともいずれか１つからなる遮光材質を含む。バンク層（３２４）の上には、スペーサ（３２６）がさらに配置されてもよい。スペーサ（３２６）は、発光層（３２５）の蒸着工程において、ファインメタルマスク（ＦＭＭ）が第１電極（３２３）と接触しないように、ファインメタルマスクと第１電極（３２３）との間の隙間を確保することができる。
【0139】
[148] カソード電極である第２電極（３２７）は、発光層（３２５）を挟んで第１電極（３２３）と対向し、発光層（３２５）の上部面及び側面上に形成される。第２電極（３２７）は、活性領域の全面に一体に形成されてもよい。第２電極（３２７）は、全面発光型の有機電界発光表示装置に適用される場合、インジウム－チン－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような透明導電膜でなってもよい。
【0140】
[149] 第２電極（３２７）上には、水分の浸透を阻害する封止部分（３２８）が配置される。
【0141】
[150] 封止部分（３２８）は、順に積層される第１無機封止層（３２８ａ）、第２有機封止層（３２８ｂ）、及び第３無機封止層（３２８ｃ）を含んでもよい。
【0142】
[151] 第１無機封止層（３２８ａ）及び第３無機封止層（３２８ｃ）は、酸化シリコン（ＳｉＯｘ）などの無機物質から形成されてもよい。第２有機封止層（３２８ｂ）は、アクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、及びポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などの有機物質から形成されてもよい。但し、第１無機封止層（３２８ａ）、第２有機封止層（３２８ｂ）、及び第３無機封止層（３２８ｃ）を形成する物質は、これらに限定されるものではない。
【0143】
一方、封止部分（３２８）は３層に限定されず、例えば、封止部分（３２８）は、無機封止層と有機封止層とが交互に積層されたｎ層（ｎは３以上の整数）を含んでもよい。
[152] 図３には示されていないが、封止部分（３２８）上にタッチパネルがさらに配置されてもよい。
[152] 図３には示されていないが、封止部分（３２８）上にタッチパネルがさらに配置されてもよい。
【0144】
[153] 以上で、図３を参照して表示領域（ＡＡ）のサブピクセル内に配置される複数の薄膜トランジスタのうち、酸化物半導体パターンを含む駆動薄膜トランジスタ（ＤＴ）と、酸化物半導体パターンを用いる第１スイッチング薄膜トランジスタ（ＳＴ－１）と、非表示領域（ＮＡ）のゲートインパネル領域に配置され多結晶半導体パターンを含む第１薄膜トランジスタ（ＧＴ）とを備える本発明の第１実施例について説明した。
【0145】
[154] しかし、本発明は、サブピクセル内に互いに異なる構造のスイッチング薄膜トランジスタが配置されてもよい。
【0146】
[155] 以下で、図５を参照して、互いに異なる構造を有する第１スイッチング薄膜トランジスタ（ＳＴ－１）と第２スイッチング薄膜トランジスタ（ＳＴ－２）とを備える場合について説明する。
【0147】
[156] 図３を参照する本発明の第１実施例と同一の構成については説明を省略し、相違点を中心に説明する。
【0148】
[157] 図５を参照すると、非表示領域（ＮＡ）に配置される第１薄膜トランジスタ（ＧＴ）は、図３を参照した第１実施例と同一であってもよい。また、表示領域（ＡＡ）のサブピクセルに配置される駆動薄膜トランジスタ（ＤＴ）も図３を参照した第１実施例と同一の構成であってもよい。
【0149】
[158] 図２を参照すると、サブピクセルは、複数のスイッチング薄膜トランジスタを含む内部補償回路を備える。そのうち、駆動薄膜トランジスタ（ＤＴ）のゲートノードに連結される第２スイッチング薄膜トランジスタ（Ｔ３）は、他のスイッチング薄膜トランジスタに比べて駆動電圧に非常に敏感に作動し、サブピクセルの初期輝度ムラの原因となる。これを解決するために、第２スイッチング薄膜トランジスタ（Ｔ３）の閾値電圧を高める必要がある。
【0150】
[159] したがって、本発明の内部補償回路は、スイッチング薄膜トランジスタのうち閾値電圧が高くなった第２スイッチング薄膜トランジスタ（ＳＴ－２）を含んでもよい。
【0151】
[160] 図５を参照すると、第１スイッチング薄膜トランジスタ（ＳＴ－１）は、閾値電圧の調節が行われていないスイッチング薄膜トランジスタを示し、第２スイッチング薄膜トランジスタ（ＳＴ－２）は、閾値電圧が第１スイッチング薄膜トランジスタ（ＳＴ－１）に比べて高くなった構造を示す。
【0152】
[161] 酸化物薄膜トランジスタにおいて、ゲート電極と活性パターンとの間には寄生容量が発生し、ゲート電極と活性パターンとの間の距離が遠くなると寄生容量が小くなり、その結果、閾値電圧が高くなる関係を示す。
【0153】
[162] したがって、図５を参照すると、第２スイッチング薄膜トランジスタ（ＳＴ－２）の第４ゲート電極（３０６Ｂ）は、第１スイッチング薄膜トランジスタ（ＳＴ－１）の第３ゲート電極（３０６Ａ）に比べて第２酸化物半導体パターン（３１２）からさらに遠い所に位置する。
【0154】
[163] すなわち、第４ゲート電極（３０６Ｂ）は、第１ゲート電極（３０４）と同一層上である第１ゲート絶縁層（３０２）上に配置され、第３ゲート電極（３０６Ａ）は、第１ゲート絶縁層（３０２）上に蒸着される第１層間絶縁層（３０７）上に配置される。また、第２酸化物半導体パターン（３１２）は、第１層間絶縁層（３０７）上に蒸着される第２ゲート絶縁層（３１４）上に配置される。よって、第１スイッチング薄膜トランジスタ（ＳＴ－１）の第２酸化物半導体パターン（３１２）と第３ゲート電極（３０６Ａ）との間の距離より、第２スイッチング薄膜トランジスタ（ＳＴ－２）の第２酸化物半導体パターン（３１２）と第４ゲート電極（３０６Ｂ）との間の距離がさらに遠いように構成することができる。
【0155】
[164] 参照として、第１スイッチング薄膜トランジスタ（ＳＴ－１）と第２スイッチング薄膜トランジスタ（ＳＴ－２）とで同一の構成を有する構成要素は、説明の便宜上同一の符号を使用した。
【0156】
[165] 第２スイッチング薄膜トランジスタ（ＳＴ－２）は、駆動薄膜トランジスタ（ＤＴ）のゲートノードに連結されるサンプリングスイッチングトランジスタの一例であってもよく、第１スイッチング薄膜トランジスタ（ＳＴ－１）は、それ以外のスイッチング薄膜トランジスタの一例であってもよい。
【0157】
[166] また、図５を参照する本発明の第２実施例において、ストレージキャパシタ（Ｃｓｔ）は、第４ゲート電極（３０６Ｂ）と同一層上に配置されるストレージキャパシタの第１電極（３０９Ａ）と、第１層間絶縁層（３０７）上に配置されるストレージキャパシタ（Ｃｓｔ）の第２電極（３０９Ｂ）とを含んでもよい。
【0158】
[167] 第４ゲート電極（３０６Ｂ）とストレージキャパシタの第１電極（３０９Ａ）とは、第１ゲート絶縁層（３０２）上で１つのマスクを用いて形成されてもよい。
【0159】
[168] また、駆動薄膜トランジスタ（ＤＴ）の第２ゲート電極（３０５）、第１スイッチング薄膜トランジスタ（ＳＴ－１）の第３ゲート電極（３０６Ａ）、及びストレージキャパシタの第２電極（３０９Ｂ）は、第１層間絶縁層（３０７）上で１つのマスクを用いて形成されてもよい。
【0160】
[169] 図５を参照すると、結果として、サブピクセル内に配置される全ての薄膜トランジスタは、ゲート電極が活性パターンの下に配置されるボトムゲート構造を有することができる。
【0161】
[170] 一方、本発明のサブピクセル内のスイッチング薄膜トランジスタは、デュアルゲート構造を有することができる。
【0162】
[171] 図６を参照すると、スイッチング薄膜トランジスタが活性パターンの上下にそれぞれゲート電極を有するデュアルゲート構造を有することができる。
【0163】
[172] 図６を参照すると、第１薄膜トランジスタ（ＧＴ）、ストレージキャパシタ（Ｃｓｔ）、及び駆動薄膜トランジスタ（ＤＴ）の構成は、図５を参照するサブピクセルの構成と同一であるため、説明を省略する。
【0164】
[173] 図６で説明の便宜上１つのスイッチング薄膜トランジスタのみ示しているが、サブピクセル内のスイッチング薄膜トランジスタはいずれも同一の構造を有することができる。しかし、図５のように互いに異なる構造を有するスイッチング薄膜トランジスタが１つのサブピクセル内に混合されていてもよい。
【0165】
[174] 図６を参照すると、サブピクセルを構成する第１スイッチング薄膜トランジスタ（ＳＴ－１）がデュアルゲート構造を有することができることを説明している。
【0166】
[175] 第１スイッチング薄膜トランジスタ（ＳＴ－１）は、第２酸化物半導体パターン（３１２）の下部に配置される第３ゲート電極（３０６Ａ）と、第２酸化物半導体パターン（３１２）の上部に配置される第５ゲート電極（３０６Ｃ）とを含む。いくつかの実施例において、第３ゲート電極（３０６Ａ）は、第２酸化物半導体パターン（３１２）の第１側と重なり、第５ゲート電極（３０６Ｃ）は、第２酸化物半導体パターン（３１２）の第１側と反対側の第２側と重なる。第３ゲート電極（３０６Ａ）と第５ゲート電極（３０６Ｃ）とは互いに電気的に接続されてもよい。
【0167】
[176] スイッチング薄膜トランジスタがデュアルゲートを有するように構成すると、チャネルの移動度を高め、さらに多くの電流を流すことができ、外部光から活性層を保護することで、薄膜トランジスタの安定性を高めることができる。
【0168】
[177] サブピクセル内には複数のスイッチング薄膜トランジスタが配置され、サブピクセル内で駆動薄膜トランジスタ（ＤＴ）を除いた全てのスイッチング薄膜トランジスタをデュアルゲート構造で製造することができる。
【0169】
[178] また、図５のように、サブピクセル内で一部のスイッチング薄膜トランジスタを第１スイッチング薄膜トランジスタ（ＳＴ－１）と同一の構造で構成し、他の一部のスイッチング薄膜トランジスタを第２スイッチング薄膜トランジスタ（ＳＴ－２）と同一の構造で構成する場合にも、サブピクセル内の全てのスイッチング薄膜トランジスタはデュアルゲート構造を有することができる。
【0170】
[179] 図６を参照すると、第３ゲート電極（３０６Ａ）は、駆動薄膜トランジスタ（ＤＴ）の第２ゲート電極（３０５）と同層に同一の物質から形成されてもよい。すなわち、第３ゲート電極（３０６Ａ）と第２ゲート電極（３０５）とは、第１層間絶縁層（３０７）上に形成される。
【0171】
[180] また、第５ゲート電極（３０６Ｃ）とダミー電極（３１５）とは、同一層上に同一の物質から形成されてもよい。すなわち、第５ゲート電極（３０６Ｃ）とダミー電極（３１５）とは、第２層間絶縁層（３０８）上に形成される。
【0172】
[181] これによって、第３ゲート電極（３０６Ａ）と第２ゲート電極（３０５）とを、１つのマスクを用いて同時に形成でき、第５ゲート電極（３０６Ｃ）とダミー電極（３１５）とを、１つのマスクを用いて同時に形成できるため、工程を短縮する効果を得ることができる。
【0173】
[182] 一方、図７を参照すると、本発明の非表示領域（ＮＡ）に配置される一部の薄膜トランジスタは、ＣＭＯＳで構成されることも可能である。すなわち、図７を参照すると、多結晶半導体パターンを含むＰ型の第１薄膜トランジスタ（ＧＴ）と、酸化物半導体パターンを含むＮ型の第３スイッチング薄膜トランジスタ（ＳＴ－３）とが互いに相補的に構成されてＣＭＯＳを構成してもよい。
【0174】
[183] 第３スイッチング薄膜トランジスタ（ＳＴ－３）は、第１スイッチング薄膜トランジスタ（ＳＴ－１）と同一の構造を有することができる。
【0175】
[184] 図７においては、第３スイッチング薄膜トランジスタ（ＳＴ－３）が、図６に示すデュアルゲート構造を有する第１スイッチング薄膜トランジスタ（ＳＴ－１）と同一の構造を採用することを例示した。しかし、第３スイッチング薄膜トランジスタ（ＳＴ－３）は、図５に示す第１スイッチング薄膜トランジスタ（ＳＴ－１）のように、シングルゲート構造を有することも可能である。
【0176】
[185] また、図８を参照すると、第１酸化物半導体パターン（３１１）とダミー電極（３１５）との間に配置される第２層間絶縁層（３０８）は、誘電率の高い複数の無機質絶縁層で構成されることも可能である。
【0177】
[186] 一方、図８を参照すると、第２層間絶縁層（３０８）は、シリコン酸化膜（ＳｉＯ２）で構成される第１サブ－第２層間絶縁層（３０８ａ）と、フッ素シリコン窒化膜（ＳｉＮ：Ｆ）で構成される第２サブ－第２層間絶縁層（３０８ｂ）との積層によって構成されてもよい。シリコン酸化膜（ＳｉＯ２）の誘電率が４．５程度であることに対し、フッ素シリコン窒化膜（ＳｉＮ：Ｆ）の誘電率は７程度である。したがって、第２層間絶縁層（３０８）がフッ素シリコン窒化膜（ＳｉＮ：Ｆ）を含む多層で構成される場合、シリコン酸化膜（ＳｉＯ２）の単一膜で構成する場合よりも絶縁層の誘電率を高めることができる。すなわち、第２層間絶縁層（３０８）を形成するために、シリコン酸化膜（ＳｉＯ２）の単一膜を用いるより、シリコン酸化膜（ＳｉＯ２）とフッ素シリコン窒化膜（ＳｉＯ２）との積層によって構成すると、絶縁膜の厚さをさらに薄くすることができる。
【0178】
[187] また、フッ素シリコン窒化膜（ＳｉＮ：Ｆ）は、絶縁膜中の酸素含量が少ないため、酸素粒子に対して脆弱な酸化物半導体パターン上に蒸着するのに適している。
【0179】
[188] 第２層間絶縁層（３０８）の厚さを薄くすることは、式１で確認されるように、寄生容量Ｃｂｕｆ値を増加させ、結果としてエスファクター（Ｓ－ｆａｃｔｏｒ）を高めることができる。
【0180】
[189] 一方、図８を参照すると、第２ソース電極（３１９Ｓ）は、第３コンタクトホール（ＣＨ３）を介して第２ソース領域（３１１Ｓ）に接続されてもよい。また、第２ソース電極（３１９Ｓ）は、ダミー電極（３１５）とも電気的に接続される。このとき、図８を参照すると、第２ソース電極（３１９Ｓ）は、１つのコンタクトホール、すなわち、第３コンタクトホール（ＣＨ３）を介して第２ソース領域（３１１Ｓ）及びダミー電極（３１５）と同時接続されるように、第２ソース電極（３１９Ｓ）は、ダミー電極（３１５）の側面と接触するサイドコンタクト（ｓｉｄｅ ｃｏｎｔａｃｔ）方式を採用することができる。このように構成することで、ダミー電極（３１５）が第１酸化物半導体パターン（３１１）と重なる面積を広げることができる。また、コンタクトホールの数を減らすこともできる。
【0181】
[190] 以上の説明及び添付の図面は、本発明の技術思想を例示的に示したものに過ぎず、本発明が属する技術分野における通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲内で構成の結合、分離、置き換え及び変更などの様々な修正又は変形が可能であろう。よって、本発明に開示された実施例は、本発明の技術思想を限定するためのものでなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるのではない。本発明の保護範囲は、下記の特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるあらゆる技術思想は、本発明の権利範囲に含まれると解釈されるべきである。
【符号の説明】
【0182】
１００：表示装置、１０１：基板、１０２：表示パネル
１０３：ゲート駆動部、１０４：データ駆動部
３７０：画素回路部分、３８０：発光素子部分、３２８：封止部分
ＳＴ－１、ＳＴ－２、ＳＴ－３：第１、２、３スイッチング薄膜トランジスタ
Ｃｓｔ：ストレージキャパシタ
ＤＴ：駆動薄膜トランジスタ
３１７Ｓ、３１８Ｓ、３１９Ｓ：ソース電極、
３１７Ｄ、３１８Ｄ、３１９Ｄ：ドレイン電極
３０４：第１ゲート電極、３０５：第２ゲート電極、３０６Ａ：第３ゲート電極、
３０６Ｂ：第４ゲート電極、３０６Ｃ：第５ゲート電極
３０３：多結晶半導体パターン
３１１、３１２：酸化物半導体パターン
３１５：ダミー電極
１０３：ゲート駆動部、１０４：データ駆動部
３７０：画素回路部分、３８０：発光素子部分、３２８：封止部分
ＳＴ－１、ＳＴ－２、ＳＴ－３：第１、２、３スイッチング薄膜トランジスタ
Ｃｓｔ：ストレージキャパシタ
ＤＴ：駆動薄膜トランジスタ
３１７Ｓ、３１８Ｓ、３１９Ｓ：ソース電極、
３１７Ｄ、３１８Ｄ、３１９Ｄ：ドレイン電極
３０４：第１ゲート電極、３０５：第２ゲート電極、３０６Ａ：第３ゲート電極、
３０６Ｂ：第４ゲート電極、３０６Ｃ：第５ゲート電極
３０３：多結晶半導体パターン
３１１、３１２：酸化物半導体パターン
３１５：ダミー電極
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】