(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023017746
(43)【公開日】2023-02-07
(54)【発明の名称】高電圧半導体スイッチ
(51)【国際特許分類】
H03K 17/08 20060101AFI20230131BHJP
H03K 17/687 20060101ALI20230131BHJP
H03K 17/082 20060101ALI20230131BHJP
G06N 10/20 20220101ALI20230131BHJP
【ＦＩ】
H03K17/08 C
H03K17/687 A
H03K17/082
G06N10/20
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022117981
(22)【出願日】2022-07-25
(31)【優先権主張番号】63/225,801
(32)【優先日】2021-07-26
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/859,672
(32)【優先日】2022-07-07
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＷＣＤＭＡ
２．ブルートゥース
(71)【出願人】
【識別番号】522047446
【氏名又は名称】クオンティニュアム エルエルシー
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】デイヴィッド・エー・ディーン
(72)【発明者】
【氏名】ポール・エム・ワーキング
(72)【発明者】
【氏名】クリストファー・ランガー
【テーマコード（参考）】
5J055
【Ｆターム（参考）】
5J055AX33
5J055AX52
5J055AX53
5J055AX64
5J055BX16
5J055CX00
5J055DX13
5J055DX14
5J055DX22
5J055DX42
5J055DX52
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5J055DX80
5J055DX83
5J055EX07
5J055EY01
5J055EY10
5J055EY21
5J055FX02
5J055FX05
5J055FX13
5J055FX19
5J055GX01
5J055GX02
(57)【要約】
【課題】高電圧半導体スイッチを提供すること。
【解決手段】高電圧半導体スイッチは１つまたは複数のスイッチサブ回路を備え、各スイッチサブ回路は１つまたは複数のＦＥＴ回路および電圧シフトトランジスタを備えてよい。高電圧半導体スイッチは、量子計算システムのものなどの動作および環境要件に基づいて構成されてよく、高電圧スイッチはクライオスタットまたは真空チャンバに設置されてよい。
【選択図】図１
【解決手段】高電圧半導体スイッチは１つまたは複数のスイッチサブ回路を備え、各スイッチサブ回路は１つまたは複数のＦＥＴ回路および電圧シフトトランジスタを備えてよい。高電圧半導体スイッチは、量子計算システムのものなどの動作および環境要件に基づいて構成されてよく、高電圧スイッチはクライオスタットまたは真空チャンバに設置されてよい。
【選択図】図１
【特許請求の範囲】
【請求項1】
高電圧半導体スイッチであって、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ゲートが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、高電圧半導体スイッチ。
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ゲートが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、高電圧半導体スイッチ。
【請求項2】
前記高電圧半導体スイッチの前記出力端子が量子計算システムのイオントラップの少なくとも１つの電極と電気通信状態にある、請求項１に記載の高電圧半導体スイッチ。
【請求項3】
前記高電圧半導体スイッチが前記量子計算システムのクライオスタットに設置される、請求項２に記載の高電圧半導体スイッチ。
【請求項4】
前記第１のＦＥＴおよび前記第２のＦＥＴがｐチャネルＦＥＴであり、前記第３のＦＥＴおよび前記第４のＦＥＴがｎチャネルＦＥＴである、請求項１に記載の高電圧半導体スイッチ。
【請求項5】
前記第１のスイッチサブ回路の前記第１のＦＥＴ回路におけるおよび前記第２のスイッチサブ回路の前記第１のＦＥＴ回路における各ＦＥＴがＤＭＯＳ ＦＥＴである、請求項１に記載の高電圧半導体スイッチ。
【請求項6】
前記第１のスイッチサブ回路が第２のＦＥＴ回路を更に備え、前記第１のスイッチサブ回路の前記第１のＦＥＴ回路および前記第１のスイッチサブ回路の前記第２のＦＥＴ回路が並列に接続される、請求項１に記載の高電圧半導体スイッチ。
【請求項7】
前記第２のスイッチサブ回路の前記１つまたは複数のＦＥＴ回路の数に対する前記第１のスイッチサブ回路の前記１つまたは複数のＦＥＴ回路の数の比率が１より大きい、請求項１に記載の高電圧半導体スイッチ。
【請求項8】
前記高電圧半導体スイッチが、２０ケルビン以下まで凍結を最小化するように構成される、請求項１に記載の高電圧半導体スイッチ。
【請求項9】
前記高電圧半導体スイッチが半導体材料へモノリシックに集積される、請求項１に記載の高電圧半導体スイッチ。
【請求項10】
前記第１のスイッチサブ回路および前記第２のスイッチサブ回路の少なくとも１つが少なくとも１つのコンデンサを備え、前記コンデンサが負荷への電荷注入を緩和する、請求項１に記載の高電圧半導体スイッチ。
【請求項11】
高電圧スイッチング回路を駆動する方法であって、
高電圧半導体スイッチを設けるステップであり、前記高電圧半導体スイッチが、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ソースが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、ステップと、
前記入力端子に第１の電圧を印加するステップであり、前記入力端子への前記第１の電圧の印加により、
前記第１の電圧信号が、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴおよび前記第４のＦＥＴを導通させるイネーブル信号である場合、前記高電圧半導体スイッチの第１および第２の端子に前記第１の電圧を印加することによる前記第１のスイッチサブ回路を導通させる切替え、または
前記第１の電圧が、前記第１のＦＥＴか前記第２のＦＥＴか前記第１のＦＥＴおよび第２のＦＥＴかを導通させずかつ前記第３のＦＥＴか前記第４のＦＥＴか前記第３のＦＥＴおよび前記第４のＦＥＴかを導通させないディスエーブル信号である場合、前記高電圧半導体スイッチの前記第１および前記第２の端子に前記第１の信号を印加することによる前記第１のスイッチサブ回路を導通させない切替えをもたらす、ステップとを含む、方法。
高電圧半導体スイッチを設けるステップであり、前記高電圧半導体スイッチが、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ソースが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、ステップと、
前記入力端子に第１の電圧を印加するステップであり、前記入力端子への前記第１の電圧の印加により、
前記第１の電圧信号が、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴおよび前記第４のＦＥＴを導通させるイネーブル信号である場合、前記高電圧半導体スイッチの第１および第２の端子に前記第１の電圧を印加することによる前記第１のスイッチサブ回路を導通させる切替え、または
前記第１の電圧が、前記第１のＦＥＴか前記第２のＦＥＴか前記第１のＦＥＴおよび第２のＦＥＴかを導通させずかつ前記第３のＦＥＴか前記第４のＦＥＴか前記第３のＦＥＴおよび前記第４のＦＥＴかを導通させないディスエーブル信号である場合、前記高電圧半導体スイッチの前記第１および前記第２の端子に前記第１の信号を印加することによる前記第１のスイッチサブ回路を導通させない切替えをもたらす、ステップとを含む、方法。
【請求項12】
前記高電圧半導体スイッチの前記出力端子が量子計算システムのイオントラップの少なくとも１つの電極と電気通信状態にある、請求項１１に記載の方法。
【請求項13】
前記高電圧半導体スイッチが前記量子計算システムのクライオスタットに設置される、請求項１２に記載の方法。
【請求項14】
前記第１のＦＥＴおよび前記第２のＦＥＴがｐチャネルＦＥＴであり、前記第３のＦＥＴおよび前記第４のＦＥＴがｎチャネルＦＥＴである、請求項１１に記載の方法。
【請求項15】
前記第１のスイッチサブ回路の前記第１のＦＥＴ回路におけるおよび前記第２のスイッチサブ回路の前記第１のＦＥＴ回路における各ＦＥＴがＤＭＯＳ ＦＥＴである、請求項１１に記載の方法。
【請求項16】
前記第１のスイッチサブ回路が第２のＦＥＴ回路を更に備え、前記第１のスイッチサブ回路の前記第１のＦＥＴ回路および前記第１のスイッチサブ回路の前記第２のＦＥＴ回路が並列に接続される、請求項１１に記載の方法。
【請求項17】
前記第２のスイッチサブ回路の前記１つまたは複数のＦＥＴ回路の数に対する前記第１のスイッチサブ回路の前記１つまたは複数のＦＥＴ回路の数の比率が１より大きい、請求項１１に記載の方法。
【請求項18】
前記高電圧半導体スイッチが、２０ケルビン以下まで凍結を最小化するように構成される、請求項１１に記載の方法。
【請求項19】
前記高電圧半導体スイッチが半導体材料へモノリシックに集積される、請求項１１に記載の方法。
【請求項20】
前記第１のスイッチサブ回路および前記第２のスイッチサブ回路の少なくとも１つが少なくとも１つのコンデンサを備え、前記コンデンサが負荷への電荷注入を緩和する、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２１年７月２６日に出願された米国仮特許出願第６３／２２５，８０１号の利益を主張するものであり、同仮出願の全内容が参照によりあらゆる目的で本明細書に組み込まれる。
本出願は、２０２１年７月２６日に出願された米国仮特許出願第６３／２２５，８０１号の利益を主張するものであり、同仮出願の全内容が参照によりあらゆる目的で本明細書に組み込まれる。
【0002】
様々な実施形態は、高電圧半導体スイッチに関する。例えば、一部の実施形態は、量子コンピュータの電気スイッチング回路に使用されてイオントラップ電極への信号の流れを制御するものなどの、１つまたは複数の電圧シフトトランジスタを伴う１つまたは複数のＦＥＴ回路を備える高電圧半導体スイッチに関する。
【背景技術】
【0003】
電界効果トランジスタ（ＦＥＴ）などのトランジスタを使用する電気スイッチング回路は、そのような電気スイッチ回路が使用され得る環境を制限し得る実際的制限を有する。そのような制限は、ＦＥＴが使用される電気スイッチング回路の構成のためであり得、またはＦＥＴの製造のためであり得る。例えば、大規模量子コンピュータに使用するためなど、様々な特殊応用に使用するための電気回路は、とりわけ、従来の回路より高電圧を使用し得る。例えば、従来の電気スイッチング回路は、例えば、５ボルトに固有の上限を有するＣＭＯＳ技術を使用しており、これでは、例えば、高電圧を必要とし得る量子コンピュータの動作基準を満たすことが可能でない。電気回路の動作基準は、ノイズ要件または遅延要件を含むがこれに限定されない特定の動作基準を満たすことを半導体スイッチに要求することなどの、高められた要件も有し得る。これまでになされた努力、創意工夫および革新を通じ、先行の半導体スイッチの多くの欠陥が、本発明の実施形態に従って構築される解決策を展開することによって解決されており、同実施形態の多くの例が本明細書に詳細に記載される。
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態例は、高電圧半導体スイッチのための装置、システム、方法、コンピュータプログラム製品等を提供する。例えば、様々な実施形態は、量子コンピュータのスイッチング回路網におけるイオントラップ電極制御のための高電圧半導体スイッチとして使用するためを含め、量子コンピュータに使用するための装置、システム、方法、コンピュータプログラム製品等を提供する。高電圧半導体スイッチは、本明細書に述べられるように、高電圧半導体スイッチを使用する他の応用にも使用され得る。
【課題を解決するための手段】
【0005】
一実施形態例において、かつ本開示の一態様によれば、高電圧半導体スイッチが第１のスイッチサブ回路および第２のスイッチサブ回路を備える。一部の事例において、第１のスイッチサブ回路は１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備え、第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備え、そして第２のスイッチサブ回路は１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備え、第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える。一部の事例において、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第１の電圧シフトＦＥＴおよび第２の電圧シフトトランジスタの各々はゲート、ドレインおよびソースを備える。一部の事例において、第１のＦＥＴのゲートおよび第２のＦＥＴのゲートは第１のスイッチサブ回路のゲート端子に接続され、第３のＦＥＴのゲートおよび第４のＦＥＴのゲートは第２のスイッチサブ回路のゲート端子に接続され、第１のＦＥＴのソース、第２のＦＥＴのソースおよび第１の電圧シフトＦＥＴのゲートが接続され、第３のＦＥＴのソース、第４のＦＥＴのソースおよび第２の電圧シフトＦＥＴのゲートが接続される。一部の事例において、入力端子が第１のＦＥＴのドレインおよび第４のＦＥＴのドレインに接続され、そして出力端子が第２のＦＥＴのドレインおよび第３のＦＥＴのドレインに接続される。
【0006】
一実施形態例において、高電圧半導体スイッチの出力端子は量子計算システムのイオントラップに接続される。一実施形態例において、高電圧半導体スイッチは、量子計算システムのクライオスタットに設置される。一実施形態例において、第１のＦＥＴおよび第２のＦＥＴはｐチャネルＦＥＴであり、かつ第３のＦＥＴおよび第４のＦＥＴはｎチャネルＦＥＴである。一実施形態例において、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴおよび第４のＦＥＴはＤＭＯＳ ＦＥＴである。一実施形態例において、第１のスイッチサブ回路は第２のＦＥＴ回路を更に備え、第１のスイッチサブ回路の第１のＦＥＴ回路および第１のスイッチサブ回路の第２のＦＥＴ回路は並列に接続される。一実施形態例において、第２のスイッチサブ回路の１つまたは複数のＦＥＴ回路に対する第１のスイッチサブ回路の１つまたは複数のＦＥＴ回路の比率が１より大きい。一実施形態例において、第２のスイッチサブ回路の１つまたは複数のＦＥＴ回路に対する第１のスイッチサブ回路の１つまたは複数のＦＥＴ回路の比率が１より小さい。一実施形態例において、高電圧半導体スイッチは、２０ケルビン以下で凍結しないために構成される。一実施形態例において、高電圧半導体スイッチは半導体材料へモノリシックに集積される。
【0007】
本開示の別の態様によれば、高電圧スイッチング回路を駆動する方法が、第１のスイッチサブ回路および第２のスイッチサブ回路を備える高電圧半導体スイッチを設けるステップを含む。一部の事例において、第１のスイッチサブ回路は１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備え、第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備え、そして第２のスイッチサブ回路は１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備え、第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える。一部の事例において、第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴ、第４のＦＥＴ、第１の電圧シフトＦＥＴおよび第２の電圧シフトトランジスタの各々はゲート、ドレインおよびソースを備える。一部の事例において、第１のＦＥＴのゲートおよび第２のＦＥＴのゲートは第１のスイッチサブ回路のゲート端子に接続され、第３のＦＥＴのゲートおよび第４のＦＥＴのソースは第２のスイッチサブ回路のゲート端子に接続され、第１のＦＥＴのソース、第２のＦＥＴのソースおよび第１の電圧シフトＦＥＴのゲートが接続され、第３のＦＥＴのソース、第４のＦＥＴのソースおよび第２の電圧シフトＦＥＴのゲートが接続され、入力端子が第１のＦＥＴのドレインおよび第４のＦＥＴのドレインに接続され、そして出力端子が第２のＦＥＴのドレインおよび第３のＦＥＴのドレインに接続される。上記方法は、入力端子に第１の電圧を供給するステップと、高電圧半導体スイッチの第１および第２の端子にイネーブル信号を印加することによって第１のスイッチサブ回路を導通するように切り替え、イネーブル信号が第１のＦＥＴ、第２のＦＥＴ、第３のＦＥＴおよび第４のＦＥＴを導通させるステップと、高電圧半導体スイッチの第１および第２の端子へのディスエーブル信号によって第１のスイッチサブ回路を導通しないように切り替え、ディスエーブル信号が第１のＦＥＴか第２のＦＥＴか第１のＦＥＴおよび第２のＦＥＴかを導通させずかつ第３のＦＥＴか第４のＦＥＴか第３のＦＥＴおよび第４のＦＥＴかを導通させないステップとを更に含む。
【0008】
このように本発明を一般用語で記載し、ここで添付図面が参照されることになるが、必ずしも一定の比率で描かれているわけではない。
【図面の簡単な説明】
【0009】
【図1】一実施形態例に係る量子系コントローラを備える量子計算システム例を例示する概要図である。
【図2】量子コンピュータの量子系コントローラ例の概要図である。
【図3】一実施形態例に従って使用され得る量子コンピュータシステムの計算エンティティ例の概要図である。
【図4】一実施形態例に従って使用され得るスイッチ回路のブロック図である。
【図5A】一実施形態例に従って使用され得るＦＥＴ回路の概要図である。
【図5B】一実施形態例に従って使用され得るＦＥＴ回路の概要図である。
【図6】一実施形態例に従って使用され得るスイッチサブ回路の一部分の概要図である。
【図7】一実施形態例に従って使用され得るスイッチサブ回路の一部分の概要図である。
【図8】一実施形態例に従って使用され得る高電圧半導体スイッチの一部分の概要図である。
【図9】一実施形態例に従って使用され得る高電圧半導体スイッチの概要図である。
【図10】一実施形態例に従って使用され得る高電圧半導体スイッチの概要図である。
【発明を実施するための形態】
【0010】
ここで本発明が添付図面を参照しつつ以下により完全に記載されることになるが、本発明の全てでなく一部の実施形態が図示されている。実際、本発明は多くの種々の形態で具現化され得、本明細書に記載される実施形態に限定されるとして解釈されるべきでなく、むしろ、これらの実施形態は、本開示が適用可能な法的要件を満足させることになるように提供される。用語「または」（「／」とも表される）は、別段の指示がない限り、本明細書において選言的意味でも連言的意味でも使用される。用語「例示的な」および「例証的な」は、品質水準の指示のない例であるために使用される。用語「略」、「実質的に」および「約」は、別段の指示がない限り、工作および／もしくは製作公差内かつ／またはユーザ測定能力内を指す。同様の数字は、全体を通して同様の要素を指す。
【0011】
実施形態例は、高電圧半導体スイッチのためのシステム、装置、方法、コンピュータプログラム製品等を提供する。例えば、様々な実施形態が、量子計算システムのクライオスタットにあることを含め、量子計算システムに使用するための高電圧半導体スイッチの設計および使用のためのシステム、装置、方法、コンピュータプログラム製品等を提供する。様々な実施形態において、高電圧半導体スイッチは複数のスイッチサブ回路から構成されてよく、その各々が複数のＦＥＴ回路から構成されてよく、その各々が、本明細書に記載されるように接続される一対のＦＥＴから構成されてよい。
【0012】
電気信号を介して情報流を制御する電気回路が１つまたは複数の高電圧半導体スイッチを含んでよい。様々な実施形態において、高電圧半導体スイッチは、本明細書に更に記載されるように、先行技術のスイッチより高電圧で作用および／または動作するように構成される。本明細書に開示される高電圧半導体スイッチの増加した電圧公差および／または動作範囲は、少なくとも部分的に、電圧シフトトランジスタの使用を含むがこれに限定されない、スイッチを備える電気部品の構成のためである。先行技術の半導体スイッチが、＋／－５Ｖより大きく電圧が印加されると動作できなかったのに対して、本明細書に記載される高電圧半導体スイッチは、そのような電圧がＦＥＴのゲートに印加されるときに＋／－５Ｖ範囲を超える電圧で動作する一方で、本明細書に記載される追加の便益も提供し得る。様々な実施形態において、高電圧半導体スイッチは、２０Ｖの大きさを有する電圧（例えば、＋／－２０Ｖ）を使用して信号をオンおよびオフに切り替えるために使用されてよく、そのような電圧を必要とする負荷を駆動するために使用されてよい。様々な実施形態において、そのような電気回路は、量子計算システムのイオントラップへの情報流を制御するために使用される１つまたは複数の高電圧半導体スイッチを含む。量子計算システムに専用ではないが、論理ゲートと同様の信号の分配を可能にする高電圧半導体スイッチの要件および便益は、量子計算システムに関連した実施形態で実証され得る。本明細書において様々な実施形態に記載されるように、高電圧半導体スイッチは、電界効果トランジスタ（ＦＥＴ）などのトランジスタから構成されてよく、そして論理信号と同様の方式で制御されてよい。したがって、本明細書に更に記載されるように、ＦＥＴから構成される高電圧半導体スイッチは、高電圧信号を制御するスイッチとして使用されてよい。様々な実施形態において、スイッチが駆動する負荷リアクタンスの量がパススルートランジスタのサイズおよび／またはトランジスタ多重度を決定する。
【0013】
ＦＥＴのようなトランジスタを使用する電気スイッチング回路は、そのような回路が使用される環境による制限を含み得る実際的制限を有する。例えば、量子計算システムに使用される実施形態において、電気スイッチング回路はクライオスタットまたは真空チャンバに設置されてよく、回路に低温度で動作することを要求し得る。そのような制限は、ＦＥＴが使用される電気回路の構成のためでもあり得、またはＦＥＴの製造のためであり得る。例えば、大規模量子コンピュータにおけるものなどの、スイッチング回路網の電気回路は、＋／－５Ｖより大きいなど、従来の回路より高電圧を使用し得る。これらの電気回路の動作基準は、これらの電気回路における半導体スイッチに、温度要件、ノイズ要件および／または遅延要件を含むがこれに限定されない特定の動作基準を満たすことを要求することを含め、高められた要件も有し得る。したがって、高電圧半導体スイッチは、高電圧半導体スイッチが設置されることになる環境に対処するように構成されてよい。
【0014】
様々な実施形態において、高電圧半導体スイッチはＡＳＩＣへ組み込まれてよい。様々な実施形態において、高電圧半導体スイッチはチップへまたは半導体材料へモノリシックに集積されてよく、とりわけ、スペースを節約しかつ／または、モノリシックに集積されていない個別部品を接続することと関連付けられる寄生損失などの損失を低減させ得る。様々な実施形態において、高電圧半導体スイッチは、多くの高次その場スイッチング機能が実現され得るビルディングブロックとしての役目もしてよい。様々な実施形態において、高電圧半導体スイッチは、より大きな電気回路または集積スイッチング回路網の基本演算回路でよい。
【0015】
様々な実施形態において、高電圧半導体スイッチは、両方向にスイッチ電流の等しい伝導を可能にするために２つの並列電界効果トランジスタ（ＦＥＴ）対：１つのｐチャネル（別名ｐ型）「ＦＥＴ」対および１つのｎチャネル（別名ｎ型）「ＦＥＴ」対から成ってよい。各ＦＥＴ対は、ＦＥＴ対におけるトランジスタの各々のゲート－ソース接合にわたる電圧が閾値を超えないことを保証するために電圧シフトトランジスタに接続されてよい。様々な実施形態において、使用されるＦＥＴはｐチャネルかｎチャネルかでよく、そして各ＦＥＴはエンハンスメント型かデプレッション型かでよい。当業者によって一般に理解されるように、ｐチャネルＦＥＴは主要な電荷キャリアとして正孔流を使用し、ｎチャネルＦＥＴは主要な電荷キャリアとして電子流を使用し、エンハンスメント型ＦＥＴはノーマリオフデバイスであり（例えば、ゲートに印加される電圧が０ＶであるときにＦＥＴを通して電流が流れない）、そしてデプレッション型ＦＥＴはノーマリオンデバイスである（例えば、ゲートに印加される電圧が０ＶであるときにＦＥＴを通して電流が流れる）。
【0016】
様々な実施形態において、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）が使用されてよいが、他の実施形態は、例えば、ＤＭＯＳＦＥＴ（二重拡散金属酸化膜半導体電界効果トランジスタ）、接合型ＦＥＴ（ＪＦＥＴ）、金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）、金属半導体（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）および／またはヘテロ接合ＦＥＴ（ＨＦＥＴ）などの他の種類のトランジスタを使用してよい。様々な実施形態において、凍結せずに低温度で動作することを含め、ＤＭＯＳＦＥＴがＭＯＳＦＥＴより大きな温度範囲にわたって動作し得るので、ＤＭＯＳＦＥＴが使用されてよい。様々な実施形態において、各個々のＦＥＴ回路は、実施形態によって必要とされる高バイポーラオフ電圧に耐えるために直列に接続される２つのＤＭＯＳＦＥＴから構成されてよい。
【0017】
様々な実施形態において、高電圧半導体スイッチを実装する電気回路は、ゲート駆動電圧がユニティゲインソースフォロワ増幅器によって共通の電源電圧から導出されることを含んでよい。高電圧半導体スイッチを実装する電気回路は、電圧シフトトランジスタなど、高電圧補償のための内部フィードバックも含んでよい。ＦＥＴ回路におけるトランジスタのゲートは、イネーブル／ディスエーブルが論理レベル信号を介して達成されるように電圧変換器によって駆動される。様々な実施形態において、高電圧半導体スイッチの１つまたは複数の端子が１つまたは複数の電圧を提供されるように、特定用途向け集積回路（ＡＳＩＣ）に集積アクティブ電力分配が含まれてよい。
【0018】
様々な実施形態において、高電圧半導体スイッチにおけるＦＥＴを製造するために、典型的な半導体製作施設またはファウンドリにおいてシリコンオンインシュレータ（ＳＯＩ）プロセスと共に実行可能な様々な相補型ＭＯＳ製作技術が使用されてよい。様々な実施形態において、そのようなプロセスには、ドーパント注入、ドライブインアニール、ソース－ドレインおよびゲート電極画定のためのフォトリソグラフィ、ＳｉＯ２酸化、他の酸化物成膜、ならびにポリＳｉおよびシリサイド成膜を含むが、これらに限定されない。
【0019】
様々な実施形態において、高電圧半導体スイッチは、イネーブル線が投入制御としての役目をする単極単投半導体ベースのスイッチとしての役目をする。代替の実施形態において、構成には、単極双投（ＳＰＤＴ）スイッチ、二極双投（ＤＰＤＴ）スイッチおよび／またはそれらの派生を含んでよい。ＤＰＤＴ構成は波形分布のために使用され得、そしてそれは、２つのＳＰＳＴスイッチのイネーブル線を、一方のＳＰＳＴがオンであるときに他方がオフであるように逆構成に連結および／または結合することによって達成され得る。他の実施形態において、同様の実施が高電圧半導体スイッチ構成の追加の変形例となるであろう。
【0020】
様々な実施形態において、スイッチ関連のノイズも緩和されなければならない。半導体ベースのスイッチにおけるスイッチノイズは幾つかの要因により発生する。対象の応用において重要である２つのスイッチ関連のノイズ源が、負荷とパススルートランジスタとの間の容量不均衡からの、および１つのスイッチが、別のスイッチがオンになるときに完全にオフにされるわけではない、スイッチの特定のオン／オフ遷移中の電荷注入である。前者は「スイッチグリッチ」と称されており、負荷とトランジスタゲートとの間の不均衡容量による過剰電荷がオン／オフ遷移中に負荷に置かれると発生する。その結果は、負荷に存在する意図されたレベルを上回る増分的に小さな過剰電圧である。容量不均衡により過剰電荷が移動させられ続けるにつれて、この過剰電圧が連続するスイッチサイクルを通じて蓄積させられ得るため、第１のスイッチサブ回路および第２のスイッチサブ回路の少なくとも１つが少なくとも１つのコンデンサを備え、コンデンサが負荷への電荷注入を緩和する。後者のノイズ源は時にクロックフィードスルーと称される。様々な実施形態において、トランジスタ容量を負荷に一致させる手段としてパススルートランジスタのゲート－ドレイン接合にわたって１つまたは複数のコンデンサを配置することによって、ノイズ緩和が達成され得る。様々な実施形態において、コンデンサは、容量を一致させ、それ故システムにおける負荷への過剰電荷注入を緩和または排除する役目をし得る。複数高電圧半導体スイッチを使用する様々な実施形態において、マルチスイッチ構成においてタイミングシーケンスにタンデムスイッチングイベントが発生しないようにスイッチ遷移をタイミング調整することによって、クロックフィードスルーが緩和され得る。
【0021】
量子コンピュータに関連した実施形態において、例の量子コンピュータのイオントラップアーキテクチャは、数千を超える電極量を所有し得るため、様々なイオン輸送動作のためにグリッド領域を含み得る。これらのイオントラップアーキテクチャは、あらゆる個々の電極に対して割り当てられるワイヤボンドおよび物理的なフィードスルー信号線を必要とする相互接続方式を使用し得る。そのような実施形態において、この規模の電極の要件を満たすために、集積スイッチング回路網が、イオン輸送のために必要な波形を分布させかつトラップへ集積される相互接続を圧縮する役目をし、そしてそのような集積スイッチング回路網は高電圧半導体スイッチの１つまたは複数を使用してよい。様々な実施形態において、高電圧半導体スイッチは、信号フィードスルー、相互接続および寄生損失を最小化する一方で増加した電極数を管理するために、量子計算システムの極低温環境内部に配設されてよい。そのような実施形態において、高電圧半導体スイッチは、大規模イオントラップに基づく量子コンピュータに使用され得る集積スイッチング回路網の一部でよい。
【0022】
様々な実施形態において、高電圧半導体スイッチの回路は、高真空かつ極低温（例えば、３００Ｋ超から４Ｋ未満への温度範囲）環境において動作するのに適合し得る。極低温動作は、相補型ＦＥＴおよびダイオードのドーピング密度に下限を課す。様々な実施形態において、７７Ｋから４Ｋ未満への範囲に及ぶ極低温度は、Ｓｉ中の自由キャリアに（冷）熱浴によるエネルギーの低下を経験させる。そのようなエネルギーの低下は、ドーパント原子のそれらの最も近いエネルギー帯（アクセプタおよびドナーにとって、それぞれ原子価または伝導）に関する特性イオン化エネルギーを超えるべきでない。そうでなければ、電荷がそれらの親ドーパント原子によって保持され得、そして自由キャリア電荷伝導が消滅されることになり、これはキャリア凍結と称されてよい。そのような実施形態において、ドーパント種とＳｉエネルギー帯構造との間の対比がドーパントのイオン化エネルギーを決めるので、この要件は、Ｓｉに対するドーパント密度および／またはドーパント種に下限を設定する。
【0023】
様々な実施形態において、高電圧半導体スイッチは、図１に描かれる量子計算システム１００などの量子計算システムに使用されてよい。図１は、一実施形態例による、量子プロセッサが、複数の原子物体（例えば、原子、イオン等）が閉じ込められる原子物体閉込め装置１２０（例えば、イオントラップ等）を備える量子計算システム例１００の概要図を提供する。様々な実施形態において、量子計算システム１００は、計算エンティティ１０および量子コンピュータ１１０を備える。様々な実施形態において、量子コンピュータ１１０は、量子系コントローラ３０および量子プロセッサ１１５を備える。様々な実施形態において、量子系コントローラ３０は、量子プロセッサ１１５を制御するように構成、プログラム等される。一実施形態例において、量子プロセッサ１１５は、複数のキュービット（例えば、論理キュービットへ系統化され得るデータキュービット、補助キュービット等）を備える。様々な実施形態において、量子コンピュータ１１０は、本明細書に記載されるデータベース（図示せず）を含むまたはそれと通信する。例えば、データベースは、１つもしくは複数の有線および／もしくは無線ネットワーク２０を介してコントローラ３０と通信状態にある１つもしくは複数の計算エンティティ１０によって記憶されても、かつ／またはコントローラ３０にローカルなメモリによって記憶されてもよい。
【0024】
様々な実施形態において、量子プロセッサ１１５は、キュービットの量子状態の発展を制御するための手段を備える。例えば、一実施形態例において、量子プロセッサ１１５は、閉込め装置１２０（例えば、イオントラップ）を囲むクライオスタットおよび／もしくは真空チャンバ４０、１つもしくは複数の操作源６０、１つもしくは複数の電圧源５０、ならびに／または１つもしくは複数の光学収集システム７０を備える。例えば、クライオスタットおよび／または真空チャンバ４０は、温度および／または圧力制御チャンバでよい。一実施形態例において、操作源６０によって発生される操作信号は、対応する光路６６（例えば、６６Ａ、６６Ｂ、６６Ｃ）を介してクライオスタットおよび／または真空チャンバ４０の内部（原子物体閉込め装置１２０が設置される）に提供される。一実施形態例において、１つまたは複数の操作源６０は、１つまたは複数のレーザ（例えば、光レーザ、マイクロ波源等）を備えてよい。様々な実施形態において、１つまたは複数の操作源６０は、閉込め装置内の１つまたは複数の原子物体の制御された量子状態発展を操作しかつ／またはもたらすように構成される。様々な実施形態において、原子閉込め装置内の原子物体（例えば、イオントラップ内にトラップされたイオン）は、量子コンピュータ１１０の量子プロセッサ１１５のデータキュービットおよび／または補助キュービットとして作用する。例えば、１つまたは複数の操作源６０が１つまたは複数のレーザを備える一実施形態例において、レーザは、クライオスタットおよび／または真空チャンバ４０内の閉込め装置１２０内にトラップされた原子物体に１つまたは複数のレーザビームを提供してよい。例えば、操作源６０は、原子物体をイオン化するように構成されるレーザビームを発生させかつ／または提供し、量子プロセッサの定められた２状態キュービット空間内の原子物体を初期化し、量子プロセッサの１つまたは複数のキュービットにゲートをかけ、量子プロセッサの１つまたは複数のキュービットの量子状態を読み出す、等してよい。
【0025】
様々な実施形態において、量子コンピュータ１１０は、キュービットによって（例えば、読出し手順中に）発生される光子を収集および／または検出するように構成される光学収集システム７０を備える。光学収集システム７０は、１つまたは複数の光学素子（例えば、レンズ、ミラー、導波管、光ファイバケーブル等）および１つまたは複数の光検出器を備えてよい。様々な実施形態において、光検出器は、フォトダイオード、光電子増倍管、電荷結合素子（ＣＣＤ）センサ、相補型金属酸化膜半導体（ＣＭＯＳ）センサ、微小電気機械システム（ＭＥＭＳ）センサ、および／または量子コンピュータ１１０のキュービットの期待蛍光波長で光を感知できる他の光検出器でよい。様々な実施形態において、検出器は、１つまたは複数のＡ／Ｄ変換器２２５（図２を参照）等を介して量子系コントローラ３０と電子通信状態にあってよい。
【0026】
様々な実施形態において、量子コンピュータ１１０は、１つまたは複数の電圧源５０を備える。例えば、電圧源５０は、複数の電圧ドライバおよび／もしくは電圧源ならびに／または少なくとも１つのＲＦドライバおよび／もしくは電圧源を備えてよい。電圧源５０は、一実施形態例において、閉込め装置１２０の対応するポテンシャル発生要素（例えば、電極）に電気結合されてよい。電気ポテンシャルを変化させることで、イオンを位置または状態間で移動させ得る。様々な実施形態において、電気ポテンシャルをどのように変化させるかは、一定時間にわたって印加すべき１つまたは複数の電圧を特定する波形によって定められてよい。様々な実施形態において、１つまたは複数の電圧源５０は、１つまたは複数の高電圧半導体スイッチを含む回路網を介して電極に結合されてよい。電極に電圧源５０を結合する回路網は、高電圧半導体スイッチの１つまたは複数における１つまたは複数のＦＥＴのゲートになど、バイアス電圧を提供する回路網も含んでよい。電極に電圧源５０を結合する回路網は、高電圧半導体スイッチの１つまたは複数における１つまたは複数のＦＥＴのゲートおよび／またはドレインに１つまたは複数の電圧源を接続する回路網も含んでよい。様々な実施形態において、電極に電圧源５０を結合する回路網は、クライオスタットおよび／もしくは真空チャンバ４０の外側に、クライオスタットおよび／もしくは真空チャンバ４０の内側に、またはクライオスタットおよび／もしくは真空チャンバ４０の内側にも外側にも設置されてよい。電極に電圧源５０を結合する回路網がクライオスタットおよび／または真空チャンバ４０に設置される実施形態において、高電圧半導体スイッチはクライオスタットおよび／または真空チャンバ４０に設置されてよい。様々な実施形態において、１つまたは複数の高電圧半導体スイッチを含め、電極に電圧源５０を結合する回路網は、４ケルビン未満の温度を有し得る、クライオスタットおよび／または真空チャンバにおけるものなど、それらの位置に対する温度で動作することが可能なかつ／または動作するように構成される回路部品から構成されることになる。
【0027】
様々な実施形態において、計算エンティティ１０が、ユーザが量子コンピュータ１１０への入力を（例えば、計算エンティティ１０のユーザインタフェースを介して）提供し、そして量子コンピュータ１１０からの出力を受ける、見る等できるようにするように構成される。計算エンティティ１０は、１つもしくは複数の有線もしくは無線ネットワーク２０を介してならびに／または直接有線および／もしくは無線通信を介して量子コンピュータ１１０の量子系コントローラ３０と通信状態にあってよい。一実施形態例において、計算エンティティ１０は、情報／データ、量子計算アルゴリズムおよび／または回路等を、量子系コントローラ３０が理解および／または実装できる計算言語、実行可能命令、コマンドセット等へ変換、構成、形式化等してよい。例えば、コントローラ３０は、量子コンピュータ１１０の適切な部品によって実行されると、量子コンピュータ１１０による量子回路の実行をもたらすように構成される機械コードレベルコマンドを生成するように構成される。様々な実施形態において、量子回路の実行は、高電圧半導体スイッチの１つまたは複数の端子への電圧を提供および／または制御することを含んでよく、これにより、高電圧半導体スイッチが１つまたは複数の電極にどのように電圧を提供するかを制御し得る。
【0028】
様々な実施形態において、量子系コントローラ３０は、電圧源５０、クライオスタットおよび／もしくは真空チャンバ４０内の温度および圧力を制御するクライオスタットシステムおよび／もしくは真空システム、操作源６０、ならびに／またはクライオスタットおよび／もしくは真空チャンバ４０内の様々な環境条件（例えば、温度、圧力等）を制御する他のシステムを制御するように構成され、かつ／あるいは閉込め装置内の１つまたは複数の原子物体の量子状態の制御された発展を操作しかつ／またはもたらすように構成される。例えば、量子系コントローラ３０は、閉込め装置内の１つまたは複数の原子物体の量子状態の制御された発展により量子回路および／またはアルゴリズムを実行させてよい。例えば、量子系コントローラ３０は、コヒーレントシェルビングから成る読出し手順を、場合により量子回路および／またはアルゴリズムを実行することの一部として行わせてよい。追加的に、量子系コントローラ３０は、光学収集システム７０からかつ量子コンピュータ１１０のキュービットの量子状態の読出しに対応して入力データを通信および／または受信するように構成される。様々な実施形態において、閉込め装置内に閉じ込められた原子物体は量子コンピュータ１１０のキュービットとして使用される。
【0029】
様々な実施形態において、量子コンピュータ１１０は、量子系コントローラ３０および量子プロセッサ１１５を備える。量子系コントローラ３０は、量子プロセッサ１１５の様々な部品を制御するように構成される。
【0030】
様々な実施形態において、量子系コントローラ３０は、量子系コントローラ３０が光学収集システム７０によって捕捉および／または生成された入力データを受信するように構成されるように光学収集システム７０と通信状態にある。様々な実施形態において、量子系コントローラ３０は、クライオスタットおよび／もしくは真空チャンバ４０内の温度および圧力を制御するクライオスタットシステムおよび／もしくは真空システム、冷却システム、ならびに／またはクライオスタットおよび／もしくは真空チャンバ４０内の環境条件（例えば、温度、湿度、圧力等）を制御する他のシステムを制御するように更に構成される。
【0031】
図２に図示されるように、様々な実施形態において、量子系コントローラ３０は、処理要素２０５、メモリ２１０、ドライバコントローラ要素２１５、通信インタフェース２２０、アナログデジタル（Ａ／Ｄ）変換器要素２２５等を含む様々な量子系コントローラ要素を備えてよい。様々な実施形態において、量子系コントローラ３０は、Ａ／Ｄ変換器２２５を介して光学収集システムによって生成された入力データを受信するように構成される。様々な実施形態において、処理要素２０５は、本明細書に記載されるように動作するように構成される。
【0032】
様々な実施形態において、処理要素２０５は、プログラマブル論理デバイス（ＣＰＬＤ）、マイクロプロセッサ、コプロセッシングエンティティ、特定用途向け命令セットプロセッサ（ＡＳＩＰ）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理アレイ（ＰＬＡ）、ハードウェアアクセラレータ、他の処理要素および／または回路網等などの処理要素から成る。回路網という用語は、完全ハードウェア実施形態またはハードウェアおよびコンピュータプログラム製品の組合せを指し得る。一実施形態例において、量子系コントローラ３０の処理要素２０５はクロックを備えかつ／またはクロックと通信状態にある。
【0033】
様々な実施形態において、メモリ２１０は、ハードディスク、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＭＭＣ、ＳＤメモリカード、メモリスティック、ＣＢＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭ、ＲＲＡＭ、ＳＯＮＯＳ、レーストラックメモリ、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＦＰＭ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＲＤＲＡＭ、ＲＩＭＭ、ＤＩＭＭ、ＳＩＭＭ、ＶＲＡＭ、キャッシュメモリ、レジスタメモリ等の１つまたは複数などの揮発性および／または不揮発性メモリ記憶装置などの非一時的メモリから成る。様々な実施形態において、メモリ２１０は、量子アルゴリズムおよび／または回路を実行させるために実行されるべきコマンドのキュー（例えば、実行可能キュー）、量子コンピュータのキュービットに対応するキュービットレコード（例えば、キュービットレコードデータストア、キュービットレコードデータベース、キュービットレコードテーブル等に）、校正表、コンピュータプログラムコード（例えば、１つまたは複数のコンピュータ言語、専用量子系コントローラ言語等で）等を記憶してよい。一実施形態例において、メモリ２１０に記憶されたコンピュータプログラムコードの少なくとも一部分の実行（例えば、処理要素２０５による）により、量子系コントローラ３０に対して、量子プロセッサ１１５に量子回路の少なくとも一部分を行い、１つまたは複数のキュービットレジストリを更新する等させるように構成される１つまたは複数のコマンドのセットを生成するための１つまたは複数のステップ、動作、プロセス、手順等を行わせる。一実施形態例において、メモリ２１０に記憶されたコンピュータプログラムコードの少なくとも一部分の実行により、量子系コントローラ３０に１つまたは複数のコマンドを行わせる。
【0034】
様々な実施形態において、ドライバ量子系コントローラ要素２１５は、１つまたは複数のドライバおよび／または各々１つもしくは複数のドライバを制御するように構成される量子系コントローラ要素を含む。様々な実施形態において、ドライバ量子系コントローラ要素２１５は、ドライバおよび／またはドライバコントローラを備えてよい。例えば、ドライバコントローラは、量子系コントローラ３０によって生成、スケジュールおよび実行される実行可能命令、コマンド等に従って１つまたは複数の対応するドライバを動作させるように構成されてよい。例えば、処理要素２０５は、第１のドライバによって行われるべき１つまたは複数のコマンドを生成してよい。
【0035】
様々な実施形態において、ドライバコントローラ要素２１５は、量子系コントローラ３０が電圧源５０、操作源６０、冷却システム、真空システム等を動作させることを可能にする。様々な実施形態において、ドライバは、閉込め装置１２０のトラッピングポテンシャルを維持および／もしくは制御するために使用される電極に印加される電流および／もしくは電圧の流れを制御するための（例えば、１つもしくは複数の電圧源５０を動作させかつ／もしくは制御するように構成される）ドライバ（ならびに／または閉込め装置のポテンシャル発生要素にドライバアクションシーケンスを提供するための他のドライバ）、レーザドライバ（例えば、１つまたは複数の操作源６０を動作させかつ／または制御するように構成される）、真空部品ドライバ、クライオスタットおよび／または真空システム部品ドライバ、冷却システムドライバ等でよい。
【0036】
ドライバが電極に印加される電流および／または電圧の流れを制御する様々な実施形態において、ドライバコントローラ要素２１５は高電圧半導体スイッチを制御してよい。例えば、高電圧半導体スイッチの制御は、ＦＥＴのゲート、ソースおよび／またはドレインに印加される電圧の差を制御することを含め、ＦＥＴの１つまたは複数に印加される電圧を制御することによってでよい。様々な実施形態において、電圧の制御は、スイッチング回路網などの高電圧半導体スイッチ（図には描かれず）に接続される付加回路を通してでよく、その一例が、２０２１年７月１日出願の米国出願第１７／３０５，２０１号に記載されており、同出願の内容全体が参照により本明細書に組み込まれる。
【0037】
様々な実施形態において、ドライバコントローラ要素２１５の各々は、システム内のエンドポイント（例えば、操作源６０の部品、電圧源５０（高周波電圧源、任意波形発生器（ＡＷＧ）、ダイレクトデジタルシンセサイザ（ＤＤＳ）および／または他の波形発生器）の部品、冷却および／または真空システムの部品、光学収集システム７０の部品等）に相当する。量子コンピュータ１１０内の各エンドポイントは個々のハードウェア制御を表す。各エンドポイントは、様々な実施形態において、それ自体の容認されたマイクロコマンドのセットを有してよい。例としては、ダイレクトデジタルシンセサイザ（ＤＤＳ）などの電圧源５０、光電子増倍管（ＰＭＴ）などの光学収集システム７０の部品、レーザドライバおよび／もしくは光変調器スイッチなどの操作源６０の部品、ならびに／または汎用出力（ＧＰＯ）を含むが、これに限定されない。ＤＤＳに対する個々のコマンドは、それによって発生される制御信号の電力レベル、周波数および位相を設定することを可能にする。ＰＭＴインタフェースに対するコマンドには、様々な実施形態において、光子計数開始／停止および計数のリセットを含む。ＧＰＯエンドポイントに対するコマンドには、１つまたは複数の出力線を設定および／またはクリアすることを含む。これらの出力線は、量子回路の実行と同期される方式で外部ハードウェアを制御するために使用できる。
【0038】
様々な実施形態において、量子系コントローラ３０は、１つまたは複数の光受信機部品（例えば、光学収集システム７０の）から信号を通信および／または受信するための手段を備える。例えば、量子系コントローラ３０は、１つまたは複数の光受信機部品（例えば、光学収集システム７０の光検出器）、校正センサ等から信号を受信するように構成される１つまたは複数のアナログデジタル（Ａ／Ｄ）変換器要素２２５を備えてよい。様々な実施形態において、Ａ／Ｄ変換器要素２２５は、光学収集システム７０の１つまたは複数の光受信機部品によって発生された受信信号を変換することによって生成される入力データをメモリ２１０に書き込むように構成される。
【0039】
様々な実施形態において、量子系コントローラ３０は、例えば計算エンティティ１０とインタフェースおよび／または通信するための通信インタフェース２２０を備えてよい。例えば、量子系コントローラ３０は、計算エンティティ１０から実行可能命令、コマンドセット等を受信し、そして量子コンピュータ１１０から（例えば、光学収集システム７０から）受信される出力および／または同出力を処理した結果を計算エンティティ１０に提供するための通信インタフェース２２０を備えてよい。様々な実施形態において、計算エンティティ１０および量子系コントローラ３０は、直接有線および／もしくは無線接続を介してならびに／または１つもしくは複数の有線および／もしくは無線ネットワーク２０を介して通信してよい。
【0040】
図３は、本開示の実施形態と併せて使用できる計算エンティティ例１０を表す例示的な概要図を提供する。様々な実施形態において、計算エンティティ１０は、ユーザが量子コンピュータ１１０への入力を（例えば、計算エンティティ１０のユーザインタフェースを介して）提供し、そして量子コンピュータ１１０からの出力を受ける、見る、分析する等できるようにするように構成される古典（例えば、半導体ベースの）コンピュータである。様々な実施形態において、量子回路が作成および／または実行されるため、高電圧半導体スイッチが有効または無効にされる（例えば、オンまたはオフにされる）ことを必要とし得る結果になる入力をユーザが提供し得るときなど、ユーザが計算エンティティ１０を使用して、１つまたは複数の高電圧半導体スイッチを直接的または間接的に制御し得る量子コンピュータ１１０への入力を提供してよい。例えば、様々な実施形態において、高電圧半導体スイッチは、量子プロセッサ１１５の一部として使用されるイオントラップの電極への電圧の印加（例えば、電圧源５０による）を制御する。理解されるべきであるが、高電圧半導体スイッチの様々な実施形態は、各種の他の応用に使用され得る。
【0041】
図３に図示されるように、計算エンティティ１０は、アンテナ３１２、送信機３０４（例えば、無線）、受信機３０６（例えば、無線）および、それぞれ送信機３０４に信号を提供し、受信機３０６から信号を受け取る処理要素３０８を含むことができる。それぞれ送信機３０４に提供されるおよび受信機３０６から受け取られる信号には、量子系コントローラ３０、他の計算エンティティ１０等などの様々なエンティティと通信するために適用可能な無線システムのエアインタフェース規格に従って情報／データを信号伝送することを含み得る。計算エンティティ１０は、ネットワークインタフェース３２０を含むことができ、量子系コントローラ３０、他の計算エンティティ１０等などの様々なエンティティと通信するために適用可能なネットワークシステムのインタフェース規格に従って信号を提供および信号を受信し得る。
【0042】
これに関しては、計算エンティティ１０は、１つまたは複数のエアインタフェース規格、通信プロトコル、変調型およびアクセス型で動作することが可能であり得る。例えば、計算エンティティ１０は、ファイバ分散データインタフェース（ＦＤＤＩ）、デジタル加入者回線（ＤＳＬ）、イーサネット、非同期転送モード（ＡＴＭ）、フレームリレー、データオーバーケーブルサービスインタフェース仕様（ＤＯＣＳＩＳ）または任意の他の有線伝送プロトコルなどの、有線データ伝送プロトコルを使用して通信を受信および／または提供するように構成されてよい。同様に、計算エンティティ１０は、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、符号分割多元接続２０００（ＣＤＭＡ２０００）、ＣＤＭＡ２０００ １Ｘ（１ｘＲＴＴ）、広帯域符号分割多元接続（ＷＣＤＭＡ）、移動通信のためのグローバルシステム（ＧＳＭ）、ＧＳＭ進化のための拡張データレート（ＥＤＧＥ）、時分割同期符号分割多元接続（ＴＤ－ＳＣＤＭＡ）、ロングタームエボリューション（ＬＴＥ）、進化ユニバーサル地上無線アクセスネットワーク（Ｅ－ＵＴＲＡＮ）、進化データ最適化（ＥＶＤＯ）、高速パケットアクセス（ＨＳＰＡ）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）、ＩＥＥＥ８０２．１１（Ｗｉ－Ｆｉ）、Ｗｉ－Ｆｉダイレクト、８０２．１６（ＷｉＭＡＸ）、超広帯域（ＵＷＢ）、赤外線（ＩＲ）プロトコル、近距離無線通信（ＮＦＣ）プロトコル、Ｗｉｂｒｅｅ、ブルートゥースプロトコル、ワイヤレスユニバーサルシリアルバス（ＵＳＢ）プロトコルおよび／または任意の他の無線プロトコルなどの、各種のプロトコルのいずれかを使用して無線外部通信ネットワーク介して通信するように構成されてよい。計算エンティティ１０は、そのようなプロトコルおよび規格を使用して、ボーダーゲートウェイプロトコル（ＢＧＰ）、動的ホスト構成プロトコル（ＤＨＣＰ）、ドメインネームシステム（ＤＮＳ）、ファイル転送プロトコル（ＦＴＰ）、ハイパーテキスト転送プロトコル（ＨＴＴＰ）、ＨＴＴＰオーバーＴＬＳ／ＳＳＬ／Ｓｅｃｕｒｅ、インターネットメッセージアクセスプロトコル（ＩＭＡＰ）、ネットワークタイムプロトコル（ＮＴＰ）、簡易メール転送プロトコル（ＳＭＴＰ）、テルネット、トランスポート層セキュリティ（ＴＬＳ）、セキュアソケットレイヤ（ＳＳＬ）、インターネットプロトコル（ＩＰ）、伝送制御プロトコル（ＴＣＰ）、ユーザデータグラムプロトコル（ＵＤＰ）、データグラム輻輳制御プロトコル（ＤＣＣＰ）、ストリーム制御伝送プロトコル（ＳＣＴＰ）、ハイパーテキストマークアップ言語（ＨＴＭＬ）等を用いて通信してよい。
【0043】
これらの通信規格およびプロトコルを介して、計算エンティティ１０は、非構造化付加サービス情報／データ（ＵＳＳＤ）、ショートメッセージサービス（ＳＭＳ）、マルチメディアメッセージサービス（ＭＭＳ）、デュアルトーン多重周波数信号（ＤＴＭＦ）および／または加入者識別モジュールダイヤラ（ＳＩＭダイヤラ）などの概念を使用して様々な他のエンティティと通信できる。計算エンティティ１０は、そのファームウェア、ソフトウェア（例えば、実行可能命令、アプリケーション、プログラムモジュールを含む）およびオペレーティングシステムへの、例えば変更、アドオンおよび更新をダウンロードすることもできる。
【0044】
計算エンティティ１０は、１つまたは複数のユーザ入出力インタフェース（例えば、処理要素３０８に結合されるディスプレイ３１６および／またはスピーカ／スピーカドライバならびに処理要素３０８に結合されるタッチスクリーン、キーボード、マウスおよび／またはマイクロホン）を備えるユーザインタフェースデバイスも備えてよい。例えば、ユーザ出力インタフェースは、計算エンティティ１０上で実行しかつ／またはそれを介してアクセス可能で、情報／データの表示または可聴提示をもたらしかつ１つまたは複数のユーザ入力インタフェースを介するそれとの対話のための、アプリケーション、ブラウザ、ユーザインタフェース、インタフェース、ダッシュボード、スクリーン、ウェブページ、ページ、および／または本明細書において互換的に使用される同様の語を提供するように構成されてよい。ユーザ入力インタフェースは、キーパッド３１８（ハードもしくはソフト）、タッチディスプレイ、音声／言語もしくは動作インタフェース、スキャナ、リーダまたは他の入力デバイスなど、計算エンティティ１０がデータを受信できるようにする多数のデバイスのいずれかを備えることができる。キーパッド３１８を含む実施形態において、キーパッド３１８は、従来の数字（０～９）および関連キー（＃、＊）、ならびに計算エンティティ１０を動作させるために使用される他のキーを含む（またはその表示を与える）ことができ、かつ英字キーの一式、または英数字キーの一式を提供するために起動され得る一組のキーを含んでよい。入力を提供することに加えて、ユーザ入力インタフェースは、例えば、スクリーンセーバおよび／またはスリープモードなどの或る機能を起動または停止させるために使用できる。そのような入力を通じて、計算エンティティ１０は情報／データ、ユーザ対話／入力等を収集できる。
【0045】
計算エンティティ１０は、揮発性記憶装置もしくはメモリ３２２および／または不揮発性記憶装置もしくはメモリ３２４も含むことができ、それは組み込むことができかつ／または取り外し可能でよい。例えば、不揮発性メモリは、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＭＭＣ、ＳＤメモリカード、メモリスティック、ＣＢＲＡＭ、ＰＲＡＭ、ＦｅＲＡＭ、ＲＲＡＭ、ＳＯＮＯＳ、レーストラックメモリ等でよい。揮発性メモリは、ＲＡＭ、ＤＲＡＭ、ＳＲＡＭ、ＦＰＭ ＤＲＡＭ、ＥＤＯ ＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＲＤＲＡＭ、ＲＩＭＭ、ＤＩＭＭ、ＳＩＭＭ、ＶＲＡＭ、キャッシュメモリ、レジスタメモリ等でよい。揮発性および不揮発性記憶装置またはメモリは、計算エンティティ１０の機能を実装するために、データベース、データベースインスタンス、データベース管理システムエンティティ、データ、アプリケーション、プログラム、プログラムモジュール、スクリプト、ソースコード、オブジェクトコード、バイトコード、コンパイル済みコード、解釈済みコード、機械コード、実行可能命令等を記憶できる。
【0046】
図４は、一実施形態例に従って使用され得るスイッチ回路のブロック図を提供する。様々な実施形態において、高電圧半導体スイッチ４００が１つまたは複数のスイッチサブ回路から構成されてよい。例えば、図４の実施形態は、第１のスイッチサブ回路４１０Ａおよび第２のスイッチサブ回路４１０Ｂを備える。様々な実施形態において、スイッチサブ回路４１０は、１つまたは複数のＦＥＴ回路４２０から構成されてよい。図４に描かれる実施形態において、第１のスイッチサブ回路４１０Ａは第１のＦＥＴ回路４２０Ａから構成され、そして第２のスイッチサブ回路４１０Ｂは第２のＦＥＴ回路４２０Ｂから構成される。高電圧半導体スイッチ４００、スイッチサブ回路４１０およびＦＥＴ回路４２０の各々の電気部品の様々な実施形態が本明細書に更に述べられるが、抵抗器、コンデンサ、インダクタ、ダイオード、トランジスタ等を含め、高電圧半導体スイッチ４００、スイッチサブ回路４１０およびＦＥＴ回路４２０の各々に付加電気部品（描かれず）があってよい。
【0047】
様々な実施形態において、高電圧半導体スイッチ４００は、電圧源５０の他にイオントラップの電極に高電圧半導体スイッチ４００を接続することになる入出力端子を含め、付加電気部品および／または回路（描かれず）を含むことになる。様々な実施形態において、１つの高電圧半導体スイッチ４００が電極の全てと接続して（例えば、電気通信状態にあって）よい。代替的に、他の様々な実施形態において、１つの高電圧半導体スイッチ４００が単一の電極に接続してよく、または電極の全てでなく一部と接続して（例えば、電気通信状態にあって）よい。本明細書に更に述べられるように、高電圧半導体スイッチ４００の制御は、各スイッチサブ回路４１０および／または更に各ＦＥＴ回路４２０に印加される電圧を含め、高電圧半導体スイッチ４００の入力端子（描かれず）に印加され、その一部がイネーブルまたはディスエーブル信号として作用し得る電圧を制御することによって達成されてよい。
【0048】
図５Ａおよび図５Ｂは各々、高電圧半導体スイッチ４００の様々な実施形態例に従って使用され得るＦＥＴ回路４２０の異なる実施形態の概要図を提供する。図５Ａは、２つのｐチャネルＦＥＴ（例えば、５２５Ａ、５２５Ｂ）から構成されるＦＥＴ回路５２０Ａの概要図を提供し、そして図５Ｂは、２つのｐチャネルＦＥＴ（例えば、５２５Ａ、５２５Ｂ）および２つのコンデンサ（例えば、５２９Ａ、５２９Ｂ）から構成されるＦＥＴ回路５２０Ｂの概要図を提供する。様々な例において、コンデンサは、負荷リアクタンスを整合させるために使用されてよい。
【0049】
図５Ａおよび図５Ｂの各々に描かれる実施形態において、第１のＦＥＴ５２５Ａのゲートは、第２のＦＥＴ５２５Ｂのゲートに接続される他に、ゲートへの電圧が印加されてよい、ＶＧＡＴＥ５３０として描かれる端子に向けられる。図５Ａおよび図５Ｂの各々における実施形態に同じく描かれるように、第１のＦＥＴ５２５Ａのソースは第２のＦＥＴ５２５Ｂのソースに接続される。各ＦＥＴのドレインは、それぞれの端子に向けられる。例えば、第１のＦＥＴ５２５Ａのドレインは、ＦＥＴ回路５２０Ａへの入力電圧が印加されてよい、ＶＩＮ５８０として描かれる端子に接続され、そして第２のＦＥＴ５２５Ｂのドレインは、ＦＥＴ回路５２０Ａの出力が接続されてよい、ＶＯＵＴ５９０として描かれる端子に接続される。図５Ａおよび図５Ｂに描かれる実施形態において、各ＦＥＴをｐチャネルＦＥＴとして描くが、ＦＥＴの１つまたは複数がｎチャネルＦＥＴ（図５Ａまたは図５Ｂには描かれず）でもよい。
【0050】
図５Ｂに描かれる実施形態において、ＦＥＴ回路５２０Ｂは、１つまたは複数のコンデンサ５２９の付加回路網から構成される。例えば、図５Ｂにおいて、第１のコンデンサ５２９Ａが第１のＦＥＴ５２５Ａのゲートおよび入力端子ＶＩＮ５８０に接続され、そして第２のコンデンサ５２９Ｂが第２のＦＥＴ５２５Ｂのゲートおよび出力端子ＶＯＵＴ５９０に接続され、そしてゲートおよびコンデンサは全て図５Ｂに描かれるように共に接続される。様々な実施形態において、そのようなコンデンサは、種々の負荷に合わせて高電圧半導体スイッチを調整するために使用されても、かつ／または高電圧半導体スイッチ４００の容量を平衡させるために使用されてもよい。例えば、そのようなコンデンサは、スイッチグリッチおよび／または他のスイッチ関連のノイズを低減させるように負荷容量を高電圧半導体スイッチの容量と整合させるように構成されてよい。様々な実施形態において、そのようなコンデンサのサイズは、回路を最適化するように選ばれてよい。例えば、大きなコンデンサ値ほど出力スイッチグリッチ振幅を減少させ得るが、スイッチターンオンおよびターンオフ時間を遅らせもし得る。コンデンサ値の決定は、一例では低精度を許容しつつ速度のために構成され得るなどの、異なって構成され得るシステムにおいてなど、負荷および／または応用に応じて異なり得る。追加の実施形態において、コンデンサは、ＡＣグランドに連結されてよい出力負荷コンデンサ（描かれず）に基づいて構成、調整および／またはサイズ設定されてよい。様々な実施形態（例えば、図４に描かれる実施形態）において、高電圧半導体スイッチ４００は２つ以上のＦＥＴ回路４２０を有してよく、そして第１のＦＥＴ回路４２０Ａにおけるコンデンサは第２のＦＥＴ回路４２０Ｂにおけるコンデンサと異なってよい。そのような差異は、そのようなコンデンサからの補償など、全内部容量を平衡させるためでよい。様々な実施形態において、全内部容量のそのような平衡化は、容量不均衡のためであったかもしれない電荷注入を緩和または排除し得る。２つ以上の高電圧半導体スイッチを使用する様々な実施形態において、そのようなコンデンサは、量子系１００における電極の負荷などの負荷に合わせて各スイッチを調整するために各高電圧半導体スイッチ間で異なってよい。第１のコンデンサ５２９Ａおよび第２のコンデンサ５２９Ｂの各々が個々の電気部品として描かれるのに対して、各々は、直列に、並列にまたは直並列に配置される１つまたは複数の電気部品を表し得る。したがって、図５Ｂの実施形態は、付加電気部品がどのようにＦＥＴ回路５２０に含まれて接続され得るかの一例である。
【0051】
図６は、一実施形態例に従って使用され得るスイッチサブ回路の一部分の概要図を描く。図６に描かれる実施形態のスイッチサブ回路６１０はスイッチサブ回路４１０の一実施形態である。スイッチサブ回路６１０において、上記した方式で接続されるｐチャネルの第１のＦＥＴ６２５Ａおよびｐチャネルの第２のＦＥＴ６２５Ｂから構成される単一のＦＥＴ回路６２０があり、各ＦＥＴのゲート同士が接続され、各ＦＥＴのソース同士が接続され、そして各ＦＥＴのドレインが入力端子（例えば、ＶＩＮ６８０）か出力端子（例えば、ＶＯＵＴ６９０）かに接続される。図６の実施形態が単一のＦＥＴ回路６２０を描くのに対して、図７に描かれる実施形態を含むがこれに限定されず、他の実施形態はスイッチサブ回路に２つ以上のＦＥＴ回路を含んでよい。追加的に、スイッチサブ回路６１０は、トランジスタ、コンデンサおよび抵抗器を含むがこれに限定されない、描かれていない付加電気部品を含んでよい。
【0052】
図７は、一実施形態例に従って使用され得るスイッチサブ回路の一部分の概要図を提供する。図６と対照的に、図７に描かれる実施形態は、スイッチサブ回路７１０の一部分に２つ以上のＦＥＴ回路（すなわち、第１のＦＥＴ回路７２０Ａ１および第２のＦＥＴ回路７２０Ａ２）を描き、具体的には２つのＦＥＴ回路（例えば、７２０Ａ１、７２０Ａ２）を描いている。他の様々な実施形態が、３つ以上のＦＥＴ回路を並列に有してもよい。スイッチサブ回路７１０は、トランジスタ、コンデンサおよび抵抗器を含むがこれに限定されない、描かれていない付加電気部品を含んでよい。図７に描かれる実施形態において、第１のＦＥＴ回路７２０Ａ１および第２のＦＥＴ回路７２０Ａ２は並列に接続される。したがって、描かれるように、第１のＦＥＴ回路７２０Ａ１の各第１のＦＥＴ７２５Ａ１および第２のＦＥＴ７２５Ｂ１のゲートならびに第２のＦＥＴ回路７２０Ａ２の第１のＦＥＴ７２５Ａ２および第２のＦＥＴ７２５Ｂ２のゲートが共に接続され、そしてＶＧＡＴＥ７３０として描かれるゲート電圧入力端子にも接続される。第１のＦＥＴ回路７２０Ａ１の第１のＦＥＴ７２５Ａ１のドレインおよび第２のＦＥＴ回路７２０Ａ２の第１のＦＥＴ７２５Ａ２のドレインとして描かれる各ＦＥＴ回路の入力端子は、入力端子ＶＩＮ７８０において共に接続される。第１のＦＥＴ回路７２０Ａ１の第２のＦＥＴ７２５Ｂ１のドレインおよび第２のＦＥＴ回路７２０Ａ２の第２のＦＥＴ７２５Ｂ２のドレインとして描かれる各ＦＥＴ回路の出力端子は、出力端子ＶＯＵＴ７９０において共に接続される。図７に描かれる実施形態は、２つのＦＥＴ回路（例えば、７２０Ａ１、７２０Ａ２）が並列に接続されるスイッチサブ回路７１０である。様々な実施形態において、１つまたは複数のスイッチサブ回路（例えば、４１０Ａ、４１０Ｂ）が、並列に接続される２つ以上のＦＥＴ回路を有してよい。
【0053】
高電圧半導体スイッチ４００の様々な実施形態において、或るスイッチサブ回路４１０におけるＦＥＴ回路４２０の数は、或るスイッチサブ回路４１０におけるＦＥＴ回路４２０の数と同じでよく、またはそれとは異なってよい。高電圧半導体スイッチ４００の一実施形態例（描かれず）において、第１のスイッチサブ回路４１０Ａは１つの第１のＦＥＴ回路４２０Ａから構成されてよく、そして第２のスイッチサブ回路４１０Ｂは２つのＦＥＴ回路４２０（例えば第２のＦＥＴ回路４２０Ｂおよび第３のＦＥＴ回路（図示せず））から構成されてよい。そのような実施形態において、第１のスイッチサブ回路４１０ＡにおけるＦＥＴ回路４２０に対する第２のスイッチサブ回路４１０ＢにおけるＦＥＴ回路４２０の比率は１より大きな数である。例えば、様々な実施形態において、第１のスイッチサブ回路４１０ＡにおけるＦＥＴ回路４２０の数に対する第２のスイッチサブ回路４１０ＢにおけるＦＥＴ回路４２０の数の比率は１０対１でよく、または１６７対８０でよい。他の様々な実施形態において、第１のスイッチサブ回路４１０ＡにおけるＦＥＴ回路４２０に対する第２のスイッチサブ回路４１０ＢにおけるＦＥＴ回路４２０の比率は１より小さくてよい。様々な実施形態において、ＦＥＴ回路４２０ＡにおけるＦＥＴは全てｐチャネルＦＥＴでよく、そしてＦＥＴ回路４２０ＢにおけるＦＥＴは全てｎチャネルＦＥＴでよい。全てｐチャネルＦＥＴを使用する様々な実施形態において、様々なＦＥＴ回路は、ＦＥＴ回路の各々が高電圧半導体スイッチ４００で実装される異なるイネーブル論理で導通し得るように、異なる電圧シフトトランジスタに接続されてよい。様々な実施形態において、スイッチサブ回路４１０の各々における各ＦＥＴのサイズは同じサイズでよく、または異なるサイズでよい。ＦＥＴのサイズはＦＥＴのインピーダンスでよく、かつ／またはＦＥＴの電圧および／もしくは電流特性でよい。異なってサイズ設定されたＦＥＴは、異なるチャネルサイズなどの異なる物理特性を有してよい。
【0054】
様々な実施形態において、ＦＥＴ回路４２０Ａの数に対するＦＥＴ回路４２０Ｂの数の比率は乗数とも称されてよく、そして使用される比率は、負荷に基づいて決定されてよい。これらの実施形態の一部は、高電圧半導体スイッチにおけるＦＥＴの各々に対して１つのＦＥＴサイズが使用される高電圧半導体スイッチのためでよい。例えば、高電圧半導体スイッチは、より高容量の負荷に対して、より高い比率を有してよい。様々な実施形態において、使用する比率はシミュレーションを介して決定されてよく、または経験的に導出されてよい。比率を決定するためにシミュレーションを使用する様々な実施形態において、シミュレーションは、負荷、高電圧半導体スイッチと負荷との間の電気回路網、負荷に提供されることになる信号、および高電圧半導体スイッチの各電気部品の特定のモデルを分析してよい。そのようなシミュレーションの１つまたは複数を通じて、比率が決定されてよい。様々な実施形態において、比率の決定は所望の応答に基づいてよい。様々な実施形態において、１つのサイズのＦＥＴしか使用しないわけではないものなど、前記した比率は、使用されるＦＥＴのサイズに対して追加的に調節される必要があってよい。大きなサイズのＦＥＴほど大きな負荷の駆動を可能にし得る。高電圧半導体スイッチ内の大きな、または異なるサイズのＦＥＴは、比率がＦＥＴサイズおよび負荷に鑑みて設定されることを可能にし得、それはインピーダンス整合のための回路を構成するためであり得る。異なってサイズ設定されるＦＥＴは、インピーダンス整合に対処する付加電気部品とも関連付けられてよい。
【0055】
様々な実施形態において、高電圧半導体スイッチ４００におけるＦＥＴ回路４２０の数が多い（または少ない）ほど高電圧半導体スイッチ４００を通過する信号の減衰を改善し（または悪化させ）得るが、それは、高電圧半導体スイッチ４００を通過する信号の信号遅延も増加させ（または減少させ）得る。様々な実施形態において、ＦＥＴ回路４２０の数が多いほどＦＥＴ４２５の数を増加させ、これにより、大容量が長充放電時間を必要とするため信号遅延を増加させ得るが、ここでＦＥＴの数が多いために容量、特に各ＦＥＴのゲートとソースとの間の容量が大きくなる。したがって、信号が高電圧半導体スイッチ４００の入力端子から通る時間から信号が出力端子に到達する時間までは、ＦＥＴ回路４２５の数を増加（または減少）させることによって増加（または低下）され得る。その上、減衰および信号遅延は、高電圧半導体スイッチを通過する信号の周波数と共に変化し得る。特定の周波数において特定の減衰および／または遅延時間を所望する実施形態において、ＦＥＴ回路４２５の総数は、所望の減衰および／または遅延時間において特定の比率を達成するように選ばれてよい。様々な実施形態において、ＦＥＴ回路４２５の総数を決定することは、様々な周波数において信号遅延および減衰に対処するためにシミュレーションされてよい。
【0056】
図８は、一実施形態例に従って使用され得るスイッチ回路の概要図を提供する。様々な実施形態において、高電圧半導体スイッチ８００は、２つのスイッチサブ回路（例えば、８１０Ａ、８１０Ｂ）から構成されてよい。スイッチサブ回路８１０Ａ、８１０Ｂの各々は、１つまたは複数のＦＥＴ回路（例えば、第１のスイッチサブ回路８１０Ａのための第１のＦＥＴ回路８２０Ａ、第２のスイッチサブ回路８１０Ｂのための第２のＦＥＴ回路８２０Ｂ）から構成されてよい。図８において、第１のスイッチサブ回路８１０Ａは第１のＦＥＴ回路８２０Ａから構成され、そして第２のスイッチサブ回路８１０Ｂは第２のＦＥＴ回路８２０Ｂから構成される。図８に描かれるように、第１のＦＥＴ回路８２０Ａは、ゲート同士が接続されかつソース同士が接続される２つのｐチャネルＦＥＴ（すなわち、第１のＦＥＴ８２５Ａおよび第２のＦＥＴ８２５Ｂ）の他にゲートが２つのｐチャネルＦＥＴ（第１のＦＥＴ８２５Ａおよび第２のＦＥＴ８２５Ｂ）のソースに接続されるｐチャネルＦＥＴ８２８Ａから構成され、そして第２のＦＥＴ回路８２０Ｂは、ゲート同士が接続されかつソース同士が接続される２つのｎチャネルＦＥＴ（第３のＦＥＴ８２５Ｃおよび第４のＦＥＴ８２５Ｄ）の他にゲートが２つのｎチャネルＦＥＴ（第３のＦＥＴ８２５Ｃおよび第４のＦＥＴ８２５Ｄ）のソースに接続されるｎチャネルＦＥＴ８２８Ｂから構成される。高電圧半導体スイッチ８００の様々な実施形態において、ＦＥＴ８２８Ａおよび８２８Ｂは、電圧シフトトランジスタ（例えば、第１の電圧シフトＦＥＴ８２８Ａおよび第２の電圧シフトＦＥＴ８２８Ｂ）と称されてよい。第１のＦＥＴ回路８２０Ａの第１および第２のＦＥＴ８２５Ａ、８２５Ｂの接続されたゲートはゲート端子ＶＧＡＴＥ８３０Ａに接続され、そして第２のＦＥＴ回路８２０Ｂの第３および第４のＦＥＴ８２５Ｃ、８２５Ｄの接続されたゲートはゲート端子ＶＧＡＴＥ８３０Ｂに接続される。様々な実施形態において、ゲート端子ＶＧＡＴＥ８３０ＡおよびＶＧＡＴＥ８３０Ｂは接続されてよく、または代替的に、これらは接続されなくてもよい。第１のＦＥＴ回路８２０Ａの第１のＦＥＴ８２５Ａのドレインは入力端子ＶＩＮ８８０Ａに接続され、そして第２のＦＥＴ回路８２０Ｂの第４のＦＥＴ８２５Ｄのドレインは入力端子ＶＩＮ８８０Ｂに接続される。様々な実施形態において、第１の電圧シフトＦＥＴ８２８Ａは、そのドレイン端子８６０Ａおよびそのソース端子８６０Ｂにおいて高電圧半導体スイッチ８００における付加電気部品に接続される。様々な実施形態において、第２の電圧シフトＦＥＴ８２８Ｂは、そのドレイン端子８６０Ｃおよびそのソース端子８６０Ｄにおいて高電圧半導体スイッチ８００における付加電気部品に接続される。様々な実施形態において、入力端子ＶＩＮ８８０ＡおよびＶＩＮ８８０Ｂは接続されてよく、または代替的に、これらは接続されなくてもよい。第１のＦＥＴ回路８２０Ａの第２のＦＥＴ８２５Ｂのドレインは出力端子ＶＯＵＴ８９０に接続され、そして第２のＦＥＴ回路８２０Ｂの第３のＦＥＴ８２５Ｃのドレインも出力端子ＶＯＵＴ８９０に接続される。代替の実施形態において、第１および第２のＦＥＴ回路８２０Ａ、８２０Ｂの各々の出力は接続されなくてよく、別々に保たれてよい。様々な実施形態において、第１のスイッチサブ回路８１０Ａは第１のレッグと称されてよく、そして第２のスイッチサブ回路８１０Ｂは第２のレッグと称されてよい。２つのレッグを持つ実施形態において、ＶＩＮ８８０ＡおよびＶＩＮ８８０Ｂが共に接続される場合のそれらからの信号双極性が対称的に伝送される一方で、信号伝送中のオン抵抗を最小化し得る。オフ状態リークは、ＦＥＴ構成のオフ抵抗によって定められ、かつ高電圧半導体スイッチ８００の接続されたレッグの各々におけるトランジスタカスケードによって最小化される。
【0057】
様々な実施形態において、ＦＥＴ回路（例えば、８２０Ａ、８２０Ｂ）におけるＦＥＴのゲートとソースとの間の電圧が、これらのＦＥＴ（例えば、８２５Ａ、８２５Ｂ、８２５Ｃ、８２５Ｄ）におけるゲート－ソース接合の電圧制限を超えるのを禁止し得る電圧シフトトランジスタとして高電圧半導体スイッチ８００を作用させるために、第１および第２の電圧シフトＦＥＴ８２８Ａ、８２８Ｂのドレインおよびソースの接続は接続されてよい。したがって、様々な実施形態は、電圧変換器によって駆動されて論理レベル信号を介して達成されるイネーブル／ディスエーブルを可能にする伝送ゲートとして高電圧半導体スイッチが作用し得るように高電圧補償のための内部フィードバックを有する。
【0058】
図９は、一実施形態例に従って使用され得る高電圧半導体スイッチ９００の概要図を提供する。高電圧半導体スイッチ９００は、２つのスイッチサブ回路（例えば、９１０Ａ、９１０Ｂ）を含む。
【0059】
第１のスイッチサブ回路９１０Ａは、第１のＦＥＴ回路９２０Ａおよび第１の電圧シフトＦＥＴ９２８Ａを含む。第１のＦＥＴ回路９２０Ａは第１のＦＥＴ９２５Ａおよび第２のＦＥＴ９２５Ｂを含む。第１のＦＥＴ９２５Ａおよび第２のＦＥＴ９２５Ｂのゲートは接続され、そして第１のＦＥＴ９２５Ａおよび第２のＦＥＴ９２５Ｂのソースは接続される。第１の電圧シフトＦＥＴ９２８Ａのゲートは第１および第２のＦＥＴ９２５Ａ、９２５Ｂのソースに接続される。第１のＦＥＴ９２５Ａのドレインは電圧入力端子９８０Ａに接続される。第２のＦＥＴ９２５Ｂのドレインは電圧出力端子９９０に接続される。第１の電圧シフトＦＥＴ９２８Ａのドレインおよびソースは各々、高電圧半導体スイッチ９００における付加電気部品に接続される。描かれないが、第１のスイッチサブ回路９１０Ａは付加電気部品を含んでよい。
【0060】
第２のスイッチサブ回路９１０Ｂは、第２のＦＥＴ回路９２０Ｂおよび第２の電圧シフトトランジスタＦＥＴ９２８Ｂを含む。第２のＦＥＴ回路９２０Ｂは第３のＦＥＴ９２５Ｃおよび第４のＦＥＴ９２５Ｄ（様々な実施形態において第２のスイッチサブ回路９１０Ｂの第１のＦＥＴおよび第２のＦＥＴと称されてよい）を含む。第３および第４のＦＥＴ９２５Ｃ、９２５Ｄのゲートは接続され、そして第３および第４のＦＥＴ９２５Ｃ、９２５Ｄのソースは接続される。第２の電圧シフトＦＥＴ９２８Ｂのゲートは第３および第４のＦＥＴ９２５Ｃ、９２５Ｄのソースに接続される。第４のＦＥＴ９２５Ｄのドレインは電圧入力端子９８０Ｂに接続され、これは入力端子９８０Ａと同じまたはそれに接続されてよい。第３のＦＥＴ９２５Ｃのドレインは電圧出力端子９９０に接続され、これは第１のスイッチサブ回路９１０Ａの第２のＦＥＴ９２５Ｂのドレインにも接続される。第２の電圧シフトＦＥＴ９２８Ｂのドレインおよびソースは各々、高電圧半導体スイッチ９００における付加電気部品に接続される。描かれないが、第２のスイッチサブ回路９１０Ｂは付加電気部品を含んでよい。
【0061】
図９の実施形態において、高電圧半導体スイッチ９００は、第１および第２のスイッチサブ回路９１０Ａ、９１０Ｂにおけるものに加えて付加電気部品を含む。様々な実施形態において、高電圧半導体スイッチ９００の付加電気部品は、各スイッチサブ回路を伝送ゲートとして作用させるために、第１および第２のスイッチサブ回路９１０Ａ、９１０Ｂの端子に信号を提供する。図９に描かれるのがトランジスタ９３０Ａ～９３０Ｆ、９３５Ａ～９３５Ｆおよび抵抗器９４０Ａ～９４０Ｇの付加電気部品であるのに対して、様々な実施形態は描かれない付加電気部品を含んでよい。
【0062】
図９の実施形態において、高電圧半導体スイッチ９００は８つの入力端子を有する。入力端子９８０Ａ、９８０Ｂは上に記載されている。様々な実施形態において、入力端子９７０Ａおよび９７０Ｂは、それぞれ＋２０ボルトおよび－２０ボルトにバイアスされる。様々な実施形態において、入力端子９７２Ａおよび９７２Ｂは、それぞれ＋１５ボルトおよび－１５ボルトにバイアスされる。様々な実施形態において、入力端子９７５Ａおよび９７５Ｂは、入力端子９７５Ａおよび入力端子９７５Ｂが０Ｖの電圧差を有し得るまたは５Ｖの電圧差を有し得るようにイネーブル信号でバイアスされる。様々な実施形態において、入力端子９７５Ａおよび９７５Ｂ間の０Ｖの電圧差は、スイッチをオフにするために（例えば、スイッチが、ＶＩＮ９８０Ａ、９８０Ｂ上の信号をＶＯＵＴ９９０に伝送させないときに）使用されてよく、そして入力端子９７５Ａおよび９７５Ｂ間の５Ｖの電圧差は、スイッチをオンにするために（例えば、スイッチが、ＶＩＮ９８０Ａ、９８０Ｂ上の信号をＶＯＵＴ９９０に伝送させるときに）使用されてよい。
【0063】
高電圧半導体スイッチ９００は、描かれるように、ｐチャネルＦＥＴ９３０Ａ～Ｆ、ｎチャネルＦＥＴ９３５Ａ～Ｆおよび抵抗器９４０Ａ～Ｇを含む。
【0064】
入力端子９７０Ａは、ｎチャネルＦＥＴ９３５Ｅのドレイン、ｐチャネルＦＥＴ９３０Ａのソースに、抵抗器９４０Ｄの第１の端子に、およびｐチャネルＦＥＴ９３０Ｃのソースに接続される。入力端子９７０Ｂは、ｐチャネルＦＥＴ９３０Ｅのドレイン、ｎチャネルＦＥＴ９３５Ａのソースに、ｎチャネルＦＥＴ９３５Ｃのソースに、および抵抗器９４０Ｅの第２の端子に接続される。
【0065】
入力端子９７２Ａは、ｎチャネルＦＥＴ９３５Ｅのゲート、ｐチャネルＦＥＴ９３０Ｂのゲート、ｐチャネルＦＥＴ９３０Ｄのゲートに、およびｎチャネルの第２の電圧シフトＦＥＴ９２８Ｂのドレインに接続される。入力端子９７２Ｂは、ｐチャネルＦＥＴ９３０Ｅのゲート、ｎチャネルＦＥＴ９３５Ｂのゲート、ｐチャネルＦＥＴ９３５Ｄのゲートに、およびｐチャネルの第１の電圧シフトＦＥＴ９２８Ａのドレインに接続される。
【0066】
入力端子９７５ＡはｎチャネルＦＥＴ９３５Ｆのゲートに接続される。入力端子９７５ＢはｐチャネルＦＥＴ９３０Ｆのゲートに接続される。
【0067】
ｐチャネルＦＥＴ９３０Ａのドレインは、ｐチャネルＦＥＴ９３０Ａのゲートの他にｐチャネルＦＥＴ９３０Ｃのゲートに接続される。ｐチャネルＦＥＴ９３０Ａのドレインは抵抗器９４０Ａの第１の端子にも接続される。
【0068】
抵抗器９４０Ａの第２の端子は、ｎチャネルＦＥＴ９３５Ｅのソースの他にｎチャネルＦＥＴ９３５Ｆのドレインに接続される。ｎチャネルＦＥＴ９３５Ｆのソースは抵抗器９４０Ｃの第１の端子に接続される。
【0069】
ｎチャネルＦＥＴ９３５Ａのドレインは、ｎチャネルＦＥＴ９３５Ａのゲートの他にｎチャネルＦＥＴ９３５Ｃのゲートに接続される。ｎチャネルＦＥＴ９３５Ａのドレインは抵抗器９４０Ｂの第２の端子にも接続される。
【0070】
抵抗器９４０Ｂの第１の端子は、ｐチャネルＦＥＴ９３０Ｅのソースの他にｐチャネルＦＥＴ９３０Ｆのドレインに接続される。ｐチャネルＦＥＴ９３０Ｆのソースは抵抗器９４０Ｃの第２の端子に接続される。
【0071】
抵抗器９４０Ｄの第２の端子がｐチャネルＦＥＴ９３０Ｂのソースに接続され、そしてｐチャネルＦＥＴ９３０Ｂのドレインは、抵抗器９４０Ｆの第１の端子におよびｐチャネルの第１の電圧シフトＦＥＴ９２８Ａのソースに接続される。抵抗器９４０Ｆの第２の端子が、ｐチャネルの第１および第２のＦＥＴ９２５Ａ、９２５Ｂのゲートの他にｎチャネルＦＥＴ９３５Ｄのドレインに接続される。ｎチャネルＦＥＴ９３５ＤのソースはｎチャネルＦＥＴ９３５Ｃのドレインに接続される。
【0072】
抵抗器９４０Ｅの第１の端子がｎチャネルＦＥＴ９３５Ｂのソースに接続され、そしてｎチャネルＦＥＴ９３５Ｂのドレインは、抵抗器９４０Ｇの第２の端子におよびｎチャネルの第２の電圧シフトＦＥＴ９２８Ｂのソースに接続される。抵抗器９４０Ｇの第１の端子が、ｎチャネルの第３および第４のＦＥＴ９２５Ｃ、９２５Ｄのゲートの他にｐチャネルＦＥＴ９３０Ｄのドレインに接続される。ｐチャネルＦＥＴ９３０ＤのソースはｐチャネルＦＥＴ９３０Ｃのドレインに接続される。
【0073】
様々な実施形態において、入力端子９７５Ａおよび９７５Ｂにはイネーブル信号またはオン信号として＋５Ｖ差が提供される。オン信号により、第１のＦＥＴ回路９２０Ａおよび第２のＦＥＴ回路９２０Ｂの各々のＦＥＴはオンであり、そしてＶＩＮ９８０Ａ、９８０Ｂからの入力信号はＶＯＵＴ９９０に伝送される。様々な実施形態において、入力端子９７５Ａおよび９７５Ｂにはオフ信号として０Ｖ差が提供され、そして第１のＦＥＴ回路９２０Ａおよび第２のＦＥＴ回路９２０Ｂの各々におけるＦＥＴのいずれかがオフであり、そしてＶＩＮ９８０Ａ、９８０Ｂからの入力信号はＶＯＵＴ９９０に伝送されない。様々な実施形態において、イネーブル信号が５Ｖ電圧差でよいのに対して、ＶＩＮからＶＯＵＴに通される信号は、例えば＋／－１５Ｖ以上でよい。
【0074】
追加的に、様々な実施形態において、入力端子９７５Ａおよび９７５Ｂにオン信号が提供されると、ＦＥＴ回路（例えば、９２０Ａ、９２０Ｂ）の接続されたソースの電圧は、ＶＩＮ９８０Ａ、９８０Ｂへの入力信号に基づいて＋／－１５Ｖ間でよく、ＦＥＴ回路（例えば、９２０Ａ、９２０Ｂ）の接続されたソースと電圧シフトトランジスタのソースとの間の電圧差は＋／－１Ｖでよく、そしてＦＥＴ回路（例えば、９２０Ａ、９２０Ｂ）の接続されたゲート間の差は＋／－５Ｖでよい。様々な実施形態において、入力端子９７５Ａおよび９７５Ｂにオフ信号が提供されると、ＦＥＴ回路（例えば、９２０Ａ、９２０Ｂ）の接続されたゲート間の差が変化して＋／－１Ｖになってよい。
【0075】
例えば、様々な実施形態において、オン信号が提供されると、ｐチャネルの第１および第２のＦＥＴ９２５Ａ、９２５Ｂの接続されたソースの電圧は、ＶＩＮ９８０Ａへの信号に基づいて＋／－１５Ｖ間でよく、ｐチャネルの第１および第２のＦＥＴ９２５Ａ、９２５Ｂの接続されたソースと第１の電圧シフトトランジスタ９２８Ａのソースとの間の電圧差は１Ｖでよく、そしてｐチャネルの第１および第２のＦＥＴ９２５Ａ、９２５Ｂの接続されたゲート間の差は－５Ｖでよい。そのような実施形態において、入力端子９７５Ａおよび９７５Ｂにオフ信号が提供されると、ｐ－チャネルの第１および第２のＦＥＴ９２５Ａ、９２５Ｂの接続されたゲート間の差は１Ｖに変化してよい。
【0076】
様々な実施形態において、高電圧半導体スイッチは、ＤＭＯＳＦＥＴを使用することによってなど、高電圧信号で連続的にサイクル動作するように構成されてよい。第１のそのような実施形態において高電圧は＋／－１７Ｖでよく、そして第２のそのような実施形態において高電圧は＋／－２０Ｖでよい。他のそのような実施形態において、高電圧は、より高くてよい（例えば＋／－２５Ｖまたは＋／－３０Ｖ）。高電圧半導体スイッチがクライオスタットおよび／または真空チャンバ４０に設置される様々な実施形態において、ｐ型およびｎ型ドーピング密度は、低温度で発生するキャリア凍結を回避するのに十分に高い一方で、キャリア散乱を招かないように十分に低くもある。凍結とは、イオン化してキャリアを生成するためにドーパントによって必要とされるエネルギーの量が、低温環境において、イオン化するには低すぎる熱エネルギーであり、ドーパントが十分にイオン化されず、したがって十分に作用しなくなることを指し得る。ＦＥＴが、極低温度など、凍結を経験すると、電子が伝導帯間をジャンプするのに十分なエネルギーを有しない可能性があり、ＦＥＴが期待どおりに導通するのを妨げ得る。
【0077】
図１０は、一実施形態例に従って使用され得る高電圧半導体スイッチ１０００の概要図を提供する。高電圧半導体スイッチ１０００は、図９の上述の高電圧半導体スイッチ９００の例証的な実施形態であり、上記したように、第１のスイッチサブ回路９１０Ａにおける付加コンデンサなどの付加電気部品を含んでよい。図１０のこの実施形態例はＦＥＴ回路１０２０Ａを利用しており、これは、図５Ｂに描かれるＦＥＴ回路である。図１０における参照番号が図９におけるのと同じ参照番号を含む場合、図９に関する上記の説明が同様に適用可能であり、繰り返されない。
【0078】
図１０に描かれるように、第１のスイッチサブ回路１０１０Ａは、第１のＦＥＴ回路１０２０Ａおよび第１の電圧シフトＦＥＴ９２８Ａを含む。第１のＦＥＴ回路１０２０Ａは、第１のＦＥＴ１０２５Ａ、第２のＦＥＴ１０２５Ｂ、第１のコンデンサ１０２９Ａおよび第２のコンデンサ１０２９Ｂを含む。第１のＦＥＴ１０２５Ａおよび第２のＦＥＴ１０２５Ｂのゲートは接続され、そして第１のＦＥＴ１０２５Ａおよび第２のＦＥＴ１０２５Ｂのソースは接続される。第１の電圧シフトＦＥＴ９２８Ａのゲートは第１および第２のＦＥＴ１０２５Ａ、１０２５Ｂのソースに接続される。第１のＦＥＴ１０２５Ａのドレインは、電圧入力端子９８０Ａにおよび第１のコンデンサ１０２９Ａの第１の側に接続される。第１のコンデンサ１０２９Ａの第２の側は第１のＦＥＴ１０２５Ａのゲートに接続される。第２のＦＥＴ１０２５Ｂのドレインは、電圧出力端子９９０におよび第２のコンデンサ１０２９Ｂの第１の側に接続される。第２のコンデンサ１０２９Ｂの第２の側は第２のＦＥＴ１０２５Ｂのゲートに接続される。第１の電圧シフトＦＥＴ９２８Ａのドレインおよびソースは各々、高電圧半導体スイッチ１０００における付加電気部品に接続される。描かれないが、第１のスイッチサブ回路１０１０Ａは付加電気部品を含んでよい。
【0079】
第１のコンデンサ１０２９Ａおよび第２のコンデンサ１０２９Ｂは、図５Ｂに関して本明細書に記載されるように、種々の負荷に合わせて高電圧半導体スイッチ１０００を調整するために使用されても、かつ／または高電圧半導体スイッチ１０００の容量を平衡させるために使用されてもよい。コンデンサ１０２９Ａ、１０２９Ｂは、電荷注入を最小化し、したがってスイッチグリッチおよび／または他のスイッチ関連のノイズを低減させるために高電圧半導体スイッチ１０００の２つの側間のゲート容量を平衡させるように構成されてよい。
【0080】
本明細書に記載される本発明の多くの変更例および他の実施形態が、上記説明および関連図面に提示される教示の利益を有する本発明に関する当業者に想到されるであろう。それ故、本発明が開示された特定の実施形態に限定されるべきでないこと、ならびに変更例および他の実施形態が添付の特許請求の範囲内に含まれると意図されることが理解されるはずである。本明細書に特定の用語が利用されるが、それらは一般的かつ記述的意味に使用されるだけであり、限定の目的ではない。
【符号の説明】
【0081】
１０ 計算エンティティ
２０ ネットワーク
３０ 量子系コントローラ
４０ クライオスタットおよび／または真空チャンバ
５０ 電圧源
６０ 操作源
６６ 光路
７０ 光学収集システム
１００ 量子計算システム
１１０ 量子コンピュータ
１１５ 量子プロセッサ
１２０ 原子物体閉込め装置
２０５ 処理要素
２１０ メモリ
２１５ ドライバコントローラ要素
２２０ 通信インタフェース
２２５ Ａ／Ｄ変換器
３０４ 送信機
３０６ 受信機
３０８ 処理要素
３１２ アンテナ
３１６ ディスプレイ
３１８ キーパッド
３２０ ネットワークインタフェース
３２２ 揮発性メモリ
３２４ 不揮発性メモリ
４００ 高電圧半導体スイッチ
４１０Ａ 第１のスイッチサブ回路
４１０Ｂ 第２のスイッチサブ回路
４２０Ａ 第１のＦＥＴ回路
４２０Ｂ 第２のＦＥＴ回路
５２０Ａ ＦＥＴ回路
５２０Ｂ ＦＥＴ回路
５２５Ａ 第１のＦＥＴ
５２５Ｂ 第２のＦＥＴ
５２９Ａ 第１のコンデンサ
５２９Ｂ 第２のコンデンサ
５３０ 端子ＶＧＡＴＥ
５８０ 入力端子ＶＩＮ
５９０ 出力端子ＶＯＵＴ
６１０ スイッチサブ回路
６２０ ＦＥＴ回路
６２５Ａ 第１のＦＥＴ
６２５Ｂ 第２のＦＥＴ
６８０ 入力端子ＶＩＮ
６９０ 出力端子ＶＯＵＴ
７１０ スイッチサブ回路
７２０Ａ１ 第１のＦＥＴ回路
７２０Ａ２ 第２のＦＥＴ回路
７２５Ａ１ 第１のＦＥＴ
７２５Ｂ１ 第２のＦＥＴ
７２５Ａ２ 第１のＦＥＴ
７２５Ｂ２ 第２のＦＥＴ
７３０ ゲート電圧入力端子ＶＧＡＴＥ
７８０ 入力端子ＶＩＮ
７９０ 出力端子ＶＯＵＴ
８００ 高電圧半導体スイッチ
８１０Ａ 第１のスイッチサブ回路
８１０Ｂ 第２のスイッチサブ回路
８２０Ａ 第１のＦＥＴ回路
８２０Ｂ 第２のＦＥＴ回路
８２５Ａ 第１のＦＥＴ
８２５Ｂ 第２のＦＥＴ
８２５Ｃ 第３のＦＥＴ
８２５Ｄ 第４のＦＥＴ
８２８Ａ 第１の電圧シフトＦＥＴ
８２８Ｂ 第２の電圧シフトＦＥＴ
８３０Ａ ゲート端子ＶＧＡＴＥ
８３０Ｂ ゲート端子ＶＧＡＴＥ
８６０Ａ ドレイン端子
８６０Ｂ ソース端子
８６０Ｃ ドレイン端子
８６０Ｄ ソース端子
８８０Ａ 入力端子ＶＩＮ
８８０Ｂ 入力端子ＶＩＮ
８９０ 出力端子ＶＯＵＴ
９００ 高電圧半導体スイッチ
９１０Ａ 第１のスイッチサブ回路
９１０Ｂ 第２のスイッチサブ回路
９２０Ａ 第１のＦＥＴ回路
９２０Ｂ 第２のＦＥＴ回路
９２５Ａ 第１のＦＥＴ
９２５Ｂ 第２のＦＥＴ
９２５Ｃ 第３のＦＥＴ
９２５Ｄ 第４のＦＥＴ
９２８Ａ 第１の電圧シフトＦＥＴ
９２８Ｂ 第２の電圧シフトＦＥＴ
９３０Ａ～９３０Ｆ、９３５Ａ～９３５Ｆ トランジスタ
９４０Ａ～９４０Ｇ 抵抗器
９７０Ａ、９７０Ｂ、９７２Ａ、９７２Ｂ、９７５Ａ、９７５Ｂ 入力端子
９８０Ａ 電圧入力端子ＶＩＮ
９８０Ｂ 電圧入力端子ＶＩＮ
９９０ 電圧出力端子ＶＯＵＴ
１０００ 高電圧半導体スイッチ
１０１０Ａ 第１のスイッチサブ回路
１０２０Ａ 第１のＦＥＴ回路
１０２５Ａ 第１のＦＥＴ
１０２５Ｂ 第２のＦＥＴ
１０２９Ａ 第１のコンデンサ
１０２９Ｂ 第２のコンデンサ
２０ ネットワーク
３０ 量子系コントローラ
４０ クライオスタットおよび／または真空チャンバ
５０ 電圧源
６０ 操作源
６６ 光路
７０ 光学収集システム
１００ 量子計算システム
１１０ 量子コンピュータ
１１５ 量子プロセッサ
１２０ 原子物体閉込め装置
２０５ 処理要素
２１０ メモリ
２１５ ドライバコントローラ要素
２２０ 通信インタフェース
２２５ Ａ／Ｄ変換器
３０４ 送信機
３０６ 受信機
３０８ 処理要素
３１２ アンテナ
３１６ ディスプレイ
３１８ キーパッド
３２０ ネットワークインタフェース
３２２ 揮発性メモリ
３２４ 不揮発性メモリ
４００ 高電圧半導体スイッチ
４１０Ａ 第１のスイッチサブ回路
４１０Ｂ 第２のスイッチサブ回路
４２０Ａ 第１のＦＥＴ回路
４２０Ｂ 第２のＦＥＴ回路
５２０Ａ ＦＥＴ回路
５２０Ｂ ＦＥＴ回路
５２５Ａ 第１のＦＥＴ
５２５Ｂ 第２のＦＥＴ
５２９Ａ 第１のコンデンサ
５２９Ｂ 第２のコンデンサ
５３０ 端子ＶＧＡＴＥ
５８０ 入力端子ＶＩＮ
５９０ 出力端子ＶＯＵＴ
６１０ スイッチサブ回路
６２０ ＦＥＴ回路
６２５Ａ 第１のＦＥＴ
６２５Ｂ 第２のＦＥＴ
６８０ 入力端子ＶＩＮ
６９０ 出力端子ＶＯＵＴ
７１０ スイッチサブ回路
７２０Ａ１ 第１のＦＥＴ回路
７２０Ａ２ 第２のＦＥＴ回路
７２５Ａ１ 第１のＦＥＴ
７２５Ｂ１ 第２のＦＥＴ
７２５Ａ２ 第１のＦＥＴ
７２５Ｂ２ 第２のＦＥＴ
７３０ ゲート電圧入力端子ＶＧＡＴＥ
７８０ 入力端子ＶＩＮ
７９０ 出力端子ＶＯＵＴ
８００ 高電圧半導体スイッチ
８１０Ａ 第１のスイッチサブ回路
８１０Ｂ 第２のスイッチサブ回路
８２０Ａ 第１のＦＥＴ回路
８２０Ｂ 第２のＦＥＴ回路
８２５Ａ 第１のＦＥＴ
８２５Ｂ 第２のＦＥＴ
８２５Ｃ 第３のＦＥＴ
８２５Ｄ 第４のＦＥＴ
８２８Ａ 第１の電圧シフトＦＥＴ
８２８Ｂ 第２の電圧シフトＦＥＴ
８３０Ａ ゲート端子ＶＧＡＴＥ
８３０Ｂ ゲート端子ＶＧＡＴＥ
８６０Ａ ドレイン端子
８６０Ｂ ソース端子
８６０Ｃ ドレイン端子
８６０Ｄ ソース端子
８８０Ａ 入力端子ＶＩＮ
８８０Ｂ 入力端子ＶＩＮ
８９０ 出力端子ＶＯＵＴ
９００ 高電圧半導体スイッチ
９１０Ａ 第１のスイッチサブ回路
９１０Ｂ 第２のスイッチサブ回路
９２０Ａ 第１のＦＥＴ回路
９２０Ｂ 第２のＦＥＴ回路
９２５Ａ 第１のＦＥＴ
９２５Ｂ 第２のＦＥＴ
９２５Ｃ 第３のＦＥＴ
９２５Ｄ 第４のＦＥＴ
９２８Ａ 第１の電圧シフトＦＥＴ
９２８Ｂ 第２の電圧シフトＦＥＴ
９３０Ａ～９３０Ｆ、９３５Ａ～９３５Ｆ トランジスタ
９４０Ａ～９４０Ｇ 抵抗器
９７０Ａ、９７０Ｂ、９７２Ａ、９７２Ｂ、９７５Ａ、９７５Ｂ 入力端子
９８０Ａ 電圧入力端子ＶＩＮ
９８０Ｂ 電圧入力端子ＶＩＮ
９９０ 電圧出力端子ＶＯＵＴ
１０００ 高電圧半導体スイッチ
１０１０Ａ 第１のスイッチサブ回路
１０２０Ａ 第１のＦＥＴ回路
１０２５Ａ 第１のＦＥＴ
１０２５Ｂ 第２のＦＥＴ
１０２９Ａ 第１のコンデンサ
１０２９Ｂ 第２のコンデンサ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【手続補正書】
【提出日】2022-09-22
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
高電圧半導体スイッチであって、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ゲートが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、高電圧半導体スイッチ。
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ゲートが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、高電圧半導体スイッチ。
【請求項2】
前記高電圧半導体スイッチの前記出力端子が量子計算システムのイオントラップの少なくとも１つの電極と電気通信状態にある、請求項１に記載の高電圧半導体スイッチ。
【請求項3】
高電圧スイッチング回路を駆動する方法であって、
高電圧半導体スイッチを設けるステップであり、前記高電圧半導体スイッチが、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ソースが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、ステップと、
前記入力端子に第１の電圧を印加するステップであり、前記入力端子への前記第１の電圧の印加により、
前記第１の電圧信号が、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴおよび前記第４のＦＥＴを導通させるイネーブル信号である場合、前記高電圧半導体スイッチの第１および第２の端子に前記第１の電圧を印加することによる前記第１のスイッチサブ回路を導通させる切替え、または
前記第１の電圧が、前記第１のＦＥＴか前記第２のＦＥＴか前記第１のＦＥＴおよび第２のＦＥＴかを導通させずかつ前記第３のＦＥＴか前記第４のＦＥＴか前記第３のＦＥＴおよび前記第４のＦＥＴかを導通させないディスエーブル信号である場合、前記高電圧半導体スイッチの前記第１および前記第２の端子に前記第１の信号を印加することによる前記第１のスイッチサブ回路を導通させない切替えをもたらす、ステップとを含む、方法。
高電圧半導体スイッチを設けるステップであり、前記高電圧半導体スイッチが、
１つまたは複数のＦＥＴ回路および第１の電圧シフトＦＥＴを備える第１のスイッチサブ回路であり、前記第１のスイッチサブ回路の第１のＦＥＴ回路が第１のＦＥＴおよび第２のＦＥＴを備える、第１のスイッチサブ回路と、
１つまたは複数のＦＥＴ回路および第２の電圧シフトトランジスタを備える第２のスイッチサブ回路であり、前記第２のスイッチサブ回路の第１のＦＥＴ回路が第３のＦＥＴおよび第４のＦＥＴを備える、第２のスイッチサブ回路とを備え、
前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴ、前記第４のＦＥＴ、前記第１の電圧シフトＦＥＴおよび前記第２の電圧シフトトランジスタの各々がゲート、ドレインおよびソースを備え、
前記第１のＦＥＴの前記ゲートおよび前記第２のＦＥＴの前記ゲートが前記第１のスイッチサブ回路のゲート端子に接続され、
前記第３のＦＥＴの前記ゲートおよび前記第４のＦＥＴの前記ソースが前記第２のスイッチサブ回路のゲート端子に接続され、
前記第１のＦＥＴの前記ソース、前記第２のＦＥＴの前記ソースおよび前記第１の電圧シフトＦＥＴの前記ゲートが接続され、
前記第３のＦＥＴの前記ソース、前記第４のＦＥＴの前記ソースおよび前記第２の電圧シフトＦＥＴの前記ゲートが接続され、
前記高電圧半導体スイッチが、
前記第１のＦＥＴの前記ドレインおよび前記第４のＦＥＴの前記ドレインに接続される入力端子と、
前記第２のＦＥＴの前記ドレインおよび前記第３のＦＥＴの前記ドレインに接続される出力端子とを更に備える、ステップと、
前記入力端子に第１の電圧を印加するステップであり、前記入力端子への前記第１の電圧の印加により、
前記第１の電圧信号が、前記第１のＦＥＴ、前記第２のＦＥＴ、前記第３のＦＥＴおよび前記第４のＦＥＴを導通させるイネーブル信号である場合、前記高電圧半導体スイッチの第１および第２の端子に前記第１の電圧を印加することによる前記第１のスイッチサブ回路を導通させる切替え、または
前記第１の電圧が、前記第１のＦＥＴか前記第２のＦＥＴか前記第１のＦＥＴおよび第２のＦＥＴかを導通させずかつ前記第３のＦＥＴか前記第４のＦＥＴか前記第３のＦＥＴおよび前記第４のＦＥＴかを導通させないディスエーブル信号である場合、前記高電圧半導体スイッチの前記第１および前記第２の端子に前記第１の信号を印加することによる前記第１のスイッチサブ回路を導通させない切替えをもたらす、ステップとを含む、方法。
【外国語明細書】