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特開2023-177542半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177542

(43)【公開日】2023-12-14

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H10B 43/27 20230101AFI20231207BHJP

H01L 21/336 20060101ALI20231207BHJP

H01L 25/07 20060101ALI20231207BHJP

H01L 21/60 20060101ALN20231207BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

H01L25/08 C

H01L21/60 311Q

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022090273

(22)【出願日】2022-06-02

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】山崎博之

(72)【発明者】

【氏名】田上政由

【テーマコード（参考）】

5F044

5F083

5F101

【Ｆターム（参考）】

5F044KK05

5F044LL00

5F044QQ06

5F044RR03

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA05

5F083MA16

5F083MA19

5F083PR05

5F083PR21

5F083PR40

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH15

5F101BH23

(57)【要約】

【課題】一つの実施形態は、複数のチップの間で導電膜を適切に接続することに適した半導体記憶装置を提供することを目的とする。
【解決手段】第１のチップと第２のチップと第３のチップとを有する半導体記憶装置が提供される。第３のチップにおいて、第１の導電膜は、第１の積層体の上方に配される。第１の導電膜は、積層方向から透視した場合に第１の積層体を横切って延びる。第１のプラグは、積層方向に延びて第１の導電膜及び第２の導電膜を接続する。第１の電極は、第２の導電膜に接続される。第２のチップにおいて、第３の導電膜は、第２の積層体の上方に配される。第２のプラグは、積層方向に延びて第３の導電膜及び第４の導電膜を接続する。第２の電極は、第４の導電膜に接続される。第１のチップは、第１の配線構造を有する。第１の配線構造は、第２の電極に接続される。
【選択図】図６

【特許請求の範囲】

【請求項1】

第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第３のチップは、
複数の第１の導電層が第１の絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を積層方向にそれぞれ延びる複数の第１の半導体膜と、
前記第１の積層体の上方に配され、積層方向から透視した場合に前記第１の積層体を横切って延びる第１の導電膜と、
前記第１の積層体から平面方向に離間し且つ前記第１の導電膜より深い位置に配される第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜の間に配され、積層方向に延びて前記第１の導電膜及び前記第２の導電膜を接続する第１のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第２の導電膜に接続される第１の電極と、
を有し、
前記第２のチップは、
複数の第２の導電層が第２の絶縁層を介して積層された第２の積層体と、
前記第２の積層体内を積層方向にそれぞれ延びる複数の第２の半導体膜と、
前記第２の積層体の上方に配される第３の導電膜と、
前記第２の積層体から平面方向に離間し且つ前記第３の導電膜より深い位置に配される第４の導電膜と、
前記第３の導電膜及び前記第４の導電膜の間に配され、積層方向に延びて前記第３の導電膜及び前記第４の導電膜を接続する第２のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第１の電極及び前記第３の導電膜に接続される第２の電極と、
前記第１のチップ及び前記第２のチップの接合面に配され、前記第４の導電膜に接続される第３の電極と、
を有し、
前記第１のチップは、
前記第３の電極に接続される第１の配線構造を有する
半導体記憶装置。

【請求項2】

前記第３のチップは、
前記第１の積層体から平面方向に前記第２の導電膜と反対側へ離間し且つ前記第１の導電膜より深い位置に配される第５の導電膜と、
前記第１の導電膜及び前記第５の導電膜の間に配され、積層方向に延びて前記第１の導電膜及び前記第５の導電膜を接続する第３のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第５の導電膜に接続される第４の電極と、
をさらに有し、
前記第３の導電膜は、積層方向から透視した場合に前記第２の積層体を横切って延び、
前記第２のチップは、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第４の電極と前記第３の導電膜とに接続される第５の電極をさらに有する
請求項１に記載の半導体記憶装置。

【請求項3】

前記第２のチップは、
前記第２の積層体の上方に配され、積層方向から透視した場合に前記第２の積層体を横切って延びる第６の導電膜と、
前記第２の積層体から平面方向に離間し且つ前記第６の導電膜より深い位置に配される第７の導電膜と、
前記第６の導電膜及び前記第７の導電膜の間に配され、積層方向に延びて前記第６の導電膜及び前記第７の導電膜を接続する第４のプラグと、
前記第１のチップ及び前記第２のチップの接合面に配され、前記第７の導電膜に接続される第６の電極と、
をさらに有し、
前記第１のチップは、
前記第６の電極に接続される第２の配線構造をさらに有する
請求項１に記載の半導体記憶装置。

【請求項4】

前記第３のチップは、一端が前記第１の導電層に達する前記第１の半導体膜の他端が接続される第８の導電膜をさらに有し、
前記第１の導電膜の短手方向の幅は、前記第８の導電膜の短手方向の幅より広く、
前記第２のチップは、一端が前記第２の導電層に達する前記第２の半導体膜の他端が接続される第９の導電膜をさらに有し、
前記第２の導電膜の短手方向の幅は、前記第９の導電膜の短手方向の幅より広い
請求項１に記載の半導体記憶装置。

【請求項5】

前記第３のチップは、一端が前記第１の導電層に達する前記第１の半導体膜の他端が接続される第８の導電膜をさらに有し、
前記第１の導電膜の厚さは、前記第８の導電膜の厚さより厚く、
前記第２のチップは、一端が前記第２の導電層に達する前記第２の半導体膜の他端が接続される第９の導電膜をさらに有し、
前記第２の導電膜の厚さは、前記第９の導電膜の厚さより厚い
請求項１に記載の半導体記憶装置。

【請求項6】

前記第３のチップは、それぞれが積層方向に延びる複数の前記第１のプラグを有し、
前記複数の第１のプラグは、前記第１の導電膜及び前記第２の導電膜を並列接続し、
前記第２のチップは、それぞれが積層方向に延びる複数の前記第２のプラグを有し、
前記複数の第２のプラグは、前記第３の導電膜及び前記第４の導電膜を並列接続する
請求項１に記載の半導体記憶装置。

【請求項7】

前記第３のチップは、それぞれが積層方向に延びる複数の前記第１のプラグとそれぞれが積層方向に延びる複数の前記第３のプラグとを有し、
前記複数の第１のプラグは、前記第１の導電膜及び前記第２の導電膜を並列接続し、
前記複数の第３のプラグは、前記第１の導電膜及び前記第５の導電膜を並列接続し、
前記第２のチップは、それぞれが積層方向に延びる複数の前記第２のプラグを有し、
前記複数の第２のプラグは、前記第３の導電膜及び前記第４の導電膜を並列接続する
請求項２に記載の半導体記憶装置。

【請求項8】

前記第３のチップは、
前記第１の導電膜と前記複数の第１の導電層のうち前記第１の半導体膜の一端が達する第１の導電層との間に配され、積層方向に延びて前記第１の導電膜と前記第１の半導体膜の一端が達する第１の導電層とを接続する第１のパッドをさらに有し、
前記第２のチップは、
前記第２の積層体の上方に配され、積層方向から透視した場合に前記第２の積層体を横切って延びる第６の導電膜と、
前記第６の導電膜と前記複数の第２の導電層のうち前記第２の半導体膜の先端が達する第２の導電層との間に配され、積層方向に延びて前記第６の導電膜と前記第２の半導体膜の先端が達する第２の導電層とを接続する第２のパッドと、
前記第２の積層体から平面方向に離間し且つ前記第６の導電膜より深い位置に配される第７の導電膜と、
前記第６の導電膜及び前記第７の導電膜の間に配され、積層方向に延びて前記第６の導電膜及び前記第７の導電膜を接続する第４のプラグと、
前記第１のチップ及び前記第２のチップの接合面に配され、前記第７の導電膜に接続される第６の電極と、
をさらに有し、
前記第１のチップは、
前記第６の電極に接続される第２の配線構造をさらに有する
請求項１に記載の半導体記憶装置。

【請求項9】

第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
を備え、
前記第３のチップは、
第１の導電膜と、
前記第１の導電膜より深い位置に配される第２の導電膜と、
前記第１の導電膜及び前記第２の導電膜の間に配され、積層方向に延びて前記第１の導電膜及び前記第２の導電膜を接続する第１のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第２の導電膜に接続される第１の電極と、
前記第２の導電膜から平面方向に離間し且つ前記第１の導電膜より深い位置に配される第５の導電膜と、
前記第１の導電膜及び前記第５の導電膜の間に配され、積層方向に延びて前記第１の導電膜及び前記第５の導電膜を接続する第３のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第５の導電膜に接続される第４の電極と、
を有し、
前記第２のチップは、
第３の導電膜と、
前記第３の導電膜より深い位置に配される第４の導電膜と、
前記第３の導電膜及び前記第４の導電膜の間に配され、積層方向に延びて前記第３の導電膜及び前記第４の導電膜を接続する第２のプラグと、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第１の電極及び前記第３の導電膜に接続される第２の電極と、
前記第１のチップ及び前記第２のチップの接合面に配され、前記第４の導電膜に接続される第３の電極と、
前記第２のチップ及び前記第３のチップの接合面に配され、前記第４の電極と前記第３の導電膜とに接続される第５の電極と、
を有し、
前記第１のチップは、
前記第３の電極に接続される第１の配線構造を有する
半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置は、複数のチップが接合されて構成されることがある。半導体記憶装置では、複数のチップの間で導電膜を適切に接続することが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１４８０７１号公報

【特許文献2】特開２０２０－１４１１００号公報

【特許文献3】特開２０２２－０５０９５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、複数のチップの間で導電膜を適切に接続することに適した半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、第１のチップと第２のチップと第３のチップとを有する半導体記憶装置が提供される。第２のチップは、第１のチップに接合される。第３のチップは、第１のチップと反対側で第２のチップに接合される。第３のチップは、第１の積層体と複数の第１の半導体膜と第１の導電膜と第２の導電膜と第１のプラグと第１の電極とを有する。第１の積層体では、複数の第１の導電層が第１の絶縁層を介して積層される。複数の第１の半導体膜は、それぞれが第１の積層体内を積層方向に延びる。第１の導電膜は、第１の積層体の上方に配される。第１の導電膜は、積層方向から透視した場合に第１の積層体を横切って延びる。第２の導電膜は、第１の積層体から平面方向に離間し且つ第１の導電膜より深い位置に配される。第１のプラグは、第１の導電膜及び第２の導電膜の間に配される。第１のプラグは、積層方向に延びて第１の導電膜及び第２の導電膜を接続する。第１の電極は、第２のチップ及び第３のチップの接合面に配される。第１の電極は、第２の導電膜に接続される。第２のチップは、第２の積層体と複数の第２の半導体膜と第３の導電膜と第４の導電膜と第２のプラグと第２の電極とを有する。第２の積層体では、複数の第２の導電層が第２の絶縁層を介して積層される。複数の第２の半導体膜は、それぞれが第２の積層体内を積層方向に延びる。第３の導電膜は、第２の積層体の上方に配される。第４の導電膜は、第２の積層体から平面方向に離間し且つ第３の導電膜より深い位置に配される。第２のプラグは、第３の導電膜及び第４の導電膜の間に配される。第２のプラグは、積層方向に延びて第３の導電膜及び第４の導電膜を接続する。第２の電極は、第１のチップ及び第２のチップの接合面に配される。第２の電極は、第４の導電膜に接続される。第１のチップは、第１の配線構造を有する。第１の配線構造は、第２の電極に接続される。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。

【図2】第１の実施形態におけるブロックの構成を示す回路図。

【図3】第１の実施形態にかかる半導体記憶装置の構成を示す平面図。

【図4】第１の実施形態にかかる半導体記憶装置の構成を示す断面図。

【図5】第１の実施形態におけるメモリセルの構成を示す断面図。

【図6】第１の実施形態にかかる半導体記憶装置の構成を示す断面図。

【図7】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図8】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図9】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図10】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図11】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図12】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図13】第１の実施形態にかかる半導体記憶装置の製造方法を示す断面図。

【図14】第１の実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図15】第１の実施形態の第２の変形例にかかる半導体記憶装置の構成を示す断面図。

【図16】第１の実施形態の第３の変形例にかかる半導体記憶装置の構成を示す断面図。

【図17】第１の実施形態の第４の変形例にかかる半導体記憶装置の構成を示す断面図。

【図18】第１の実施形態の第５の変形例にかかる半導体記憶装置の構成を示す断面図。

【図19】第２の実施形態にかかる半導体記憶装置の構成を示す平面図。

【図20】第２の実施形態にかかる半導体記憶装置の構成を示す断面図。

【図21】第２の実施形態にかかる半導体記憶装置の構成を示す断面図。

【図22】第２の実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図23】第２の実施形態の第２の変形例にかかる半導体記憶装置の構成を示す断面図。

【図24】第２の実施形態の第３の変形例にかかる半導体記憶装置の構成を示す断面図。

【図25】第２の実施形態の第４の変形例にかかる半導体記憶装置の構成を示す断面図。

【図26】第２の実施形態の第５の変形例にかかる半導体記憶装置の構成を示す断面図。

【図27】第２の実施形態の第６の変形例にかかる半導体記憶装置の構成を示す断面図。

【図28】第２の実施形態の第７の変形例にかかる半導体記憶装置の構成を示す断面図。

【図29】第３の実施形態にかかる半導体記憶装置の構成を示す断面図。

【図30】第３の実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図31】第３の実施形態の第２の変形例にかかる半導体記憶装置の構成を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

【0008】

（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、複数のチップが接合されて構成されるが、複数のチップの間で導電膜を適切に接続するための工夫が施される。例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示すブロック図である。

【0009】

半導体記憶装置１は、複数のチップ１０，２０＿１，２０＿２を有する。チップ２０＿１，２０＿２は、メモリセルアレイ２１＿１，２１＿２を含み、アレイチップとも呼ばれる。チップ１０は、メモリセルアレイ２１＿１，２１＿２を制御するための回路を含み、回路チップとも呼ばれる。

【0010】

なお、チップ２０＿１，２０＿２は、互いに区別しない場合、チップ２０と表記する。メモリセルアレイ２１＿１，２１＿２は、互いに区別しない場合、メモリセルアレイ２１と表記する。また、図１では、半導体記憶装置１が２個のチップ（アレイチップ）２０＿１，２０＿２を含む構成が例示されるが、半導体記憶装置１は３個以上のアレイチップを含んでもよい。

【0011】

半導体記憶装置１は、データを不揮発に記憶する不揮発性メモリであってもよく、メモリカード、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）等のメモリシステム１００３に適用され得る。メモリシステム１００３は、半導体記憶装置１及びメモリコントローラ１００２を有する。

【0012】

半導体記憶装置１は、メモリコントローラ１００２から電源Ｖｓｓ、電源Ｖｃｃ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏ等を受ける。これらの信号等を介して、半導体記憶装置１は、メモリコントローラ１００２により制御される。

【0013】

入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレス情報ＡＤＤ、データ信号ＤＡＴを含み得る。電源Ｖｓｓは、基準電位（例えば、グランド電位）を有する。電源Ｖｃｃは、所定電位（例えば、電源電位）を有する。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、ライト動作をイネーブルする際に用いられ得る。リードイネーブル信号ＲＥｎは、リード動作をイネーブルする際に用いられ得る。レディビジー信号ＲＢｎは、半導体記憶装置１がレディー状態・ビジー状態にあることを示す。

【0014】

チップ２０＿１は、電源線２２＿１，２３＿１を有する。チップ２０＿２は、電源線２２＿２，２３＿２を有する。電源Ｖｓｓは、電源線２２＿２及び電源線２２＿１経由でチップ１０へ伝達される。電源Ｖｃｃは、電源線２３＿２及び電源線２３＿１経由でチップ１０へ伝達される。

【0015】

チップ２０＿１は、メモリセルアレイ２１＿１をさらに含む。メモリセルアレイ２１＿１では、メモリセルトランジスタ（以下、単にメモリセル）が３次元的に複数配列される。チップ１０＿２は、メモリセルアレイ２１＿２をさらに含む。メモリセルアレイ２１＿２では、メモリセルが３次元的に複数配列される。各メモリセルアレイ２１は、複数のブロックＢＫを含む。

【0016】

各ブロックＢＫは、ワード線ＷＬが共通接続される複数のメモリセルトランジスタの集合に相当し、図２に示すように構成され得る。図２は、ブロックＢＫの構成を示す回路図である。

【0017】

ブロックＢＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリストリングＭＳを含む。複数のメモリストリングＭＳは、複数のビット線ＢＬ０～ＢＬ（ｍ－１）に対応する（ｍは、任意の２以上の整数）。各メモリストリングＭＳは、対応するビット線ＢＬに接続される。各メモリストリングＭＳは、メモリセルトランジスタ（以下、メモリセルとする）ＭＴ０～ＭＴ３及び選択トランジスタＳＴ１，ＳＴ２を含む。

【0018】

各メモリストリングＭＳにおいて、選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ３が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

【0019】

ストリングユニットＳＵに含まれる各メモリストリングＭＳの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳのメモリセルトランジスタＭＴのゲートは、ワード線ＷＬに共通して接続される。

【0020】

１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続される複数のメモリセルＭＣの集合は、セルユニットＣＵと称される。例えば、メモリセルＭＣがｐビットデータ（ｐは１以上の整数）を記憶する場合、セルユニットＣＵの記憶容量はｐページデータとして定義される。

【0021】

各ビット線ＢＬは、ブロックＢＫの各ストリングユニットＳＵの対応するメモリストリングＭＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のソースに共通して接続され、ブロックＢＫのストリングユニットＳＵ間で共有される。ソース線ＳＬは、ブロックＢＫ間で共有されてもよい。

【0022】

図１に示すチップ１０（回路チップ）は、ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６を有する。

【0023】

電源回路１０１６は、電源線２２，２３を介して受ける電源Ｖｓｓ，Ｖｃｃを各部へ供給する。例えば、電源回路１０１６は、電源Ｖｓｓ，Ｖｃｃを電圧発生回路１０１５へ供給する。

【0024】

シーケンサ１０１４は、コマンドＣＭＤに応じて、各部を統括的に制御する。例えば、シーケンサ１０１４は、ライトコマンドＣＭＤに応じて、ライト動作を制御する。シーケンサ１０１４は、ライト動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＣにデータＤＡＴをライトし、ライト完了通知をメモリコントローラ１００２へ返す。シーケンサ１０１４は、リードコマンドＣＭＤに応じて、リード動作を制御する。シーケンサ１０１４は、リード動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＣからデータＤＡＴをリードし、リードデータＤＡＴをメモリコントローラ１００２へ返す。

【0025】

電圧発生回路１０１５は、電源Ｖｓｓ，Ｖｃｃを用いて、シーケンサ１０１４の制御に応じた電圧を発生させロウデコーダ１０１２及びセンスアンプ１０１３へ供給する。

【0026】

ロウデコーダ１０１２は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべきメモリセルに対応するワード線ＷＬを選択し、選択ワード線ＷＬに電圧を供給する。

【0027】

センスアンプ１０１３は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべきメモリセルに対応するビット線ＢＬを選択する。センスアンプ１０１３は、ライト処理において、選択ビット線ＢＬに電圧を供給する。センスアンプ１０１３は、リード処理において、選択ビット線ＢＬの電圧を供給し、選択ビット線ＢＬの電位をセンスする。

【0028】

図１に示す電源線２２，２３は、例えば図３及び図４に示すような配線ＭＡ１，ＭＡ２により実現され得る。以下では、基板２の表面に垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向及びＹ方向とする。図３は、半導体記憶装置１の構成を示すＸＹ平面図である。図４は、半導体記憶装置１の構成を示すＸＺ断面図である。図４は、図３をＡ－Ａ線で切った場合の断面を例示する。

【0029】

半導体記憶装置１は、ＸＹ平面視で略矩形状を有し、例えばＸ方向を長手方向とする。半導体記憶装置１は、複数のチップ１０，２０＿１，２０＿２の積層で構成され得る。

【0030】

図３では、各チップ１０，２０＿１，２０＿２の概略的なレイアウト構成が例示される。チップ２０＿１において、複数の積層体ＳＳＴ１が配される。複数の積層体ＳＳＴ１は、ＸＹ方向に２次元的に配列されてもよい。各積層体ＳＳＴ１は、ＸＹ平面視で略矩形状を有し、例えばＸ方向を長手方向とする。各積層体ＳＳＴ１は、メモリセルアレイ２１＿１の一部として機能する。複数の配線ＭＡ１は、積層体ＳＳＴ１の＋Ｚ側に配される。複数の配線ＭＡ１は、Ｘ方向に互いに並ぶ。各配線ＭＡ１は、Ｙ方向に延びる。各配線ＭＡ１は、Ｚ方向から透視した場合、積層体ＳＳＴ１を横切るようにＹ方向に延びる。各配線ＭＡ１は、電源線２２，２３として機能し、伝達すべき電力量と延びる長さとに応じて、幅及び厚さが決められ得る。

【0031】

同様に、チップ２０＿２において、複数の積層体ＳＳＴ２が配される。複数の積層体ＳＳＴ２は、ＸＹ方向に２次元的に配列されてもよい。各積層体ＳＳＴ２は、ＸＹ平面視で略矩形状を有し、例えばＸ方向を長手方向とする。各積層体ＳＳＴ２は、メモリセルアレイ２１＿２の一部として機能する。複数の配線ＭＡ２は、積層体ＳＳＴ２の＋Ｚ側に配される。複数の配線ＭＡ２は、Ｘ方向に互いに並ぶ。各配線ＭＡ２は、Ｙ方向に延びる。各配線ＭＡ２は、Ｚ方向から透視した場合、積層体ＳＳＴ２を横切るようにＹ方向に延びる。各配線ＭＡ２は、電源線２２，２３として機能し、伝達すべき電力量と延びる長さとに応じて、幅及び厚さが決められ得る。各配線ＭＡ２は、その大部分が絶縁膜ＤＬ３で覆われているが、－Ｙ側端付近が開口ＴＶで部分的に露出される。これにより、各配線ＭＡ２は、開口ＴＶを介してワイヤボンディング実装におけるワイヤ等が接合され得る。

【0032】

チップ１０，２０＿１，２０＿２に共有される構造として、エッジシールＥＳが設けられる。エッジシールＥＳは、Ｚ方向から透視した場合、複数の積層体ＳＳＴ１，ＳＳＴ２をＸＹ方向外側から囲む。これにより、エッジシールＥＳは、メモリセルアレイ２１＿１，２１＿２及びそれらを制御するための回路（ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６など）を外来静電ノイズ等から保護する。

【0033】

なお、簡略化のため、チップ１０におけるエッジシールＥＳの内側の構成の図示は省略される。

【0034】

図４に示すように、チップ１０の＋Ｚ側に、チップ２０＿１が配される。チップ２０＿１の＋Ｚ側に、チップ２０＿２が配される。チップ２０＿２の＋Ｚ側に、チップ３０が配される。すなわち、チップ１０の＋Ｚ側に、チップ２０＿１，２０＿２が順に積層される。チップ１０の＋Ｚ側にチップ２０＿１，２０＿２が順に接合される構造は、メモリセルアレイ２１＿１，２１＿２が順に積層され、マルチスタックアレイとも呼ばれる。

【0035】

なお、マルチスタックアレイにおける積層されるチップ（アレイチップ）２０の個数は、２個に限定されず、３個以上であってもよい。

【0036】

チップ１０の＋Ｚ側の面に、チップ２０＿１が接合される。チップ２０＿１は、直接接合で接合されてもよい。チップ１０は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ１と電極ＰＤ１とを有する。チップ２０＿１は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ２とを有する。チップ１０，２０＿１の接合面ＢＦ１では、チップ１０の絶縁膜ＤＬ１とチップ２０＿１の絶縁膜ＤＬ２とが接合され、チップ１０の電極ＰＤ１とチップ２０＿１の電極ＰＤ２とが接合される。

【0037】

チップ２０＿１の＋Ｚ側の面に、チップ２０＿２が接合される。チップ２０＿２は、チップ１０の反対側でチップ２０＿１に接合される。チップ２０＿２は、直接接合で接合されてもよい。チップ２０＿１は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ３とを有する。チップ２０＿２は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ３と電極ＰＤ４とを有する。チップ２０＿１，２０＿２の接合面ＢＦ２では、チップ２０＿１の絶縁膜ＤＬ２とチップ２０＿２の絶縁膜ＤＬ３とが接合され、チップ２０＿１の電極ＰＤ３とチップ２０＿２の電極ＰＤ４とが接合される。

【0038】

チップ１０は、基板２、トランジスタＴｒ、電極ＰＤ１、配線構造ＷＳ、絶縁膜ＤＬ１を有する。基板２は、チップ１０における－Ｚ側に配され、ＸＹ方向に板状延びる。基板２は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２は、＋Ｚ側の表面２ａを有する。トランジスタＴｒは、メモリセルアレイ２１を制御するための回路（ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６など）の回路素子として機能する。トランジスタＴｒは、基板２の表面２ａに導電膜として配されるゲート電極、基板２内の表面２ａ近傍に半導体領域として配されるソース電極・ドレイン電極などを含む。電極ＰＤ１は、前述のように、チップ１０，２０＿１の接合面ＢＦ１にその表面が露出するように配される。配線構造ＷＳは、主としてＺ方向に延びて、トランジスタＴｒのゲート電極、ソース電極・ドレイン電極などを電極ＰＤ１へ接続する。

【0039】

チップ２０＿１は、積層体ＳＳＴ１、導電層５、複数の柱状体ＣＬ、複数のプラグＣＰ１、複数のプラグＣＰ２、複数の導電膜ＢＬ、複数の配線ＭＡ１、電極ＰＤ２、電極ＰＤ３、絶縁膜ＤＬ２を有する。積層体ＳＳＴ１では、複数の導電層３が絶縁層４を介してＺ方向に積層される。複数の導電層３は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。

【0040】

各導電層３は、ＸＹ方向に板状に延びる。各柱状体ＣＬは、複数の導電層３を通ってＺ方向に延びる。各柱状体ＣＬは、積層体ＳＳＴ１をＺ方向に貫通してもよい。各柱状体ＣＬは、Ｚ方向に柱状に延びる。各柱状体ＣＬは、チャネル領域として機能する半導体膜ＣＨ（図５参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層３と複数の柱状体ＣＬとが交差する複数の交差位置、すなわち複数の導電層３と複数の半導体膜ＣＨとが交差する複数の交差位置に、複数のメモリセルＭＣが形成される。

【0041】

各柱状体ＣＬは、図５（ａ）、図５（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。図５（ａ）は、メモリセルＭＴの構成を示すＸＺ断面図であり、図４のＣ部分の拡大断面図である。図５（ｂ）は、メモリセルＭＴの構成を示すＸＹ断面図であり、図５（ａ）をＤ－Ｄ線に沿って切った場合の断面を示す。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図５（ａ）、図５（ｂ）に点線で囲って示す部分がメモリセルＭＴとして機能する。

【0042】

柱状体ＣＬにおける半導体膜ＣＨは、図４に示すように、先端が導電層５に達する。半導体膜ＣＨは、＋Ｚ側端で導電層５に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層５は、導電性を付与された半導体（例えば、ポリシリコン）で形成され得る。導電層５は、ソース線ＳＬ（図２参照）におけるセルソース部ＣＳＬとして機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。

【0043】

また、各導電層３は、Ｙ方向幅が互いに均等であってもよい。複数の導電層３は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層３は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿１におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。

【0044】

複数のプラグＣＰ１は、複数の導電層３に対応する。各プラグＣＰ１は、Ｚ方向における電極ＰＤ２及び対応する導電層３の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する導電層３に電気的に接続される。これにより、プラグＣＰ１は、電極ＰＤ２及び対応する導電層３を電気的に接続する。

【0045】

複数のプラグＣＰ２は、複数の電極ＰＤ２に対応し、複数の電極ＰＤ３に対応する。各プラグＣＰ２は、Ｚ方向における対応する電極ＰＤ２及び対応する電極ＰＤ３の間に配され、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する電極ＰＤ３に電気的に接続される。これにより、プラグＣＰ２は、対応する電極ＰＤ２及び対応する電極ＰＤ３を電気的に接続する。

【0046】

複数の導電膜ＢＬは、積層体ＳＳＴ１の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬに対応する。各導電膜ＢＬは、対応する柱状体ＣＬの－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ２に電気的に接続される。これにより、ビット線ＢＬが電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。

【0047】

複数の配線ＭＡ１は、積層体ＳＳＴ１の＋Ｚ側に配される。複数の配線ＭＡ１は、Ｘ方向に互いに並ぶ。各配線ＭＡ１は、Ｙ方向に延びる。各配線ＭＡ１は、Ｚ方向から透視した場合、積層体ＳＳＴ１を横切るようにＹ方向に延びる。各配線ＭＡ１は、電源線２２，２３として機能し、伝達すべき電力量と延びる長さとに応じて、幅及び厚さが決められ得る。配線ＭＡ１に関する詳細な構成は、後述する。

【0048】

電極ＰＤ２は、その表面がチップ１０，２０＿１の接合面ＢＦ１に露出するように配される。電極ＰＤ３は、その表面がチップ２０＿１，２０＿２の接合面ＢＦ２に露出するように配される。

【0049】

チップ２０＿２は、積層体ＳＳＴ２、導電層５、複数の柱状体ＣＬ、複数のプラグＣＰ３、複数のプラグＣＰ４、複数の導電膜ＢＬ、配線ＭＡ２、電極ＰＤ４、電極ＰＤ５、絶縁膜ＤＬ３を有する。積層体ＳＳＴ２では、複数の導電層３が絶縁層４を介してＺ方向に積層される。複数の導電層３は、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０、選択ゲート線ＳＧＳとして機能する。

【0050】

各導電層３は、ＸＹ方向に板状に延びる。各柱状体ＣＬは、複数の導電層３を通ってＺ方向に延びる。各柱状体ＣＬは、積層体ＳＳＴ２をＺ方向に貫通してもよい。各柱状体ＣＬは、Ｚ方向に柱状に延びる。各柱状体ＣＬは、チャネル領域として機能する半導体膜ＣＨ（図５参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層３と複数の柱状体ＣＬとが交差する複数の交差位置、すなわち複数の導電層３と複数の半導体膜ＣＨとが交差する複数の交差位置に、複数のメモリセルＭＣが形成される。

【0051】

各柱状体ＣＬは、図５（ａ）、図５（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図５（ａ）、図５（ｂ）に点線で囲って示す部分がメモリセルＭＴとして機能する。

【0052】

柱状体ＣＬにおける半導体膜ＣＨは、図４に示すように、＋Ｚ側端で導電層５に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層５は、導電性を付与された半導体（例えば、ポリシリコン）で形成され得る。導電層５は、ソース線ＳＬ（図２参照）におけるセルソース部ＣＳＬとして機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。

【0053】

また、各導電層５は、Ｙ方向幅が互いに均等であってもよい。複数の導電層５は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層５は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿２におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、複数のワード線ＷＬ、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。

【0054】

複数のプラグＣＰ３は、複数の導電層３に対応する。各プラグＣＰ３は、Ｚ方向における電極ＰＤ４及び対応する導電層３の間に配され、－Ｚ側端が電極ＰＤ４に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する導電層３に電気的に接続される。これにより、プラグＣＰ３は、電極ＰＤ４及び対応する導電層３を電気的に接続する。

【0055】

複数のプラグＣＰ４は、複数の電極ＰＤ４に対応し、複数の電極ＰＤ５に対応する。各プラグＣＰ４は、Ｚ方向における対応する電極ＰＤ４及び対応する電極ＰＤ５の間に配され、－Ｚ側端が電極ＰＤ４に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が対応する電極ＰＤ５に電気的に接続される。これにより、プラグＣＰ４は、対応する電極ＰＤ４及び対応する電極ＰＤ５を電気的に接続する。

【0056】

複数の導電膜ＢＬは、積層体ＳＳＴ２の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬに対応する。各導電膜ＢＬは、対応する柱状体ＣＬの－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ４に電気的に接続される。これにより、ビット線ＢＬがプラグ（図示せず）、電極ＰＤ４、電極ＰＤ３、プラグ（図示せず）、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。

【0057】

複数の配線ＭＡ２は、積層体ＳＳＴ２の＋Ｚ側に配される。複数の配線ＭＡ２は、Ｘ方向に互いに並ぶ。各配線ＭＡ２は、Ｙ方向に延びる。各配線ＭＡ２は、Ｚ方向から透視した場合、積層体ＳＳＴ２を横切るようにＹ方向に延びる。各配線ＭＡ２は、電源線２２，２３として機能し、伝達すべき電力量と延びる長さとに応じて、幅及び厚さが決められ得る。配線ＭＡ２に関する詳細な構成は、後述する。

【0058】

電極ＰＤ４は、その表面がチップ１０，２０＿２の接合面ＢＦ１に露出するように配される。電極ＰＤ５は、その表面がチップ２０＿２の＋Ｚ側の面に露出するように配される。

【0059】

次に、配線ＭＡ１，ＭＡ２に関する詳細な構成について図６を用いて説明する。図６は、半導体記憶装置１の構成を示すＹＺ断面図であり、図３をＢ－Ｂ線で切った場合のＹＺ断面を例示する。

【0060】

チップ１０は、トランジスタＴｒ、配線構造ＷＳ、電極ＰＤ１－１を有する。電極ＰＤ１－１は、チップ１０及びチップ２０＿１の接合面ＢＦ１に配される。電極ＰＤ１－１は、その＋Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ１－１は、－Ｚ側端が配線構造ＷＳを介してトランジスタＴｒに接続される。

【0061】

チップ２０＿１は、積層体ＳＳＴ１、導電膜ＭＡ１、導電膜ＣＦ１－１、複数のプラグＣＣ１－１～ＣＣ１－３、電極ＰＤ２－１、電極ＰＤ３－１、電極ＰＤ３－２、バリア膜ＢＭ－１、バリア膜ＢＭ－２、絶縁膜ＤＬ２を有する。

【0062】

導電膜ＭＡ１は、積層体ＳＳＴ１の＋Ｚ側に配される。導電膜ＭＡ１は、配線ＭＡ１（図３参照）として機能する。導電膜ＭＡ１は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ１は、Ｚ方向から透視した場合に積層体ＳＳＴ１を横切って概ねＹ方向に延びる。導電膜ＭＡ１は、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ１は、引き回し部８及びプラグ接続部９－１を有する。

【0063】

プラグ接続部９－１は、積層体ＳＳＴ１からＸＹ方向に離間して配される。プラグ接続部９－１は、積層体ＳＳＴ１からＹ方向にシフトした位置に配される。

【0064】

引き回し部８は、プラグ接続部９－１のＹ方向両側に配され、例えば積層体ＳＳＴ１に対応する位置に配される。引き回し部８は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0065】

プラグ接続部９－１は、引き回し部８に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部８よりＺ高さが低くなる段差を有する。プラグ接続部９－１は、平坦部９ａ、傾斜部９ｂ、傾斜部９ｃを有する。

【0066】

プラグ接続部９－１において、平坦部９ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部９ａのＺ高さは、引き回し部８のＺ高さより低い。平坦部９ａは、プラグＣＣ１－１～ＣＣ１－３の＋Ｚ側端がそれぞれ接続される。

【0067】

傾斜部９ｂは、平坦部９ａの－Ｙ側に配される。傾斜部９ｂは、－Ｙ側端が引き回し部８に接続され、＋Ｙ側端が平坦部９ａに接続される。傾斜部９ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部８のＺ高さから平坦部９ａのＺ高さへ連なる段差を形成する。

【0068】

傾斜部９ｃは、平坦部９ａの＋Ｙ側に配される。傾斜部９ｃは、＋Ｙ側端が引き回し部８に接続され、－Ｙ側端が平坦部９ａに接続される。傾斜部９ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部８のＺ高さから平坦部９ａのＺ高さへ連なる段差を形成する。

【0069】

導電膜ＣＦ１－１は、積層体ＳＳＴ１からＸＹ方向に離間して配される。導電膜ＣＦ１－１は、積層体ＳＳＴ１からＹ方向にシフトした位置に配される。導電膜ＣＦ１－１は、プラグ接続部９－１に対応したＸＹ位置に配される。導電膜ＣＦ１－１は、導電膜ＭＡ１より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－１は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含む。

【0070】

複数のプラグＣＣ１－１～ＣＣ１－３は、Ｚ方向における導電膜ＭＡ１と導電膜ＣＦ１－１との間に配される。複数のプラグＣＣ１－１～ＣＣ１－３は、プラグ接続部９－１の－Ｚ側に配され、導電膜ＣＦ１－１の＋Ｚ側に配される。各プラグＣＣ１－１～ＣＣ１－３は、Ｚ方向に延びて導電膜ＭＡ１及び導電膜ＣＦ１－１を接続する。各プラグＣＣ１－１～ＣＣ１－３は、＋Ｚ側端がプラグ接続部９－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－１に電気的に接続される。各プラグＣＣ１は、第３の金属を主成分とする材料で形成され得る。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第３の金属は、タングステン等を含む。

【0071】

電極ＰＤ２－１は、チップ１０及びチップ２０＿１の接合面ＢＦ１に配される。電極ＰＤ２－１は、導電膜ＣＦ１－１及び電極ＰＤ１－１に電気的に接続される。電極ＰＤ２－１は、＋Ｚ側の面が導電膜ＣＦ１－１に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－１は、－Ｚ側の面が電極ＰＤ１－１に接触する。電極ＰＤ２－１は、第２の金属を主成分とする材料で形成され得る。

【0072】

電極ＰＤ３－１は、チップ２０＿１及びチップ２０＿２の接合面ＢＦ２に配される。電極ＰＤ３－１は、導電膜ＭＡ１における引き回し部８に対応したＸＹ位置に配される。電極ＰＤ３－１は、積層体ＳＳＴ１から＋Ｙ方向にシフトした位置に配されてもよい。

【0073】

電極ＰＤ３－１は、バリア膜ＢＭ－１を介して導電膜ＭＡ１に電気的に接続され、電極ＰＤ４－１に電気的に接続される。電極ＰＤ３－１は、－Ｚ側の面がバリア膜ＢＭ－１に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－１は、＋Ｚ側の面が電極ＰＤ４－１に接触する。電極ＰＤ３－１は、第２の金属を主成分とする材料で形成され得る。

【0074】

電極ＰＤ３－２は、チップ２０＿１及びチップ２０＿２の接合面ＢＦ２に配される。電極ＰＤ３－２は、導電膜ＭＡ１における引き回し部８に対応したＸＹ位置に配される。電極ＰＤ３－１は、積層体ＳＳＴ１から－Ｙ方向にシフトした位置に配されてもよい。

【0075】

電極ＰＤ３－２は、バリア膜ＢＭ－２を介して導電膜ＭＡ１に電気的に接続され、電極ＰＤ４－２に電気的に接続される。電極ＰＤ３－２は、－Ｚ側の面がバリア膜ＢＭ－２に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－２は、＋Ｚ側の面が電極ＰＤ４－２に接触する。電極ＰＤ３－２は、第２の金属を主成分とする材料で形成され得る。

【0076】

バリア膜ＢＭ－１は、Ｚ方向における電極ＰＤ３－１及び導電膜ＭＡ１の間に配される。バリア膜ＢＭ－１は、＋Ｚ側の面が電極ＰＤ３－１に接触し、－Ｚ側の面が導電膜ＭＡ１に接触する。バリア膜ＢＭ－１は、第４の金属を主成分とする材料で形成され得る。第４の金属は、第１の金属の拡散に対するバリア性を有し第２の金属の拡散に対するバリア性を有する。第４の金属は、例えば、窒化チタンを含む。これにより、電極ＰＤ３－１に含まれる第２の金属の元素が導電膜ＭＡ１側へ拡散することを抑制でき、導電膜ＭＡ１に含まれる第１の金属の元素が電極ＰＤ３－１側へ拡散することを抑制できる。

【0077】

バリア膜ＢＭ－２は、Ｚ方向における電極ＰＤ３－２及び導電膜ＭＡ１の間に配される。バリア膜ＢＭ－２は、＋Ｚ側の面が電極ＰＤ３－２に接触し、－Ｚ側の面が導電膜ＭＡ１に接触する。バリア膜ＢＭ－２は、第４の金属を主成分とする材料で形成され得る。第４の金属は、第１の金属の拡散に対するバリア性を有し第２の金属の拡散に対するバリア性を有する。第４の金属は、例えば、窒化チタンを含む。これにより、電極ＰＤ３－２に含まれる第２の金属の元素が導電膜ＭＡ１側へ拡散することを抑制でき、導電膜ＭＡ１に含まれる第１の金属の元素が電極ＰＤ３－２側へ拡散することを抑制できる。

【0078】

チップ２０＿２は、積層体ＳＳＴ２、導電膜ＭＡ２、導電膜ＣＦ２－１、複数のプラグＣＣ２－１～ＣＣ２－３、導電膜ＣＦ２－２、複数のプラグＣＣ３－１～ＣＣ３－３、電極ＰＤ４－１、電極ＰＤ４－２、絶縁膜ＤＬ３を有する。

【0079】

導電膜ＭＡ２は、積層体ＳＳＴ２の＋Ｚ側に配される。導電膜ＭＡ２は、配線ＭＡ２（図３参照）として機能する。導電膜ＭＡ２は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ２は、Ｚ方向から透視した場合に積層体ＳＳＴ２を横切って概ねＹ方向に延びる。導電膜ＭＡ２は、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ２は、引き回し部６及びプラグ接続部７－１，７－２を有する。

【0080】

プラグ接続部７－１，７－２は、それぞれ、積層体ＳＳＴ２からＸＹ方向に離間して配される。プラグ接続部７－１は、積層体ＳＳＴ２から＋Ｙ方向にシフトした位置に配される。プラグ接続部７－２は、積層体ＳＳＴ２から－Ｙ方向にシフトした位置に配される。

【0081】

引き回し部６は、プラグ接続部７－１のＹ方向両側に配され、プラグ接続部７－２のＹ方向両側に配され、例えば積層体ＳＳＴ２に対応する位置に配される。引き回し部６は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0082】

プラグ接続部７－１は、Ｙ方向両側で引き回し部６に隣接して接続され、引き回し部６よりＺ高さが低くなる段差を有する。プラグ接続部７－１は、平坦部７ａ、傾斜部７ｂ、傾斜部７ｃを有する。

【0083】

プラグ接続部７－１において、平坦部７ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ａのＺ高さは、引き回し部６のＺ高さより低い。平坦部７ａは、プラグＣＣ２－１～ＣＣ２－３の＋Ｚ側端がそれぞれ接続される。

【0084】

傾斜部７ｂは、平坦部７ａの－Ｙ側に配される。傾斜部７ｂは、－Ｙ側端が引き回し部６に接続され、＋Ｙ側端が平坦部７ａに接続される。傾斜部７ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部６のＺ高さから平坦部７ａのＺ高さへ連なる段差を平坦部７ａの－Ｙ側に形成する。

【0085】

傾斜部７ｃは、平坦部７ａの＋Ｙ側に配される。傾斜部７ｃは、＋Ｙ側端が引き回し部６に接続され、－Ｙ側端が平坦部７ａに接続される。傾斜部７ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部６のＺ高さから平坦部７ａのＺ高さへ連なる段差を平坦部７ａの＋Ｙ側に形成する。

【0086】

プラグ接続部７－２は、Ｙ方向両側で引き回し部６に隣接して接続され、引き回し部６よりＺ高さが低くなる段差を有する。プラグ接続部７－２は、平坦部７ａ、傾斜部７ｂ、傾斜部７ｃを有する。

【0087】

プラグ接続部７－２において、平坦部７ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ａのＺ高さは、引き回し部６のＺ高さより低い。平坦部７ａは、プラグＣＣ３－１～ＣＣ３－３の＋Ｚ側端がそれぞれ接続される。

【0088】

【0089】

【0090】

引き回し部６におけるプラグ接続部７－２の傾斜部７ｃに隣接するＸＹ位置の部分６ａは、＋Ｚ側の面が開口ＴＶで露出され、電極部分として機能する。電極部分６ａの＋Ｚ側の面は、開口ＴＶを介して、ワイヤボンディング実装のワイヤが接合され得る。

【0091】

導電膜ＣＦ２－１は、積層体ＳＳＴ２からＸＹ方向に離間して配される。導電膜ＣＦ２－１は、積層体ＳＳＴ２から＋Ｙ方向にシフトした位置に配される。導電膜ＣＦ２－１は、プラグ接続部７－１に対応したＸＹ位置に配される。導電膜ＣＦ２－１は、導電膜ＭＡ２より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ２－１は、第２の金属を主成分とする材料で形成され得る。

【0092】

複数のプラグＣＣ２－１～ＣＣ２－３は、Ｚ方向における導電膜ＭＡ２と導電膜ＣＦ２－１との間に配される。複数のプラグＣＣ２－１～ＣＣ２－３は、プラグ接続部７－１の－Ｚ側に配され、導電膜ＣＦ２－１の＋Ｚ側に配される。各プラグＣＣ２－１～ＣＣ２－３は、Ｚ方向に延びて導電膜ＭＡ２及び導電膜ＣＦ２－１を接続する。各プラグＣＣ２－１～ＣＣ２－３は、＋Ｚ側端がプラグ接続部７－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ２－１に電気的に接続される。各プラグＣＣ２は、第３の金属を主成分とする材料で形成され得る。

【0093】

導電膜ＣＦ２－２は、積層体ＳＳＴ２からＸＹ方向に離間して配される。導電膜ＣＦ２－２は、積層体ＳＳＴ２から－Ｙ方向にシフトした位置に配される。導電膜ＣＦ２－２は、プラグ接続部７－２に対応したＸＹ位置に配される。導電膜ＣＦ２－２は、導電膜ＭＡ２より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ２－２は、第２の金属を主成分とする材料で形成され得る。

【0094】

複数のプラグＣＣ３－１～ＣＣ３－３は、Ｚ方向における導電膜ＭＡ２と導電膜ＣＦ２－２との間に配される。複数のプラグＣＣ３－１～ＣＣ３－３は、プラグ接続部７－２の－Ｚ側に配され、導電膜ＣＦ２－２の＋Ｚ側に配される。各プラグＣＣ３－１～ＣＣ３－３は、Ｚ方向に延びて導電膜ＭＡ２及び導電膜ＣＦ２－２を接続する。各プラグＣＣ３－１～ＣＣ３－３は、＋Ｚ側端がプラグ接続部７－２に電気的に接続され、－Ｚ側端が導電膜ＣＦ２－２に電気的に接続される。各プラグＣＣ３は、第３の金属を主成分とする材料で形成され得る。

【0095】

電極ＰＤ４－１は、チップ２０＿１及びチップ２０＿２の接合面ＢＦ２に配される。電極ＰＤ４－１は、導電膜ＣＦ２－１に対応したＸＹ位置に配される。電極ＰＤ４－１は、積層体ＳＳＴ２から＋Ｙ方向にシフトした位置に配される。

【0096】

電極ＰＤ４－１は、導電膜ＣＦ２－１及び電極ＰＤ３－１に電気的に接続される。電極ＰＤ４－１は、＋Ｚ側の面が導電膜ＣＦ２－１に接触し、－Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ４－１は、－Ｚ側の面が電極ＰＤ３－１に接触する。電極ＰＤ４－１は、第２の金属を主成分とする材料で形成され得る。

【0097】

電極ＰＤ４－２は、チップ２０＿１及びチップ２０＿２の接合面ＢＦ２に配される。電極ＰＤ４－２は、導電膜ＣＦ２－２に対応したＸＹ位置に配される。電極ＰＤ４－２は、積層体ＳＳＴ２から－Ｙ方向にシフトした位置に配される。

【0098】

電極ＰＤ４－２は、導電膜ＣＦ２－２及び電極ＰＤ３－２に電気的に接続される。電極ＰＤ４－２は、＋Ｚ側の面が導電膜ＣＦ２－２に接触し、－Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ４－２は、－Ｚ側の面が電極ＰＤ３－２に接触する。電極ＰＤ４－２は、第２の金属を主成分とする材料で形成され得る。

【0099】

図６に示す開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成において、チップ２０＿２の導電膜ＭＡ２とチップ２０＿１の導電膜ＭＡ１とが並列接続される。電極部分６ａとトランジスタＴｒとの間に共通接続経路が接続される。電極部分６ａと共通接続経路との間に、第１の接続経路と第２の接続経路とが並列に接続される。

【0100】

第１の接続経路は、電極部分６ａ→引き回し部６→プラグ接続部７－１→プラグＣＣ２－１～ＣＣ２－３→導電膜ＣＦ２－１→電極ＰＤ４－１→電極ＰＤ３－１→バリア膜ＢＭ－１→引き回し部８を含む。第２の接続経路は、電極部分６ａ→プラグ接続部７－２→プラグＣＣ３－１～ＣＣ３－３→導電膜ＣＦ２－２→電極ＰＤ４－２→電極ＰＤ３－２→バリア膜ＢＭ－２→引き回し部８を含む。共通接続経路は、プラグ接続部９－１→プラグＣＣ１－１～ＣＣ１－３→導電膜ＣＦ１－１→電極ＰＤ２－１→電極ＰＤ１－１→配線構造ＷＳを含む。第１の接続経路と第２の接続経路とは、プラグ接続部９－１で合流し共通接続経路を介してチップ１０のトランジスタＴｒに接続される。これにより、電極部分６ａと共通接続経路との間で、導電膜ＭＡ１と導電膜ＭＡ２とが並列に接続される。

【0101】

ここで、導電膜ＭＡ１は配線ＭＡ１として機能し、導電膜ＭＡ２は配線ＭＡ２として機能する。前述のように、配線ＭＡ１及び配線ＭＡ２は、それぞれ、電源線２２，２３として機能し、伝達すべき電力量と延びる長さとに応じて、幅及び厚さが決められ得る。第１の接続経路と第２の接続経路とが並列になっていることにより、開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成を容易に低抵抗化できる。これにより、配線ＭＡ１及び配線ＭＡ２は、それぞれ、延びる長さを同じにしたまま、伝達すべき電力量に応じて決められる厚さを例えば半分程度に低減できる。すなわち、要求される特性を満たしながら配線ＭＡ１及び配線ＭＡ２をそれぞれ薄膜化できる。

【0102】

あるいは、第１の接続経路と第２の接続経路とが並列になっていることにより、開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成を容易に低抵抗化できる。これにより、配線ＭＡ１及び配線ＭＡ２は、それぞれ、伝達すべき電力量に応じて決められる厚さを同じにしたまま、延びる長さを約２倍に延長することができる。すなわち、要求される特性を満たしながら配線ＭＡ１及び配線ＭＡ２をそれぞれ長尺化できる。

【0103】

次に、半導体記憶装置１の製造方法について図７～図１３を用いて説明する。図７（ａ）～図７（ｄ）、図８（ａ）～図８（ｃ）、図９（ａ）～図９（ｅ）、図１０（ａ）～図１０（ｂ）、図１１（ａ）～図１１（ｂ）、図１２（ａ）～図１２（ｄ）、図１３は、半導体記憶装置１の製造方法を示す断面図である。図７（ａ）～図７（ｄ）、図８（ａ）～図８（ｃ）、図１０（ａ）～図１０（ｂ）、図１１（ａ）～図１１（ｂ）、図１３は、図４に対応するＸＺ断面を示す。図９（ａ）～図９（ｅ）、図１２（ａ）～図１２（ｄ）は、図６に対応するＹＺ断面を示す。図９（ａ）～図９（ｅ）では、簡略化のため、チップ２０＿１の部分を選択的に示す。図１２（ａ）～図１２（ｄ）では、簡略化のため、チップ２０＿２の部分を選択的に示す。

【0104】

図７（ａ）の工程では、基板１１０を用意する。基板１１０は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板１１０は、－Ｚ側の主面１１０ａを有する。基板１１０の主面１１０ａにおける凸部１０１を形成すべき領域を選択的に覆うレジストパターンＲＰ１を形成する。レジストパターンＲＰ１をマスクとしてエッチングを行う。これにより、基板１１０の主面１１０ａに凸部１０１を形成する。

【0105】

図７（ｂ）の工程では、ＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等により、基板１１０の主面１１０ａに絶縁膜１０３を堆積する。絶縁膜１０３は、シリコン窒化物等の絶縁物で形成され得る。絶縁膜１０３は、－Ｚ側に主面１０３ａを有する。

【0106】

図７（ｃ）の工程では、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法等により、絶縁膜１０３の主面１０３ａに絶縁膜１０５を堆積する。絶縁膜１０５は、シリコン窒化物等の絶縁物で形成され得る。絶縁膜１０５は、－Ｚ側に主面１０５ａを有する。

【0107】

図７（ｄ）の工程では、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等により、絶縁膜１０５の主面１０５ａを平坦化する。平坦化は、絶縁膜１０３の主面１０３ａが露出されるまで行われる。

【0108】

図８（ａ）の工程では、ＣＶＤ法等により、絶縁膜１０３の露出された主面１０３ａと絶縁膜１０５の主面１０５ａとに絶縁膜１０７を堆積する。絶縁膜１０７は、シリコン窒化物等の絶縁物で形成され得る。絶縁膜１０７は、－Ｚ側に主面１０７ａを有する。続いて、絶縁膜１０７の主面１０７ａにおける凸部１０１に対応する領域に開口を有するレジストパターンＲＰ２を形成する。レジストパターンＲＰ２をマスクとして凸部１０１の主面１１０ａが露出されるまでエッチングを行う。これにより、絶縁膜１０７の開口が形成される。この開口に導電物（例えば、タングステン等の金属を主成分とする材料）を埋め込む。これにより、絶縁膜１０７の主面１０７ａから凸部１０１の主面１１０ａに至るプラグ１１１を形成する。

【0109】

図８（ｂ）の工程では、絶縁膜１０７の主面１０７ａに絶縁膜１０９を堆積する。絶縁膜１０９は、シリコン窒化物等の絶縁物で形成され得る。絶縁膜１０９は、－Ｚ側に主面１０９ａを有する。続いて、絶縁膜１０９の主面１０９ａにおけるプラグ１１１に対応する領域に開口を有するレジストパターンＲＰ３を形成する。レジストパターンＲＰ３をマスクとしてプラグ１１１が露出されるまでエッチングを行う。これにより、絶縁膜１０９の開口が形成される。この開口に導電物（例えば、タングステン等の金属を主成分とする材料）を埋め込む。これにより、プラグ１１１の主面に接触する導電膜１１５を形成する。

【0110】

図８（ｃ）の工程では、絶縁膜１０９の主面１０９ａにメモリセルアレイ２１＿１の構造を形成する。メモリセルアレイ２１＿１では、主面１０９ａに導電層５が積層され、導電層５に積層体ＳＳＴ１が積層される。積層体ＳＳＴ１では、絶縁層４と導電層３とがＺ方向に交互に複数回積層される。また、積層体ＳＳＴ１は、それぞれがＺ方向に延びＸＹ方向に配列される複数の柱状体ＣＬで貫通される。柱状体ＣＬは、積層体ＳＳＴ１を貫通するメモリホールが形成され、メモリホール内に図５に示す絶縁膜ＢＬＫ２、絶縁膜ＢＬＫ１、電荷蓄積膜ＣＴ、絶縁膜ＴＮＬ、半導体膜ＣＨ、絶縁膜ＣＲが順に埋め込まれることなどにより形成される。図８（ｃ）に示すように、メモリセルアレイ２１＿１の周囲には、絶縁膜ＤＬ２が堆積される。絶縁膜ＤＬ２にホールが形成され、導電物（例えば、銅等の金属を主成分とする材料）が埋め込まれる。これにより、Ｚ方向に延びて導電層３に達するプラグ５１とＺ方向に延びて導電膜１１５に達するプラグ５３とがそれぞれ形成される。

【0111】

このとき、図９（ａ）に示すように、積層体ＳＳＴ１からＹ方向にシフトした位置において、絶縁膜ＤＬ２にホールが形成され、第３の金属（例えば、タングステン等）を主成分とする材料が埋め込まれる。これにより、Ｚ方向に延びる複数のプラグＣＣ１－１～ＣＣ１－３が形成される。そして、絶縁膜ＤＬ２の－Ｚ側に、第２の金属（例えば、銅等）を主成分とする材料で導電膜が堆積される。複数のプラグＣＣ１－１～ＣＣ１－３に重なる領域にパターニングされ、導電膜ＣＦ１－１が形成される。

【0112】

図１０（ａ）の工程では、メモリセルアレイ２１＿１の－Ｚ側に絶縁膜１２１を堆積する。絶縁膜１２１は、シリコン酸化物等の絶縁物で形成され得る。続いて、絶縁膜１２１の－Ｚ側に、プラグ５３に対応する領域に開口を有するレジストパターンＲＰ４を形成する。レジストパターンＲＰ４をマスクとしてプラグ５３が露出されるまでエッチングを行う。これにより、絶縁膜１２１の開口が形成される。この開口に導電物（例えば、銅等の金属を主成分とする材料）を埋め込む。これにより、プラグ５３に電気的に接続される電極ＰＤ２を形成する。これにより、複数のチップ２０＿１を含む基板ＷＦ＿２０＿１が形成される。

【0113】

このとき、図９（ａ）に示す導電膜ＣＦ１－１に対応した領域で絶縁膜ＤＬ２の開口が形成され、この開口に第２の金属（例えば、銅等）を主成分とする材料を埋め込む。これにより、導電膜ＣＦ１－１に電気的に接続される電極ＰＤ２－１を形成する。

【0114】

図１０（ｂ）の工程では、複数のチップ１０を含む基板ＷＦ＿１０を形成する。基板ＷＦ＿１０における各チップ１０では、トランジスタＴｒのゲート電極が基板２の表面２ａに形成され、ソース電極・ドレイン電極が基板２内の表面２ａ近傍に半導体領域として形成され、絶縁膜ＤＬ１が堆積され、配線構造ＷＳが形成される。絶縁膜ＤＬ１の－Ｚ側に、配線構造ＷＳに対応する領域に開口を有するレジストパターンＲＰ５を形成する。レジストパターンＲＰ５をマスクとして配線構造ＷＳが露出されるまでエッチングを行う。これにより、絶縁膜ＤＬ１の開口が形成される。この開口に導電物（例えば、銅等の金属を主成分とする材料）を埋め込む。これにより、配線構造ＷＳに電気的に接続される電極ＰＤ１を形成する。これにより、複数のチップ１０を含む基板ＷＦ＿１０が形成される。

【0115】

その後、基板ＷＦ＿２０＿１の－Ｚ側の面と基板ＷＦ＿１０の＋Ｚ側の面とをそれぞれプラズマ処理で活性化させてもよい。基板ＷＦ＿２０＿１の－Ｚ側の面と基板ＷＦ＿１０の＋Ｚ側の面とを対向させる。このとき、電極ＰＤ２のＸＹ位置と電極ＰＤ１のＸＹ位置とが合うように、基板ＷＦ＿２０＿１及び基板ＷＦ＿１０を対向配置させる。基板ＷＦ＿２０＿１及び基板ＷＦ＿１０をＺ方向に互いに近付けて、基板ＷＦ＿２０＿１と基板ＷＦ＿１０とを接合する。このとき、基板ＷＦ＿２０＿１と基板ＷＦ＿１０とを加熱・加圧してもよい。

【0116】

図１１（ａ）の工程では、基板１１０を除去する。基板１１０の除去は、＋Ｚ側から基板１１０が研磨され、その後ウェットエッチングすることで行われてもよい。これにより、絶縁膜１０３が露出され、凸部１０１が除去された後に、凹部１３１が形成される。凹部１３１の底面には、プラグ１１１の＋Ｚ側の面が露出する。

【0117】

このとき、図９（ａ）に示すように、絶縁膜ＤＬ２の＋Ｚ側の面において、積層体ＳＳＴ１からＹ方向にシフトした位置に凹部２０１が形成される。

【0118】

図１１（ｂ）の工程では、凹部１３１に導電物（例えば、銅等の金属を主成分とする材料）を埋め込む。これにより、プラグ１１１に電気的に接続される電極ＰＤ３を形成する。

【0119】

このとき、図９（ｂ）に示すように、積層体ＳＳＴ１からＹ方向にシフトした位置では、凹部２０１に絶縁膜ＤＬ２が埋め込まれ、平坦化された後、複数のプラグＣＣ１－１～ＣＣ１－３に対した領域で＋Ｚ側の端部が露出されるまで選択的にエッチングが行われ、凹部２０２が形成される。

【0120】

そして、図９（ｃ）に示すように、第１の金属（例えば、アルミニウム等）を主成分とする材料が堆積され、Ｙ方向に延びるライン状にパターニングされ、配線ＭＡ１として機能する導電膜ＭＡ１が形成される。配線ＭＡ１の＋Ｚ側では、複数のプラグＣＣ１－１～ＣＣ１－３に対した領域に凹部２０３が形成される。

【0121】

その後、図９（ｄ）に示すように、絶縁膜ＤＬ２が凹部２０３に埋め込まれるとともに導電膜ＭＡ１を覆って堆積される。絶縁膜ＤＬ２における積層体ＳＳＴ１のＹ方向両側に対応する位置で導電膜ＭＡ１を露出する開口ＶＡ３－１，ＶＡ３－２が形成される。

【0122】

さらに、図９（ｅ）に示すように、開口ＶＡ３－１，ＶＡ３－２の底部にバリア膜ＢＭ－１，ＢＭ－２が堆積される。バリア膜ＢＭ－１，ＢＭ－２は、第４の金属を主成分とする材料で形成され得る。第４の金属は、第１の金属の拡散に対するバリア性を有し第２の金属の拡散に対するバリア性を有する。第４の金属は、例えば、窒化チタンを含む。さらに、開口ＶＡ３－１，ＶＡ３－２に、第２の金属（例えば、銅等）を主成分とする材料が埋め込まれる。これにより、導電膜ＭＡ１に電気的にそれぞれ接続される電極ＰＤ３－１，ＰＤ３－２を形成する。

【0123】

その後、図７（ａ）～図７（ｄ）、図８（ａ）～図８（ｃ）、図１０（ａ）の工程と同様にして、絶縁層４と導電層３とがＺ方向に交互に複数回積層された積層体ＳＳＴ２が複数の柱状体ＣＬでＺ方向に貫通されるメモリセルアレイ１１＿２の構造とその周辺の構造とが形成される。＋Ｚ側の面に電極ＰＤ５（図１３参照）が形成される。これにより、複数のチップ２０＿２を含む基板ＷＦ＿２０＿２を形成する。

【0124】

このとき、図１２（ａ）に示すように、積層体ＳＳＴ２からＹ方向両側にシフトした位置において、それぞれ、絶縁膜ＤＬ３にホールが形成され、第３の金属（例えば、タングステン等）を主成分とする材料が埋め込まれる。これにより、積層体ＳＳＴ２に対してＹ方向両側の側方に、Ｚ方向に延びる複数のプラグＣＣ２－１～ＣＣ２－３と複数のプラグＣＣ３－１～ＣＣ３－３とが形成される。そして、絶縁膜ＤＬ３の－Ｚ側に、第２の金属（例えば、銅等）を主成分とする材料で導電膜が堆積される。複数のプラグＣＣ２－１～ＣＣ２－３に重なる領域と複数のプラグＣＣ３－１～ＣＣ３－３に重なる領域とにそれぞれパターニングされる。これにより、導電膜ＣＦ２－１と導電膜ＣＦ２－２とがそれぞれ形成される。

【0125】

導電膜ＣＦ２－１に対応した領域と導電膜ＣＦ２－１に対応した領域とでそれぞれ絶縁膜ＤＬ３の開口が形成され、開口に第２の金属（例えば、銅等）を主成分とする材料を埋め込む。これにより、導電膜ＣＦ２－１に電気的に接続される電極ＰＤ２－１と導電膜ＣＦ２－２に電気的に接続される電極ＰＤ２－２とをそれぞれ形成する。

【0126】

その後、絶縁膜ＤＬ３の＋Ｚ側の面において、積層体ＳＳＴ２からＹ方向両側にシフトした位置にそれぞれ凹部２０４が形成される。

【0127】

図１２（ｂ）に示すように、積層体ＳＳＴ２からＹ方向両側にシフトした位置では、凹部２０４に絶縁膜ＤＬ３が埋め込まれ、平坦化される。その後、複数のプラグＣＣ２－１～ＣＣ２－３に対した領域で＋Ｚ側の端部が露出されるまで選択的にエッチングが行われ、複数のプラグＣＣ３－１～ＣＣ３－３に対した領域で＋Ｚ側の端部が露出されるまで選択的にエッチングが行われる。これにより、積層体ＳＳＴ２のＹ方向両側で凹部２０５が形成される。

【0128】

そして、図１２（ｃ）に示すように、第１の金属（例えば、アルミニウム等）を主成分とする材料が堆積され、Ｙ方向に延びるライン状にパターニングされ、配線ＭＡ２として機能する導電膜ＭＡ２が形成される。配線ＭＡ２の＋Ｚ側では、複数のプラグＣＣ２－１～ＣＣ２－３に対した領域と複数のプラグＣＣ３－１～ＣＣ３－３に対した領域とにそれぞれ凹部２０６が形成される。

【0129】

その後、図１２（ｄ）に示すように、絶縁膜ＤＬ３が積層体ＳＳＴ２のＹ方向両側の凹部２０６にそれぞれ埋め込まれるとともに導電膜ＭＡ２を覆って堆積される。絶縁膜ＤＬ３における積層体ＳＳＴ２の－Ｙ側に対応する位置で導電膜ＭＡ２を露出する開口ＴＶが形成される。

【0130】

図１３の工程では、基板ＷＦ＿２０＿２の－Ｚ側の面と基板ＷＦ＿２０＿１の＋Ｚ側の面とをそれぞれプラズマ処理で活性化させてもよい。基板ＷＦ＿２０＿２の－Ｚ側の面と基板ＷＦ＿２０＿１の＋Ｚ側の面とを対向させる。このとき、電極ＰＤ４のＸＹ位置と電極ＰＤ３のＸＹ位置とが合うように、基板ＷＦ＿２０＿２及び基板ＷＦ＿２０＿１を対向配置させる。基板ＷＦ＿２０＿２及び基板ＷＦ＿２０＿１をＺ方向に互いに近付けて、基板ＷＦ＿２０＿２と基板ＷＦ＿２０＿１とを接合する。このとき、基板ＷＦ＿２０＿２と基板ＷＦ＿２０＿１とを加熱・加圧してもよい。

【0131】

これにより、基板ＷＦ＿１０、基板ＷＦ＿２０＿１、基板ＷＦ＿２０＿２が順にＺ方向に積層された積層基板ＷＦが得られる。積層基板ＷＦは、複数のチップ領域を含む。各チップ領域では、チップ１０，２０＿１，２０＿２が積層された構造を有する。積層基板ＷＦを複数のチップ領域の境界でダイシングすることで、複数のチップ領域を個片化する。これにより、チップ領域を含む半導体記憶装置１が得られる。

【0132】

以上のように、第１の実施形態では、半導体記憶装置１における開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成において、チップ２０＿２の導電膜ＭＡ２とチップ２０＿１の導電膜ＭＡ１とが並列接続される。導電膜ＭＡ１は配線ＭＡ１として機能し、導電膜ＭＡ２は配線ＭＡ２として機能する。このため、配線ＭＡ１及び配線ＭＡ２を用いた接続構成を容易に低抵抗化できる。これにより、配線ＭＡ１及び配線ＭＡ２は、それぞれ、延びる長さを同じにしたまま、伝達すべき電力量に応じて決められる厚さを例えば半分程度に低減できる。すなわち、要求される特性を満たしながら配線ＭＡ１及び配線ＭＡ２をそれぞれ薄膜化できる。

【0133】

また、第１の実施形態では、配線ＭＡ１及び配線ＭＡ２を用いた接続構成を容易に低抵抗化できる。これにより、配線ＭＡ１及び配線ＭＡ２は、それぞれ、伝達すべき電力量に応じて決められる厚さを同じにしたまま、延びる長さを約２倍に延長することができる。すなわち、要求される特性を満たしながら配線ＭＡ１及び配線ＭＡ２をそれぞれ厚膜化せずに長尺化できる。

【0134】

例えば、要求される平面構成の変更に応じて配線ＭＡ１及び配線ＭＡ２が長尺化されることがある。

【0135】

長尺化に伴い低抵抗化するために配線ＭＡ１（導電膜ＭＡ１）及び配線ＭＡ２（導電膜ＭＡ２）が厚膜化される場合、積層基板ＷＦをダイシングする際に、導電膜ＭＡ１と導電膜ＭＡ２とがダイシングブレードから受ける応力が大きくなりやすい。これにより、導電膜ＭＡ１、導電膜ＭＡ２がチップ２０＿１，２０＿２のエッジ近傍ではがれることがあり、チップ２０＿１，２０＿２の実装の信頼性が低下する可能性がある。

【0136】

それに対して、第１の実施形態では、要求される特性を満たしながら配線ＭＡ１及び配線ＭＡ２をそれぞれ薄膜化できるので、ダイシング時の導電膜ＭＡ１、導電膜ＭＡ２の剥がれを抑制でき、実装の信頼性の低下を抑制できる。

【0137】

また、長尺化に伴い低抵抗化するために配線ＭＡ２が厚膜化される場合、開口ＴＶを介してワイヤが配線ＭＡ２の電極部分６ａにボンディングされる際にボイドが形成されやすい。これにより、ボンディング不良が発生する可能性がある。

【0138】

それに対して、第１の実施形態では、要求される特性を満たしながら配線ＭＡ２を薄膜化できるので、電極部分６ａにおけるボンディング時のボイドの発生を抑制でき、ボンディング不良を低減できる。

【0139】

また、長尺化に伴い低抵抗化するために配線ＭＡ２が厚膜化される場合、絶縁膜ＤＬ３の上面の段差が大きくなりやすい。これにより、その後に絶縁膜ＤＬ３の上面に堆積する保護膜の量が増えることなどにより保護膜の加工コストが増大する可能性がある。

【0140】

それに対して、第１の実施形態では、要求される特性を満たしながら配線ＭＡ２を薄膜化できるので、保護膜の堆積量を低減できることなどにより保護膜の加工コストの増大を抑制できる。

【0141】

なお、第１の実施形態の第１の変形例として、半導体記憶装置１ｉは、図１４に示すように、配線ＭＡ１ｉ，ＭＡ２ｉの＋Ｚ側の面が平坦になるように工夫されていてもよい。図１４は、第１の実施形態の第１の変形例にかかる半導体記憶装置１ｉの構成を示すＹＺ断面図であり、図３をＢ－Ｂ線で切った場合のＹＺ断面に相当する。

【0142】

半導体記憶装置１ｉは、チップ２０＿１，２０＿２（図６参照）に代えてチップ２０＿１ｉ，２０＿２ｉを有する。

【0143】

チップ２０＿１ｉは、導電膜ＭＡ１（図６参照）に代えて導電膜ＭＡ１ｉを有する。導電膜ＭＡ１ｉは、配線ＭＡ１ｉとして機能する。導電膜ＭＡ１ｉは、プラグ接続部９－１（図６参照）に代えてプラグ接続部９－１ｉを有する。

【0144】

プラグ接続部９－１ｉは、平坦部９ｄ、凸部９ｅを有する。

【0145】

プラグ接続部９－１ｉにおいて、平坦部９ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部９ｄのＺ高さは、引き回し部８のＺ高さと均等である。平坦部９ｄは、Ｙ方向端部で引き回し部８に連続する。これにより、導電膜ＭＡ１ｉの＋Ｚ側の面が概ね平坦に構成され得る。

【0146】

凸部９ｅは、平坦部９ｄの－Ｚ側に配され、平坦部９ｄから－Ｚ側に凸の形状を有する。凸部９ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部９ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部８のＺ高さから凸部９ｅの底辺のＺ高さへ連なる段差を形成する。

【0147】

平坦部９ｄは、第１の金属を主成分とする材料で形成され得る。凸部９ｅは、第２の金属又は第３の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含み、第３の金属は、タングステン等を含む。

【0148】

チップ２０＿２ｉは、導電膜ＭＡ２（図６参照）に代えて導電膜ＭＡ２ｉを有する。導電膜ＭＡ２ｉは、配線ＭＡ２ｉとして機能する。導電膜ＭＡ２ｉは、プラグ接続部７－１，７－２（図６参照）に代えてプラグ接続部７－１ｉ，７－２ｉを有する。

【0149】

プラグ接続部７－１ｉは、平坦部７ｄ、凸部７ｅを有する。

【0150】

プラグ接続部７－１ｉにおいて、平坦部７ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ｄのＺ高さは、引き回し部６のＺ高さと均等である。平坦部７ｄは、Ｙ方向端部で引き回し部６に連続する。これにより、導電膜ＭＡ２ｉの＋Ｚ側の面が概ね平坦に構成され得る。

【0151】

凸部７ｅは、平坦部７ｄの－Ｚ側に配され、平坦部７ｄから－Ｚ側に凸の形状を有する。凸部７ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部７ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部８のＺ高さから凸部７ｅの底辺のＺ高さへ連なる段差を形成する。凸部７ｅは、プラグＣＣ２－１～ＣＣ２－３の＋Ｚ側端がそれぞれ接続される。

【0152】

平坦部７ｄは、第１の金属を主成分とする材料で形成され得る。凸部７ｅは、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含む。

【0153】

プラグ接続部７－２ｉは、平坦部７ｄ、凸部７ｅを有する。

【0154】

プラグ接続部７－２ｉにおいて、平坦部７ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ｄのＺ高さは、引き回し部６のＺ高さと均等である。平坦部７ｄは、Ｙ方向端部で引き回し部６に連続する。これにより、導電膜ＭＡ２ｉの＋Ｚ側の面が概ね平坦に構成され得る。

【0155】

凸部７ｅは、平坦部７ｄの－Ｚ側に配され、平坦部７ｄから－Ｚ側に凸の形状を有する。凸部７ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部７ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部８のＺ高さから凸部７ｅの底辺のＺ高さへ連なる段差を形成する。凸部７ｅは、プラグＣＣ３－１～ＣＣ３－３の＋Ｚ側端がそれぞれ接続される。

【0156】

平坦部７ｄは、第１の金属を主成分とする材料で形成され得る。凸部７ｅは、第２の金属又は第３の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含み、第３の金属は、タングステン等を含む。

【0157】

このような半導体記憶装置１ｉにおいても、開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成を導電膜ＭＡ２ｉ（配線ＭＡ２ｉ）と導電膜ＭＡ１ｉ（配線ＭＡ１ｉ）との並列接続により容易に低抵抗化できる。これにより、配線ＭＡ１ｉ及び配線ＭＡ２ｉは、それぞれ、延びる長さを同じにしたまま、伝達すべき電力量に応じて決められる厚さを例えば半分程度に低減できる。すなわち、要求される特性を満たしながら配線ＭＡ１ｉ及び配線ＭＡ２ｉをそれぞれ薄膜化できる。

【0158】

また、半導体記憶装置１ｉにおいて、接続構成を容易に低抵抗化できるので、配線ＭＡ１ｉ及び配線ＭＡ２ｉは、それぞれ、伝達すべき電力量に応じて決められる厚さを同じにしたまま、延びる長さを約２倍に延長することができる。すなわち、要求される特性を満たしながら配線ＭＡ１ｉ及び配線ＭＡ２ｉをそれぞれ厚膜化せずに長尺化できる。

【0159】

また、第１の実施形態の第２の変形例として、半導体記憶装置１ｊは、図１５に示すように、配線ＭＡ１ｉ，ＭＡ２ｉがより抵抗率の低い材料で形成されてもよい。図１５は、第１の実施形態の第２の変形例にかかる半導体記憶装置１ｊの構成を示すＹＺ断面図であり、図３をＢ－Ｂ線で切った場合のＹＺ断面に相当する。

【0160】

半導体記憶装置１ｊは、チップ２０＿１ｉ，２０＿２ｉ（図１４参照）に代えてチップ２０＿１ｊ，２０＿２ｊを有する。

【0161】

チップ２０＿１ｊは、導電膜ＭＡ１ｉ（図１４参照）に代えて導電膜ＭＡ１ｊを有する。導電膜ＭＡ１ｊは、配線ＭＡ１ｊとして機能する。導電膜ＭＡ１ｊは、引き回し部８及びプラグ接続部９－１（図１４参照）に代えて引き回し部８ｊ及びプラグ接続部９－１ｊを有する。

【0162】

引き回し部８ｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含む。

【0163】

プラグ接続部９－１ｊは、平坦部９ｄ（図１４参照）に代えて平坦部９ｄｊを有する。平坦部９ｄｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0164】

チップ２０＿２ｊは、導電膜ＭＡ２ｉ（図１４参照）に代えて導電膜ＭＡ２ｊを有する。導電膜ＭＡ２ｊは、配線ＭＡ２ｊとして機能する。導電膜ＭＡ２ｊは、引き回し部６及びプラグ接続部７－１，７－２（図１４参照）に代えて引き回し部６ｊ及びプラグ接続部７－１ｊ，７－２ｊを有する。

【0165】

引き回し部６ｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0166】

プラグ接続部７－１ｊは、平坦部７ｄ（図１４参照）に代えて平坦部７ｄｊを有する。平坦部７ｄｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0167】

プラグ接続部７－２ｊは、平坦部７ｄ（図１４参照）に代えて平坦部７ｄｊを有する。平坦部７ｄｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0168】

このような半導体記憶装置１ｊにおいても、開口ＴＶ（電極部分６ａ）からトランジスタＴｒに至る接続構成を導電膜ＭＡ２ｊ（配線ＭＡ２ｊ）と導電膜ＭＡ１ｊ（配線ＭＡ１ｊ）との並列接続により容易に低抵抗化できる。これにより、配線ＭＡ１ｊ及び配線ＭＡ２ｊは、それぞれ、延びる長さを同じにしたまま、伝達すべき電力量に応じて決められる厚さを例えば半分程度に低減できる。すなわち、要求される特性を満たしながら配線ＭＡ１ｊ及び配線ＭＡ２ｊをそれぞれ薄膜化できる。

【0169】

また、半導体記憶装置１ｊにおいて、接続構成を容易に低抵抗化できるので、配線ＭＡ１ｊ及び配線ＭＡ２ｊは、それぞれ、伝達すべき電力量に応じて決められる厚さを同じにしたまま、延びる長さを約２倍に延長することができる。すなわち、要求される特性を満たしながら配線ＭＡ１ｊ及び配線ＭＡ２ｊをそれぞれ厚膜化せずに長尺化できる。

【0170】

また、第１の実施形態の第３の変形例として、半導体記憶装置１ｋは、図１６に示すように、配線ＭＡ１ｋと配線ＭＡ２とがチップ１０ｋに独立して接続されてもよい。図１６は、第１の実施形態の第３の変形例にかかる半導体記憶装置１ｋの構成を示す断面図である。

【0171】

チップ１０ｋは、トランジスタＴｒ－１，Ｔｒ－２、配線構造ＷＳ－１，ＷＳ－２、電極ＰＤ１－１，ＰＤ１－２を有する。電極ＰＤ１－１，ＰＤ１－２は、それぞれ、チップ１０ｋ及びチップ２０＿１ｋの接合面ＢＦ１に配される。電極ＰＤ１－１，ＰＤ１－２は、それぞれ、その＋Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ１－１は、－Ｚ側端が配線構造ＷＳ－１を介してトランジスタＴｒ－１に接続される。電極ＰＤ１－２は、－Ｚ側端が配線構造ＷＳ－２を介してトランジスタＴｒ－２に接続される。

【0172】

チップ２０＿１ｋは、電極ＰＤ３－１、電極ＰＤ３－２、バリア膜ＢＭ－１、バリア膜ＢＭ－２（図６参照）が省略される。チップ２０＿１ｋは、導電膜ＭＡ１（図６参照）に代えて導電膜ＭＡ１ｋを有する。チップ２０＿１ｋは、導電膜ＣＦ１－２、複数のプラグＣＣ４－１～ＣＣ４－２、電極ＰＤ２－２、電極ＰＤ３－３をさらに有する。

【0173】

導電膜ＭＡ１ｋは、配線ＭＡ１ｋとして機能する。導電膜ＭＡ１ｋは、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ１ｋは、引き回し部８－１，８－２及びプラグ接続部９－１，９－２を有する。

【0174】

引き回し部８－１は、プラグ接続部９－１の－Ｙ側に配され、＋Ｙ側端がプラグ接続部９－１に接続される。引き回し部８－１は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。プラグ接続部９－１は、第１の実施形態と同様である。

【0175】

引き回し部８－２は、プラグ接続部９－２の－Ｙ側に配され、＋Ｙ側端がプラグ接続部９－２に接続される。引き回し部８－２は、プラグ接続部９－１の＋Ｙ側に配され、－Ｙ側端が絶縁膜ＤＬ２を介してプラグ接続部９－２から離間している。引き回し部８－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0176】

プラグ接続部９－２は、引き回し部８－２に＋Ｙ側で隣接して接続される。プラグ接続部９－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。プラグ接続部９－２は、プラグＣＣ４－１～ＣＣ４－２の＋Ｚ側端がそれぞれ接続される。

【0177】

導電膜ＣＦ１－２は、積層体ＳＳＴ１及び導電膜ＣＦ１－１からＸＹ方向に離間して配される。導電膜ＣＦ１－２は、導電膜ＣＦ１－１から積層体ＳＳＴ１とＹ方向反対側にシフトした位置に配される。導電膜ＣＦ１－２は、プラグ接続部９－２に対応したＸＹ位置に配される。導電膜ＣＦ１－２は、導電膜ＭＡ１ｋより－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－２は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含む。

【0178】

複数のプラグＣＣ４－１～ＣＣ４－２は、Ｚ方向における導電膜ＭＡ１ｋと導電膜ＣＦ１－２との間に配される。複数のプラグＣＣ４－１～ＣＣ４－２は、プラグ接続部９－２の－Ｚ側に配され、導電膜ＣＦ１－２の＋Ｚ側に配される。各プラグＣＣ４－１～ＣＣ４－２は、Ｚ方向に延びて導電膜ＭＡ１ｋ及び導電膜ＣＦ１－２を接続する。各プラグＣＣ４－１～ＣＣ４－２は、＋Ｚ側端がプラグ接続部９－２に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－２に電気的に接続される。各プラグＣＣ４は、第３の金属を主成分とする材料で形成され得る。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第３の金属は、タングステン等を含む。

【0179】

電極ＰＤ２－２は、チップ１０ｋ及びチップ２０＿１ｋの接合面ＢＦ１に配される。電極ＰＤ２－２は、導電膜ＣＦ１－２及び電極ＰＤ１－２に電気的に接続される。電極ＰＤ２－２は、＋Ｚ側の面が導電膜ＣＦ１－２に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－２は、－Ｚ側の面が電極ＰＤ１－２に接触する。電極ＰＤ２－２は、第２の金属を主成分とする材料で形成され得る。

【0180】

電極ＰＤ３－３は、チップ２０＿１ｋ及びチップ２０＿２ｋの接合面ＢＦ２に配される。電極ＰＤ３－３は、導電膜ＭＡ１ｋにおける引き回し部８－２に対応したＸＹ位置に配される。電極ＰＤ３－３は、積層体ＳＳＴ１から＋Ｙ方向にシフトした位置に配されてもよい。

【0181】

電極ＰＤ３－３は、導電膜ＭＡ１ｋの引き回し部８－２に電気的に接続され、電極ＰＤ４－１に電気的に接続される。電極ＰＤ３－３は、－Ｚ側の面が引き回し部８－２に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－３は、＋Ｚ側の面が電極ＰＤ４－１に接触する。電極ＰＤ３－３は、第２の金属を主成分とする材料で形成され得る。

【0182】

チップ２０＿２ｋは、電極ＰＤ４－２（図６参照）が省略される。電極ＰＤ４－１の接続先が電極ＰＤ３－１（図６参照）に代えて電極ＰＤ３－３になっている。

【0183】

図１６に示すトランジスタＴｒ－１，Ｔｒ－２に至る接続構成において、チップ２０＿２の導電膜ＭＡ２とチップ２０＿１の導電膜ＭＡ１とが互いに独立して接続される。電極部分６ａとトランジスタＴｒ－１との間に第３の接続経路が接続され、他の電極部分（図示せず）とトランジスタＴｒ－２との間に第４の接続経路が接続される。第３の接続経路と第４の接続経路とは、互いに絶縁されている。

【0184】

第３の接続経路は、電極部分６ａ→引き回し部６→プラグ接続部７－１→プラグＣＣ２－１～ＣＣ２－３→導電膜ＣＦ２－１→電極ＰＤ４－１→電極ＰＤ３－３→引き回し部８－２→プラグ接続部９－２→プラグＣＣ４－１～ＣＣ４－２→導電膜ＣＦ１－２→電極ＰＤ２－２→電極ＰＤ１－２→配線構造ＷＳ－２を含む。第４の接続経路は、他の電極部分→プラグ接続部９－１→プラグＣＣ１－１～ＣＣ１－３→導電膜ＣＦ１－１→電極ＰＤ２－１→電極ＰＤ１－１→配線構造ＷＳ－１を含む。これにより、導電膜ＭＡ１ｋと導電膜ＭＡ２とがチップ１０ｋに独立して接続される。

【0185】

ここで、導電膜ＭＡ１ｋは配線ＭＡ１ｋとして機能し、導電膜ＭＡ２は配線ＭＡ２として機能する。配線ＭＡ１と配線ＭＡ２とがチップ１０ｋに独立して接続される場合、配線ＭＡ１と配線ＭＡ２とで異なるレベルの電源を送電させることができる。例えば、配線ＭＡ１ｋを電源線２２として機能させ、配線ＭＡ１ｋで電源Ｖｓｓを送電させることができる。配線ＭＡ２を電源線２３として機能させ、配線ＭＡ２で電源Ｖｃｃを送電させることができる。あるいは、配線ＭＡ１ｋを電源線２３として機能させ、配線ＭＡ１ｋで電源Ｖｃｃを送電させることができる。配線ＭＡ２を電源線２２として機能させ、配線ＭＡ２で電源Ｖｓｓを送電させることができる。

【0186】

このように、半導体記憶装置１ｋにおいて、配線ＭＡ１ｋと配線ＭＡ２とがチップ１０に独立して接続される。配線ＭＡ１ｋと配線ＭＡ２とにより、Ｚ方向に積層されたチップ２０＿１ｋ，２０＿２ｋ間で異なる電源を並行してチップ１０へ送電できる。これにより、チップ１０へ効率的に電源の電力を送電できる。

【0187】

また、第１の実施形態の第４の変形例として、半導体記憶装置１ｎは、図１７に示すように、配線ＭＡ１ｎにおけるプラグ接続部９－１，９－２ｎが互いに同様な構成を有してもよい。図１７は、第１の実施形態の第４の変形例にかかる半導体記憶装置１ｎの構成を示す断面図である。

【0188】

チップ２０＿１ｎは、導電膜ＭＡ１ｋ（図１６参照）に代えて導電膜ＭＡ１ｎを有する。導電膜ＭＡ１ｎは、プラグ接続部９－２（図１６参照）に代えてプラグ接続部９－２ｎを有する。

【0189】

引き回し部８－２は、プラグ接続部９－２ｎのＹ方向両側に配される。引き回し部８－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0190】

プラグ接続部９－２ｎは、引き回し部８－２に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部８－２よりＺ高さが低くなる段差を有する。プラグ接続部９－２ｎは、平坦部９ａ、傾斜部９ｂ、傾斜部９ｃを有する。

【0191】

プラグ接続部９－２ｎにおいて、平坦部９ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部９ａのＺ高さは、引き回し部８－２のＺ高さより低い。平坦部９ａは、プラグＣＣ４－１～ＣＣ４－２の＋Ｚ側端がそれぞれ接続される。

【0192】

傾斜部９ｂは、平坦部９ａの－Ｙ側に配される。傾斜部９ｂは、－Ｙ側端が引き回し部８－２に接続され、＋Ｙ側端が平坦部９ａに接続される。傾斜部９ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部８－２のＺ高さから平坦部９ａのＺ高さへ連なる段差を形成する。

【0193】

傾斜部９ｃは、平坦部９ａの＋Ｙ側に配される。傾斜部９ｃは、＋Ｙ側端が引き回し部８－２に接続され、－Ｙ側端が平坦部９ａに接続される。傾斜部９ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部８－２のＺ高さから平坦部９ａのＺ高さへ連なる段差を形成する。

【0194】

このような半導体記憶装置１ｎにおいても、配線ＭＡ１ｎと配線ＭＡ２とがチップ１０に独立して接続される。配線ＭＡ１ｎと配線ＭＡ２とにより、Ｚ方向に積層されたチップ２０＿１ｎ，２０＿２ｋ間で異なる電源を並行してチップ１０へ送電できる。これにより、チップ１０へ効率的に電源の電力を送電できる。

【0195】

また、第１の実施形態の第５の変形例として、半導体記憶装置１ｐは、図１８に示すように、配線ＭＡ１ｐ，ＭＡ２ｐがより抵抗率の低い材料で形成されてもよい。図１８は、実施形態の第５の変形例にかかる半導体記憶装置１ｐの構成を示すＹＺ断面図であり、図３をＢ－Ｂ線で切った場合のＹＺ断面に相当する。

【0196】

半導体記憶装置１ｐは、チップ２０＿１ｋ，２０＿２ｋ（図１６参照）に代えてチップ２０＿１ｐ，２０＿２ｐを有する。

【0197】

チップ２０＿１ｐは、導電膜ＭＡ１ｋ（図１６参照）に代えて導電膜ＭＡ１ｐを有する。導電膜ＭＡ１ｐは、配線ＭＡ１ｐとして機能する。導電膜ＭＡ１ｐは、引き回し部８－１，８－２及びプラグ接続部９－１，９－２（図１６参照）に代えて引き回し部８－１ｐ，８－２ｐ及びプラグ接続部９－１ｐ，９－２ｐを有する。

【0198】

引き回し部８－１ｐは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0199】

プラグ接続部９－１ｐは、平坦部９ｄｊ、凸部９ｅを有する。

【0200】

プラグ接続部９－１ｐにおいて、平坦部９ｄｊは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部９ｄｊのＺ高さは、引き回し部８－１ｐのＺ高さと均等である。平坦部９ｄｊは、Ｙ方向端部で引き回し部８－１ｐに連続する。これにより、導電膜ＭＡ１ｐの＋Ｚ側の面が概ね平坦に構成され得る。

【0201】

凸部９ｅは、平坦部９ｄｊの－Ｚ側に配され、平坦部９ｄｊから－Ｚ側に凸の形状を有する。凸部９ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部９ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部８－１ｐのＺ高さから凸部９ｅの底辺のＺ高さへ連なる段差を形成する。

【0202】

平坦部９ｄｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。凸部９ｅは、第２の金属を主成分とする材料で形成され得る。

【0203】

引き回し部８－２ｐは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0204】

プラグ接続部９－２ｐは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0205】

チップ２０＿２ｐは、導電膜ＭＡ２ｋ（図１６参照）に代えて導電膜ＭＡ２ｐを有する。導電膜ＭＡ２ｐは、配線ＭＡ２ｐとして機能する。導電膜ＭＡ２ｐは、引き回し部６及びプラグ接続部７－１，７－２（図１６参照）に代えて引き回し部６ｐ及びプラグ接続部７－１ｐ，７－２ｐを有する。

【0206】

引き回し部６ｐは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0207】

プラグ接続部７－１ｐは、平坦部７ｄｊ、凸部７ｅを有する。

【0208】

プラグ接続部７－１ｉにおいて、平坦部７ｄｊは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ｄｊのＺ高さは、引き回し部６ｐのＺ高さと均等である。平坦部７ｄｊは、Ｙ方向端部で引き回し部６ｐに連続する。これにより、導電膜ＭＡ１ｐの＋Ｚ側の面が概ね平坦に構成され得る。

【0209】

凸部７ｅは、平坦部７ｄｊの－Ｚ側に配され、平坦部７ｄｊから－Ｚ側に凸の形状を有する。凸部７ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部７ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部６ｐのＺ高さから凸部７ｅの底辺のＺ高さへ連なる段差を形成する。

【0210】

平坦部７ｄｊは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。凸部７ｅは、第２の金属を主成分とする材料で形成され得る。

【0211】

プラグ接続部７－２ｐは、平坦部７ｄｊ、凸部７ｅを有する。

【0212】

プラグ接続部７－２ｐにおいて、平坦部７ｄｊは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部７ｄｊのＺ高さは、引き回し部６ｐのＺ高さと均等である。平坦部７ｄｊは、Ｙ方向端部で引き回し部６ｐに連続する。これにより、導電膜ＭＡ１ｐの＋Ｚ側の面が概ね平坦に構成され得る。

【0213】

【0214】

【0215】

このような半導体記憶装置１ｐにおいても、配線ＭＡ１ｐと配線ＭＡ２ｐとがチップ１０に独立して接続される。配線ＭＡ１ｐと配線ＭＡ２ｐとにより、Ｚ方向に積層されたチップ２０＿１ｐ，２０＿２ｐ間で異なる電源を並行してチップ１０へ送電できる。これにより、チップ１０へ効率的に電源の電力を送電できる。

【0216】

（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置１ｍについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

【0217】

第１の実施形態では、電源線に適用され得る配線ＭＡ１，ＭＡ２の構成が例示されるが、第２の実施形態では、ソース線に適用され得る配線ＭＡ１０１，ＭＡ１０２の構成が例示される。

【0218】

図１に示すソース線ＳＬは、例えば図１９及び図２０に示すような配線ＭＡ１０１，ＭＡ１０２により実現され得る。図１９は、半導体記憶装置１ｍの構成を示すＸＹ平面図である。図２０は、半導体記憶装置１ｍの構成を示すＸＺ断面図である。図２０は、図１９をＥ－Ｅ線で切った場合の断面を例示する。

【0219】

図１９及び図２０に示すように、チップ２０＿１ｍにおいて、複数の配線ＭＡ１０１は、積層体ＳＳＴ１の＋Ｚ側に配される。配線ＭＡ１０１は、図１９に一点鎖線で示される。複数の配線ＭＡ１０１は、Ｘ方向に互いに並ぶ。複数の配線ＭＡ１０１の間に、配線ＭＡ１（図３参照）が配されてもよい。各配線ＭＡ１０１は、Ｙ方向に延びる。各配線ＭＡ１０１は、Ｚ方向から透視した場合、積層体ＳＳＴ１を横切るようにＹ方向に延びる。Ｚ方向における各配線ＭＡ１０１と積層体ＳＳＴ１との間には導電層５が配される。導電層５は、Ｚ方向から透視した場合、積層体ＳＳＴ１に重なるように、ＸＹ方向に板状に延びる。導電層５の－Ｚ側の面には、柱状体ＣＬにおける半導体膜ＣＨの＋Ｚ側端（先端）が達する。導電層５は、セルソース部ＣＳＬとして機能する。配線ＭＡ１０１は、導電層５に電気的に接続され得る。各配線ＭＡ１０１は、ソース線ＳＬとして機能し、要求される電位特性（例えば、メモリセルアレイ２１＿１のセルソース部ＣＳＬの電位安定化）に応じて、幅及び厚さが決められ得る。

【0220】

同様に、チップ２０＿２ｍにおいて、複数の配線ＭＡ１０２は、積層体ＳＳＴ２の＋Ｚ側に配される。配線ＭＡ１０２は、図１９に一点鎖線で示される。複数の配線ＭＡ１０２は、Ｘ方向に互いに並ぶ。複数の配線ＭＡ１０２の間に、配線ＭＡ２（図３参照）が配されてもよい。各配線ＭＡ１０２は、Ｙ方向に延びる。各配線ＭＡ１０２は、Ｚ方向から透視した場合、積層体ＳＳＴ２を横切るようにＹ方向に延びる。Ｚ方向における各配線ＭＡ１０２と積層体ＳＳＴ２との間には導電層５が配される。導電層５は、Ｚ方向から透視した場合、積層体ＳＳＴ１に重なるように、ＸＹ方向に板状に延びる。導電層５の－Ｚ側の面には、柱状体ＣＬにおける半導体膜ＣＨの＋Ｚ側端（先端）が達する。導電層５は、セルソース部ＣＳＬとして機能する。配線ＭＡ１０２は、導電層５に電気的に接続され得る。各配線ＭＡ１０２は、ソース線ＳＬとして機能し、要求される電位特性（例えば、メモリセルアレイ２１＿１のセルソース部ＣＳＬの電位安定化）に応じて、幅及び厚さが決められ得る。

【0221】

次に、配線ＭＡ１０１，ＭＡ１０２に関する詳細な構成について図２１を用いて説明する。図２１は、半導体記憶装置１ｍの構成を示すＹＺ断面図であり、図１９をＦ－Ｆ線で切った場合のＹＺ断面を例示する。

【0222】

チップ１０ｍは、トランジスタＴｒ－１１，Ｔｒ－１２、配線構造ＷＳ－１１，ＷＳ－１２、電極ＰＤ１－１１，ＰＤ１－１２を有する。電極ＰＤ１－１１，ＰＤ１－１２は、それぞれ、チップ１０ｍ及びチップ２０＿１ｍの接合面ＢＦ１に配される。電極ＰＤ１－１１，ＰＤ１－１２は、それぞれ、その＋Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ１－１１は、－Ｚ側端が配線構造ＷＳ－１１を介してトランジスタＴｒ－１１に接続される。電極ＰＤ１－１２は、－Ｚ側端が配線構造ＷＳ－１２を介してトランジスタＴｒ－１２に接続される。

【0223】

チップ２０＿１ｍは、積層体ＳＳＴ１、導電膜ＭＡ１０１、導電膜ＣＦ１－１１、複数のプラグＣＣ１１－１～ＣＣ１１－３、電極ＰＤ２－１１、電極ＰＤ２－１２、電極ＰＤ３－１１を有する。

【0224】

導電膜ＭＡ１０１は、積層体ＳＳＴ１の＋Ｚ側に配される。導電膜ＭＡ１０１は、配線ＭＡ１０１（図１９参照）として機能する。導電膜ＭＡ１０１は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ１０１は、Ｚ方向から透視した場合に積層体ＳＳＴ１を横切って概ねＹ方向に延びる。Ｚ方向における導電膜ＭＡ１０１と積層体ＳＳＴ１との間に導電層５が配される。導電層５は、セルソース部ＣＳＬとして機能する。導電膜ＭＡ１０１は、＋Ｚ側から導電層５に接続される。導電膜ＭＡ１０１は、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ１０１は、引き回し部１８、パッド部１５、及びプラグ接続部１９－１，１９－２を有する。

【0225】

プラグ接続部１９－１は、積層体ＳＳＴ１からＸＹ方向に離間して配される。プラグ接続部１９－１は、積層体ＳＳＴ１からＹ方向にシフトした位置に配される。

【0226】

引き回し部１８は、プラグ接続部１９－１の＋Ｙ側に配され、例えば積層体ＳＳＴ１に対応する位置に配される。引き回し部１８は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0227】

パッド部１５は、Ｚ方向における引き回し部１８と導電層５との間に配される。パッド部１５は、Ｚ方向に延びて引き回し部１８と導電層５とを接続する。パッド部１５は、Ｚ方向を軸とする略柱形状を有し、例えば＋Ｚ側端の面積が－Ｚ側端の面積より大きい略円錐台形状であってもよい。パッド部１５は、＋Ｚ側端が引き回し部１８に電気的に接続され、－Ｚ側端が導電層５に電気的に接続される。パッド部１５は、導電層５における積層体ＳＳＴ１と反対側の面に接続されるパッドとして機能し、裏打ちパッド部とも呼ばれる。

【0228】

プラグ接続部１９－１は、引き回し部１８に－Ｙ側で隣接して接続され、引き回し部１８よりＺ高さが低くなる段差を有する。プラグ接続部１９－１は、平坦部１９ａ、傾斜部１９ｂ、傾斜部１９ｃを有する。

【0229】

プラグ接続部１９－１において、平坦部１９ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１９ａのＺ高さは、引き回し部１８のＺ高さより低い。平坦部１９ａは、プラグＣＣ１１－１～ＣＣ１１－３の＋Ｚ側端がそれぞれ接続される。

【0230】

傾斜部１９ｂは、平坦部１９ａの－Ｙ側に配される。傾斜部１９ｂは、－Ｙ側端が引き回し部１８に接続され、＋Ｙ側端が平坦部１９ａに接続される。傾斜部１９ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１８のＺ高さから平坦部１９ａのＺ高さへ連なる段差を形成する。

【0231】

傾斜部１９ｃは、平坦部１９ａの＋Ｙ側に配される。傾斜部１９ｃは、＋Ｙ側端が引き回し部１８に接続され、－Ｙ側端が平坦部１９ａに接続される。傾斜部１９ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１８のＺ高さから平坦部１９ａのＺ高さへ連なる段差を形成する。

【0232】

導電膜ＣＦ１－１１は、積層体ＳＳＴ１からＸＹ方向に離間して配される。導電膜ＣＦ１－１１は、積層体ＳＳＴ１からＹ方向にシフトした位置に配される。導電膜ＣＦ１－１１は、プラグ接続部１９－１に対応したＸＹ位置に配される。導電膜ＣＦ１－１１は、導電膜ＭＡ１０１より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－１１は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含む。

【0233】

プラグ接続部１９－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。プラグ接続部１９－２は、＋Ｚ側の面が電極ＰＤ３－１１に接続され、－Ｚ側の面にプラグＣＣ１４－１～ＣＣ１４－２の＋Ｚ側端がそれぞれ接続される。

【0234】

導電膜ＣＦ１－１２は、積層体ＳＳＴ１及び導電膜ＣＦ１－１１からＸＹ方向に離間して配される。導電膜ＣＦ１－１２は、導電膜ＣＦ１－１１から積層体ＳＳＴ１とＹ方向反対側にシフトした位置に配される。導電膜ＣＦ１－１２は、プラグ接続部１９－２に対応したＸＹ位置に配される。導電膜ＣＦ１－１２は、導電膜ＭＡ１０１より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－１２は、第２の金属を主成分とする材料で形成され得る。

【0235】

複数のプラグＣＣ１１－１～ＣＣ１１－３は、Ｚ方向における導電膜ＭＡ１０１と導電膜ＣＦ１－１１との間に配される。複数のプラグＣＣ１１－１～ＣＣ１１－３は、プラグ接続部１９－１の－Ｚ側に配され、導電膜ＣＦ１－１１の＋Ｚ側に配される。各プラグＣＣ１１－１～ＣＣ１１－３は、Ｚ方向に延びて導電膜ＭＡ１０１及び導電膜ＣＦ１－１１を接続する。各プラグＣＣ１１－１～ＣＣ１１－３は、＋Ｚ側端がプラグ接続部１９－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－１１に電気的に接続される。各プラグＣＣ１１は、第３の金属を主成分とする材料で形成され得る。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第３の金属は、タングステン等を含む。

【0236】

複数のプラグＣＣ１４－１～ＣＣ１４－２は、Ｚ方向における導電膜ＭＡ１０１と導電膜ＣＦ１－１２との間に配される。複数のプラグＣＣ１４－１～ＣＣ１４－２は、プラグ接続部１９－２の－Ｚ側に配され、導電膜ＣＦ１－１２の＋Ｚ側に配される。各プラグＣＣ１４－１～ＣＣ１４－２は、Ｚ方向に延びて導電膜ＭＡ１０１及び導電膜ＣＦ１－１２を接続する。各プラグＣＣ１４－１～ＣＣ１４－２は、＋Ｚ側端がプラグ接続部１９－２に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－１２に電気的に接続される。各プラグＣＣ１４は、第３の金属を主成分とする材料で形成され得る。

【0237】

電極ＰＤ２－１１は、チップ１０ｍ及びチップ２０＿１ｍの接合面ＢＦ１に配される。電極ＰＤ２－１１は、導電膜ＣＦ１－１１及び電極ＰＤ１－１１に電気的に接続される。電極ＰＤ２－１１は、＋Ｚ側の面が導電膜ＣＦ１－１１に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－１１は、－Ｚ側の面が電極ＰＤ１－１１に接触する。電極ＰＤ２－１１は、第２の金属を主成分とする材料で形成され得る。

【0238】

電極ＰＤ２－１２は、チップ１０ｍ及びチップ２０＿１ｍの接合面ＢＦ１に配される。電極ＰＤ２－１２は、導電膜ＣＦ１－１２及び電極ＰＤ１－１２に電気的に接続される。電極ＰＤ２－１２は、＋Ｚ側の面が導電膜ＣＦ１－１２に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－１２は、－Ｚ側の面が電極ＰＤ１－１２に接触する。電極ＰＤ２－１２は、第２の金属を主成分とする材料で形成され得る。

【0239】

電極ＰＤ３－１１は、チップ２０＿１ｍ及びチップ２０＿２ｍの接合面ＢＦ２に配される。電極ＰＤ３－１１は、導電膜ＭＡ１０１におけるプラグ接続部１９－２に対応したＸＹ位置に配される。電極ＰＤ３－１１は、積層体ＳＳＴ１から－Ｙ方向にシフトした位置に配されてもよい。

【0240】

電極ＰＤ３－１１は、導電膜ＭＡ１０１に電気的に接続され、電極ＰＤ４－１１に電気的に接続される。電極ＰＤ３－１１は、－Ｚ側の面がプラグ接続部１９－２に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－１１は、＋Ｚ側の面が電極ＰＤ４－２に接触する。電極ＰＤ３－１１は、第２の金属を主成分とする材料で形成され得る。

【0241】

チップ２０＿２ｍは、積層体ＳＳＴ２、導電膜ＭＡ１０２、導電膜ＣＦ２－１１、複数のプラグＣＣ１２－１～ＣＣ１２－３、電極ＰＤ４－１１を有する。

【0242】

導電膜ＭＡ１０２は、積層体ＳＳＴ２の＋Ｚ側に配される。導電膜ＭＡ１０２は、配線ＭＡ１０２（図１９参照）として機能する。導電膜ＭＡ１０２は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ１０２は、Ｚ方向から透視した場合に積層体ＳＳＴ２を横切って概ねＹ方向に延びる。Ｚ方向における導電膜ＭＡ１０２と積層体ＳＳＴ２との間に導電層５が配される。導電層５は、セルソース部ＣＳＬとして機能する。導電膜ＭＡ１０２は、＋Ｚ側から導電層５に接続される。導電膜ＭＡ１０２は、第１の金属を主成分とする材料で形成され得る。導電膜ＭＡ１０２は、引き回し部１６、パッド部１４、及びプラグ接続部１７－１を有する。

【0243】

プラグ接続部１７－１は、積層体ＳＳＴ２からＸＹ方向に離間して配される。プラグ接続部１７－１は、積層体ＳＳＴ２からＹ方向にシフトした位置に配される。

【0244】

引き回し部１６は、プラグ接続部１７－１のＹ方向両側に配され、例えば積層体ＳＳＴ２に対応する位置に配される。引き回し部１６は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0245】

パッド部１４は、Ｚ方向における引き回し部１６と導電層５との間に配される。パッド部１４は、Ｚ方向に延びて引き回し部１６と導電層５とを接続する。パッド部１４は、Ｚ方向を軸とする略柱形状を有し、例えば＋Ｚ側端の面積が－Ｚ側端の面積より大きい略円錐台形状であってもよい。パッド部１４は、＋Ｚ側端が引き回し部１６に電気的に接続され、－Ｚ側端が導電層５に電気的に接続される。パッド部１４は、導電層５における積層体ＳＳＴ２と反対側の面に接続されるパッドとして機能し、裏打ちパッド部とも呼ばれる。

【0246】

プラグ接続部１７－１は、引き回し部１６に－Ｙ側又は＋Ｙ側で隣接して接続され、引き回し部１６よりＺ高さが低くなる段差を有する。プラグ接続部１７－１は、平坦部１７ａ、傾斜部１７ｂ、傾斜部１７ｃを有する。

【0247】

プラグ接続部１７－１において、平坦部１７ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１７ａのＺ高さは、引き回し部１６のＺ高さより低い。平坦部１７ａは、プラグＣＣ１２－１～ＣＣ１２－３の＋Ｚ側端がそれぞれ接続される。

【0248】

傾斜部１７ｂは、平坦部１７ａの－Ｙ側に配される。傾斜部１７ｂは、－Ｙ側端が引き回し部１６に接続され、＋Ｙ側端が平坦部１７ａに接続される。傾斜部１７ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１６のＺ高さから平坦部１７ａのＺ高さへ連なる段差を形成する。

【0249】

傾斜部１７ｃは、平坦部１７ａの＋Ｙ側に配される。傾斜部１７ｃは、＋Ｙ側端が引き回し部１６に接続され、－Ｙ側端が平坦部１７ａに接続される。傾斜部１７ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１６のＺ高さから平坦部１７ａのＺ高さへ連なる段差を形成する。

【0250】

導電膜ＣＦ２－１１は、積層体ＳＳＴ２からＸＹ方向に離間して配される。導電膜ＣＦ２－１１は、積層体ＳＳＴ２からＹ方向にシフトした位置に配される。導電膜ＣＦ２－１１は、プラグ接続部１７－１に対応したＸＹ位置に配される。導電膜ＣＦ２－１１は、導電膜ＭＡ１０２より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ２－１１は、第２の金属を主成分とする材料で形成され得る。

【0251】

【0252】

複数のプラグＣＣ１２－１～ＣＣ１２－３は、Ｚ方向における導電膜ＭＡ１０２と導電膜ＣＦ２－１１との間に配される。複数のプラグＣＣ１２－１～ＣＣ１２－３は、プラグ接続部１７－１の－Ｚ側に配され、導電膜ＣＦ２－１１の＋Ｚ側に配される。各プラグＣＣ１２－１～ＣＣ１２－３は、Ｚ方向に延びて導電膜ＭＡ１０２及び導電膜ＣＦ２－１１を接続する。各プラグＣＣ１２－１～ＣＣ１２－３は、＋Ｚ側端がプラグ接続部１７－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ２－１１に電気的に接続される。各プラグＣＣ１２は、第３の金属を主成分とする材料で形成され得る。

【0253】

電極ＰＤ４－１１は、チップ１０ｍ及びチップ２０＿２ｍの接合面ＢＦ１に配される。電極ＰＤ４－１１は、導電膜ＣＦ２－１１及び電極ＰＤ１－１１に電気的に接続される。電極ＰＤ４－１１は、＋Ｚ側の面が導電膜ＣＦ２－１１に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ４－１１は、－Ｚ側の面が電極ＰＤ１－１１に接触する。電極ＰＤ４－１１は、第２の金属を主成分とする材料で形成され得る。

【0254】

図２１に示す各チップ（アレイチップ）２０の導電層５からトランジスタＴｒ－１１，Ｔｒ－１２に至る接続構成において、チップ２０＿２ｍの導電膜ＭＡ１０２とチップ２０＿１ｍの導電膜ＭＡ１０１とが互いに独立して接続される。チップ２０＿１ｍの導電層５とトランジスタＴｒ－１１との間に第５の接続経路が接続され、チップ２０＿２ｍの導電層５からトランジスタＴｒ－１２との間に第６の接続経路が接続される。第５の接続経路と第６の接続経路とは、互いに絶縁されている。

【0255】

第５の接続経路は、導電層５（セルソース部ＣＳＬ）→パッド部１５→引き回し部１８→プラグ接続部１９－１→プラグＣＣ１１－１～ＣＣ１１－３→導電膜ＣＦ１－１１→電極ＰＤ２－１１→電極ＰＤ１－１１→配線構造ＷＳ－１１を含む。第６の接続経路は、導電層５（セルソース部ＣＳＬ）→パッド部１４→引き回し部１６→プラグ接続部１７－１→プラグＣＣ１２－１～ＣＣ１２－３→導電膜ＣＦ２－１１→電極ＰＤ４－１１→電極ＰＤ３－１１→プラグ接続部１９－２→プラグＣＣ１４－１～ＣＣ１４－２→導電膜ＣＦ１－１２→電極ＰＤ２－１２→電極ＰＤ１－１２→配線構造ＷＳ－１２を含む。これにより、導電膜ＭＡ１０１と導電膜ＭＡ１０２とがチップ１０ｍに独立して接続される。

【0256】

ここで、導電膜ＭＡ１０１は配線ＭＡ１０１として機能し、導電膜ＭＡ１０２は配線ＭＡ１０２として機能する。配線ＭＡ１０１と配線ＭＡ１０２とがチップ１０ｍに独立して接続される場合、配線ＭＡ１０１と配線ＭＡ１０２とで各チップ（アレイチップ）２０のセルソース部ＣＳＬの電位をそれぞれ安定化させることができる。例えば、配線ＭＡ１０１をチップ２０＿１ｍ用のソース線ＳＬとして機能させ、配線ＭＡ１０１でソース線電圧（例えば、グランド電圧）をチップ２０＿１ｍのセルソース部ＣＳＬへ安定的に供給できる。配線ＭＡ１０２をチップ２０＿２ｍ用のソース線ＳＬとして機能させ、配線ＭＡ１０２でソース線電圧（例えば、グランド電圧）をチップ２０＿２ｍのセルソース部ＣＳＬへ安定的に供給できる。

【0257】

以上のように、第２の実施形態では、半導体記憶装置１ｍにおいて、配線ＭＡ１０１と配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１と配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｍ，２０＿２ｍへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0258】

なお、第２の実施形態の第１の変形例として、半導体記憶装置１ｑは、図２２に示すように、配線ＭＡ１０１ｑにおけるプラグ接続部１９－１，１９－２ｎが互いに同様な構成を有してもよい。図２２は、第２の実施形態の第１の変形例にかかる半導体記憶装置１ｑの構成を示す断面図である。

【0259】

チップ２０＿１ｑは、導電膜ＭＡ１０１（図２１参照）に代えて導電膜ＭＡ１０１ｑを有しする。導電膜ＭＡ１０１ｑは、プラグ接続部１９－２（図２１参照）に代えてプラグ接続部１９－２ｑを有し、引き回し部１８－２をさらに有する。

【0260】

引き回し部１８－２は、プラグ接続部１９－２ｑのＹ方向両側に配される。引き回し部１８－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0261】

プラグ接続部１９－２ｑは、引き回し部１８－２に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部１８－２よりＺ高さが低くなる段差を有する。プラグ接続部１９－２ｑは、平坦部１９ａ、傾斜部１９ｂ、傾斜部１９ｃを有する。

【0262】

プラグ接続部１９－２ｑにおいて、平坦部１９ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１９ａのＺ高さは、引き回し部１８－２のＺ高さより低い。平坦部１９ａは、プラグＣＣ１４－１～ＣＣ１４－２の＋Ｚ側端がそれぞれ接続される。

【0263】

傾斜部１９ｂは、平坦部１９ａの－Ｙ側に配される。傾斜部１９ｂは、－Ｙ側端が引き回し部１８－２に接続され、＋Ｙ側端が平坦部１９ａに接続される。傾斜部１９ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１８－２のＺ高さから平坦部１９ａのＺ高さへ連なる段差を形成する。

【0264】

傾斜部１９ｃは、平坦部１９ａの＋Ｙ側に配される。傾斜部１９ｃは、＋Ｙ側端が引き回し部１８－２に接続され、－Ｙ側端が平坦部１９ａに接続される。傾斜部１９ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部１８－２のＺ高さから平坦部１９ａのＺ高さへ連なる段差を形成する。

【0265】

このような半導体記憶装置１ｑにおいても、配線ＭＡ１０１ｑと配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｑと配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｍ，２０＿２ｍへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0266】

また、第２の実施形態の第２の変形例として、半導体記憶装置１ｒは、図２３に示すように、配線ＭＡ１０１ｒがより抵抗率の低い材料で形成されてもよい。図２３は、第２の実施形態の第２の変形例にかかる半導体記憶装置１ｒの構成を示すＹＺ断面図であり、図１９をＦ－Ｆ線で切った場合のＹＺ断面に相当する。

【0267】

半導体記憶装置１ｒは、チップ２０＿１ｍ（図２１参照）に代えてチップ２０＿１ｒを有する。

【0268】

チップ２０＿１ｒは、導電膜ＭＡ１０１（図２１参照）に代えて導電膜ＭＡ１０１ｒを有する。導電膜ＭＡ１０１ｒは、配線ＭＡ１０１ｒとして機能する。導電膜ＭＡ１０１ｒは、引き回し部１８、パッド部１５、及びプラグ接続部１９－１，１９－２（図１６参照）に代えて引き回し部１８ｒ、パッド部１５ｒ、及びプラグ接続部１９－１ｒ，１９－２ｒを有する。

【0269】

引き回し部１８ｒは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0270】

プラグ接続部１９－１ｐは、平坦部１９ｄ、凸部１９ｅを有する。

【0271】

プラグ接続部１９－１ｐにおいて、平坦部１９ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１９ｄのＺ高さは、引き回し部１８ｒのＺ高さと均等である。平坦部１９ｄは、Ｙ方向端部で引き回し部１８ｒに連続する。これにより、導電膜ＭＡ１０１ｒの＋Ｚ側の面が概ね平坦に構成され得る。

【0272】

凸部１９ｅは、平坦部１９ｄの－Ｚ側に配され、平坦部１９ｄから－Ｚ側に凸の形状を有する。凸部１９ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部１９ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部１８ｒのＺ高さから凸部１９ｅの底辺のＺ高さへ連なる段差を形成する。

【0273】

平坦部１９ｄは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。凸部１９ｅは、第２の金属を主成分とする材料で形成され得る。

【0274】

引き回し部１８ｒは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0275】

プラグ接続部１９－２ｒは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0276】

このような半導体記憶装置１ｒにおいても、配線ＭＡ１０１ｒと配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｒと配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｍ，２０＿２ｍへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0277】

また、第２の実施形態の第３の変形例として、半導体記憶装置１ｓは、図２４に示すように、配線ＭＡ１０１ｓにおけるプラグ接続部１９－１ｒ，１９－２ｓが互いに同様な構成を有してもよい。図２４は、第２の実施形態の第３の変形例にかかる半導体記憶装置１ｓの構成を示す断面図である。

【0278】

チップ２０＿１ｓは、導電膜ＭＡ１０１ｒ（図２３参照）に代えて導電膜ＭＡ１０１ｓを有しする。導電膜ＭＡ１０１ｓは、プラグ接続部１９－２ｒ（図２３参照）に代えてプラグ接続部１９－２ｓを有し、引き回し部１８ｒ－２をさらに有する。

【0279】

引き回し部１８ｒ－２は、プラグ接続部１９－２ｓのＹ方向両側に配される。引き回し部１８ｒ－２は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0280】

プラグ接続部１９－２ｓは、引き回し部１８ｒ－２に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部１８ｒ－２よりＺ高さが低くなる段差を有する。プラグ接続部１９－１ｓは、平坦部１９ｄ、凸部１９ｅを有する。

【0281】

プラグ接続部１９－１ｓにおいて、平坦部１９ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１９ｄのＺ高さは、引き回し部１８ｒ－２のＺ高さと均等である。平坦部１９ｄは、Ｙ方向端部で引き回し部１８ｒ－２に連続する。これにより、導電膜ＭＡ１０１ｓの＋Ｚ側の面が概ね平坦に構成され得る。

【0282】

【0283】

平坦部１９ｄは、第２の金属を主成分とする材料で形成され得る。凸部１９ｅは、第２の金属を主成分とする材料で形成され得る。

【0284】

このような半導体記憶装置１ｓにおいても、配線ＭＡ１０１ｓと配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｓと配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｍ，２０＿２ｍへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0285】

また、第２の実施形態の第４の変形例として、半導体記憶装置１ｔは、図２５に示すように、セルソース部ＣＳＬの電圧をさらに安定化させるための工夫が施されてもよい。図２５は、第２の実施形態の第４の変形例にかかる半導体記憶装置１ｔの構成を示す断面図である。

【0286】

チップ２０＿１ｔは、チップ２０＿１ｓ（図２４参照）に対して、導電層３１をさらに有する。導電層３１は、Ｚ方向におけるパッド部１５ｒと導電層５との間に配される。導電層３１は、Ｚ方向から透視した場合、導電層５に重なるようにＸＹ方向に板状に延びる。導電層３１は、導電層５の＋Ｚ側の面（裏面）を覆う。導電層３１は、ソース部ＳＬとして機能する。導電層３１の抵抗率は、導電層５の抵抗率より低い。導電層３１は、第４の金属（例えば、窒化チタン等）を主成分とする材料で形成され得る。

【0287】

ここで、導電層３１の抵抗率が導電層５の抵抗率より低い場合、導電層３１が導電層５（セルソース部ＣＳＬ）をＸＹ方向に平面的に覆うため、導電層５（セルソース部ＣＳＬ）の電位をさらに安定化できる。

【0288】

チップ２０＿２ｔは、チップ２０＿２ｍ（図２４参照）に対して、導電層３１をさらに有する。導電層３１は、Ｚ方向におけるパッド部１４と導電層５との間に配される。導電層３１は、Ｚ方向から透視した場合、導電層５に重なるようにＸＹ方向に板状に延びる。導電層３１は、導電層５の＋Ｚ側の面（裏面）を覆う。導電層３１は、ソース部ＳＬとして機能する。導電層３１の抵抗率は、導電層５の抵抗率より低い。導電層３１は、第４の金属（例えば、窒化チタン等）を主成分とする材料で形成され得る。

【0289】

【0290】

このような半導体記憶装置１ｔにおいても、配線ＭＡ１０１ｓと配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｓと配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｔ，２０＿２ｔへ並行して供給できる。また、配線ＭＡ１０１ｓ，ＭＡ１０２と導電層５（セルソース部ＣＳＬ）との間に配される導電層３１が導電層５ＸＹ方向に平面的に覆う。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0291】

また、第２の実施形態の第５の変形例として、半導体記憶装置１ｕは、図２６に示すように、配線ＭＡ１０１ｒに加えて配線ＭＡ１０２ｕがより抵抗率の低い材料で形成されてもよい。図２６は、第２の実施形態の第５の変形例にかかる半導体記憶装置１ｕの構成を示すＹＺ断面図であり、図１９をＦ－Ｆ線で切った場合のＹＺ断面に相当する。

【0292】

半導体記憶装置１ｕは、チップ２０＿２ｍ（図２３参照）に代えてチップ２０＿２ｕを有する。

【0293】

チップ２０＿２ｕは、導電膜ＭＡ１０２（図２３参照）に代えて導電膜ＭＡ１０２ｕを有する。導電膜ＭＡ１０２ｕは、配線ＭＡ１０２ｕとして機能する。導電膜ＭＡ１０２ｕは、引き回し部１６、パッド部１５、及びプラグ接続部１７－１（図２３参照）に代えて引き回し部１６ｕ、パッド部１５ｕ、及びプラグ接続部１７－１ｕを有する。

【0294】

引き回し部１６ｕは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0295】

プラグ接続部１７－１ｕは、平坦部１７ｄ、凸部１７ｅを有する。

【0296】

プラグ接続部１７－１ｕにおいて、平坦部１７ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部１７ｄのＺ高さは、引き回し部１６ｕのＺ高さと均等である。平坦部１７ｄは、Ｙ方向端部で引き回し部１６ｕに連続する。これにより、導電膜ＭＡ１０１ｒの＋Ｚ側の面が概ね平坦に構成され得る。

【0297】

凸部１７ｅは、平坦部１７ｄの－Ｚ側に配され、平坦部１７ｄから－Ｚ側に凸の形状を有する。凸部１７ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部１７ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部１６ｕのＺ高さから凸部１７ｅの底辺のＺ高さへ連なる段差を形成する。

【0298】

平坦部１７ｄは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。凸部１７ｅは、第２の金属を主成分とする材料で形成され得る。

【0299】

引き回し部１６ｕは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0300】

このような半導体記憶装置１ｕにおいても、配線ＭＡ１０１ｒと配線ＭＡ１０２ｕとがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｒと配線ＭＡ１０２ｕとにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｒ，２０＿２ｕへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0301】

また、第２の実施形態の第６の変形例として、半導体記憶装置１ｖは、図２７に示すように、配線ＭＡ１０１ｓに加えて配線ＭＡ１０２ｕがより抵抗率の低い材料で形成されてもよい。図２７は、第２の実施形態の第６の変形例にかかる半導体記憶装置１ｖの構成を示すＹＺ断面図であり、図１９をＦ－Ｆ線で切った場合のＹＺ断面に相当する。

【0302】

半導体記憶装置１ｖは、チップ２０＿２ｍ（図２４参照）に代えてチップ２０＿２ｖを有する。

【0303】

チップ２０＿２ｖは、導電膜ＭＡ１０２（図２３参照）に代えて導電膜ＭＡ１０２ｕを有する。導電膜ＭＡ１０２ｕは、配線ＭＡ１０２ｕとして機能する。導電膜ＭＡ１０２ｕは、引き回し部１６、パッド部１５、及びプラグ接続部１７－１（図２４参照）に代えて引き回し部１６ｕ、パッド部１５ｕ、及びプラグ接続部１７－１ｕを有する。

【0304】

【0305】

プラグ接続部１７－１ｕは、平坦部１７ｄ、凸部１７ｅを有する。

【0306】

【0307】

【0308】

【0309】

引き回し部１６ｕは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0310】

このような半導体記憶装置１ｖにおいても、配線ＭＡ１０１ｓと配線ＭＡ１０２ｕとがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｓと配線ＭＡ１０２ｕとにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｓ，２０＿２ｖへ並行して供給できる。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0311】

また、第２の実施形態の第７の変形例として、半導体記憶装置１ｗは、図２８に示すように、セルソース部ＣＳＬの電圧をさらに安定化させるための工夫が施されてもよい。図２８は、第２の実施形態の第７の変形例にかかる半導体記憶装置１ｗの構成を示す断面図である。

【0312】

チップ２０＿１ｗは、チップ２０＿１ｓ（図２７参照）に対して、導電層３１をさらに有する。導電層３１は、Ｚ方向におけるパッド部１５ｒと導電層５との間に配される。導電層３１は、Ｚ方向から透視した場合、導電層５に重なるようにＸＹ方向に板状に延びる。導電層３１は、導電層５の＋Ｚ側の面（裏面）を覆う。導電層３１は、ソース部ＳＬとして機能する。導電層３１の抵抗率は、導電層５の抵抗率より低い。導電層３１は、第４の金属（例えば、窒化チタン等）を主成分とする材料で形成され得る。

【0313】

【0314】

チップ２０＿２ｗは、チップ２０＿２ｖ（図２７参照）に対して、導電層３１をさらに有する。導電層３１は、Ｚ方向におけるパッド部１４ｕと導電層５との間に配される。導電層３１は、Ｚ方向から透視した場合、導電層５に重なるようにＸＹ方向に板状に延びる。導電層３１は、導電層５の＋Ｚ側の面（裏面）を覆う。導電層３１は、ソース部ＳＬとして機能する。導電層３１の抵抗率は、導電層５の抵抗率より低い。導電層３１は、第４の金属（例えば、窒化チタン等）を主成分とする材料で形成され得る。

【0315】

【0316】

このような半導体記憶装置１ｗにおいても、配線ＭＡ１０１ｓと配線ＭＡ１０２とがチップ１０ｍに独立して接続される。配線ＭＡ１０１ｓと配線ＭＡ１０２とにより、ソース線電圧（例えば、グランド電圧）をチップ１０ｍからＺ方向に積層されたチップ２０＿１ｔ，２０＿２ｔへ並行して供給できる。また、配線ＭＡ１０１ｓ，ＭＡ１０２と導電層５（セルソース部ＣＳＬ）との間に配される導電層３１が導電層５ＸＹ方向に平面的に覆う。これにより、各チップ（アレイチップ）２０のセルソース部ＣＳＬの電圧を効率的に安定化できる。

【0317】

（第３の実施形態）
次に、第３の実施形態にかかる半導体記憶装置１ｘについて説明する。以下では、第１の実施形態及び第２の実施形態と異なる部分を中心に説明する。

【0318】

第１の実施形態では、電源線に適用され得る配線ＭＡ１，ＭＡ２の構成が例示され、第２の実施形態では、ソース線に適用され得る配線ＭＡ１０１，ＭＡ１０２の構成が例示されるが、第３の実施形態では、エッジシールに適用され得る配線ＭＡ２０１，ＭＡ２０２の構成が例示される。

【0319】

図３及び図１９に示すように、エッジシールＥＳは、Ｚ方向から透視した場合、複数の積層体ＳＳＴ１，ＳＳＴ２をＸＹ方向外側から囲む。これにより、エッジシールＥＳは、メモリセルアレイ２１＿１，２１＿２及びそれらを制御するための回路（ロウデコーダ１０１２、センスアンプ１０１３、シーケンサ１０１４、電圧発生回路１０１５及び電源回路１０１６など）を外来静電ノイズ等から保護する。

【0320】

図３及び図１９に示すエッジシールＥＳは、図２９に示すような配線ＭＡ２０１，２０２により実現され得る。図２９は、半導体記憶装置１ｘの構成を示すＹＺ断面図であり、図１９をＧ－Ｇ線で切った場合のＹＺ断面に相当する。

【0321】

チップ１０ｘは、配線構造ＷＳ－２１，ＷＳ－２２、電極ＰＤ１－２１，ＰＤ１－２２、絶縁膜ＤＬ１を有する。電極ＰＤ１－２１，ＰＤ１－２２は、それぞれ、チップ１０ｘ及びチップ２０＿１ｘの接合面ＢＦ１に配される。電極ＰＤ１－２１，ＰＤ１－２２は、それぞれ、その＋Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ１－２１は、－Ｚ側端が配線構造ＷＳ－２１を介して基板２に接続される。電極ＰＤ１－２２は、－Ｚ側端が配線構造ＷＳ－２２を介して基板２に接続される。

【0322】

チップ２０＿１ｘは、積層体ＳＳＴ１（図３及び図１９参照）、導電膜ＭＡ２０１、導電膜ＣＦ１－２１、導電膜ＣＦ１－２２、複数のプラグＣＣ２１－１～ＣＣ２１－３、複数のプラグＣＣ２３－１～ＣＣ２３－３、電極ＰＤ２－２１、電極ＰＤ２－２２、電極ＰＤ３－２１、電極ＰＤ３－２１、バリア膜ＢＭ－２１、バリア膜ＢＭ－２２、絶縁膜ＤＬ２を有する。

【0323】

導電膜ＭＡ２０１は、積層体ＳＳＴ１のＸＹ方向外側に配される。導電膜ＭＡ２０１は、エッジシールＥＳの一部となる配線ＭＡ２０１として機能する。導電膜ＭＡ２０１は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ２０１は、Ｚ方向から透視した場合に積層体ＳＳＴ１のＸＹ方向外側から積層体ＳＳＴ１に近付くようにＸＹ方向に延びる。導電膜ＭＡ２０１は、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ２０１は、引き回し部２８及びプラグ接続部２９－１を有する。

【0324】

引き回し部２８は、プラグ接続部２９－１のＹ方向両側に配される。引き回し部２８は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0325】

プラグ接続部２９－１は、引き回し部２８に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部２８よりＺ高さが低くなる段差を有する。プラグ接続部２９－１は、平坦部２９ａ、傾斜部２９ｂ、傾斜部２９ｃを有する。

【0326】

プラグ接続部２９－１において、平坦部２９ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部２９ａのＺ高さは、引き回し部２８のＺ高さより低い。平坦部２９ａは、プラグＣＣ２１－１～ＣＣ２１－２の＋Ｚ側端がそれぞれ接続される。

【0327】

傾斜部２９ｂは、平坦部２９ａの－Ｙ側に配される。傾斜部２９ｂは、－Ｙ側端が引き回し部２８に接続され、＋Ｙ側端が平坦部２９ａに接続される。傾斜部２９ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部２８のＺ高さから平坦部２９ａのＺ高さへ連なる段差を形成する。

【0328】

傾斜部２９ｃは、平坦部２９ａの＋Ｙ側に配される。傾斜部２９ｃは、＋Ｙ側端が引き回し部２８に接続され、－Ｙ側端が平坦部２９ａに接続される。傾斜部２９ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部２８のＺ高さから平坦部２９ａのＺ高さへ連なる段差を形成する。

【0329】

導電膜ＣＦ１－２１は、導電膜ＣＦ１－２２からＹ方向にシフトした位置に配される。導電膜ＣＦ１－２１は、プラグ接続部２９－１に対応したＸＹ位置に配される。導電膜ＣＦ１－２１は、プラグＣＣ２１－１に対応したＸＹ位置に配される。導電膜ＣＦ１－２１は、導電膜ＭＡ２０１より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－２１は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0330】

導電膜ＣＦ１－２２は、導電膜ＣＦ１－２１からＹ方向にシフトした位置に配される。導電膜ＣＦ１－２２は、プラグ接続部２９－１に対応したＸＹ位置に配される。導電膜ＣＦ１－２１は、プラグＣＣ２１－２に対応したＸＹ位置に配される。導電膜ＣＦ１－２２は、導電膜ＭＡ２０１より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ１－２２は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0331】

プラグＣＣ２１－１は、Ｚ方向における導電膜ＭＡ２０１と導電膜ＣＦ１－２１との間に配される。プラグＣＣ２１－１は、プラグ接続部２９－１の－Ｚ側に配され、導電膜ＣＦ１－２１の＋Ｚ側に配される。プラグＣＣ２１－１は、Ｚ方向に延びて導電膜ＭＡ２０１及び導電膜ＣＦ１－２１を接続する。プラグＣＣ２１－１は、＋Ｚ側端がプラグ接続部２９－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－２１に電気的に接続される。プラグＣＣ２１－１は、第３の金属を主成分とする材料で形成され得る。第３の金属は、第１の金属より抵抗率が高い。

【0332】

プラグＣＣ２１－２は、Ｚ方向における導電膜ＭＡ２０１と導電膜ＣＦ１－２２との間に配される。プラグＣＣ２１－２は、プラグ接続部２９－１の－Ｚ側に配され、導電膜ＣＦ１－２２の＋Ｚ側に配される。プラグＣＣ２１－２は、Ｚ方向に延びて導電膜ＭＡ２０１及び導電膜ＣＦ１－２２を接続する。プラグＣＣ２１－２は、＋Ｚ側端がプラグ接続部２９－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ１－２２に電気的に接続される。プラグＣＣ２１－２は、第３の金属を主成分とする材料で形成され得る。

【0333】

プラグＣＣ２３－１は、Ｚ方向における導電膜ＣＦ１－２１と電極ＰＤ２－２１との間に配される。プラグＣＣ２３－１は、導電膜ＣＦ１－２１の－Ｚ側に配され、電極ＰＤ２－２１の＋Ｚ側に配される。プラグＣＣ２３－１は、Ｚ方向に延びて導電膜ＣＦ１－２１及び電極ＰＤ２－２１を接続する。プラグＣＣ２３－１は、＋Ｚ側端が導電膜ＣＦ１－２１に電気的に接続され、－Ｚ側端が電極ＰＤ２－２１に電気的に接続される。プラグＣＣ２３－１は、第３の金属を主成分とする材料で形成され得る。

【0334】

プラグＣＣ２３－２は、Ｚ方向における導電膜ＣＦ１－２２と電極ＰＤ２－２２との間に配される。プラグＣＣ２３－２は、導電膜ＣＦ１－２２の－Ｚ側に配され、電極ＰＤ２－２２の＋Ｚ側に配される。プラグＣＣ２３－２は、Ｚ方向に延びて導電膜ＣＦ１－２２及び電極ＰＤ２－２２を接続する。プラグＣＣ２３－２は、＋Ｚ側端が導電膜ＣＦ１－２２に電気的に接続され、－Ｚ側端が電極ＰＤ２－２２に電気的に接続される。プラグＣＣ２３－２は、第３の金属を主成分とする材料で形成され得る。

【0335】

電極ＰＤ２－２１は、チップ１０ｘ及びチップ２０＿１ｘの接合面ＢＦ１に配される。電極ＰＤ２－２１は、プラグＣＣ２３－１及び電極ＰＤ１－２１に電気的に接続される。電極ＰＤ２－２１は、＋Ｚ側の面がプラグＣＣ２３－１に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－２１は、－Ｚ側の面が電極ＰＤ１－２１に接触する。電極ＰＤ２－２１は、第２の金属を主成分とする材料で形成され得る。

【0336】

電極ＰＤ２－２２は、チップ１０ｘ及びチップ２０＿１ｘの接合面ＢＦ１に配される。電極ＰＤ２－２２は、プラグＣＣ２３－２及び電極ＰＤ１－２２に電気的に接続される。電極ＰＤ２－２２は、＋Ｚ側の面がプラグＣＣ２３－２に接触し、－Ｚ側の面が接合面ＢＦ１に露出される。電極ＰＤ２－２２は、－Ｚ側の面が電極ＰＤ１－２２に接触する。電極ＰＤ２－２２は、第２の金属を主成分とする材料で形成され得る。

【0337】

電極ＰＤ３－２１は、チップ２０＿１ｘ及びチップ２０＿２ｘの接合面ＢＦ２に配される。電極ＰＤ３－２１は、導電膜ＭＡ２０１における引き回し部２８に対応したＸＹ位置に配される。

【0338】

電極ＰＤ３－２１は、バリア膜ＢＭ－２１を介して導電膜ＭＡ２０１に電気的に接続され、電極ＰＤ４－２１に電気的に接続される。電極ＰＤ３－２１は、－Ｚ側の面がバリア膜ＢＭ－２１に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－２１は、＋Ｚ側の面が電極ＰＤ４－２１に接触する。電極ＰＤ３－２１は、第２の金属を主成分とする材料で形成され得る。

【0339】

電極ＰＤ３－２２は、チップ２０＿１ｘ及びチップ２０＿２ｘの接合面ＢＦ２に配される。電極ＰＤ３－２２は、導電膜ＭＡ２０１における引き回し部２８に対応したＸＹ位置に配される。電極ＰＤ３－２２は、プラグ接続部２９－１を間にして電極ＰＤ３－２１と反対側のＸＹ位置に配される。

【0340】

電極ＰＤ３－２２は、バリア膜ＢＭ－２２を介して導電膜ＭＡ２０１に電気的に接続され、電極ＰＤ４－２２に電気的に接続される。電極ＰＤ３－２２は、－Ｚ側の面がバリア膜ＢＭ－２２に接触し、＋Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ３－２２は、＋Ｚ側の面が電極ＰＤ４－２２に接触する。電極ＰＤ３－２２は、第２の金属を主成分とする材料で形成され得る。

【0341】

バリア膜ＢＭ－２１は、Ｚ方向における電極ＰＤ３－２１及び導電膜ＭＡ２０１の間に配される。バリア膜ＢＭ－２１は、＋Ｚ側の面が電極ＰＤ３－２１に接触し、－Ｚ側の面が導電膜ＭＡ２０１に接触する。バリア膜ＢＭ－２１は、第１の金属の拡散に対するバリア性を有し第２の金属の拡散に対するバリア性を有する導電物で形成され、例えば、窒化チタンを主成分とする材料で形成され得る。これにより、電極ＰＤ３－２１に含まれる第２の金属の元素が導電膜ＭＡ２０１側へ拡散することを抑制でき、導電膜ＭＡ２０１に含まれる第１の金属の元素が電極ＰＤ３－２１側へ拡散することを抑制できる。

【0342】

バリア膜ＢＭ－２２は、Ｚ方向における電極ＰＤ３－２２及び導電膜ＭＡ２０１の間に配される。バリア膜ＢＭ－２２は、＋Ｚ側の面が電極ＰＤ３－２２に接触し、－Ｚ側の面が導電膜ＭＡ２０１に接触する。バリア膜ＢＭ－２２は、第１の金属の拡散に対するバリア性を有し第２の金属の拡散に対するバリア性を有する導電物で形成され、例えば、窒化チタンを主成分とする材料で形成され得る。これにより、電極ＰＤ３－２２に含まれる第２の金属の元素が導電膜ＭＡ２０１側へ拡散することを抑制でき、導電膜ＭＡ２０１に含まれる第１の金属の元素が電極ＰＤ３－２２側へ拡散することを抑制できる。

【0343】

チップ２０＿２ｘは、積層体ＳＳＴ２（図３及び図１９参照）、導電膜ＭＡ２０２、導電膜ＣＦ２－２１、導電膜ＣＦ２－２２、複数のプラグＣＣ２２－１～ＣＣ２２－２、電極ＰＤ４－２１、電極ＰＤ４－２２、絶縁膜ＤＬ３を有する。

【0344】

導電膜ＭＡ２０２は、積層体ＳＳＴ２のＸＹ方向外側に配される。導電膜ＭＡ２０２は、エッジシールＥＳの一部となる配線ＭＡ２０２として機能する。導電膜ＭＡ２０２は、ＸＹ平面視でライン状のパターンを有する。導電膜ＭＡ２０２は、Ｚ方向から透視した場合に積層体ＳＳＴ２のＸＹ方向外側から積層体ＳＳＴ２に近付くようにＸＹ方向に延びる。導電膜ＭＡ２０２は、第１の金属を主成分とする材料で形成され得る。第１の金属は、アルミニウム等を含む。導電膜ＭＡ２０２は、引き回し部２６及びプラグ接続部２７－１を有する。

【0345】

引き回し部２６は、プラグ接続部２７－１のＹ方向両側に配される。引き回し部２６は、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。

【0346】

プラグ接続部２７－１は、引き回し部２６に＋Ｙ側又は－Ｙ側で隣接して接続され、引き回し部２６よりＺ高さが低くなる段差を有する。プラグ接続部２７－１は、平坦部２７ａ、傾斜部２７ｂ、傾斜部２７ｃを有する。

【0347】

プラグ接続部２７－１において、平坦部２７ａは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部２７ａのＺ高さは、引き回し部２６のＺ高さより低い。平坦部２７ａは、プラグＣＣ２２－１～ＣＣ２２－２の＋Ｚ側端がそれぞれ接続される。

【0348】

傾斜部２７ｂは、平坦部２７ａの－Ｙ側に配される。傾斜部２７ｂは、－Ｙ側端が引き回し部２６に接続され、＋Ｙ側端が平坦部２７ａに接続される。傾斜部２７ｂは、－Ｙ側から＋Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部２６のＺ高さから平坦部２７ａのＺ高さへ連なる段差を形成する。

【0349】

傾斜部２７ｃは、平坦部２７ａの＋Ｙ側に配される。傾斜部２７ｃは、＋Ｙ側端が引き回し部２６に接続され、－Ｙ側端が平坦部２７ａに接続される。傾斜部２７ｃは、＋Ｙ側から－Ｙ側へ向かうにしたがってＺ高さに低くなるように傾斜して延びる。これにより、引き回し部２６のＺ高さから平坦部２７ａのＺ高さへ連なる段差を形成する。

【0350】

導電膜ＣＦ２－２１は、導電膜ＣＦ２－２２からＹ方向にシフトした位置に配される。導電膜ＣＦ２－２１は、プラグ接続部２７－１に対応したＸＹ位置に配される。導電膜ＣＦ２－２１は、プラグＣＣ２２－１に対応したＸＹ位置に配される。導電膜ＣＦ２－２１は、導電膜ＭＡ２０２より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ２－２１は、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0351】

導電膜ＣＦ２－２２は、導電膜ＣＦ２－２１からＹ方向にシフトした位置に配される。導電膜ＣＦ２－２２は、プラグ接続部２７－１に対応したＸＹ位置に配される。導電膜ＣＦ２－２１は、プラグＣＣ２２－２に対応したＸＹ位置に配される。導電膜ＣＦ２－２２は、導電膜ＭＡ２０２より－Ｚ側の位置（深い位置）に配される。導電膜ＣＦ２－２２は、第２の金属を主成分とする材料で形成され得る。

【0352】

プラグＣＣ２２－１は、Ｚ方向における導電膜ＭＡ２０２と導電膜ＣＦ２－２１との間に配される。プラグＣＣ２２－１は、プラグ接続部２７－１の－Ｚ側に配され、導電膜ＣＦ２－２１の＋Ｚ側に配される。プラグＣＣ２２－１は、Ｚ方向に延びて導電膜ＭＡ２０２及び導電膜ＣＦ２－２１を接続する。プラグＣＣ２２－１は、＋Ｚ側端がプラグ接続部２７－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ２－２１に電気的に接続される。プラグＣＣ２２－１は、第３の金属を主成分とする材料で形成され得る。

【0353】

プラグＣＣ２２－２は、Ｚ方向における導電膜ＭＡ２０２と導電膜ＣＦ２－２２との間に配される。プラグＣＣ２２－２は、プラグ接続部２７－１の－Ｚ側に配され、導電膜ＣＦ２－２２の＋Ｚ側に配される。プラグＣＣ２２－２は、Ｚ方向に延びて導電膜ＭＡ２０２及び導電膜ＣＦ２－２２を接続する。プラグＣＣ２２－２は、＋Ｚ側端がプラグ接続部２７－１に電気的に接続され、－Ｚ側端が導電膜ＣＦ２－２２に電気的に接続される。プラグＣＣ２２－２は、第３の金属を主成分とする材料で形成され得る。

【0354】

電極ＰＤ４－２１は、チップ２０＿１ｘ及びチップ２０＿２ｘの接合面ＢＦ２に配される。電極ＰＤ４－２１は、導電膜ＣＦ２－２１及び電極ＰＤ３－２１に電気的に接続される。電極ＰＤ４－２１は、＋Ｚ側の面が導電膜ＣＦ２－２１に接触し、－Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ４－２１は、－Ｚ側の面が電極ＰＤ３－２１に接触する。電極ＰＤ４－２１は、第２の金属を主成分とする材料で形成され得る。

【0355】

電極ＰＤ４－２２は、チップ２０＿１ｘ及びチップ２０＿２ｘの接合面ＢＦ２に配される。電極ＰＤ４－２２は、導電膜ＣＦ２－２２及び電極ＰＤ３－２２に電気的に接続される。電極ＰＤ４－２２は、＋Ｚ側の面が導電膜ＣＦ２－２２に接触し、－Ｚ側の面が接合面ＢＦ２に露出される。電極ＰＤ４－２２は、－Ｚ側の面が電極ＰＤ３－２２に接触する。電極ＰＤ４－２２は、第２の金属を主成分とする材料で形成され得る。

【0356】

図２９に示す導電膜ＭＡ２０２から基板２に至る接続構成において、チップ２０＿２ｘの導電膜ＭＡ２０２とチップ２０＿１ｘの導電膜ＭＡ２０１とが並列接続される。引き回し部２６と基板２との間に第１の共通接続経路と第２の共通接続経路とがそれぞれ接続される。引き回し部２６と第１の共通接続経路との間に、第７の接続経路と第８の接続経路とが並列に接続される。引き回し部２６と第２の共通接続経路との間に、第７の接続経路と第８の接続経路とが並列に接続される。

【0357】

第７の接続経路は、引き回し部２６→プラグ接続部２７－１→プラグＣＣ２２－１→導電膜ＣＦ２－２１→電極ＰＤ４－２１→電極ＰＤ３－２１→バリア膜ＢＭ－２１→引き回し部２８を含む。第８の接続経路は、引き回し部２６→プラグ接続部２７－１→プラグＣＣ２２－２→導電膜ＣＦ２－２２→電極ＰＤ４－２２→電極ＰＤ３－２２→バリア膜ＢＭ－２２→引き回し部２８を含む。第１の共通接続経路は、プラグ接続部２９－１→プラグＣＣ２１－１→導電膜ＣＦ１－２１→プラグＣＣ２３－１→電極ＰＤ２－２１→電極ＰＤ１－２１→配線構造ＷＳ－２１を含む。第２の共通接続経路は、プラグ接続部２９－１→プラグＣＣ２１－２→導電膜ＣＦ１－２２→プラグＣＣ２３－２→電極ＰＤ２－２２→電極ＰＤ１－２２→配線構造ＷＳ－２２を含む。

【0358】

第７の接続経路と第８の接続経路とは、プラグ接続部２９－１で合流し第１の共通接続経路を介してチップ１０ｘの基板２に接続される。これにより、引き回し部２６と第１の共通接続経路との間で、導電膜ＭＡ２０１と導電膜ＭＡ２０２とが並列に接続される。これにより、外来静電ノイズを引き回し部２６から基板２へ逃がすことができる。

【0359】

第７の接続経路と第８の接続経路とは、プラグ接続部２９－１で合流し第２の共通接続経路を介してチップ１０ｘの基板２に接続される。これにより、引き回し部２６と第２の共通接続経路との間で、導電膜ＭＡ２０１と導電膜ＭＡ２０２とが並列に接続される。これにより、外来静電ノイズを引き回し部２６から基板２へ逃がすことができる。

【0360】

ここで、導電膜ＭＡ２０１は、半導体記憶装置１ｘの製造時に、導電膜ＭＡ１（図６参照）及び／又は導電膜ＭＡ１０１（図６参照）の形成工程と同じ工程で形成できる。このとき、導電膜ＭＡ２０１のＺ方向厚さが導電膜ＭＡ１のＺ方向厚さ及び／又は導電膜ＭＡ１０１のＺ方向厚さと同様にされることで、チップ２０＿１の＋Ｚ側の面がＸＹ方向内側から外側にかけて概ね平坦にされ得る。これにより、チップ２０＿１及びチップ２０＿２の接合時に、チップ２０＿１の＋Ｚ側の面がＸＹ方向内側から外側にかけて、電極ＰＤ３及び電極ＰＤ４が良好に接合され得る。

【0361】

以上のように、第３の実施形態では、半導体記憶装置１ｘにおける引き回し部２６から基板２に至る接続構成において、チップ２０＿２ｘの導電膜ＭＡ２０２とチップ２０＿１ｘの導電膜ＭＡ２０１とが並列接続される。これにより、要求される特性を満たしながら配線ＭＡ２０１及び配線ＭＡ２０２をそれぞれ薄膜化できる。

【0362】

なお、第３の実施形態の第１の変形例として、半導体記憶装置１ｙは、図３０に示すように、配線ＭＡ２０１ｙ，ＭＡ２０２ｙの＋Ｚ側の面が平坦になるように工夫されていてもよい。図３０は、第３の実施形態の第１の変形例にかかる半導体記憶装置１ｙの構成を示すＹＺ断面図であり、図１９をＧ－Ｇ線で切った場合のＹＺ断面に相当する。

【0363】

半導体記憶装置１ｙは、チップ２０＿１ｘ，２０＿２ｘ（図２９参照）に代えてチップ２０＿１ｙ，２０＿２ｙを有する。

【0364】

チップ２０＿１ｙは、導電膜ＭＡ２０１（図２９参照）に代えて導電膜ＭＡ２０１ｙを有する。導電膜ＭＡ２０１ｙは、配線ＭＡ２０１ｙとして機能する。導電膜ＭＡ２０１ｙは、プラグ接続部２９－１（図６参照）に代えてプラグ接続部２９－１ｙを有する。

【0365】

プラグ接続部２９－１ｙは、平坦部２９ｄ、凸部２９ｅを有する。

【0366】

プラグ接続部２９－１ｙにおいて、平坦部２９ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部２９ｄのＺ高さは、引き回し部２８のＺ高さと均等である。平坦部２９ｄは、Ｙ方向端部で引き回し部２８に連続する。これにより、導電膜ＭＡ２０１ｙの＋Ｚ側の面が概ね平坦に構成され得る。

【0367】

凸部２９ｅは、平坦部２９ｄの－Ｚ側に配され、平坦部２９ｄから－Ｚ側に凸の形状を有する。凸部２９ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部２９ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部２８のＺ高さから凸部２９ｅの底辺のＺ高さへ連なる段差を形成する。

【0368】

平坦部２９ｄは、第１の金属を主成分とする材料で形成され得る。凸部２９ｅは、第２の金属又は第３の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第３の金属は、第１の金属より抵抗率が高い。第１の金属がアルミニウム等を含む場合、第２の金属は、銅等を含み、第３の金属は、タングステン等を含む。

【0369】

チップ２０＿２ｙは、導電膜ＭＡ２０２（図６参照）に代えて導電膜ＭＡ２０２ｙを有する。導電膜ＭＡ２０２ｙは、配線ＭＡ２０２ｙとして機能する。導電膜ＭＡ２０２ｙは、プラグ接続部２７－１，２７－２（図６参照）に代えてプラグ接続部２７－１ｙ，２７－２ｉを有する。

【0370】

プラグ接続部２７－１ｙは、平坦部２７ｄ、凸部２７ｅを有する。

【0371】

プラグ接続部２７－１ｙにおいて、平坦部２７ｄは、概ね平坦であり、略同じＺ高さを維持しながらＹ方向に延びる。平坦部２７ｄのＺ高さは、引き回し部２６のＺ高さと均等である。平坦部２７ｄは、Ｙ方向端部で引き回し部２６に連続する。これにより、導電膜ＭＡ２の＋Ｚ側の面が概ね平坦に構成され得る。

【0372】

凸部２７ｅは、平坦部２７ｄの－Ｚ側に配され、平坦部２７ｄから－Ｚ側に凸の形状を有する。凸部２７ｅは、ＹＺ断面視で略等脚台形状を有する。略等脚台形状は、上底が下底より長い。凸部２７ｅは、Ｙ方向両側に傾斜した側面を有する。これにより、引き回し部２８のＺ高さから凸部２７ｅの底辺のＺ高さへ連なる段差を形成する。凸部２７ｅは、プラグＣＣ２２－１～ＣＣ２２－２の＋Ｚ側端がそれぞれ接続される。

【0373】

平坦部２７ｄは、第１の金属を主成分とする材料で形成され得る。凸部２７ｅは、第２の金属又は第３の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。第３の金属は、第１の金属より抵抗率が高い。

【0374】

このような半導体記憶装置１ｙにおいても、引き回し部２６から基板２に至る接続構成において、チップ２０＿２ｙの導電膜ＭＡ２０２ｙとチップ２０＿１ｙの導電膜ＭＡ２０１ｙとが並列接続される。これにより、要求される特性を満たしながら配線ＭＡ２０１ｙ及び配線ＭＡ２０２ｙをそれぞれ薄膜化できる。

【0375】

また、第３の実施形態の第２の変形例として、半導体記憶装置１ｚは、図３１に示すように、配線ＭＡ２０１ｚ，ＭＡ２０２ｚがより抵抗率の低い材料で形成されてもよい。図３１は、第３の実施形態の第２の変形例にかかる半導体記憶装置１ｚの構成を示すＹＺ断面図であり、図１９をＧ－Ｇ線で切った場合のＹＺ断面に相当する。

【0376】

半導体記憶装置１ｚは、チップ２０＿１ｙ，２０＿２ｙ（図３０参照）に代えてチップ２０＿１ｚ，２０＿２ｚを有する。

【0377】

チップ２０＿１ｚは、導電膜ＭＡ２０１ｙ（図３０参照）に代えて導電膜ＭＡ２０１ｚを有する。導電膜ＭＡ２０１ｚは、配線ＭＡ２０１ｚとして機能する。導電膜ＭＡ２０１ｚは、引き回し部２８及びプラグ接続部２９－１ｙ（図３０参照）に代えて引き回し部２８ｚ及びプラグ接続部２９－１ｚを有する。

【0378】

引き回し部２８ｚは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。第２の金属は、第１の金属より抵抗率が低い。

【0379】

プラグ接続部２９－１ｚは、平坦部２９ｄ（図３０参照）に代えて平坦部２９ｄｚを有する。平坦部２９ｄｚは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0380】

チップ２０＿２ｚは、導電膜ＭＡ２０２ｚ（図３０参照）に代えて導電膜ＭＡ２０２ｚを有する。導電膜ＭＡ２０２ｚは、配線ＭＡ２０２ｚとして機能する。導電膜ＭＡ２０２ｚは、引き回し部２６及びプラグ接続部２７－１ｙ（図３０参照）に代えて引き回し部２６ｚ及びプラグ接続部２７－１ｚ，２７－２ｊを有する。

【0381】

引き回し部２６ｚは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0382】

プラグ接続部２７－１ｚは、平坦部２７ｄ（図３０参照）に代えて平坦部２７ｄｚを有する。平坦部２７ｄｚは、第１の金属を主成分とする材料に代えて、第２の金属を主成分とする材料で形成され得る。

【0383】

このような半導体記憶装置１ｚにおいても、引き回し部２６から基板２に至る接続構成において、チップ２０＿２ｚの導電膜ＭＡ２０２ｚとチップ２０＿１ｚの導電膜ＭＡ２０１ｚとが並列接続される。これにより、要求される特性を満たしながら配線ＭＡ２０１ｚ及び配線ＭＡ２０２ｚをそれぞれ薄膜化できる。

【0384】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0385】

１，１ｉ，１ｊ，１ｋ，１ｎ，１ｐ，１ｍ，１ｑ，１ｒ，１ｓ，１ｔ，１ｕ，１ｖ，１ｗ，１ｘ，１ｙ，１ｚ半導体記憶装置、１０，１０ｍ，１０ｘ，２０，２０＿１，２０＿１ｉ，２０＿１ｊ，２０＿１ｋ，２０＿１ｎ，２０＿１ｐ，２０＿１ｍ，２０＿１ｑ，２０＿１ｒ，２０＿１ｓ，２０＿１ｔ，２０＿１ｗ，２０＿１ｘ，２０＿１ｙ，２０＿１ｚ，２０＿２，２０＿２ｉ，２０＿２ｊ，２０＿２ｋ，２０＿２ｐ，２０＿２ｍ，２０＿２ｔ，２０＿２ｕ，２０＿２ｖ，２０＿２ｗ，２０＿２ｘ，２０＿２ｙ，２０＿２ｚチップ、ＣＣ１－１～ＣＣ１－３，ＣＣ２－１～ＣＣ２－３，ＣＣ３－１～ＣＣ３－３，ＣＣ４－１～ＣＣ４－２，ＣＣ１１－１～ＣＣ１１－３，ＣＣ１２－１～ＣＣ１２－３，ＣＣ１４－１～ＣＣ１４－２，ＣＣ２１－１～ＣＣ２１－２，ＣＣ２２－１～ＣＣ２２－２，ＣＣ２３－１～ＣＣ２３－２プラグ、ＣＦ１－１，ＣＦ１－１１，ＣＦ１－１２，ＣＦ１－２１，ＣＦ１－２２，ＣＦ２－１，ＣＦ２－２，ＣＦ２－１１，ＣＦ２－２１，ＣＦ２－２２導電膜、ＣＨ半導体膜、ＭＡ１，ＭＡ１ｉ，ＭＡ１ｊ，ＭＡ１ｋ，ＭＡ１ｎ，ＭＡ１ｐ，ＭＡ２，ＭＡ２ｉ，ＭＡ２ｊ，ＭＡ２ｐ，ＭＡ１０１，ＭＡ１０１ｑ，ＭＡ１０１ｒ，ＭＡ１０１ｓ，ＭＡ１０２，ＭＡ１０２ｕ，ＭＡ２０１，ＭＡ２０１ｙ，ＭＡ２０１ｚ，ＭＡ２０２，ＭＡ２０２ｙ，ＭＡ２０２ｚ導電膜、ＰＤ１－１，ＰＤ１－１１，ＰＤ１－１２，ＰＤ１－２１，ＰＤ１－２２，ＰＤ２－１，ＰＤ２－２，ＰＤ２－１１，ＰＤ２－１２，ＰＤ２－２１，ＰＤ２－２２，ＰＤ３－１，ＰＤ３－２，ＰＤ３－３，ＰＤ３－１１，ＰＤ３－２１，ＰＤ３－２２，ＰＤ４－１，ＰＤ４－２，ＰＤ４－１１，ＰＤ４－２１，ＰＤ４－２２電極、ＳＳＴ１，ＳＳＴ２積層体。

【図1】