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特開2023-177817半導体記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177817

(43)【公開日】2023-12-14

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

H10B 43/27 20230101AFI20231207BHJP

H01L 21/336 20060101ALI20231207BHJP

H01L 25/07 20060101ALI20231207BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

H01L25/08 C

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022090702

(22)【出願日】2022-06-03

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】加藤久詞

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083GA27

5F083JA03

5F083JA04

5F083JA05

5F083JA19

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR06

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】一つの実施形態は、複数のチップが適切に接合されることに適した半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体記憶装置において、第３のチップは、第１の積層体と複数の第１の半導体膜と複数の第１の絶縁膜とを有する。第１の積層体は、複数の第１の導電層が第１の絶縁層を介して第１の方向に積層される。第２のチップは、第２の積層体と複数の第２の半導体膜と複数の第２の絶縁膜とを有する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して第１の方向に積層される。第１の導電層は、第２の方向を長手方向とする。第２の導電層は、第２の方向を長手方向とする。第４のチップは、複数のラインパターンを有する。複数のラインパターンのそれぞれは、第２の方向に延びる。複数のラインパターンは、互いに第３の方向に並ぶ。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のチップと、
前記第１のチップに接合される第２のチップと、
前記第１のチップと反対側で前記第２のチップに接合される第３のチップと、
前記第２のチップと反対側で前記第１のチップに接合される第４のチップと、
を備え、
前記第３のチップは、
複数の第１の導電層が第１の絶縁層を介して第１の方向に積層される第１の積層体と、
前記第１の積層体内を前記第１の方向にそれぞれ延びる複数の第１の半導体膜と、
前記第１の積層体内を前記第１の半導体膜の外側で前記第１の方向にそれぞれ延びる複数の第１の絶縁膜と、
を有し、
前記第２のチップは、
複数の第２の導電層が第２の絶縁層を介して前記第１の方向に積層される第２の積層体と、
前記第２の積層体内を前記第１の方向にそれぞれ延びる複数の第２の半導体膜と、
前記第２の積層体内を前記第２の半導体膜の外側で前記第１の方向にそれぞれ延びる複数の第２の絶縁膜と、
を有し、
前記第１の導電層は、前記第１の方向に垂直な第２の方向と前記第１の方向及び前記第２の方向に垂直な第３の方向とに延び、前記第２の方向を長手方向とし、
前記第２の導電層は、前記第２の方向と前記第３の方向とに延び、前記第２の方向を長手方向とする
前記第４のチップは、
それぞれが前記第２の方向に延び、互いに前記第３の方向に並ぶ複数のラインパターンを有する
半導体記憶装置。

【請求項2】

前記第３のチップは、
それぞれが前記第２の方向に延び、互いに前記第１の方向に並ぶ複数のビット線を有し、
前記ラインパターンの幅は、前記ビット線の幅より広い
請求項１に記載の半導体記憶装置。

【請求項3】

前記第３のチップは、
それぞれが前記第２の方向に延び、互いに前記第１の方向に並ぶ複数のビット線を有し、
前記ラインパターンの膜厚は、前記ビット線の膜厚より厚い
請求項１に記載の半導体記憶装置。

【請求項4】

前記複数のラインパターンは、前記第１の積層体に対応する位置に配される
請求項１に記載の半導体記憶装置。

【請求項5】

前記第４のチップは、
開口で露出された表面を有する電極をさらに有し、
前記複数のラインパターンは、前記第１のチップの表面から透視した場合に前記電極に重ならない位置に配される
請求項１に記載の半導体記憶装置。

【請求項6】

前記第４のチップは、
前記複数のラインパターンの上方で且つ前記電極と同じ深さに配される導電膜をさらに有する
請求項５に記載の半導体記憶装置。

【請求項7】

前記第４のチップは、前記ラインパターンの周囲に配される絶縁膜をさらに有し、
前記ラインパターンは、前記絶縁膜と組成が異なる
請求項１に記載の半導体記憶装置。

【請求項8】

前記第４のチップは、前記ラインパターンの周囲に配される絶縁膜をさらに有し、
前記ラインパターンは、前記絶縁膜と膜密度が異なる
請求項１に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置は、複数のチップが接合されて構成されることがある。半導体記憶装置では、複数のチップが適切に接合されることが望まれる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１４８０７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、複数のチップが適切に接合されることに適した半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、第１のチップと第２のチップと第３のチップと第４のチップとを有する半導体記憶装置が提供される。第２のチップは、第１のチップに接合される。第３のチップは、第１のチップと反対側で第２のチップに接合される。第４のチップは、第２のチップと反対側で第１のチップに接合される。第３のチップは、第１の積層体と複数の第１の半導体膜と複数の第１の絶縁膜とを有する。第１の積層体は、複数の第１の導電層が第１の絶縁層を介して第１の方向に積層される。複数の第１の半導体膜のそれぞれは、第１の積層体内を第１の方向に延びる。複数の第１の絶縁膜のそれぞれは、第１の積層体内を第１の半導体膜の外側で第１の方向に延びる。第２のチップは、第２の積層体と複数の第２の半導体膜と複数の第２の絶縁膜とを有する。第２の積層体は、複数の第２の導電層が第２の絶縁層を介して第１の方向に積層される。複数の第２の半導体膜のそれぞれは、第２の積層体内を第１の方向に延びる。複数の第２の絶縁膜のそれぞれは、第２の積層体内を第２の半導体膜の外側で第１の方向に延びる。第１の導電層は、第２の方向と第３の方向とに延びる。第２の方向は、第１の方向に垂直な方向である。第３の方向は、第１の方向及び第２の方向に垂直な方向である。第１の導電層は、第２の方向を長手方向とする。第２の導電層は、第２の方向と第３の方向とに延びる。第２の導電層は、第２の方向を長手方向とする。第４のチップは、複数のラインパターンを有する。複数のラインパターンのそれぞれは、第２の方向に延びる。複数のラインパターンは、互いに第３の方向に並ぶ。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の構成を示すブロック図。

【図2】実施形態におけるブロックの構成を示す回路図。

【図3】実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。

【図4】実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。

【図5】実施形態にかかる半導体記憶装置の構成を示す積層方向の断面図。

【図6】実施形態におけるメモリセルの構成を示す平面方向及び積層方向の断面図。

【図7】実施形態にかかる半導体記憶装置の構成を示す分解斜視図。

【図8】実施形態における支持チップの機能を示す図。

【図9】実施形態における支持チップの機能を示す図。

【図10】実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図11】実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図12】実施形態の第１の変形例にかかる半導体記憶装置の構成を示す断面図。

【図13】実施形態の第１の変形例にかかる半導体記憶装置の構成を示す分解斜視図。

【図14】実施形態の第２の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図15】実施形態の第２の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図16】実施形態の第２の変形例における支持基板の各チップ領域におけるパターンを示す平面図。

【図17】実施形態の第２の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図18】実施形態の第２の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図19】実施形態の第３の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図20】実施形態の第３の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【図21】実施形態の第３の変形例にかかる半導体記憶装置の製造方法を示す断面図。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
実施形態にかかる半導体記憶装置は、複数のチップが接合されて構成されるが、複数のチップが適切に接合されるための工夫が施される。例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の構成を示すブロック図である。

【0009】

半導体記憶装置１は、複数のチップ１０，２０＿１，２０＿２，３０を有する。チップ２０＿１，２０＿２は、メモリセルアレイ２１＿１，２１＿２を含み、アレイチップとも呼ばれる。チップ１０は、メモリセルアレイ２１＿１，２１＿２を制御するための回路を含み、回路チップとも呼ばれる。チップ３０は、他のチップ１０，２０＿１，２０＿２を平坦に支持するためのパターンを含み、支持チップとも呼ばれる。

【0010】

なお、チップ２０＿１，２０＿２は、互いに区別しない場合、チップ２０と表記する。メモリセルアレイ２１＿１，２１＿２は、互いに区別しない場合、メモリセルアレイ２１と表記する。また、図１では、半導体記憶装置１が２個のチップ（アレイチップ）２０＿１，２０＿２を含む構成が例示されるが、半導体記憶装置１は３個以上のアレイチップを含んでもよい。

【0011】

半導体記憶装置１は、データを不揮発に記憶する不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）であってもよく、メモリカード、ＳＳＤ（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ）等のメモリシステム３に適用され得る。メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を有する。

【0012】

半導体記憶装置１は、メモリコントローラ２から電源Ｖｓｓ、電源Ｖｃｃ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、および入出力信号Ｉ／Ｏ等を受ける。これらの信号等を介して、半導体記憶装置１は、メモリコントローラ２により制御される。

【0013】

入出力信号Ｉ／Ｏは、コマンドＣＭＤ、アドレス情報ＡＤＤ、データ信号ＤＡＴを含み得る。電源Ｖｓｓは、基準電位（例えば、グランド電位）を有する。電源Ｖｃｃは、所定電位（例えば、電源電位）を有する。コマンドラッチイネーブル信号ＣＬＥは、入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す。アドレスラッチイネーブル信号ＡＬＥは、出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す。ライトイネーブル信号ＷＥｎは、ライト動作をイネーブルする際に用いられ得る。リードイネーブル信号ＲＥｎは、リード動作をイネーブルする際に用いられ得る。レディビジー信号ＲＢｎは、半導体記憶装置１がリディ―状態・ビジー状態にあることを示す。

【0014】

チップ２０＿１は、メモリセルアレイ２１＿１及び電源線２２＿１，２３＿１を含む。メモリセルアレイ２１＿１では、メモリセルトランジスタ（以下、単にメモリセル）が３次元的に複数配列される。チップ１０＿２は、メモリセルアレイ２１＿２及び電源線２２＿２，２３＿２を含む。メモリセルアレイ２１＿２では、メモリセルが３次元的に複数配列される。各メモリセルアレイ２１は、複数のブロックＢＫを含む。

【0015】

チップ３０は、電源線３１，３２を有する。電源Ｖｓｓは、電源線３１，２２＿２，２２＿１経由でチップ１０へ伝達される。電源Ｖｃｃは、電源線３２，２３＿２，２３＿１経由でチップ１０へ伝達される。

【0016】

各ブロックＢＫは、ワード線ＷＬが共通接続される複数のメモリセルの集合に相当し、図２に示すように構成され得る。図２は、ブロックＢＫの構成を示す回路図である。

【0017】

ブロックＢＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のメモリストリングＭＳを含む。複数のメモリストリングＭＳは、複数のビット線ＢＬ０～ＢＬ（ｍ－１）に対応する（ｍは、任意の２以上の整数）。各メモリストリングＭＳは、対応するビット線ＢＬに接続される。各メモリストリングＭＳは、メモリセルＭＴ０～ＭＴ７及び選択トランジスタＳＴ１，ＳＴ２を含む。

【0018】

各メモリストリングＭＳにおいて、選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルＭＴ０～ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

【0019】

ストリングユニットＳＵに含まれる各メモリストリングＭＳの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに共通して接続される。ブロックＢＫに含まれる各メモリストリングＭＳのメモリセルＭＴのゲートは、ワード線ＷＬに共通して接続される。

【0020】

１つのストリングユニットＳＵ内で、１つのワード線ＷＬに接続される複数のメモリセルＭＴの集合は、セルユニットＣＵと称される。例えば、メモリセルＭＴがｐビットデータ（ｐは１以上の整数）を記憶する場合、セルユニットＣＵの記憶容量はｐページデータとして定義される。

【0021】

各ビット線ＢＬは、ブロックＢＫの各ストリングユニットＳＵの対応するメモリストリングＭＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、ブロックＢＫに含まれる各メモリストリングＭＳの選択トランジスタＳＴ２のソースに共通して接続され、ブロックＢＫのストリングユニットＳＵ間で共有される。ソース線ＳＬは、ブロックＢＫ間で共有されてもよい。

【0022】

図１に示すチップ１０（回路チップ）は、ロウデコーダ１２、センスアンプ１３、シーケンサ１４、電圧発生回路１５及び電源回路１６を有する。

【0023】

電源回路１６は、チップ３０から受ける電源Ｖｓｓ，Ｖｃｃを各部へ供給する。例えば、電源回路１６は、電源Ｖｓｓ，Ｖｃｃを電圧発生回路１５へ供給する。

【0024】

シーケンサ１４は、コマンドＣＭＤに応じて、各部を統括的に制御する。例えば、シーケンサ１４は、ライトコマンドＣＭＤに応じて、ライト動作を制御する。シーケンサ１４は、ライト動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＴにデータＤＡＴをライトし、ライト完了通知をメモリコントローラ２へ返す。シーケンサ１４は、リードコマンドＣＭＤに応じて、リード動作を制御する。シーケンサ１４は、リード動作の制御において、メモリセルアレイ２１におけるアドレス指定されたメモリセルＭＴからデータＤＡＴをリードし、リードデータＤＡＴをメモリコントローラ２へ返す。

【0025】

電圧発生回路１５は、電源Ｖｓｓ，Ｖｃｃを用いて、シーケンサ１４の制御に応じた電圧を発生させロウデコーダ１２及びセンスアンプ１３へ供給する。

【0026】

ロウデコーダ１２は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべきメモリセルに対応するワード線ＷＬを選択し、選択ワード線ＷＬに電圧を供給する。

【0027】

センスアンプ１３は、アドレス情報ＡＤＤをデコードし、デコード結果に応じてメモリセルアレイ２１におけるライト・リードすべきメモリセルに対応するビット線ＢＬを選択する。センスアンプ１３は、ライト動作において、選択ビット線ＢＬに電圧を供給する。センスアンプ１３は、リード動作において、選択ビット線ＢＬに電圧を供給し、選択ビット線ＢＬの電位をセンスする。

【0028】

半導体記憶装置１は、図３～図５に示すように、複数のチップ１０，２０＿１，２０＿２，３０が積層されて構成される。以下では、チップの積層方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。図３は、半導体記憶装置１の構成を概略的に示すＸＺ断面図である。図４は、半導体記憶装置１の構成を示すＸＺ断面図であり、図３のＡ部分を詳細に示す断面図である。図５は、半導体記憶装置１の構成を概略的に示すＹＺ断面図である。

【0029】

半導体記憶装置１では、複数のチップ１０，２０＿１，２０＿２が積層される。チップ１０の＋Ｚ側に、チップ２０＿１が配される。チップ２０＿１の＋Ｚ側に、チップ２０＿２が配される。チップ２０＿２の＋Ｚ側に、チップ３０が配される。すなわち、チップ１０の＋Ｚ側に、チップ２０＿１，２０＿２，３０が順に積層される。チップ１０の＋Ｚ側にチップ２０＿１，２０＿２が順に接合される構造は、メモリセルアレイ２１＿１，２１＿２が順に積層され、マルチスタックアレイとも呼ばれる。図３～図５に示す構造は、マルチスタックアレイにチップ（支持チップ）３０が積層された構造となっている。

【0030】

なお、マルチスタックアレイにおける積層されるチップ（アレイチップ）２０の個数は、２個に限定されず、３個以上であってもよい。

【0031】

チップ１０の＋Ｚ側の面に、チップ２０＿１が接合される。チップ２０＿１は、直接接合で接合されてもよい。チップ１０は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ１と電極ＰＤ１とを有する。チップ２０＿１は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ２とを有する。チップ１０，２０＿１の接合面ＢＦ１では、チップ１０の絶縁膜ＤＬ１とチップ２０＿１の絶縁膜ＤＬ２とが接合され、チップ１０の電極ＰＤ１とチップ２０＿１の電極ＰＤ２とが接合される。

【0032】

チップ２０＿１の＋Ｚ側の面に、チップ２０＿２が接合される。チップ２０＿２は、チップ１０の反対側でチップ２０＿１に接合される。チップ２０＿２は、直接接合で接合されてもよい。チップ２０＿１は、＋Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ２と電極ＰＤ３とを有する。チップ２０＿２は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ３と電極ＰＤ４とを有する。チップ２０＿１，２０＿２の接合面ＢＦ２では、チップ２０＿１の絶縁膜ＤＬ２とチップ２０＿２の絶縁膜ＤＬ３とが接合され、チップ２０＿１の電極ＰＤ３とチップ２０＿２の電極ＰＤ４とが接合される。

【0033】

チップ２０＿２の＋Ｚ側の面に、チップ３０が接合される。チップ３０は、チップ２０＿１の反対側でチップ２０＿２に接合される。チップ３０は、直接接合で接合されてもよい。チップ２０＿２は、＋Ｚ側に絶縁膜（例えば、酸化膜）膜ＤＬ３を有する。チップ３０は、－Ｚ側に絶縁膜（例えば、酸化膜）ＤＬ４を有する。チップ２０＿２，３０の接合面ＢＦ３では、チップ２０＿２の絶縁膜ＤＬ３とチップ３０の絶縁膜ＤＬ４とが接合される。

【0034】

チップ１０は、基板４、トランジスタＴｒ、電極ＰＤ１、配線構造ＷＳ、絶縁膜ＤＬ１を有する。基板４は、チップ１０における－Ｚ側に配され、ＸＹ方向に板状延びる。基板４は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板４は、＋Ｚ側の表面４ａを有する。トランジスタＴｒは、メモリセルアレイ２１を制御するための回路（ロウデコーダ１２、センスアンプ１３、シーケンサ１４、電圧発生回路１５及び電源回路１６など）の回路素子として機能する。トランジスタＴｒは、基板４の表面４ａに導電膜として配されるゲート電極、基板４内の表面４ａ近傍に半導体領域として配されるソース電極・ドレイン電極などを含む。電極ＰＤ１は、前述のように、チップ１０，２０＿１の接合面ＢＦ１にその表面が露出するように配される。配線構造ＷＳは、主としてＺ方向に延びて、トランジスタＴｒのゲート電極、ソース電極・ドレイン電極などを電極ＰＤ１へ接続する。配線構造ＷＳは、一例として、－Ｚ側から＋Ｚ側へ、プラグＣ０、導電膜Ｄ０、プラグＣ１、導電膜Ｄ１、プラグＣ２、導電膜Ｄ２、プラグＣ３、導電膜Ｄ３を順に含んでもよい。

【0035】

チップ２０＿１は、積層体ＳＳＴ１、導電層７、複数の柱状体ＣＬ、複数のプラグＣＣ、複数の導電膜ＢＬ、電極ＰＤ２、電極ＰＤ３、絶縁膜ＤＬ２を有する。

【0036】

積層体ＳＳＴ１は、ＸＺ断面視で略等脚台形状を有し、ＹＺ断面視で略矩形状を有する。略等脚台形状は、上底が下底より長い。

【0037】

積層体ＳＳＴ１では、複数の導電層５が絶縁層６を介してＺ方向に積層される。導電層５は、ＸＹ方向に板状に延びる。導電層５は、タングステン等の金属を主成分とする材料で形成され得る。絶縁層６は、シリコン酸化物等の絶縁物で形成され得る。導電層７は、積層体ＳＳＴ１の＋Ｚ側に配される。導電層７は、ＸＹ方向に板状に延びる。

【0038】

各柱状体ＣＬは、複数の導電層５を通ってＺ方向に延びる。各柱状体ＣＬは、積層体ＳＳＴ１をＺ方向に貫通してもよい。各柱状体ＣＬは、Ｚ方向に柱状に延びる。各柱状体ＣＬは、チャネル領域として機能する半導体膜ＣＨ（図６参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層５と複数の柱状体ＣＬとが交差する複数の交差位置、すなわち複数の導電層５と複数の半導体膜ＣＨとが交差する複数の交差位置に複数のメモリセルＭＴが形成される。

【0039】

各柱状体ＣＬは、図６（ａ）、図６（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。図６（ａ）は、メモリセルＭＴの構成を示すＸＺ断面図であり、図４のＢ部分の拡大断面図である。図６（ｂ）は、メモリセルＭＴの構成を示すＸＹ断面図であり、図６（ａ）をＣ－Ｃ線に沿って切った場合の断面を示す。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図６（ａ）、図６（ｂ）に点線で囲って示す部分がメモリセルＭＴとして機能する。

【0040】

柱状体ＣＬにおける半導体膜ＣＨは、図４に示すように、＋Ｚ側端で導電層７に接続され、－Ｚ側端でプラグを介して導電膜ＢＬに接続される。導電膜ＢＬは、ビット線ＢＬ（図２参照）として機能する。導電層７は、導電性を付与された半導体（例えば、ポリシリコン）で形成され得る。導電層７の＋Ｚ側には導電体８が配される。導電体８は、－Ｚ方向に延びる凸部を有し、凸部の－Ｚ側端が導電層７に接触している。導電体８は、Ｚ方向から透視した場合、導電層５２に重なる領域からその外側までＸＹ方向に延びる。導電体８は、導電層５２に重なる領域の外側において－Ｚ側にプラグＣＣが接続される。導電層７は、ソース線ＳＬ（図２参照）におけるセルソース部ＣＳＬとして機能する。導電体８は、ソース線ＳＬの他の一部として機能する。半導体膜ＣＨは、メモリストリングＭＳ（図２参照）におけるチャネル領域として機能する。

【0041】

また、各導電層５は、Ｙ方向幅が互いに均等であってもよい。複数の導電層５は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層５は、－Ｚ側から＋Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿１におけるプラグ接続部に、－Ｚ側から＋Ｚ側へ順に、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０～ＷＬ５、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。

【0042】

複数のプラグＣＣは、それぞれＺ方向に延びる。プラグＣＣは、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が導電層５に接続されてもよい。これにより、導電層５がプラグＣＣ、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。あるいは、プラグＣＣは、－Ｚ側端が電極ＰＤ２に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が電極ＰＤ３に電気的に接続されてもよい。これにより、プラグＣＣは、チップ１０及びチップ２０＿２の間で電源・信号等を伝達することができる。

【0043】

複数の導電膜ＢＬは、積層体ＳＳＴ１の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬに対応する。各導電膜ＢＬは、対応する柱状体ＣＬの－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ２に電気的に接続される。これにより、ビット線ＢＬが電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。

【0044】

電極ＰＤ２は、前述のように、チップ１０，２０＿１の接合面ＢＦ１にその表面が露出するように配される。電極ＰＤ３は、前述のように、チップ２０＿１，２０＿２の接合面ＢＦ２にその表面が露出するように配される。

【0045】

チップ２０＿２は、積層体ＳＳＴ２、導電層７、複数の柱状体ＣＬ、複数のプラグＣＣ、複数の導電膜ＢＬ、電極ＰＤ４、絶縁膜ＤＬ３を有する。

【0046】

積層体ＳＳＴ２は、ＸＺ断面視で略等脚台形状を有し、ＹＺ断面視で略矩形状を有する。略等脚台形状は、上底が下底より長い。

【0047】

積層体ＳＳＴ２では、複数の導電層５が絶縁層６を介してＺ方向に積層される。導電層５は、ＸＹ方向に板状に延びる。導電層５は、タングステン等の金属を主成分とする材料で形成され得る。絶縁層６は、シリコン酸化物等の絶縁物で形成され得る。導電層７は、積層体ＳＳＴ２の＋Ｚ側に配される。導電層７は、ＸＹ方向に板状に延びる。

【0048】

各柱状体ＣＬは、積層体ＳＳＴ２をＺ方向に貫通してもよい。各柱状体ＣＬは、Ｚ方向に柱状に延びる。各柱状体ＣＬは、チャネル領域として機能する半導体膜ＣＨ（図６参照）を含む。半導体膜ＣＨは、Ｚ方向に沿った軸を有する柱状に（例えば、柱形状又は筒形状で）延びる。複数の導電層５と複数の柱状体ＣＬとが交差する複数の交差位置、すなわち複数の導電層５と複数の半導体膜ＣＨとが交差する複数の交差位置に複数のメモリセルＭＴが形成される。

【0049】

各柱状体ＣＬは、図６（ａ）、図６（ｂ）に示すように、絶縁膜ＣＲ、半導体膜ＣＨ、絶縁膜ＴＮＬ、電荷蓄積膜ＣＴ、絶縁膜ＢＬＫ１、絶縁膜ＢＬＫ２を含む。絶縁膜ＣＲは、Ｚ方向に延び、Ｚ方向に沿った軸を有する柱形状を構成する。絶縁膜ＣＲは、シリコン酸化物等の絶縁物で形成され得る。半導体膜ＣＨは、絶縁膜ＣＲをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。半導体膜ＣＨは、ポリシリコン等の半導体で形成され得る。絶縁膜ＴＮＬは、半導体膜ＣＨをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＴＮＬは、シリコン酸化物等の絶縁物で形成され得る。電荷蓄積膜ＣＴは、絶縁膜ＴＮＬをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。電荷蓄積膜ＣＴは、シリコン窒化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、電荷蓄積膜ＣＴをＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ２は、絶縁膜ＢＬＫ１をＸＹ方向外側から覆うようにＺ方向に延び、Ｚ方向に沿った軸を有する筒形状を構成する。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。図６（ａ）、図６（ｂ）に点線で囲って示す部分がメモリセルＭＴとして機能する。

【0050】

【0051】

【0052】

複数のプラグＣＣは、それぞれＺ方向に延びる。プラグＣＣは、－Ｚ側端が電極ＰＤ４に電気的に接続され、Ｚ方向に延び、＋Ｚ側端が導電層５に接続されてもよい。これにより、導電層５がプラグＣＣ、電極ＰＤ４、電極ＰＤ３、プラグＣＣ、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。

【0053】

複数の導電膜ＢＬは、積層体ＳＳＴ２の－Ｚ側に配される。複数の導電膜ＢＬは、互いにＸ方向に配列される。各導電膜ＢＬは、Ｙ方向に延びる。複数の導電膜ＢＬは、複数の柱状体ＣＬに対応する。各導電膜ＢＬは、対応する柱状体ＣＬの－Ｚ側端に電気的に接続され、ビット線ＢＬとして機能する。導電膜ＢＬは、電極ＰＤ４に電気的に接続される。これにより、ビット線ＢＬが電極ＰＤ４、電極ＰＤ３、プラグＣＣ、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。

【0054】

電極ＰＤ４は、前述のように、チップ２０＿１，２０＿２の接合面ＢＦ１にその表面が露出するように配される。

【0055】

チップ３０は、電極ＢＰ、複数のラインパターンＳＰ－１～ＳＰ－４、複数の導電膜ＬＰ、複数のプラグＣＣ、絶縁膜ＤＬ４を有する。

【0056】

電極ＢＰは、Ｚ方向から透視した場合、積層体ＳＳＴ１，ＳＳＴ２に重ならない位置に配される。電極ＢＰは、＋Ｚ側の面が開口ＯＰで露出され、－Ｚ側の面にプラグＣＣが接続される。電極ＢＰは、＋Ｚ側の面に、ワイヤボンディング実装のワイヤが接合される。

【0057】

複数の導電膜ＬＰは、複数のラインパターンＳＰ－１～ＳＰ－４の＋Ｚ側に配される。複数の導電膜ＬＰは、電極ＢＰと均等なＺ位置（深さ）に配される。複数の導電膜ＬＰは、互いにＸ方向に並ぶ。各導電膜ＬＰは、Ｙ方向に延びる。各導電膜ＬＰは、例えば、電源線３１，３２（図１参照）として機能するパターンである。図３～図５では、導電膜ＬＰの本数が６本の構成が例示されるが、導電膜ＬＰの本数は、２～５本でもよいし、７本以上でもよい。

【0058】

複数のラインパターンＳＰ－１～ＳＰ－４は、Ｚ方向から透視した場合、積層体ＳＳＴ１，ＳＳＴ２に重なる位置に配される。複数のラインパターンＳＰ－１～ＳＰ－４は、Ｚ方向から透視した場合、電極ＢＰに重ならない位置に配される。複数のラインパターンＳＰ－１～ＳＰ－４は、互いにＹ方向に並ぶ。各ラインパターンＳＰは、Ｘ方向に延びる。各ラインパターンＳＰは、他のチップ２０＿１，２０＿２を平坦に支持するためのパターンである。各ラインパターンＳＰは、Ｘ方向の剛性がＹ方向の剛性より大きい。これにより、他のチップ２０＿１，２０＿２がＸ方向に反っているがＹ方向にほとんど沿っていない場合、各ラインパターンＳＰは、他のチップ２０＿１，２０＿２のＸ方向の反りを選択的に矯正することができる。図３～図５では、ラインパターンＳＰの本数が４本の構成が例示されるが、ラインパターンＳＰの本数は、２～３本でもよいし、５本以上でもよい。

【0059】

各ラインパターンＳＰのＹ方向幅は、導電膜ＬＰのＸ方向幅より大きい。各ラインパターンＳＰのＸ方向長さは、導電膜ＬＰのＹ方向長さより長い。各ラインパターンＳＰのＺ方向厚さは、導電膜ＬＰのＺ方向厚さより厚い。

【0060】

各ラインパターンＳＰのＹ方向幅は、チップ２０＿１の導電膜ＢＬのＸ方向幅より大きく、チップ２０＿２の導電膜ＢＬのＸ方向幅より大きい。各ラインパターンＳＰのＸ方向長さは、チップ２０＿１の導電膜ＢＬのＹ方向長さより長く、チップ２０＿２の導電膜ＢＬのＹ方向長さより長い。各ラインパターンＳＰのＺ方向厚さは、チップ２０＿１の導電膜ＢＬのＺ方向厚さより厚く、チップ２０＿２の導電膜ＢＬのＺ方向厚さより厚い。

【0061】

各ラインパターンＳＰのＹ方向幅は、チップ２０＿１の導電層５のＹ方向幅より大きく、チップ２０＿２の導電層５のＹ方向幅より大きい。各ラインパターンＳＰのＸ方向長さは、チップ２０＿１の導電層５のＸ方向長さより長く、チップ２０＿２の導電層５のＸ方向長さより長い。各ラインパターンＳＰのＺ方向厚さは、チップ２０＿１の導電層５のＺ方向厚さより厚く、チップ２０＿２の導電層５のＺ方向厚さより厚い。

【0062】

各ラインパターンＳＰのＹ方向幅は、チップ２０＿１の導電層７のＹ方向幅より大きく、チップ２０＿２の導電層７のＹ方向幅より大きい。各ラインパターンＳＰのＸ方向長さは、チップ２０＿１の導電層７のＸ方向長さより長く、チップ２０＿２の導電層７のＸ方向長さより長い。各ラインパターンＳＰのＺ方向厚さは、チップ２０＿１の導電層７のＺ方向厚さより厚く、チップ２０＿２の導電層７のＺ方向厚さより厚い。

【0063】

複数のプラグＣＣは、それぞれＺ方向に延びる。プラグＣＣは、－Ｚ側端が導電膜ＬＰに電気的に接続され、Ｚ方向に延び、＋Ｚ側端がチップ２０＿２のプラグＣＣに接続されてもよい。これにより、導電膜ＬＰがプラグＣＣ、プラグＣＣ、電極ＰＤ４、電極ＰＤ３、プラグＣＣ、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。これにより、プラグＣＣは、チップ３０及びチップ２０＿２の間で電源等を伝達することができる。プラグＣＣは、－Ｚ側端が電極ＢＰに電気的に接続され、Ｚ方向に延び、＋Ｚ側端がチップ２０＿２のプラグＣＣに接続されてもよい。これにより、電極ＢＰがプラグＣＣ、プラグＣＣ、電極ＰＤ４、電極ＰＤ３、プラグＣＣ、電極ＰＤ２、電極ＰＤ１、配線構造ＷＳ経由でチップ１０のトランジスタＴｒに接続され得る。これにより、プラグＣＣは、チップ３０及びチップ２０＿２の間で信号等を伝達することができる。

【0064】

図７は、半導体記憶装置１の構成を示す分解斜視図であり、半導体記憶装置１の構成をチップ単位で分解して示している。図８は、チップ（アレイチップ）２０で－Ｚ側に凸の反りが生じ得る場合のチップ（支持チップ）３０の機能を示す図である。図９は、チップ（アレイチップ）２０で＋Ｚ側に凸の反りが生じ得る場合のチップ（支持チップ）３０の機能を示す図である。

【0065】

半導体記憶装置１では、図７に示すように、－Ｚ側から＋Ｚ側へ順に、チップ１０，２０＿１，２０＿２，３０が積層される。

【0066】

チップ２０＿１には、複数の積層体ＳＳＴ１が配される。各積層体ＳＳＴ１は、Ｘ方向を長手方向とし、互いに熱膨張率の異なる層が交互に複数回積層される構造である。積層体ＳＳＴ１は、その製造過程で熱処理等により複数層の間で熱膨張率の差による応力を持ちやすい。積層体ＳＳＴ１は、＋Ｚ側のＸ方向幅が－Ｚ側のＸ方向幅より大きい。

【0067】

例えば、チップ２０＿１において、図８（ｂ）に点線の矢印で示すように、＋Ｚ側の面近傍でＸ方向にテンサイル応力が作用すれば、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。チップ２０＿１は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で－Ｚ側に凸に反る可能性がある。

【0068】

チップ２０＿２には、図７に示すように、複数の積層体ＳＳＴ２が配される。各積層体ＳＳＴ２は、Ｘ方向を長手方向とし、互いに熱膨張率の異なる層が交互に複数回積層される構造である。積層体ＳＳＴ２は、その製造過程で熱処理等により複数層の間で熱膨張率の差による応力を持ちやすい。積層体ＳＳＴ２は、＋Ｚ側のＸ方向幅が－Ｚ側のＸ方向幅より大きい。

【0069】

例えば、チップ２０＿２において、図８（ｂ）に点線の矢印で示すように、＋Ｚ側の面近傍でＸ方向にテンサイル応力が作用すれば、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。チップ２０＿２は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で－Ｚ側に凸に反る可能性がある。

【0070】

これに対して、チップ３０には、図７に示すように、複数のラインパターンＳＰが配される。各ラインパターンＳＰは、Ｘ方向に延び、Ｘ方向の剛性がＹ方向の剛性より大きい。各ラインパターンＳＰは、図８（ａ）に点線の矢印で示すように、コンプレッシブ応力を有してもよい。各ラインパターンＳＰは、第１の成膜条件で成膜されたシリコン酸化物、ポリシリコン、第２の成膜条件で成膜されたシリコン窒化物などで形成されることで、コンプレッシブ応力を有することができる。第１の成膜条件は、絶縁膜ＤＬ４の成膜条件に比べて、膜密度がより高くなる条件である。

【0071】

各ラインパターンＳＰの材料として第１の成膜条件で成膜されたシリコン酸化物が選択された場合、各ラインパターンＳＰの膜密度は、その周囲の絶縁膜ＤＬ４の膜密度より高い。各ラインパターンＳＰの材料としてポリシリコン、第２の成膜条件で成膜されたシリコン窒化物などが選択された場合、各ラインパターンＳＰの組成は、その周囲の絶縁膜ＤＬ４の組成と異なる。

【0072】

各ラインパターンＳＰがコンプレッシブ応力を有すれば、チップ３０は、チップ２０＿１，２０＿２に接合されることで反りを平坦に戻す方向の応力を及ぼすことができる。すなわち、チップ３０は、チップ２０＿１，２０＿２の反りを矯正できる。

【0073】

あるいは、チップ２０＿１において、図９（ｂ）に点線の矢印で示すように、＋Ｚ側の面近傍でＸ方向にコンプレッシブ応力が作用すれば、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。チップ２０＿１は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で＋Ｚ側に凸に反る可能性がある。

【0074】

例えば、チップ２０＿２において、図９（ｂ）に点線の矢印で示すように、＋Ｚ側の面近傍でＸ方向にコンプレッシブ応力が作用すれば、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。チップ２０＿２は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で＋Ｚ側に凸に反る可能性がある。

【0075】

これに対して、チップ３０において、各ラインパターンＳＰは、図９（ａ）に点線の矢印で示すように、テンサイル応力を有してもよい。各ラインパターンＳＰは、タングステン、チタン、酸化アルミニウム、アモルファスシリコンが熱処理されたポリシリコン、第３の成膜条件で成膜されたシリコン窒化物などで形成されることで、テンサイル応力を有することができる。第３の成膜条件は、第２の成膜条件に比べて、シリコン窒化物の膜密度が低くなる成膜条件である。

【0076】

各ラインパターンＳＰの材料としてタングステン、チタン、酸化アルミニウム、アモルファスシリコンが熱処理されたポリシリコン、第３の成膜条件で成膜されたシリコン窒化物が選択された場合、各ラインパターンＳＰの組成は、その周囲の絶縁膜ＤＬ４の組成と異なる。

【0077】

各ラインパターンＳＰがテンサイル応力を有すれば、チップ３０は、チップ２０＿１，２０＿２に接合されることで反りを平坦に戻す方向の応力を及ぼすことができる。すなわち、チップ３０は、チップ２０＿１，２０＿２の反りを矯正できる。

【0078】

以上のように、実施形態では、半導体記憶装置１において、チップ３０が複数のラインパターンＳＰ－１～ＳＰ－４を有する。各ラインパターンＳＰ－１～ＳＰ－４は、チップ２０＿１，２０＿２の反りの方向に沿って延びる。これにより、チップ３０がチップ２０＿１，２０＿２に接合されることでチップ２０＿１，２０＿２の反りを矯正して平坦にすることができる。この結果、チップ１０，２０＿１，２０＿２の接合時における接合位置を容易に適正化でき、電極ＰＤ１～ＰＤ４の接合ずれ・接合不良を低減できる。すなわち、複数のチップ１０，２０＿１，２０＿２を適切に接合することができる。

【0079】

なお、チップ（支持チップ）３０による反りの矯正は、実施形態で例示されるような不揮発性メモリのアレイチップへの適用に限定されず、図８（ｂ）、図９（ｂ）に示すような反りを生じえる任意のチップ（揮発性メモリのアレイチップ、ロジックチップ、撮像センサチップなど）に適用可能である。すなわち、図８（ｂ）、図９（ｂ）に示すような反りを生じえるチップに、＋Ｚ側からチップ（支持チップ）３０を接合することで、実施形態と同様に反りの矯正された半導体装置を得ることができる。

【0080】

また、実施形態の第１の変形例として、図１０～図１２に示すように、半導体記憶装置１ｉの複数のアレイチップの間で積層体の向きが異なっていてもよい。図１０は、実施形態の第１の変形例にかかる半導体記憶装置１ｉの構成を概略的に示すＸＺ断面図である。図１１は、実施形態の第１の変形例にかかる半導体記憶装置１ｉの構成を示すＸＺ断面図であり、図１０のＤ部分を詳細に示す断面図である。図１２は、実施形態の第１の変形例にかかる半導体記憶装置１ｉの構成を概略的に示すＹＺ断面図である。

【0081】

半導体記憶装置１ｉでは、チップ（アレイチップ）２０＿１における積層体ＳＳＴ１とチップ（アレイチップ）２０＿２ｉにおける積層体ＳＳＴ２ｉとで向きが異なる。積層体ＳＳＴ１の向きと積層体ＳＳＴ２ｉの向きとは、Ｚ方向に互いに逆向きである。

【0082】

チップ２０＿２ｉは、積層体ＳＳＴ２（図３～図５参照）に代えて積層体ＳＳＴ２ｉを有する。積層体ＳＳＴ２ｉは、ＸＺ断面視で略等脚台形状を有し、ＹＺ断面視で略矩形状を有する。略等脚台形状は、下底が上底より長い。導電層７は、積層体ＳＳＴ２ｉの－Ｚ側に配される。複数の導電膜ＢＬは、積層体ＳＳＴ２ｉの＋Ｚ側に配される。柱状体ＣＬにおける半導体膜ＣＨ（図６参照）は、図１１に示すように、－Ｚ側端で導電層７に接続され、＋Ｚ側端でプラグを介して導電膜ＢＬに接続される。

【0083】

また、各導電層５は、Ｙ方向幅が互いに均等であってもよい。複数の導電層５は、＋Ｚ側から－Ｚ側にかけて、Ｘ方向幅が段階的に大きくなっている。複数の導電層５は、＋Ｚ側から－Ｚ側にかけて、Ｘ方向端が徐々に外側に位置するように構成される。これにより、メモリセルアレイ１１＿２におけるプラグ接続部に、＋Ｚ側から－Ｚ側へ順に、選択ゲート線ＳＧＤ、複数のワード線ＷＬ０～ＷＬ５、選択ゲート線ＳＧＳが階段状に引き出された階段構造が構成される。

【0084】

半導体記憶装置１ｉでは、図１３に示すように、チップ２０＿１における積層体ＳＳＴ１の向きとチップ２０＿２ｉにおける積層体ＳＳＴ２ｉの向きとがＺ方向に互いに逆向きである。積層体ＳＳＴ１は、＋Ｚ側のＸ方向幅が－Ｚ側のＸ方向幅より大きい。積層体ＳＳＴ２ｉは、＋Ｚ側のＸ方向幅が－Ｚ側のＸ方向幅より小さい。これに応じて、チップ２０＿１で発生し得る反りの向きとチップ２０＿２ｉで発生し得る反りの向きとが逆向きになり得る。

【0085】

この場合、チップ２０＿１とチップ２０＿２ｉとが接合された状態で、チップ２０＿２ｉにおける＋Ｚ側の面近傍で図８（ｂ）に点線の矢印で示すようにＸ方向にテンサイル応力が作用すれば、チップ（支持チップ）３０を図８（ａ）に示すように構成してもよい。すなわち、チップ３０において、各ラインパターンＳＰは、Ｘ方向に延び、Ｘ方向の剛性がＹ方向の剛性より大きい。各ラインパターンＳＰは、膜密度が絶縁膜ＤＬ４より高くなる条件で成膜されたシリコン酸化物、ポリシリコン、第２の成膜条件で成膜されたシリコン窒化物などで形成される。これにより、各ラインパターンＳＰは、図８（ａ）に点線の矢印で示すように、Ｘ方向にコンプレッシブ応力を有するように構成され得る。

【0086】

あるいは、チップ２０＿１とチップ２０＿２ｉとが接合された状態で、チップ２０＿２における＋Ｚ側の面近傍で図９（ｂ）に点線の矢印で示すようにＸ方向にコンプレッシブ応力が作用すれば、チップ（支持チップ）３０を図９（ａ）に示すように構成してもよい。すなわち、チップ３０において、各ラインパターンＳＰは、Ｘ方向に延び、Ｘ方向の剛性がＹ方向の剛性より大きい。各ラインパターンＳＰは、タングステン、チタン、酸化アルミニウム、アモルファスシリコンが熱処理されたポリシリコン、第３の成膜条件で成膜されたシリコン窒化物などで形成されることで、テンサイル応力を有することができる。第３の成膜条件は、第２の成膜条件に比べて、シリコン窒化物の膜密度が低くなる成膜条件である。これにより、各ラインパターンＳＰは、図９（ａ）に点線の矢印で示すように、Ｘ方向にテンサイル応力を有するように構成され得る。

【0087】

このように、半導体記憶装置１ｉにおいて、チップ３０における各ラインパターンＳＰ－１～ＳＰ－４は、チップ２０＿１，２０＿２ｉで合成された反りの方向に沿って延びる。各ラインパターンＳＰ－１～ＳＰ－４は、チップ２０＿１，２０＿２ｉで合成された反りに応じた応力を有してもよい。これにより、チップ３０がチップ２０＿１，２０＿２に接合されることでチップ２０＿１，２０＿２の反りを矯正して平坦にすることができる。

【0088】

また、実施形態の第２の変形例として、半導体記憶装置１（図３～図５参照）は、図１４～図１８に示すように製造されてもよい。図１４（ａ）～図１４（ｅ）、図１６（ａ）～図１６（ｃ）、図１７（ａ）～図１７（ｃ）、図１８（ａ）～図１８（ｂ）は、半導体記憶装置１の製造方法を示すＸＺ断面図である。図１５（ａ）、図１５（ｂ）は、支持基板の各チップ領域におけるパターンを示すＸＹ平面図である。

【0089】

半導体記憶装置１の製造方法では、図１４（ａ）～図１４（ｅ）に示す工程と図１６（ａ）～図１６（ｃ）に示す工程とが並行して行われ、その後、図１７（ａ）～図１７（ｃ）、図１８（ａ）～図１８（ｂ）に示す工程が行われる。各工程は、実際には、図１５（ａ）に示すように、複数のチップ領域ＣＰが搭載された基板ＷＦを用いて行わるが、簡略化のため、各ＸＺ断面図では、１つのチップ領域ＣＰが搭載された基板ＷＦの断面を例示する。

【0090】

図１４（ａ）に示す工程では、基板１０４が用意される。基板１０４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板１０４は、－Ｚ側に主面１０４ａを有する。

【0091】

基板１０４の主面１０４ａに絶縁膜を堆積した後、導電膜を堆積し、導電膜をパターニングして導電層８を形成する。導電層８は、アルミニウム等の金属を主成分とする材料で形成され得る。その後、導電膜を堆積し、導電膜をパターニングして導電層７を形成する。導電層７は、ポリシリコン等の半導体で形成され得る。その後、導電層７の－Ｚ側に、絶縁層６（図４参照）と犠牲層（図示せず）とを交互に複数回堆積して積層体ＳＳＴ２ａを形成する。絶縁層６は、シリコン酸化物等の絶縁物で形成され得る。犠牲層は、シリコン窒化物等の絶縁層６との間でエッチング選択比を確保可能な絶縁物で形成され得る。各絶縁層６及び各犠牲層は、概ね同様な膜厚で堆積され得る。

【0092】

分断膜の形成位置がＸ方向に延びるライン状に開口されたレジストパターンを最も－Ｚ側の絶縁層６の上に形成する。レジストパターンを形成する際に、基板１０４の露光処理が行われるが、露光処理の前及び／又は後において基板１０４が熱処理される。レジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）法などの異方性エッチングを行い、積層体ＳＳＴ２ａをＸＺ方向に貫通する溝を形成する。そして、溝に分断膜ＳＬＴが埋め込まれる。分断膜ＳＬＴは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。分断膜ＳＬＴは、積層体ＳＳＴ２ａ内をＸＺ方向に延びてＹ方向に分断する。分断膜ＳＬＴは、－Ｙ側の積層体ＳＳＴ２と＋Ｙ側の積層体ＳＳＴ２とに分断される。各積層体ＳＳＴ２では、絶縁層６及び各犠牲層が交互に複数回積層されている。

【0093】

メモリホールＭＨの形成位置が開口されたレジストパターンを各積層体ＳＳＴ２の最も－Ｚ側の絶縁層６の－Ｚ側及び分断膜ＳＬＴの－Ｚ側に形成する。レジストパターンを形成する際に、基板１０４の露光処理が行われるが、露光処理の前及び／又は後において基板１０４が熱処理される。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、分断膜ＳＬＴ、積層体ＳＳＴ２を貫通し導電層７に到達するメモリホールＭＨを形成する。

【0094】

メモリホールＭＨの側面及び底面に、絶縁膜ＢＬＫ２、絶縁膜ＢＬＫ１、絶縁膜ＴＮＬ（図６参照）が順に堆積される。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＴＮＬにおけるメモリホールＭＨの底面の部分が選択的に除去される。

【0095】

メモリホールＭＨの側面及び底面に半導体膜ＣＨ（図６参照）が堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホールＭＨにコア部材ＣＲ（図６参照）が埋め込まれる。コア部材ＣＲは、シリコン酸化物等の絶縁物で形成され得る。これにより、積層体ＳＳＴ２をＺ方向に貫通する柱状体ＣＬが形成される。

【0096】

積層体ＳＳＴ２の犠牲層が除去される。除去によって形成された空隙に導電層５（図４参照）が埋め込まれる。導電層５は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層５と絶縁層６とが交互に繰り返し積層された積層体ＳＳＴ２が形成される。

【0097】

また、絶縁膜ＤＬ３１が堆積され、絶縁膜ＤＬ３１における積層体ＳＳＴ２からＸＹ方向にシフトした位置にホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれてプラグＣＣが形成される。さらに、プラグＣＣの－Ｚ側に導電膜が堆積され、導電膜がパターニングされる。これにより、導電膜ＣＦが形成される。

【0098】

図１４（ｂ）に示す工程では、基板２０４が用意される。基板２０４は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板２０４は、＋Ｚ側に主面２０４ａを有する。

【0099】

基板２０４の主面２０４ａに絶縁膜ＤＬ３２を堆積する。その後、絶縁膜ＤＬ３１の－Ｚ側の面と絶縁膜ＤＬ３２の＋Ｚ側の面とをそれぞれプラズマ照射等により活性化してもよい。基板１０４と基板２０４とを、主面１０４ａと主面２０４ａとが対向するように配置させる。

【0100】

図１４（ｃ）に示す工程では、基板１０４と基板２０４とをＺ方向に互いに近付け、絶縁膜ＤＬ３１の－Ｚ側の面と絶縁膜ＤＬ３２の＋Ｚ側の面とを接合させる。このとき、基板１０４、基板２０４が加熱・加圧されてもよい。これにより、絶縁膜ＤＬ３１及び絶縁膜ＤＬ３２を含む絶縁膜ＤＬ３が形成される。すなわち、チップ２０＿２に対応するチップ領域ＣＰ＿２０＿２を含む基板（アレイ基板）ＷＦ＿２０＿２の構造が形成される。

【0101】

その後、基板１０４が除去される。基板１０４の除去は、基板１０４が＋Ｚ側から研磨されることで行われてもよい。

【0102】

図１４（ｄ）に示す工程では、基板３０４が用意される。基板３０４は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板３０４は、－Ｚ側に主面３０４ａを有する。

【0103】

基板３０４の主面３０４ａにラインパターンＳＰとなるべき材料の膜が堆積され、その膜がパターニングされることで複数のラインパターンＳＰ－１～ＳＰ－４が形成される。ラインパターンＳＰとなるべき材料及びラインパターンＳＰが延びる方向は、チップ領域ＣＰ＿２０＿２で生じ得る反りに応じて決められ得る。その後、絶縁膜ＤＬ４が堆積される。

【0104】

例えば、チップ領域ＣＰ＿２０＿２において、図８（ｂ）に点線の矢印で示すように、＋Ｚ側の面近傍でＸ方向にテンサイル応力が作用すれば、Ｙ方向の反りがほとんど発生せず、Ｘ方向の反りが発生する可能性がある。チップ２０＿２は、ＹＺ断面視で比較的平坦であるが、ＸＺ断面視で－Ｚ側に凸に反る可能性がある。

【0105】

この場合、ラインパターンＳＰとなるべき材料は、図８（ａ）に点線の矢印で示すようなコンプレッシブ応力を有する材料が選択され得る。各ラインパターンＳＰは、第１の成膜条件で成膜されたシリコン酸化物、ポリシリコン、第２の成膜条件で成膜されたシリコン窒化物などで形成されることで、コンプレッシブ応力を有することができる。第１の成膜条件は、絶縁膜ＤＬ４の成膜条件に比べて、膜密度がより高くなる条件である。また、各ラインパターンＳＰは、図１５（ｂ）に示すように、Ｘ方向に延びるようにパターニングされる。複数のラインパターンＳＰ－１～ＳＰ－４は、互いにＹ方向に並んでもよい。

【0106】

【0107】

この場合、ラインパターンＳＰとなるべき材料は、図９（ａ）に点線の矢印で示すようなテンサイル応力を有する材料が選択され得る。各ラインパターンＳＰは、タングステン、チタン、酸化アルミニウム、アモルファスシリコンが熱処理されたポリシリコン、第３の成膜条件で成膜されたシリコン窒化物などで形成されることで、テンサイル応力を有することができる。第３の成膜条件は、第２の成膜条件に比べて、シリコン窒化物の膜密度が低くなる成膜条件である。また、各ラインパターンＳＰは、図１５（ｂ）に示すように、Ｘ方向に延びるようにパターニングされる。複数のラインパターンＳＰ－１～ＳＰ－４は、互いにＹ方向に並んでもよい。

【0108】

これにより、チップ３０に対応するチップ領域ＣＰ＿３０を含む基板（支持基板）ＷＦ＿３０の構造が形成される。

【0109】

その後、絶縁膜ＤＬ３の＋Ｚ側の面と絶縁膜ＤＬ４の－Ｚ側の面とをそれぞれプラズマ照射等により活性化してもよい。基板２０４と基板３０４とを、主面２０４ａと主面３０４ａとが対向するように配置させる。

【0110】

図１４（ｅ）に示す工程では、基板２０４と基板３０４とをＺ方向に互いに近付け、絶縁膜ＤＬ３の＋Ｚ側の面と絶縁膜ＤＬ４の－Ｚ側の面とを接合させる。このとき、基板２０４、基板３０４が加熱・加圧されてもよい。これにより、チップ領域ＣＰ＿２０＿２を含む基板ＷＦ＿２０＿２とチップ領域ＣＰ＿３０を含む基板ＷＦ＿３０とが接合面ＢＦ３で接合された接合体ＢＢ１が得られる。

【0111】

その後、基板２０４が除去される。基板２０４の除去は、基板２０４が－Ｚ側から研磨されることで行われてもよい。

【0112】

一方、図１６（ａ）に示す工程では、基板４０４が用意される。基板４０４は、半導体基板であってもよく、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板４０４は、－Ｚ側に主面４０４ａを有する。

【0113】

基板４０４の主面４０４ａに絶縁膜を堆積した後、導電膜を堆積し、導電膜をパターニングして導電層８を形成する。導電層８は、アルミニウム等の金属を主成分とする材料で形成され得る。その後、導電膜を堆積し、導電膜をパターニングして導電層７を形成する。導電層７は、ポリシリコン等の半導体で形成され得る。その後、導電層７の－Ｚ側に、絶縁層６と犠牲層（図示せず）とを交互に複数回堆積して積層体ＳＳＴ１ａを形成する。絶縁層６は、シリコン酸化物等の絶縁物で形成され得る。犠牲層は、シリコン窒化物等の絶縁層６との間でエッチング選択比を確保可能な絶縁物で形成され得る。各絶縁層６及び各犠牲層は、概ね同様な膜厚で堆積され得る。

【0114】

分断膜の形成位置がＸ方向に延びるライン状に開口されたレジストパターンを最も－Ｚ側の絶縁層６の上に形成する。レジストパターンを形成する際に、基板４０４の露光処理が行われるが、露光処理の前及び／又は後において基板４０４が熱処理される。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、ＳＳＴ１ａをＸＺ方向に貫通する溝を形成する。そして、溝に分断膜ＳＬＴが埋め込まれる。分断膜ＳＬＴは、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。分断膜ＳＬＴは、積層体ＳＳＴ１ａ内をＸＺ方向に延びてＹ方向に分断する。分断膜ＳＬＴは、－Ｙ側の積層体ＳＳＴ１と＋Ｙ側の積層体ＳＳＴ１とに分断される。各積層体ＳＳＴ１では、絶縁層６及び各犠牲層が交互に複数回積層されている。

【0115】

メモリホールＭＨの形成位置が開口されたレジストパターンを各積層体ＳＳＴ１の最も－Ｚ側の絶縁層６の－Ｚ側及び分断膜ＳＬＴの－Ｚ側に形成する。レジストパターンを形成する際に、基板４０４の露光処理が行われるが、露光処理の前及び／又は後において基板４０４が熱処理される。レジストパターンをマスクとしてＲＩＥ法などの異方性エッチングを行い、分断膜ＳＬＴ、積層体ＳＳＴ１を貫通し導電層７に到達するメモリホールＭＨを形成する。

【0116】

メモリホールＭＨの側面及び底面に、絶縁膜ＢＬＫ２、絶縁膜ＢＬＫ１、絶縁膜ＴＮＬが順に堆積される。絶縁膜ＢＬＫ２は、アルミニウム酸化物等の絶縁物で形成され得る。絶縁膜ＢＬＫ１は、シリコン酸化物等の絶縁物で形成され得る。絶縁膜ＴＮＬにおけるメモリホールＭＨの底面の部分が選択的に除去される。

【0117】

メモリホールＭＨの側面及び底面に半導体膜ＣＨが堆積される。半導体膜ＣＨは、実質的に不純物を含まない半導体（例えば、ポリシリコン）を主成分とする材料で形成され得る。そして、メモリホールＭＨにコア部材ＣＲが埋め込まれる。コア部材ＣＲは、シリコン酸化物等の絶縁物で形成され得る。これにより、積層体ＳＳＴ１をＺ方向に貫通する柱状体ＣＬが形成される。

【0118】

積層体ＳＳＴ１の犠牲層が除去される。除去によって形成された空隙に導電層５が埋め込まれる。導電層５は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。これにより、導電層５と絶縁層６とが交互に繰り返し積層された積層体ＳＳＴ１が形成される。

【0119】

また、積層体ＳＳＴ１からＸＹ方向にシフトした位置に導電膜が堆積され、導電膜がパターニングされる。これにより、導電膜ＣＦが形成される。その＋Ｚ側に絶縁膜ＤＬ２が堆積され、絶縁膜ＤＬ２におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれてプラグＣＣが形成される。さらに、絶縁膜ＤＬ２が堆積され、絶縁膜ＤＬ２におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ２が形成される。これにより、チップ２０＿１に対応するチップ領域ＣＰ＿２０＿１を含む基板（アレイ基板）ＷＦ＿２０＿１の構造が形成される。

【0120】

図１６（ｂ）に示す工程では、基板４が用意される。基板４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板４は、－Ｚ側に主面４ａを有する。

【0121】

基板４の主面４ａにトランジスタＴｒのゲート電極となるべき導電体（例えば、導電性を付与されたポリシリコンなど）の導電膜が堆積され、導電膜がパターニングされることでトランジスタＴｒのゲート電極が形成される。その後、絶縁膜ＤＬ１が堆積され、絶縁膜ＤＬ１にホールが形成され、ホールに導電物（例えば、タングステン等を主成分とする材料）が埋め込まれてプラグＣＣが形成される。さらに、絶縁膜ＤＬ１が堆積され、絶縁膜ＤＬ１におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ１が形成される。これにより、チップ１０に対応するチップ領域ＣＰ＿１０を含む基板（回路基板）ＷＦ＿１０の構造が形成される。

【0122】

その後、絶縁膜ＤＬ２の－Ｚ側の面と絶縁膜ＤＬ１の＋Ｚ側の面とをそれぞれプラズマ照射等により活性化してもよい。基板４０４と基板４とを、主面４０４ａと主面４ａとが対向するように配置させる。このとき、電極ＰＤ２のＸＹ位置と電極ＰＤ１のＸＹ位置とが合うように、基板４０４と基板４とを対向配置させる。

【0123】

図１６（ｃ）に示す工程では、基板４０４と基板４とをＺ方向に互いに近付け、絶縁膜ＤＬ２の－Ｚ側の面と絶縁膜ＤＬ１の＋Ｚ側の面とを接合させる。このとき、基板４０４、基板４を加熱・加圧してもよい。これにより、チップ領域ＣＰ＿２０＿１を含む基板ＷＦ＿２０＿１とチップ領域ＣＰ＿１０を含む基板ＷＦ＿１０とが接合面ＢＦ１で接合された接合体ＢＢ２が得られる。このとき、電極ＰＤ２と電極ＰＤ１とが接合される。

【0124】

その後、基板４０４が除去される。基板４０４の除去は、基板４０４が＋Ｚ側から研磨されることで行われてもよい。

【0125】

図１７（ａ）に示す工程では、図１４（ｅ）で得られた接合体ＢＢ１の－Ｚ側に絶縁膜ＤＬ３をさらに堆積し、チップ領域ＣＰ＿２０＿２ごとに絶縁膜ＤＬ３におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ４が形成される。その後、接合体ＢＢ１の－Ｚ側の面をプラズマ照射等により活性化してもよい。

【0126】

図１７（ｂ）に示す工程では、図１６（ｃ）で得られた接合体ＢＢ２の＋Ｚ側に絶縁膜ＤＬ２をさらに堆積し、チップ領域ＣＰ＿２０＿１ごとに絶縁膜ＤＬ２におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ３が形成される。その後、接合体ＢＢ２の＋Ｚ側の面をプラズマ照射等により活性化してもよい。

【0127】

図１７（ｃ）に示す工程では、図１７（ａ）の接合体ＢＢ１と図１７（ｂ）の接合体ＢＢ２とを、主面３０４ａと主面４ａとが対向するように配置させる。このとき、電極ＰＤ４のＸＹ位置と電極ＰＤ３のＸＹ位置とが合うように、接合体ＢＢ１と接合体ＢＢ２とを対向配置させる。

【0128】

図１８（ａ）に示す工程では、接合体ＢＢ１と接合体ＢＢ２とをＺ方向に互いに近付け、絶縁膜ＤＬ３の－Ｚ側の面と絶縁膜ＤＬ２の＋Ｚ側の面とを接合させる。このとき、接合体ＢＢ１、接合体ＢＢ２を加熱・加圧してもよい。これにより、接合体ＢＢ１と接合体ＢＢ２とが接合面ＢＦ２で接合された接合体ＢＢ３が得られる。このとき、電極ＰＤ４と電極ＰＤ３とが接合される。

【0129】

図１８（ｂ）に示す工程では、接合体ＢＢ３から基板３０４を除去する。基板３０４の除去は、接合体ＢＢ３が＋Ｚ側から研磨されることで行われてもよい。接合体ＢＢ３ｉにおける絶縁膜ＤＬ４の＋Ｚ側の面が露出される。絶縁膜ＤＬ４にホールが形成され、ホールに導電物（例えば、タングステン等を主成分とする材料）が埋め込まれてプラグＣＣが形成される。絶縁膜ＤＬ４に導電物（例えば、アルミニウム等を主成分とする材料）の導電膜が堆積され、パターニングされる。これにより、導電膜ＬＰ及び電極ＢＰが形成される。その後、絶縁膜ＤＬ４がさらに堆積され、電極ＢＰに対応する領域に開口ＯＰが形成される。開口ＯＰは、電極ＢＰの＋Ｚ側の面を露出するように形成される。これにより、複数のチップ領域ＣＰを含む接合体ＢＢ３が得られる。

【0130】

各チップ領域ＣＰでは、チップ領域ＣＰ＿１０，ＣＰ＿２０＿１，ＣＰ＿２０＿２，ＣＰ＿３０がＺ方向に積層される。接合体ＢＢ３をチップ領域ＣＰの境界でダイシングすることで、複数のチップ領域ＣＰを個片化する。これにより、チップ領域ＣＰを含む半導体記憶装置１が得られる。

【0131】

また、実施形態の第３の変形例として、半導体記憶装置１ｉ（図１０～図１２参照）は、図１９～図２１に示すように製造されてもよい。図１９（ａ）～図１９（ｃ）、図２０（ａ）～図２０（ｃ）、図２１（ａ）～図２１（ｂ）は、半導体記憶装置１ｉの製造方法を示すＸＺ断面図である。

【0132】

半導体記憶装置１ｉの製造方法では、図１９（ａ）～図１９（ｃ）に示す工程と図１６（ａ）～図１６（ｃ）に示す工程とが並行して行われ、その後、図２０（ａ）～図２０（ｃ）、図２１（ａ）～図２１（ｂ）に示す工程が行われる。各工程は、実際には、図１５（ａ）に示すように、複数のチップ領域ＣＰが搭載された基板ＷＦを用いて行わるが、簡略化のため、各ＸＺ断面図では、１つのチップ領域ＣＰが搭載された基板ＷＦの断面を例示する。

【0133】

図１９（ａ）に示す工程では、基板５０４が用意される。基板５０４は、半導体（例えば、シリコン）を主成分とする材料で形成され得る。基板５０４は、－Ｚ側に主面５０４ａを有する。その後、図１４（ａ）に示す工程と同様にして、導電層８、導電層７、積層体ＳＳＴ２ｉがＺ方向に積層された構造が形成される。積層体ＳＳＴ２ｉからＸＹ方向にシフトした位置にプラグＣＣ、導電膜ＣＦが形成される。これにより、チップ２０＿２ｉに対応するチップ領域ＣＰ＿２０＿２ｉを含む基板（アレイ基板）ＷＦ＿２０＿２ｉの構造が形成される。

【0134】

図１９（ｂ）に示す工程では、図１４（ｄ）に示す工程と同様にして、チップ３０に対応するチップ領域ＣＰ＿３０を含む基板（支持基板）ＷＦ＿３０の構造が形成される。

【0135】

その後、絶縁膜ＤＬ３の＋Ｚ側の面と絶縁膜ＤＬ４の－Ｚ側の面とをそれぞれプラズマ照射等により活性化してもよい。基板５０４と基板３０４とを、主面５０４ａと主面３０４ａとが対向するように配置させる。

【0136】

図１９（ｃ）に示す工程では、基板５０４と基板３０４とをＺ方向に互いに近付け、絶縁膜ＤＬ３の＋Ｚ側の面と絶縁膜ＤＬ４の－Ｚ側の面とを接合させる。このとき、基板５０４、基板３０４が加熱・加圧されてもよい。これにより、チップ領域ＣＰ＿２０＿２ｉを含む基板ＷＦ＿２０＿２ｉとチップ領域ＣＰ＿３０を含む基板ＷＦ＿３０とが接合面ＢＦ３で接合された接合体ＢＢ１ｉが得られる。

【0137】

その後、基板５０４が除去される。基板５０４の除去は、基板５０４が－Ｚ側から研磨されることで行われてもよい。

【0138】

一方、図１６（ａ）～図１６（ｃ）に示す工程が実施形態の第２の変形例と同様に行われ、接合体ＢＢ２が得られ、基板４０４が接合体ＢＢ２から除去される。

【0139】

図２０（ａ）に示す工程では、図１９（ｃ）で得られた接合体ＢＢ１ｉの－Ｚ側に絶縁膜ＤＬ３をさらに堆積し、チップ領域ＣＰ＿２０＿２ｉごとに絶縁膜ＤＬ３におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ４が形成される。その後、接合体ＢＢ１ｉの－Ｚ側の面をプラズマ照射等により活性化してもよい。

【0140】

図２０（ｂ）に示す工程では、図１６（ｃ）で得られた接合体ＢＢ２の＋Ｚ側に絶縁膜ＤＬ２をさらに堆積し、チップ領域ＣＰ＿２０＿１ごとに絶縁膜ＤＬ２におけるホールが形成される。ホールに導電物（例えば、銅等を主成分とする材料）が埋め込まれて電極ＰＤ３が形成される。その後、接合体ＢＢ２の＋Ｚ側の面をプラズマ照射等により活性化してもよい。

【0141】

図２０（ｃ）に示す工程では、図２０（ａ）の接合体ＢＢ１ｉと図２０（ｂ）の接合体ＢＢ２とを、主面３０４ａと主面４ａとが対向するように配置させる。このとき、電極ＰＤ４のＸＹ位置と電極ＰＤ３のＸＹ位置とが合うように、接合体ＢＢ１ｉと接合体ＢＢ２とを対向配置させる。

【0142】

図２１（ａ）に示す工程では、接合体ＢＢ１ｉと接合体ＢＢ２とをＺ方向に互いに近付け、絶縁膜ＤＬ３の－Ｚ側の面と絶縁膜ＤＬ２の＋Ｚ側の面とを接合させる。このとき、接合体ＢＢ１ｉ、接合体ＢＢ２を加熱・加圧してもよい。これにより、接合体ＢＢ１ｉと接合体ＢＢ２とが接合面ＢＦ２で接合された接合体ＢＢ３ｉが得られる。このとき、電極ＰＤ４と電極ＰＤ３とが接合される。

【0143】

図２１（ｂ）に示す工程では、接合体ＢＢ３ｉから基板３０４を除去する。基板３０４の除去は、接合体ＢＢ３ｉが＋Ｚ側から研磨されることで行われてもよい。接合体ＢＢ３ｉにおける絶縁膜ＤＬ４の＋Ｚ側の面が露出される。絶縁膜ＤＬ４にホールが形成され、ホールに導電物（例えば、タングステン等を主成分とする材料）が埋め込まれてプラグＣＣが形成される。絶縁膜ＤＬ４に導電物（例えば、アルミニウム等を主成分とする材料）の導電膜が堆積され、パターニングされる。これにより、導電膜ＬＰ及び電極ＢＰが形成される。その後、絶縁膜ＤＬ４がさらに堆積され、電極ＢＰに対応する領域に開口ＯＰが形成される。開口ＯＰは、電極ＢＰの＋Ｚ側の面を露出するように形成される。これにより、複数のチップ領域ＣＰを含む接合体ＢＢ３ｉが得られる。

【0144】

各チップ領域ＣＰでは、チップ領域ＣＰ＿１０，ＣＰ＿２０＿１，ＣＰ＿２０＿２ｉ，ＣＰ＿３０がＺ方向に積層される。接合体ＢＢ３ｉをチップ領域ＣＰの境界でダイシングすることで、複数のチップ領域ＣＰを個片化する。これにより、チップ領域ＣＰを含む半導体記憶装置１ｉが得られる。

【0145】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0146】

１半導体記憶装置、１０，２０，２０＿１，２０＿２，２０＿２ｉチップ、ＢＬビット線（導電膜）、ＢＬＫ１，ＢＬＫ２絶縁膜、ＢＰ電極、ＣＨ半導体膜、ＣＴ電荷蓄積膜、ＬＰ導電膜、ＯＰ開口、ＳＰ，ＳＰ－１～ＳＰ－４ラインパターン、ＳＳＴ１，ＳＳＴ２，ＳＳＴ２ｉ積層体、ＴＮＬ絶縁膜。

【図1】